JP2003133437A - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置Info
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Abstract
(57)【要約】
【課題】 メモリセル選択用の縦型トランジスタを有す
る半導体装置の信頼性を向上させる。 【解決手段】 メモリセル領域において半導体基板１Ｓ
に設けられた溝型のキャパシタ６の直上に縦型のＭＩＳ
Ｑｖｎを設け、周辺回路領域における半導体基板に横型
のｎＭＩＳＱｎを設けた。キャパシタ６を形成した後、
横型のｎＭＩＳＱｎを形成した。また、横型のｎＭＩＳ
Ｑｎを形成した後、縦型のＭＩＳＱｖｎを形成した。さ
らに、キャパシタを形成した後、周辺回路領域の分離部
１０を形成した。
る半導体装置の信頼性を向上させる。 【解決手段】 メモリセル領域において半導体基板１Ｓ
に設けられた溝型のキャパシタ６の直上に縦型のＭＩＳ
Ｑｖｎを設け、周辺回路領域における半導体基板に横型
のｎＭＩＳＱｎを設けた。キャパシタ６を形成した後、
横型のｎＭＩＳＱｎを形成した。また、横型のｎＭＩＳ
Ｑｎを形成した後、縦型のＭＩＳＱｖｎを形成した。さ
らに、キャパシタを形成した後、周辺回路領域の分離部
１０を形成した。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法および半導体装置技術に関し、特に、縦型トランジ
スタを有する半導体装置技術に適用して有効な技術に関
するものである。
方法および半導体装置技術に関し、特に、縦型トランジ
スタを有する半導体装置技術に適用して有効な技術に関
するものである。
【０００２】
【従来の技術】縦型トランジスタを有する半導体装置に
ついては、例えば特開平５−１１００１９号公報に記載
があり、縦型ＭＯＳ構造トランジスタのチャネル部が形
成される半導体領域の上部に設けられたビット線によ
り、上記チャネル部が形成される半導体領域にゲート電
極形成用溝を自己整合的に形成する構成が開示されてい
る。
ついては、例えば特開平５−１１００１９号公報に記載
があり、縦型ＭＯＳ構造トランジスタのチャネル部が形
成される半導体領域の上部に設けられたビット線によ
り、上記チャネル部が形成される半導体領域にゲート電
極形成用溝を自己整合的に形成する構成が開示されてい
る。
【０００３】また、例えば特開平１１−８７５４１号公
報には、ＰＬＥＤ型トランジスタを有する半導体装置が
記載されており、直立ピラー構造の側壁にサイドゲート
構造を備え、上記直立ピラー構造は、比較的導電性の材
料と非導電性の材料とを有する構成が開示されている。
報には、ＰＬＥＤ型トランジスタを有する半導体装置が
記載されており、直立ピラー構造の側壁にサイドゲート
構造を備え、上記直立ピラー構造は、比較的導電性の材
料と非導電性の材料とを有する構成が開示されている。
【０００４】
【発明が解決しようとする課題】ところが、縦型トラン
ジスタを有する半導体装置技術においては、以下の課題
があることを本発明者は見出した。
ジスタを有する半導体装置技術においては、以下の課題
があることを本発明者は見出した。
【０００５】すなわち、メモリセル選択トランジスタと
して縦型トランジスタを有する半導体装置を実際に製造
する際に、その半導体装置を如何にして高い信頼性で製
造するかが重要な課題となっている。
して縦型トランジスタを有する半導体装置を実際に製造
する際に、その半導体装置を如何にして高い信頼性で製
造するかが重要な課題となっている。
【０００６】本発明の目的は、メモリセル選択用の縦型
トランジスタを有する半導体装置の信頼性を向上させる
ことのできる技術を提供することにある。
トランジスタを有する半導体装置の信頼性を向上させる
ことのできる技術を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】すなわち、本発明は、半導体基板上に周辺
回路用の横型の電界効果トランジスタを形成した後、メ
モリセル領域にメモリセル選択用の縦型の電界効果トラ
ンジスタを形成する工程を有するものである。
回路用の横型の電界効果トランジスタを形成した後、メ
モリセル領域にメモリセル選択用の縦型の電界効果トラ
ンジスタを形成する工程を有するものである。
【００１０】また、本発明は、半導体基板に複数の溝型
の情報蓄積容量素子を形成した後、周辺回路用の電界効
果トランジスタを形成する工程を有するものである。
の情報蓄積容量素子を形成した後、周辺回路用の電界効
果トランジスタを形成する工程を有するものである。
【００１１】また、本発明は、半導体基板に複数の溝型
の情報蓄積用容量素子を形成した後、周辺回路領域の分
離部を形成する工程を有するものである。
の情報蓄積用容量素子を形成した後、周辺回路領域の分
離部を形成する工程を有するものである。
【００１２】また、本発明は、メモリセル選択用の電界
効果トランジスタを縦型の電界効果トランジスタで構成
し、周辺回路用の電界効果トランジスタを横型の電界効
果トランジスタで構成するものである。
効果トランジスタを縦型の電界効果トランジスタで構成
し、周辺回路用の電界効果トランジスタを横型の電界効
果トランジスタで構成するものである。
【００１３】
【発明の実施の形態】以下の実施の形態においては便宜
上その必要があるときは、複数のセクションまたは実施
の形態に分割して説明するが、特に明示した場合を除
き、それらはお互いに無関係なものではなく、一方は他
方の一部または全部の変形例、詳細、補足説明等の関係
にある。
上その必要があるときは、複数のセクションまたは実施
の形態に分割して説明するが、特に明示した場合を除
き、それらはお互いに無関係なものではなく、一方は他
方の一部または全部の変形例、詳細、補足説明等の関係
にある。
【００１４】また、以下の実施の形態において、要素の
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。
【００１５】さらに、以下の実施の形態において、その
構成要素（要素ステップ等も含む）は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。
構成要素（要素ステップ等も含む）は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。
【００１６】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。
【００１７】また、本実施の形態を説明するための全図
において同一機能を有するものは同一の符号を付し、そ
の繰り返しの説明は省略する。
において同一機能を有するものは同一の符号を付し、そ
の繰り返しの説明は省略する。
【００１８】また、本実施の形態においては、電界効果
トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insula
tor Semiconductor Field Effect Transistor）をＭＩ
Ｓと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと
略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略
す。
トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insula
tor Semiconductor Field Effect Transistor）をＭＩ
Ｓと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと
略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略
す。
【００１９】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。
て詳細に説明する。
【００２０】（実施の形態１）本実施の形態１において
は、例えばＤＲＡＭ（Dynamic Random Access Memory）
の製造技術に本発明を適用した場合について説明する。
は、例えばＤＲＡＭ（Dynamic Random Access Memory）
の製造技術に本発明を適用した場合について説明する。
【００２１】図１は、そのＤＲＡＭの製造工程中におけ
る同一ウエハのメモリセル領域（図１左）および周辺回
路領域（図１右）の要部断面図である。
る同一ウエハのメモリセル領域（図１左）および周辺回
路領域（図１右）の要部断面図である。
【００２２】平面略円形状のウエハを構成する半導体基
板（以下、単に基板という）１Ｓは、例えばｐ型のシリ
コン単結晶からなる。メモリセル領域において基板１Ｓ
の主面（デバイス形成面）上には、絶縁膜２がＣＶＤ
（Chemical Vapor Deposition）法等によって堆積され
ている。この絶縁膜２は、例えば酸化シリコン（ＳｉＯ
2等）からなり、その厚さは、例えば５０〜１００ｎｍ
程度である。この絶縁膜２上には、絶縁膜３がＣＶＤ法
等によって堆積されている。この絶縁膜３は、例えば窒
化シリコン膜（Ｓｉ3Ｎ4等）からなり、その厚さは、例
えば１４０ｎｍ程度である。一方、周辺回路領域におい
て基板１Ｓの主面上には、絶縁膜４を介して上記絶縁膜
３が堆積されている。この絶縁膜４は、例えば熱酸化法
等によって形成された、いわゆるパッド酸化膜であり、
例えば厚さ１０ｎｍ程度の酸化シリコン膜等からなる。
板（以下、単に基板という）１Ｓは、例えばｐ型のシリ
コン単結晶からなる。メモリセル領域において基板１Ｓ
の主面（デバイス形成面）上には、絶縁膜２がＣＶＤ
（Chemical Vapor Deposition）法等によって堆積され
ている。この絶縁膜２は、例えば酸化シリコン（ＳｉＯ
2等）からなり、その厚さは、例えば５０〜１００ｎｍ
程度である。この絶縁膜２上には、絶縁膜３がＣＶＤ法
等によって堆積されている。この絶縁膜３は、例えば窒
化シリコン膜（Ｓｉ3Ｎ4等）からなり、その厚さは、例
えば１４０ｎｍ程度である。一方、周辺回路領域におい
て基板１Ｓの主面上には、絶縁膜４を介して上記絶縁膜
３が堆積されている。この絶縁膜４は、例えば熱酸化法
等によって形成された、いわゆるパッド酸化膜であり、
例えば厚さ１０ｎｍ程度の酸化シリコン膜等からなる。
【００２３】図２は、図１に続くＤＲＡＭの製造工程中
におけるメモリセル領域の要部平面図、図３は、図２の
製造工程中におけるメモリセル領域（図２のＡ１−Ａ１
線）の要部断面図および周辺回路領域の要部断面図であ
る。
におけるメモリセル領域の要部平面図、図３は、図２の
製造工程中におけるメモリセル領域（図２のＡ１−Ａ１
線）の要部断面図および周辺回路領域の要部断面図であ
る。
【００２４】ここでは、メモリセル領域に、情報蓄積用
容量素子を形成するための平面円形状の複数の溝５をフ
ォトソグラフィ技術およびドライエッチング技術によっ
て形成する。すなわち、例えば次のようにする。まず、
メモリセル領域の絶縁膜３上に、溝５の形成領域が露出
され、それ以外が覆われるようなフォトレジスト膜を形
成した後、そのフォトレジスト膜をエッチングマスクと
して絶縁膜３，２を順にエッチング法によって除去す
る。続いて、そのフォトレジスト膜をアッシング法によ
って除去した後、残された絶縁膜３，２をエッチングマ
スクとして、そこから露出する基板１Ｓ部分をドライエ
ッチング法によってエッチングすることにより、基板１
ｓの主面に対して垂直な方向に延びる溝５を形成する。
溝５の深さは、例えば１０μｍ程度である。溝５の直径
Ｒ１は、例えば１２０ｎｍ程度、図２の左右方向に隣接
する溝５の間隔Ｄ１は、例えば６０ｎｍ程度である。そ
の後、基板１Ｓに対して、例えばＲＣＡ洗浄処理を施し
た後、犠牲酸化処理およびその犠牲酸化膜の除去処理を
施す。
容量素子を形成するための平面円形状の複数の溝５をフ
ォトソグラフィ技術およびドライエッチング技術によっ
て形成する。すなわち、例えば次のようにする。まず、
メモリセル領域の絶縁膜３上に、溝５の形成領域が露出
され、それ以外が覆われるようなフォトレジスト膜を形
成した後、そのフォトレジスト膜をエッチングマスクと
して絶縁膜３，２を順にエッチング法によって除去す
る。続いて、そのフォトレジスト膜をアッシング法によ
って除去した後、残された絶縁膜３，２をエッチングマ
スクとして、そこから露出する基板１Ｓ部分をドライエ
ッチング法によってエッチングすることにより、基板１
ｓの主面に対して垂直な方向に延びる溝５を形成する。
溝５の深さは、例えば１０μｍ程度である。溝５の直径
Ｒ１は、例えば１２０ｎｍ程度、図２の左右方向に隣接
する溝５の間隔Ｄ１は、例えば６０ｎｍ程度である。そ
の後、基板１Ｓに対して、例えばＲＣＡ洗浄処理を施し
た後、犠牲酸化処理およびその犠牲酸化膜の除去処理を
施す。
【００２５】図４は、図３に続くＤＲＡＭの製造工程中
におけるメモリセル領域および周辺回路領域の要部断面
図である。
におけるメモリセル領域および周辺回路領域の要部断面
図である。
【００２６】ここでは、メモリセル領域における基板１
Ｓの各溝５内に、例えばリン（Ｐ）またはヒ素（Ａｓ）
を気相拡散することにより、ｎ+型の半導体領域６ａを
溝５の内部（側部および底部）に形成する。このｎ+型
の半導体領域６ａは、ＤＲＡＭの情報蓄積用容量素子に
おける一方の電極（プレート電極）を形成する領域であ
る。
Ｓの各溝５内に、例えばリン（Ｐ）またはヒ素（Ａｓ）
を気相拡散することにより、ｎ+型の半導体領域６ａを
溝５の内部（側部および底部）に形成する。このｎ+型
の半導体領域６ａは、ＤＲＡＭの情報蓄積用容量素子に
おける一方の電極（プレート電極）を形成する領域であ
る。
【００２７】図５は、図４に続くＤＲＡＭの製造工程中
におけるメモリセル領域および周辺回路領域の要部断面
図である。
におけるメモリセル領域および周辺回路領域の要部断面
図である。
【００２８】まず、溝５の内面（側面および底面）を、
例えばＮＨ3ガスにより窒化した後、例えば厚さ７ｎｍ
程度の窒化シリコン膜等からなる絶縁膜をＣＶＤ法等に
よって溝５の内面に堆積し、さらにその絶縁膜の表面
を、例えばＮ2Ｏガスによって酸窒化処理する。この溝
５の内面に形成される絶縁膜６ｄは、情報蓄積用容量素
子の容量絶縁膜を形成する膜である。この情報蓄積用容
量素子の構造は、上記したものに限定されるものではな
く種々変更可能であり、例えば容量絶縁膜として五酸化
タンタル（Ｔａ2Ｏ5）を用いても良いし、強誘電体膜や
高誘電体膜を用いても良い。
例えばＮＨ3ガスにより窒化した後、例えば厚さ７ｎｍ
程度の窒化シリコン膜等からなる絶縁膜をＣＶＤ法等に
よって溝５の内面に堆積し、さらにその絶縁膜の表面
を、例えばＮ2Ｏガスによって酸窒化処理する。この溝
５の内面に形成される絶縁膜６ｄは、情報蓄積用容量素
子の容量絶縁膜を形成する膜である。この情報蓄積用容
量素子の構造は、上記したものに限定されるものではな
く種々変更可能であり、例えば容量絶縁膜として五酸化
タンタル（Ｔａ2Ｏ5）を用いても良いし、強誘電体膜や
高誘電体膜を用いても良い。
【００２９】続いて、基板１Ｓの主面上に、例えばリン
を含有するｎ+型の低抵抗多結晶シリコン膜を７０ｎｍ
程度の厚さでＣＶＤ法等によって堆積した後、その多結
晶シリコン膜をドライエッチング法によってエッチバッ
クすることにより、溝５内に、その多結晶シリコン膜か
らなるｎ+型の導体膜６ｂを埋め込む。この導体膜６ｂ
は、上記情報蓄積用容量素子の他方の電極（ストレージ
電極）を形成するとともに、その上部は後述の縦型トラ
ンジスタのソースおよびドレイン用の半導体層を形成す
るものでもある。このようにしてＤＲＡＭの情報蓄積用
容量素子（以下、キャパシタという）６を溝５内に形成
する。続いて、基板１Ｓの主面上に、例えば厚さ３０ｎ
ｍ程度の酸化シリコン膜等からなる絶縁膜７をＣＶＤ法
等によって堆積する。
を含有するｎ+型の低抵抗多結晶シリコン膜を７０ｎｍ
程度の厚さでＣＶＤ法等によって堆積した後、その多結
晶シリコン膜をドライエッチング法によってエッチバッ
クすることにより、溝５内に、その多結晶シリコン膜か
らなるｎ+型の導体膜６ｂを埋め込む。この導体膜６ｂ
は、上記情報蓄積用容量素子の他方の電極（ストレージ
電極）を形成するとともに、その上部は後述の縦型トラ
ンジスタのソースおよびドレイン用の半導体層を形成す
るものでもある。このようにしてＤＲＡＭの情報蓄積用
容量素子（以下、キャパシタという）６を溝５内に形成
する。続いて、基板１Ｓの主面上に、例えば厚さ３０ｎ
ｍ程度の酸化シリコン膜等からなる絶縁膜７をＣＶＤ法
等によって堆積する。
【００３０】図６は、図５に続くＤＲＡＭの製造工程中
におけるメモリセル領域および周辺回路領域の要部断面
図である。
におけるメモリセル領域および周辺回路領域の要部断面
図である。
【００３１】まず、基板１Ｓの主面上に、周辺回路領域
の分離部が露出され、それ以外が被覆されるようなフォ
トレジスト膜を形成した後、これをエッチングマスクと
して、そこから露出する絶縁膜７，３，４を順にエッチ
ング除去した後、エッチングマスクとして用いたフォト
レジスト膜をアッシングして除去する。続いて、残され
た絶縁膜７，３，４をエッチングマスクとして、そこか
ら露出する基板１Ｓ部分をエッチング除去することによ
り、例えば深さが０．２〜０．３５μｍ程度の浅い分離
用の溝８を周辺回路領域の基板１Ｓに形成する。その
後、基板１Ｓの主面上に、例えば酸化シリコン膜からな
る絶縁膜９をＣＶＤ法等によって堆積した後、例えば１
０００〜１１００℃の熱処理を基板１Ｓに施す。絶縁膜
９は、上記溝８内にも埋め込まれる。その後、周辺回路
領域の分離部が覆われ、それ以外が露出されるようなフ
ォトレジスト膜を絶縁膜９上に形成した後、そのフォト
レジスト膜をエッチングマスクとして、そこから露出さ
れる絶縁膜９をエッチングすることにより、絶縁膜９の
上面の平坦性を向上させる。
の分離部が露出され、それ以外が被覆されるようなフォ
トレジスト膜を形成した後、これをエッチングマスクと
して、そこから露出する絶縁膜７，３，４を順にエッチ
ング除去した後、エッチングマスクとして用いたフォト
レジスト膜をアッシングして除去する。続いて、残され
た絶縁膜７，３，４をエッチングマスクとして、そこか
ら露出する基板１Ｓ部分をエッチング除去することによ
り、例えば深さが０．２〜０．３５μｍ程度の浅い分離
用の溝８を周辺回路領域の基板１Ｓに形成する。その
後、基板１Ｓの主面上に、例えば酸化シリコン膜からな
る絶縁膜９をＣＶＤ法等によって堆積した後、例えば１
０００〜１１００℃の熱処理を基板１Ｓに施す。絶縁膜
９は、上記溝８内にも埋め込まれる。その後、周辺回路
領域の分離部が覆われ、それ以外が露出されるようなフ
ォトレジスト膜を絶縁膜９上に形成した後、そのフォト
レジスト膜をエッチングマスクとして、そこから露出さ
れる絶縁膜９をエッチングすることにより、絶縁膜９の
上面の平坦性を向上させる。
【００３２】図７は、図６に続くＤＲＡＭの製造工程中
におけるメモリセル領域および周辺回路領域の要部断面
図である。
におけるメモリセル領域および周辺回路領域の要部断面
図である。
【００３３】ここでは、上記のように絶縁膜９の上面に
対して平坦化処理を施した後、絶縁膜９をＣＭＰ（Chem
ical Mechanical Polishing）法等によって研磨するこ
とにより、分離用の溝８内に分離用の絶縁膜９ａを形成
する。このようにして周辺回路領域に溝型の分離部（Ｓ
ＧＩ；Shallow Groove IsolationまたはＳＴＩ；Shallo
w Trench Isolation）１０を形成する。また、メモリセ
ル領域における導体膜６ｂ上には絶縁膜７を残す。メモ
リセル領域の分離部は、絶縁膜２によって形成される。
対して平坦化処理を施した後、絶縁膜９をＣＭＰ（Chem
ical Mechanical Polishing）法等によって研磨するこ
とにより、分離用の溝８内に分離用の絶縁膜９ａを形成
する。このようにして周辺回路領域に溝型の分離部（Ｓ
ＧＩ；Shallow Groove IsolationまたはＳＴＩ；Shallo
w Trench Isolation）１０を形成する。また、メモリセ
ル領域における導体膜６ｂ上には絶縁膜７を残す。メモ
リセル領域の分離部は、絶縁膜２によって形成される。
【００３４】このように本実施の形態１においては、上
記キャパシタ用の溝５を形成する際に用いた窒化シリコ
ン膜からなる絶縁膜３を、分離部形成用の溝８の形成に
も用いている。すなわち、工程を共有することにより、
一製造工程を削減することができるので、ＤＲＡＭの製
造工程数の低減および製造時間の短縮を図ることが可能
となる。
記キャパシタ用の溝５を形成する際に用いた窒化シリコ
ン膜からなる絶縁膜３を、分離部形成用の溝８の形成に
も用いている。すなわち、工程を共有することにより、
一製造工程を削減することができるので、ＤＲＡＭの製
造工程数の低減および製造時間の短縮を図ることが可能
となる。
【００３５】また、上記絶縁膜９のＣＭＰ処理に際し
て、窒化シリコン膜からなる絶縁膜３をメモリセル領域
にも残しておくことにより、絶縁膜３の下層のキャパシ
タ６の上部をその絶縁膜３によって保護することができ
るので、ＣＭＰ処理に起因する上記キャパシタ６の損傷
を抑制または防止できる。このため、ＤＲＡＭの歩留ま
り、信頼性および電気的特性を向上させることが可能と
なる。
て、窒化シリコン膜からなる絶縁膜３をメモリセル領域
にも残しておくことにより、絶縁膜３の下層のキャパシ
タ６の上部をその絶縁膜３によって保護することができ
るので、ＣＭＰ処理に起因する上記キャパシタ６の損傷
を抑制または防止できる。このため、ＤＲＡＭの歩留ま
り、信頼性および電気的特性を向上させることが可能と
なる。
【００３６】さらに、キャパシタ用の溝５を形成した後
に分離部（第２分離部）１０を形成することにより、Ｄ
ＲＡＭの歩留まりおよび信頼性を向上させることが可能
となる。すなわち、仮に分離部１０を形成した後にキャ
パシタ用の溝５を形成したとすると、その溝５を形成し
た後の上記ＲＣＡ洗浄処理に際して分離部１０の絶縁膜
９の一部あるいは大半がエッチング除去されてしまい、
歩留まりや信頼性の低下に繋がる。これに対して、キャ
パシタ用の溝５を形成した後に、分離部１０を形成する
ことにより、絶縁膜９ａがエッチング除去される不具合
を回避できるので、ＤＲＡＭの歩留まりおよび信頼性を
向上させることができる。
に分離部（第２分離部）１０を形成することにより、Ｄ
ＲＡＭの歩留まりおよび信頼性を向上させることが可能
となる。すなわち、仮に分離部１０を形成した後にキャ
パシタ用の溝５を形成したとすると、その溝５を形成し
た後の上記ＲＣＡ洗浄処理に際して分離部１０の絶縁膜
９の一部あるいは大半がエッチング除去されてしまい、
歩留まりや信頼性の低下に繋がる。これに対して、キャ
パシタ用の溝５を形成した後に、分離部１０を形成する
ことにより、絶縁膜９ａがエッチング除去される不具合
を回避できるので、ＤＲＡＭの歩留まりおよび信頼性を
向上させることができる。
【００３７】図８は、図７に続くＤＲＡＭの製造工程中
におけるメモリセル領域および周辺回路領域の要部断面
図である。
におけるメモリセル領域および周辺回路領域の要部断面
図である。
【００３８】まず、自然酸化膜および絶縁膜３（図７参
照）を除去する。ここで、周辺回路領域の分離部１０
は、メモリセル領域の分離部（絶縁膜２）よりも相対的
に厚く、その一部が基板１Ｓの溝５内に埋め込まれるこ
とで形成されている。すなわち、分離部１０の底面は、
基板１Ｓの主面よりも低い位置に存在している。この分
離部１０において、溝５内に埋め込まれている部分の厚
さは、溝５から露出されている部分の厚さよりも厚くな
っている。ただし、分離部１０の構造は溝型に限定され
るものではなく、例えばＬＯＣＯＳ（Local Oxidizatio
n of Silicon）法によるフィールド絶縁膜構造としても
良い。
照）を除去する。ここで、周辺回路領域の分離部１０
は、メモリセル領域の分離部（絶縁膜２）よりも相対的
に厚く、その一部が基板１Ｓの溝５内に埋め込まれるこ
とで形成されている。すなわち、分離部１０の底面は、
基板１Ｓの主面よりも低い位置に存在している。この分
離部１０において、溝５内に埋め込まれている部分の厚
さは、溝５から露出されている部分の厚さよりも厚くな
っている。ただし、分離部１０の構造は溝型に限定され
るものではなく、例えばＬＯＣＯＳ（Local Oxidizatio
n of Silicon）法によるフィールド絶縁膜構造としても
良い。
【００３９】一方、絶縁膜２で構成されるメモリセル領
域の分離部（第２分離部）は、キャパシタ６の導体膜
（ストレージ電極）６ｂ間を電気的に分離するもので、
基板１Ｓの主面上にＣＶＤ法で堆積されることで形成さ
れている。メモリセル領域の分離部を絶縁膜２で形成し
ているのは、例えば次の理由からである。すなわち、メ
モリセル領域ではキャパシタ６が平面的に高密度に配置
されているので、分離部を溝型とするとその埋め込みが
難しい。また、分離用の溝を埋め込んだとしても応力が
高く歩留まりや信頼性の低下を招いてしまう。したがっ
て、溝型の分離の場合には、キャパシタ６の隣接間隔を
広げなければならない。分離部をＬＯＣＯＳ法で形成す
ると隣接ピッチが大きくなり微細、高集積を阻害する。
また、ＬＯＣＯＳ法の場合も上記応力の問題から歩留ま
りや信頼性の低下を招くからである。これに対して、分
離部を絶縁膜２で形成する場合には、上述の不具合が生
じないので、ＤＲＡＭの歩留まりおよび信頼性を向上さ
せることができる。また、メモリセルを構成するキャパ
シタ６の隣接間隔を狭めることができるので、隣接キャ
パシタ６間の分離上の性能および信頼性を確保した状態
で、キャパシタ６の集積度を向上させることができる。
域の分離部（第２分離部）は、キャパシタ６の導体膜
（ストレージ電極）６ｂ間を電気的に分離するもので、
基板１Ｓの主面上にＣＶＤ法で堆積されることで形成さ
れている。メモリセル領域の分離部を絶縁膜２で形成し
ているのは、例えば次の理由からである。すなわち、メ
モリセル領域ではキャパシタ６が平面的に高密度に配置
されているので、分離部を溝型とするとその埋め込みが
難しい。また、分離用の溝を埋め込んだとしても応力が
高く歩留まりや信頼性の低下を招いてしまう。したがっ
て、溝型の分離の場合には、キャパシタ６の隣接間隔を
広げなければならない。分離部をＬＯＣＯＳ法で形成す
ると隣接ピッチが大きくなり微細、高集積を阻害する。
また、ＬＯＣＯＳ法の場合も上記応力の問題から歩留ま
りや信頼性の低下を招くからである。これに対して、分
離部を絶縁膜２で形成する場合には、上述の不具合が生
じないので、ＤＲＡＭの歩留まりおよび信頼性を向上さ
せることができる。また、メモリセルを構成するキャパ
シタ６の隣接間隔を狭めることができるので、隣接キャ
パシタ６間の分離上の性能および信頼性を確保した状態
で、キャパシタ６の集積度を向上させることができる。
【００４０】続いて、ｎウエル形成領域が露出され、そ
れ以外が覆われるようなフォトレジスト膜を基板１Ｓの
主面上に形成し、これをマスクとして周辺回路領域（ｐ
ＭＩＳ形成領域）およびメモリセル領域のｎウエル形成
領域に、例えばリンまたはヒ素をイオン注入する。これ
により、周辺回路領域にｎウエルを形成し、メモリセル
領域にｎウエルＮＷＬｍを形成する。メモリセル領域の
ｎウエルＮＷＬｍは、複数のキャパシタ６のｎ+型の半
導体領域（プレート電極）を互いに電気的に接続する領
域となっている。
れ以外が覆われるようなフォトレジスト膜を基板１Ｓの
主面上に形成し、これをマスクとして周辺回路領域（ｐ
ＭＩＳ形成領域）およびメモリセル領域のｎウエル形成
領域に、例えばリンまたはヒ素をイオン注入する。これ
により、周辺回路領域にｎウエルを形成し、メモリセル
領域にｎウエルＮＷＬｍを形成する。メモリセル領域の
ｎウエルＮＷＬｍは、複数のキャパシタ６のｎ+型の半
導体領域（プレート電極）を互いに電気的に接続する領
域となっている。
【００４１】続いて、ｎウエル形成用のフォトレジスト
膜を除去した後、ｐウエル形成領域が露出され、それ以
外が覆われるようなフォトレジスト膜を基板１Ｓの主面
上に形成し、これをマスクとして周辺回路領域のｐウエ
ル形成領域（ｎＭＩＳ形成領域）に、例えばホウ素また
は二フッ化ホウ素（ＢＦ2）をイオン注入する。これに
より、周辺回路領域にｐウエルＰＷＬを形成する。この
ｐウエルとｎウエルの形成順序は逆でも良い。
膜を除去した後、ｐウエル形成領域が露出され、それ以
外が覆われるようなフォトレジスト膜を基板１Ｓの主面
上に形成し、これをマスクとして周辺回路領域のｐウエ
ル形成領域（ｎＭＩＳ形成領域）に、例えばホウ素また
は二フッ化ホウ素（ＢＦ2）をイオン注入する。これに
より、周辺回路領域にｐウエルＰＷＬを形成する。この
ｐウエルとｎウエルの形成順序は逆でも良い。
【００４２】上記ウエルは、例えば次のように形成して
も良い。すなわち、フォトレジスト膜を形成せずに基板
１Ｓの主面全面に、例えばリンまたはヒ素をイオン注入
してｎウエル（ＮＷＬｍ）を形成した後、上記ｐウエル
ＰＷＬの形成方法と同様にしてｐウエルＰＷＬを形成す
る（ｐウエルとｎウエルの形成順序は逆でも良い）。こ
の場合、ｐウエル形成領域に形成されているｎウエルの
導電型を反転させるべく、ｐウエル形成時の不純物濃度
を上記した方法の場合よりも高くする必要がある。この
ような方法によれば、露光、現像およびベーク等のよう
な一連の工程を有するフォトリソグラフィ工程を１工程
無くせるので、ＤＲＡＭの製造工程の削減および製造時
間の短縮が可能となる。
も良い。すなわち、フォトレジスト膜を形成せずに基板
１Ｓの主面全面に、例えばリンまたはヒ素をイオン注入
してｎウエル（ＮＷＬｍ）を形成した後、上記ｐウエル
ＰＷＬの形成方法と同様にしてｐウエルＰＷＬを形成す
る（ｐウエルとｎウエルの形成順序は逆でも良い）。こ
の場合、ｐウエル形成領域に形成されているｎウエルの
導電型を反転させるべく、ｐウエル形成時の不純物濃度
を上記した方法の場合よりも高くする必要がある。この
ような方法によれば、露光、現像およびベーク等のよう
な一連の工程を有するフォトリソグラフィ工程を１工程
無くせるので、ＤＲＡＭの製造工程の削減および製造時
間の短縮が可能となる。
【００４３】このようなウエル形成のためのイオン注入
工程後、基板１Ｓに対して熱処理を施してウエルに導入
された不純物を活性化する。その後、絶縁膜４を除去す
る。
工程後、基板１Ｓに対して熱処理を施してウエルに導入
された不純物を活性化する。その後、絶縁膜４を除去す
る。
【００４４】図９は、図８に続くＤＲＡＭの製造工程中
におけるメモリセル領域および周辺回路領域の要部断面
図である。
におけるメモリセル領域および周辺回路領域の要部断面
図である。
【００４５】まず、周辺回路領域において基板１Ｓの主
面上に、ゲート絶縁膜１１を形成する。ゲート絶縁膜１
１は、例えば厚さ３ｎｍ程度の酸窒化シリコン膜等から
なる。ゲート絶縁膜１１を、酸窒化シリコン膜で構成す
ることにより、ゲート絶縁膜１１のホットキャリア耐性
を向上でき、絶縁耐性を向上させることができる。酸窒
化シリコン膜を形成するには、例えば基板１ＳをＮＯ、
ＮＯ2またはＮＨ3といった含窒素ガス雰囲気中で熱処理
すれば良い。
面上に、ゲート絶縁膜１１を形成する。ゲート絶縁膜１
１は、例えば厚さ３ｎｍ程度の酸窒化シリコン膜等から
なる。ゲート絶縁膜１１を、酸窒化シリコン膜で構成す
ることにより、ゲート絶縁膜１１のホットキャリア耐性
を向上でき、絶縁耐性を向上させることができる。酸窒
化シリコン膜を形成するには、例えば基板１ＳをＮＯ、
ＮＯ2またはＮＨ3といった含窒素ガス雰囲気中で熱処理
すれば良い。
【００４６】また、ゲート絶縁膜１１を、例えば窒化シ
リコン膜あるいは酸化シリコン膜と窒化シリコン膜との
複合絶縁膜で形成しても良い。酸化シリコンからなるゲ
ート絶縁膜１１が二酸化シリコン換算膜厚で５ｎｍ未
満、特に３ｎｍ未満まで薄くなると、直接トンネル電流
の発生やストレス起因のホットキャリア等による絶縁耐
圧の低下が顕在化する。窒化シリコン膜は、酸化シリコ
ン膜よりも誘電率が高いためにその実際の膜厚を二酸化
シリコン換算膜厚よりも厚くできる。すなわち、窒化シ
リコン膜を有する場合には、物理的に厚くても、相対的
に薄い二酸化シリコン膜と同等の容量を得ることができ
る。従って、ゲート絶縁膜１１を単一の窒化シリコン膜
あるいはそれと酸化シリコンとの複合膜で構成すること
により、その実効膜厚を、酸化シリコン膜で構成された
ゲート絶縁膜よりも厚くすることができるので、トンネ
ル漏れ電流の発生やホットキャリアによる絶縁耐圧の低
下を改善することができる。
リコン膜あるいは酸化シリコン膜と窒化シリコン膜との
複合絶縁膜で形成しても良い。酸化シリコンからなるゲ
ート絶縁膜１１が二酸化シリコン換算膜厚で５ｎｍ未
満、特に３ｎｍ未満まで薄くなると、直接トンネル電流
の発生やストレス起因のホットキャリア等による絶縁耐
圧の低下が顕在化する。窒化シリコン膜は、酸化シリコ
ン膜よりも誘電率が高いためにその実際の膜厚を二酸化
シリコン換算膜厚よりも厚くできる。すなわち、窒化シ
リコン膜を有する場合には、物理的に厚くても、相対的
に薄い二酸化シリコン膜と同等の容量を得ることができ
る。従って、ゲート絶縁膜１１を単一の窒化シリコン膜
あるいはそれと酸化シリコンとの複合膜で構成すること
により、その実効膜厚を、酸化シリコン膜で構成された
ゲート絶縁膜よりも厚くすることができるので、トンネ
ル漏れ電流の発生やホットキャリアによる絶縁耐圧の低
下を改善することができる。
【００４７】続いて、基板１Ｓの主面上に、例えばリン
を含有する厚さ７０ｎｍ程度の多結晶シリコン膜等のよ
う導体膜、例えば厚さ５ｎｍ程度の窒化タングステン
（ＷＮ）等からなるバリア導体膜および例えばタングス
テン等からなる厚さ８０ｎｍ程度の導体膜をＣＶＤ法等
によって下層から順に堆積する。その後、その導体膜上
に、例えば厚さ２００ｎｍ程度の窒化シリコン膜からな
る絶縁膜１３をＣＶＤ法等によって堆積した後、その上
にゲート電極形成用のフォトレジスト膜（ゲート電極形
成領域が覆われ、それ以外が露出されるパターン）を形
成する。その後、そのフォトレジスト膜をエッチングマ
スクとして、そこから露出する絶縁膜１３をエッチング
除去した後、そのフォトレジスト膜をアッシングして除
去する。
を含有する厚さ７０ｎｍ程度の多結晶シリコン膜等のよ
う導体膜、例えば厚さ５ｎｍ程度の窒化タングステン
（ＷＮ）等からなるバリア導体膜および例えばタングス
テン等からなる厚さ８０ｎｍ程度の導体膜をＣＶＤ法等
によって下層から順に堆積する。その後、その導体膜上
に、例えば厚さ２００ｎｍ程度の窒化シリコン膜からな
る絶縁膜１３をＣＶＤ法等によって堆積した後、その上
にゲート電極形成用のフォトレジスト膜（ゲート電極形
成領域が覆われ、それ以外が露出されるパターン）を形
成する。その後、そのフォトレジスト膜をエッチングマ
スクとして、そこから露出する絶縁膜１３をエッチング
除去した後、そのフォトレジスト膜をアッシングして除
去する。
【００４８】続いて、残された絶縁膜１３をエッチング
マスクとして、そこから露出される上記３層の導体膜を
エッチング除去することにより、周辺回路領域にゲート
電極１４を形成する。その後、周辺回路領域において、
ｎＭＩＳ形成領域が露出され、それ以外が覆われるよう
なフォトレジスト膜を形成した後、そのフォトレジスト
膜をマスクとして、基板１Ｓに、例えばリンまたはヒ素
をイオン注入する。続いて、そのフォトレジスト膜を除
去した後、周辺回路領域において、ｐＭＩＳ形成領域が
露出され、それ以外が覆われるようなフォトレジスト膜
を形成した後、そのフォトレジスト膜をマスクとして、
基板１Ｓに、例えばホウ素または二フッ化ホウ素をイオ
ン注入する（この不純物導入工程は逆でも良い）。その
後、基板１Ｓに対して熱処理を施すことにより、周辺回
路領域において基板１ＳにＭＩＳのＬＤＤ（Lightly Do
ped Drain）構造を形成するためのｎ-型の半導体領域１
６ａおよびｐ-型の半導体領域を形成する。
マスクとして、そこから露出される上記３層の導体膜を
エッチング除去することにより、周辺回路領域にゲート
電極１４を形成する。その後、周辺回路領域において、
ｎＭＩＳ形成領域が露出され、それ以外が覆われるよう
なフォトレジスト膜を形成した後、そのフォトレジスト
膜をマスクとして、基板１Ｓに、例えばリンまたはヒ素
をイオン注入する。続いて、そのフォトレジスト膜を除
去した後、周辺回路領域において、ｐＭＩＳ形成領域が
露出され、それ以外が覆われるようなフォトレジスト膜
を形成した後、そのフォトレジスト膜をマスクとして、
基板１Ｓに、例えばホウ素または二フッ化ホウ素をイオ
ン注入する（この不純物導入工程は逆でも良い）。その
後、基板１Ｓに対して熱処理を施すことにより、周辺回
路領域において基板１ＳにＭＩＳのＬＤＤ（Lightly Do
ped Drain）構造を形成するためのｎ-型の半導体領域１
６ａおよびｐ-型の半導体領域を形成する。
【００４９】続いて、基板１Ｓの主面上に、例えば厚さ
８０ｎｍ程度の窒化シリコン膜等からなる絶縁膜をＣＶ
Ｄ法で堆積した後、これをドライエッチング法によって
エッチバックすることにより、ゲート電極１４の側面に
サイドウォール１７を形成する。その後、周辺回路領域
において、ｎＭＩＳ形成領域が露出され、それ以外が覆
われるようなフォトレジスト膜を形成した後、そのフォ
トレジスト膜をマスクとして、基板１Ｓに、例えばリン
またはヒ素をイオン注入する。続いて、そのフォトレジ
スト膜を除去した後、周辺回路領域において、ｐＭＩＳ
形成領域が露出され、それ以外が覆われるようなフォト
レジスト膜を形成した後、そのフォトレジスト膜をマス
クとして、基板１Ｓに、例えばホウ素または二フッ化ホ
ウ素をイオン注入する（この不純物導入工程は逆でも良
い）。その後、基板１Ｓに対して熱処理を施すことによ
り、周辺回路領域において基板１ＳにＭＩＳのソースお
よびドレイン領域を形成するためのｎ+型の半導体領域
１６ｂおよびｐ+型の半導体領域を形成する。このよう
にして、周辺回路領域に周辺回路形成用のｎＭＩＳＱｎ
およびｐＭＩＳを形成する。周辺回路形成用のｎＭＩＳ
ＱｐおよびｐＭＩＳは、横型のＭＩＳで形成されてい
る。横型のＭＩＳは、チャネル電流が基板１Ｓの主面に
沿って流れるような構造を有するトランジスタである。
その後、基板１Ｓの主面上に、例えば厚さ５ｎｍ程度の
窒化シリコン膜等からなる絶縁膜１８をＣＶＤ法等によ
って堆積する。この絶縁膜１８は、後述の孔形成時のエ
ッチングストッパとして機能する。
８０ｎｍ程度の窒化シリコン膜等からなる絶縁膜をＣＶ
Ｄ法で堆積した後、これをドライエッチング法によって
エッチバックすることにより、ゲート電極１４の側面に
サイドウォール１７を形成する。その後、周辺回路領域
において、ｎＭＩＳ形成領域が露出され、それ以外が覆
われるようなフォトレジスト膜を形成した後、そのフォ
トレジスト膜をマスクとして、基板１Ｓに、例えばリン
またはヒ素をイオン注入する。続いて、そのフォトレジ
スト膜を除去した後、周辺回路領域において、ｐＭＩＳ
形成領域が露出され、それ以外が覆われるようなフォト
レジスト膜を形成した後、そのフォトレジスト膜をマス
クとして、基板１Ｓに、例えばホウ素または二フッ化ホ
ウ素をイオン注入する（この不純物導入工程は逆でも良
い）。その後、基板１Ｓに対して熱処理を施すことによ
り、周辺回路領域において基板１ＳにＭＩＳのソースお
よびドレイン領域を形成するためのｎ+型の半導体領域
１６ｂおよびｐ+型の半導体領域を形成する。このよう
にして、周辺回路領域に周辺回路形成用のｎＭＩＳＱｎ
およびｐＭＩＳを形成する。周辺回路形成用のｎＭＩＳ
ＱｐおよびｐＭＩＳは、横型のＭＩＳで形成されてい
る。横型のＭＩＳは、チャネル電流が基板１Ｓの主面に
沿って流れるような構造を有するトランジスタである。
その後、基板１Ｓの主面上に、例えば厚さ５ｎｍ程度の
窒化シリコン膜等からなる絶縁膜１８をＣＶＤ法等によ
って堆積する。この絶縁膜１８は、後述の孔形成時のエ
ッチングストッパとして機能する。
【００５０】続いて、基板１Ｓの主面上に、例えば厚さ
３００ｎｍ程度の酸化シリコン膜等からなる絶縁膜１９
をＣＶＤ法等によって堆積した後、これをＣＭＰ法等に
よって研磨することにより、その上面を平坦化する。
３００ｎｍ程度の酸化シリコン膜等からなる絶縁膜１９
をＣＶＤ法等によって堆積した後、これをＣＭＰ法等に
よって研磨することにより、その上面を平坦化する。
【００５１】このように本実施の形態においては、キャ
パシタ６を形成した後に、周辺回路のｎＭＩＳＱｎおよ
びｐＭＩＳを形成する。仮に、周辺回路用のＭＩＳを形
成した後にキャパシタ６を形成すると、キャパシタ６の
形成に伴う熱処理（ｎ+型の半導体領域、ｎ+型の導体膜
および容量絶縁膜の形成時の熱処理）によって、周辺回
路用のＭＩＳを構成する半導体領域中の不純物が拡散し
たり、ゲート絶縁膜が劣化したりする結果、周辺回路用
のＭＩＳの信頼性および電気的特性が劣化する。これに
対して、キャパシタ６を形成後に周辺回路のＭＩＳを形
成することにより、そのような不具合を回避できるの
で、周辺回路を構成するｎＭＩＳＱｎおよびｐＭＩＳの
信頼性および電気的特性を向上させることができる。
パシタ６を形成した後に、周辺回路のｎＭＩＳＱｎおよ
びｐＭＩＳを形成する。仮に、周辺回路用のＭＩＳを形
成した後にキャパシタ６を形成すると、キャパシタ６の
形成に伴う熱処理（ｎ+型の半導体領域、ｎ+型の導体膜
および容量絶縁膜の形成時の熱処理）によって、周辺回
路用のＭＩＳを構成する半導体領域中の不純物が拡散し
たり、ゲート絶縁膜が劣化したりする結果、周辺回路用
のＭＩＳの信頼性および電気的特性が劣化する。これに
対して、キャパシタ６を形成後に周辺回路のＭＩＳを形
成することにより、そのような不具合を回避できるの
で、周辺回路を構成するｎＭＩＳＱｎおよびｐＭＩＳの
信頼性および電気的特性を向上させることができる。
【００５２】また、周辺回路を構成するＭＩＳを後述の
縦型とはせずに横型としたことにより、周辺回路領域の
配線形成を容易にすることができる。また、周辺回路の
ＭＩＳをメモリセルのＭＩＳとは別に形成することによ
り、周辺回路のＭＩＳに適したゲート絶縁膜構造（厚さ
や材料）にすることができるので、周辺回路のＭＩＳが
所望するオン電流を得ることができる。
縦型とはせずに横型としたことにより、周辺回路領域の
配線形成を容易にすることができる。また、周辺回路の
ＭＩＳをメモリセルのＭＩＳとは別に形成することによ
り、周辺回路のＭＩＳに適したゲート絶縁膜構造（厚さ
や材料）にすることができるので、周辺回路のＭＩＳが
所望するオン電流を得ることができる。
【００５３】図１０は、図９に続くＤＲＡＭの製造工程
中におけるメモリセル領域および周辺回路領域の要部断
面図、図１１はメモリセル領域と周辺回路領域との境界
部の要部拡大断面図である。
中におけるメモリセル領域および周辺回路領域の要部断
面図、図１１はメモリセル領域と周辺回路領域との境界
部の要部拡大断面図である。
【００５４】まず、図９に示した絶縁膜１９上にメモリ
セル領域が露出され、周辺回路領域が覆われるようなフ
ォトレジスト膜を形成した後、これをエッチングマスク
として、絶縁膜１９をエッチング除去することにより、
図１０に示すように、メモリセル領域の絶縁膜を除去
し、周辺回路領域に絶縁膜１９を残す。続いて、基板１
Ｓの主面上に、例えば厚さ３００ｎｍ程度の酸化シリコ
ン膜等からなる絶縁膜をＣＶＤ法等によって堆積した
後、これをドライエッチング法等によってエッチバック
することにより、図１１に示すように、メモリセル領域
と周辺回路領域との境界の絶縁膜１９の側面に、上記酸
化シリコン膜等からなる側壁絶縁膜２０を形成する。側
壁絶縁膜２０の表面にはラウンド状のテーパが形成され
ており、メモリセル領域と周辺回路領域との境界に急峻
な段差が生じない構成になっている。この境界部に段差
があるとその段差部に導体膜（例えば多結晶シリコン膜
等からなる導体膜２１）等のエッチング残りが生じ短絡
不良の原因となったり、この境界部を横切る上層配線の
断線不良の原因となったりするが、本実施の形態におい
ては、側壁絶縁膜２０を設けたことにより、その境界部
の段差を緩和できるので、上記エッチング残りに起因す
る短絡不良や上層配線の断線不良を防止できる。
セル領域が露出され、周辺回路領域が覆われるようなフ
ォトレジスト膜を形成した後、これをエッチングマスク
として、絶縁膜１９をエッチング除去することにより、
図１０に示すように、メモリセル領域の絶縁膜を除去
し、周辺回路領域に絶縁膜１９を残す。続いて、基板１
Ｓの主面上に、例えば厚さ３００ｎｍ程度の酸化シリコ
ン膜等からなる絶縁膜をＣＶＤ法等によって堆積した
後、これをドライエッチング法等によってエッチバック
することにより、図１１に示すように、メモリセル領域
と周辺回路領域との境界の絶縁膜１９の側面に、上記酸
化シリコン膜等からなる側壁絶縁膜２０を形成する。側
壁絶縁膜２０の表面にはラウンド状のテーパが形成され
ており、メモリセル領域と周辺回路領域との境界に急峻
な段差が生じない構成になっている。この境界部に段差
があるとその段差部に導体膜（例えば多結晶シリコン膜
等からなる導体膜２１）等のエッチング残りが生じ短絡
不良の原因となったり、この境界部を横切る上層配線の
断線不良の原因となったりするが、本実施の形態におい
ては、側壁絶縁膜２０を設けたことにより、その境界部
の段差を緩和できるので、上記エッチング残りに起因す
る短絡不良や上層配線の断線不良を防止できる。
【００５５】続いて、例えば厚さ４００ｎｍ程度のノン
ドープのアモルファスシリコン膜をＣＶＤ法等によって
堆積した後６００℃、１２時間の熱処理を施すことによ
り、チャネル部分となる多結晶シリコン膜（第１半導体
層）２１を形成する。このチャネル(アモルファスシリ
コン膜)部分の他の形成方法として、例えば次のように
しても良い。まず、導体膜６ｂの上面をＮＨ3ガスによ
って窒化してその上面に、例えば厚さ１ｎｍ程度の薄い
窒化シリコン膜（第１極薄絶縁膜）を形成した後、基板
１Ｓの主面上に、例えば厚さ２００ｎｍ程度のノンドー
プのアモルファスシリコン等からなる膜をＣＶＤ法等に
よって堆積する。続いて、例えば６００℃、１２時間の
熱処理を施した後、そのアモルファスシリコン等からな
る膜の上面をＮＨ3ガスによって窒化してその上面に、
例えば厚さ２〜３ｎｍ程度の窒化シリコン膜（第２極薄
絶縁膜）を形成した後、その上にノンドープのアモルフ
ァスシリコン等からなる膜をＣＶＤ法等によって堆積す
る。その後、例えば６００℃、１２時間の熱処理を施し
た後、そのアモルファスシリコン等からなる膜の上面を
ＮＨ３ガスによって窒化して、その上面に、例えば厚さ
１ｎｍ程度の薄い窒化シリコン膜（第３極薄絶縁膜）を
形成する。これは、ＰＬＥＤ（Phasestate LowElectron
Number Drive）型のトランジスタを構成する場合の製
造方法の一例である。
ドープのアモルファスシリコン膜をＣＶＤ法等によって
堆積した後６００℃、１２時間の熱処理を施すことによ
り、チャネル部分となる多結晶シリコン膜（第１半導体
層）２１を形成する。このチャネル(アモルファスシリ
コン膜)部分の他の形成方法として、例えば次のように
しても良い。まず、導体膜６ｂの上面をＮＨ3ガスによ
って窒化してその上面に、例えば厚さ１ｎｍ程度の薄い
窒化シリコン膜（第１極薄絶縁膜）を形成した後、基板
１Ｓの主面上に、例えば厚さ２００ｎｍ程度のノンドー
プのアモルファスシリコン等からなる膜をＣＶＤ法等に
よって堆積する。続いて、例えば６００℃、１２時間の
熱処理を施した後、そのアモルファスシリコン等からな
る膜の上面をＮＨ3ガスによって窒化してその上面に、
例えば厚さ２〜３ｎｍ程度の窒化シリコン膜（第２極薄
絶縁膜）を形成した後、その上にノンドープのアモルフ
ァスシリコン等からなる膜をＣＶＤ法等によって堆積す
る。その後、例えば６００℃、１２時間の熱処理を施し
た後、そのアモルファスシリコン等からなる膜の上面を
ＮＨ３ガスによって窒化して、その上面に、例えば厚さ
１ｎｍ程度の薄い窒化シリコン膜（第３極薄絶縁膜）を
形成する。これは、ＰＬＥＤ（Phasestate LowElectron
Number Drive）型のトランジスタを構成する場合の製
造方法の一例である。
【００５６】次いで、基板１Ｓの主面上に、例えばリン
がドープされたシリコン膜等からなるｎ+型の導体膜
（第２半導体層）２２をＣＶＤ法等によって２００ｎｍ
程度の厚さで堆積する。続いて、導体膜２２上に、例え
ば厚さ１０ｎｍ程度の酸化シリコン膜等からなる絶縁膜
（第１絶縁膜）２３をＣＶＤ法等にって堆積した後、そ
の上に、例えば厚さ１００ｎｍ程度の窒化シリコン膜等
からなる絶縁膜２４をＣＶＤ法等によって堆積する。
がドープされたシリコン膜等からなるｎ+型の導体膜
（第２半導体層）２２をＣＶＤ法等によって２００ｎｍ
程度の厚さで堆積する。続いて、導体膜２２上に、例え
ば厚さ１０ｎｍ程度の酸化シリコン膜等からなる絶縁膜
（第１絶縁膜）２３をＣＶＤ法等にって堆積した後、そ
の上に、例えば厚さ１００ｎｍ程度の窒化シリコン膜等
からなる絶縁膜２４をＣＶＤ法等によって堆積する。
【００５７】図１２は、図１０に続くＤＲＡＭの製造工
程中におけるメモリセル領域の要部平面図、図１３は、
図１２のＤＲＡＭの製造工程中におけるメモリセル領域
（図１２のＡ２−Ａ２線）の要部断面図および周辺回路
領域の要部断面図である。
程中におけるメモリセル領域の要部平面図、図１３は、
図１２のＤＲＡＭの製造工程中におけるメモリセル領域
（図１２のＡ２−Ａ２線）の要部断面図および周辺回路
領域の要部断面図である。
【００５８】まず、メモリセル領域において絶縁膜２４
上に、図１２の上下方向に延在し互いに平行に形成され
た複数の帯状のパターン領域が覆われ、それ以外の領域
が露出されるようなフォトレジスト膜を形成した後、こ
れをエッチングマスクとして、そこから露出する絶縁膜
２４，２３を順にエッチングする。続いて、そのフォト
レジスト膜をアッシング除去した後、残された絶縁膜２
４，２３をエッチングマスクとして、そこから露出する
導体膜２２、チャネル部形成部２１をエッチング除去す
る。これにより、メモリセル領域に複数の壁状体（第１
パターン）２５を形成する。複数の壁状体２５は、図１
２の左右方向に配置されているもの同士が互いに平行と
なるように図１２の上下方向（第１方向）に沿って延在
されており、その延在方向に配置された複数のキャパシ
タ６に平面的に重なるように形成されている。各壁状体
２５は、多結晶シリコン膜２１、ｎ+型の導体膜２２、
絶縁膜２３，２４が基板１Ｓの主面から順に積み重ねら
れてなり、基板１Ｓの主面に対して垂直な方向に延在さ
れ立った状態で設けられている。壁状体２５の幅（図１
２の左右方向の寸法）Ｗ１および壁状体２５の幅方向
（図１２の左右方向）に隣接する壁状体２５の間隔Ｄ２
は、例えば９０ｎｍ程度である。一方、周辺回路領域に
おいては、絶縁膜２３，２４、導体膜２２および多結晶
シリコン膜２１が除去され、酸化シリコン膜等からなる
絶縁膜１９およびゲート電極１４上の窒化シリコン膜等
からなる絶縁膜１８が露出されている。
上に、図１２の上下方向に延在し互いに平行に形成され
た複数の帯状のパターン領域が覆われ、それ以外の領域
が露出されるようなフォトレジスト膜を形成した後、こ
れをエッチングマスクとして、そこから露出する絶縁膜
２４，２３を順にエッチングする。続いて、そのフォト
レジスト膜をアッシング除去した後、残された絶縁膜２
４，２３をエッチングマスクとして、そこから露出する
導体膜２２、チャネル部形成部２１をエッチング除去す
る。これにより、メモリセル領域に複数の壁状体（第１
パターン）２５を形成する。複数の壁状体２５は、図１
２の左右方向に配置されているもの同士が互いに平行と
なるように図１２の上下方向（第１方向）に沿って延在
されており、その延在方向に配置された複数のキャパシ
タ６に平面的に重なるように形成されている。各壁状体
２５は、多結晶シリコン膜２１、ｎ+型の導体膜２２、
絶縁膜２３，２４が基板１Ｓの主面から順に積み重ねら
れてなり、基板１Ｓの主面に対して垂直な方向に延在さ
れ立った状態で設けられている。壁状体２５の幅（図１
２の左右方向の寸法）Ｗ１および壁状体２５の幅方向
（図１２の左右方向）に隣接する壁状体２５の間隔Ｄ２
は、例えば９０ｎｍ程度である。一方、周辺回路領域に
おいては、絶縁膜２３，２４、導体膜２２および多結晶
シリコン膜２１が除去され、酸化シリコン膜等からなる
絶縁膜１９およびゲート電極１４上の窒化シリコン膜等
からなる絶縁膜１８が露出されている。
【００５９】図１４は、図１３に続くＤＲＡＭの製造工
程中におけるメモリセル領域および周辺回路領域の要部
断面図である。
程中におけるメモリセル領域および周辺回路領域の要部
断面図である。
【００６０】ここでは、基板１Ｓの主面上に、例えば厚
さ５００ｎｍ程度の酸化シリコン膜等からなる絶縁膜
（第２絶縁膜）２６をＣＶＤ法等によって堆積した後、
その絶縁膜２６の上面をＣＭＰ法等によって研磨するこ
とにより平坦にする。これにより、複数の壁状体２５の
隣接間に絶縁膜２６を埋め込む。
さ５００ｎｍ程度の酸化シリコン膜等からなる絶縁膜
（第２絶縁膜）２６をＣＶＤ法等によって堆積した後、
その絶縁膜２６の上面をＣＭＰ法等によって研磨するこ
とにより平坦にする。これにより、複数の壁状体２５の
隣接間に絶縁膜２６を埋め込む。
【００６１】図１５は、図１４に続くＤＲＡＭの製造工
程中におけるメモリセル領域の要部平面図、図１６は図
１５のＤＲＡＭの製造工程中におけるメモリセル領域
（図１５のＡ３−Ａ３線）の要部断面図および周辺回路
領域の要部断面図、図１７は図１５のＢ１−Ｂ１線の断
面図である。
程中におけるメモリセル領域の要部平面図、図１６は図
１５のＤＲＡＭの製造工程中におけるメモリセル領域
（図１５のＡ３−Ａ３線）の要部断面図および周辺回路
領域の要部断面図、図１７は図１５のＢ１−Ｂ１線の断
面図である。
【００６２】まず、基板１Ｓの主面上に、例えば厚さ１
００〜１５０ｎｍ程度の酸化シリコン膜からなる絶縁膜
２７をＣＶＤ法等によって堆積した後、その上にメモリ
セル領域において図１５の左右方向に互い平行に延在す
る複数の帯状のパターン領域が覆われ、それ以外が露出
されるようなフォトレジスト膜を形成し、これをエッチ
ングマスクとして、そこから露出される絶縁膜２７をエ
ッチング除去する。続いて、そのフォトレジスト膜を除
去した後、残された絶縁膜２７をエッチングマスクとし
て、そこから露出する絶縁膜２４，２３，２６、導体膜
２２、多結晶シリコン膜２１をエッチング除去すること
により、複数の壁状体（第２パターン）２８を形成す
る。この壁状体２８は、上記壁状体２５の延在方向に対
して直交するように図１５の左右方向（第２方向）に互
いに平行に延在している。複数の壁状体２８は、図１５
の上下方向に配置されているもの同士が互いに平行とな
るように図１５の左右方向に沿って延在されており、そ
の延在方向に配置された複数のキャパシタ６に平面的に
重なるように形成されている。この壁状体２８中におい
てキャパシタ６上には、上記壁状体２５がエッチングさ
れることで形成された柱状体２５ａが形成されている。
この柱状体２５ａは、多結晶シリコン膜２１、ｎ+型の
導体膜２２、絶縁膜２３，２４が基板１Ｓの主面から順
に積み重ねられてなり、基板１Ｓの主面に対して垂直な
方向に延在され立った状態で設けられている。なお、柱
状体２５ａは、基板１Ｓの主面に対して交差する２側面
（第１、第２面）と、基板１Ｓの主面に対して交差し、
かつ、上記２側面に対しても交差する２側面（第３、第
４側面）およびこれらの４側面に対して交差し、かつ、
基板１Ｓの主面に対して沿う（ほぼ平行）上面（第５
面）とを有している。
００〜１５０ｎｍ程度の酸化シリコン膜からなる絶縁膜
２７をＣＶＤ法等によって堆積した後、その上にメモリ
セル領域において図１５の左右方向に互い平行に延在す
る複数の帯状のパターン領域が覆われ、それ以外が露出
されるようなフォトレジスト膜を形成し、これをエッチ
ングマスクとして、そこから露出される絶縁膜２７をエ
ッチング除去する。続いて、そのフォトレジスト膜を除
去した後、残された絶縁膜２７をエッチングマスクとし
て、そこから露出する絶縁膜２４，２３，２６、導体膜
２２、多結晶シリコン膜２１をエッチング除去すること
により、複数の壁状体（第２パターン）２８を形成す
る。この壁状体２８は、上記壁状体２５の延在方向に対
して直交するように図１５の左右方向（第２方向）に互
いに平行に延在している。複数の壁状体２８は、図１５
の上下方向に配置されているもの同士が互いに平行とな
るように図１５の左右方向に沿って延在されており、そ
の延在方向に配置された複数のキャパシタ６に平面的に
重なるように形成されている。この壁状体２８中におい
てキャパシタ６上には、上記壁状体２５がエッチングさ
れることで形成された柱状体２５ａが形成されている。
この柱状体２５ａは、多結晶シリコン膜２１、ｎ+型の
導体膜２２、絶縁膜２３，２４が基板１Ｓの主面から順
に積み重ねられてなり、基板１Ｓの主面に対して垂直な
方向に延在され立った状態で設けられている。なお、柱
状体２５ａは、基板１Ｓの主面に対して交差する２側面
（第１、第２面）と、基板１Ｓの主面に対して交差し、
かつ、上記２側面に対しても交差する２側面（第３、第
４側面）およびこれらの４側面に対して交差し、かつ、
基板１Ｓの主面に対して沿う（ほぼ平行）上面（第５
面）とを有している。
【００６３】本実施の形態１においては、上記壁状体２
８の幅Ｗ２を、上記壁状体２５の幅Ｗ１よりも相対的に
短くしている。したがって、上記柱状体２５ａの平面形
状（第５面の形状）は、長辺が幅Ｗ１、短辺が幅Ｗ２の
長方形状とされている。すなわち、柱状体２５ａにおい
て、後述の縦型トランジスタのチャネル電流に関係する
側面の幅Ｗ１を相対的に長くしたままとすることによ
り、縦型トランジスタのオン電流を確保することができ
る。一方、柱状体２５ａにおいて、縦型トランジスタの
チャネル電流にあまり関係しない側面の幅Ｗ２を短くす
ることにより、柱状体２５ａの断面積を小さくすること
ができ、その分、欠陥密度を低減できるので、縦型トラ
ンジスタのソースおよびドレイン間のリーク電流（オフ
電流）を低減できる。このため、オン・オフ比を向上さ
せることができ、回路動作のマージンを広くできるの
で、ＤＲＡＭの歩留まりを向上させることが可能とな
る。また、上記縦型トランジスタはキャパシタ６と接続
され、メモリセル選択トランジスタを構成するので、そ
のトランジスタのリーク電流を低減できることにより、
ＤＲＡＭのリフレッシュ特性を向上させることが可能と
なる。また、縦型トランジスタのオン電流を確保したま
まオフ電流を低減できるので、ＤＲＡＭの動作速度の向
上と、消費電力の低減とを両立することが可能となる。
なお、柱状体２５ａの多結晶シリコン膜２１は、ｎ+型
の導体膜２２およびキャパシタ６のｎ+型の導体膜６ｂ
と電気的に接続されている。
８の幅Ｗ２を、上記壁状体２５の幅Ｗ１よりも相対的に
短くしている。したがって、上記柱状体２５ａの平面形
状（第５面の形状）は、長辺が幅Ｗ１、短辺が幅Ｗ２の
長方形状とされている。すなわち、柱状体２５ａにおい
て、後述の縦型トランジスタのチャネル電流に関係する
側面の幅Ｗ１を相対的に長くしたままとすることによ
り、縦型トランジスタのオン電流を確保することができ
る。一方、柱状体２５ａにおいて、縦型トランジスタの
チャネル電流にあまり関係しない側面の幅Ｗ２を短くす
ることにより、柱状体２５ａの断面積を小さくすること
ができ、その分、欠陥密度を低減できるので、縦型トラ
ンジスタのソースおよびドレイン間のリーク電流（オフ
電流）を低減できる。このため、オン・オフ比を向上さ
せることができ、回路動作のマージンを広くできるの
で、ＤＲＡＭの歩留まりを向上させることが可能とな
る。また、上記縦型トランジスタはキャパシタ６と接続
され、メモリセル選択トランジスタを構成するので、そ
のトランジスタのリーク電流を低減できることにより、
ＤＲＡＭのリフレッシュ特性を向上させることが可能と
なる。また、縦型トランジスタのオン電流を確保したま
まオフ電流を低減できるので、ＤＲＡＭの動作速度の向
上と、消費電力の低減とを両立することが可能となる。
なお、柱状体２５ａの多結晶シリコン膜２１は、ｎ+型
の導体膜２２およびキャパシタ６のｎ+型の導体膜６ｂ
と電気的に接続されている。
【００６４】図１８は、図１５〜図１７に続くＤＲＡＭ
の製造工程中におけるメモリセル領域および周辺回路領
域の要部断面図、図１９は図１８のＤＲＡＭの製造工程
中におけるメモリセル領域（図１５のＡ３−Ａ３線）の
要部断面図、図２０は図１９の要部拡大断面図である。
の製造工程中におけるメモリセル領域および周辺回路領
域の要部断面図、図１９は図１８のＤＲＡＭの製造工程
中におけるメモリセル領域（図１５のＡ３−Ａ３線）の
要部断面図、図２０は図１９の要部拡大断面図である。
【００６５】まず、基板１Ｓに対して酸化処理を施すこ
とにより、上記柱状部２５ａの幅広側（Ｗ１）の側面お
よびキャパシタ６の導体膜６ｂの露出上面に、例えば厚
さ５〜２０ｎｍ程度の酸化シリコン膜等からなる絶縁膜
３０を形成する。絶縁膜３０は、上記縦型トランジスタ
のゲート絶縁膜を構成する膜であり、図２０に示すよう
に、形成箇所によって厚さが異なる。すなわち、相対的
に不純物濃度の低い多結晶シリコン膜２１に接して形成
された絶縁膜３０ａ（３０）は相対的に薄く形成されて
いる。また、相対的に不純物濃度の高い導体膜６ｂ，２
２に接して形成された絶縁膜３０ｂ，３０ｃ（３０）は
相対的に厚く形成されている。これにより、多結晶シリ
コン膜２１に接して形成された絶縁膜３０ａを相対的に
薄くすることにより、縦型トランジスタのチャネル電流
（ドレイン電流）を向上できるので、縦型トランジスタ
の駆動能力を向上させることができる。このため、ＤＲ
ＡＭの動作速度を向上させることが可能となる。一方、
導体膜６ｂ，２２に接して形成された絶縁膜３０ｂ，３
０ｃを相対的に厚くすることにより、縦型トランジスタ
のゲート電極からドレイン端部に印加される電界を緩和
することができるので、ＧＩＤＬ（Gate Induced Drain
Leakage）を低減することが可能となる。このため、オ
ン・オフ比を向上させることができるので、回路動作の
マージンを広くでき、ＤＲＡＭの歩留まりを向上させる
ことが可能となる。また、ＤＲＡＭのリフレッシュ特性
を向上させることが可能となる。また、縦型トランジス
タのオン電流を確保したままオフ電流を低減できるの
で、ＤＲＡＭの動作速度の向上と、消費電力の低減とを
両立することが可能となる。また、本実施の形態１にお
いては、１回のゲート酸化処理によってゲート絶縁膜の
厚さを変えているので、製造工程を増やすことなく、上
記のゲート絶縁膜厚構造を得ることができ、上記効果を
得ることが可能となっている。
とにより、上記柱状部２５ａの幅広側（Ｗ１）の側面お
よびキャパシタ６の導体膜６ｂの露出上面に、例えば厚
さ５〜２０ｎｍ程度の酸化シリコン膜等からなる絶縁膜
３０を形成する。絶縁膜３０は、上記縦型トランジスタ
のゲート絶縁膜を構成する膜であり、図２０に示すよう
に、形成箇所によって厚さが異なる。すなわち、相対的
に不純物濃度の低い多結晶シリコン膜２１に接して形成
された絶縁膜３０ａ（３０）は相対的に薄く形成されて
いる。また、相対的に不純物濃度の高い導体膜６ｂ，２
２に接して形成された絶縁膜３０ｂ，３０ｃ（３０）は
相対的に厚く形成されている。これにより、多結晶シリ
コン膜２１に接して形成された絶縁膜３０ａを相対的に
薄くすることにより、縦型トランジスタのチャネル電流
（ドレイン電流）を向上できるので、縦型トランジスタ
の駆動能力を向上させることができる。このため、ＤＲ
ＡＭの動作速度を向上させることが可能となる。一方、
導体膜６ｂ，２２に接して形成された絶縁膜３０ｂ，３
０ｃを相対的に厚くすることにより、縦型トランジスタ
のゲート電極からドレイン端部に印加される電界を緩和
することができるので、ＧＩＤＬ（Gate Induced Drain
Leakage）を低減することが可能となる。このため、オ
ン・オフ比を向上させることができるので、回路動作の
マージンを広くでき、ＤＲＡＭの歩留まりを向上させる
ことが可能となる。また、ＤＲＡＭのリフレッシュ特性
を向上させることが可能となる。また、縦型トランジス
タのオン電流を確保したままオフ電流を低減できるの
で、ＤＲＡＭの動作速度の向上と、消費電力の低減とを
両立することが可能となる。また、本実施の形態１にお
いては、１回のゲート酸化処理によってゲート絶縁膜の
厚さを変えているので、製造工程を増やすことなく、上
記のゲート絶縁膜厚構造を得ることができ、上記効果を
得ることが可能となっている。
【００６６】次いで、基板１Ｓの主面上に、例えばホウ
素を含有する低抵抗多結晶シリコン膜、又はホウ素を含
有する低抵抗多結晶シリコンゲルマニウム混晶膜等から
なる導体膜（第１導体膜）３１をＣＶＤ法等によって厚
さ１５０ｎｍ程度堆積した後、その上面をＣＭＰ法等に
よって研磨することにより平坦にする。これにより、互
いに隣接する壁状体２８の間に低抵抗多結晶シリコン膜
からなる導体膜３１を埋め込む。導体膜３１の材料を多
結晶シリコン膜とすることにより、互いに隣接する壁状
体２８の間を良好に埋め込むことができる。
素を含有する低抵抗多結晶シリコン膜、又はホウ素を含
有する低抵抗多結晶シリコンゲルマニウム混晶膜等から
なる導体膜（第１導体膜）３１をＣＶＤ法等によって厚
さ１５０ｎｍ程度堆積した後、その上面をＣＭＰ法等に
よって研磨することにより平坦にする。これにより、互
いに隣接する壁状体２８の間に低抵抗多結晶シリコン膜
からなる導体膜３１を埋め込む。導体膜３１の材料を多
結晶シリコン膜とすることにより、互いに隣接する壁状
体２８の間を良好に埋め込むことができる。
【００６７】このようにしてｎチャネル型の縦型のＭＩ
ＳＱｖｎを形成する。この縦型のＭＩＳＱｖｎは、その
チャネル電流が基板１Ｓの主面に対して交差する方向に
沿って流れる構造を有するトランジスタであり、ＤＲＡ
Ｍのメモリセルのメモリセル選択用トランジスタを構成
している。各縦型のＭＩＳＱｖｎは、１つの柱状体２５
ａにおける２側面（互いに平行な面）の各々に形成され
ており、そのソースおよびドレイン領域は、キャパシタ
６のｎ+型の導体膜６ｂおよびｎ+型の導体膜２２で構成
されている。
ＳＱｖｎを形成する。この縦型のＭＩＳＱｖｎは、その
チャネル電流が基板１Ｓの主面に対して交差する方向に
沿って流れる構造を有するトランジスタであり、ＤＲＡ
Ｍのメモリセルのメモリセル選択用トランジスタを構成
している。各縦型のＭＩＳＱｖｎは、１つの柱状体２５
ａにおける２側面（互いに平行な面）の各々に形成され
ており、そのソースおよびドレイン領域は、キャパシタ
６のｎ+型の導体膜６ｂおよびｎ+型の導体膜２２で構成
されている。
【００６８】縦型のＭＩＳＱｖｎのゲート絶縁膜は、柱
状体２５ａの２側面に形成された絶縁膜３０で構成され
ている。このように本実施の形態１においては、縦型の
ＭＩＳＱｖｎのゲート絶縁膜を柱状体２５ａの２側面に
形成することにより、ゲート絶縁膜を柱状体２５ａの４
側面に形成する場合に比べて、縦型のＭＩＳＱｖｎとワ
ード線との合わせを容易にすることができる。このた
め、その合わせずれによる不良を低減または防止できる
ので、ＤＲＡＭの歩留まりを向上させることができる。
状体２５ａの２側面に形成された絶縁膜３０で構成され
ている。このように本実施の形態１においては、縦型の
ＭＩＳＱｖｎのゲート絶縁膜を柱状体２５ａの２側面に
形成することにより、ゲート絶縁膜を柱状体２５ａの４
側面に形成する場合に比べて、縦型のＭＩＳＱｖｎとワ
ード線との合わせを容易にすることができる。このた
め、その合わせずれによる不良を低減または防止できる
ので、ＤＲＡＭの歩留まりを向上させることができる。
【００６９】また、縦型のＭＩＳＱｖｎのゲート電極
は、その柱状体２５ａの２側面にゲート絶縁膜（絶縁膜
３０）を介して設けられたｐ型の導体膜３１で構成され
ている。このゲート電極は、上記のように導体膜３１を
壁状体２８の間に埋め込むことで形成されているので、
柱状体２５ａに対して自己整合的に形成されている。こ
のため、ゲート電極と柱状体２５ａとの合わせ余裕を無
くすことができるので、メモリセル領域の全体的な大き
さを縮小することが可能となる。また、本実施の形態１
においては、縦型のＭＩＳＱｖｎをキャパシタ６の直上
に設けている。これにより、メモリセルの占有面積を縮
小できるので、メモリセルの集積度を向上させることが
でき、また、メモリセル領域の全体的な大きさを縮小す
ることが可能となる。さらに、上記のようにメモリセル
領域の全体的な大きさを縮小できることにより、配線長
を短くできるので、信号の伝送速度を向上させることが
でき、ＤＲＡＭの動作速度を向上させることが可能とな
る。
は、その柱状体２５ａの２側面にゲート絶縁膜（絶縁膜
３０）を介して設けられたｐ型の導体膜３１で構成され
ている。このゲート電極は、上記のように導体膜３１を
壁状体２８の間に埋め込むことで形成されているので、
柱状体２５ａに対して自己整合的に形成されている。こ
のため、ゲート電極と柱状体２５ａとの合わせ余裕を無
くすことができるので、メモリセル領域の全体的な大き
さを縮小することが可能となる。また、本実施の形態１
においては、縦型のＭＩＳＱｖｎをキャパシタ６の直上
に設けている。これにより、メモリセルの占有面積を縮
小できるので、メモリセルの集積度を向上させることが
でき、また、メモリセル領域の全体的な大きさを縮小す
ることが可能となる。さらに、上記のようにメモリセル
領域の全体的な大きさを縮小できることにより、配線長
を短くできるので、信号の伝送速度を向上させることが
でき、ＤＲＡＭの動作速度を向上させることが可能とな
る。
【００７０】また、本実施の形態１においては、メモリ
セル領域の縦型のＭＩＳＱｖｎを形成してしまう前に、
周辺回路のＭＩＳを形成している。仮に、縦型のＭＩＳ
Ｑｖｎを形成した後に周辺回路のＭＩＳを形成すると、
メモリセル領域と周辺回路領域との段差が大きくなるた
め、周辺回路の各種パターンを形成するためのフォトリ
ソグラフィの際に周辺回路領域においてフォトレジスト
膜の塗布むら等が生じる結果、パターンの解像度が低下
し、所望のパターンを形成できなくなる等の不具合が生
じる。これに対して、本実施の形態１においては、周辺
回路のＭＩＳを縦型のＭＩＳＱｖｎよりも先に形成して
しまうことにより、上記不具合を回避できるので、周辺
回路のＭＩＳの各種パターンを良好に形成でき、周辺回
路のＭＩＳの信頼性および電気的特性を向上させること
が可能となる。
セル領域の縦型のＭＩＳＱｖｎを形成してしまう前に、
周辺回路のＭＩＳを形成している。仮に、縦型のＭＩＳ
Ｑｖｎを形成した後に周辺回路のＭＩＳを形成すると、
メモリセル領域と周辺回路領域との段差が大きくなるた
め、周辺回路の各種パターンを形成するためのフォトリ
ソグラフィの際に周辺回路領域においてフォトレジスト
膜の塗布むら等が生じる結果、パターンの解像度が低下
し、所望のパターンを形成できなくなる等の不具合が生
じる。これに対して、本実施の形態１においては、周辺
回路のＭＩＳを縦型のＭＩＳＱｖｎよりも先に形成して
しまうことにより、上記不具合を回避できるので、周辺
回路のＭＩＳの各種パターンを良好に形成でき、周辺回
路のＭＩＳの信頼性および電気的特性を向上させること
が可能となる。
【００７１】図２１は、図１８〜図２０に続くＤＲＡＭ
の製造工程中におけるメモリセル領域の要部平面図、図
２２は図２１のＤＲＡＭの製造工程中におけるメモリセ
ル領域（図２１のＡ４−Ａ４線）の要部断面図および周
辺回路領域の要部断面図、図２３は図２１のＢ２−Ｂ２
線の断面図である。
の製造工程中におけるメモリセル領域の要部平面図、図
２２は図２１のＤＲＡＭの製造工程中におけるメモリセ
ル領域（図２１のＡ４−Ａ４線）の要部断面図および周
辺回路領域の要部断面図、図２３は図２１のＢ２−Ｂ２
線の断面図である。
【００７２】まず、基板１Ｓの主面上に、例えば厚さ１
００ｎｍ程度の酸化シリコン膜等からなる絶縁膜３２を
ＣＶＤ法等によって堆積した後、その上に、ビット線コ
ンタクトホール形成用のフォトレジスト膜をパターン形
成する。このフォトレジスト膜は、平面円形状のビット
線コンタクトホールの形成領域が露出され、それ以外の
領域が覆われるようなパターンに形成されている。続い
て、そのフォトレジスト膜をエッチングマスクとして、
そこから露出する絶縁膜３２，２４，２３を順にエッチ
ング除去することにより、柱状体２５ａの導体膜２２の
上面が露出するような孔３３を形成する。その後、その
フォトレジスト膜をアッシングして除去した後、基板１
Ｓの主面上に、例えば厚さ３０ｎｍ程度の酸化シリコン
膜からなる絶縁膜をＣＶＤ法等によって堆積し、さら
に、その絶縁膜をドライエッチング法によってエッチバ
ックすることにより、孔３３の側壁に側壁絶縁膜３４を
形成する。孔３３の底における導体膜２２の上面は、上
記側壁絶縁膜３４を形成するための絶縁膜を堆積した段
階では、その絶縁膜によって覆われるが、その絶縁膜の
エッチバック処理によって露出された状態となる。すな
わち、このような方法により、フォトリソグラフィで加
工可能な孔３３の内側に、フォトリソグラフィの加工限
界よりも小径のビット線コンタクト用の孔３５を形成す
る。
００ｎｍ程度の酸化シリコン膜等からなる絶縁膜３２を
ＣＶＤ法等によって堆積した後、その上に、ビット線コ
ンタクトホール形成用のフォトレジスト膜をパターン形
成する。このフォトレジスト膜は、平面円形状のビット
線コンタクトホールの形成領域が露出され、それ以外の
領域が覆われるようなパターンに形成されている。続い
て、そのフォトレジスト膜をエッチングマスクとして、
そこから露出する絶縁膜３２，２４，２３を順にエッチ
ング除去することにより、柱状体２５ａの導体膜２２の
上面が露出するような孔３３を形成する。その後、その
フォトレジスト膜をアッシングして除去した後、基板１
Ｓの主面上に、例えば厚さ３０ｎｍ程度の酸化シリコン
膜からなる絶縁膜をＣＶＤ法等によって堆積し、さら
に、その絶縁膜をドライエッチング法によってエッチバ
ックすることにより、孔３３の側壁に側壁絶縁膜３４を
形成する。孔３３の底における導体膜２２の上面は、上
記側壁絶縁膜３４を形成するための絶縁膜を堆積した段
階では、その絶縁膜によって覆われるが、その絶縁膜の
エッチバック処理によって露出された状態となる。すな
わち、このような方法により、フォトリソグラフィで加
工可能な孔３３の内側に、フォトリソグラフィの加工限
界よりも小径のビット線コンタクト用の孔３５を形成す
る。
【００７３】次いで、基板１Ｓの主面上に、周辺回路領
域のコンタクトホール形成用のフォトレジスト膜を形成
する。このフォトレジスト膜は、周辺回路用のＭＩＳの
ソース、ドレイン用の半導体領域およびゲート電極の一
部が露出され、それ以外が覆われるようにパターニング
されている。続いて、そのフォトレジスト膜をエッチン
グマスクとしてエッチング処理を施すことにより、絶縁
膜３２，２６，１９，１８にコンタクトホール３６を形
成する。このコンタクトホール３６の形成に際しては、
酸化シリコン膜と窒化シリコン膜との選択比を高くと
り、窒化シリコン膜からなる絶縁膜１８をエッチングス
トッパとして機能させることで、孔の掘り過ぎが生じな
いようにする。その後、フォトレジスト膜を除去する。
域のコンタクトホール形成用のフォトレジスト膜を形成
する。このフォトレジスト膜は、周辺回路用のＭＩＳの
ソース、ドレイン用の半導体領域およびゲート電極の一
部が露出され、それ以外が覆われるようにパターニング
されている。続いて、そのフォトレジスト膜をエッチン
グマスクとしてエッチング処理を施すことにより、絶縁
膜３２，２６，１９，１８にコンタクトホール３６を形
成する。このコンタクトホール３６の形成に際しては、
酸化シリコン膜と窒化シリコン膜との選択比を高くと
り、窒化シリコン膜からなる絶縁膜１８をエッチングス
トッパとして機能させることで、孔の掘り過ぎが生じな
いようにする。その後、フォトレジスト膜を除去する。
【００７４】図２４は、図２１〜図２３に続くＤＲＡＭ
の製造工程中におけるメモリセル領域の要部平面図、図
２５は図２４のＤＲＡＭの製造工程中におけるメモリセ
ル領域（図２４のＡ５−Ａ５線）の要部断面図および周
辺回路領域の要部断面図、図２６は図２４のＢ３−Ｂ３
線およびＡ６−Ａ６線の断面図である。
の製造工程中におけるメモリセル領域の要部平面図、図
２５は図２４のＤＲＡＭの製造工程中におけるメモリセ
ル領域（図２４のＡ５−Ａ５線）の要部断面図および周
辺回路領域の要部断面図、図２６は図２４のＢ３−Ｂ３
線およびＡ６−Ａ６線の断面図である。
【００７５】まず、例えば厚さ３０ｎｍ程度のチタン
（Ｔｉ）、厚さ２５ｎｍ程度の窒化チタン（ＴｉＮ）お
よび厚さ４００ｎｍ程度のタングステン（Ｗ）を下層か
ら順に堆積した後、これをＣＭＰ法等によって研磨する
ことにより、孔３５およびコンタクトホール３６内にプ
ラグ３７を形成する。続いて、基板１Ｓの主面上に、例
えば厚さ１００ｎｍ程度のタングステン（Ｗ）からなる
導体膜３８をスパッタリング法またはＣＶＤ法等によっ
て堆積した後、その上に、例えば厚さ５０ｎｍ程度の酸
化シリコン膜からなる絶縁膜３９をＣＶＤ法等によって
堆積する。その後、絶縁膜３９上にビット線形成用のフ
ォトレジスト膜を形成する。このフォトレジスト膜は、
ビット線形成領域が覆われ、それ以外が露出されるよう
に形成されている。続いて、そのフォトレジスト膜をエ
ッチングマスクとして、絶縁膜３９をエッチングした
後、そのフォトレジスト膜をアッシングにより除去し、
さらに残された絶縁膜３９をエッチングマスクとして、
そこから露出する導体膜３８，３７をエッチングによっ
て除去する。これにより、残された導体膜３８からなる
ビット線をパターニングする。導体膜３８からなるビッ
ト線は、上記壁状体２５の延在方向に直交する方向（図
２４の左右方向）に沿って延びる平面帯状のパターンで
形成されており、ビット線の延在方向（第２方向）に沿
って互いに隣接する複数の柱状体２５ａのｎ+型の導体
膜２２と各プラグ３７を通じて電気的に接続されてい
る。このようにビット線を形成した後、基板１Ｓ上に、
例えば厚さ５０ｎｍ程度の酸化シリコン膜からなる絶縁
膜をＣＶＤ法等によって堆積した後、これをドライエッ
チング法等によってエッチバックすることにより、導体
膜３８および絶縁膜３９の側面に側壁絶縁膜４０を形成
する。このエッチバックによって図２６の左側に示すよ
うに、縦型のＭＩＳＱｖｎのゲート電極を構成する導体
膜３１の上面が露出される。
（Ｔｉ）、厚さ２５ｎｍ程度の窒化チタン（ＴｉＮ）お
よび厚さ４００ｎｍ程度のタングステン（Ｗ）を下層か
ら順に堆積した後、これをＣＭＰ法等によって研磨する
ことにより、孔３５およびコンタクトホール３６内にプ
ラグ３７を形成する。続いて、基板１Ｓの主面上に、例
えば厚さ１００ｎｍ程度のタングステン（Ｗ）からなる
導体膜３８をスパッタリング法またはＣＶＤ法等によっ
て堆積した後、その上に、例えば厚さ５０ｎｍ程度の酸
化シリコン膜からなる絶縁膜３９をＣＶＤ法等によって
堆積する。その後、絶縁膜３９上にビット線形成用のフ
ォトレジスト膜を形成する。このフォトレジスト膜は、
ビット線形成領域が覆われ、それ以外が露出されるよう
に形成されている。続いて、そのフォトレジスト膜をエ
ッチングマスクとして、絶縁膜３９をエッチングした
後、そのフォトレジスト膜をアッシングにより除去し、
さらに残された絶縁膜３９をエッチングマスクとして、
そこから露出する導体膜３８，３７をエッチングによっ
て除去する。これにより、残された導体膜３８からなる
ビット線をパターニングする。導体膜３８からなるビッ
ト線は、上記壁状体２５の延在方向に直交する方向（図
２４の左右方向）に沿って延びる平面帯状のパターンで
形成されており、ビット線の延在方向（第２方向）に沿
って互いに隣接する複数の柱状体２５ａのｎ+型の導体
膜２２と各プラグ３７を通じて電気的に接続されてい
る。このようにビット線を形成した後、基板１Ｓ上に、
例えば厚さ５０ｎｍ程度の酸化シリコン膜からなる絶縁
膜をＣＶＤ法等によって堆積した後、これをドライエッ
チング法等によってエッチバックすることにより、導体
膜３８および絶縁膜３９の側面に側壁絶縁膜４０を形成
する。このエッチバックによって図２６の左側に示すよ
うに、縦型のＭＩＳＱｖｎのゲート電極を構成する導体
膜３１の上面が露出される。
【００７６】図２７は、図２４〜図２６に続くＤＲＡＭ
の製造工程中におけるメモリセル領域（図２４のＡ５−
Ａ５線位置）および周辺回路領域の要部断面図、図２８
は図２７のＤＲＡＭの製造工程中におけるメモリセル領
域（図２４のＢ３−Ｂ３線位置）の要部断面図および周
辺回路領域（図２４のＡ６−Ａ６線位置）の要部断面図
である。
の製造工程中におけるメモリセル領域（図２４のＡ５−
Ａ５線位置）および周辺回路領域の要部断面図、図２８
は図２７のＤＲＡＭの製造工程中におけるメモリセル領
域（図２４のＢ３−Ｂ３線位置）の要部断面図および周
辺回路領域（図２４のＡ６−Ａ６線位置）の要部断面図
である。
【００７７】まず、基板１Ｓの主面上に、例えばホウ素
が含有された低抵抗多結晶シリコン膜等からなる導体膜
４１をＣＶＤ法等によって１００ｎｍ程度の厚さで堆積
した後、これをＣＭＰ法等によって研磨することによ
り、互いに隣接するビット線間に導体膜（第２導体膜）
４１を埋め込む。導体膜４１の材料として多結晶シリコ
ン膜を用いているのは、上記導体膜３１と同じ理由であ
る。この導体膜４１は、下層の導体膜３１と電気的に接
続されている。続いて、所定のコンタクトホールを形成
した後、基板１Ｓ上に、例えば厚さ３０ｎｍ程度のチタ
ン、厚さ２５ｎｍ程度の窒化チタンおよび厚さ４００ｎ
ｍ程度のタングステンを下層から順に堆積した後、これ
をＣＭＰ法等によって研磨することにより、上記所定の
コンタクトホール内にプラグを形成する。続いて、基板
１Ｓの主面上に、例えば厚さ５ｎｍ程度の窒化タングス
テン（ＷＮ）等のような高融点金属窒化膜および厚さ１
００ｎｍ程度のタングステン（Ｗ）等のような高融点金
属膜を下層から順に積層してなる導体膜４２をスパッタ
リング法またはＣＶＤ法等によって堆積した後、その上
に、例えば厚さ１００ｎｍ程度の酸化シリコン膜からな
る絶縁膜４３をプラズマＣＶＤ法等によって堆積する。
上記導体膜４２中の窒化タングステンは、その下の多結
晶シリコン膜からなる導体膜４１と、窒化タングステン
上のタングステンとが直接接触するのを防止することに
より、導体膜４１とタングステンとが直接接触した場合
にその接触部にシリサイドが形成される不具合を防止す
るバリア性導体膜としての機能を有している。このバリ
ア性導体膜は、窒化タングステンに限定されるものでは
なく種々変更可能であり、例えば窒化チタン等のような
高融点金属窒化膜でも良い。
が含有された低抵抗多結晶シリコン膜等からなる導体膜
４１をＣＶＤ法等によって１００ｎｍ程度の厚さで堆積
した後、これをＣＭＰ法等によって研磨することによ
り、互いに隣接するビット線間に導体膜（第２導体膜）
４１を埋め込む。導体膜４１の材料として多結晶シリコ
ン膜を用いているのは、上記導体膜３１と同じ理由であ
る。この導体膜４１は、下層の導体膜３１と電気的に接
続されている。続いて、所定のコンタクトホールを形成
した後、基板１Ｓ上に、例えば厚さ３０ｎｍ程度のチタ
ン、厚さ２５ｎｍ程度の窒化チタンおよび厚さ４００ｎ
ｍ程度のタングステンを下層から順に堆積した後、これ
をＣＭＰ法等によって研磨することにより、上記所定の
コンタクトホール内にプラグを形成する。続いて、基板
１Ｓの主面上に、例えば厚さ５ｎｍ程度の窒化タングス
テン（ＷＮ）等のような高融点金属窒化膜および厚さ１
００ｎｍ程度のタングステン（Ｗ）等のような高融点金
属膜を下層から順に積層してなる導体膜４２をスパッタ
リング法またはＣＶＤ法等によって堆積した後、その上
に、例えば厚さ１００ｎｍ程度の酸化シリコン膜からな
る絶縁膜４３をプラズマＣＶＤ法等によって堆積する。
上記導体膜４２中の窒化タングステンは、その下の多結
晶シリコン膜からなる導体膜４１と、窒化タングステン
上のタングステンとが直接接触するのを防止することに
より、導体膜４１とタングステンとが直接接触した場合
にその接触部にシリサイドが形成される不具合を防止す
るバリア性導体膜としての機能を有している。このバリ
ア性導体膜は、窒化タングステンに限定されるものでは
なく種々変更可能であり、例えば窒化チタン等のような
高融点金属窒化膜でも良い。
【００７８】図２９は、図２７および図２８に続くＤＲ
ＡＭの製造工程中におけるメモリセル領域の要部平面
図、図３０は図２９のＤＲＡＭの製造工程中におけるメ
モリセル領域（図２９のＡ７−Ａ７線）の要部断面図お
よび周辺回路領域の要部断面図、図３１は図２９のＢ４
−Ｂ４線およびＡ８−Ａ８線の断面図である。
ＡＭの製造工程中におけるメモリセル領域の要部平面
図、図３０は図２９のＤＲＡＭの製造工程中におけるメ
モリセル領域（図２９のＡ７−Ａ７線）の要部断面図お
よび周辺回路領域の要部断面図、図３１は図２９のＢ４
−Ｂ４線およびＡ８−Ａ８線の断面図である。
【００７９】まず、絶縁膜４３上に、ワード線形成用の
フォトレジスト膜を形成する。このフォトレジスト膜
は、ワード線形成領域が覆われ、それ以外が露出される
ように形成されている。続いて、そのフォトレジスト膜
をエッチングマスクとして、絶縁膜４３をエッチングし
た後、そのフォトレジスト膜をアッシングにより除去
し、さらに残された絶縁膜４３をエッチングマスクとし
て、そこから露出する導体膜４２をエッチングによって
除去する。これにより、残された導体膜４２からなるワ
ード線をパターニングする。導体膜４２からなるワード
線は、上記壁状体２５の延在方向に沿う方向（図２９の
上下方向、）に沿って延びる平面帯状のパターンで形成
されており、ワード線の延在方向（第１方向）に沿って
互いに隣接する複数の導体膜３１（すなわち、複数の縦
型のＭＩＳＱｖｎのゲート電極）と電気的に接続されて
いる。このようにワード線を形成した後、基板１Ｓ上
に、例えば酸化シリコン膜からなる絶縁膜をプラズマＣ
ＶＤ法等によって堆積した後、これをドライエッチング
法等によってエッチバックすることにより、導体膜４２
および絶縁膜４３の側面に側壁絶縁膜４４を形成する。
続いて、絶縁膜４３，４４をエッチングマスクとして、
そこから露出する導体膜４１，３１をドライエッチング
法およびそれに続く等方性エッチング法によってエッチ
ング除去することにより、図２９の左右方向に隣接する
縦型のＭＩＳＱｖｎ間のゲート電極（導体膜４１，３
１）間を電気的に分離する。すなわち、縦型ＭＩＳＱｖ
ｎのゲート電極をワード線に対して自己整合的に形成す
る。これにより、複数の縦ＭＩＳＱｖｎのゲート電極と
ワード線との合わせ余裕を無くすことができるので、メ
モリセル領域の全体的な寸法を縮小できる。このため、
メモリセル領域において配線長を短くできるので、信号
の伝送速度を向上させることができ、ＤＲＡＭの動作速
度を向上させることが可能となる。
フォトレジスト膜を形成する。このフォトレジスト膜
は、ワード線形成領域が覆われ、それ以外が露出される
ように形成されている。続いて、そのフォトレジスト膜
をエッチングマスクとして、絶縁膜４３をエッチングし
た後、そのフォトレジスト膜をアッシングにより除去
し、さらに残された絶縁膜４３をエッチングマスクとし
て、そこから露出する導体膜４２をエッチングによって
除去する。これにより、残された導体膜４２からなるワ
ード線をパターニングする。導体膜４２からなるワード
線は、上記壁状体２５の延在方向に沿う方向（図２９の
上下方向、）に沿って延びる平面帯状のパターンで形成
されており、ワード線の延在方向（第１方向）に沿って
互いに隣接する複数の導体膜３１（すなわち、複数の縦
型のＭＩＳＱｖｎのゲート電極）と電気的に接続されて
いる。このようにワード線を形成した後、基板１Ｓ上
に、例えば酸化シリコン膜からなる絶縁膜をプラズマＣ
ＶＤ法等によって堆積した後、これをドライエッチング
法等によってエッチバックすることにより、導体膜４２
および絶縁膜４３の側面に側壁絶縁膜４４を形成する。
続いて、絶縁膜４３，４４をエッチングマスクとして、
そこから露出する導体膜４１，３１をドライエッチング
法およびそれに続く等方性エッチング法によってエッチ
ング除去することにより、図２９の左右方向に隣接する
縦型のＭＩＳＱｖｎ間のゲート電極（導体膜４１，３
１）間を電気的に分離する。すなわち、縦型ＭＩＳＱｖ
ｎのゲート電極をワード線に対して自己整合的に形成す
る。これにより、複数の縦ＭＩＳＱｖｎのゲート電極と
ワード線との合わせ余裕を無くすことができるので、メ
モリセル領域の全体的な寸法を縮小できる。このため、
メモリセル領域において配線長を短くできるので、信号
の伝送速度を向上させることができ、ＤＲＡＭの動作速
度を向上させることが可能となる。
【００８０】図３２は図２９〜図３１に続くＤＲＡＭの
製造工程中におけるメモリセル領域（図２９のＡ７−Ａ
７線位置）の要部断面図および周辺回路領域の要部断面
図、図３３は図３２の製造工程における図２９のＢ４−
Ｂ４線位置およびＡ８−Ａ８線位置の断面図である。
製造工程中におけるメモリセル領域（図２９のＡ７−Ａ
７線位置）の要部断面図および周辺回路領域の要部断面
図、図３３は図３２の製造工程における図２９のＢ４−
Ｂ４線位置およびＡ８−Ａ８線位置の断面図である。
【００８１】ここでは、基板１Ｓの主面上に、例えば厚
さ１００ｎｍ程度の酸化シリコン膜からなる絶縁膜４５
をＣＶＤ法等によって堆積した後、その上面をＣＭＰ法
等によって研磨することで平坦にする。この絶縁膜４５
は、図３３に示すように、互いに隣接するワード線間の
溝に埋め込まれる。このようにして、溝型のキャパシタ
６（情報蓄積用容量素子）および縦型のＭＩＳＱｖｎ
（メモリセル選択用トランジスタ）からなるメモリセル
を複数有するＤＲＡＭを製造する。
さ１００ｎｍ程度の酸化シリコン膜からなる絶縁膜４５
をＣＶＤ法等によって堆積した後、その上面をＣＭＰ法
等によって研磨することで平坦にする。この絶縁膜４５
は、図３３に示すように、互いに隣接するワード線間の
溝に埋め込まれる。このようにして、溝型のキャパシタ
６（情報蓄積用容量素子）および縦型のＭＩＳＱｖｎ
（メモリセル選択用トランジスタ）からなるメモリセル
を複数有するＤＲＡＭを製造する。
【００８２】また、図３４は、このようなＤＲＡＭにお
いて複数のキャパシタ６の各プレート電極（ｎ+型の半
導体領域６ａ）を電気的に接続するｎウエルＮＷＬｍに
所定の電圧を供給するため給電領域の要部平面図、図３
５は、図３４のＡ９−Ａ９線の断面図をそれぞれ示して
いる。
いて複数のキャパシタ６の各プレート電極（ｎ+型の半
導体領域６ａ）を電気的に接続するｎウエルＮＷＬｍに
所定の電圧を供給するため給電領域の要部平面図、図３
５は、図３４のＡ９−Ａ９線の断面図をそれぞれ示して
いる。
【００８３】ｎウエルＮＷＬｍへの給電領域は、複数の
ダミーのキャパシタ６ＤＣの配置領域に設けられてい
る。このダミーのキャパシタ６ＤＣ上には、縦型のＭＩ
Ｓが設けられていない。すなわち、ダミーのキャパシタ
６ＤＣは、ＤＲＡＭの情報記憶に寄与していない。給電
領域における絶縁膜２，２６，３２には、ｎウエルＮＷ
Ｌｍの一部が露出するような平面円形状のコンタクトホ
ール３６が穿孔されている。このコンタクトホール３６
は、図３４に示すように、互いに斜めとなる方向に配置
されたダミーのキャパシタ６ＤＣ，６ＤＣの隣接間中央
に配置されている。このコンタクトホール３６には、プ
ラグ３７が埋め込まれている。絶縁膜３２上には、上記
導体膜３８で形成された第１層配線が形成されている。
この第１層配線は、プラグ３７を通じてｎウエルＮＷＬ
ｍと電気的に接続されている。この第１層配線およびプ
ラグ３７を通じてｎウエルＮＷＬｍへの給電が行われる
ようになっている。
ダミーのキャパシタ６ＤＣの配置領域に設けられてい
る。このダミーのキャパシタ６ＤＣ上には、縦型のＭＩ
Ｓが設けられていない。すなわち、ダミーのキャパシタ
６ＤＣは、ＤＲＡＭの情報記憶に寄与していない。給電
領域における絶縁膜２，２６，３２には、ｎウエルＮＷ
Ｌｍの一部が露出するような平面円形状のコンタクトホ
ール３６が穿孔されている。このコンタクトホール３６
は、図３４に示すように、互いに斜めとなる方向に配置
されたダミーのキャパシタ６ＤＣ，６ＤＣの隣接間中央
に配置されている。このコンタクトホール３６には、プ
ラグ３７が埋め込まれている。絶縁膜３２上には、上記
導体膜３８で形成された第１層配線が形成されている。
この第１層配線は、プラグ３７を通じてｎウエルＮＷＬ
ｍと電気的に接続されている。この第１層配線およびプ
ラグ３７を通じてｎウエルＮＷＬｍへの給電が行われる
ようになっている。
【００８４】（実施の形態２）本実施の形態２において
は、ＤＲＡＭの製造方法に本発明を適用した場合の他の
一例について説明する。
は、ＤＲＡＭの製造方法に本発明を適用した場合の他の
一例について説明する。
【００８５】図３６は、本実施の形態２のＤＲＡＭの製
造工程中におけるウエハのメモリセル領域の要部断面図
である。
造工程中におけるウエハのメモリセル領域の要部断面図
である。
【００８６】まず、前記実施の形態１と同様に、基板１
Ｓの主面上に絶縁膜２を堆積した後、基板１Ｓに溝５を
形成する。この段階のメモリセル領域の要部平面図は前
記図２と同じである。続いて、基板１Ｓの主面上に、例
えば厚さ１５ｎｍ程度の酸化シリコン膜からなる絶縁膜
４７をＣＶＤ法等によって堆積する。この絶縁膜４７
は、溝５を完全に埋め込んでしまうことなく、溝５の内
面（側面および底面）に被着されている。
Ｓの主面上に絶縁膜２を堆積した後、基板１Ｓに溝５を
形成する。この段階のメモリセル領域の要部平面図は前
記図２と同じである。続いて、基板１Ｓの主面上に、例
えば厚さ１５ｎｍ程度の酸化シリコン膜からなる絶縁膜
４７をＣＶＤ法等によって堆積する。この絶縁膜４７
は、溝５を完全に埋め込んでしまうことなく、溝５の内
面（側面および底面）に被着されている。
【００８７】図３７は、図３６に続くＤＲＡＭの製造工
程中におけるメモリセル領域の要部断面図である。
程中におけるメモリセル領域の要部断面図である。
【００８８】まず、上記絶縁膜４７をドライエッチング
法によってエッチバックする。これにより、溝５の側面
のみに絶縁膜４７を残し、絶縁膜２の上面および溝５の
底面の絶縁膜４７を除去する。したがって、この段階で
は溝５の底面から基板１Ｓの一部が露出されている。続
いて、例えばリンまたはヒ素を基板１Ｓの主面側から溝
５の底部にイオン注入法等によって注入した後、基板１
Ｓに対して熱処理を施すことにより、溝５の底部近傍の
基板１Ｓにｎ+型の半導体領域４８を形成する。このｎ+
型の半導体領域４８は、上記キャパシタの各プレート電
極間を電気的に接続する領域であり、互いに隣接する溝
５の底部近傍に形成された各々のｎ+型の半導体領域４
８同士が部分的に重なり互いに電気的に接続されてい
る。
法によってエッチバックする。これにより、溝５の側面
のみに絶縁膜４７を残し、絶縁膜２の上面および溝５の
底面の絶縁膜４７を除去する。したがって、この段階で
は溝５の底面から基板１Ｓの一部が露出されている。続
いて、例えばリンまたはヒ素を基板１Ｓの主面側から溝
５の底部にイオン注入法等によって注入した後、基板１
Ｓに対して熱処理を施すことにより、溝５の底部近傍の
基板１Ｓにｎ+型の半導体領域４８を形成する。このｎ+
型の半導体領域４８は、上記キャパシタの各プレート電
極間を電気的に接続する領域であり、互いに隣接する溝
５の底部近傍に形成された各々のｎ+型の半導体領域４
８同士が部分的に重なり互いに電気的に接続されてい
る。
【００８９】図３８は、図３７に続くＤＲＡＭの製造工
程中におけるメモリセル領域の要部断面図である。
程中におけるメモリセル領域の要部断面図である。
【００９０】まず、基板１Ｓの主面上に、例えば厚さ１
０ｎｍ程度のｎ+型の低抵抗多結晶シリコン膜をＣＶＤ
法で堆積した後、これをフォトリソグラフィ技術および
ドライエッチング技術によってパターニングすることに
より、溝５の内面（側面および底面）に上記低抵抗多結
晶シリコン膜からなる導体膜６ｃを形成する。この導体
膜６ｃは、上記キャパシタのプレート電極を形成してい
る。続いて、導体膜６ｃの表面に絶縁膜６ｄを形成す
る。絶縁膜６ｄは、上記キャパシタの容量絶縁膜を形成
する部材であり、例えば酸化シリコン膜、窒化シリコン
膜および酸化シリコン膜が導体膜６ｃの表面側から順に
積層されてなる。
０ｎｍ程度のｎ+型の低抵抗多結晶シリコン膜をＣＶＤ
法で堆積した後、これをフォトリソグラフィ技術および
ドライエッチング技術によってパターニングすることに
より、溝５の内面（側面および底面）に上記低抵抗多結
晶シリコン膜からなる導体膜６ｃを形成する。この導体
膜６ｃは、上記キャパシタのプレート電極を形成してい
る。続いて、導体膜６ｃの表面に絶縁膜６ｄを形成す
る。絶縁膜６ｄは、上記キャパシタの容量絶縁膜を形成
する部材であり、例えば酸化シリコン膜、窒化シリコン
膜および酸化シリコン膜が導体膜６ｃの表面側から順に
積層されてなる。
【００９１】図３９は、図３８に続くＤＲＡＭの製造工
程中におけるメモリセル領域の要部断面図である。
程中におけるメモリセル領域の要部断面図である。
【００９２】まず、例えばリンを含有するｎ+型の低抵
抗多結晶シリコン膜をＣＶＤ法等によって堆積した後、
その多結晶シリコン膜の上面をＣＭＰ法等によって研磨
することにより、その上面を平坦にするとともに、溝５
内に、その多結晶シリコン膜からなるｎ+型の導体膜６
ｅを埋め込む。この導体膜６ｅは、上記キャパシタのス
トレージ電極を形成するものである。このようにしてＤ
ＲＡＭのキャパシタ６を溝５内に形成する。
抗多結晶シリコン膜をＣＶＤ法等によって堆積した後、
その多結晶シリコン膜の上面をＣＭＰ法等によって研磨
することにより、その上面を平坦にするとともに、溝５
内に、その多結晶シリコン膜からなるｎ+型の導体膜６
ｅを埋め込む。この導体膜６ｅは、上記キャパシタのス
トレージ電極を形成するものである。このようにしてＤ
ＲＡＭのキャパシタ６を溝５内に形成する。
【００９３】図４０は、図３９に続くＤＲＡＭの製造工
程中におけるメモリセル領域の要部断面図である。ま
た、図４１は、図４０のＤＲＡＭの製造工程中の要部拡
大断面図である。
程中におけるメモリセル領域の要部断面図である。ま
た、図４１は、図４０のＤＲＡＭの製造工程中の要部拡
大断面図である。
【００９４】まず、基板１Ｓの主面上に、絶縁膜４９ａ
（第１極薄絶縁膜）、ノンドープの多結晶シリコン膜２
１ａ（半導体層）、絶縁膜４９ｂ（第２極薄絶縁膜）、
ノンドープの多結晶シリコン膜２１ｂ（半導体層）、絶
縁膜４９ｃ（第３極薄絶縁膜）、ｎ+型の導体膜（第２
半導体層）２２および絶縁膜（第１絶縁膜）５０を下層
から順にＣＶＤ法等によって堆積する。絶縁膜４９ａ〜
４９ｃは、例えば窒化シリコン膜からなり、絶縁膜４９
ａ，４９ｃの厚さは、例えば１ｎｍ程度、絶縁膜４９ｂ
の厚さは、例えば２〜３ｎｍ程度である。絶縁膜４９
ａ，４９ｃは、拡散バリア膜と呼ばれ、パンチスルーを
抑制することにより、ＰＬＥＤ型トランジスタのソース
およびドレイン間のリーク電流を低減する機能を有して
いる。絶縁膜４９ｂは、シャッターバリア膜と呼ばれ、
バンドギャップの調整により、ＰＬＥＤ型トランジスタ
のソースおよびドレイン間のリーク電流を低減する機能
を有している。このような絶縁膜４９ａ〜４９ｃを設け
るＰＬＥＤ型のトランジスタでは、これらの絶縁膜４９
ａ〜４９ｃを設けない通常の縦型トランジスタに比べ
て、ソースおよびドレイン間のリーク電流を約２桁低減
させることができる。したがって、ＰＬＥＤ型トランジ
スタを採用することにより、さらにオン・オフ比を向上
させることができるので、さらにＤＲＡＭの歩留まりを
向上させることが可能となる。また、さらにＤＲＡＭの
リフレッシュ特性を向上させることが可能となる。ま
た、ＤＲＡＭの動作速度の向上と、消費電力の低減とを
さらに推進させることが可能となる。多結晶シリコン膜
２１ａ，２１ｂの厚さは、例えば５０ｎｍ程度である。
絶縁膜５０は、例えば窒化シリコン膜からなり、その厚
さは、例えば５０ｎｍ程度である。ただし、ＰＬＥＤ型
トランジスタの構造として、上記絶縁膜４９ｂを無く
し、ＰＬＥＤ型トランジスタのソースおよびドレインに
接する上記絶縁膜４９ａ，４９ｃのみを設ける構造を採
用しても良い。また、逆に、上記絶縁膜４９ａ，４９ｃ
を無くし、ボディ部の上記絶縁膜４９ｂのみを設ける構
造を採用しても良い。
（第１極薄絶縁膜）、ノンドープの多結晶シリコン膜２
１ａ（半導体層）、絶縁膜４９ｂ（第２極薄絶縁膜）、
ノンドープの多結晶シリコン膜２１ｂ（半導体層）、絶
縁膜４９ｃ（第３極薄絶縁膜）、ｎ+型の導体膜（第２
半導体層）２２および絶縁膜（第１絶縁膜）５０を下層
から順にＣＶＤ法等によって堆積する。絶縁膜４９ａ〜
４９ｃは、例えば窒化シリコン膜からなり、絶縁膜４９
ａ，４９ｃの厚さは、例えば１ｎｍ程度、絶縁膜４９ｂ
の厚さは、例えば２〜３ｎｍ程度である。絶縁膜４９
ａ，４９ｃは、拡散バリア膜と呼ばれ、パンチスルーを
抑制することにより、ＰＬＥＤ型トランジスタのソース
およびドレイン間のリーク電流を低減する機能を有して
いる。絶縁膜４９ｂは、シャッターバリア膜と呼ばれ、
バンドギャップの調整により、ＰＬＥＤ型トランジスタ
のソースおよびドレイン間のリーク電流を低減する機能
を有している。このような絶縁膜４９ａ〜４９ｃを設け
るＰＬＥＤ型のトランジスタでは、これらの絶縁膜４９
ａ〜４９ｃを設けない通常の縦型トランジスタに比べ
て、ソースおよびドレイン間のリーク電流を約２桁低減
させることができる。したがって、ＰＬＥＤ型トランジ
スタを採用することにより、さらにオン・オフ比を向上
させることができるので、さらにＤＲＡＭの歩留まりを
向上させることが可能となる。また、さらにＤＲＡＭの
リフレッシュ特性を向上させることが可能となる。ま
た、ＤＲＡＭの動作速度の向上と、消費電力の低減とを
さらに推進させることが可能となる。多結晶シリコン膜
２１ａ，２１ｂの厚さは、例えば５０ｎｍ程度である。
絶縁膜５０は、例えば窒化シリコン膜からなり、その厚
さは、例えば５０ｎｍ程度である。ただし、ＰＬＥＤ型
トランジスタの構造として、上記絶縁膜４９ｂを無く
し、ＰＬＥＤ型トランジスタのソースおよびドレインに
接する上記絶縁膜４９ａ，４９ｃのみを設ける構造を採
用しても良い。また、逆に、上記絶縁膜４９ａ，４９ｃ
を無くし、ボディ部の上記絶縁膜４９ｂのみを設ける構
造を採用しても良い。
【００９５】図４２は、図４０に続くＤＲＡＭの製造工
程中におけるメモリセル領域の要部平面図である。ま
た、図４３は、図４２のＤＲＡＭの製造工程中のＡ１０
−Ａ１０線の断面図である。
程中におけるメモリセル領域の要部平面図である。ま
た、図４３は、図４２のＤＲＡＭの製造工程中のＡ１０
−Ａ１０線の断面図である。
【００９６】ここでは、前記図１２および図１３を用い
て説明したのと同様にして、メモリセル領域に複数の壁
状体２５を形成する。複数の壁状体２５は、図４２の左
右方向に配置されているもの同士が互いに平行となるよ
うに図４２の上下方向に沿って延在されており、その延
在方向に配置された複数のキャパシタ６に平面的に重な
るように形成されている。各壁状体２５は、ｎ+型の導
体膜６ｅ、絶縁膜４９ａ、多結晶シリコン膜２１ａ、絶
縁膜４９ｂ、多結晶シリコン膜２１ｂ、絶縁膜４９ｃ、
ｎ+型の導体膜２２、絶縁膜５０が基板１Ｓの主面から
順に積み重ねられてなり、基板１Ｓの主面に対して垂直
な方向に延在され立った状態で設けられている。幅Ｗ１
および間隔Ｄ２は、例えば前記したのと同じである。
て説明したのと同様にして、メモリセル領域に複数の壁
状体２５を形成する。複数の壁状体２５は、図４２の左
右方向に配置されているもの同士が互いに平行となるよ
うに図４２の上下方向に沿って延在されており、その延
在方向に配置された複数のキャパシタ６に平面的に重な
るように形成されている。各壁状体２５は、ｎ+型の導
体膜６ｅ、絶縁膜４９ａ、多結晶シリコン膜２１ａ、絶
縁膜４９ｂ、多結晶シリコン膜２１ｂ、絶縁膜４９ｃ、
ｎ+型の導体膜２２、絶縁膜５０が基板１Ｓの主面から
順に積み重ねられてなり、基板１Ｓの主面に対して垂直
な方向に延在され立った状態で設けられている。幅Ｗ１
および間隔Ｄ２は、例えば前記したのと同じである。
【００９７】図４４は、図４２および図４３に続くＤＲ
ＡＭの製造工程中におけるメモリセル領域の要部断面図
である。
ＡＭの製造工程中におけるメモリセル領域の要部断面図
である。
【００９８】ここでは、基板１Ｓの主面上に、上記絶縁
膜２６を上記と同様に堆積した後、その絶縁膜２６を、
壁状体２５のｎ+型の導体膜２２の上面が露出する程度
までＣＭＰ法によって研磨する。これにより、互いに隣
接する壁状体２５の間に絶縁膜２６を埋め込む。
膜２６を上記と同様に堆積した後、その絶縁膜２６を、
壁状体２５のｎ+型の導体膜２２の上面が露出する程度
までＣＭＰ法によって研磨する。これにより、互いに隣
接する壁状体２５の間に絶縁膜２６を埋め込む。
【００９９】図４５は図４４に続くＤＲＡＭの製造工程
中におけるメモリセル領域の要部平面図、図４６は図４
５のＤＲＡＭの製造工程中のＡ１１−Ａ１１線の断面
図、図４７は図４５のＤＲＡＭの製造工程中のＢ５−Ｂ
５線の断面図である。
中におけるメモリセル領域の要部平面図、図４６は図４
５のＤＲＡＭの製造工程中のＡ１１−Ａ１１線の断面
図、図４７は図４５のＤＲＡＭの製造工程中のＢ５−Ｂ
５線の断面図である。
【０１００】まず、基板１Ｓの主面上に、例えば厚さ５
０ｎｍ程度のタングステン等からなる導体膜５１をＣＶ
Ｄ法またはスパッタリング法等によって堆積した後、そ
の上に、例えば厚さ５０ｎｍ程度の酸化シリコン膜等か
らなる絶縁膜５２をＣＶＤ法等によって堆積する。続い
て、絶縁膜５２上に上記ビット線形成用のフォトレジス
ト膜を形成する。その後、そのフォトレジスト膜をエッ
チングマスクとして、絶縁膜５２をエッチングした後、
そのフォトレジスト膜をアッシングにより除去し、さら
に残された絶縁膜５２をエッチングマスクとして、そこ
から露出する導体膜５１をエッチングによって除去す
る。これにより、残された導体膜５１からなるビット線
をパターニングする。導体膜５１からなるビット線は、
上記壁状体２５の延在方向に直交する方向（図４５の左
右方向）に沿って延びる平面帯状のパターンで形成され
ており、ビット線の延在方向に沿って互いに隣接する複
数のｎ+型の導体膜２２と直接接触されて電気的に接続
されている。このようにビット線を形成した後、基板１
Ｓ上に、例えば厚さ２０ｎｍ程度の酸化シリコン膜から
なる絶縁膜をＣＶＤ法等によって堆積した後、これをド
ライエッチング法等によってエッチバックすることによ
り、導体膜５１および絶縁膜５２の側面に側壁絶縁膜４
０を形成する。その後、側壁絶縁膜４０、絶縁膜５２を
エッチングマスクとして、そこから露出するｎ+型の導
体膜２２、絶縁膜４９ｃ、多結晶シリコン膜２１ｂ、絶
縁膜４９ｂ、多結晶シリコン膜２１ａ、絶縁膜４９ａお
よび導体膜６ｅをドライエッチング法によってエッチン
グ除去することにより、柱状体（第３パターン）２５ｂ
をビット線に対して自己整合的に形成する。このように
柱状体２５ｂをビット線ＢＬに対して自己整合的に形成
することにより、双方の合わせ余裕を大きくできるの
で、ＤＲＡＭの歩留まりを向上させることができる。ま
た、柱状体２５ｂとビット線ＢＬとの合わせ精度を高く
できるので、各メモリセルの面積を縮小でき、メモリセ
ル領域の全体的な寸法を縮小できる。このため、メモリ
セル領域において配線長を短くできるので、信号の伝送
速度を向上させることができ、ＤＲＡＭの動作速度を向
上させることが可能となる。柱状体２５ｂは、ｎ+型の
導体膜６ｅ、絶縁膜４９ａ、多結晶シリコン膜２１ａ、
絶縁膜４９ｂ、多結晶シリコン膜２１ｂ、絶縁膜４９ｃ
およびｎ+型の導体膜２２が基板１Ｓの下層から順に積
み重ねられてなり、基板１Ｓの主面に対して垂直な方向
に延在され立った状態で設けられている。ここでは、柱
状体２５ｂの平面形状がほぼ正方形状とされている。
０ｎｍ程度のタングステン等からなる導体膜５１をＣＶ
Ｄ法またはスパッタリング法等によって堆積した後、そ
の上に、例えば厚さ５０ｎｍ程度の酸化シリコン膜等か
らなる絶縁膜５２をＣＶＤ法等によって堆積する。続い
て、絶縁膜５２上に上記ビット線形成用のフォトレジス
ト膜を形成する。その後、そのフォトレジスト膜をエッ
チングマスクとして、絶縁膜５２をエッチングした後、
そのフォトレジスト膜をアッシングにより除去し、さら
に残された絶縁膜５２をエッチングマスクとして、そこ
から露出する導体膜５１をエッチングによって除去す
る。これにより、残された導体膜５１からなるビット線
をパターニングする。導体膜５１からなるビット線は、
上記壁状体２５の延在方向に直交する方向（図４５の左
右方向）に沿って延びる平面帯状のパターンで形成され
ており、ビット線の延在方向に沿って互いに隣接する複
数のｎ+型の導体膜２２と直接接触されて電気的に接続
されている。このようにビット線を形成した後、基板１
Ｓ上に、例えば厚さ２０ｎｍ程度の酸化シリコン膜から
なる絶縁膜をＣＶＤ法等によって堆積した後、これをド
ライエッチング法等によってエッチバックすることによ
り、導体膜５１および絶縁膜５２の側面に側壁絶縁膜４
０を形成する。その後、側壁絶縁膜４０、絶縁膜５２を
エッチングマスクとして、そこから露出するｎ+型の導
体膜２２、絶縁膜４９ｃ、多結晶シリコン膜２１ｂ、絶
縁膜４９ｂ、多結晶シリコン膜２１ａ、絶縁膜４９ａお
よび導体膜６ｅをドライエッチング法によってエッチン
グ除去することにより、柱状体（第３パターン）２５ｂ
をビット線に対して自己整合的に形成する。このように
柱状体２５ｂをビット線ＢＬに対して自己整合的に形成
することにより、双方の合わせ余裕を大きくできるの
で、ＤＲＡＭの歩留まりを向上させることができる。ま
た、柱状体２５ｂとビット線ＢＬとの合わせ精度を高く
できるので、各メモリセルの面積を縮小でき、メモリセ
ル領域の全体的な寸法を縮小できる。このため、メモリ
セル領域において配線長を短くできるので、信号の伝送
速度を向上させることができ、ＤＲＡＭの動作速度を向
上させることが可能となる。柱状体２５ｂは、ｎ+型の
導体膜６ｅ、絶縁膜４９ａ、多結晶シリコン膜２１ａ、
絶縁膜４９ｂ、多結晶シリコン膜２１ｂ、絶縁膜４９ｃ
およびｎ+型の導体膜２２が基板１Ｓの下層から順に積
み重ねられてなり、基板１Ｓの主面に対して垂直な方向
に延在され立った状態で設けられている。ここでは、柱
状体２５ｂの平面形状がほぼ正方形状とされている。
【０１０１】図４８は図４５〜図４７に続くＤＲＡＭの
製造工程中におけるメモリセル領域の要部平面図、図４
９は図４８のＤＲＡＭの製造工程中のＡ１２−Ａ１２線
の断面図、図５０は図４８のＤＲＡＭの製造工程中のＢ
６−Ｂ６線の断面図、図５１は図５０の要部拡大断面
図、図５２は図４８のＤＲＡＭの製造工程中のＡ１３−
Ａ１３線の断面図である。
製造工程中におけるメモリセル領域の要部平面図、図４
９は図４８のＤＲＡＭの製造工程中のＡ１２−Ａ１２線
の断面図、図５０は図４８のＤＲＡＭの製造工程中のＢ
６−Ｂ６線の断面図、図５１は図５０の要部拡大断面
図、図５２は図４８のＤＲＡＭの製造工程中のＡ１３−
Ａ１３線の断面図である。
【０１０２】まず、基板１Ｓの主面上に、例えば厚さ６
ｎｍ程度の酸化シリコン膜等からなる絶縁膜５３をＣＶ
Ｄ法等によって堆積する。この絶縁膜５３のうち、柱状
体２５ｂの２側面に被着されている部分（図５０および
図５１参照）は、ＰＬＥＤ型のＭＩＳのゲート絶縁膜を
形成している。続いて、基板１Ｓの主面上に、例えばホ
ウ素が含有された多結晶シリコン膜からなる導体膜３１
をＣＶＤ法等によって堆積した後、その上面をＣＭＰ法
等によって平坦にする。この際、多結晶シリコン膜を用
いることにより、互いに隣接する柱状体２５ｂ，２５ｂ
間を良好に埋め込むことができる。このようにして１つ
の柱状体２５ｂの２側面の各々にＰＬＥＤ型のＭＩＳＱ
ｖｎｐを形成する。上記導体膜３１において柱状体２５
ｂの側面に位置する部分は、前記実施の形態１と同様
に、ＰＬＥＤ型のＭＩＳＱｖｎｐのゲート電極を形成し
ている。その後、その導体膜３１上に、例えば厚さ５０
ｎｍ程度のタングステン等からなる導体膜（第３導体
膜）５４をＣＶＤ法によって堆積する。ゲート絶縁膜を
形成する絶縁膜５３は、酸化シリコン膜に代えて、酸窒
化シリコン膜、窒化シリコン膜、または酸化シリコン膜
上に窒化シリコン膜を積み重ねた積層膜を用いても良
い。また、導体膜５４は、上記導体膜４２と同様に、例
えば窒化タングステン（ＷＮ）等のような高融点金属窒
化膜およびタングステン（Ｗ）等のような高融点金属膜
を下層から順に積層することで構成しても良い。
ｎｍ程度の酸化シリコン膜等からなる絶縁膜５３をＣＶ
Ｄ法等によって堆積する。この絶縁膜５３のうち、柱状
体２５ｂの２側面に被着されている部分（図５０および
図５１参照）は、ＰＬＥＤ型のＭＩＳのゲート絶縁膜を
形成している。続いて、基板１Ｓの主面上に、例えばホ
ウ素が含有された多結晶シリコン膜からなる導体膜３１
をＣＶＤ法等によって堆積した後、その上面をＣＭＰ法
等によって平坦にする。この際、多結晶シリコン膜を用
いることにより、互いに隣接する柱状体２５ｂ，２５ｂ
間を良好に埋め込むことができる。このようにして１つ
の柱状体２５ｂの２側面の各々にＰＬＥＤ型のＭＩＳＱ
ｖｎｐを形成する。上記導体膜３１において柱状体２５
ｂの側面に位置する部分は、前記実施の形態１と同様
に、ＰＬＥＤ型のＭＩＳＱｖｎｐのゲート電極を形成し
ている。その後、その導体膜３１上に、例えば厚さ５０
ｎｍ程度のタングステン等からなる導体膜（第３導体
膜）５４をＣＶＤ法によって堆積する。ゲート絶縁膜を
形成する絶縁膜５３は、酸化シリコン膜に代えて、酸窒
化シリコン膜、窒化シリコン膜、または酸化シリコン膜
上に窒化シリコン膜を積み重ねた積層膜を用いても良
い。また、導体膜５４は、上記導体膜４２と同様に、例
えば窒化タングステン（ＷＮ）等のような高融点金属窒
化膜およびタングステン（Ｗ）等のような高融点金属膜
を下層から順に積層することで構成しても良い。
【０１０３】図５３は図４８〜図５２に続くＤＲＡＭの
製造工程中におけるメモリセル領域の要部平面図、図５
４は図５３のＤＲＡＭの製造工程中のＡ１４−Ａ１４線
の断面図、図５５は図５３のＤＲＡＭの製造工程中のＢ
７−Ｂ７線の断面図である。
製造工程中におけるメモリセル領域の要部平面図、図５
４は図５３のＤＲＡＭの製造工程中のＡ１４−Ａ１４線
の断面図、図５５は図５３のＤＲＡＭの製造工程中のＢ
７−Ｂ７線の断面図である。
【０１０４】ここでは、導体膜５４，３１をフォトリソ
グラフィ技術およびドライエッチング技術によってパタ
ーニングすることにより、導体膜５４，３１の積層膜か
らなるワード線を形成する。導体膜５４，３１の積層膜
からなるワード線は、上記壁状体２５の延在方向に沿う
方向（図５３の上下方向）に沿って延びる平面帯状のパ
ターンで形成されており、ワード線の延在方向に沿って
互いに隣接する複数のＰＬＥＤ型のＭＩＳＱｖｎｐの各
々のゲート電極と電気的に接続されている。また、この
エッチング処理によって図５３の左右方向に隣接するＰ
ＬＥＤ型のＭＩＳＱｖｎｐ間のゲート電極（導体膜５
４，３１）間は電気的に分離される。なお、このＤＲＡ
Ｍの製造工程中における図５３のＡ１５−Ａ１５線の断
面図は図５０と同じである。これ以降は、前記実施の形
態１と同じなので説明を省略する。
グラフィ技術およびドライエッチング技術によってパタ
ーニングすることにより、導体膜５４，３１の積層膜か
らなるワード線を形成する。導体膜５４，３１の積層膜
からなるワード線は、上記壁状体２５の延在方向に沿う
方向（図５３の上下方向）に沿って延びる平面帯状のパ
ターンで形成されており、ワード線の延在方向に沿って
互いに隣接する複数のＰＬＥＤ型のＭＩＳＱｖｎｐの各
々のゲート電極と電気的に接続されている。また、この
エッチング処理によって図５３の左右方向に隣接するＰ
ＬＥＤ型のＭＩＳＱｖｎｐ間のゲート電極（導体膜５
４，３１）間は電気的に分離される。なお、このＤＲＡ
Ｍの製造工程中における図５３のＡ１５−Ａ１５線の断
面図は図５０と同じである。これ以降は、前記実施の形
態１と同じなので説明を省略する。
【０１０５】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１０６】また、以上の説明では主として本発明者に
よってなされた発明をその背景となった利用分野である
単体のＤＲＡＭの製造方法に適用した場合について説明
したが、それに限定されるものではなく、例えばＤＲＡ
Ｍおよび論理回路を同一基板に設けている他の半導体装
置の製造方法にも適用できる。
よってなされた発明をその背景となった利用分野である
単体のＤＲＡＭの製造方法に適用した場合について説明
したが、それに限定されるものではなく、例えばＤＲＡ
Ｍおよび論理回路を同一基板に設けている他の半導体装
置の製造方法にも適用できる。
【０１０７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１０８】すなわち、半導体基板上に周辺回路用の横
型の電界効果トランジスタを形成した後、メモリセル領
域にメモリセル選択用の縦型の電界効果トランジスタを
形成することにより、その縦型トランジスタを有する半
導体装置の信頼性を向上させることが可能となる。
型の電界効果トランジスタを形成した後、メモリセル領
域にメモリセル選択用の縦型の電界効果トランジスタを
形成することにより、その縦型トランジスタを有する半
導体装置の信頼性を向上させることが可能となる。
【図１】本発明の一実施の形態である半導体装置の製造
工程中における同一のウエハにおけるメモリセル領域お
よび周辺回路領域の要部断面図である。
工程中における同一のウエハにおけるメモリセル領域お
よび周辺回路領域の要部断面図である。
【図２】図１に続く半導体装置の製造工程中におけるメ
モリセル領域の要部平面図である。
モリセル領域の要部平面図である。
【図３】図２の半導体装置の製造工程中におけるメモリ
セル領域（図２のＡ１−Ａ１線）の要部断面図および周
辺回路領域の要部断面図である。
セル領域（図２のＡ１−Ａ１線）の要部断面図および周
辺回路領域の要部断面図である。
【図４】図３に続く半導体装置の製造工程中におけるメ
モリセル領域および周辺回路領域の要部断面図である。
モリセル領域および周辺回路領域の要部断面図である。
【図５】図４に続く半導体装置の製造工程中におけるメ
モリセル領域および周辺回路領域の要部断面図である。
モリセル領域および周辺回路領域の要部断面図である。
【図６】図５に続く半導体装置の製造工程中におけるメ
モリセル領域および周辺回路領域の要部断面図である。
モリセル領域および周辺回路領域の要部断面図である。
【図７】図６に続くＤＲＡＭの製造工程中におけるメモ
リセル領域および周辺回路領域の要部断面図である。
リセル領域および周辺回路領域の要部断面図である。
【図８】図７に続くＤＲＡＭの製造工程中におけるメモ
リセル領域および周辺回路領域の要部断面図である。
リセル領域および周辺回路領域の要部断面図である。
【図９】図８に続く半導体装置の製造工程中におけるメ
モリセル領域および周辺回路領域の要部断面図である。
モリセル領域および周辺回路領域の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における
メモリセル領域および周辺回路領域の要部断面図であ
る。
メモリセル領域および周辺回路領域の要部断面図であ
る。
【図１１】半導体装置のメモリセル領域と周辺回路領域
との境界部の要部拡大断面図である。
との境界部の要部拡大断面図である。
【図１２】図１０に続く半導体装置の製造工程中におけ
るメモリセル領域の要部平面図である。
るメモリセル領域の要部平面図である。
【図１３】図１２の半導体装置の製造工程中におけるメ
モリセル領域（図１２のＡ２−Ａ２線）の要部断面図お
よび周辺回路領域の要部断面図である。
モリセル領域（図１２のＡ２−Ａ２線）の要部断面図お
よび周辺回路領域の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中におけ
るメモリセル領域および周辺回路領域の要部断面図であ
る。
るメモリセル領域および周辺回路領域の要部断面図であ
る。
【図１５】図１４に続くＤＲＡＭの製造工程中における
メモリセル領域の要部平面図である。
メモリセル領域の要部平面図である。
【図１６】図１５のＤＲＡＭの製造工程中におけるメモ
リセル領域（図１５のＡ３−Ａ３線）の要部断面図およ
び周辺回路領域の要部断面図である。
リセル領域（図１５のＡ３−Ａ３線）の要部断面図およ
び周辺回路領域の要部断面図である。
【図１７】図１５のＢ１−Ｂ１線の断面図である。
【図１８】図１５〜図１７に続く半導体装置の製造工程
中におけるメモリセル領域および周辺回路領域の要部断
面図である。
中におけるメモリセル領域および周辺回路領域の要部断
面図である。
【図１９】図１８の半導体装置の製造工程中におけるメ
モリセル領域（図１５のＡ３−Ａ３線）の要部断面図で
ある。
モリセル領域（図１５のＡ３−Ａ３線）の要部断面図で
ある。
【図２０】図１９の要部拡大断面図である。
【図２１】図１８〜図２０に続く半導体装置の製造工程
中におけるメモリセル領域の要部平面図である。
中におけるメモリセル領域の要部平面図である。
【図２２】図２１の半導体装置の製造工程中におけるメ
モリセル領域（図２１のＡ４−Ａ４線）の要部断面図お
よび周辺回路領域の要部断面図である。
モリセル領域（図２１のＡ４−Ａ４線）の要部断面図お
よび周辺回路領域の要部断面図である。
【図２３】図２１のＢ２−Ｂ２線の断面図である。
【図２４】図２１〜図２３に続く半導体装置の製造工程
中におけるメモリセル領域の要部平面図である。
中におけるメモリセル領域の要部平面図である。
【図２５】図２４の半導体装置の製造工程中におけるメ
モリセル領域（図２４のＡ５−Ａ５線）の要部断面図お
よび周辺回路領域の要部断面図である。
モリセル領域（図２４のＡ５−Ａ５線）の要部断面図お
よび周辺回路領域の要部断面図である。
【図２６】図２４のＢ３−Ｂ３線およびＡ６−Ａ６線の
断面図である。
断面図である。
【図２７】図２４〜図２６に続く半導体装置の製造工程
中におけるメモリセル領域（図２４のＡ５−Ａ５線位
置）および周辺回路領域の要部断面図である。
中におけるメモリセル領域（図２４のＡ５−Ａ５線位
置）および周辺回路領域の要部断面図である。
【図２８】図２７の半導体装置の製造工程中におけるメ
モリセル領域（図２４のＢ３−Ｂ３線位置）の要部断面
図および周辺回路領域（図２４のＡ６−Ａ６線位置）の
要部断面図である。
モリセル領域（図２４のＢ３−Ｂ３線位置）の要部断面
図および周辺回路領域（図２４のＡ６−Ａ６線位置）の
要部断面図である。
【図２９】図２７および図２８に続く半導体装置の製造
工程中におけるメモリセル領域の要部平面図である。
工程中におけるメモリセル領域の要部平面図である。
【図３０】図２９の半導体装置の製造工程中におけるメ
モリセル領域（図２９のＡ７−Ａ７線）の要部断面図お
よび周辺回路領域の要部断面図である。
モリセル領域（図２９のＡ７−Ａ７線）の要部断面図お
よび周辺回路領域の要部断面図である。
【図３１】図２９のＢ４−Ｂ４線およびＡ８−Ａ８線の
断面図である。
断面図である。
【図３２】図３２は図２９〜図３１に続く半導体装置の
製造工程中におけるメモリセル領域（図２９のＡ７−Ａ
７線位置）の要部断面図および周辺回路領域の要部断面
図である。
製造工程中におけるメモリセル領域（図２９のＡ７−Ａ
７線位置）の要部断面図および周辺回路領域の要部断面
図である。
【図３３】図３２の製造工程における図２９のＢ４−Ｂ
４線位置およびＡ８−Ａ８線位置の断面図である。
４線位置およびＡ８−Ａ８線位置の断面図である。
【図３４】本実施の形態の半導体装置における複数の情
報蓄積用容量素子の各プレート電極を電気的に接続する
ｎウエルに所定の電圧を供給するため給電領域の要部平
面図である。
報蓄積用容量素子の各プレート電極を電気的に接続する
ｎウエルに所定の電圧を供給するため給電領域の要部平
面図である。
【図３５】図３４のＡ９−Ａ９線の断面図である。
【図３６】本発明の他の実施の形態である半導体装置の
製造工程中におけるウエハのメモリセル領域の要部断面
図である。
製造工程中におけるウエハのメモリセル領域の要部断面
図である。
【図３７】図３６に続く半導体装置の製造工程中におけ
るメモリセル領域の要部断面図である。
るメモリセル領域の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中におけ
るメモリセル領域の要部断面図である。
るメモリセル領域の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中におけ
るメモリセル領域の要部断面図である。
るメモリセル領域の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中におけ
るメモリセル領域の要部断面図である。
るメモリセル領域の要部断面図である。
【図４１】図４０の半導体装置の製造工程中の要部拡大
断面図である。
断面図である。
【図４２】図４０に続く半導体装置の製造工程中におけ
るメモリセル領域の要部平面図である。
るメモリセル領域の要部平面図である。
【図４３】図４２の半導体装置の製造工程中のＡ１０−
Ａ１０線の断面図である。
Ａ１０線の断面図である。
【図４４】図４２および図４３に続く半導体装置の製造
工程中におけるメモリセル領域の要部断面図である。
工程中におけるメモリセル領域の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中におけ
るメモリセル領域の要部平面図である。
るメモリセル領域の要部平面図である。
【図４６】図４５の半導体装置の製造工程中のＡ１１−
Ａ１１線の断面図である。
Ａ１１線の断面図である。
【図４７】図４５の半導体装置の製造工程中のＢ５−Ｂ
５線の断面図である。
５線の断面図である。
【図４８】図４５〜図４７に続く半導体装置の製造工程
中におけるメモリセル領域の要部平面図である。
中におけるメモリセル領域の要部平面図である。
【図４９】図４８の半導体装置の製造工程中のＡ１２−
Ａ１２線の断面図である。
Ａ１２線の断面図である。
【図５０】図４８の半導体装置の製造工程中のＢ６−Ｂ
６線の断面図である。
６線の断面図である。
【図５１】図５０の要部拡大断面図である。
【図５２】図４８の半導体装置の製造工程中のＡ１３−
Ａ１３線の断面図である。
Ａ１３線の断面図である。
【図５３】図４８〜図５２に続く半導体装置の製造工程
中におけるメモリセル領域の要部平面図である。
中におけるメモリセル領域の要部平面図である。
【図５４】図５３の半導体装置の製造工程中のＡ１４−
Ａ１４線の断面図である。
Ａ１４線の断面図である。
【図５５】図５３の半導体装置の製造工程中のＢ７−Ｂ
７線の断面図である。
７線の断面図である。
１Ｓ 半導体基板
２ 絶縁膜（第２分離部）
３ 絶縁膜
４ 絶縁膜
５ 溝
６ 情報蓄積容量素子
６ａ 半導体領域
６ｂ 導体膜
６ｃ 導体膜
６ｄ 絶縁膜
６ＤＣ ダミーの情報蓄積用容量素子
７ 絶縁膜
８ 溝
９ 絶縁膜
９ａ 絶縁膜
１０ 分離部（第１分離部）
１１ ゲート絶縁膜
１３ 絶縁膜
１４ ゲート電極
１６ａ 半導体領域
１６ｂ 半導体領域
１７ サイドウォール
１８ 絶縁膜
１９ 絶縁膜
２０ 側壁絶縁膜
２１ 多結晶シリコン膜（第１半導体層）
２１ａ，２１ｂ 多結晶シリコン膜（第１半導体層）
２２ 導体膜（第２半導体層）
２３ 絶縁膜（第１絶縁膜）
２４ 絶縁膜
２５ 壁状体（第１パターン）
２５ａ 柱状体
２５ｂ 柱状体（第３パターン）
２６ 絶縁膜（第２絶縁膜）
２７ 絶縁膜
２８ 壁状体（第２パターン）
３０ 絶縁膜
３１ 導体膜（第１導体膜）
３２ 絶縁膜
３３ 孔
３４ 側壁絶縁膜
３５ 孔
３６ コンタクトホール
３７ プラグ
３８ 導体膜
３９ 絶縁膜
４０ 側壁絶縁膜
４１ 導体膜（第２導体膜）
４２ 導体膜
４３ 絶縁膜
４４ 側壁絶縁膜
４５ 絶縁膜
４７ 絶縁膜
４８ 半導体領域
４９ａ〜４９ｃ 絶縁膜（第１〜第３極薄絶縁膜）
５０ 絶縁膜
５１ 導体膜
５２ 絶縁膜
５３ 絶縁膜
５４ 導体膜（第３導体膜）
Ｑｎ ｎチャネル型のＭＩＳ・ＦＥＴ
Ｑｖｎ 縦型のＭＩＳ・ＦＥＴ
Ｑｖｎｐ ＰＬＥＤ型のＭＩＳ・ＦＥＴ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ６１３Ｂ
６２６Ａ
(72)発明者 茂庭 昌弘
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 中里 和郎
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所研究開発本部内
(72)発明者 木須 輝明
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 松岡 秀行
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 田畑 剛
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 芳賀 覚
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
Ｆターム(参考） 5F033 HH00 HH04 HH19 HH34 JJ04
JJ18 JJ19 JJ33 KK01 KK04
MM05 MM08 MM13 NN07 PP06
PP15 QQ08 QQ09 QQ10 QQ11
QQ25 QQ31 QQ37 QQ48 QQ58
QQ65 RR01 RR04 SS11 TT07
TT08 VV06 VV16 XX02 XX03
XX21 XX31 XX33 XX34
5F083 AD06 AD17 GA01 GA05 GA10
GA24 GA28 GA30 JA04 JA05
JA06 JA12 JA19 JA31 JA32
JA39 JA40 JA56 KA01 KA06
MA06 MA19 MA20 NA01 NA08
PR03 PR06 PR10 PR12 PR21
PR22 PR36 PR40 ZA03 ZA04
5F110 AA30 BB05 BB06 CC09 DD05
EE09 EE30 FF02 GG02 GG13
GG24 GG39 GG44 HK09 HK11
HK14 HK34 HL01 HL04 HL12
HM12 NN03 NN23 NN24 NN35
NN72 PP10 QQ19
Claims (36)
- 【請求項１】 以下の工程を有することを特徴とする半
導体装置の製造方法； （ａ）半導体基板のメモリセル領域に複数の溝型の情報
蓄積用容量素子を形成する工程、（ｂ）前記半導体基板
の周辺回路領域に周辺回路形成用の横型の電界効果トラ
ンジスタを形成する工程、（ｃ）前記複数の溝型の情報
蓄積用容量素子の各々における一方の電極にソースおよ
びドレイン用の半導体層が電気的に接続されるメモリセ
ル選択用の縦型の電界効果トランジスタを形成する工
程。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、前記複数の溝型の情報蓄積用容量素子を形成し
た後、前記周辺回路形成用の横型の電界効果トランジス
タを形成することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、前記周辺回路形成用の横型の電界効果トランジ
スタを形成した後、前記メモリセル選択用の縦型の電界
効果トランジスタを形成することを特徴とする半導体装
置の製造方法。 - 【請求項４】 請求項１記載の半導体装置の製造方法に
おいて、前記複数の溝型の情報蓄積用容量素子を形成し
た後、前記周辺回路領域に溝型の分離部を形成すること
を特徴とする半導体装置の製造方法。 - 【請求項５】 以下の工程を有することを特徴とする半
導体装置の製造方法； （ａ）半導体基板のメモリセル領域に複数の溝型の情報
蓄積用容量素子を形成する工程、（ｂ）前記（ａ）工程
の後、前記半導体基板の周辺回路領域に周辺回路用の電
界効果トランジスタを形成する工程、（ｃ）前記（ｂ）
工程の後、前記複数の溝型の情報蓄積用容量素子の各々
における一方の電極にソースおよびドレイン用の半導体
層が電気的に接続されるメモリセル選択用の縦型の電界
効果トランジスタを形成する工程。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、前記周辺回路用の電界効果トランジスタが横型
の電界効果トランジスタからなることを特徴とする半導
体装置の製造方法。 - 【請求項７】 半導体基板のメモリセル領域に複数の溝
型の情報蓄積用容量素子を形成した後、前記半導体基板
の周辺回路領域に溝型の分離部を形成する工程を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項７記載の半導体装置の製造方法に
おいて、前記溝型の分離部に囲まれた活性領域に周辺回
路用の横型の電界効果トランジスタを形成する工程を有
することを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、前記周辺回路用の横型の電界効果トランジスタ
を形成した後、前記メモリセル領域に前記複数の溝型の
情報蓄積用容量素子の各々における一方の電極にソース
およびドレイン用の半導体層が電気的に接続されるメモ
リセル選択用の縦型の電界効果トランジスタを形成する
工程を有することを特徴とする半導体装置の製造方法。 - 【請求項１０】 以下の工程を有することを特徴とする
半導体装置の製造方法； （ａ）半導体基板のメモリセル領域に複数の溝型の情報
蓄積用容量素子を形成する工程、（ｂ）前記半導体基板
の周辺回路領域に周辺回路形成用の横型の電界効果トラ
ンジスタを形成する工程、（ｃ）前記（ｂ）工程の後、
前記半導体基板上に、前記周辺回路領域の横型の電界効
果トランジスタを覆い、かつ、前記メモリセル領域の情
報蓄積用容量素子の一部が露出されるような絶縁膜を形
成する工程、（ｄ）前記（ｃ）工程の後、前記絶縁膜に
おいて、前記周辺回路領域とメモリセル領域との境界部
における側面に、前記周辺回路領域とメモリセル領域と
の段差を緩和するための絶縁膜を形成する工程。 - 【請求項１１】 請求項１０記載の半導体装置の製造方
法において、前記（ｄ）工程後、前記半導体基板上に、
導体膜を堆積する工程を有することを特徴とする半導体
装置の製造方法。 - 【請求項１２】 請求項１０記載の半導体装置の製造方
法において、 前記（ｄ）工程の後、前記複数の溝型の情報蓄積用容量
素子の各々における一方の電極にソースおよびドレイン
用の半導体層が電気的に接続されるメモリセル選択用の
縦型の電界効果トランジスタを形成する工程を有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項１３】 以下の工程を有することを特徴とする
半導体装置の製造方法； （ａ）半導体基板の主面上に絶縁膜を堆積する工程、
（ｂ）前記半導体基板のメモリセル領域における前記絶
縁膜に情報蓄積用容量素子形成用の複数の開口部を形成
した後、前記情報蓄積用容量素子形成用の複数の開口部
から露出する半導体基板部分を除去することにより、前
記半導体基板に情報蓄積用容量素子用の複数の溝を形成
する工程、（ｃ）前記情報蓄積用容量素子用の複数の溝
内に溝型の情報蓄積用容量素子を形成する工程、（ｄ）
前記（ｂ）工程とは別の工程時に、前記半導体基板の周
辺回路領域における前記絶縁膜に分離部形成用の開口部
を形成した後、前記分離部形成用の開口部から露出する
半導体基板部分を除去することにより、前記半導体基板
に分離用の溝を形成する工程、（ｅ）前記分離用の溝内
に分離用の絶縁膜を埋め込むことにより溝型の分離部を
形成する工程。 - 【請求項１４】 請求項１３記載の半導体装置の製造方
法において、前記溝型の分離部に囲まれた活性領域に周
辺回路用の横型の電界効果トランジスタを形成する工程
を有することを特徴とする半導体装置の製造方法。 - 【請求項１５】 請求項１４記載の半導体装置の製造方
法において、前記周辺回路用の横型の電界効果トランジ
スタを形成した後、前記メモリセル領域に前記溝型の情
報蓄積用容量素子における一方の電極にソースおよびド
レイン用の半導体層が電気的に接続されるメモリセル選
択用の縦型の電界効果トランジスタを形成する工程を有
することを特徴とする半導体装置の製造方法。 - 【請求項１６】 以下の工程を有することを特徴とする
半導体装置の製造方法； （ａ）半導体基板のメモリセル領域に複数の溝型の情報
蓄積用容量素子を形成する工程、（ｂ）前記半導体基板
上に、メモリセル選択用の縦型の電界効果トランジスタ
の第１半導体層を、前記情報蓄積用容量素子の一方の電
極と電気的に接続される状態で堆積した後、その上に前
記メモリセル選択用の縦型の電界効果トランジスタの第
２半導体層を堆積し、さらにその上に第１絶縁膜を堆積
する工程、（ｃ）前記第１半導体層、第２半導体層およ
び第１絶縁膜を第１方向に延在するパターンにパターニ
ングすることにより、前記半導体基板上に複数の第１パ
ターンを形成する工程、（ｄ）前記複数の第１パターン
の間に第２絶縁膜を埋め込む工程、（ｅ）前記第１半導
体層、第２半導体層、第１絶縁膜および第２絶縁膜を前
記第１方向に対して交差する第２方向に延在するパター
ンにパターニングすることにより、前記半導体基板上に
複数の第２パターンを形成する工程、（ｆ）前記複数の
第２パターンにおいて、前記第１方向側から露出される
少なくとも前記第１半導体層の２側面にゲート絶縁膜を
形成する工程、（ｇ）前記ゲート絶縁膜の形成工程後、
前記複数の第２パターンの間に第１導体膜を埋め込む工
程。 - 【請求項１７】 請求項１６記載の半導体装置の製造方
法において、前記第１導体膜が不純物を含有する多結晶
シリコン膜からなることを特徴とする半導体装置の製造
方法。 - 【請求項１８】 請求項１６記載の半導体装置の製造方
法において、前記第１半導体層は、前記情報蓄積用容量
素子の一方の電極上に、第１極薄絶縁膜、半導体層、第
２極薄絶縁膜、半導体層および第３極薄絶縁膜を順に堆
積することにより形成されていることを特徴とする半導
体装置の製造方法。 - 【請求項１９】 請求項１６記載の半導体装置の製造方
法において、前記第１半導体層は、前記情報蓄積用容量
素子の一方の電極上に、第１極薄絶縁膜、半導体層およ
び第３極薄絶縁膜を順に堆積することにより形成されて
いることを特徴とする半導体装置の製造方法。 - 【請求項２０】 請求項１６記載の半導体装置の製造方
法において、（ｈ）前記（ｇ）工程後、前記第２半導体
層の上層に、前記第２方向に延在するビット線を前記第
２半導体層に電気的に接続される状態で形成する工程、
（ｉ）前記ビット線の表面を取り囲む絶縁膜を形成する
工程、（ｊ）前記（ｉ）工程後、前記半導体基板上に、
前記第１導体膜と電気的に接続される第２導体膜を前記
ビット線の周囲を取り囲むように堆積する工程、（ｋ）
前記第２導体膜上に、前記第１方向に延在するワード線
を前記第２導体膜と電気的に接続される状態で形成する
工程、（ｌ）前記ワード線の表面を取り囲む絶縁膜を形
成する工程、（ｍ）前記ワード線を取り囲む絶縁膜をエ
ッチングマスクとして、前記第１、第２導体膜をエッチ
ングすることにより、前記第１導体膜からなるゲート電
極を前記ワード線に対して自己整合的に形成して、前記
複数の第２パターンにおいて、前記第１方向側の２側面
にメモリセル選択用の縦型の電界効果トランジスタを形
成する工程。 - 【請求項２１】 請求項２０記載の半導体装置の製造方
法において、前記第２導体膜が不純物を含有する多結晶
シリコン膜からなることを特徴とする半導体装置の製造
方法。 - 【請求項２２】 請求項２０記載の半導体装置の製造方
法において、前記ワード線が金属膜を有することを特徴
とする半導体装置の製造方法。 - 【請求項２３】 請求項２２記載の半導体装置の製造方
法において、前記ワード線が、前記第２導体膜に接する
バリア性導体膜と、その上に堆積された高融点金属膜と
の積層膜からなることを特徴とする半導体装置の製造方
法。 - 【請求項２４】 以下の工程を有することを特徴とする
半導体装置の製造方法； （ａ）半導体基板のメモリセル領域に複数の溝型の情報
蓄積用容量素子を形成する工程、（ｂ）前記半導体基板
上に、メモリセル選択用の縦型の電界効果トランジスタ
の第１半導体層を、前記情報蓄積用容量素子の一方の電
極と電気的に接続される状態で堆積した後、その上に前
記メモリセル選択用の縦型の電界効果トランジスタの第
２半導体層を堆積し、さらにその上に第１絶縁膜を堆積
する工程、（ｃ）前記第１半導体層、第２半導体層およ
び第１絶縁膜を第１方向に延在するパターンにパターニ
ングすることにより、前記半導体基板上に複数の第１パ
ターンを形成する工程、（ｄ）前記半導体基板上に第２
絶縁膜を堆積した後、その上部を除去することにより、
前記複数の第１パターンの前記第２半導体層を露出させ
た状態で、前記複数の第１パターンの隣接間に前記第２
絶縁膜を埋め込む工程、（ｅ）前記（ｄ）工程後の半導
体基板上に、前記第１方向に対して交差する第２方向に
延在するビット線を、前記第２半導体層に電気的に接続
される状態で形成する工程、（ｆ）前記ビット線を取り
囲む絶縁膜を形成する工程、（ｇ）前記ビット線を取り
囲む絶縁膜をエッチングマスクとして、そこから露出す
る前記第２半導体層および第１半導体層をエッチング除
去することにより、前記半導体基板上に複数の第３パタ
ーンを形成する工程、（ｈ）前記第３パターンにおい
て、前記第１方向側から露出される前記第１、第２半導
体層の２側面にゲート絶縁膜を形成する工程、（ｉ）前
記ゲート絶縁膜の形成工程後、前記複数の第３パターン
の前記第１方向における隣接間に第１導体膜を埋め込む
工程。 - 【請求項２５】 請求項２４記載の半導体装置の製造方
法において、前記第１導体膜が不純物を含有する多結晶
シリコン膜からなることを特徴とする半導体装置の製造
方法。 - 【請求項２６】 請求項２４記載の半導体装置の製造方
法において、前記第１半導体層は、前記情報蓄積用容量
素子の一方の電極上に、第１極薄絶縁膜、半導体層、第
２極薄絶縁膜、半導体層および第３極薄絶縁膜を順に堆
積することにより形成されていることを特徴とする半導
体装置の製造方法。 - 【請求項２７】 請求項２４記載の半導体装置の製造方
法において、前記第１半導体層は、前記情報蓄積用容量
素子の一方の電極上に、第１極薄絶縁膜、半導体層およ
び第３極薄絶縁膜を順に堆積することにより形成されて
いることを特徴とする半導体装置の製造方法。 - 【請求項２８】 請求項２４記載の半導体装置の製造方
法において、（ｊ）前記（ｉ）工程後、前記半導体基板
上に、前記第１導体膜と電気的に接続される第３導体膜
を堆積する工程、（ｋ）前記第１、第３導体膜をパター
ニングすることにより、ワード線を形成する工程、
（ｌ）前記ワード線をエッチングマスクとして、前記第
１、第３導体膜をエッチングすることにより、前記第１
導体膜からなるゲート電極を前記ワード線に対して自己
整合的に形成して、前記複数の第３パターンにおいて、
前記第１方向側の２側面にメモリセル選択用の縦型の電
界効果トランジスタを形成する工程。 - 【請求項２９】 請求項２８記載の半導体装置の製造方
法において、前記第３導体膜が金属膜を有することを特
徴とする半導体装置の製造方法。 - 【請求項３０】 請求項２９記載の半導体装置の製造方
法において、前記第３導体膜が、前記第１導体膜に接す
るバリア性導体膜と、その上に堆積された高融点金属膜
との積層膜からなることを特徴とする半導体装置の製造
方法。 - 【請求項３１】 以下の構成を有することを特徴とする
半導体装置； （ａ）半導体基板のメモリセル領域に形成された複数の
溝型の情報蓄積用容量素子、（ｂ）前記半導体基板の周
辺回路領域に形成された周辺回路形成用の横型の電界効
果トランジスタ、（ｃ）前記複数の溝型の情報蓄積用容
量素子の各々における一方の電極にソースおよびドレイ
ン用の半導体層が電気的に接続されたメモリセル選択用
の縦型の電界効果トランジスタ。 - 【請求項３２】 半導体基板のメモリセル領域に形成さ
れた複数の溝型の情報蓄積用容量素子と、 前記複数の溝型の情報蓄積用容量素子間を分離するため
の第１分離部と、 前記半導体基板の周辺回路領域に形成された周辺回路形
成用の横型の電界効果トランジスタと、 前記周辺回路領域に形成された素子間を分離するための
第２分離部と、 前記複数の溝型の情報蓄積用容量素子の各々における一
方の電極にソースおよびドレイン用の半導体層が電気的
に接続されたメモリセル選択用の縦型の電界効果トラン
ジスタとを備え、 前記第１分離部の膜厚が、前記第２分離部の膜厚よりも
薄いことを特徴とする半導体装置。 - 【請求項３３】 請求項３２記載の半導体装置におい
て、前記第１分離部は前記半導体基板の主面上に堆積さ
れた絶縁膜からなり、前記第２分離部は前記半導体基板
の主面に形成された溝内に絶縁膜が埋め込まれることで
構成されていることを特徴とする半導体装置。 - 【請求項３４】 半導体基板のメモリセル領域に形成さ
れた複数の溝型の情報蓄積用容量素子と、 前記半導体基板の周辺回路領域に形成された周辺回路形
成用の横型の電界効果トランジスタと、 前記複数の溝型の情報蓄積用容量素子の各々における一
方の電極にソースおよびドレイン用の半導体層が電気的
に接続されたメモリセル選択用の縦型の電界効果トラン
ジスタとを備え、 前記縦型の電界効果トランジスタは、前記半導体基板の
主面に対して交差する方向に延在して設けられ、チャネ
ル部を形成する柱状体を有し、 前記柱状体は、前記半導体基板の主面に対して交差する
第１面と、前記半導体基板の主面に対して交差する面で
あって、前記第１面の反対側の第２面と、前記半導体基
板の主面に対して交差する面であって、前記第１、第２
面に対して交差する第３、第４面と、前記半導体基板の
主面に対して沿う面であって、前記第１、第２、第３、
第４面に対して交差する第５面とを有し、 前記第１、第２面には、前記縦型の電界効果トランジス
タのゲート絶縁膜が設けられ、前記第５面において、前
記第１、２面に接する辺の長さは、前記第３，４面に接
する辺の長さよりも長いことを特徴とする半導体装置。 - 【請求項３５】 以下の構成を有することを特徴とする
半導体装置； （ａ）半導体基板のメモリセル領域に形成された複数の
溝型の情報蓄積用容量素子、（ｂ）前記半導体基板の周
辺回路領域に形成された周辺回路形成用の横型の電界効
果トランジスタ、（ｃ）前記周辺回路領域の横型の電界
効果トランジスタを覆い、前記メモリセル領域の情報蓄
積用容量素子の一部が露出されるように形成された絶縁
膜、（ｄ）前記絶縁膜において、前記周辺回路領域とメ
モリセル領域との境界部における側面に、前記周辺回路
領域とメモリセル領域との段差を緩和するために設けら
れた絶縁膜。 - 【請求項３６】 以下の構成を有することを特徴とする
半導体装置； （ａ）半導体基板のメモリセル領域に形成され、情報蓄
積容量素子としての機能を有する複数の溝型の容量素
子、（ｂ）前記複数の溝型の容量素子の各々における第
１電極にソースおよびドレイン用の半導体層が電気的に
接続されたメモリセル選択用の縦型の電界効果トランジ
スタ、（ｃ）前記半導体基板のメモリセル領域に形成さ
れ、前記メモリセル選択用の縦型の電界効果トランジス
タが電気的に接続されず、情報蓄積容量素子としての機
能を有しないダミーの溝型の容量素子と、（ｄ）前記ダ
ミーの溝型の容量素子の配置領域に設けられ、前記情報
蓄積容量素子としての機能を有する複数の溝型の容量素
子における第２電極に第１電圧を供給する給電部。
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