DE19732237A1 - Mehrschichtiger Wafer - Google Patents

Mehrschichtiger Wafer

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Description

Die Erfindung betrifft einen mehrschichtigen Wafer nach dem Oberbegriff des Anspruchs 1.
Dank neuerer technischer Fortschritte sind mehrschichtige Wa­ fer mit einer Siliciumschicht auf einer Isolierschicht (SOI = "Silicon- Insulator") zu einer Anwendungsmöglichkeit in Halbleiterprodukten gewor­ den. Tatsächlich werden SOI gegenwärtig vielfach bei der Produktion an­ gewendet, die sich mit Mischsignaltechnologie befaßt, d. h. mit inte­ grierten Schaltungen, die sowohl digitale als auch analoge Signale auf demselben Chip verarbeiten. Schaltungen, die analoge Signale verarbei­ ten, erfordern im allgemeinen eine dicke Siliciumschicht zur Bildung analoger Bauelemente. Im Gegensatz dazu benötigen digitale Schaltungen zum Aufbau von VLSI-Schaltungskomponenten nur eine relativ dünne Silici­ umschicht. Gegenwärtig werden Mischsignalschaltungen unter Verwendung eines Wafers mit einheitlicher Dicke hergestellt. Die Folge ist, daß op­ timal gebildete, eine dünne Siliciumschicht verwendende Bauteile in ei­ ner dickeren, für andere Bauteile erforderlichen Schicht gebildet werden müssen. Die daraus resultierenden Schaltungen haben aufgrund von Über­ sprecheffekten eine beschränkte Leistungsfähigkeit.
SOI sind ferner als ein Mittel zur Erhöhung der Leistungsfä­ higkeit von Silicium vorgeschlagen worden. In erster Linie ist die Dicke der Gate-Oxidschicht der begrenzende Faktor bei der Verbesserung der Leistungsfähigkeit. SOI ermöglichen eine verbesserte Leistungsfähigkeit, da Obersprecheffekte durch den Isolator wesentlich reduziert werden. Die Ermöglichung einer erhöhten Leistungsfähigkeit allein kann SOI zu einer wichtigen Technik machen. Es gibt jedoch einige Schaltungen, die mit SOI schwierig zu realisieren sind oder die die Möglichkeiten der SOI nicht völlig ausschöpfen. Eine der wichtigsten Beschränkungen liegt darin, daß gegenwärtig alle bekannten SOI-Techniken nur eine einzige Dicke des Oberflächensiliciums bei der Bildung von Schaltungsbauelementen erzeu­ gen.
Aufgabe der Erfindung ist es, einen mehrschichtigen Wafer nach dem Oberbegriff des Anspruchs 1 zu schaffen, der die Bildung sowohl ana­ loger als auch digitaler Bauelemente ermöglicht.
Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des Anspruchs 1 gelöst.
Bei einem solchen Wafer sind mehrere Regionen vorgesehen, die jeweils eine Siliciumschicht und höchstens eine Isolierschicht enthal­ ten, wobei die Gesamtdicke der zu einer Region gehörenden Schichten etwa gleich ist, und die Dicken der Siliciumschichten in den einzelnen Regio­ nen unabhängig voneinander eingestellt sind.
Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.
Die Erfindung wird nachstehend anhand der in den beigefügten Abbildungen dargestellten Ausführungsbeispiele näher erläutert.
Fig. 1 zeigt eine Übersicht eines Prozeßablaufs mit den zur Herstellung eines mehrschichtigen Wafers erforderlichen Schritten.
Fig. 2 bis 7 zeigen den nach einem jeweiligen Schritt S1 bis S8 aus Fig. 1 erhaltenen Wafer.
Fig. 8 zeigt eine Mischsignalanwendung des Wafers, bei der so­ wohl Dünnschicht-Transistoren als auch herkömmliche CMOS auf demselben Wafer gebildet werden.
Fig. 9 zeigt eine Mischsignalanwendung des Wafers, bei der so­ wohl Dünnschicht-Transistoren als auch Bildsensoren auf demselben Wafer gebildet werden.
Fig. 10 zeigt eine Mischsignalanwendung des Wafers, bei der sowohl CMOS als auch Bipolar-Transistoren auf demselben Wafer gebildet werden.
Gemäß Fig. 1 läßt sich ein mehrschichtiger Wafer in einfacher Weise herstellen. Die ersten drei Schritte entsprechen einem bekannten Prozeß zur Bildung eines vollständig eingesenkten Oxids. Im Schritt S1 wird eine Nitridmaske auf dem Wafer aufgebracht. Der resultierende Wafer ist in Fig. 2 gezeigt. Im Schritt S2 wird das Silicium geätzt, wobei der resultierende Wafer in Fig. 3 gezeigt ist. Im Schritt S3 wird der Wafer oxidiert, wobei gemäß Fig. 4 die Oberfläche der dicken Siliciumschicht auf etwa der gleichen Höhe wie die benachbarte Silicium-Oberfläche bleibt.
Nach dem Ablösen der Nitridmaske im Schritt S4 wird der Wafer im Schritt S5 einem chemisch-mechanischen Einebnungsprozeß (CMP = "Che­ mical mechanical planarization") ausgesetzt, welcher die Oberfläche eb­ net und dem Wafer die in Fig. 5 gezeigte Gestalt gibt. Daraufhin wird der Wafer im Schritt S6 umgedreht und im Schritt S7 mit einem Handha­ bungswafer verbunden. Der resultierende Wafer ist in Fig. 6 darge­ stellt. Hier ist eine Aneinanderlagerung zwischen einer Oxid/Silicium- Schicht und einer Oxidschicht gezeigt, es kann jedoch eine Aneinanderla­ gerung zwischen einer Oxidschicht und einer Oxidschicht oder zwischen einer Oxidschicht und einer Siliciumschicht gebildet werden. Schließlich wird im Schritt S8 die aktive Siliciumschicht durch plasmaunterstütztes chemisches Ätzen (PACE= "Plasma assisted chemical etch") geglättet. Bei Verwendung von PACE kann eine Kontrolle der Siliciumschicht-Dicke er­ reicht werden, die für Dünnschicht-Bauelemente geeignet ist.
Der schließlich resultierende, zur Bildung verschiedener Bau­ elemente geeignete Wafer ist in Fig. 7 dargestellt. Gezeigt ist ein Wa­ fer mit zwei Regionen mit unterschiedlicher Dicke der Silicium-Oberflä­ chenschicht, der die Bildung sowohl von Analog- als auch von Digital­ signal-Bauelementen ermöglicht. Analogsignal-Bauelemente, die am besten unter Verwendung eines relativ großen Silicium-Volumens realisiert wer­ den, können in der dickeren Region und digitale Bauelemente, die am be­ sten unter Verwendung eines relativ kleinen Silicium-Volumens reali­ siert werden, in der dünneren Region gebildet werden.
Gemäß Fig. 8 kann ein mehrschichtiger Wafer mit zwei verschie­ denen Siliciumschichtdicken zur Herstellung von Dünnschicht-Transistoren und herkömmlichen CMOS auf demselben Wafer verwendet werden. Hierdurch ist es möglich, Dünnschicht-Transistoren mit sehr kleiner Grenzschicht- Kapazität und hoher FT zusammen mit herkömmlichen unmodifizierten CMOS-Elementen zu verarbeiten. Ein Anwendungsbeispiel beinhaltet die Integra­ tion von vorderseitigen Hochfrequenz-(RF)-CMOS-Schaltungen mit rücksei­ tigen Basisband-Mikrokontroller-Funktionen.
Gemäß Fig. 9 können Dünnschicht-SOI-Transistoren mit dicken Siliciumschichten, die für Bildsensoren benötigt werden, integriert wer­ den. Sehr dünne Siliciumschichten auf einer Isolierschicht haben auf­ grund des Mangels an Silicium-Volumen, welches zur Erzeugung von Elek­ tronlochpaaren erforderlich ist, eine geringe Quantenausbeute. Eine praktische Anwendung kann z. B. ein batteriebetriebener Bildüberwachungs­ sensor sein, welcher die niedrige Leistung des SOI im Bildsensor-Hilfs­ schaltkreis ausnutzen könnte.
Gemäß Fig. 10 ziehen bei Integration von CMOS und Bipolar-Bau­ elementen beide Arten von Transistoren maximalen Vorteil aus der SOI-Me­ thode. NPN- und PNP-Kollektoren sind mit einer Oxidschicht isoliert, um zum Erreichen optimaler Leistungsfähigkeit die Kapazität zum Substrat zu reduzieren. Zur gleichen Zeit werden CMOS-Transistoren mit der geringst­ möglichen Source/Drain-Grenzschicht-Kapazität gebildet.
Man kann auch eine beliebige Zahl verschieden dicker Silicium-Regionen auf einem einzigen Wafer herstellen. Außerdem können die oben beschriebenen Materialien durch andere äquivalente Materialien ersetzt werden.

Claims (13)

1. Mehrschichtiger Wafer mit einer Siliciumschicht auf einer Isolierschicht, dadurch gekennzeichnet, daß mehrere in einer Ebene lie­ gende Regionen vorgesehen sind, die jeweils eine Siliciumschicht und höchstens eine Isolierschicht enthalten, wobei die Gesamtdicke der zu einer Region gehörenden Schichten etwa gleich ist und die Dicken der Si­ liciumschichten in den einzelnen Regionen unabhängig voneinander einge­ stellt sind.
2. Wafer nach Anspruch 1, dadurch gekennzeichnet, daß die Si­ liciumschicht einer ersten Region eine erste Dicke und die Silicium­ schicht einer zweiten Region eine von der ersten Dicke verschiedene zweite Dicke hat.
3. Wafer nach Anspruch 2, dadurch gekennzeichnet, daß erste Dicke passend für die Bildung analoger Bauelemente gewählt ist.
4. Wafer nach Anspruch 2, dadurch gekennzeichnet, daß die er­ ste Dicke passend für die Bildung von Bauelementen gewählt ist, welche eine tiefe Siliciumschicht erfordern.
5. Wafer nach einem der Ansprüche 2 bis 4, dadurch gekenn­ zeichnet, daß die zweite Dicke passend für die Bildung digitaler Bauele­ mente gewählt ist.
6. Wafer nach einem der Ansprüche 2 bis 5, dadurch gekenn­ zeichnet, daß die erste Region ein CMOS-Bauelement und die zweite Region ein Dünnschichtbauelement mit einer Siliciumschicht auf einer Isolier­ schicht enthält.
7. Wafer nach Anspruch 6, dadurch gekennzeichnet, daß das CMOS-Bauelement an das Dünnschichtbauelement operativ gekoppelt ist.
8. Wafer nach einem der Ansprüche 2 bis 5, dadurch gekenn­ zeichnet, daß die erste Region ein Bildsensor-Bauelement und die zweite Region ein VLSI-CMOS-Bauelement enthält.
9. Wafer nach Anspruch 8, dadurch gekennzeichnet, daß das Bildsensor-Bauelement an das VLSI-CMOS-Bauelement operativ gekoppelt ist.
10. Wafer nach einem der Ansprüche 2 bis 5, dadurch gekenn­ zeichnet, daß die erste Region ein CMOS-Bauelement und die zweite Region ein Bipolar-Bauelement enthält.
11. Wafer nach Anspruch 10, dadurch gekennzeichnet, daß das CMOS-Bauelement an das Bipolar-Bauelement operativ gekoppelt ist.
12. Verfahren zum Bilden eines mehrschichtigen Wafers mit ei­ ner Siliciumschicht auf einer Isolierschicht aus einem Silicium-Sub­ strat, dadurch gekennzeichnet, daß jeweils aus mehreren Regionen einer Oberfläche des Silicium-Substrats Silicium entfernt und dort ein Isola­ tor aufgebracht wird, die Oberfläche geebnet wird, so daß die mehreren Regionen in einer Ebene liegen, ein Bearbeitungssubstrat auf die Ober­ fläche aufgebracht und anschließend die gegenüberliegende Oberfläche des Silicium-Substrats geebnet wird.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß beim Entfernen des Siliciums aus den Regionen des Silicium-Substrats je­ weils eine Maske auf den Bereich außerhalb der Regionen aufgebracht und das Silicium aus den Regionen geätzt wird, und daß diese Maske jeweils bei der Ebnung der Oberfläche des Silicium-Substrats entfernt wird.
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