KR19980069868A - 혼합된 신호 집적회로 장치를 고도로 집적하는 절연체 상의 다중 두께 실리콘 웨이퍼 - Google Patents

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Abstract

절연 기판상의 다중 두께 실리콘 (SOI) 웨이퍼는 다른 별개의 두께를 각각 갖는 별개의 영역을 가지는 실리콘 웨이퍼를 포함한다. 다양한 영역의 두께는 혼합된 신호 진행 장치에 유용한 다른 반도체 소자의 형성을 지지하는데 적합하다. 예를 들면, 단일 웨이퍼는 아날로그 및 디지털 반도체 소자의 형성을 위해 사용될 수 있다. 다중 두께 SOI 를 제조하는 공정은, 초기 질화물 마스크, 실리콘 에치, 또한 인접한 실리콘 표면과 거의 동일 수준으로 두께 필드 산화물의 표면을 남겨두는 마지막 산화 단계를 포함하는, 종래의 완전히 리세스된 산화물 공정을 이용하는 실리콘 웨이퍼의 영역내 산화물의 리세스된 층을 형성하는 단계를 포함한다. 활성 웨이퍼의 다른 면으로부터, 실리콘층은 리세스된 산화물을 수용하는 영역내 박막 소자의 형성과 영역 외면의 더 두꺼운 실리콘층으로써 최선의 조건이 충족되는 소자의 형성용으로 적합한 두께로 백 연마된다. 결과적인 웨이퍼는 다른 두께의 두 개 실리콘층을 가진다. 이러한 공정은 소정의 많은 두께를 가지는 웨이퍼를 형성하도록 반복될 수 있다.

Description

혼합된 신호 집적회로 장치를 고도로 집적하는 절연체 상의 다중 두께 실리콘 웨이퍼
본 발명은 집적회로 웨이퍼 제조에 관한 것이며, 또한 특히, 절연 기판상의 실리콘 기술을 포함하는 웨이퍼에 관한 것이다. 게다가 특히, 본 발명은 다른 두께의 영역을 포함하는 웨이퍼의 제조에 관한 것이다.
최근 기술의 진보에 기인하여, 결합된 웨이퍼 절연 기판상의 실리콘 (SOI) 은 반도체 제품에 사용하기 위한 실제적인 선택이다. 게다가, 동일 칩상에 디지털 및 아날로그 신호를 처리하는 집적회로인 혼합된 신호 기술에 몰두한 많은 제조자들은 공정에서 SOI 를 이용한다. 아날로그 신호를 처리하는 회로는 일반적으로 아날로그 소자의 형성을 위해 두꺼운 실리콘층을 필요로한다. 대조적으로, 디지털 회로는 VLSI 회로 구성 부분을 조립하기 위해 상대적으로 얇은 실리콘층을 단지 필요로한다. 최근에, 혼합된 신호 회로는 단일 두께 웨이퍼를 사용하여 제작되었다. 결과는 얇은 실리콘층을 사용하여 선택적으로 형성된 소자는 다른 소자에 의해 필요하게 되는 더욱 두꺼운 층에서 형성되어야 한다는 것이다. 최종 회로는 누화효과 때문에 제한적으로 수행한다.
게다가, SOI 는 보이게 되는 스케일링 패스의 단과 같은 실리콘의 성능을 향상시키는 수단의 하나로서 제안되어져 왔다. 우선, 게이트 산화물 두께는 성능을 향상시키는데 제한적인 요소이다. 누화 효과가 절연체에 의해 매우 감소되기 때문에, SOI 는 향상된 성능을 허용한다. SOI 가 단지 성능을 증가시킨다는 사실은 SOI 를 주류의 공정 기술로 만들 수 있다는 것이다. 그러나, SOI 를 수단으로 하기에는 곤란한 어떤 회로가 있고, 부가적으로 SOI 의 특성을 완전히 이용할 수 없는 회로가 있다. 가장 분명한 한계중의 하나는, 최근에 공지된 모든 SOI 기술이 회로 소자의 형성을 위해 실리콘 표면의 단일 두께를 단지 형성할 수 있다는, 것이다.
따라서, 그것은 다른 별개의 두께를 갖는 분명한 표면 영역으로써의 SOI 웨이퍼를 제조할 수 있기에 바람직하다. 필요한 것은 그러한 웨이퍼를 생산하기 위한 공정이다. 본 발명의 목적은 아날로그 및 디지털 소자의 형성을 지지하는 다중 두께 SOI 웨이퍼에 관한 것이다. 본 발명의 다른 목적은 다중 두께 SOI 웨이퍼를 생산하기 위한 연속적인 공정에 관한 것이다. 본 발명의 또 다른 목적은 (1) 박막 트랜지스터 및 종래의 CMOS 와, (2) 박막 트랜지스터 및 이미지 센서와, 또한 (3) CMOS 및 쌍극 트랜지스터를 형성하는데 사용될 수 있는 단일 웨이퍼를 제공하는 것이다.
상술한 것과 다른 발명의 목적이 다중 두께 SOI 웨이퍼와 그러한 웨이퍼를 제조하는 본 발명에 의해 성취될 수 있다. 본 발명에 따르면, 리세스된 산화물층은 초기 질화물 마스크와, 실리콘 에치, 또한 인접한 실리콘 표면과 거의 동일 수준에서 두꺼운 필드 산화물의 표면을 남겨두는 완전한 산화를 포함하는 종래의 완전히 리세스된 산화물 공정을 사용하는 실리콘 웨이퍼 영역내에 형성된다. 질화물 마스크가 제거된후, 웨이퍼는 부드럽게 연마되고 핸들 웨이퍼에 결합된다. 웨이퍼의 다른 면으로부터, 실리콘 층은 영역내의 박막 소자와 영역 외면에서 더 두꺼운 실리콘층을 필요로하는 소자용으로 적합한 두께로 백연마된다. 결과적으로 웨이퍼는 두께가 다른 두 개의 실리콘 표면을 가진다. 공정을 반복함으로써 어떠한 소정의 두께가 형성될 수 있다.
본 발명의 일 실시예에 의한 다중 두께 SOI 웨이퍼는 아날로그 및 디지털 소자의 형성을 지지할 수 있는 영역을 포함한다. 본 발명의 다른 실시예에 따른 다중 두께 SOI 웨이퍼는 박막 SOI 소자와 같은 웨이퍼상에 종래의 CMOS 소자를 포함한다. 본 발명의 또 다른 실시예에 따른 다중 두께 SOI 소자는 VLSI CMOS 소자와 같은 웨이퍼상에 이미지 센서 소자를 포함한다. 마지막으로, 본 발명의 또 다른 실시예에 따른 다중 두께 SOI 소자는 CMOS 소자와 같은 웨이퍼상에 쌍극 소자를 포함한다. 본 발명의 이러한 특징과 다른 특징이 후술하는 발명의 상세한 설명과 수반한 도면을 고려하여 이해될 것이다.
도 1 은 본 발명에 따른 다중 두께 SOI 웨이퍼를 제조하는데 요구되는 단계를 묘사한 공정 흐름 차트.
도 2 는 본 발명에 따라 행해진 도 1 의 S1 단계후 결과적인 SOI 웨이퍼를 묘사한 도면.
도 3 은 본 발명에 따라 행해진 도 1 의 S2 단계후 결과적인 SOI 웨이퍼를 묘사한 도면.
도 4 는 본 발명에 따라 행해진 도 1 의 S3 단계후 결과적인 SOI 웨이퍼를 묘사한 도면.
도 5 는 본 발명에 따라 행해진 도 1 의 S4 및 S5 단계후 결과적인 SOI 웨이퍼를 묘사한 도면.
도 6 은 본 발명에 따라 행해진 도 1 의 S6 및 S7 단계후 결과적인 SOI 웨이퍼를 묘사한 도면.
도 7 은 본 발명에 따라 행해진 도 1 의 S7 및 S8 단계후 결과적인 SOI 웨이퍼를 묘사한 도면.
도 8 은 박막 트랜지스터와 종래 CMOS 가 동일 웨이퍼상에 형성되는 본 발명의 SOI 웨이퍼의 혼합된 신호 장치를 묘사한 도면.
도 9 는 박막 트랜지스터와 이미지 센서가 동일 웨이퍼상에 형성되는 본 발명의 SOI 웨이퍼의 혼합된 신호 장치를 묘사한 도면.
도 10 은 CMOS 와 쌍극 트랜지스터가 동일 웨이퍼상에 형성되는 본 발명의 SOI 웨이퍼의 혼합된 신호 장치를 묘사한 도면.
SOI 의 다중 두께 웨이퍼는 도 1 의 연속 공정에 도시된 바와 같이 쉽게 이루어질 수 있다. 첫 번째 세단계는 종래의 완전하게 리세스된 산화물 공정에 대응한다. S1 단계에서, 질화물 마스크는 웨이퍼에 도포된다. 도 2 에 결과적인 웨이퍼가 묘사되었다. S2 단계는 실리콘 에치를 포함하고 결과적인 웨이퍼가 도 3 에 도시되었다. S3 단계에서 웨이퍼는 도 4 에 도시된 바와 같이 인접한 실리콘 표면과 동일 수준에서 두꺼운 필드 산화물의 표면을 남겨둔채 산화된다.
질화물 마스크가 S4 단계에서 벗겨진후, 표면을 연마하는 S5 단계에서 화학적 기계적 평탄화 (CMP) 를 시키고 도 5 에 도시된 바와 같이 웨이퍼를 남긴다. 그 후 S6 단계에서 웨이퍼가 삽입되고, S7 단계에서 핸들 웨이퍼에 결합된다. 결과적인 웨이퍼가 도 6 에 묘사되었다. 산화물/실리콘 대 산화물의 결합이 도시되었지만, 산화물 대 산화물, 또는 산화물 대 실리콘 결합이 또한 배열될 수 있다. 마지막으로, S8 단계에서, 활성 실리콘층이 플라즈마가 지원된 화학적 에치 (PACE) 와 같은 기술을 사용하여 백연마된다. PACE 를 사용하여, 박막 소자용에 적합한 실리콘층의 두께 제어가 이루어질 수 있다.
다양한 소자의 형성용으로 준비되는, 최종적인 결과 웨이퍼는 도 7 에 묘사되었다. 아날로그 및 디지털 소자의 형성을 지지할 수 있는, 두 개의 다른 실리콘 표면층 두께 영역을 갖는, 하나의 웨이퍼가 도시되었다. 특히, 상대적으로 큰 부피의 실리콘층을 사용하여 최선의 조건이 충족되는 아날로그 소자는 두꺼운 영역에서 형성될 수 있고 상대적으로 작은 부피의 실리콘을 사용하여 최선의 조건이 충족되는 디지털 소자는 얇은 영역에서 형성될 수 있다.
도 8, 도 9 및 도 10 은 혼합된 두께 SOI 용 세 개의 분리된 장치를 도시한 것이다. 도 8 에 도시된 제 1 장치는 박막 트랜지스터 및 동일 웨이퍼상에 종래의 CMOS 를 생산하도록 이중 두께 SOI 의 사용을 포함한다. 이것은 매우 낮은 접합 커패시턴스를 갖는 트랜지스터를 허용하고 종래의 변경되지 않은 CMOS 셀과 함께 공정될 수 있는 높은 FT 를 허용한다. 보기의 장치는 후단 기저대 마이크로제어기 기능을 갖는 전단 라디오 주파수 (RF) CMOS 회로의 집적화를 포함한다.
도 9 는 이미지 센서용으로 필요한 후막 실리콘으로 집적된 박막 SOI 트랜지스터를 도시한 것이다. 매우 얇은 SOI 막은 정공쌍을 발생하는데 필요한 실리콘 부피의 부족 때문에 낮은 양자 효율을 가진다. 실제적 장치가 예로될 수 있고, 배터리는 이미지 지지 회로에서 SOI 의 낮은 전력을 이용할수 있는 이미지 감시 센서를 가동시킨다.
도 10 은 양 형태의 트랜지스터가 SOI 접근을 최대한도로 이용하도록 이중 두께 막인 SOI 가 어떻게 CMOS 및 쌍극 소자를 집적하는 세련된 방법을 제공하는 것인지를 도시한 것이다. 도 10 에 도시된 바와 같이, NPN 및 PNP 컬렉터는 최적의 성능용 기판에 커패세턴스를 감소하기 위해 산화물 층으로써 고립되었다. 동시에, CMOS 트랜지스터는 가능한 가장 낮은 소오스/드레인 접합 커패시턴스로써 형성된다.
본 발명의 구조 및 작동 방법에서 다양한 다른 변형과 변경이 본 발명의 범위와 정신을 벗어남이 없이 기술 분야에서의 숙련자들에게 분명하게 될 것이다. 특히, 발명은 단일 웨이퍼상에 어떤 다른 두께의 실리콘 영역을 생산하기 위해 사용될 수 있다. 따라서, 다른 유사한 재료가 상술한 재료를 교체하여 사용될 수 있다.
비록 발명이 특정한 소정의 실시예와 결합하여 서술되었지만, 청구항으로된 발명은 특정 실시예에 부당하게 제한되지 않는다는 것을 이해하여야 한다. 후술하는 청구항은 본 발명을 한정하며 이러한 청구항의 범위내의 구조 및 방법과 그들과 대등한 것이 청구항에 의해 포함된다.
본 발명은 집적회로 웨이퍼 제조에 관한 것이며, 특히 절연 기판상의 실리콘 기술을 포함하는 웨이퍼에 관한 것이다. 게다가, 본 발명은 다른 두께의 영역을 포함하는 웨이퍼의 제조에 관한 것이다.
아날로그 신호를 처리하는 회로는 일반적으로 두꺼운 실리콘층을 필요로 하고, 반면에 디지털 회로는 VLSI 회로 구성 부분을 제작하기 위해 상대적으로 얇은 실리콘층을 필요로 하는데, 혼합된 신호 회로는 단일 두께 웨이퍼를 사용하여 제작되어진다. 또한 본 발명은 누화효과가 절연체에 의해 매우 감소하기 때문에 향상된 성능을 얻는다.

Claims (23)

  1. 제 1 두께를 갖는 실리콘의 제 1 영역과,
    절연체 및 제 2 두께를 갖는 실리콘의 제 2 영역을 포함하는 절연 기판상의 다중 두께 실리콘 반도체 다이에 있어서,
    상기 제 1 및 제 2 두께는 상이하고 상기 제 1 및 제 2 영역이 동일 평면상인 것을 특징으로 하는 절연 기판상의 다중 두께 실리콘 반도체 다이.
  2. 제 1 항에 있어서, 상기 제 1 두께는 아날로그 소자의 형성을 위해 적합하게 되는 것을 특징으로 하는 절연 기판상의 다중 두께 실리콘 반도체 다이.
  3. 제 2 항에 있어서, 상기 제 2 두께는 디지털 소자의 형성을 위해 적합하게 되는 것을 특징으로 하는 절연 기판상의 다중 두께 실리콘 반도체 다이.
  4. 제 1 항에 있어서, 상기 제 1 두께는 깊은 실리콘층을 필요로 하는 소자의 형성을 위해 적합하게 되는 것을 특징으로 하는 절연 기판상의 다중 두께 실리콘 반도체 다이.
  5. 제 1 항에 있어서, 상기 제 1 영역은 CMOS 소자를 포함하고 상기 제 2 영역은 박막 절연 기판상의 실리콘 소자를 포함하는 것을 특징으로 하는 절연 기판상의 다중 두께 실리콘 반도체 다이.
  6. 제 5 항에 있어서, 상기 CMOS 소자는 박막 절연 기판상의 반도체와 효과적으로 결합되는 것을 특징으로 하는 절연 기판상의 다중 두께 실리콘 반도체 다이.
  7. 제 1 항에 있어서, 상기 제 1 영역은 이미지 센서를 포함하고 상기 제 2 영역은 VLSI CMOS 소자를 포함하는 것을 특징으로 하는 절연 기판상의 다중 두께 실리콘 반도체 다이.
  8. 제 7 항에 있어서, 상기 이미지 센서 소자는 VLSI CMOS 소자에 효과적으로 결합되는 것을 특징으로 하는 절연 기판상의 다중 두께 실리콘 반도체 다이.
  9. 제 1 항에 있어서, 상기 제 1 영역은 CMOS 소자를 포함하고 상기 제 2 영역은 쌍극 소자를 포함하는 것을 특징으로 하는 절연 기판상의 다중 두께 실리콘 반도체 다이.
  10. 제 9 항에 있어서, 상기 CMOS 소자는 상기 쌍극 소자에 효과적으로 결합되는 것을 특징으로 하는 절연 기판상의 다중 두께 실리콘 반도체 다이.
  11. 제 1 두께를 갖는 실리콘층과,
    제 2 두께를 갖는 절연체층을 포함하는 제 1 영역과, 또한
    제 3 두께를 갖는 실리콘층과,
    제 4 두께를 갖는 절연체층을 포함하는 제 2 영역을 구비하는 절연 기판상의 다중 두께 실리콘 반도체 다이에 있어서,
    상기 제 1 및 제 2 영역은 동일 평면상이고, 상기 제 1 두께는 제 3 두께와 상이하며, 또한 상기 제 1 및 제 2 두께 모두는 제 3 및 제 4 두께 모두와 거의 일치하는 것을 특징으로 하는 절연 기판상의 다중 두께 실리콘 반도체 다이.
  12. 제 11 항에 있어서, 상기 제 1 두께는 아날로그 소자의 형성을 위해 적합하게 되는 것을 특징으로 하는 절연 기판상의 다중 두께 실리콘 반도체 다이.
  13. 제 12 항에 있어서, 상기 제 3 두께는 디지털 소자의 형성을 위해 적합하게 되는 것을 특징으로 하는 절연 기판상의 다중 두께 실리콘 반도체 다이.
  14. 제 11 항에 있어서, 상기 제 1 두께는 깊은 실리콘층을 필요로 하는 소자의 형성을 위해 적합하게 되는 것을 특징으로 하는 절연 기판상의 다중 두께 실리콘 반도체 다이.
  15. 제 11 항에 있어서, 상기 제 1 영역은 CMOS 소자를 포함하고 상기 제 2 영역은 박막 절연 기판상의 반도체 소자를 포함하는 것을 특징으로 하는 절연 기판상의 다중 두께 실리콘 반도체 다이.
  16. 제 15 항에 있어서, 상기 CMOS 소자는 상기 박막 절연 기판상의 반도체 소자에 효과적으로 결합되는 것을 특징으로 하는 절연 기판상의 다중 두께 실리콘 반도체 다이.
  17. 제 11 항에 있어서, 상기 제 1 영역은 이미지 센서 소자를 포함하고 상기 제 2 영역은 VLSI CMOS 소자를 포함하는 것을 특징으로 하는 절연 기판상의 다중 두께 실리콘 반도체 다이.
  18. 제 17 항에 있어서, 상기 이미지 센서 소자는 상기 VLSI CMOS 소자에 효과적으로 결합되는 것을 특징으로 하는 절연 기판상의 다중 두께 실리콘 반도체 다이.
  19. 제 11 항에 있어서, 상기 제 1 영역은 CMOS 소자를 포함하고 상기 제 2 영역은 쌍극 소자를 포함하는 것을 특징으로 하는 절연 기판상의 다중 두께 실리콘 반도체 다이.
  20. 제 19 항에 있어서, 상기 CMOS 소자는 상기 쌍극 소자에 효과적으로 결합되는 것을 특징으로 하는 절연 기판상의 다중 두께 실리콘 반도체 다이.
  21. (a) 실리콘 기판의 표면부를 절연체로 교체하는 단계와,
    (b) 실리콘 기판의 표면과 교체 절연체를 평탄하게 하는 단계와, 또한
    (c) 실리콘 기판의 표면과 교체 절연체를 핸들 기판에 부착하는 단계를 포함하는 표면으로써 실리콘 기판을 갖는 절연 기판상의 다중 두께 실리콘 반도체 다이를 생산하기 위한 방법.
  22. (a) 실리콘 기판의 제 1 표면의 제 1 영역으로부터 실리콘을 제거하는 단계와,
    (b) 절연체의 두께가 상기 제 1 영역내에서 발전되도록 상기 제 1 영역을 절연하는 단계와,
    (c) 상기 제 1 영역의 외면 상기 실리콘 기판의 제 1 표면이 절연된 제 1 영역과 동일평면상이 되도록 실리콘 기판의 상기 제 1 표면을 평탄하게 하는 단계와,
    (d) 핸들 기판에 상기 제 1 표면을 부착하는 단계와, 또한
    (e) 실리콘 기판의 제 2 표면을 평탄하게하는 단계에 있어서, 상기 제 1 및 제 2 표면이 상호 평행하게 배치되는 것을 특징으로 하는 제 1 및 제 2 표면으로써 실리콘 기판을 갖는 절연 기판상의 다중 두께 실리콘 반도체 다이를 생산하기 위한 방법.
  23. 제 22 항에 있어서, 단계 (a) 는 상기 제 1 영역의 외면 실리콘 기판의 상기 제 1 표면에 마스킹제를 도포하는 것과 상기 제 1 영역으로부터 실리콘을 에칭하는 것을 포함하며, 단계 (c) 는 상기 제 1 영역의 외면 실리콘 기판의 상기 제 1 표면으로부터 마스킹제를 제거하는 단계를 포함하는 것을 특징으로 하는 절연 기판상의 다중 두께 실리콘 반도체 다이를 생산하기 위한 방법.
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