DE102004005951B4 - Verfahren zur Herstellung von vertikal isolierten Bauelementen auf SOI-Material unterschiedlicher Dicke - Google Patents

Verfahren zur Herstellung von vertikal isolierten Bauelementen auf SOI-Material unterschiedlicher Dicke Download PDF

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Abstract

Verfahren zur Erzeugung von vertikal isolierten aktiven Halbleiterbereichen (12, 14) verschiedener Dicke (d1, d2) in einem SOI-Wafer (20), der eine isolierende Schicht (16) aufweist, auf der erste aktive Halbleiterbereiche (12) mit einer ersten Dicke (d1) in einer Schicht (22) aktiven Halbleitermaterials angeordnet sind, dadurch gekennzeichnet, dass zweite aktive Halbleiterbereiche (14) mit einer vergleichsweise kleineren Dicke (d2) durch folgende Schritte erzeugt werden:
teilweises oder vollständiges Bedecken des SOI-Wafers (20) mit einer Schutzschicht (38);
in bedeckten Bereichen, Erzeugen einer Grabenstruktur (40), die die Schutzschicht (38) durchschneidet und die sich in die Tiefe der Schicht (22) aktiven Halbleitermaterials erstreckt;
Bedecken der Grabenstruktur (40) mit einer Oxidschicht (42);
Definieren eines Teilbereiches (46) der Grabenstruktur (40) durch einen Lithografie-Maskenschritt;
Erzeugen wenigstens einer Saatöffnung (54) innerhalb der Grabenstruktur (40) durch anisotropes Wegätzen der Oxidschicht (42) innerhalb des definierten Teilbereichs (46);
Füllen der Grabenstruktur (40) durch selektives, von der Saatöffnung...

Description

  • Die Erfindung betrifft ein Verfahren zur Erzeugung von vertikal isolierten aktiven Halbleiterbereichen verschiedener Dicke in einem SOI-Wafer, der eine isolierende Schicht aufweist, auf der erste aktive Halbleiterbereiche mit einer ersten Dicke in einer Schicht aktiven Halbleitermaterials angeordnet sind.
  • Ein solches Verfahren ist aus der US 6 204 098 B1 bekannt. Nach dieser Schrift werden dielektrisch isolierte Inseln auf einem SOI-Substrat erzeugt. Die isolierten Inseln werden durch epitaktisches Aufwachsen gefüllt. Als Saat dient die aktive Siliziumschicht des SOI-Wafers. Damit lassen sich nur isolierte Inseln gleicher Höhe erzeugen. Eine aktive Schicht innerhalb der Inseln besitzt eine erste, vergleichsweise große Dicke. Nach 6 dieser Schrift werden in den Inseln komplementäre MOS-Transistoren und außerhalb der Inseln vertikale DMOS-Transistorzellen erzeugt. Die vertikalen DMOS-Transistorzellen sind flacher als die dielektrisch isolierten Wannen. Die vertikalen DMOS-Transistorzellen sind nicht dielektrisch gegen das Substrat isoliert.
  • Aus der EP 1 049 156 A1 ist eine Struktur bekannt, bei der eine Grabenstruktur (Trench) mit Oxid umgeben ist. Der Trench wird durch einen ELO-Prozess (ELO = epitaxial lateral overgrowth) mit Hilfe einer Saat gefüllt, die im Boden des Trenches durch Öffnen der Oxid-Schicht erzeugt wurde. Anschließend wird die Saat-Öffnung durch einen Trench verschlossen. Dies ist eine aufwendige und platzraubende Struktur.
  • Unter einer BCDMOS-Technologie (BCDMOS = Bipolar-CMOS-DMOS) werden allgemein integrierte Schaltungen und deren Herstellungsverfahren verstanden, bei denen Hochspannungs-DMOS-Fähigkeiten mit Niederspannungs-CMOS und Bipolar-Eigenschaften auf einem Chip vereinigt werden. Ein Spannungswert von fünf Volt ist ein typisches Beispiel einer Niederspannung, während unter einer Hochspannung in diesem Zusammenhang Werte von bis zu mehr als hundert Volt verstanden werden. DMOS-Transistoren finden als Hochspannungsbauelemente Anwendung, wobei die Hochspannung zwischen dem Drain-Bereich und dem Source-Bereich des Transistors angelegt werden kann. Für zukünftige Konzepte ist es im Rahmen einer BCDMOS-Technologie unbedingt notwendig, die besonderen Anforderungen sowohl des CMOS-Bereichs (geringe Leckströme) als auch des DMOS-Bereichs (hohe Leistungen, hohe Spannungsfestigkeit, hohe Wärmeableitung) zu berücksichtigen. Um Leistungsverluste im CMOS-Teil zu vermeiden (Leckströme), parasitäre Kapazitäten zu verhindern und damit unter anderem das Verhalten der Transistoren zu verbessern, sind bei Silizium als Halbleitermaterial Schichtdicken im Bereich von etwa 200 nm notwendig. Dem widerspricht jedoch das Verlangen nach Smart-Power-Elementen (auf DMOS-Basis) mit hoher Spannungsfestigkeit und guter Wärmeableitung. Beide Forderungen führen zu Schichtdicken, die deutlich über einem Mikrometer Dicke liegen.
  • Im Gegensatz zur Bipolartechnik gibt es bei MOS-Technologien einen systematischen Zugang zur Strukturverkleinerung durch Skalierung des Längenmaßstabs für die Bauelementabmessungen. Wichtige elektrische Eigenschaften von MOS-Transistoren hängen nicht von einzelnen Längen, sondern vom Quotienten aus Transistorweite und Kanallänge ab. Aufgrund dieser Abhängigkeit können im Prinzip alle Längen und Weiten innerhalb einer Schaltung um einen gemeinsamen Skalierungsfaktor k verkleinert werden, ohne dass sich die elektrischen Eigenschaften ändern.
  • Das skalierende Verkleinern von Bauelementen in BCDMOS-Schaltungen mit vertikaler SOI-Isolierung wird jedoch durch die oben genannten, sich widersprechenden, Anforderungen beschränkt. Um Leckströme bei hohen Temperaturen zu minimieren, sollte im CMOS-Teil die aktive Siliziumdicke sehr dünn sein, so dass Source und Drain auf dem vergrabenen Oxid aufliegen. In der DMOS-Driftregion sollte die aktive Siliziumschicht dagegen dicker sein, um die Spannungsfestigkeit zu erhöhen.
    •
  • Vor diesem Hintergrund besteht die Aufgabe der Erfindung in der Angabe eines Verfahrens zur Erzeugung von Halbleiterschichten verschiedener Dicke in einem SOI-Wafer, wobei die verschieden dicken Halbleiterschichten in vertikaler Richtung dielektrisch gegen darunter liegende Schichten und in lateraler Richtung dielektrisch voneinander isoliert sind.
  • Diese Aufgabe wird bei einem Verfahren der eingangs genannten Art dadurch gelöst, dass zweite aktive Halbleiterbereiche mit einer vergleichsweise kleineren Dicke durch folgende Schritte erzeugt werden:
    • – teilweises oder vollständiges Bedecken des SOI-Wafers mit einer Schutzschicht,
    • – in bedeckten Bereichen, Erzeugen einer Grabenstruktur, die die Schutzschicht durchschneidet und die sich in die Tiefe der Schicht aktiven Halbleitermaterials erstreckt,
    • – Bedecken der Grabenstruktur mit einer Oxidschicht,
    • – Definieren eines Teilbereiches der Grabenstruktur durch einen Lithografie-Maskenschritt,
    • – Erzeugen einer Saatöffnung innerhalb der Grabenstruktur durch Wegätzen der Oxidschicht innerhalb des definierten Teilbereichs,
    • – Füllen der Grabenstruktur durch selektives, von der Saatöffnung ausgehendes epitaxiales Wachstum von Halbleitermaterial für die zweiten aktiven Halbleiterbereiche,
    • – Planarisieren der entstandenen Struktur und Reduzieren ihrer Dicke soweit, dass die zweiten aktiven Halbleiterbereiche nicht über Wände der Grabenstruktur hinausragen,
    • – erneutes Öffnen der Saatöffnungen durch einen weiteren Lithografie- und Masken-Ätzschritt, und
    • – Versiegeln der geöffneten Saatöffnungen durch eine isolierende Zwischenschicht, so dass die zweiten Halbleiterbereiche lateral und vertikal vollständig dielektrisch gegen die ersten Halbleiterbereiche isoliert sind.
  • Dabei versteht man unter einer Saat eine Oberflächenstruktur eines Einkristalls, an der sich Atome bei dem ELO-Prozess anlagern und dabei die Kristallorientierung des Einkristalls übernehmen.
  • Durch diese Merkmale wird die Aufgabe vollkommen gelöst. Das vorgestellte Verfahren erlaubt eine gleichzeitige Integration von Low-Power CMOS und High-Power-DMOS ("Ultra-Smart Power") auf unterschiedlich dicken Siliziumschichtdicken. Durch die Verwendung eines SOI-Wafers lassen sich DMOS-Elemente auf dickem SOI-Substrat und CMOS-Elemente auf dünnem SOI-Substrat mit einer gemeinsamen SOI-Technologie auf einem Wafer mit maximaler Packungsdichte integrieren. Das im Rahmen dieses Verfahrens überwachsende Silizium besitzt nach Durchführung des vollständigen Verfahrens keine Verbindung zum Substrat, so dass eine vollständige Entkopplung der dünnen aktiven Halbleiterschichten vom Substrat erzielt wird. Insgesamt wird damit ein Verfahren vorgestellt, dass ein Anwachsen von Leckströmen, wie es bei einer skalierenden Verringerung der Strukturbreite zu erwarten ist, verringert.
  • Es ist bevorzugt, dass die Grabenstruktur durch eine STI-Ätzung erzeugt wird.
  • Bei der „shallow trench isolation"-Technolugie werden durch einen anisotropen Ätzprozess Gräben zwischen den mit einer Nitridschutzschicht bedeckten aktiven Bereichen erzeugt und mit einem isolierenden Material wie Siliziumdioxid oder Polysilizium aufgefüllt. Mit der STI-Technologie lassen sich hohe Packungsdichten erzielen.
  • Bevorzugt ist auch, dass der Schritt des Bedeckens des SOI-Wafers mit einer Schutzschicht folgende Schritte umfasst: Bedecken des SOI-Wafers mit einer ersten Oxidteilschicht; Bedecken der ersten Oxidteilschicht mit einer Nitridschicht; und Bedecken der Nitridschicht mit einer zweiten Oxidteilschicht.
  • Durch diese Schichtfolge ergibt sich eine sogenannte ONO (Oxid-Nitrid-Oxid)-Schicht. Die ONO-Schicht wird bei der Erzeugung der Grabenstruktur als Hartmaske verwendet. Im Vergleich zu einer Lackmaske ergibt durch die Verwendung einer solchen Hartmaske eine Verbesserung der Genauigkeit, mit der die Winkel und die Form der Seitenwände der Grabenstruktur erzeugt werden. Darüber hinaus verhindert die Nitridschicht beim späteren Bedecken der Grabenstruktur mit einer Oxidschicht eine unerwünschte Oxidation von außerhalb der Grabenstruktur liegenden Bereichen der Oberfläche der Schicht aktiven Halbleitermaterials.
  • Bevorzugt ist auch, dass der Schritt des Bedeckens der Nitridschicht mit der zweiten Oxidschicht durch Abscheiden eines TEOS-Oxides erfolgt.
  • TEOS ist die Abkürzung für Tetraethylorthosilikat. Aus dieser Verbindung entsteht bei mittleren Temperaturen (bis ca. 700°C) durch Zersetzung Siliziumdioxid. Bei diesem Prozess, der auch als TEOS-Pyrolyse bezeichnet wird, entstehen hochwertige Oxidfilme, die sich zum Beispiel durch eine hohe Durchbruchfeldstärke und eine konforme Kantenbedeckung auszeichnen.
  • Eine weitere bevorzugte Ausgestaltung zeichnet sich dadurch aus, dass die Dicke der Schutzschicht durch planarisierendes Abtragen von Material soweit reduziert wird, dass die Nitridschicht frei liegt.
  • Die freiliegende Nitridschicht kann beim späteren chemisch-mechanischen Polierprozess als Polierstopp dienen und wird so gewissermaßen mehrfach genutzt.
  • Es ist daher bevorzugt, dass der Schritt des Planarisierens der entstandenen Struktur so durchgeführt wird, dass die freiliegende Nitridschicht als Polierstopp erreicht wird.
  • Auf diese Weise wird das Abtragen von Oberflächenschichten mit einer sehr hohen Genauigkeit gesteuert.
  • Ferner ist bevorzugt, dass der Schritt des Erzeugens einer Saatöffnung innerhalb der Grabenstruktur durch Wegätzen der Oxidschicht innerhalb des definierten Teilbereichs durch einen anisotropen Ätzprozess erfolgt.
  • Ein Ätzprozess wird als anisotrop bezeichnet, wenn der Ätzangriff in bestimmten Raumrichtungen schneller abläuft als in anderen Raumrichtungen. Als Folge einer in senkrechter Richtung schneller erfolgenden Ätzung bleibt hier Oxid bevorzugt an inneren Wandbereichen der Grabenstruktur stehen und bildet damit eine laterale Isolierung zwischen den ersten Halbleiterbereichen und zweiten Halbleiterbereichen in der Tiefe der Grabenstruktur, während Oxid im Bodenbereich bevorzugt weggeätzt wird.
  • Weitere Vorteile ergeben sich aus der Beschreibung und den beigefügten Figuren.
  • Es versteht sich, dass die vorstehend genannten und die nachstehend noch zu erläuternden Merkmale nicht nur in der jeweils angegebenen Kombination, sondern auch in anderen Kombinationen oder in Alleinstellung verwendbar sind, ohne den Rahmen der vorliegenden Erfindung zu verlassen.
    •
  • Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden in der nachfolgenden Beschreibung näher erläutert. Es zeigen, jeweils in schematischer Form:
  • 1 einen Querschnitt durch einen SOI-Wafer mit Bereichen, die sich durch die Dicke des aktiven Halbleitermaterials unterscheiden;
  • 2 einen Ausschnitt aus einem SOI-Wafer mit unterschiedlichen Dicken aktiver Halbleiterbereiche und einer CMOS-Transistorstruktur im flacheren SOI-Material als typisches Produkt des erfindungsgemäßen Verfahrens,
  • 3 einen Ausschnitt aus einem SOI-Wafer nach ersten Verfahrensschritten,
  • 4 den Ausschnitt aus 3 nach einem Lithografie- und Maskenschritt;
  • 5 den Ausschnitt aus 4 nach dem Freilegen einer Saatöffnung und einem Epitaxieschritt;
  • 6 den Ausschnitt aus 5 nach weiteren Lithografie-, Masken- und Ätzschritten; und
  • 7 den Ausschnitt aus 6 nach einem Verschließen der früheren Saatöffnung durch ein Oxid.
  • 1 zeigt einen Ausschnitt eines Querschnitts eines SOI-Wafers 10, der Bereiche 12, 14 mit aktivem Halbleitermaterial aufweist, die sich durch ihre Dicke unterscheiden. Der erste Bereich 12 weist eine vergleichsweise große Dicke d1 auf und der zweite Bereich 14 weist eine vergleichsweise geringere Dicke d2 auf. Die Bereiche 12, 14 sind in eine dielektrische Schicht 16 eingebettet, die sich auf einer Handhabungsschicht 18 erstreckt. Der zweite Bereich 14 eignet sich wegen seiner vergleichsweise geringen Dicke zur Realisierung von CMOS-Elementen. Um Leckströme und damit Leistungsverluste im zweiten Bereich 14 zu vermeiden und um parasitäre Kapazitäten zu verhindern, sollte die Dicke d2 zum Beispiel 200 nm betragen. Der erste Bereich 12 soll sich mit seiner vergleichsweise größeren Dicke d2 zur Realisierung von DMOS-Transistoren mit hoher Spannungsfestigkeit und guter Wärmeableitung eignen. Diese gewünschten Eigenschaften erfordern eine Dicke d1, die deutlich über einem Mikrometer liegt. 1 veranschaulicht damit eine SOI-Struktur, in der Halbleiterbereiche 12, 14 mit unterschiedlichen Dicken d1, d2 in lateraler und vertikaler Richtung vollständig dielektrisch isoliert sind.
  • Im Folgenden wird unter Bezug auf die 2 bis 8 ein Verfahren zur Erzeugung von aktiven Halbleiterschichten 12, 14, verschiedener Dicke d1, d2 in einem SOI-Wafer erläutert. Für ein besseres Verständnis der Herstellungsschritte zeigt 2 zunächst ein typisches Erzeugnis eines erfindungsgemäßen Verfahrens. Dabei bezeichnet die Ziffer 20 einen SOI-Wafer, bei dem sich eine Schicht aktiven Halbleitermaterials 22 auf einer isolierenden Schicht 16 erstreckt. Die isolierende Schicht 16 ist in der Ausgestaltung nach 2 eine Zwischenschicht, die auf einer Trägerschicht oder Handhabungsschicht 18 angeordnet ist. Das aktive Halbleitermaterial weist Bereiche 12, 14 mit unterschiedlichen Dicken d1, d2 auf. Der zweite Bereich 14 ist lateral und vertikal vollständig durch eine dieelektrische Trennstruktur 24 gegen die ersten Bereiche 12 isoliert. In dem flachen zweiten Bereich 14 mit der Dicke d2 werden typischerweise Feldeffekttransistoren durch nachfolgende Dotierschritte und Kontaktierungen definiert. Zur Veranschaulichung ist in 2 ein Drain-Bereich 26, ein Gate-Bereich 28 und ein Source-Bereich 30 dargestellt. In den ersten Bereichen 12, deren Schichtdicke d1 in der dargestellten Ausgestaltung der Gesamtdicke der aktiven Halbleiterschicht 22 entspricht, können DMOS-Transistoren mit den geforderten Eigenschaften durch weitere Dotierungsschritte und Kontaktierungsschritte erzeugt werden.
  • Anhand der 3 werden einige Verfahrensschritte zur Erzeugung der Struktur nach der 2 erläuterte. Als Ausgangsprodukt wird ein planarer SOI-Wafer 20 verwendet. Der zunächst noch planare SOI-Wafer 20 wird thermisch oxidiert, so dass auf seiner Oberfläche eine erste Oxidteilschicht 32 von beispielsweise 20 nm Dicke aufwächst. Auf dieser ersten Oxidteilschicht 32 wird anschließend eine Nlitridschicht 34 von beispielsweise 100 nm Dicke durch einen Chemical Vapor Deposition (CVD)-Schritt abgeschieden. Die Nitridschicht 34 wird mit einer zweiten Oxidteilschicht 36 bedeckt, die bevorzugt als TEOS-Oxid gebildet wird und zum Beispiel 50 nm dick ist. Die Schichtfolge aus erster Oxidteilschicht 32, Nitridschicht 36 und zweiter Oxidteilschicht 36 bildet eine auch als ONO-Mehrschichtdielektrikum bezeichnete Schutzschicht 38 auf dem SOI-Wafer 20.
  • Anschließend wird in dem SOI-Wafer 20 eine Grabenstruktur 40 erzeugt. Dies erfolgt bevorzugt durch eine photolithografische Definition der Grabenfläche (Maskenschritt) auf der Schutzschicht 38 und einen anschließenden Ätzvorgang, der zum Beispiel ein reaktives Ionenätzen umfasst. Dabei werden Ionen aus einem Plasma durch ein elektrisches Feld beschleunigt. Beim Auftreffen der Ionen auf die definierte Grabenfläche werden Oberflächenatome aus dem Gitter der aktiven Halbleiterschicht 22 herausgelöst, wobei diesem physikalischen Sputtereffekt chemische Prozesse überlagert sein können. Durch fortwährendes Auftreffen von Ionen aus dem Plasma auf die definierte Grabenfläche entsteht sukzessive die Grabenstruktur 40, die sich zum Beispiel 300 nm tief in die aktive Halbleiterschicht 22 ausdehnt. Es versteht sich, dass der Ätzschritt mehrere einzelne Ätzschritte umfassen kann, wobei jeder Einzelschritt bevorzugt unter Berücksichtigung der zu ätzenden Schicht (Oxid und/oder Nitrid, aktives Halbleitermaterial) ausgewählt wird.
  • Nach Abschluss des Ätzprozesses erfolgt eine sogenannte Lineroxidation. Darunter versteht man das Aufbringen einer vergleichsweise dünnen Oxidschicht 42 von beispielsweise 100 nm Dicke auf die Boden- und Seitenflächen 44 der Grabenstruktur 40. Die Oxidschicht 42 wird später eine Bodenschicht der dielektrischen Trennstruktur 24 aus 2 bilden. Sie bildet eine vertikale Isolierung, die Substratkopplungen und damit Beeinflussungen von CMOS-Strukturen, die später oberhalb der Trennstruktur 24 aus 2 gebildet werden, verhindert oder zumindest verringert.
  • Anschließend erfolgt ein Lithografie- und Maskenschritt zur Detnition eines Teilbereiches 46 der Grabenstruktur 40, in dem später eine Saatöffnung erzeugt werden soll. 4 zeigt den Ausschnitt aus der 3 mit einer lithografisch erzeugten Maske 48. Nach dem Aufbringen der Maske 48 wird der nicht von der Maske 48 bedeckte Teil 46 der Oxidschicht 42, der den Boden der Grabenstruktur 40 bedeckt, durch einen anisotropen Ätzprozess entfernt. Dabei erfolgt das Ätzen bevorzugt in Richtung des Bodens der Grabenstruktur 40. Aufgrund der Anisotropie bleibt ein Wandbereich 50 der Oxidschicht 42 stehen. Der Abstand 51 zwischen dem Wandbereich 50 und der gegenüberliegenden Seite 52 der Maske 48 definiert die Weite der Saatöffnung für einen späteren selektiven Epitaxieschritt. Insofern wird die Weite der Saatöffung lithografisch definiert.
  • 5 zeigt den Ausschnitt aus 4 nach dem Freilegen einer Saatöffnung 54 durch Wegätzen der Oxidschicht 42 innerhalb des definierten Teilbereichs 46 und einem Epitaxieschritt. Durch den Epitaxieschritt wird die Grabenstruktur 40 durch selektives, von der Saatöffnung 54 ausgehendes epitaktisches Wachstum von aktivem Halbleitermaterial 22' gefüllt. Dadurch wird aktives Halbleitermateral 22' für den zweiten Bereich 14 aus der 2 erzeugt. Aus 5 ist bereits ersichtlich, dass durch die bisher beschriebene Schrittfolge Bereiche mit unterschiedlicher Dicke d1, d2 aktiven Halbleitermaterials 22, 22' in dem Wafer 20 erzeugt werden können, die durch die Reste der Oxidschicht 42 vertikal gegeneinander dieelektrisch isoliert sind. Dabei kann die Dicke d2 durch Abtragen von Material erreicht werden.
  • Die weitere Erläuterung bezieht sich auf die 6. Auf den Epitaxieschritt folgt eine Planarisierung des SOI-Wafers 20 durch einen chemisch-mechanischen Polierschritt. Bevorzugt wird der Schritt des Planarisierens der entstandenen Struktur so durchgeführt, dass die Nitridschicht 34 als Polierstop erreicht wird. Die Dicke der Schutzschicht 38 wird daher durch Abtragen von Material soweit reduziert, dass die Nitridschicht 34 zunächst frei liegt. Material für den späteren zweiten Halbleiterbereich 14 ragt nach der Planarisierung nicht über Wände der Grabenstruktur 40 hinaus. Durch weitere Lithografieschritte wird eine weitere Maske 56 erzeugt, die über dem aktiven Halbleitermaterial 22' oberhalb der Saatöffnung 54 geöffnet ist. In einem weiteren Ätzschritt, wird das epitaktisch gewachsene Halbleitermaterial oberhalb der früheren Saatöffnung 54 entfernt, so dass die frühere Saatöffnung 54 erneut geöffnet wird. 6 zeigt den SOI-Wafer 20 nach diesem Öffnungsschritt.
  • Nach dem erneuten Öffnen der Saatöffnung 54 wird die Maske 56 entfernt und es wird ein weiterer Oxidationsschritt durchgeführt. Der Oxidationsschritt verschließt insbesondere die Saatöffnung 54.
  • 7 zeigt den Ausschnitt aus 6 nach einem Versiegeln der früheren Saatöffnung durch ein Oxid 58 als isolierende Zwischenschicht, so dass der zweite Halbleiterbereich 14 lateral und vertikal vollständig dielektrisch gegen die ersten Halbleiterbereiche 12 isoliert ist. Oxid, das bei dem Versiegeln der Saatöffnung auf Oberflächen außerhalb der Grabenstruktur abgeschieden wird, kann zum Beispiel durch einen weiteren Planarisierungsschritt entfernt werden. Auch bei einem solchen weiteren Planarisierungsschritt wird die Nitridschicht 34 bevorzugt als Polierstop verwendet.
  • Durch die bisher beschriebene Schrittfolge wird damit ein zweiter Halbleiterbereich 14 in dem SOI-Wafer 20 erzeugt, der lateral und vertikal vollständig dielektrisch gegen die ersten Halbleiterbereiche 12 isoliert ist. Dabei erfolgt die dielektische Trennung durch eine Trennstruktur 24, die sich aus den genannten Oxiden 50, 58, und dem Rest der Oxidschicht 42 zusammensetzt. Aus dem in 7 dargestellten Wafer 20 kann durch weitere, bekannte Verfahrensschritte ein Wafer 20, wie er in 2 dargestellt ist, erzeugt werden.

Claims (7)

  1. Verfahren zur Erzeugung von vertikal isolierten aktiven Halbleiterbereichen (12, 14) verschiedener Dicke (d1, d2) in einem SOI-Wafer (20), der eine isolierende Schicht (16) aufweist, auf der erste aktive Halbleiterbereiche (12) mit einer ersten Dicke (d1) in einer Schicht (22) aktiven Halbleitermaterials angeordnet sind, dadurch gekennzeichnet, dass zweite aktive Halbleiterbereiche (14) mit einer vergleichsweise kleineren Dicke (d2) durch folgende Schritte erzeugt werden: teilweises oder vollständiges Bedecken des SOI-Wafers (20) mit einer Schutzschicht (38); in bedeckten Bereichen, Erzeugen einer Grabenstruktur (40), die die Schutzschicht (38) durchschneidet und die sich in die Tiefe der Schicht (22) aktiven Halbleitermaterials erstreckt; Bedecken der Grabenstruktur (40) mit einer Oxidschicht (42); Definieren eines Teilbereiches (46) der Grabenstruktur (40) durch einen Lithografie-Maskenschritt; Erzeugen wenigstens einer Saatöffnung (54) innerhalb der Grabenstruktur (40) durch anisotropes Wegätzen der Oxidschicht (42) innerhalb des definierten Teilbereichs (46); Füllen der Grabenstruktur (40) durch selektives, von der Saatöffnung (54) ausgehendes epitaxiales Wachstum von Halbleitermaterial (22') für die zweiten aktiven Halbleiterbereiche (14); Planarisieren der entstandenen Struktur und Reduzieren ihrer Dicke soweit, dass die zweiten aktiven Halbleiterbereiche (14) nicht über Wände der Grabenstruktur (40) hinausragen; erneutes Öffnen der Saatöffnung (54) durch einen weiteren Lithografie und Masken-Ätzschritt und Versiegeln der geöffneten Saatöffnung (54) durch eine isolierende Zwischenschicht (58), so dass die zweiten Halbleiterbereiche (14) lateral und vertikal vollständig dielektrisch gegen die ersten Halbleiterbereiche (12) isoliert sind.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Gabenstruktur (40) durch eine STI-Ätzung erzeugt wird.
  3. Verfahren nach wenigstens einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass der Schritt des Bedeckens des SOI-Wafers (20) mit einer Schutzschicht (38) folgende Schritte umfasst: Bedecken des SOI-Wafers (20) mit einer ersten Oxidteilschicht (32); Bedecken der ersten Oxidteilschicht (32) mit einer Nitridschicht (34); und Bedecken der Nitridschicht (34) mit einer zweiten Oxidteilschicht (36).
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass der Schritt des Bedeckens der Nitridschicht (34) mit der zweiten Oxidteilschicht (36) durch Abscheiden eines TEOS-Oxides erfolgt.
  5. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass die Dicke der Schutzschicht (38) durch planarisierendes Abtragen von Material soweit reduziert wird, dass die Nitridschicht (34) frei liegt.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass der Schritt des Planarisierens der entstandenen Struktur so durchgeführt wird, dass die Nitridschicht (34) als Polierstopp erreicht wird.
  7. Verfahren nach wenigstens einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Schritt des Erzeugens einer Saatöffnung (54) innerhalb der Grabenstruktur (40) durch Wegätzen der Oxidschicht (42) innerhalb des definierten Teilbereichs (46) durch einen anisotropen Ätzprozess erfolgt.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004005951B4 (de) * 2004-02-02 2005-12-29 Atmel Germany Gmbh Verfahren zur Herstellung von vertikal isolierten Bauelementen auf SOI-Material unterschiedlicher Dicke
KR100762423B1 (ko) * 2006-06-27 2007-10-02 박영진 반도체 패키지 및 그 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5457338A (en) * 1983-06-21 1995-10-10 Societe Pour L'etude Et La Fabrication De Circuits Integres Speciaux E.F.C.I.S. Process for manufacturing isolated semi conductor components in a semi conductor wafer
DE19732237A1 (de) * 1997-01-10 1998-07-16 Nat Semiconductor Corp Mehrschichtiger Wafer
EP1246248A2 (de) * 2001-03-30 2002-10-02 Kabushiki Kaisha Toshiba Silizium-auf-Isolator-Halbleiterscheibe und darin gebildetes Halbleiterbauelement
US20030104681A1 (en) * 1999-07-16 2003-06-05 Bijan Davari Patterned SOI regions on semiconductor chips
US6664146B1 (en) * 2001-06-01 2003-12-16 Advanced Micro Devices, Inc. Integration of fully depleted and partially depleted field effect transistors formed in SOI technology

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07273233A (ja) * 1994-03-29 1995-10-20 Toshiba Corp 半導体装置およびその製造方法
KR100257517B1 (ko) * 1997-07-01 2000-06-01 윤종용 고속 바이폴라 트랜지스터 및 그 제조방법
US6015727A (en) * 1998-06-08 2000-01-18 Wanlass; Frank M. Damascene formation of borderless contact MOS transistors
FR2785087B1 (fr) 1998-10-23 2003-01-03 St Microelectronics Sa Procede de formation dans une plaquette de silicium d'un caisson isole
EP1049156B1 (de) 1999-04-30 2009-02-18 STMicroelectronics S.r.l. Herstellungsverfahren für integrierte SOI Schaltkreisstrukturen
US6335235B1 (en) * 1999-08-17 2002-01-01 Advanced Micro Devices, Inc. Simplified method of patterning field dielectric regions in a semiconductor device
JP4202563B2 (ja) * 1999-11-18 2008-12-24 株式会社東芝 半導体装置
JP2001313396A (ja) * 2000-05-01 2001-11-09 Hitachi Ltd 半導体装置およびその製造方法
US6414355B1 (en) * 2001-01-26 2002-07-02 Advanced Micro Devices, Inc. Silicon-on-insulator (SOI) chip having an active layer of non-uniform thickness
US6548369B1 (en) * 2001-03-20 2003-04-15 Advanced Micro Devices, Inc. Multi-thickness silicon films on a single semiconductor-on-insulator (SOI) chip using simox
CN1224085C (zh) * 2001-03-29 2005-10-19 华邦电子股份有限公司 一种不同厚度氧化层的制造方法
KR100422468B1 (ko) * 2001-07-31 2004-03-11 삼성전자주식회사 에스 오 아이 소자 및 그 제조방법
JP2003142667A (ja) * 2001-08-24 2003-05-16 Seiko Epson Corp 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器
US6656764B1 (en) * 2002-05-15 2003-12-02 Taiwan Semiconductor Manufacturing Company Process for integration of a high dielectric constant gate insulator layer in a CMOS device
DE10230715B4 (de) * 2002-07-08 2006-12-21 Infineon Technologies Ag Verfahren zur Herstellung eines Vertikaltransistors
US7205193B2 (en) * 2003-12-30 2007-04-17 Dongbu Electronics Co., Ltd. Semiconductor device and method for fabricating the same
DE102004005506B4 (de) * 2004-01-30 2009-11-19 Atmel Automotive Gmbh Verfahren zur Erzeugung von aktiven Halbleiterschichten verschiedener Dicke in einem SOI-Wafer
DE102004005948B4 (de) * 2004-02-02 2009-04-02 Atmel Germany Gmbh MOS-Transistor und Verfahren zur Herstellung einer MOS-Transistorstruktur
DE102004005951B4 (de) * 2004-02-02 2005-12-29 Atmel Germany Gmbh Verfahren zur Herstellung von vertikal isolierten Bauelementen auf SOI-Material unterschiedlicher Dicke
US7354814B2 (en) * 2004-09-23 2008-04-08 Freescale Semiconductor, Inc. Semiconductor process with first transistor types oriented in a first plane and second transistor types oriented in a second plane

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5457338A (en) * 1983-06-21 1995-10-10 Societe Pour L'etude Et La Fabrication De Circuits Integres Speciaux E.F.C.I.S. Process for manufacturing isolated semi conductor components in a semi conductor wafer
DE19732237A1 (de) * 1997-01-10 1998-07-16 Nat Semiconductor Corp Mehrschichtiger Wafer
US20030104681A1 (en) * 1999-07-16 2003-06-05 Bijan Davari Patterned SOI regions on semiconductor chips
EP1246248A2 (de) * 2001-03-30 2002-10-02 Kabushiki Kaisha Toshiba Silizium-auf-Isolator-Halbleiterscheibe und darin gebildetes Halbleiterbauelement
US6664146B1 (en) * 2001-06-01 2003-12-16 Advanced Micro Devices, Inc. Integration of fully depleted and partially depleted field effect transistors formed in SOI technology

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Publication number Publication date
CN1652300A (zh) 2005-08-10
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