DE3485880T2 - Verfahren zur herstellung von halbleiteranordnungen. - Google Patents
Verfahren zur herstellung von halbleiteranordnungen.Info
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Description
- Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitereinrichtung, und insbesondere ein Verfahren zur Herstellung eines mikrogemusterten Feldbereiches in einer Halbleitereinrichtung.
- Herkömmliche Halbleitereinrichtungen werden beispielsweise wie folgt hergestellt. Gemäß Fig. 1A wird ein Thermooxidfilm 2 mit einer Dicke von etwa 90 nm (900 Å) auf einem p&supmin;-leitenden Siliziumsubstrat 1 mit einer Ebene (100) gebildet. Ein polykristalliner Siliziumfilm 3 mit einer Dicke von ungefähr 500 Å sowie ein Siliziumnitridfilm 4 mit einer Dicke von ungefähr 2500 Å werden nacheinander auf dem Thermooxidfilm 2 gebildet.
- Gemäß Fig. 1B wird dann ein Fotolackfilm auf dem Siliziumnitridfilm 4 angebracht und durch Fotolithographie gemustert, wodurch ein Fotolackmuster 5 mit einer Öffnung entsprechend dem vorgesehenen Feldbereich des Siliziumsubstrates 1 gebildet wird. Der Siliziumnitridfilm 4 wird selektiv durch reaktives Ionenätzen unter Verwendung des Fotolackmusters 5 als Maske beseitigt. Störstellen 8 werden zur Inversionsverhinderung durch Ionenimplantation in das Siliziumsubstrat 1 eingebracht, und zwar durch die so gebildete Öffnung 6 im polykristallinen Siliziumfilm 3 und im Thermooxidfilm 2. In diesem Falle kann Bor als Störatom verwendet werden, wobei die Bestrahlung mit einer Beschleunigungsenergie von 100 KeV und einer Dosis von 1x10¹³ cm&supmin;² erfolgen soll.
- Nach dem Beseitigen des Fotolackmusters 5 wird die verbleibende Struktur der thermischen Oxidation in oxidierender Atmosphäre ausgesetzt, wobei der restliche Siliziumnitridfilm 4 als oxidationsresistente Maske benutzt wird, so daß ein Feldoxidfilm 9 mit einer Dicke von etwa 8000 Å hergestellt wird, wie Fig. 1C zeigt. Durch diese Wärmebehandlung werden die Störstellen 8 zur Verhinderung der Inversion eindiffundiert und bilden unmittelbar unter dem Feldoxidfilm 9 eine Feldinversionsschicht 10.
- Anschließend werden der restliche Siliziumnitridfilm 4 und der entsprechende polykristalline Siliziumfilm 3 beseitigt. Dann wird ein durch den Feldoxidfilm 9 abgetrennter Elementenbereich der Störstellendiffusion, oder dergleichen, unterzogen, womit ein Halbleiterelement gebildet wird. Auf diese Weise kann eine Halbleitereinrichtung geschaffen werden, die vorherbestimmte Anforderungen erfüllt.
- Gemäß einem Verfahren zur Herstellung einer Halbleitereinrichtung, insbesondere einem Verfahren zur Herstellung eines Feldbereiches, wie oben beschrieben, erstreckt sich der Feldoxidfilm 9 in unerwünschter Weise entlang der Seitenrichtung derselben um etwa 0.7 um. Darüber hinaus weist der Fotolackfilm eine Auflösungsgrenze von etwa 1.2 um auf. Daher kann ein mikrogemusterter Feldoxidfilm mit einer Breite von 1.9 um oder weniger nicht hergestellt werden.
- Als Alternative zur vorerwähnten selektiven Oxidationstechnik erweckt derzeit eine Elemententechnik des in den Fig. 2A bis 2F dargestellten Vergrabungstrenntyps großes Interesse.
- Auf einem p&supmin;-leitenden Siliziumsubstrat 11 mit einer Ebene (100) wird ein erster Thermooxidfilm 12 mit einer Dicke von 1000 Å gebildet. Auf einem Elementenbildungsbereich wird ein Fotolackmuster 13 aufgebracht. Danach werden durch Ionenimplantation Störstellen, beispielsweise B&spplus;,zur Verhinderung der Feldinversion, mit einer Beschleunigungsenergie von 120 KeV und einer Dosis von 3x10¹³ cm&supmin;² eingebracht, wobei das Fotolackmuster 13 als Maske dient und somit eine mit Bor dotierte Schicht 14 gebildet wird (Fig. 2A). Der erste Thermooxidfilm 12 wird unter Verwendung des Fotolackmusters 13 als Maske selektiv abgeätzt. Anschließend wird nach der Beseitigung des Fotolackmusters 13 Bor durch Wärmebehandlung in die mit Bor dotierte Schicht 14 eindiffundiert, wodurch ein p-leitender Störstellenbereich 15 als feldinversionsverhindernde Schicht (Fig.2B) gebildet wird. Das Substrat 11 wird dann auf eine Tiefe von etwa 6000 Å unter Benutzung des restlichen ersten Thermooxidfilms 12 als Maske abgeätzt, um eine Nut 16 und eine p-leitende, die Feldinversion verhindernde Schicht 17 in einem Abschnitt zu erzeugen, der die Nut 16 bildet. Dann wird der restliche erste Thermooxidfilm 12 entfernt (Fig. 2C).
- Ein zweiter Thermooxidfilm 18 mit einer Dicke von ungefähr 500 Å wird auf einer Oberfläche des Substrates 11 gebildet, die eine innere Oberfläche der Nut 6 einbezieht. Anschließend wird ein CVD-Oxidfilm 19 auf der gesamten Oberfläche der entstandenen Struktur in einer Dicke von 6000 Å aufgebracht (Fig. 2D). Nach dem Überziehen der gesamten Oberfläche des Oxidfilms 19 mit Fotolack wird der Lack durch reaktives Ionenätzen soweit entfernt, daß ein Fotolackmuster 20 in einem ausgesparten Abschnitt des CVD-Oxidfilms 19 zurückbleibt, der die Form der Nut 16 besitzt (Fig. 2E). Das restliche Fotolackmuster 20, der CVD-Oxidfilm 19 und der zweite Thermooxidfilm 18 werden dann gleichzeitig durch reaktives Ionenätzen beseitigt, so daß das Substrat 11 freigelegt wird. Dann wird der CVD-Oxidfilm 19 in der Nut des Substrates 11 vergraben, wodurch ein Elemententrennbereich geschaffen wird (Fig. 2F).
- Anschließend wird mit einer bekannten Technik beispielsweise ein MOS-Halbleiterelement in dem vom CVD-Oxidfilm 19 umgebenen Elementenbereich gebildet, wodurch eine MOS-Halbleitereinrichtung geschaffen wird.
- Die beschriebene Elementenisoliertechnik des Vergrabungstrenntyps weist jedoch die nachfolgend genannten Nachteile auf.
- Im Prozeßschritt der Fig. 2A werden Borionen unter Verwendung des Fotolackmusters 13 als Maske zur Erzeugung der bordotierten Schicht 14 implantiert, während im Prozeßschritt der Fig. 2B Bor durch Glühbehandlung in die bordotierte Schicht 14 eindiffundiert wird, wodurch der p-leitende Störstellenbereich 15 erzeugt wird. Danach wird im Prozeßschritt der Fig. 2C das Substrat 11 zur Bildung der Nut 16 geätzt, und dann wird die die Feldinversion verhindernde p-leitende Schicht 17 in dem Abschnitt hergestellt, der die Nut 16 bildet. Da aber bei dieser Technik das Bor nicht ausreichend nahe an eine größere Oberfläche des Substrates 11 herandiffundiert werden kann, wird keine feldinversionsverhindernde Schicht mit einer höheren Konzentration als derjenigen des Substrates 11 gebildet. Die Folge ist, daß wenn im Verlaufe des Prozesses bis Fig. 2F beispielsweise n&spplus;-leitendes Source- und Drainbereiche des MOS-Transistors im Elementenbereich gebildet werden, nachdem der Elemententrennbereich durch Vergraben des CVD-Oxidfilms 19 in der Nut des Substrates 11 gebildet wurde, an den Feldkanten 21 leicht ein Ubergangsleckstrom fließt, was zur Verschlechterung der elektrischen Eigenschaften der Einrichtung führt.
- Um die Bildung der feldinversionsverhindernden Schicht nahe der größeren Oberfläche des Substrates 11 zu verhindern, wird aus dem genannten Grunde eine flache Ionenimplantation im Prozeßschritt der Fig. 2A durchgeführt. Anschließend wird das Substrat 11 geätzt, um im Prozeßschritt der Fig. 2C die Nut 16 zu erzeugen. Danach werden erneut Borionen implantiert, wodurch die feldinversionsverhindernde Schicht nahe der größeren Oberfläche des Substrates 11 gebildet wird. Bei dieser Methode müssen jedoch eine zusätzliche Ionenimplantation und Wärmebehandlungsprozesse durchgeführt werden, wodurch das Verfahren komplex wird.
- Das Dokument US-A-4 407 696 beschreibt ein Verfahren zur Herstellung eines Trennoxidfilms bzw. eines Feldoxids zur Trennung aktiver Bereiche bzw. Elementbereiche auf der Oberfläche einer integrierten MOS-Schaltung. Auf der Oberfläche des Halbleitersubstrates werden in aufeinanderfolgenden Lagen eine Oxidschicht, eine Polysiliziumschicht und eine Nitridschicht hergestellt. Auf der Oberfläche der Nitridschicht wird eine gemusterte Fotolackschicht aufgebracht, wonach die Nitridschicht durch eine Öffnung in der Lackschicht abgeätzt wird. Durch die Musteröffnung in der Nitridschicht werden Ionen in das Substrat durch die Polysiliziumschicht und die Oxidschicht implantiert. Die Ionen besitzen eine genügend große Energie, um die kombinierten Lagen bestehen aus der Fotolackschicht, der Nitridschicht, der Polysiliziumschicht und der Oxidschicht zu durchdringen. Die Implantation erfolgt daher nur in demjenigen Flächenbereich des Substrats, der durch die Öffnung freigelegt ist. Ein Implantieren in den Seitenbereichen der Öffnung, die als Elementenbereiche vorgesehe sind, wird somit verhindert. Dann wird die Trennoxidation durch die Öffnung in der Nitridschicht hochgezogen. Das Trennoxid umfaßt ein Oxid, das aus der Oxidschicht stammt, sowie ein Oxid, das von der Polysiliziumschicht und dem Halbleitersubstrat erzeugt wurde. Die entstehende Feldoxidschicht weist ein reduziertes "Vogelschnabel"-Gebiet auf.
- Das IBM Technical Bulletin, Bd. 22, Nr. 8B, Januar 1980, Seiten 3688 - 3691, beschreibt in einem Aufsatz von R.C. Varshney mit dem Titel "Polysilicon Oxide Process for Small LIne Gaps", ein Verfahren zur Erzeugung von Leitungsspalten in Polysilizium, die kleiner als diejenigen sind, die durch konventionelle Fotolithographie erhalten werden". VMOS-Öffnungen können durch dieses Verfahren auf vorfixierte Grenzen eingestellt werden. Es werden zwei Prozesse beschrieben: der eine Prozeß bezieht sich auf die Herstellung kleiner Spalte in einem Oxid, der andere Prozeß bezieht sich auf die Bildung kleiner Spalte im Polysilizium.
- Ein Siliziumsubstrat wird mit einer ersten Oxidschicht und einer zweiten Nitridschicht bedeckt. Dann wird eine dritte Polysiliziumschicht aufgebracht und zur Herstellung einer Öffnung gemustert. Die Polysiliziumschicht wird oxidiert, wodurch die Öffnung ihrer Größe nach durch seitliche Expansion verkleinert wird. Der Prozeß kann so gesteuert werden, daß die Abmessungen der Öffnung den Anforderungen entsprechend geändert werden. Die Nitrid- und Oxidschicht in der Öffnung wird zum Freilegen des Substrates abgeätzt. Das freigelegte Substrat kann vor der Oxidation zur Bildung eines vertieften Oxidbereiches geätzt werden.
- Es ist ein Ziel der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Halbleitereinrichtung zu schaffen, bei der ein stark mikrogemusterter Feldoxidfilm leicht hergestellt werden kann.
- Das Ziel der Erfindung wird durch ein Verfahren zur Herstellung der Halbleitervorrichtung erreicht, das folgende Schritte aufweist:
- a) nacheinander erfolgendes Bilden eines oxidationsresistenten Films (43) und eines oxidierbaren Films (44) auf einem Halbleitersubstrat (41);
- b) Bilden eines Fensters in einem vorbestimmten Bereich des oxidierbaren Films (44), in welchem der oxidationsresistente Film (43) freigelegt wird;
- c) nach Schritt b) Einbringen von Störstellen (B+) des gleichen Leitfähigkeitstyps wie dem des Halbleitersubstrats (41) in das Halbleitersubstrat (41) unter Verwendung des oxidierbaren Films (44) als Maske;
- d) Anwenden der thermischen Oxidation auf den oxidierbaren Film (44), so daß der oxidierbare Film (44) in einen Isolierfilm (47) umgewandelt wird, die Breite des Fensters durch Volumenexpansion aufgrund der Umwandlung verringert wird, und die Störstellen in das Substrat eindiffundiert werden;
- e) Bilden eines Feldoxidfilms (52) in einem durch das Fenster des Isolierfilms (47) definierten Bereich des Halbleitersubstrats (41), umfassend die Schritte: Bilden einer Nut (49) im Halbleitersubstrat (41) durch selektives Entfernen des oxidationsresistenten Films (43) und des Halbleitersubstrats (41), unter Verwendung des Isolierfilms (47) als Maske, Beseitigen des Isolierfilms (47) und des oxidationsresistenten Films (43); und
- f) Aufbringen eines Oxidfilms (52) auf die gesamte Oberfläche des Halbleitersubstrats (41) einschl. der Nut (49), Begraben einer weiteren Nut im Oxidfilm (52), die entsprechend der Nut (49) des Substrats (41) ausgebildet ist, mit einem Fotolackfilm (53), und Abätzen der gesamten Oberfläche; und
- g) Bilden eines Halbleiterelementes im Bereich des Halbleitersubstrats (41), das durch den Feldoxidfilm (52) abgetrennt ist.
- Falls in Schritt a) der oxidationsresistente Film direkt auf der Oberfläche des Substrates gebildet werden müßte, könnte in der Oberfläche des Substrates im Verlaufe der thermischen Oxidation des Schrittes c) ein sogenanntes "weißes Band" auftreten, wodurch die Eigenschaften des Elementes beeinträchtigt würden. Daher empfiehlt es sich, auf der Oberfläche des Substrates einen Thermooxidfilm anzubringen.
- Das Verfahren zum Vergraben des Oxidfilms in der Nut umfaßt die Schritte der selektiven Beseitigung des oxidationsresistenten Films und des Halbleitersubstrates unter Verwendung des Isolierfilms als Maske auf, um so eine Nut im Substrat herzustellen und diese mit einem Oxidfilm zu füllen. Um die Nut zu füllen, wird der Oxidfilm durch ein CVD-Verfahren auf der gesamten Oberfläche der Struktur einschl. derjenigen der Nut aufgebracht. Dabei wird die Nut im Oxidfilm, die entsprechend der Nut im Substrat ausgebildet ist, mit einem Fotolackfilm gefüllt, und die gesamte Oberfläche der Struktur wird solange abgeätzt, bis die Oberfläche des Substrats freigelegt ist. Falls der CVD-Film das Substrat direkt berührt, besteht die Gefahr der Verschlechterung der Elementeigenschaften. Daher wird auf der gesamten Oberfläche des Substrates einschl. der Nut zweckmäßigerweise ein Thermooxidfilm gebildet. Andererseits können vor der Durchführung der thermischen Oxidation Störstellen des gleichen Leitfähigkeitstyps wie demjenigen des Substrates selektiv in das Substrat eindotiert werden, unter Verwendung des oxidierbaren Films als Maske. In diesem Falle werden die Störstellen im thermischen Oxidationsprozeß eindiffundiert und aktiviert, wodurch unter dem Feldoxidfilm eine inversionsverhindernde Schicht erzeugt wird. Da die Störstellen vor der thermischen Oxidation eingebracht werden, das heißt, ehe die Breite des Fensters des oxidierbaren Films verringert wird, kann der Störstellenbereich erweitert werden. Aus diesem Grunde kann die inversionsverhindernde Schicht zuverlässig in einem peripheren Abschnitt des Feldoxidfilms hergestellt werden, insbesondere in eine Abschnitt auf der Oberfläche des Substrates.
- Bei dem Verfahren gemäß der vorliegenden Erfindung kann der Siliziumnitridfilm als oxidationsresistenter Film benutzt werden, während ein metallisches Silizid, wie beispielsweise polykristallines Silizium, Molybdänsilizid, oder dergleichen, als Material für die oxidierbaren Film verwendet werden können.
- Durch das Verfahren gemäß der vorliegenden Erfindung kann in mikrogemusterter Feldoxidfilm leicht hergestellt werden. Insbesondere kann gemäß dem Verfahren zur Herstellung des Feldoxidfilms in der Nut des Substrats die feldinversionsverhindernde Schicht leicht hergestellt werden. Daher kann das Auftreten eines Leckstromes in einem p-n-Übergang wirksam verhindert werden.
- Anhand der nachfolgenden Beschreibung in Verbindung mit den beigefügten Zeichnungen wird die Erfindung besser verständlich.
- Fig. 1A bis 1C stellen Schnittansichten zur Erläuterung der Schritte zur Herstellung eines herkömmlichen Feldoxidfilms dar;
- Fig. 2A bis 2F stellen Schnittansichten zur Erläuterung der Schritte zur Herstellung eines anderen herkömmlichen Feldoxidfilms dar;
- Fig. 3A bis 3E stellen Schnittansichten zur Erläuterungen der Schritte zur Herstellung eines Feldoxidfilms dar; und
- Fig. 4A bis 4H stellen Schnittansichten zur Erläuterung der Schritte zur Bildung eines Feldoxidfilms gemäß einer Ausführungsform der vorliegenden Erfindung dar.
- Nachfolgend wird die Erfindung anhand eines Beispiels unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Es sei darauf aufmerksam gemacht, daß im Beispiel 1 ein Feldbereich unter Anwendung eines selektiven Oxidatinsverfahrens gebildet wird, während in Beispiel 2 ein Feldbereich durch Vergraben einer Isolierschicht in einer im Substrat angebrachten Nut hergestellt wird.
- Gemäß Fig. 3A wird eine erster Isolierfilm 31, der aus einem Thermooxidfilm mit einer Dicke von 900 Å besteht, auf einem p&supmin;-leitenden Siliziumsubstrat 30 mit einer Ebene (100) erzeugt. Dann werden auf dem ersten Isolierfilm ein erster oxidierbarer Film 32, bestehend aus einem polykristallinen Siliziumfilm mit einer Dicke von ungefähr 500 Å und einem oxidationsresistenten Film 33, bestehend aus einem Siliziumnitridfilm mit einer Dicke von 2500 Å nacheinander hergestellt. Weiter wird auf dem oxidationsresistenten Film 33 ein zweiter oxidierbarer Film 34 hergestellt, der aus einem polykristallinen Siliziumfilm mit einer Dicke von 3500 Å besteht. Im vorliegenden Falle könnten der erste oxidierbare Film 32 und der oxidationsresistente Film 33 durch ein Niedertemperatur-CVD-Verfahren hergestellt werden.
- Gemäß Fig. 3B wird ein Fotolackfilm (nicht dargestellt) mit einem Fenster im Bereich entsprechend dem vorgesehenen Feldbereich im zweiten oxidierbaren Film 34 aufgebracht. Durch reaktives Ionenätzen unter Verwendung des Fotolackfilms als Maske wird im zweiten oxidierbaren Film 34 ein Fenster 35 gebildet.
- Gemäß Fig. 3C wird nach der Beseitigung des Lackfilmes die resultierende Struktur in einer einbrennenden, oxidierenden Atmosphäre thermisch oxidiert, wodurch der zweite oxidierbare Film 34 in einen zweiten Isolierfilm 26 von etwa 7000 Å Dicke umgewandelt wird. Wenn der zweite oxidierbare Film 34 in den zweiten Isolierfilm 36 umgewandelt wird, tritt eine Volumenexpansion auf. Das Ausmaß der Volumenexpansion ist so festgesetzt, daß ein Fenster 37, das in einem späteren Schritt in einem oxidationsresistenten Film 33 gebildet werden soll, verkleinert wird und die seitliche Ausdehnung eines Feldoxidfilms 39 verhindert, der ebenfalls in einer späteren Stufe gebildet wird.
- Das Fenster 37 wird im oxidationsresistenten Film 33 unter Verwendung des zweiten Isolierfilms 36 als Maske gebildet. Störstellen 38 werden zur Verhinderung der Inversion durch das Fenster 37, den oxidierbaren Film 32 und den ersten Isolierfilm 31 in das Siliziumsubstrat 30 durch Ionenimplantation eingebracht. Als Störstellen 38 wird verwendet, wobei die Bedingungen für die Ionenimplantation auf eine Beschleunigungsenergie von 100 KeV und eine Dosis von ca. 1-10¹³ cm&supmin;² festgesetzt werden.
- Gemäß Fig. 3D wird der zweite Isolierfilm 36 entfernt.
- Gemäß Fig. 3E wird das Siliziumsubstrat 10 in einer einbrennenden, oxidierenden Atmosphäre unter Verwendung des restlichen oxidationsresistenten Films 33 als Maske der thermischen Oxidation unterzogen, um den Feldoxidfilm 39 mit einer Dicke von etwa 8000 Å zu bilden. In diesem Falle werden die Störstellen 38 durch Glühbehandlung eindiffundiert und aktiviert, wodurch unmittelbar unter dem Feldoxidfilm 39 eine feldinversionsverhindernde Schicht 40 erzeugt wird. Dann werden der oxidationsresistente Film 33 und der erste oxidierbare Film 32 beseitigt. Anschließend wird ein durch den Feldoxidfilm 39 abgetrennter Elementenbereich einem Störstellendiffusionsprozeß, etc., unterzogen, wodurch ein Halbleiterelement hergestellt wird, das vorbestimmten Anforderungen entspricht.
- Bei dem Verfahren zur Herstellung der Halbleitereinrichtung tritt so eine Volumenexpansion auf, wenn der zweite oxidierbare Film 34 in den zweiten Isolierfilm 36 umgewandelt wird. In diesem Falle kann der Volumenexpansionskoeffizient des Films so festgelegt werden, daß die seitliche Ausdehnung des Feldoxidfilms 39 durch eine Verringerung des Durchmessers des Fensters 35 unterbunden wird. Dementsprechend kann der Feldoxidfilm 39 unter Verwendung des Fensters 37 des oxidationsresistenten Films 33 in Übereinstimmung mit dem Fenster 35 hergestellt werden, wodurch eine Mikromusterung erzielt wird.
- Ein erster Thermooxidfilm 42 wird auf der Oberfläche eines p&supmin;-leitenden Siliziumsubstrates 41 mit einer Fläche (100) in einer Dicke von etwa 500 Å erzeugt. Auf dem ersten Thermooxidfilm 42 werden ein Siliziumnitridfilm (oxidationsresistenter Film) 43 mit einer Dicke von etwa 500 Å und ein polykristalliner Siliziumfilm (oxidierbarer Film) 44 mit einer Dicke von etwa 2000 Å nacheinander aufgebracht (Fig. 4A). Auf einem Abschnitt zur Bildung eines Elementenbereiches wird ein Fotolackmuster 45 erzeugt, das eine Öffnung aufweist, die größer als die endgültige Elemententrennbreite ist. Danach wird der polykristalline Siliziumfilm 44 durch reaktives Ionenätzen unter Verwendung des Musters 45 als Maske beseitigt.
- Anschließend werden Störstellen zur Verhinderung der Feldinversion, beispielsweise B&spplus;, durch Ionenimplantation mit einer Beschleunigungsenergie von 100 KeV und einer Dosis von 3x10¹³ cm&supmin;² eingebracht, unter Benutzung des Fotolackmusters 45 als Maske. Dadurch wird eine bordotierte Schicht 46 erzeugt (4B). Nach Beseitigen des Fotolackmusters 45 wird die entstandene Struktur in einer einbrennenden, oxidierenden Atmosphäre der thermischen Oxidation ausgesetzt, so daß der polykristalline Siliziumfilm 44 in einen zweiten Thermooxidfilm 47 umgewandelt wird, wodurch dessen Volumen ausgedehnt wird. Gleichzeitig diffundiert das in der bordotierten Schicht 46 befindliche Bor, wodurch ein p-leitender Störstellenbereich 48 als feldinversionsverhindernde Schicht erzeugt wird (4C).
- Der Siliziumnitridfilm 43 und der erste Thermooxidfilm 42 werden nacheinander unter Verwendung des zweiten Thermooxidfilms 47 als Maske abgeätzt, und weiter wird das Substrat auf eine Tiefe von etwa 6000 Å abgeätzt, wodurch eine Nut 49 gebildet wird. Dann wird in einem Abschnitt, der die Nut 49 definiert, eine p-leitende feldinversionsverhindernde Schicht 50 erzeugt (Fig. 4D). Der zweite Thermooxidfilm 47, der Siliziumnitridfilm 43 und der erste Thermooxidfilm 42 werden nacheinander durch Ätzen entfernt (Fig. 4E).
- Auf einer Oberfläche des Substrats 41 unter Einschluß der Nut 49 wird ein dritter Thermooxidfilm 51 mit einer Dicke von etwa 500 Å erzeugt. Anschließend wird auf der gesamten Oberfläche der resultierenden Stuktur ein CVD-Oxidfilm 52 mit einer Dicke von etwa 6000 Å aufgebracht (Fig. 4F). Nach dem Überziehen der gesamten Oberfläche mit Fotolack wird das Lackmuster durch reaktives Ionenätzen soweit abgeätzt, daß im vertieften Abschnitt des CVD-Oxidfilms 52 entsprechend der Form der Nut 49 Fotolack 53 sitzen bleibt (Fig. 4G). Der verbleibende Fotolack 53, der CVD-Oxidfilm 52 und der dritte Thermooxidfilm 51 werden gleichzeitig zur Freilegung der Oberfläche des Substrates 41 durch reaktives Ionenatzen beseitigt. Der CVD-Oxidfilm 52 wird also in der Nut durch den dritten Thermooxidfilm 51 vergraben, wodurch ein Elementenisolierbereich geschaffen wird (Fig. 4H).
- Anschließend wird entprechend einem herkömmlichen Verfahren beispielsweise ein MOS-Halbleiterelement in einem vom CVC-Oxidfilm 52 umgebenen Elementenbereich hergestellt.
- Dazu wird entsprechend dem oben beschriebenen Verfahren bei dem in Fig. 4B dargestellten Prozeßschritt Bor zur Verhinderung der Feldinversion unter Benutzung des oxidierbaren Films (polykristalliner Siliziumfilm 44) als Maske implantiert, wobei dieser Film eine Öffnung aufweist, die größer als die endgültige Elemententrennbreite ist. Anschließend wird in der in Fig. 4C dargestellten Prozeßstufe der polykristalline Siliziumfilm 44 thermisch oxidiert, wodurch der zweite Thermooxidfilm 47 erzeugt wird. Dadurch expandiert das Volumen des polykristallinen Siliziumfilms 44, so daß die Öffnung im Film genauso groß wie die endgültige Elemententrennbreite wird. Das eindotierte Bor diffundiert dann, wodurch der p-leitende Störstellenbereich als feldinversionsverhindernde Schicht gebildet wird. Daher kann, wenn in der in Fig. 4D dargestellten Verfahrensstufe die Nut 49 durch Ätzen des Substrates 41 unter Benutzung des zweiten Thermooxidfilms 47 als Maske erzeugt wird, auch die feldinversionsverhindernde Schicht 50 in einer größeren Oberfläche des Substrates erzeugt werden, um schließlich eine Feldkante zu bilden. Als Folge davon wird durch die in den Fig. 4E bis 4H dargestellten Verfahrensstufen der DVD-Oxidfilm 52 in der Nut 49 durch den Thermooxidfilm 51 erzeugt, wodurch der Elemententrennbereich geschaffen wird. Danach wird selbst im Falle, daß in dem vom CVD-Oxidfilm 52 umgebenen Feldbereich beispielsweise n&spplus;-leitende Sourceund Drainbereiche eines MOS-Transistors gebildet werden, ein p-n-Übergang mit der p-leitenden feldinversionsverhindernden Schicht 50 geschaffen, wodurch ein etwaiger Übergangsleckstrom verringert wird.
- Bei der obigen Ausführungsform der Erfindung wird der erste Thermooxidfilm 42 auf dem Substrat 41 vor der Erzeugung des Siliziumnitridfilms 43 als oxidationsresistenter Film erzeugt. Der erste Therooxidfilm 42 kann ausgelassen werden. Falls jedoch der Thermooxidfilm nicht unter dem Siliziumnitridfilm 43 gebildet wird, kann bei der thermischen Oxidation des polykristallinen Siliziumfilms 44 ein weißes Band in der Oberfläche des Substrates 41 auftreten, was zu einer Verschlechterung der Elementeigenschaften führt. Aus diesem Grunde wird der genannte Thermooxidfilm vorzugsweise unter dem Siliziumnitridfilm 43 angebracht.
- Bei der obigen Ausführungsform wird in der in Fig. 4F dargestellten Verfahrensstufe der dritte Thermooxidfilm 51 auf der Oberfläche des Substrates 41 unter Einschluß der Nut 49, vor der Herstellung des CVD-Oxidfilms 52 aufgebracht. Der dritte Thermooxidfilm kann aber entfallen. Wird der dritte Oxidfilm nicht gebildet, besteht jedoch das Risiko der Verschlechterung der Elementeigenschaften, da der CVD-Oxidfilm 52 mit verschlechterter Filmqualität in direkte Berührung mit dem Substrat 41 gebracht wird. Darum wird der dritte Thermooxidfilm vorteilhafterweise aufgebracht.
Claims (5)
1. Verfahren zur Herstellung einer Halbleitereinrichtung,
das folgende Schritte umfaßt:
a) nacheinander erfolgendes Bilden eines
oxidationsresistenten Films (43) und eines
oxidierbaren Films (44) auf einem
Halbleitersubstrat (41);
b) Bilden eines Fensters in einem vorbestimmten
Bereich des oxidierbaren Films (44), in welchem
der oxidationsresistente Film (43) freigelegt wird;
c) nach Schritt b) Einbringen von Störstellen (B+)
des gleichen Leitfähigkeitstyps wie dem des
Halbleitersubstrats (41) in das Halbleitersubstrat
(41) unter Verwendung des oxidierbaren Films (44)
als Maske;
d) Anwenden der thermischen Oxidation auf den
oxidierbaren Film (44), so daß der oxidierbare
Film (44) in einen Isolierfilm (47) umgewandelt
wird, die Breite des Fensters durch
Volumenexpansion aufgrund der Umwandlung
verringert wird, und die Störstellen in das
Substrat eindiffundiert werden;
e) Bilden eines Feldoxidfilms (52) in einem durch das
Fenster des Isolierfilms (47) definierten Bereich
des Halbleitersubstrats (41), umfassend die
Schritte: Bilden einer Nut (49) im
Halbleitersubstrat (41) durch selektives Entfernen
des oxidationsresistenten Films (43) und des
Halbleitersubstrats (41), unter Verwendung des
Isolierfilms (47) als Maske, Beseitigen des
Isolierfilms (47) und des oxidationsresistenten
Films (43); und
f) Aufbringen eines Oxidfilms (52) auf die gesamte
Oberfläche des Halbleitersubstrats (41) einschl.
der Nut (49), Begraben einer weiteren Nut im
Oxidfilm (52), die entsprechend der Nut (49) des
Substrats (41) ausgebildet ist, mit einem
Fotolackfilm (53), und Abätzen der gesamten
Oberfläche; und
g) Bilden eines Halbleiterelementes im Bereich des
Halbleitersubstrats (41), das durch den
Feldoxidfilm (52) abgetrennt ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
in Schritt a) ein thermischer Oxidfilm (42) auf dem
Halbleitersubstrat (41) gebildet wird, ehe der
oxidationsresistente Film (43) gebildet wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß ein weiterer Thermooxidfilm (51)
auf der gesamten Oberfläche des Halbleitersubstrats
(41) einschließlich der Nut (49) gebildet wird, ehe
die Nut (49) durch den Oxidfilm (52) vergraben wird.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
der oxidationsresistente Film (43) aus Siliziumnitrid
besteht.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
der oxidierbare Film (44) aus einem Material gebildet
wird, das aus der Gruppe bestehend aus
polykristallinem Silizium und einem Metallsilizid
gewählt ist.
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---|---|
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Families Citing this family (52)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61226942A (ja) * | 1985-04-01 | 1986-10-08 | Matsushita Electronics Corp | 半導体集積回路の素子間分離方法 |
JPS6267862A (ja) * | 1985-09-19 | 1987-03-27 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
JPS62290146A (ja) * | 1986-06-09 | 1987-12-17 | Toshiba Corp | 半導体装置の製造方法 |
US4692992A (en) * | 1986-06-25 | 1987-09-15 | Rca Corporation | Method of forming isolation regions in a semiconductor device |
US4717683A (en) * | 1986-09-23 | 1988-01-05 | Motorola Inc. | CMOS process |
US4912062A (en) * | 1988-05-20 | 1990-03-27 | Motorola, Inc. | Method of eliminating bird's beaks when forming field oxide without nitride mask |
US4916087A (en) * | 1988-08-31 | 1990-04-10 | Sharp Kabushiki Kaisha | Method of manufacturing a semiconductor device by filling and planarizing narrow and wide trenches |
US4847213A (en) * | 1988-09-12 | 1989-07-11 | Motorola, Inc. | Process for providing isolation between CMOS devices |
US4897364A (en) * | 1989-02-27 | 1990-01-30 | Motorola, Inc. | Method for locos isolation using a framed oxidation mask and a polysilicon buffer layer |
US5002898A (en) * | 1989-10-19 | 1991-03-26 | At&T Bell Laboratories | Integrated-circuit device isolation |
KR930011460B1 (ko) * | 1991-01-22 | 1993-12-08 | 삼성전자 주식회사 | 반도체 장치의 소자분리 영역 형성방법 |
JP3134344B2 (ja) * | 1991-05-17 | 2001-02-13 | 日本電気株式会社 | 半導体装置 |
US5208181A (en) * | 1992-08-17 | 1993-05-04 | Chartered Semiconductor Manufacturing Pte Ltd. | Locos isolation scheme for small geometry or high voltage circuit |
US5861339A (en) * | 1995-10-27 | 1999-01-19 | Integrated Device Technology, Inc. | Recessed isolation with double oxidation |
KR100232887B1 (ko) * | 1996-12-20 | 1999-12-01 | 김영환 | 필드 산화막 제조방법 |
KR100230817B1 (ko) * | 1997-03-24 | 1999-11-15 | 김영환 | 반도체 소자의 셜로우 트렌치 아이솔레이션 방법 |
US6096612A (en) * | 1998-04-30 | 2000-08-01 | Texas Instruments Incorporated | Increased effective transistor width using double sidewall spacers |
US6175147B1 (en) * | 1998-05-14 | 2001-01-16 | Micron Technology Inc. | Device isolation for semiconductor devices |
US6100162A (en) | 1999-05-14 | 2000-08-08 | Micron Technology, Inc. | Method of forming a circuitry isolation region within a semiconductive wafer |
US6537895B1 (en) * | 2000-11-14 | 2003-03-25 | Atmel Corporation | Method of forming shallow trench isolation in a silicon wafer |
US7151040B2 (en) * | 2004-08-31 | 2006-12-19 | Micron Technology, Inc. | Methods for increasing photo alignment margins |
US7910288B2 (en) | 2004-09-01 | 2011-03-22 | Micron Technology, Inc. | Mask material conversion |
US7655387B2 (en) | 2004-09-02 | 2010-02-02 | Micron Technology, Inc. | Method to align mask patterns |
US7115525B2 (en) * | 2004-09-02 | 2006-10-03 | Micron Technology, Inc. | Method for integrated circuit fabrication using pitch multiplication |
US20070001267A1 (en) * | 2004-11-22 | 2007-01-04 | Farrokh Ayazi | Methods of forming oxide masks with submicron openings and microstructures formed thereby |
US7390746B2 (en) * | 2005-03-15 | 2008-06-24 | Micron Technology, Inc. | Multiple deposition for integration of spacers in pitch multiplication process |
US7253118B2 (en) * | 2005-03-15 | 2007-08-07 | Micron Technology, Inc. | Pitch reduced patterns relative to photolithography features |
US7611944B2 (en) | 2005-03-28 | 2009-11-03 | Micron Technology, Inc. | Integrated circuit fabrication |
US7120046B1 (en) | 2005-05-13 | 2006-10-10 | Micron Technology, Inc. | Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines |
US7371627B1 (en) * | 2005-05-13 | 2008-05-13 | Micron Technology, Inc. | Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines |
US7560390B2 (en) | 2005-06-02 | 2009-07-14 | Micron Technology, Inc. | Multiple spacer steps for pitch multiplication |
US7396781B2 (en) * | 2005-06-09 | 2008-07-08 | Micron Technology, Inc. | Method and apparatus for adjusting feature size and position |
US7541632B2 (en) * | 2005-06-14 | 2009-06-02 | Micron Technology, Inc. | Relaxed-pitch method of aligning active area to digit line |
US7888721B2 (en) * | 2005-07-06 | 2011-02-15 | Micron Technology, Inc. | Surround gate access transistors with grown ultra-thin bodies |
US7768051B2 (en) | 2005-07-25 | 2010-08-03 | Micron Technology, Inc. | DRAM including a vertical surround gate transistor |
US7413981B2 (en) * | 2005-07-29 | 2008-08-19 | Micron Technology, Inc. | Pitch doubled circuit layout |
US8123968B2 (en) | 2005-08-25 | 2012-02-28 | Round Rock Research, Llc | Multiple deposition for integration of spacers in pitch multiplication process |
US7816262B2 (en) * | 2005-08-30 | 2010-10-19 | Micron Technology, Inc. | Method and algorithm for random half pitched interconnect layout with constant spacing |
US7696567B2 (en) | 2005-08-31 | 2010-04-13 | Micron Technology, Inc | Semiconductor memory device |
US7557032B2 (en) * | 2005-09-01 | 2009-07-07 | Micron Technology, Inc. | Silicided recessed silicon |
US7759197B2 (en) | 2005-09-01 | 2010-07-20 | Micron Technology, Inc. | Method of forming isolated features using pitch multiplication |
US7416943B2 (en) * | 2005-09-01 | 2008-08-26 | Micron Technology, Inc. | Peripheral gate stacks and recessed array gates |
US7687342B2 (en) * | 2005-09-01 | 2010-03-30 | Micron Technology, Inc. | Method of manufacturing a memory device |
US7776744B2 (en) * | 2005-09-01 | 2010-08-17 | Micron Technology, Inc. | Pitch multiplication spacers and methods of forming the same |
US7842558B2 (en) | 2006-03-02 | 2010-11-30 | Micron Technology, Inc. | Masking process for simultaneously patterning separate regions |
US7476933B2 (en) | 2006-03-02 | 2009-01-13 | Micron Technology, Inc. | Vertical gated access transistor |
US7902074B2 (en) | 2006-04-07 | 2011-03-08 | Micron Technology, Inc. | Simplified pitch doubling process flow |
US7488685B2 (en) | 2006-04-25 | 2009-02-10 | Micron Technology, Inc. | Process for improving critical dimension uniformity of integrated circuit arrays |
US7517804B2 (en) * | 2006-08-31 | 2009-04-14 | Micron Technologies, Inc. | Selective etch chemistries for forming high aspect ratio features and associated structures |
US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
US8030218B2 (en) | 2008-03-21 | 2011-10-04 | Micron Technology, Inc. | Method for selectively modifying spacing between pitch multiplied structures |
US8101497B2 (en) | 2008-09-11 | 2012-01-24 | Micron Technology, Inc. | Self-aligned trench formation |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3886000A (en) * | 1973-11-05 | 1975-05-27 | Ibm | Method for controlling dielectric isolation of a semiconductor device |
NL188432C (nl) * | 1980-12-26 | 1992-06-16 | Nippon Telegraph & Telephone | Werkwijze voor het vervaardigen van een mosfet. |
US4385975A (en) * | 1981-12-30 | 1983-05-31 | International Business Machines Corp. | Method of forming wide, deep dielectric filled isolation trenches in the surface of a silicon semiconductor substrate |
CA1204525A (en) * | 1982-11-29 | 1986-05-13 | Tetsu Fukano | Method for forming an isolation region for electrically isolating elements |
US4407696A (en) * | 1982-12-27 | 1983-10-04 | Mostek Corporation | Fabrication of isolation oxidation for MOS circuit |
-
1984
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Also Published As
Publication number | Publication date |
---|---|
DE3485880D1 (de) | 1992-09-24 |
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EP0146895B1 (de) | 1992-08-19 |
EP0146895A2 (de) | 1985-07-03 |
US4570325A (en) | 1986-02-18 |
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