DE10260616B3 - Verfahren zur Simultanen Bildung von Bauelementenkontakten und Rückseitenkontakten auf Wafern mit einer vergrabenen Isolatorschicht - Google Patents

Verfahren zur Simultanen Bildung von Bauelementenkontakten und Rückseitenkontakten auf Wafern mit einer vergrabenen Isolatorschicht Download PDF

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Abstract

Ein Halbleiterbauelementherstellungsverfahren wird bereitgestellt, bei dem eine Bauelementstruktur auf einem Wafer gebildet wird, der ein rückwärtiges Halbleitersubstrat, eine vergrabene Isolatorschicht und eine oben liegende Halbleiterschicht umfasst. Dann wird eine Ätzstoppschicht auf dem Wafer gebildet, der die Bauelementstruktur trägt, und es wird ein Fenster in die Ätzstoppschicht gebildet. Ferner wird eine dielektrische Schicht über der Ätzstoppschicht, die das Fenster aufweist, gebildet. Dann wird ein erstes Kontaktloch durch die dielektrische Schicht und das Fenster bis hinunter zu dem rückwärtigen Halbleitersubstrat simultan mit wenigstens einem zweiten Kontaktloch durch die dielektrische Schicht bis hinunter zu der Bauelementstruktur geätzt. Der Wafer kann ein SOI-Wafer (SOI: Silicon On Insulator) sein und die Ätzstoppschicht und die dielektrische Schicht können durch Abscheiden von Siliziumoxinitrid bzw. Tetraethylorthosilikat gebildet werden. Die Bauelementstruktur kann eine CMOS-Transistorstruktur sein.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die Erfindung betrifft ein Verfahren zur Herstellung von Halbleiterbauelementen unter Verwendung von Wafern mit einer vergrabenen Isolatorschicht, wie etwa SOI-Wafern (SOI: Silicon On Insulator).
  • 2. Beschreibung des Standes der Technik
  • Bei der Herstellung von Halbleiterbauelementen werden SOI-Wafer oder SOI-Substrate verwendet, um eine höhere Isolation zwischen benachbarten Bauelementen in einem integriertem Schaltkreis verglichen mit Bauelementen bereitzustellen, die in Bulk-Wafer hinein hergestellt worden sind. SOI-Substrate sind Silizium-Wafer mit einer dünnen Schicht aus einem Oxid oder aus anderen Isolatoren, die darin vergraben ist. Bauelemente werden in eine dünne Siliziumschicht oberhalb des vergrabenen Oxids hinein hergestellt. Die erhöhte Isolation, die dadurch erzielt wird, kann den „Latch-Up" in CMOS-Bauelementen (CMOS: Complementary Metal Oxide Semiconductor) eliminieren und reduziert weiterhin parasitäre Kapazitäten. Zusätzlich zu der vergrabenen Oxidschicht wird häufig STI (Shallow Trench Isolation) verwendet, um Transistoren oder andere Bauelemente voneinander vollständig zu isolieren.
  • Da das rückwärtige Siliziumsubstrat von den Bauelementen vollständig entkoppelt ist, mittels des vergrabenen Oxids, tendiert das Spannungspotential des Rückseitensubstrats zum Floaten während des Betriebs des Schaltkreises. Dies kann die Performance des Schaltkreises beeinflussen und die Betriebszuverlässigkeit reduzieren.
  • Um zu verhindern, dass das rückwärtige Siliziumsubstrat des Bauelementes floatet, werden spezielle Kontakte gebildet, um das Rückseitensubstrat mit einer Metallschicht zu verbinden, die ein definiertes Potential aufweist. Diese konventionelle Technik ist in den 1a und 1b verdeutlicht.
  • Wird zunächst zu 1a übergegangen, so ist eine SOI-Struktur gezeigt, die ein rückwärtiges Siliziumsubstrat 100, eine vergrabene Oxidschicht 105 und eine obenliegende Siliziumschicht 110 umfasst. Transistorstrukturen 135, 140 sind über der SOI-Struktur gebildet. Wie aus 1a ersichtlich ist, weist die obenliegende Siliziumschicht 110 Isolationsgräben 145, 150, 155 auf, um die Transistorstrukturen 135, 140 voneinander und von weiteren Bauelementen zu entkoppeln.
  • Über der obenliegenden Siliziumschicht 110, den Isolationsgräben 145, 150, 155 und den Transistorstrukturen 135, 140 ist eine Siliziumoxinitridschicht (SiON) 120 abgeschieden, die in nachfolgenden Ätzprozessen als Stoppschicht verwendet wird. Ferner können zwischen dieser Ätzstoppschicht 120 und der obenliegenden Siliziumschicht 110 Silizide 115 gebildet sein.
  • Ferner ist eine TEOS-Schicht (TEOS: Tetraethylorthosilikat) 125 als Maskierungsschicht abgeschieden. Nachdem die Transistorstrukturen 135, 140 und der Kontaktstapel aus Siliziumoxinitrid (SiON) und Tetraethylorthosilikat (TEOS) gebildet worden sind, wird dann eine Fotolackschicht 130 strukturiert, um eine Rückseitenkontaktmaske mit einer Öffnung 160 zum Ätzen eines Kontaktes des rückwärtigen Siliziumsubstrats 100 bereitzustellen.
  • Ist das Rückseitenkontaktmaskenstrukturmuster in der Fotolackschicht 130 einmal definiert, wird der Stapel aus Tetraethylorthosilikat (TEOS), Siliziumoxinitrid (SiON), STI-Material und vergrabenem Oxid bis auf das rückwärtige Siliziumsubstrat 100 heruntergeätzt. Durch diesen Ätzvorgang wird ein Kontaktloch 165 wie in 1b gezeigt, gebildet. Wie aus der Figur ersichtlich ist, ist der Isolationsgraben 145 durch die Bildung des Kontaktloches 165 in zwei Teile 170, 175 geteilt worden. Der Fotolack wird nun durch einen Plasmastrip und einen zusätzlichen nasschemischen Reinigungsschritt entfernt.
  • Ist das rückwärtige Kontaktloch 165 einmal gebildet, findet die Bildung der Kontakte zum Verbinden der Transistorstrukturen 135, 140 statt. Dies wird einen anderen Fotolackschichtstrukturierungsprozess und einen getrennten Ätzschritt erfordern.
  • Der oben beschriebene Stand der Technik ist beispielsweise der DE 100 54 109 A1 entnehmbar. Ergänzend wird auf US 5,965,917 A und US 6,372,562 B1 hingewiesen, die sich ebenfalls mit der Problematik der Substratkontaktierung bei SOI-Strukturen befassen.
  • Somit bringt die konventionelle Technik ein Doppelkontaktverfahren mit sich, das eine signifikante Gesamtätzprozesszeit erfordert und somit zu hohen Herstellungskosten führt.
    •
  • Ein verbessertes Halbleiterbauelementherstellungsverfahren wird bereitgestellt, das verwendet werden kann, um einen Kontakt zu dem Rückseitensubstrat effizienter bereitzustellen und die Kosten der Herstellung der Bauelemente zu reduzieren.
  • Die Erfindung wird durch das Verfahren des Patentanspruchs 1 angegeben.
  • Bevorzugte Ausgestaltungen sind in den Unteransprüchen angegeben.
  • In einer Ausgestaltung wird ein Verfahren zum Herstellen eines Halbleiterbauelements bereitgestellt. Das Verfahren umfasst das Bilden einer Bauelementstruktur auf einem Wafer, wobei der Wafer ein rückwärtiges Halbleitersubstrat, eine vergrabene Isolatorschicht und eine obenliegende Halbleiterschicht umfasst. Das Verfahren umfasst ferner das Bilden einer Ätzstoppschicht auf dem Wafer, der die Bauelementstruktur trägt, das Bilden eines Fensters in der Ätzstoppschicht und das Bilden einer dielektrischen Schicht auf der Ätzstoppschicht, die das darin gebildete Fenster aufweist. Das Verfahren umfasst ferner das simultane Ätzen eines ersten Kontaktloches durch die dielektrische Schicht und das Fenster bis herunter zum rückwärtigen Halbleitersubstrat und wenigstens eines zweiten Kontaktloches durch die dielektrische Schicht bis herunter zu der Bauelementstruktur.
  • In einer anderen Ausgestaltung wird ein Verfahren zum Herstellen eines Halbleiterbauelements bereitgestellt, die das Bilden einer Bauelementstruktur auf einem SOI-Wafer umfasst. Der SOI-Wafer umfasst ein rückwärtiges Siliziumsubstrat, eine vergrabene Isolatorschicht und eine obenliegende Siliziumschicht. Das Verfahren umfasst ferner das Abscheiden einer Schicht aus Siliziumoxinitrid auf dem SOI-Wafer, der die Bauelementstruktur trägt, das Bilden eines Fensters in der Schicht aus Siliziumoxinitrid und das Abscheiden einer Schicht aus Tetraethylorthosilikat auf der Schicht aus Siliziumoxinitrid mit dem darin gebildeten Fenster. Das Verfahren umfasst ferner das simultane Ätzen eines ersten Kontaktloches durch die Schicht aus Tetraethylorthosilikat und dem Fenster bis herunter zu dem Siliziumsubstrat und wenigstens eines zweiten Kontaktloches durch die Schicht aus Tetraethylorthosilikat bis herunter zu der Bauelementstruktur.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die beigefügten Zeichnungen sind in die Beschreibung eingefügt und bilden einen Teil derselben zum Zwecke der Erläuterung der Prinzipien der Endung. Die Zeichnungen sind nicht als die Erfindung nur auf die verdeutlichten und beschriebenen Beispiele beschränkend zu verstehen, wie die Endung gemacht und verwendet werden kann. Weitere Merkmale und Vorteile werden aus der folgenden und genaueren Beschreibung der Erfindung ersichtlich werden, wie in den beigefügten Zeichnungen verdeutlicht, in denen:
    •
  • 1a und 1b Querschnittsansichten einer SOI-Bauelementstruktur in verschiedenen Herstellungsprozessschritten zur Verdeutlichung der konventionellen Technik der Bildung eines Kontaktes zu dem rückwärtigen Siliziumsubstrat sind;
  • 2a und 2b entsprechende Querschnittsansichten zur Verdeutlichung des Herstellungsprozesses gemäß einer Ausgestaltung sind; und
  • 3 ein Flussdiagramm zur Verdeutlichung des Kontaktbildungsprozesses gemäß einer Ausgestaltung ist.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Die verdeutlichten Ausgestaltungen der vorliegenden Erfindung werden unter Bezugnahme auf die Figuren beschrieben werden, in denen gleiche Elemente und Strukturen durch gleiche Bezugszeichen angegeben sind.
  • Wird nun auf die Zeichnungen und insbesondere auf die 2a und 2b Bezug genommen, so werden Querschnittsansichten ähnlich denen, die in den 1a und 1b gezeigt worden sind, bereitgestellt. Wie aus 2a ersehen werden kann, weist eine SOI-Struktur 100, 105, 110 mit Isolationsgräben 145, 150, 155 in der obenliegenden Siliziumschicht 110 Transistorstrukturen 135, 140 auf, die darauf gebildet worden sind.
  • Nachdem die Transistorstrukturen 135, 140 gebildet worden sind und die Ätzstoppschicht 120 abgeschieden worden ist, die aus Siliziumoxinitrid (SiON) bestehen kann, werden eine Fotolackmaske (nicht gezeigt) und ein nachfolgender Ätzschritt verwendet, um ein Fenster 205 in die Ätzstoppschicht 120 hinein zu strukturieren. Das Fenster 205 wird gebildet, um den Ort zu definieren, an dem das rückseitige Siliziumsubstrat 100 kontaktiert werden soll. Das Fenster 205 kann jeden horizontalen Umriss aufweisen, z. B. kann es kreisförmig, oval, quadratisch oder rechteckig sein.
  • Wie aus 2a ersichtlich ist, wird das Fenster 205 über dem Isolationsgraben 145 gebildet, der die Bauelementunterstrukturen 135, 140 voneinander elektrisch entkoppelt.
  • Nachdem das Fenster 205 in die Ätzstoppschicht 120 gebildet worden ist, wird die di- elektrische Schicht 125 abgeschieden, die aus Tetraethylorthosilikat (TEOS) bestehen kann. Dann wird die Fotolackmaske 200 durch einen Lithographieschritt strukturiert. Wie aus 2a ersichtlich ist, wird die Fotolackmaske 200 strukturiert, um Öffnungen 210, 215, 220 aufzuweisen, um den Kontakt zu dem rückwärtigen Siliziumsubstrat 100 sowie Kontakte zu Anschlüssen einer Transistorstruktur zu definieren. Solche Anschlüsse können ein Gate- oder Poly-Gate-, ein Source- und ein Drainanschluß sein.
  • Sind die zahlreichen Kontakte erst einmal auf diese Weise in einer Fotolackmaske definiert worden, so werden Kontaktlöcher 225-235 zu dem rückwärtigen Siliziumsubstrat 100 und den Transistoranschlüssen geätzt, was zu der in 2b gezeigten Struktur führt. In dieser Darstellung wurde die Fotolackschicht 200 bereits entfernt, z. B. durch einen Plasmastrip und einen zusätzlichen nasschemischen Reinigungsschritt.
  • Wie in 2b gezeigt, wird ein Kontaktloch 225 durch den Stapel aus der Tetraethylorthosilikatschicht (TEOS-Schicht), der Ätzstoppschicht 120, dem STI-Material, das den Isolationsgraben 145 gebildet hat, und dem vergrabenen Isolator 105 hindurchgeätzt, der zwischen der rückseitigen Siliziumschicht 100 und der obenliegenden Siliziumschicht 110 liegt. Somit wird das Kontaktloch 225 durch das Fenster 205 hindurch gebildet, das in einem früheren Prozessschritt geöffnet worden ist.
  • Da das Fenster 205 über dem Isolationsgraben 145 gebildet worden ist, der die Bauelementunterstrukturen 135, 140 voneinander elektrisch entkoppelt, wird der Isolationsgraben 145 durch die Bildung des Kontaktlochs 225 in zwei Teile 170, 175 geteilt.
  • Die Kontaktlöcher 230, 235, die bei der Bildung des Kontaktlochs 225 simultan gebildet werden, werden durch den Stapel aus der Tetraethylorthosilikatschicht (TEOS-Schicht) und der Ätzstoppschicht 120 hindurchgeätzt. Die Kontaktlöcher 230, 235 dienen dazu, Kontaktanschlüsse der Bauelementunterstrukturen 135, 140 zu erreichen, wie etwa die Gate-, Source- oder Drainkontakten von Transistoren o. ä.
  • Es ist anzumerken, dass der horizontale Umriss jedes der Kontaktlöcher 225-235 so gewählt werden kann, dass den jeweiligen Erfordernissen des Chip-Layouts gefolgt wird. Die Umrisse können prinzipiell von willkürlichem Verlauf sein, jedoch ist anzumerken, dass in einer Ausgestaltung der Umriss des Kontaktlochs 225 im wesentlichen derselbe wie der Umriss des Fensters 205 ist, durch den das Kontaktloch 225 gebildet wird.
  • Es kann aus einer Betrachtung der 2a und 2b ersehen werden, dass die dargestellte Ausgestaltung ein Verfahren bereitstellt zum Bilden eines Rückseitensubstratkontakts simultan mit dem Kontaktätzschritt, der das Gate, die Source, etc mit den oberen Metallschichten verbindet. Somit vermeidet die Erfindung in vorteilhafter Weise die Notwendigkeit eines gesonderten Lithographie- und Ätzschrittes zum Bilden der Rückseitenkontakte. Dies reduziert die Gesamtherstellungskosten signifikant, da die Gesamtätzzeit und die Komplexität reduziert werden.
  • In der obigen Ausgestaltung ist der verwendete Halbleiter Silizium (Si). In anderen Ausgestaltungen können andere Halbleiter wie etwa Germanium (Ge), Galliumarsenid (GaAs) oder organische Halbleiter verwendet werden.
  • Während die Ätzstoppschicht 120 in der obigen Ausgestaltung als durch Abscheidung von Siliziumoxinitrid (SiON) gebildet beschrieben worden ist, ist anzumerken, dass andere dielektrische Materialien wie etwa beispielsweise Siliziumnitrid (z. B. Si3N4) verwendet werden können, vorausgesetzt, dass sich das Material hinsichtlich der Struktur ausreichend von den anderen in der Struktur verwendeten Materialien unterscheidet, so dass nachfolgende Ätzprozesse durch die anderen Schichten hindurchätzen können, während sie im wesentlichen bei der Ätzstoppschicht aufhören.
  • Ferner sind die obigen Ausgestaltungen nicht auf die Verwendung von Tetraethylorthosilikat (TEOS) in Schicht 125 beschränkt. Vielmehr kann jedes andere geeignete dielektrische Material verwendet werden.
  • Die vergrabene Isolatorschicht 105 kann ein Oxid sein, z. B. Siliziumdioxid (SiO2), jedoch kann sie in anderen Ausgestaltungen aus jedem anderen isolierenden Material wie etwa Siliziumnitrid hergestellt werden.
  • Wie oben unter Bezugnahme auf die 1a und 1b erwähnt worden ist, kann eine Schicht 115 aus Siliziden zwischen der obenliegenden Siliziumschicht 110 und der Ätzstoppschicht 120 gebildet werden (s. 2a und 2b). Silizide sind typischerweise Titaniumsilizide oder Kobaltsilizide, sie können jedoch auch unter Verwendung anderer Metalle gebildet werden, einschließlich Tantal, Nickel, Wolfram, Molybden und Platin.
  • Darüber hinaus ist anzumerken, dass die Erfindung nicht auf die Verwendung einer spezifischen Art von Fotolack beschränkt ist. Vielmehr können sowohl ein positiver als auch ein negativer Fotolack verwendet werden, um die verschiedenen Strukturen zu definieren.
  • In den obigen Ausgestaltungen sind die Bauelementunterstrukturen 135, 140 als Transistorstrukturen beschrieben worden. In diesen Ausgestaltungen sind die Transistorstrukturen unter Verwendung der CMOS-Technik (CMOS: Complementary Metal Oxide Semiconductor) aufgebaut worden. Es ist jedoch anzumerken, dass andere Transistorstrukturen stattdessen verwendet werden können, einschließlich solcher Transistorstrukturen, die unter Verwendung anderer MOS- oder MIS-Techniken (MOS: Metal Oxide Semiconductor; MIS: Metal Insulator Semiconductor) aufgebaut werden, oder sogar bipolare Transistorstrukturen. Darüber hinaus existieren andere Ausgestaltungen, in denen die Bauelementstrukturen 135, 140 keine Transistoren enthalten, sondern andere integrierte elektronische Bauelemente, aktive oder passive, einschließlich Dioden, Kondensatoren oder Widerstände.
  • Ausgehend von diesen Erläuterungen ist 3 ein Flussdiagramm, das den Kontaktbildungsprozess verdeutlicht, der bisher unter Bezugnahme auf die 2a und 2b diskutiert worden ist. In Schritt 300 wird ein CMOS-Bauelement oder eine andere Bauelementstruktur 135, 145 gebildet. Dann wird eine Ätzstoppschicht 120 abgeschieden, die aus z. B. Siliziumoxinitrid (SiON) besteht. Ferner wird im Schritt 320 ein Fenster 205 in die Ätzstoppschicht hinein gebildet und die Isolatorschicht 125 in Schritt 330 abgeschieden, um die gesamte Topographie zu bedecken, die bisher gebildet worden ist. Nach der Strukturierung der Fotolackmaske 200 in Schritt 340 werden ein oder mehrere Kontaktlöcher 230, 235 zu dem in Schritt 300 gebildeten CMOS-Bauelement und ein Kontaktloch 225 zu dem Rückseitensubstrat 100 in Schritt 350 simultan geätzt. Der Fotolack 200 wird dann in Schritt 360 entfernt, z. B. durch einen Plasmastrip und einen zusätzlichen nasschemischen Reinigungsschritt, so dass die Kontaktlöcher in Schritt 370 mit Metall gefüllt werden können.
  • Während die Erfindung unter Bezugnahme auf die physikalischen Ausgestaltungen beschrieben worden ist, die in Übereinstimmung damit konstruiert worden sind, wird Fachleuten ersichtlich sein, dass zahlreiche Modifikationen, Variationen und Verbesserungen der vorliegenden Erfindung im Lichte der obigen Lehren und innerhalb des Umfangs der beigefügten Ansprüche gemacht werden können, ohne von der Idee und dem beabsichtigten Umfang der Erfindung abzuweichen. Zusätzlich sind solche Bereiche hier nicht beschrieben worden, in denen davon ausgegangen wird, dass sich Fachleute auskennen, um die hier beschriebene Erfindung nicht unnötig zu verschleiern. Es ist demgemäss zu verstehen, dass die Erfindung nicht durch die spezifisch verdeutlichten Ausgestaltungen, sondern nur durch den Umfang der beigefügten Ansprüche beschränkt wird.

Claims (12)

  1. Verfahren zum Herstellen eines Halbleiterbauelements, umfassend: Bilden (300) einer Bauelementstruktur (135, 140) auf einem Wafer, wobei der Wafer ein rückseitiges Halbleitersubstrat (100), eine vergrabene Isolatorschicht (105) und eine obenliegende Halbleiterschicht (110) umfasst; Bilden (310) einer Ätzstoppschicht (120) auf dem Wafer, der die Bauelementstruktur trägt; Bilden (320) eines Fensters (205) in der Ätzstoppschicht (120); Bilden (330) einer dielektrischen Schicht (125) auf der Ätzstoppschicht (120), die das darin gebildete Fenster aufweist; und Simultanes Ätzen (350) eines ersten Kontaktloches (225) durch die dielektrische Schicht (125) und das Fenster (205) bis hinunter zu dem rückseitigen Halbleitersubstrat (100) und wenigstens eines zweiten Kontaktloches (230, 235) durch die dielektrische Schicht (125) bis hinunter zu der Bauelementstruktur.
  2. Verfahren nach Anspruch 1, wobei der Halbleiter Silizium und der Wafer ein SOI-Wafer (SOI: Silicon On Insulator) ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Ätzstoppschicht (120) durch Abscheiden von Siliziumoxinitrid gebildet wird.
  4. Verfahren nach Anspruch 1 oder 2, wobei die Ätzstoppschicht (120) durch Abscheiden von Si3N4-Siliziumnitrid gebildet wird.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei die dielektrische Schicht (125) durch Abscheiden von Tetraethylorthosilikat gebildet wird.
  6. Verfahren nach einem der Ansprüche 1 bis 4, wobei die dielektrische Schicht (125) durch Abscheiden von Siliziumdioxid gebildet wird.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei die Bauelementstruktur eine CMOS-Bauelementstruktur (CMOS: Complementary Metal Oxide Semiconductor) ist.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei die vergrabene Isolatorschicht (105) eine Oxidschicht ist.
  9. Verfahren nach einem der Ansprüche 1 bis 8, wobei die Bauelementstruktur eine erste Bauelementunterstruktur (135) und eine zweite Bauelementunterstruktur (140) umfasst; die obenliegende Halbleiterschicht einen Isolationsgraben (145) zum elektrischen Entkoppeln der ersten und zweiten Bauelementstruktur aufweist; und das Fenster über dem Isolationsgraben (145) gebildet wird.
  10. Verfahren nach einem der Ansprüche 1 bis 9, wobei die Bauelementstruktur eine Transistorstruktur ist und das wenigstens eine zweite Kontaktloch (230, 235) zu wenigstens einem Kontaktanschluss der Transistorstruktur heruntergeätzt wird.
  11. Verfahren nach Anspruch 10, wobei die Transistorstruktur eine MOS-Transistorstruktur (MOS: Metal Oxide Semiconductor) ist und der wenigstens eine Kontaktanschluss wenigstens einer der folgenden Anschlüsse ist: der Gate-, Source- oder Drainanschluss des Transistors.
  12. Verfahren nach einem der Ansprüche 1 bis 11, wobei das Fenster durch Ätzen der Ätzstoppschicht (120) unter Verwendung einer ersten Fotolackmaske gebildet wird und das erste und zweite Kontaktloch (225; 230, 235) unter Verwendung einer zweiten Fotolackmaske (200) geätzt wird.
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