DE1959870A1 - Teilerlose Speicherschaltung mit Feldeffekttransistoren - Google Patents
Teilerlose Speicherschaltung mit FeldeffekttransistorenInfo
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Description
1953870
North American, iiockwell Corporation, El Segimdo, Calif./USA
Teilerlose Speicherschaltung mit Feldeffekttransistoren
Die Erfindung bezieht sich auf eine nicht löschende, teilerlose
Speicherschaltung mit Feldeffektelementen, bei der ein
schaltzustandsabhängig bzw. konditional geschalteter Kondensator
als Speicherelement dient.
Bekannt sind konditional geschaltete .Kondensatoren, deren
Kapazität zwischen einem Substrat- und einer liingangselekfcrode
als Funktion der Spannung seiner-festgemachten* (fixierten) Platte geschaltet wird. Eine Platte ir«i t dea unter der
festgemachten Platte liegenden Substrat wird auf die Eingangselektrode
geschaltet, wenn die angelegte Spannung die Schwell·
spannung des Elementes überschreitet. Wenn die angelegte
Spannung unter dwr ichwellspannung bleibt, wird die Platte
auf das substrat geschaltet»
- 1 009839/185 6 BADORiGlNAl.
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Dieses Element läßt sich in einer teilerlosen Speicher- oder
Gedäehtnissehaltung als Speicherkosadesisator verwenden, das
außerdem den Vorteil bietet, daß die Spannung, die einer
Steuerelektrode eines Feldeffektelsiaeates zugeführt wirds- um
ein Ausgange signal zu erzeugen, das den Schaltzustand (logic
state) der gespeicherten Information anzeigt, erhöht wird.
Infolge dieser Erhöhung der Steuerspannung läßt sich, die
Ausgaixgselelcfcrpde des PeldefiTektelementes auf einen höheren
Spannungswert aussteuern,als dies normalerweise der Fall ist«
Durch die Erfindung soll eine Schaltung geschaffen, werden,
die mit weniger Bauteilen ausführbar ist und die mit sinusförmigen
Signalen als Lese- und Schraibtaktsignalen arbeitet,
da sinusförmige Signale einfacher zu erzeugen und zu erhalten
sind, als Signale mit sehr steilem Anstieg und Abfall, insbesondere
wenn, die die Taktsignale führenden -Leiter relativ
halle d age präg te Kapazitäten aufweisen «
Die erfinduEigsgamäße, nach einem Spe&clierzylilus' arbeitendes,
teilerlose Speicherschaltung ist gekeamseichsaet diircli ©ine.
Einrichtung; die der Schaltung ein. ü&n Schaltzustand, der
speicherndes! Information wiedergebeiados Potential suführte
sowie ctaresla ©iae Eingangselektrode niüeL durch einen
tor mit ©ines· festgemachten, und mis dar genannten E
verbundenes* "Platte, dessen Kapazität In Funktion des Schaltaustaad.es
der zu speichernden Information, kontlitiosiai auf die
Eingangs©lektroel© schaltbar ist.
Die t©ilei-lose Speicher schaltung arbeitet jnifc eiiieiii Kondensator·,
als Speiclierelenient s dessen liapasität awiachön ©isfiei? Ein.-gaagsslektsrodö
und oiiieni. Substrat sciisiltbor istp nnu snjar in
s der Spanai»ngf die den zu speichernden Sahtiltsustand
oies?ta \I®nn in einer sclciaeEa ^ogii!iseli,altuwg'©Ine.
οΊκεάΐ'Θ 13EiH.!?)S! gespeichert wird, indess d©s.' fegfegeraachten
Platte dos'iiomdGtisators @1ηβ" Spannung zugeführt wird, die die
Inversionsschwells des Substrates überschreitet, so wird die
zweite Kondensatorplatte durch Oberflächeninversion, vom
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Substrat isoliert und. mit der Eingangselektrode verbunden.
Die Kapazität wird dadurch auf die Eingangselektrode geschaltet. Bei Speicherung einer binären "Null", d.h. also, wenn
die der festgemachten Platte zugeführte Spannung kleiner ist als die Inversionsschwel!spannung des Substrates, so findet
keine Überflächeninversion, statt und die Kapazität bleibt
mit dem Substrat, normalerweise auf Massepotential, verbunden.
'Wahrend der Leseperiode wird der Eingangselektrode des Kondensators
ein Lesetaktsignal zugeführt. ¥enn während der vorhergehenden Schreibperiode eine binäre "Eins" gespeichert
wurde, so wird die Spannung an der festgemachten Platte durch
das Lesesignal erhöht und dient als Steuerspannung für einen
Feldeffekttransistor. Außerdem gelangt das Lesesignal auf
eine Elektrode des Feldeffekttransistors. Die Spannung an del
festgemachten Platte ist um mindestens einen Schwellwert
(absoluter Wert) höher als die Lesesignalspannung, so daß die
andere Elektrode des Transistors auf den Wert des Lesesignales ausgesteuert wird, das. den Schaltzustand der gespeicherten
Information wiedergibt.
Bei Speicherung einer binären "Null" ist die zweite Kondensatorplatte
nicht mit der Eingangselektrode des Kondensators verbunden, so daß ein der Eingangselektrode zugeführtes Lesesignal
von der festgemachten Platte des liondensators isoliert
i-öt und das Feldeffektelement nicht eingeschaltet wird.
An den gemeinsamen Eingangs-Ausgangsanschluß der Speicherschaltung
kann ein zweiter Kondensator angeschlossen werde:
zum Speichern einer Ladung in Funktion der Ladung, die vcr dem konditional geschalteten Kondensator gespeichert v
Die Ladung des Kondensators wird bei jeder Leseperiode des Speicherzyklus' regeneriert, so daß bei jeder Schreibperiode,
wenn die Schaltung nicht adressiert wird, die regenerierte Ladung zur Wiederherstellung der Ladung am konditional geschalteten
Kondensator di«nt, sowie auch der Ladung der mit
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BAD ORIGINAL
A Of O Ot??!
dem konditional geschalteten Kondensator verbundenen Ladungder
eingeprägten Kapazität. Die Speicherschaltung ist somit^
regenerativ.
Zur Steuerung der den Speicher bildenden Schaltungen können sinusförmige Taktsignale verwendet werden.
Die in Form eines Spannungspotentiales vorliegende Information
wird in lesbarer Form geschrieben und in der Speicherschaltung regeneriert, ohne daß ein Widerstands-Spannungsteiler
erforderlich ist.
Zur ausführlicheren Erläuterung der Erfindung wird auf die
Zeichnung Bezug genommen. Es zeigt:
Fig. 1 ein Schaltschema einer Ausführungsform einer teiler—
freien, nicht löschenden Speicherschaltung mit einem
konditional geschalteten Kondensator als Speicher— und Spannungsboosterelement,
Fig. 2 eine weitere Ausführungsform der Schaltung nach Fig. J,
Fig. 3 eine detaillierte Darstellung der in den Fig. 1 und
gezeigten Kombination eines schaltbaren Kondensators und eines Standardfeldeffekttransistors,
Fig. h ein Diagramm der Taktsignale bzw. anderer Signale»
die bei den Speicherschaltungen nach den verschiedenen Figuren während eines Speicherzyklus' verwendet
werden,
Fig. 5 ein Diagramm sinusförmiger Taktsignale und anderer
Signale für die Speicherschaltungen und
Fig. 6 ein Teil einer Adresserimatrix eines Spei eher sy ste
unter Verwendung einer Vielzahl teilerloser Speicher— söhaü tung-on mit einem konditional geschalteten RonoUm
s η 1 or.
ι,
™~ 'τ "
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,* 1 zeigt eine schematische Darstellung einer Ausführungs-
farai der teilerlosen Schaltung 1. Fig. 3 zeigt die äquivalente
Schaltung des in Fig. 1 mit der Bezugsziffer 30 versehenen
Teiles, der einen konditional geschalteten Kondensator 2 aufweist, «lessen festgemachte Platte 3 mit der Steuerelektrode h
des HÜS-Elernentes 5 verbunden ist. In Fig. 2 sind der Kondensator
2 und das MOS-Element 5 mit der Bezugsziffer 30' versehen.
Das Symbol mit zwei parallelen Linien dient zur Darstellung der Kombination.
Vor der weiteren Beschreibung der Fig„ 1 soll zunächst Fig. 3
beschrieben werden. Der Kondensator 2 enthält eine Platte 6, äL&r konditional mit der Eingangselektrode 7 verbunden wird»
in Funktion des Spannungspotentiales an der festgemachten
Platte 3· Die Art und Weise, auf die die Kapazität des Kondensators 2 zwischen einem Bezugspotential, etwa dem Potential
eines nicht gezeigten Substrates und einer Eingangselektr-ode
geschaltet wird, wurde im Vorhergehenden erläutert. LtEe Elektrode 3 des Feldeffektelenientes 5 ist ebenia Ils mit
dear KingangsanSchluß 7 verbunden. Die Elektrode 9 des Elementes
3 (Fig. i) steht mit der Elektrode 10 des Feldeffekteleinentes
1 1 in Verbindung.
Wie Fig. 1 ferner zeigt, ist die Elektrode 13 des MOS-Elementes
It mit einer gemeinsamen Eingangs-Ausgangsleitung i4 verbuadea,
die durch eine in Fig. 6 teilweise gezeigte Adressenmatrix
zum Ausgangsanschluß eines Speiehersystems führt. Die
Steuerelektrode 12 des MOS-Elementes 11 erhält ein Lesesignal
zum Aussteuern der Elektrode 13 des Elementes.
D<«r Kondensator 15 ist zwischen die gemeinsame Eingangs-Ausgangsleitung
lh und das Substrat des Kristallplättchens (chip), in. «lern da» Speicherelement-geformt ist, zur Wiederherstellung
der- Spannung am konditional geschalteten Kondensator 2 gescfsal
tot. D.'As Substrat ist als Masseanschluß dargestellt, kann
aber auch in anderen Ausfiihrungaformen mit einem von Masse—
potential abwei chHiiden Bezugspotential vorgespannt sein.
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Die Schaltung nach Fig. 1 enthält auch ein MOS-Element 16',
das mit einer Elektrode 17 an die gemeinsame Eingangs-Ausgangsleitung
i4 angeschlossen ist, sowie eine weitere Elektrode
18, die mit der festgemachten Platte 3 des Kondensators
2 und mit der Steuerelektrode k des MOS-Elementes 5.
(Fig. 3) in Verbindung steht. Die den Elektroden k und l8
sowie den Leitungen zwischen den zwei Elektroden zugeordnete
eingeprägte Elektrodenkapazität ist durch den gestrichelten Kondensator 20 zwischen den Elektroden 4, 18 und Masse angedeutet. Die eilgeprägte Kapazität wird gleichzeitig mit dem
Kondensator 2 aufgeladen. Der Masseanschluß dient, wie oben erwähnt, zur Anzeige des Potentials des Substrats. Das MOS-Element
16 weist außerdem eine Steuerelektrode 19 auf, die
ein Schreibtaktsignal zur Aussteuerung der Elektroden 18 auf das an der Elektrode 17 auftretende Potential erhält. -
Zur Erläuterung der Wirkungsweise der Schaltung wird auf die
Fig. 4 und 5 Bezug genommen. Zur Steuerung der Schaltung
können die beiden dort gezeigten Signalarten dienen. Bevor-:
zugt werden jedoch sinusförmige Taktsignale nach Fig. 5> da sie sich einfacher herstellen lassen,als die in Fig. k gezeigten Signale mit steilem Anstieg und Abfall. :
Die Schaltung 1 wird bei einem Adressensignal 22 "Eins"
adressiert. Während der Adressierzeit der Schaltung kann die
Information in der Schaltung aufgeschrieben oder abgelesen werden. Ein Speieherzyklus setzt sich zusammen aus einer
Leseperiode, einer Schrelbperiode und einer Rückstellperiode.
Die Rückstellperiode des Speieherzyklus' wird bei Fig* 6
beschrieben.
Während der Schreibperiode des Speicherzyklus' wird das
Schreibtaktsignal 2h gleich "Eins", so daß das auf der gemeinsamen
Eingangs-Ausgang sieitung \K auftretende Potential
auf die Platte 3 des Kondensators 2 gegeben wird. Wenn das Potential die Inversionsschwellspannung überschreitet, erfolgt
die Inversion in dem Substratbereich unter der Platte 3 zur
. =: -.·■■■■■ - 6 -
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Bildung der mit dem Eingangsanschluß 7 verbundenen Platte Zur Erläuterung sei angenommen, daß eine über der Inversionsschwelle liegende Spannung eine binäre "Eins" darstellt. Eine
unter dem Schwellwert liegende Spannung, gewöhnlich mit Massepotential, stellt eine binäre "Null" dar* Dadurch wird
bei Speicherung einer binären "Eins" die Kapazität des Kondensators 2 auf die Eingangselektrode 7 geschaltet, während
bei Speicherung einer binären "Null" die Kapazität mit dem Substrat verbunden bleibt, das von der Eingangselektrode
isoliert ist· Der Kondensator 15 wird ebenfalls während der Schreibperiode in Funktion der gespeicherten Information
axif geladen.
Während des Leseintervalls im Speieherzyklus wird das Lesetaktsignal
23 gleich "Eins" und eine negative Spannung auf die Eingangselektrode 7 gegeben, die auch mit der Elektrode
3 des MOS-Elementes 5 und der Steuerelektrode 12 des MOS-Elernentes
11 verbunden ist. Wenn man voraussetzt, daß eine Spannung gleich einer binären "Eins" vom Kondensator 2 der
Schaltung zuvor gespeichert wurde, so wird bei einem Lesetaktsignal
"Eins" die Spannung an der Steuerelektrode h etwa
um den Betrag des Lesesignales erhöht. Da die Elektrode 3
mit dem Lesetaktsignal in Verbindung steht und da die Steuerspannung
um den Betrag über dem Lesetaktsignal liegt, den die
anfangs während der Schreibperiode der Platte 3 zugeführte Spannung aufwies, geht die Elektrode 9 des MOS-Elementes 5
auf das negative Potential 21 des Lesesignales 23. Gleichzeitig wird das MOS-Element 11 durch das Lesesignal eingeschaltet
und die Ausgangselelctrode 13 auf die Lesesignalspannung abzüglich eines Schwellwertes ausgesteiiert. Diese
Spannung erscheint auf der gemeinsamen ßingangs-Ausgangslel-·
tung i'l und stellt die binäre "Eins" der gespeicherten luforniatio-n
dar. Wenn diese Spannung die vom Kondensator 15 w'ilixr»nd
des Schreibens- gespeicherte Spannung überschreitet, <<
<> wird die Spannung «irliöht.
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Bei Speicherung einer binären "Null" ist die gemeinsame Eingangs
-Ausgangs leitung mit Massepotential verbunden und die
Kapazität des Kondensators 15 entsprechend geladen. Wenn vorher eine binäre "Eins" gespeichert wurde, so wird der Kondensator
wie auch die Kondensatoren 2 und 20 nach Masse entladen, während bei vorheriger Speicherung einer binären "Null"
die Kondensatorladung gleichbleibt. Wenn das Schreibsignal Zk
gleich "Eins" wird, so gelangt das Massepotential auf der Leitung "\k an die Platte 3 und die Steuerelektrode 4. Da das
Potential unter einem Schwellwert liegt, bleibt die Kapazität des Kondensators 2 mit dem Substrat verbunden bzw. wird mit
diesem verbunden, wodurch die Eingangselektrode 7 von der
Steuerelektrode k isoliert wird. Während der Leseperiode
bleibt das MOS-Element 5 abgeschaltet, wodurch die gemeinsame
Eingangs-Ausgangsleitung an Masse bleibt und dadurch anzeigt, daß eine binäre "Null" von der Speicherschaltung gespeichert
wurde.
In jedem Speicherzyklus, in dem die Schaltung nicht adressiert wird, wird das MOS-Element 16 vom Schreibtakt signal· 2k eingeschaltet
und ermöglicht es dem Kondensator 15» Ladung auf die
Kondensatoren 2 und 20 zu geben und eine eventuell von diesen
Kondensatoren abgeflossene Ladung zu ersetzen. Der Kondensator 15 wird, wie oben erwähnt, während jeder Leseperiode
durch das Lesetaktsignal regeneriert, da die Elemente 5 und
11 eingeschaltet sind.
Wenn nach einer binären "Eins" eine binäre "Null" gespeichert
wird, so werden die Kondensatoren 2, 15 und 20 während der Schreibperiode entladen. Darauf bleibt der Kondensator 15 in
jedem Speicherzyklus, in dem die Schaltung nicht adressiert wird, entladen und das Element 5 bleibt abgeschaltet. Dadurch
bleiben auch die Kondensatoren 2 und 20 entladen, auch wenn das Element 16 durch das Schreibtaktsignal 2k periodisch
eingeschaltet wird.
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Fenn auch die Arbeitsweise der Schaltung sich nicht ändert,
wenn das Schreibtaktsignal Z6 und das Lesetaktsignal 27 Sinusform besitzen, so wird doch das ganze mit dieser Schaltung arbeitende System verbessert. Die sinusförmigen Signale
sind in Fig. 5 gezeigt. In Schaltungen, die nicht exakt arbeiten, wenn sich Lese- und Schreibtaktsignale überlappen,
ist die Anstiegs- und Abfallzeit der Takt signale ein kennzeichnender Faktor bezüglich der Gesamtgeschwindigkeit der
Speicherschaltung. Die Schaltung nach Fig. 1 arbeitet mit
den in Fig. 5 gezeigten sinusförmigen Signalen einwandfrei.
Die Schaltung nach Fig. 2 arbeitet ebenfalls einwandfrei, wenn das Signal dem Element 67 in Fig. 6 zeitlich richtig
zugeführt wird. Das Hauptmerkmal der Schaltung nach Fig. 2 besteht darin, d aß nur ein Element (11) im Weg des Stromes
zwischen dem Lesetakt 7 und der gemeinsamen Eingangs-Ausgangsleitung 14 liegt. Infolgedessen ist eine geringere Impedanz
zwischen dem Anschluß 7 und der gemeinsamen Eingangs-Ausgangsleitung 14 vorhanden. Deshalb kann die Schaltung nach Fig.
unter Umständen schneller arbeiten als diejenige nach Fig.
Die in den Fig. k und 5 gezeigten Rücketeilsignale 25 und 25*
werden bei Fig. 6 beschrieben« Zur Andeutung der Dauer eines Zyklus* sind die Markierungen 28 und 28' eingetragen.
Die Aus führung»form nach Fig. 2 stimmt mit derjenigen nach
Fig. 1 Uberein mit der Ausnahme, daß die Elektrode 9 des MOS-Elententes 5 nit der Steuerelektrode 12 des MOS-Elementes 11
und die Elektrode 10 de« MOS-Eleaentes 11 mit der Eingangselektrode 7 verbunden*1st und ηloht »it der Elektrode 9 des
MOS-Elementes 5· Die übrigen Schaltungeteile und Verbindungen
sind gegenüber Fig. 1 ungeändert.
Zur Erläuterung der Wirkungsweise der Sohaltung nach Fig. 2 *
werden die Takteignale nach den Fig. k und 5 betrachtet. Es
wird auf die in Fig. 5 gezeigten Takteignale Bezug genommen,
obgleich sich» wie erwähnt, auch andere Signalarten verwenden
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lassen. Die Signale nach Fig. 3 sind für die Schaltung nach
Fig. 1 vorteilhaft und lassen sich in beiden Schaltungen bei genauer Taktfolge des Schreibintervalles verwenden. Bei
sinusförmigen Signalen vermeidet man die Schwierigkeiten,
die oft bei Signalen mit steilem Anstieg und Abfall nach Fig. k auftreten. Das Problem wäre nicht vorhanden, wenn die
Signale von einem zum anderen Potentialr ζ .B8* von Masse- auf
negatives Potential ohne Verzögerung geschaltet werden könnten. In der Praxis erfordert jedoch das Schalten von einem
Potential zum anderen ein gewisses Zeitintervall, das von der Steuerbarkeit und dem Kapazitätswert der Leitung abhängt.
In Schaltungen, die bei sich überlappenden Lese- und Schreibf taktSignalen nicht einwandfrei arbeiten, muß die Zeitfolge
dieser Signale zur Erzielung einer Übergangszeit gedehnt werden.
Die Information einer binären "Eins" wird von der Schaltung
1 aufgezeichnet, indem eine negative Spannung auf die Platte
3 des Kondensators 2 gegeben wird, wodurch die Elektrode 9 des MOS-Ele«ente· 5 auf das negative Potential des Lesetaktsignal es 27 während des Leeelntervalles im Speicherzyklus
gesteuert wird* Gleichzeitig erhält die Steuerelektrode 12 das Lesetaktsignal 27 von der Elektrode 9. Die Elektrode λJ
des MOS-Elementes 11 geht auf den ¥ert des Lesetaktsignalee
k 27 an seiner Elektrode 10 abzüglich der Schwellspannung des
Elementes 11. Di· an der Elektrode 13 auftretende Spannung
repräsentiert dl· in der Schaltung gespeicherte Information
einer binären "Eins".
Der Kondensator 15 wird in jeden Lesezyklus regeneriert und
teilt seine Ladung mit den Kondensatoren 20 und 2 während der Schreibintervalle» in denen die Schaltung 1 nicht adressiert wird, so wie dies bei Fig. 1 beschrieben wurde.
Nach Speicherung einer binären "Null" bleiben das MOS-Element
5 und das MOS-Element 11 abgeschaltet und die Eingangs-Ausgangs leitung 1U ist während der Schreibperiode an Masse.
■ . - 10 -
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Wenn nach einer binären "Eins" eine binäre "Null" gespeichert ward, so wird der Kondensator 2 über die gemeinsame Eingangs-•Ausgangsleitung
Ik auf das Massepotential der Platte 3 entladen»
Sobald die Spannung an der Platte 3 die Schwellspannung
unterschreitet, schaltet die Kapazität zum Substrat zurück
und trennt die Steuerelektrode ^t vom Singangsansch luß 7.
Gleichzeitig schaltet auch das MQS-Element 5 ab, wodurch das
MOS-Elenient 11 ebenfalls abgeschaltet wird.
Infolge der -Verbindung der Elektrode 9 mit der Steuerelektrode
12 des MOS—vileinenfces 11 ist es wesentlich, daß die der Elektrode
12 zugeordnete eingeprägte Kapazität während der Periode nach Hasse entladen wird, in der die Information
"Null", die Information "Eins" ersetzt. Andernfalls würde
nach dem Abschalten des MOS-Element es 5 eine Ladung an der
Elektrode 12 verbleiben, wodurch das MOS-Element 11 etwas
eingeschaltet wäre und die Elektrode 13 während des Leseintervalles
auf ein. von "Null" abweichendes Potential käme. Zur
Vermeidung eines solchen "Einfangens" der Ladung muß darauf geachtet werden, daß die Schreibinformation der Schaltung
über die Leitung lh -während der Periode zugeführt wird, in
der das Lesesignal einen zwischen dem Schwellwert der MOS-Dlemente
liegenden Wert aufweist. Das bedeutet mit anderen Αϊ orten,, daß die Informationen einer binären "Null" (Masse)
erst dann auf der Leitung 1^1 auftreten darf, wenn das Lesetaktsignal bewirkt hat, daß die (nicht gezeigte) der Steuerelektrode
12 des MOS-Elementes 11 zugeordnete eingeprägte
Kapazität auf eine unter einer Schwellspannung liegende
Spannung entladen ist. Wenn beispielsweise die Punkte A und B die Schwellspannungen der- Elemente darstellen, darf die
Schreibinformation erst dann auf der Leitung lh auftreten,
wenn das Lesesignal zwischen den Punkten C und D liegt.
Es wird noch darauf hingewiesen, daß auch die auf der Leitung
1k als Potential auftretende Information über das MOS-Element
16 direkt in der Schaltung aufgezeichnet wird. Ebenso wird die von der Schaltung abgelesene Information direkt über das MOS-
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1953370
Element 11 abgelesen. In keinem Fall ist zur Erzielung der
gewünschten Ausgangs spannung eine Spannungsteilerwirkung
zwischen zwei oder mehreren MOS-Elementen erforderlich.
Wie Fig. 5 zeigt, ist jedoch während der Zeit, in der das
Schreibsignal 26 seinen maximalen negativen Wert besitzt, das Lesesignal auf seinem maximalen Massewert, so daß in der
Zeit, in der sich der Kondensator· 2 von seiner negativen
Spannung auf eine unter einem Schwellwert des nicht gezeigten Substrats liegende Spannung entlädt, die den Elektroden 9 und
12 zugeordnete Kapazität auf weniger als einen Schwellwert entladen wird.
Fig. 5 zeigt(eine schematische Darstellung der Speicherschaltung
50 mit einem Teil der Adressenmatrix 51· Die Adresseninatrix
umfaßt eine Vielzahl von MOS-Elementen 52 bis 53 mit
dem Stand A der Matrix, MOS-Elemente 5^- bis 55 mit dem Stand
B und MOS-Elemente 56 bis 51 mit dem Stand C. Die weggelassenen
Elemente sind nur gestrichelt angedeutet. Die MUS-BIeinente
werden in jedem S-^ and durch Signale SAO . . .SA7· · · SBO. . *.
SB7 und SCO... SG7" adressiert, die den Steuerelektrode! zugeführt
werden, wenn die Elemente in Abhängigkeit von den
Speicherschaltungen 5<-> bis 59 adressiert werden.
Die als Blöcke gezeigten Speiehorsehaltungen stimmen mit den
in den Fig. 1 bis 3 gezeigten Schaltungen überpin. An den
Eingängen der Schaltung stehen die beschriebenen Lese- und
Schreibtaktsignale an. Außerdem gehören zu den Ständen df>r
Adressenmatrix die Rückstellelemente 60, 61 und 62 für die
Stände A, B und 0. Die Rückstellelemente werden nach jeder
Schreibperiode des Speicherzyklus1 durch die in den Fig. 4
und 5 gezeigten Rückstellsignale 25 und 25' eingeschaltet und
schalten die eingeprägte Kapazität der Elektroden und Leiter
dos Systems vor der Leseperiode an Masse.
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1953370 Ji
Die Adresserunatrix 51 steht mit dem Dateneingangsanschluß 63
in Verbindung, wenn eine Information in eine adressierte Speicherschaltung geschrieben wird. Die Adressenmatrix 51 ist
mit einem Element 69 verbunden, das den Datenausgangsanschluß
6k aussteuert, wenn eine Information von einer adressierten
Speicherschaltung abgelesen wird. Die MOS-Elemente 66 und 67
steuern das Schreiben einer Information in die Speicherschaltung eines bestimmten Kristallplättchens (chip). Ein bestimmtes
Jxx'istallplättchen (chip) kann beispielsweise 512 Speicherschalt
unge η aufweisen und ein Computersystem kann mehrere
Kristallplättchen enthalten. Sowohl das Kristallplättchen
als auch die Speicherschaltung müssen während einer Leseoder
bchreiboperation adressiert werden. Die Signale an den
Steuer el ektr öden der MOS-iSlemente 66 und 67 werden gleich
"jiins" zur Verbindung des Potentials am Eingangsanschluß 63
luasse für eine binäre "Null" oder ein negatives Potential bei einer der Speicherschaltung adressierten binären "Eins".
Während des Lesevorganges wird das MOS-Element 67 abgeschaltet
und das MOS-Element 68 eingeschaltet, damit Massepotential
über das MOS-Element 69 zum Ausgangsanschluß 6k gelangt, wenn
die adressierte Speicherschaltung eine binäre "Eins" enthält
und damit der Ausgangsanschluß auf einem vorher geladenen
Spannungsniveau bleibt, wenn in der adressierten Schaltung eine binäre "Null" gespeichert wird. Das MOS-Element 68 wählt
jeweils das Kristallplättchen aus, das während der Leseperlode
adressiert wird. .
Zur weiteren Illustration sei noch angenommen, daß eine
binäre "Eins" in der Speicherschaltung 58 gespeichert wird.
Während des Lesens erscheint die negative Spannung, praktisch das Potential des Lesetaktsignales, an der Steuerelektrode
des MOS-Jilementes 69 und schaltet das Element ein. Nach !CLn-'
schaltung des Elementes ist; der Aus gangs an Schluß 6k über das
MÜS-Klemeri t 63 mit Masse verbunden. Bei Speicherung e iner
binären "Null" bleibt das MOS-Element 69 abgeschaltet.
- 13 -
009839/18 56
ORIGINAL INSPECTED
1959370
Die gezeigte Realisierung der Ausgänge erlaubt es, einen
schaltschnellen, bipolaren Stromdetektor zur Erhöhung der
Gesamtarbeitsgeschwindigkeit des Speichersystemens zu verwenden.
Anstelle der beschriebenen P-leitenden Elemente können auch
N-leitende Elemente verwendet werden. Die lölarität der Spannungen
ist in diesem Fall entsprechend zu ändern. Ebenso können anstelle der MOS-Transistoren MNOS-, MNS- oder andere
Feldeffektelemente als Verstärker eingesetzt werden.
009839/1858 ©RfGiNAL INSPECTED
Claims (12)
1. Nach einem Speicherzyklus arbeitende, teilerlose Speicherschaltung,
gekennzeichnet durch eine Einrichtung, die der Schaltung ein den binären Schaltzustand der zu speichernden
Information wiedergebendes Potential zuführt sowie durch eine Eingangsclektrode und durch einen Kondensator
mit einer fest angebrachten und mit der Einrichtung verbundenen Platte, dessen Kapazität in Funktion des binären
Schaltzustandes der zu speichernden Information konditional
auf die Eingangselektrode schaltbar ist.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Kondensator eine zweite in einem Substrat angeordnete
Platte aufweist, die in Funktion dos binären Schaltzustandes
der gespeicherten Information invertiert und mit- der
Eingangselektrode verbunden wird.
3. Schaltung nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß die Kapazität auf die Eingangse]ektrode
geschaltet wird, wenn die zu speichernde Information eine
binäre "Jlins" darstellt und daß die Kapazität auf .ein
Bezagh'potential geschaltet wird, wenn die zu speichernde
Information (sine binäre "Null" ist.
h. Schaltung nach Anspruch 2 oder 3>
gekennzeichnet durch eine Lesetaktsignaleinrichtung zur Erhöhung des Potentials an
der festgemachten Platte, wenn eine Information einer
binären "Eins" vom Kondensator gespeichert wird und fern ei1
durch eine nach dem Erhöhen auf das Potential der Kondensatorplatte ansprechende Ausgangselektrode, die auf ein
Potential ausgesteuert wird, das eine binäre "Eins" wiedergibt.
5· Schaltung nach Anspruch k, dadurch gekennzeichnet, daß die
E i iigan gselektrode von dieser ansprßohornl en Iviiiriohtmi,»
isoliert1 ist, w<;un eine: fo'inHre "Mull" vom kondensator
OH 9 8 39 ZfBT)B
BAD
1S5SS70
gespeichert, wird und daß die ansprechende Einrichtung nicht
auf die Lesetaktsignaleinrichtung ansprechen kann.
6. Schaltung nach Anspruch 5» dadurch gekennzeichnet, daß die
Einrichtung, um der Schaltung ein Potential zuzuführen, eine erste Schalteinrichtung aufweist, mit einer Steuerelektrode,
die anspricht auf eine Schreibtaktsignaleinrichtung zur Verbindung der festangebrachten Platte mit dein
Potential während eines Schreibintervalls des Speicherzyklus1
, indem die binäre Information, in der Schaltung
gespeichert wird, so daß keine Spannungsteilerwirkung erforderlich ist.
7· Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß die
auf das Erhöhen des Potentials ansprechende Einrichtung ein zweites Schaltelement aufweist, dessen Steuerelektrode
verbunden ist mit der festangebrachten Platte sowie eine weitere Elektrode, die mit der Lesetaktsignaleinrichtung
verbunden ist, wobei die andere Elektrode dieses Schaltelementes
durch das Potential an der festangebrachten Platte nach dem Erhöhen auf den ¥ert des Lesetaktsignales
ausgesteuert wird.
8. Schaltung nach Anspruch 7/· gekennzeichnet durch eine dritte
Schalteinrichtung, die mit einer Elektrode an die andere " Elektrode des zweiten Elementes angeschlossen ist und mit
einer Steuerelektrode mit der Lesetaktsignaleinrichtung in Verbindung steht, zur Aussteuerung ihrer weiteren Elektrode
auf eine Ausgangsspannung, die eine gespeicherte binäre
"Eins" während eines Leseintervalls des Speicherzyklus' wiedergibt, wobei während des Ablesens der Information der
Schaltung eine Spannungsteilerwirkung nicht erforderich ist.
9· Schaltung nach Anspruch 7» gekennzeichnet durch ein drittes
Schaltelement, das mit einer Elektrode an die Lesetaktsignaleinrichtung
angeschlossen ist und mit seiner Steuerelektrode mit der anderen Elektrode des zweiten Elementes
- 16 -
009839/1 856
ORIGINAL JNSPECTED
■ ;■ 135 9870
■ ** - : ■■■■■■
in Verbindung steht, um d ie andere Elektrode auf ein Potential
auszusteuern, das eine gespeicherte binäre "Eins"
wiedergibt.
10. Schaltung nach Anspruch 8 oder 91 gekennzeichnet durch
eine Einrichtung zum Adressieren der Schaltung und einen Kondensator, der zwischen die andere Elektrode des dritten
Elementes und ein Bezugspotential geschaltet ist und auf ein Potential aufgeladen wird, das den binären Schaltzustand
der gespeicherten Information während des Schreibintervalls des Speicherzyklus' wiedergibt, wenn die Schaltung
adressiert wird, der durch das Potential regeneriert
wird, das auf d er anderen Elektrode des dritten Elementes
während des Leseintervalles des Speicherzyklus1 auftritt,
wenn die Schaltung nicht adressiert wird, wobei der Kondensator
während des Schreibintervalles mit der festangebrachten Platte verbunden ist, wenn die Schaltung nicht
adressiert wird und die Ladung des Kondensators regeneriert. . . .. . - ... . . . v- ' ■'■,.'·
1.1.. Schaltung nach Anspruch 10, gekennzeichnet durch eine
Einrichtung zur Rucks teilung der eingeprägten Kapazität
der Einrichtung zum Adressieren auf ein Bezugspotential
nach jedem Schreibintervall.
12. Schaltung nach einem der Ansprüche 6 bis 11, dadurch gekennzeichnet,
daß Lese- und Schreibtakt signale sinusförmig sind.
-17 -:
0 0 9 8 3 9/1 8 5 6 BAD ORIGINAL
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US80530669A | 1969-03-07 | 1969-03-07 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE1959870A1 true DE1959870A1 (de) | 1970-09-24 |
| DE1959870B2 DE1959870B2 (de) | 1977-10-20 |
| DE1959870C3 DE1959870C3 (de) | 1978-06-15 |
Family
ID=25191213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE1959870A Expired DE1959870C3 (de) | 1969-03-07 | 1969-11-28 | Kapazitive Speicherschaltung |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US3582909A (de) |
| JP (1) | JPS4910175B1 (de) |
| DE (1) | DE1959870C3 (de) |
| FR (1) | FR2034717A1 (de) |
| GB (1) | GB1254900A (de) |
| NL (1) | NL6917150A (de) |
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|---|---|---|---|
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