DE19580514B4 - Halbleiterbauelement mit einer umgreifenden Flanschverbindung und Verfahren zu dessen Herstellung - Google Patents

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Abstract

Halbleiterbauelement mit:
(a) einem Bauelement-Halbleiterbereich, der auf seiner Oberseite einen aktiven Schaltungsbereich enthält;
(b) wenigstens einem Halbleiter-Pfostenbereich;
(c) einem den Halbleiter-Pfostenbereich von dem Bauelement-Halbleiterbereich trennenden Grabenbereich;
(d) einer auf einer Oberseite des Halbleiter-Pfostenbereichs und des Bauelement-Halbleiterbereichs gebildeten Leitschicht, die eine leitende Brücke von dem aktiven Schaltungsbereich über den Grabenbereich zu dem Halbleiter-Pfostenbereich bildet, wobei sich die Leitschicht über eine gemeinsame Kante der Oberseite und einer vom Grabenbereich abgewandten Seitenwand des Halbleiter-Pfostenbereichs hinaus erstreckt;
(e) einer die Unterseite des Halbleiter-Pfostenbereichs bedeckenden und sich über die vom Grabenbereich abgewandte Seitenwand des Halbleiter-Pfostenbereichs erstreckenden Kontaktschicht, die mit der Leitschicht an der gemeinsamen Kante der Oberseite und einer vom Grabenbereich abgewandten Seitenwand des Halbleiter-Pfostenbereichs eine Flansch-Verbindung bildet; und
(f) einer die Oberseiten des Bauelement-Halbleiterbereichs und des wenigstens einen Halbleiter-Pfostenbereichs verkapselnden Abdeckschicht aus einem elektrisch isolierenden Material.

Description

  • Die Erfindung bezieht sich auf ein Halbleiterbauelement mit einem Bauelement-Halbleiterbereich, wenigstens einem Halbleiter-Pfostenbereich und einem den Pfostenbereich von dem Bauelement-Halbleiterbereich trennenden Grabenbereich, bei dem eine auf einer Oberseite des Halbleiter-Pfostenbereichs und des Bauelement-Halbleiterbereichs gebildete Leitschicht ein Gebiet auf der Oberseite des Bauelement-Halbleiterbereichs kontaktiert und eine Brücke von dem Bauelement-Halbleiterbereich über den Grabenbereich zu dem Halbleiter-Pfostenbereich bildet. Ferner bezieht sich die Erfindung auf ein Verfahren zur Herstellung eines solchen Halbleiterbauelements.
  • 1 zeigt eine integrierte Schaltung, die auf einer Leiterplatte oberflächen-montiert ist. Diese integrierte Schaltung weist eine Siliziumschaltung (Si-Schaltung) 101 auf. Eine Isolierschicht 102 überzieht die Unterseite der Siliziumschaltung 101. Eine Epoxidschicht 103 und eine Silizium-Abdeckschicht 104 überziehen die Siliziumschaltung 101. Eine Metallbrücke 105 verbindet die Siliziumschaltung 101 mit einem Siliziumpfosten 106. Die Metallbrücke 105 und der Siliziumpfosten 106 bilden eine Kontaktzuleitung für die integrierte Schaltung. Die Epoxidschicht 103 und die Silizium-Abdeckschicht 104 überziehen auch die Metallbrücke 105. Die Epoxidschicht 103 trennt die Siliziumschaltung 101 von dem Siliziumpfosten 106.
  • Eine Nickel(Ni)-Plattierung-Kontaktschicht 107 überzieht den Siliziumpfosten 106 und bildet eine Stumpfstoß-Flachflanschverbindung zur Metallbrücke 105. Die Kontaktschicht 107 ist mit dem Siliziumpfosten 106 und der Metallbrücke 105 elektrisch verbunden. Die Kontaktschicht 107 versieht die integrierte Schaltung mit einem Anschlußpunkt zur externen Schaltung.
  • Wie in 1 dargestellt ist, ist die Kontaktzuleitung der integrierten Schaltung über eine Lotkehle 108 mit einem Leiterplatten-Leiter 109 verlötet. Der Leiterplatten-Leiter 109 ist über dem Leiterplattensubstrat 110 ausgebildet.
  • Die Kontaktzuleitung der in 1 gezeigten integrierten Schaltung hat verschiedene Vorteile. So überzieht beispielsweise die Kontaktschicht 107 die Seitenwände des Siliziumpfostens 106, was dazu beiträgt, die Bindung zwischen der integrierten Schaltung und der Leiterplatte zu verstärken. Dies liegt daran, daß in der in 1 dargestellten Weise Lotmaterial auf die Kontaktschicht 107 an den Seitenwänden des Siliziumpfostens 106 aufgebracht werden kann.
  • Diese Anordnung erleichtert auch die Inspektion während der Oberflächenmontage der integrierten Schaltung auf der Leiterplatte. Die Herstellung einer guten Montage läßt sich leicht durch Betrachten der Lötstelle an den Seitenwänden des Siliziumpfostens 106 feststellen.
  • Außerdem erstreckt sich die Kontaktschicht 107 über die Seitenwände des Siliziumanschlusses 106 hinaus und steht mit der Seite der Metallbrücke 105 in Kontakt, wodurch eine Stumpfstoß- bzw. Flachflanschverbindung zwischen der Kontaktschicht und der Metallbrücke 105 gebildet wird. Dies schafft einen elektrischen Kontakt zwischen dem Leiterplatten-Leiter 109 und der Siliziumschaltung 101.
  • Die Flachflanschverbindung der Kontaktzuleitung der integrierten Schaltung gemäß 1 kann jedoch nicht mit hoher Sicherheit oder Kontrolle der sich ergebenden Zuverlässigkeit oder Haftwirkung zwischen der Kontaktschicht 107 und der Metallbrücke 105 gebildet werden. Dafür gibt es verschiedene Gründe. Die physikalische Oberfläche der Seite der Metallbrücke 105 ist nicht immer so flach, daß eine zuverlässige Haftung an dieser Flachflansch-Grenzschicht gewährleistet ist. Außerdem ist die Seite der Metallbrücke 105 wegen ihrer Lage an der Seite des Wafers schwer zu reinigen. Die Verbindung an dieser Flachflanschgrenzfläche kann daher geschwächt sein, wenn die Seite der Metallbrücke 105 nicht sorgfältig gereinigt worden ist. Die Bildung einer Flachflanschgrenzschicht beschränkt auch die für die Kontaktschicht 107 und die Metallbrücke 105 verwendbaren Materialien. Dies liegt daran, daß die Metallbrücke 105 üblicherweise mehr als eine Metallschicht enthält. Die Haftschicht der Kontaktschicht 107 muß dann so ausgebildet sein, daß sie an jeder Metallschicht an der Seite der Metallbrücke 105 haftet, damit ein wirksamer Kontakt hergestellt wird. Demgemäß ist die Auswahl der für die Metallbrücke 105 und die Haftschicht der Kontaktschicht 107 verwendbaren Materialien beschränkt.
  • Aus der Druckschrift JP 06-112236 A ist eine Einrichtung zur Wärmeableitung von einem auf der Oberseite eines Substrats (GaAs) aufgebrachten Bauelements zu der Unterseite des Substrats bekannt, bei der die Wärme von einem Source-Anschluß über eine mit einer Metallschicht gefüllte Öffnung in dem Substrat, in der die Metallschicht in Kontakt zu dem Source-Anschluß steht, auf die mit der Metallschicht versehene Rückseite des Substrats abgeleitet wird. Eine ähnliche Wärmeableitung ist aus dem US-Patent Nr. 5,275,958 bekannt.
  • Aus dem US-Patent 5,024,966 ist ein Bauelement bekannt, bei dem eine metallgefüllte Durchkontaktierung zur einer in der Nähe eines Bauelements angeordneten Bondinsel zur Verkürzung der Leitungslänge und zur Verringerung einer parasitären Induktivität hergestellt wird. Auch das US-Patent 5,158,911 befaßt sich mit einer Struktur einer Durchkontaktierung eines Halbleitersubstrats, um die Anschlusslängen und parasitären Induktivitäten zu verringern.
  • Der Erfindung liegt die Aufgabe zugrunde, ausgehend von der oben genannten bekannten Flachflanschverbindung die Kontaktstruktur zuverlässiger und haltbarer zu machen, insbesondere die Haltbarkeit und Zuverlässigkeit des Kontakts zwischen der die Metallbrücke umfassenden Leitschicht und der Kontaktschicht zu verbessern.
  • Diese Aufgabe wird erfindungsgemäß durch ein Halbleiterbauelement mit den Merkmalen des Anspruchs 1 bzw. durch ein Verfahren zur Herstellung eins Halbleiterbaulements mit dem Merkmalen des Anspruchs 8 gelöst.
  • Vorteilhafte und/oder bevorzugte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
  • Die Erfindung wird im folgenden anhand von in den Figuren der Zeichnung dargestellten Ausführungsbeispielen beschrieben, wobei gleiche Bezugszeichen ähnliche Elemente bezeichnen. In der Zeichnung zeigen:
  • 1 eine Schnitt-Seitenansicht durch die Kontaktzuleitung einer integrierten Schaltung;
  • 2 zeigt eine perspektivische Ansicht eines Diodenmoduls;
  • 3 zeigt eine Schnitt-Seitenansicht entlang der Linie 3-3 des Diodenmoduls gemäß 2;
  • 4 zeigt eine Unteransicht des Diodenmoduls gemäß 2;
  • 5 veranschaulicht in Form eines Ablaufdiagramms ein Ausführungsbeispiel des Halbleiterherstellungsverfahrens, das bei der Herstellung des Diodenmoduls gemäß 2 verwendet wird;
  • 6 zeigt eine Draufsicht auf einen Halbleiterwafer, der zur Herstellung des Diodenmoduls gemäß 2 verwendet wird;
  • 7 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 6;
  • 8 zeigt eine Draufsicht auf den Wafer gemäß 6 nach der Bildung von Leitverbindungen auf dem Wafer;
  • 9 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 8;
  • 10 zeigt eine Draufsicht auf den Wafer gemäß 8 nach der Bildung von Graben von der Substratseite des Wafers ausgehend;
  • 11 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 10;
  • 12 zeigt eine Draufsicht auf den Wafer gemäß 10 nach der Bildung einer Abdeckschicht auf dem Wafer;
  • 13 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 12;
  • 14 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 13 nach dem Abdünnen der Waferunterseite;
  • 15 zeigt eine Unteransicht des Wafers gemäß 14;
  • 16 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 14 nach der Bildung einer Maskierschicht auf der Unterseite des Wafers;
  • 17 zeigt eine Unteransicht des Wafers gemäß 16;
  • 18 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 16 nach dem Ansägen der Waferunterseite;
  • 19 zeigt eine Unteransicht des Wafers gemäß 18;
  • 20 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 18 nach dem Ätzen der Unterseite des Wafersubstrats;
  • 21 zeigt eine Unteransicht des Wafers gemäß 20;
  • 22 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 20 nach dem Entfernen der Unterseiten-Maskierschicht;
  • 23 zeigt eine Unteransicht des Wafers gemäß 22;
  • 24 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 22 nach der Bildung einer Leitschicht auf der Unterseite des Wafers und nach der Bildung einer Maskierschicht über der Unterseite des Wafers;
  • 25 zeigt eine Unteransicht des Wafers gemäß 24;
  • 26 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 24 nach der Bildung einer Kontaktschicht auf der Unterseite des Wafers;
  • 27 zeigt eine Unteransicht des Wafers gemäß 26;
  • 28 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 26 nach dem Entfernen der Unterseiten-Maskierschicht;
  • 29 zeigt eine Unteransicht des Wafers gemäß 28;
  • 30 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 28 nach dem Ätzen der Unterseite des Wafersubstrats;
  • 31 zeigt eine Unteransicht des Wafers gemäß 30;
  • 32 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 30 nach dem Zerteilen des Wafers in Diodenmodule;
  • 33 zeigt eine Unteransicht des Wafers gemäß 32;
  • 34 zeigt eine perspektivische Ansicht eines Transistormoduls;
  • 35 zeigt eine Schnitt-Seitenansicht entlang der Linie 35-35 des Transistormoduls gemäß 34;
  • 36 zeigt eine Unteransicht des Transistormoduls gemäß 34;
  • 37 veranschaulicht in Form eines Ablaufdiagramms ein Beispiel für das bei der Herstellung des Transistormoduls gemäß 34 verwendete Halbleiterherstellungsverfahren;
  • 38 zeigt eine Draufsicht auf einen Halbleiterwafer, der zur Herstellung des Transistormoduls verwendet wird;
  • 39 zeigt eine Schnitt-Seitenansicht durch den Wafer gemäß 38;
  • 40 zeigt eine Draufsicht auf den Wafer gemäß 38 nach der Bildung von Leitverbindungen auf dem Wafer;
  • 41 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 40;
  • 42 zeigt eine Draufsicht auf den Wafer gemäß 40 nach der Bildung einer Maskierschicht auf dem Wafer;
  • 43 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 42;
  • 44 zeigt eine Draufsicht auf den Wafer gemäß 42 nach der Bildung von Gräben von der Substratseite des Wafers ausgehend und nach der Entfernung der Maskierschicht;
  • 45 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 44;
  • 46 zeigt eine Draufsicht auf den Wafer gemäß 44 nach der Bildung einer Abdeckschicht auf dem Wafer;
  • 47 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 46;
  • 48 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 47 nach dem Abdünnen der Unterseite des Wafers;
  • 49 zeigt eine Draufsicht auf den Wafer gemäß 48;
  • 50 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 48 nach der Bildung einer Maskierschicht auf der Unterseite des Wafers;
  • 51 zeigt eine Unteransicht des Wafers gemäß 50;
  • 52 zeigt eine Schnitt-Seitenansicht durch den Wafer gemäß 50 nach dem Ansägen der Unterseite des Wafers;
  • 53 zeigt eine Unteransicht des Wafers gemäß 52;
  • 54 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 52 nach dem Ätzen der Unterseite des Substrats des Wafers und nach der Entfernung der Unterseiten-Maskierschicht;
  • 55 zeigt eine Unteransicht des Wafers gemäß 54;
  • 56 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 54 nach der Bildung einer Kontaktschicht auf der Unterseite des Wafers;
  • 57 zeigt eine Unteransicht des Wafers gemäß 56;
  • 58 zeigt eine Schnitt-Seitenansicht des Wafers gemäß. 56 nach der Bildung einer Maskierschicht auf der Unterseite des Wafers;
  • 59 zeigt eine Unteransicht des Wafers gemäß 58;
  • 60 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 58 nach der Strukturierung der Kontaktschicht und nach der Entfernung der Unterseiten-Maskierschicht;
  • 61 zeigt eine Unteransicht des Wafers gemäß 60;
  • 62 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 60 nach dem Unterteilen des Wafers in Transistormodule;
  • 63 zeigt eine Unteransicht des Wafers gemäß 62;
  • 64 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 48 nach der Bildung einer Maskierschicht auf der Unterseite des Wafers;
  • 65 zeigt eine Unteransicht des Wafers gemäß 64;
  • 66 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 64 nach dem Ansägen der Unterseite des Wafers;
  • 67 zeigt eine Unteransicht des Wafers gemäß 66;
  • 68 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 66 nach dem Ätzen der Substratunterseite des Wafers und nach dem Entfernen der Maskierschicht von der Unterseite;
  • 69 zeigt eine Unteransicht des Wafers gemäß 68;
  • 70 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 68 nach der Bildung einer Maskierschicht auf der Unterseite des Wafers;
  • 71 zeigt eine Unterseitenansicht des Wafers gemäß 70;
  • 72 zeigt eine perspektivische Ansicht eines anderen Transistormoduls;
  • 73 zeigt eine perspektivische Ansicht des Transistormoduls gemäß 72 mit einer Abdeckschicht;
  • 74 zeigt eine perspektivische Unterseitenansicht eines Feldeffekttransistormoduls;
  • 75 zeigt eine Unteransicht auf einen weiteren Transistormodul;
  • 76 zeigt eine Unteransicht eines weiteren Transistormoduls;
  • 77 zeigt eine Unteransicht eines weiteren Transistormoduls;
  • 78 zeigt eine Unteransicht eines weiteren Transistormoduls;
  • 79 zeigt eine Unteransicht eines weiteren Transistormoduls;
  • 80 zeigt eine Unteransicht eines weiteren Transistormoduls;
  • 81 zeigt eine Unteransicht eines Zwei-Transistor-Moduls;
  • 82 zeigt eine Unteransicht eines anderen Zwei-Transistor-Moduls;
  • 83 zeigt eine Unteransicht eines weiteren Transistormoduls;
  • 84 zeigt eine Unteransicht eines Vier-Transistor-Moduls;
  • 85 zeigt eine Unteransicht eines anderen Transistormoduls;
  • 86 zeigt eine Unteransicht eines anderen Vier-Transistor-Moduls;
  • 87 zeigt eine integrierte Schaltung in Relation zu einem Halbleiterwafer;
  • 88 zeigt eine Kontaktzuleitungsanordnung für eine integrierte Schaltung, die erfindungsgemäß hergestellt ist;
  • 89 zeigt eine Draufsicht auf einen Halbleiterwafer, der zur Herstellung der integrierten Schaltung gemäß 88 verwendet wird;
  • 90 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 89;
  • 91 zeigt eine Draufsicht auf den Wafer gemäß 89 nach der Bildung von Leitschichten auf dem Wafer;
  • 92 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 91;
  • 93 zeigt eine Draufsicht auf den Wafer gemäß 91 nach der Bildung von Gräben von der Substratseite des Wafers ausgehend;
  • 94 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 93;
  • 95 zeigt eine Draufsicht auf den Wafers gemäß 93 nach Bildung einer Abdeckschicht auf dem Wafer;
  • 96 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 95;
  • 97 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 96 nach der Bildung einer Abdeckschicht auf dem Wafer;
  • 98 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 97 nach dem Abdünnen der Abdeckschicht;
  • 99 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 98 nach dem Abdünnen der Unterseite des Wafers;
  • 100 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 99 nach der Bildung einer Maskierschicht auf der Unterseite des Wafers;
  • 101 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 100 nach dem Ansägen der Unterseite des Wafers;
  • 102 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 101 nach dem Ätzen der Unterseite des Wafers und nach dem Entfernen der Unterseiten-Maskierschicht;
  • 103 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 102 nach der Bildung einer Kontaktschicht über der Unterseite des Wafers;
  • 104 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 103 nach der Bildung einer Maskierschicht über der Unterseite des Wafers;
  • 105 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 104 nach dem Strukturieren der Kontaktschicht und nach der Entfernung der Unterseiten-Maskierschicht; und
  • 106 zeigt eine Schnitt-Seitenansicht des Wafers gemäß 105 nach der Zerteilung des Wafers in integrierte Schaltungen.
  • Detaillierte Beschreibung:
  • Die folgende detaillierte Beschreibung erläutert ein spezielles Ausführungsbeispiel oder Ausführungsbeispiele gemäß der Erfindung für die Halbleiterfabrikation mit Kontaktherstellung für eine umgreifende Flansch-Grenzfläche. In der folgenden Beschreibung werden zahlreiche spezielle Einzelheiten, wie spezielle Dimensionen, Materialien, Prozeßfolgen, Halbleiterbauelemente, usw. angegeben, um das Verständnis für die vorliegende Erfindung zu erleichtern. Es ist dem Fachmann jedoch klar, daß die Erfindung auch ohne diese speziellen Einzelheiten realisiert werden kann. In anderen Fällen werden bekannte Herstellungsschritte, Ausrüstungen, usw. nicht im einzelnen beschrieben, um die vorliegende Erfindung nicht unnötigerweise zu verundeutlichen.
  • Diode
  • 2 zeigt eine perspektivische Ansicht eines Diodenmoduls 200, das ein Ausführungsbeispiel der vorliegenden Erfindung darstellt. Das Diodenmodul 200 kann eines aus einer Vielzahl von Elementen oder Bauelementen sein. Das Diodenmodul 200 kann z. B. eine PIN- oder NIP-Diode sein. Das Diodenmodul 200 kann ein Element zur Verwendung als Schalter sein. Das Diodenmodul 200 kann eine Schottky-Barrieren-Diode sein. Das Diodenmodul 200 kann ein Shunt-Element sein. Das Diodenmodul 200 wird auch als eine Einrichtung oder als eine elektrische Einrichtung bezeichnet, die eines einer Vielzahl von Elementen und Bauelementen umfaßt, wie beispielsweise die oben beschriebenen Elemente oder Bauelemente. Das Diodenmodul 200 wird auch als Bauelement bezeichnet.
  • Bei einem Ausführungsbeispiel ist das Diodenmodul 200 ein anschlußloses monolithisches Bauelement, das für die Oberflächenmontage ausgelegt ist, z. B. auf einer gedruckten Leiterplatine. Wie in 2 gezeigt, beinhaltet das Diodenmodul 200 eine Abdeckschicht 250, einen Halbleiterbauelementebereich 286, eine erste Isolierschicht 271, einen ersten umgreifende Flansch-Grenzfläche-Kontaktbereich aus einer ersten Leitschicht 221 und einer ersten Kontaktschicht 280, einen Halbleiterpfostenbereich 287, eine zweite Isolierschicht 272, und einen zweiten umgreifende Flansch-Grenzfläche-Verbindungsbereich aus einer zweiten Leitschicht 222 und einer zweiten Kontaktschicht 281.
  • 3 zeigt eine seitliche Querschnittsansicht des Diodenmoduls 200 entlang der Schnittlinie 3-3 des Diodenmoduls 200 der 2. 3 zeigt die Abdeckschicht 250, den Halbleiterbauelementebereich 286, die erste Isolierschicht 271, die erste Leitschicht 221, die erste Kontaktschicht 280, den ersten Halbleiterpfostenbereich 287, die zweite Isolierschicht 272, die zweite Leitschicht 222 und die zweite Kontaktschicht 281.
  • 4 zeigt eine Unteransicht des Diodenmoduls 200 der 2. 4 zeigt die Abdeckschicht 250, den Halbleiterbauelementebereich 286, die erste Kontaktschicht 280, den Halbleiterpfostenbereich 287 und die zweite Kontaktschicht 281.
  • Wie in den 2 bis 4 zu sehen ist, hüllt die Abdeckschicht 250 die Oberseite des Halbleiterbauelementebereichs 286, der ersten Isolierschicht 271, der ersten Leitschicht 221, des ersten Halbleiterpfostenbereichs 287, der zweiten Isolierschicht 272 und der zweiten Leitschicht 222 ein. Die Abdeckschicht trennt auch den Halbleiterbauelementebereich 286 und den Halbleiterpfostenbereich 287. Die Abdeckschicht 250 kann irgendein geeignetes isolierendes Material beinhalten. Die Abdeckschicht 250 kann z. B. Epoxidharz, Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4), Kunststoff, Teflon, ein Polyimid oder ein Glas beinhalten. Die Abdeckschicht 250 kann andere Dielektrika oder isolierende Materialien oder auch eine Kombination von Materialien enthalten. Die Abdeckschicht kann dazu dienen, das Diodenmodul 200 zu schützen. Die Abdeckschicht 250 kann als Passivierungsschicht dienen. Die Abdeckschicht 250 kann auch dazu dienen, das Diodenmodul 200 mechanisch zusammenzuhalten.
  • Die Abdeckschicht 250 kann auch wahlweise eine Verkapselungsschicht enthalten, mit z. B. Silizium, Polysilizium, amorphem Silizium, Kunststoff, Glas, Epoxidharz, Aluminium oder Diamant. Andere Materialien oder Kombinationen von Materialien können ebenfalls für diese Verkapselungsschicht verwendet werden. Diese optionale Verkapselungsschicht kann dazu dienen, das Diodenmodul 200 stärker und robuster zu machen. Diese optionale Verkapselungsschicht kann für das Diodenmodul 200 auch als Wärmeleiter dienen.
  • Der Graben oder die Lücke 266 trennt den Halbleiterbauelementebereich 286 und den Halbleiterpfostenbereich 287.
  • Wie in 3 gezeigt, befindet sich ein aktiver Sperrschichtbereich 202 im Halbleiterbauelementebereich 286 des Diodenmoduls 200. Der aktive Sperrschichtbereich 202 ist elektrisch mit der zweiten Leitschicht 222 gekoppelt. Die zweite Leitschicht 222 ist elektrisch mit der Kontaktschicht 281 gekoppelt.
  • Die Leitschichten 221–222 können bei einem Ausführungsbeispiel aus Titan-Wolfram (Ti-W) und Gold (Au) bestehen. Ti-W kann eine Diffusionsbarrieren-Schicht bilden. Andere Diffusionsbarrieren-Materialien können ebenfalls verwendet werden. Die Leitschichten 221–222 können auch andere leitende Materialien enthalten. Z. B. kann Aluminium (Al) oder Kupfer (Cu) verwendet werden. Indium-Titanoxid (ITO) oder Gold-Zinnoxid (ATO) können ebenfalls verwendet werden. Andere Metalle oder Kombinationen von Materialien mit Metallen können ebenfalls verwendet werden. Der erste umgreifende Flansch-Grenzfläche-Kontaktbereich enthält die erste Leitschicht und die erste Kontaktschicht 280. Die erste Kontaktschicht 280 bedeckt die Unterseite des Halbleiterbauelementebereichs 286 und erstreckt sich über dessen Seitenwände. Die erste Leitschicht 221 und die erste Kontaktschicht 280 sind miteinander verbunden, um eine Flansch-Grenzfläche zu bilden.
  • Der zweite umgreifende Flansch-Grenzfläche-Kontaktbereich enthält die zweite Leitschicht 222 und die zweite Kontaktschicht 281. Die zweite Kontaktschicht 221 bedeckt die Unterseite des Halbleiterpfostenbereichs 287 und erstreckt sich über dessen Seitenwände. Die zweite Leitschicht 222 und die zweite Kontaktschicht 281 sind miteinander verbunden, um eine Flansch-Grenzfläche zu bilden.
  • Die erste Kontaktschicht 280 und die zweite Kontaktschicht 281 sind die Verbindungsstellen für das Diodenmodul 200 zu externen Schaltungen. Die erste Kontaktschicht 280 und die zweite Kontaktschicht 281 sind beide relativ flach auf der Unterseite des Halbleiterbauelementebereichs 286 bzw. des Halbleiter-Pfostenbereichs 287 ausgebildet. Die erste Kontaktschicht 280 und die zweite Kontaktschicht 281 sind außerdem beide relativ großflächig. Diese Merkmale helfen dabei, einen guten Kontakt zu externen Schaltungen zu gewährleisten.
  • Die Kontaktschichten 280–281 können in einem Ausführungsbeispiel aus Titan-Wolfram (Ti-W) und Nickel (Ni) bestehen. Nickel ist vorzuziehen, da Nickel sich gut zum Löten eignet. Diese Nickel-Kontaktschichten können anschließend beschichtet werden, z. B. mit einer dünnen Goldschicht (Au). Eine solche Beschichtung kann dazu dienen, die Korrosion oder Oxydation der Nickelkontaktschicht zu verhindern, ohne die gute Lötbarkeit des Nickels zu zerstören. Für ein anderes Ausführungsbeispiel kann Gold (Au) anstelle von Nickel verwendet werden. Die Kontaktschichten 280–281 können auch andere leitende Materialien enthalten. Z. B. können Aluminium (Al) oder Kupfer (Cu) verwendet werden. Indium-Titanoxid (ITO) oder Gold-Zinnoxid (ATO) können ebenfalls verwendet werden. Andere Metalle oder Kombinationen von Materialien, die Metall enthalten, können ebenfalls verwendet werden.
  • Die erste Leitschicht 221 bildet eine Flansch-Grenzfläche mit der Kontaktschicht 280. In gleicher Weise bildet die zweite Leitschicht 222 eine Flansch-Grenzfläche mit der Kontaktschicht 281. In jedem Falle sorgt die Flanschgrenzfläche für eine dauerhafte und verläßliche Verbindung zwischen der Leitschicht und der Kontaktschicht.
  • Bei einem Ausführungsbeispiel wird Titan-Wolfram (Ti-W) sowohl als Leitschicht als auch als Kontaktschicht für beide Kontaktbereiche verwendet. D. h., Ti-W wird auf der Unterseite der Leitschichten 221–222 und auf der Oberseite der Kontaktschichten 280–281 ausgebildet. Im Ergebnis wird eine verläßliche intermetallische Oberfläche-zu-Oberfläche-Verbindung zwischen jeder Leitschicht 221–222 und jeder Kontaktschicht 280–281 für dieses Ausführungsbeispiel gebildet. Für andere Ausführungsbeispiele kann ein anderes Material anstelle von Ti-W zum Erzeugen einer Verbindung zwischen den Leitschichten 221–222 und den Kontaktschichten 280–281 erleichtern. Die Verwendung desselben Materials an dieser Stelle kann die Bildung einer dauerhaften und verläßlichen Verbindung zwischen den Leitschichten 221–222 den Kontaktschichten 280–281 erleichtern.
  • Für noch andere Ausführungsbeispiele können die zum Verbinden jeweils der Leitschichten 221–222 und der Kontaktschichten 280–281 verwendeten Materialien anders sein.
  • Das Diodenmodul 200 kann mit Hilfe von Lot oder von leitendem Epoxidharz über Standard-Leiterstreifen-Lücken chipmontiert werden. Das Diodenmodul 200 kann so ausgelegt werden, daß es ein Einsteck-Ersatz für gegenwärtige Beam-lead-Bauelemente ist. Alternativ kann das Diodenmodul 200 größer oder kleiner gemacht werden, um Anforderungen von Kunden entgegenzukommen. Die Auslegung des Diodenmoduls 200 erlaubt es dem Bauelement, relativ klein zu sein.
  • 5 zeigt in Floßdiagramm-Form ein in der Halbleiterherstellung verwendetes exemplarisches Verfahren. Das Verfahren der 5 kann z. B. zur Herstellung des Diodenmoduls 200 verwendet werden. Um das Verfahren der 5 besser zu erklären, werden die 6–33 verwendet, um die verschiedenen Schritte des Verfahrens der 5 zu illustrieren.
  • 6 zeigt eine Draufsicht auf einen Halbleiter-Wafer, der zur Herstellung des Diodenmoduls 200 der 2 verwendet wird. 7 zeigt eine seitliche Querschnittsansicht des Wafers der 6.
  • Ein Halbleitersubstrat wird zum Ausführen des Verfahrens der Figuren verwendet. Dieses Substrat ist z. B. in den 6–7 als Substrat 400 gezeigt. Substrat 400 kann ein Silizium-(Si)-Substrat sein, dennoch kann eine Vielzahl andere Arten von Halbleitersubstraten zum Realisieren der vorliegenden Erfindung verwendet werden.
  • Der Wafer gemäß 6–7 enthält das Substrat 400, in dem aktive Sperrschichtbereiche 4 01, 402, 403 und 404 ausgebildet wurden, um vier Diodenbauelemente zu bilden. Diese Bauelementeanzahl ist exemplarisch und wurde ausgewählt, um ein besseres Verständnis der vorliegenden Erfindung zu ermöglichen. Jede beliebige Anzahl von Bauelementen kann mit Hilfe desselben Wafers ausgebildet werden, und kann z. B. von der Größe des Wafers abhängen. Aktive Sperrschichtbereiche 401–404 können mit geeigneten ohmschen Kontakten ausgebildet werden.
  • Eine strukturierte Isolierschicht mit den Bereichen 411, 412 und 413 wurde über dem Wafer ausgebildet. In einem Ausführungsbeispiel wurde die Isolierschicht durch Abscheiden von Siliziumnitrid (Si3N4) gebildet. Die Isolierschicht kann auch aus Siliziumdioxid (SiO2) gebildet werden, das entweder über der Oberfläche des Substrats 400 abgeschieden oder auf ihr aufgewachsen wurde. Die Isolierschicht kann auch andere Materialien oder Kombinationen von Materialien enthalten. Die Isolierschicht wird dann mit Hilfe von Photolithographie und Ätztechniken, z. B. in die Bereiche 411–413 strukturiert.
  • Wie in den 6 und 7 gezeigt, wird die Isolierschicht strukturiert, um die aktiven Sperrschichtbereiche 401–404 freizulegen und Grabenbereiche 416 und 418 über der Oberfläche des Substrats 400 zu definieren. Der Grabenbereich 416 überspannt zwei Dioden, die mit Hilfe der aktiven Sperrschichtbereiche 401–402 gebildet werden. Der Grabenbereich 418 erstreckt sich über zwei Dioden, die mit Hilfe der aktiven Sperrschichtbereiche 403–404 gebildet werden. Der Grabenbereiche 416 und 418 verlaufen parallel zueinander. Der isolierende Bereich 411 wurde strukturiert, um die aktiven Sperrschichtbereiche 401–402 freizulegen. Die isolierenden Bereiche 411–412 definieren den Grabenbereich 416. Der isolierende Bereich 412 wurde strukturiert, um die aktiven Sperrschichtbereiche 403–404 freizulegen. Die isolierenden Bereiche 413–412 definieren den Grabenbereich 418.
  • Für ein alternatives Ausführungsbeispiel können vier Kontaktbereiche oder Bondinseln über dem Substrat 400 ausgebildet werden, um elektrische Verbindungen zu den aktiven Sperrschichtbereichen 401–404 zu bilden. Isolierende Bereiche 411–412 können dann strukturiert werden, um solche Kontaktbereiche oder Bondinseln freizulegen (anstelle eines Freilegens der aktiven Sperrschichtbereiche 401–404).
  • Für wieder ein anderes Ausführungsbeispiel können die Bereiche 411–413 strukturiert werden, um Anreißlinienbereiche 415, 417 und 419 zu definieren, die das darunterliegende Substrat 400 im jeweiligen Bereich freilegen. Die Anreißlinienbereiche 415, 417 und 419 durchqueren die Länge des Wafers entlang der linken Waferseite, der Mitte des Wafers bzw. der rechten Waferseite, wie in 6 gezeigt. Die Verwendung der Anreißlinienbereiche 415, 417 und 419 wird weiter unten im Detail beschrieben werden.
  • Für Schritt 300 der 5 werden Leitverbindungen 421, 422 und 423 über dem Wafer ausgebildet. Dies ist in den 8–9 gezeigt. 8 zeigt eine Draufsicht auf den Wafer der 6, nachdem die Leitverbindungen 421–423 auf dem Wafer ausgebildet wurden. 9 zeigt eine seitliche Querschnittsansicht des Wafers der 8.
  • Die Leitverbindungen 421–423 werden auch als Leitschichten bezeichnet. Leitverbindung 421, wie sie in den 8–9 gezeigt ist, kann ein Abschnitt einer Leitverbindung sein, die wie die Leitverbindungen 422–423 geformt ist und sich über andere Diodenbauelemente erstreckt, um auf dem Wafer zur Linken der in der 8–9 gezeigten Bauelemente ausgebildet zu werden. Die Leitverbindung 422 enthält Brückenabschnitte 424–425. Die Leitverbindung 423 enthält Brückenabschnitte 426–427.
  • Der Brückenabschnitt 424 überquert den Grabenbereich 416 und sorgt für eine elektrische Verbindung zum aktiven Sperrschichtbereich 401. Der Brückenabschnitt 424 enthält eine Lücke 434, die über dem Grabenbereich 416 liegt. Der Brückenabschnitt 425 überquert den Grabenbereich 416 und sorgt für eine elektrische Verbindung zum aktiven Sperrschichtbereich 416. Der Brückenabschnitt 425 enthält eine Lücke 435, die über dem Grabenbereich 416 liegt. Der Brückenabschnitt 426 überquert den Grabenbereich 418 und sorgt für eine elektrische Verbindung zum aktiven Sperrschichtbereich 403. Der Brückenabschnitt 426 enthält eine Lücke 436, die über dem Grabenbereich 418 liegt. Der Brückenabschnitt 427 überbrückt den Grabenbereich 418 und sorgt für eine elektrische Verbindung zum aktiven Sperrschichtbereich 404. Der Brückenabschnitt 427 enthält eine Brücke 437, die den Grabenbereich 418 überlagert. In einem alternativen Ausführungsbeispiel enthalten die Brückenabschnitte 424–427 keine Lücken 434–437, sondern sind eher ungeteilte Brücken.
  • Für ein Ausführungsbeispiel werden die Leitverbindungen 421–423 dadurch ausgebildet, daß zunächst eine Leiterschicht über den Wafer ausgebildet wird. Z. B. kann Titan-Wolfram (Ti-W) durch Sputtern auf dem Wafer abgeschieden werden. Diese Ti-W-Schicht kann dazu dienen, eine Diffusions-Barrierenschicht für die Leitverbindungen 421–423 zu bilden. Andere Diffusions-Barrieren-Materialien können ebenfalls verwendet werden. Gold (Au) wird dann durch Sputtern auf der Ti-W-Schicht abgeschieden. Diese Gold-Schicht kann dazu dienen, das strukturierte Abscheiden von Gold (pattern plating), z. B. zum Bilden der Leitverbindungen 421, 423, zu erleich tern. Eine strukturierte Maskenschicht, z. B. mit Photolack, kann dann über den Wafer gebildet werden. Diese strukturierte Maskenschicht wird zur strukturierten Goldabscheidung über den Ti-W-Au-Schichten zum Erzeugen der Leiterbindungen 421–423 verwendet, z. B. in einer Dicke von ca. 10 μm. Nach diesem strukturierten Überziehungsschritt, wird die strukturierte Maskierschicht entfernt. Bereiche der Ti-W-Au-Schichten, die an der Oberfläche des Wafers freiliegen, können dann geätzt werden, wobei die Leitverbindungen 421–423 verbleiben, wie in den 8–9 gezeigt. Infolgedessen erhalten die Leitverbindungen 421–423 Ti-W und Au.
  • Die Leitverbindungen 421–423 können darüber hinaus andere leitende Materialien enthalten. Z. B. kann Aluminium (Al) oder Kupfer (Cu) verwendet werden. Indium-Titanoxid (ITO) oder Gold-Zinnoxid (ATO) können ebenfalls verwendet werden. Andere Metalle oder Kombinationen von Materialien, die Metall enthalten, können ebenfalls verwendet werden. Außerdem können die Leitverbindungen 421–423 durch irgendeine geeignete Technik gebildet werden. Als ein weiteres Beispiel kann die Schicht des Materials oder der Materialien, die zum Erzeugen der Leitverbindung 421–423 verwendet wurden, über dem Wafer abgeschieden und anschließend strukturiert werden, um die Verbindung 421–423 zu erzeugen. Photolithographie und Ätztechniken können hier z. B. zum Strukturieren der Leitverbindungen 421–423 verwendet werden.
  • Für ein alternatives Ausführungsbeispiel können separate Leitverbindungen auf dem Wafer ausgebildet werden, d. h. eine separate Verbindung kann für jede zu erzeugende Diode auf dem Wafer gebildet werden. Statt die Verbindung 422 mit zwei getrennten Brückenabschnitten 424–425 zu bilden, können z. B. zwei getrennte Leitverbindungen auf dem Wafer ausgebildet werden, von denen jede einen Brückenabschnitt 424 bzw. 425 hat.
  • Für Schritt 305 der 5 werden dann Gräben 442 und 444 aus entsprechenden Grabenbereichen 416 und 418 des Substrats 400 gebildet, wie sie durch die isolierenden Be reiche 411–413 definiert sind. Dies ist in den 10–11 gezeigt. 10 zeigt eine Draufsicht auf den Wafer der 8, nachdem die Gräben 442 und 444 auf dem Substrat 400 des Wafers gebildet wurden. 11 zeigt eine seitliche Querschnittsansicht des Wafers der 10.
  • Zum Bilden der Gräben 422 und 424 kann jede geeignete Prozeßtechnik verwendet werden. Z. B. jede geeignete Ätztechnik und -chemie kann verwendet werden. Da die isolierenden Bereiche 411–413 als Maskenschichten beim Ätzen der Gräben 442 und 444 dienen können, sollte die Ätztechnik und -chemie vorzugsweise passend zu den für die isolierenden Bereiche 411–413 verwendeten Materialien sein. Die Ätztechnik und -chemie sollte vorzugsweise ebenfalls passend zu den Materialien sein, die für die Leitverbindungen 421–423 verwendet wurden, da die Leitverbindungen 421–423 dem Ätzprozeß unterworfen sind.
  • Das Material des Substrats 400 in den Grabenbereichen 416 und 418, die unter den Brückenabschnitten 424–427 liegen, wird beim Bilden der Gräben 442 und 424 entfernt. Die Lücken 434–437 können dazu dienen, das Entfernen des unterliegenden Substrats 400 beim Ätzen der Gräben 442 und 444 zu erleichtern, indem hier dem Ätzmittel erlaubt wird, durch die Brückenabschnitte 424–427 zu fließen.
  • Für ein alternatives Ausführungsbeispiel können die Brückenabschnitte 424–427 volle Brücken ohne Lücken 434–437 sein, wie oben diskutiert wurde. Die Brückenabschnitte 424–427 müssen für dieses alternative Ausführungsbeispiel ggf. schmaler ausgelegt werden, um sicherzustellen, daß das Substrat unter den Brückenabschnitten 424–427 beim Bilden der Gräben 442 und 444 entfernt wird.
  • Das Bilden der Gräben 442 und 444 verursacht keinen Kurzschluß zwischen dem Substrat 400 und den Leitverbindungen 422 oder 423. D. h., die isolierenden Bereiche 411–413 schützen die Verbindungen 422–423 davor, das Substrat nach dem Bilden der Gräben 442 und 444 zu kontaktieren. Dies ist in 11 gezeigt, wo die isolierenden Bereiche 411–412 die Leitverbindung 422 vor der Kontaktbildung mit dem Substrat 400 schützen. Hier wurde der Graben 442 teilweise durch Unterätzen einer Kante der isolierenden Bereiche 411–412 gebildet. In gleicher Weise schützen die isolierenden Bereiche 412–413 die Leitverbindung 423 davor, mit dem Substrat 400 in Kontakt zu geraten. Hier wurde der Graben 444 ebenfalls teilweise durch Unterätzen unter eine Kante der isolierenden Bereiche 412–413 gebildet.
  • Bei einem alternativen Ausführungsbeispiel kann eine separate strukturierte Maskierschicht auf dem Wafer ausgebildet werden, d. h. über den Leitverbindungen 422–423, um Grabenbereiche 416 und 418 zu definieren. Die Gräben 442 und 444 können dann mit einer geeigneten Ätztechnik und -chemie mit Hilfe dieser strukturierten Maskierschicht geätzt werden.
  • Die Gräben 442 und 444 sorgen im wesentlichen für eine oberseitige Trennung des Halbleiters für jedes aus dem Wafer zu erzeugende Diodenmodul, wobei ein Halbleiterbauelementebereich und ein Halbleiter-Pfostenbereich für jedes Diodenmodul gebildet wird. Diese Trennung des Halbleiters für jedes Diodenmodul wird detaillierter unten beschrieben.
  • Für Schritt 310 der 5 wird die Abdeckschicht 450 über den Wafer gebildet, wie es in den 12–13 gezeigt ist. 12 zeigt eine Draufsicht auf den Wafer der 10, nachdem die Abdeckschicht 450 auf dem Wafer gebildet worden ist. 13 zeigt eine seitliche Querschnittsansicht des Wafers der 12.
  • Die Abdeckschicht 450 verkapselt im wesentlichen die gesamte Oberfläche des Wafers und füllt im wesentlichen die Gräben 442 und 444. Für ein Ausführungsbeispiel schließt die Abdeckschicht 450 Epoxidharz ein, der auf den Wafer aufgeschleudert worden ist. Eine kontrollierte Vakuumumgebung kann an dieser Stelle auch zum Aufschleudern des Epoxids genutzt werden. In alternativen Ausführungsbeispielen enthält die Abdeckschicht 450 Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4), Kunststoff, Teflon, ein Polyimid oder ein Glas. Die Abdeckschicht 450 kann mit Hilfe von anderen dielektrischen oder isolierenden Materialien oder Kombinationen von Materialien gebildet werden, und kann mit Hilfe jeder beliebigen geeigneten Technik gebildet werden.
  • Die Abdeckschicht 450 kann dazu dienen, jedes im Wafer gebildete Diodenbauelement zu schützen. Die Abdeckschicht 450 kann auch als eine Passivierungsschicht dienen. Die Abdeckschicht 450 kann ferner dazu dienen, jedes auf dem Wafer erzeugte Diodenbauelement mechanisch zu halten.
  • Die Abdeckschicht 450 kann ebenfalls eine optionale Verkapselungsschicht enthalten, z. B. Silizium, Polysilizium, amorphes Silizium, Kunststoff, Glas, Epoxid, Aluminium oder Diamant. Andere Materialien oder Kombinationen von Materialien können ebenfalls verwendet werden. Diese optionale Verkapselungsschicht kann dazu dienen, jedes auf dem Wafer erzeugte Diodenbauelement steifer und stabiler zu machen. Diese optionale Verkapselungsschicht kann auch als Wärmeleiter für jede auf dem Wafer hergestellte Diode dienen.
  • Bei Schritt 315 der 5 wird die Rück- oder Unterseite des Wafers abgedünnt, wie es gezeigt ist in 14, verglichen mit dem in 13 gezeigten Wafer. 14 zeigt eine seitliche Querschnittsansicht des Wafers der 12, nachdem die Unterseite abgedünnt wurde. 15 zeigt eine Unteransicht des Wafers der 14.
  • Die Unterseite des Substrats 400 kann in diesem Fall mit Hilfe irgendeiner geeigneten Technik abgedünnt werden. Z. B. kann die Unterseite des Substrats 400 mit einem Sandstrahl behandelt werden. Die Unterseite des Substrats 400 kann ebenfalls mit Hilfe einer geeigneten Ätztechnik und -chemie geätzt werden oder sie kann alternativ durch Schleifen abgedünnt werden. Die Unterseite des Substrats 400 kann ebenfalls durch Läppen abgedünnt werden. Der Boden des Substrats 400 unterhalb der aktiven Sperrschichtbereiche 401–404 kann mit geeigneten ohmschen Kontakten versehen werden.
  • Bei Schritt 320 der 5 wird dann ein Säge- und Ätzprozeß zum Strukturieren der Unterseite des Wafers verwen det. Ein Ausführungsbeispiel dieses Schritts ist in den 16–23 illustriert. Hierbei wird zunächst eine Maskierschicht 452 auf der Unterseite des Wafers gebildet. Dies ist in den 16–17 illustriert. 16 zeigt eine seitliche Querschnittsansicht des Wafers der 14, nachdem die Maskierschicht 452 auf der Unterseite des Wafers gebildet worden ist. 17 zeigt eine Unteransicht des Wafers der 16.
  • Die Maskierschicht 452 kann aus Photolack bestehen, der z. B. aufgeschleudert wurde. Andere geeignete Maskiermaterialien, inklusive anderer photosensitiver Materialien, können ebenfalls benutzt werden und auf der Unterseite des Wafers mit Hilfe von geeigneten Techniken ausgebildet werden.
  • Die Unterseite des Wafers wird dann entlang der Reißlinienbereiche 415, 417 und 419 angesägt, um Vertiefungen 455, 457 und 459 zu erzeugen und die Maskierschicht 452 in Maskierbereiche 453–454 zu strukturieren. Dies ist in den 18–19 gezeigt. 18 zeigt eine seitliche Querschnittsansicht des Wafers der 16, nachdem die Unterseite des Wafers angesägt worden ist. 19 zeigt eine Unteransicht des Wafers der 18.
  • Die Reißlinienbereiche 415, 417 und 419, wie sie in 6 gezeigt sind, definieren, wo der Wafer getrennt werden wird. In einem Ausführungsbeispiel kann die Unterseite des Wafers in den Reißlinienbereichen 415, 417 und 419 angesägt werden, um Vertiefungen 455, 457 und 459 zu erzeugen, wodurch Maskierbereiche 453–455 aus der Maskierschicht 452 definiert werden. Einem anderen Ausführungsbeispiel kann die Maskierschicht 452 zunächst mit Hilfe von photolithographischen Techniken strukturiert werden, z. B. um die Reißlinienbereiche 415, 417 und 419 und die Maskierbereiche 453 und 454 zu definieren. Die so definierte Reißlinienbereiche können dann als Führung beim Sägen der Vertiefungen 455, 457 und 459 benutzt werden.
  • Der Wafer wird durch das Sägen der Waferunterseite zum Erzeugen der Vertiefungen 455, 457 und 459, wie in den 18–19 gezeigt, nicht vollständig separiert. Jede Vertiefung 455, 457 und 459 ist ca. 2–3 mil (ca. 50–75 μm) breit. Die Vertiefungen 455, 457 und 459 können auch andere Breiten haben.
  • Nach dem Erzeugen der Vertiefungen 455, 457 und 459 wird das Substrat 400 von der Unterseite des Wafers in den Reißlinienbereichen 415, 417 und 419, wie sie durch die Maskierbereiche 453–454 definiert sind, geätzt, um Gräben 465, 467 und 469 zu erzeugen. Dies ist in den 20–21 gezeigt. 20 zeigt eine seitliche Querschnittsansicht des Wafers der 18, nachdem die Substratunterseite geätzt wurde. 21 zeigt eine Unteransicht des Wafers der 20.
  • Jede geeignete Ätztechnik und -chemie kann hier zur Erzeugung der Gräben 465, 467 und 469 verwendet werden.
  • Die Gräben 465, 467 und 469 dienen dazu, das Substrat 400 zu trennen. Wie in 20 gezeigt, dient Graben 467 dazu, das Substrat 400 in Substratbereiche 475–476 zu trennen.
  • Das Material der isolierenden Bereiche 411–413 in den Reißlinienbereichen 415, 417 und 419 wird ebenfalls geätzt, um hier Abschnitte der Leitverbindungen 421–423 in den jeweiligen Gräben 465, 467 und 469 freizulegen. Wie in 20 gezeigt, wird der isolierende Bereich 411 in dem isolierenden Bereich 471 geätzt, der isolierende Bereich 412 wird in separate isolierende Bereiche 472–473 geätzt. Der isolierende Bereich 413 wird in den isolierenden Bereich 474 geätzt. Ein einziger Ätzprozeß kann hier dazu verwendet werden, sowohl das Material des Substrats 400 als auch eine der in den jeweiligen Kanälen 465, 467 und 469 freigelegten isolierenden Bereiche 411–413 zu ätzen. Einzelne Ätzprozesse können alternativ dazu verwendet werden, das Material des Substrats 400 und das für die isolierenden Bereiche 411–413 verwendete Material zu entfernen.
  • Die isolierenden Bereiche können anfangs, wie oben beschrieben, strukturiert sein, um das darunterliegende Substrat 400 in den Reißlinienbereichen 415, 417 und 419 freizulegen. Bei einem solchen Ausführungsbeispiel müßte nur das Material des Substrats 400 entfernt werden, um die Leit verbindungen 421–423 bei der Bildung der Gräben 465, 467 und 469 freizulegen.
  • In einem alternativen Ausführungsbeispiel werden die Vertiefungen 455, 457 und 459 überhaupt nicht erzeugt. Die Gräben 465, 467 und 469 werden vielmehr durch Ätzen des Substrats 400 in den Reißlinienbereichen 415, 417 und 419 erzeugt, wie sie durch die Maskierbereiche 453, 454 definiert sind. Für dieses Ausführungsbeispiel kann die Maskierschicht 452 zunächst mit Hilfe von photolithografischen Techniken strukturiert werden, um z. B. Reißlinienbereiche 415, 417 und 419 mit den entsprechenden Maskierbereichen 453, 454 zu definieren. Jede geeignete Ätztechnik und -chemie kann dann dazu verwendet werden, Gräben 465, 467 und 469 zu erzeugen.
  • Nachdem die Gräben 465, 467 und 469 gebildet worden sind, werden die Maskierbereiche 453–454 von der Waferunterseite, wie in den 22–23 gezeigt, entfernt. 22 zeigt eine seitliche Querschnittsansicht des Wafers der 20, nachdem die unterseitigen Maskierbereiche 453–454 entfernt wurden. 23 zeigt eine Unteransicht des Wafers der 22. Jede geeignete Technik kann hier dazu verwendet werden, die Maskierbereiche 453, 454 zu entfernen.
  • Für Schritt 325 der 5 wird eine strukturierte Kontaktschicht auf der Unterseite des Wafers gebildet. Ein Ausführungsbeispiel dieses Schritts ist in den 24, 29 illustriert. 24 zeigt eine seitliche Querschnittsansicht des Wafers der 22, nachdem eine Leitschicht auf der Unterseite des Wafers gebildet wurde und nach dem Maskierbereiche 477–478 auf der Unterseite des Wafers gebildet wurden. 25 zeigt eine Unteransicht des Wafers der 24.
  • Für dieses Ausführungsbeispiel wird die strukturierte Kontaktschicht dadurch gebildet, daß zunächst eine Leitschicht (nicht gezeigt) auf dem Wafer gebildet wird. Z. B. Titan-Wolfram (Ti-W) kann durch Sputtern auf dem Wafer abgeschieden werden. Diese Ti-W-Schicht kann dazu dienen, eine Diffusionsbarriere für die strukturierte Kontaktschicht zu bilden. Gold (Au) kann dann durch Sputtern auf der Ti-W-Schicht abgeschieden werden. Diese Goldschicht kann dazu dienen, das strukturierte Überziehen mit Gold (Au) oder Nickel (Ni) zu erleichtern, z. B. durch Bilden einer strukturierten Kontaktschicht. Alternativ kann jedes geeignete Material oder Kombination von Materalien auch anstelle dieser Ti-W- und/oder Au-Schicht verwendet werden. Z. B. Nickel (Ni) kann anstelle von Gold verwendet werden, um hier das strukturierte Überziehen mit Nickel zu erleichtern, z. B. durch Bilden einer strukturierten Kontaktschicht. Außerdem kann jede geeignete Technik dazu verwendet werden, die Leitschicht hier zu bilden.
  • Eine strukturierte Maskierschicht mit Maskierbereichen 477–478 wird dann auf der Unterseite des Wafers gebildet, wie es in den 24–25 gezeigt ist. Die Maskierbereiche 477–478 werden beim strukturierten Überziehen (pattern plating) von Kontaktmaterial über die Leitschicht verwendet, um die strukturierte Kontaktschicht zu bilden. Die Maskierbereiche 477–478 können irgendein geeignetes Material enthalten und können mit irgendeiner geeigneten Technik gebildet werden. Photolack kann z. B. auf die Unterseite des Wafers aufgeschleudert werden und nachfolgend mit Hilfe von photolithographischen Techniken strukturiert werden, um z. B. die Maskierbereiche 477–478 zu bilden. Ein geeignetes Kontaktmaterial kann dann strukturiert über die Unterseite des Wafers gezogen werden, wie es in den 26–27 gezeigt ist. 26 zeigt eine seitliche Querschnittsansicht des Wafers der 24, nachdem Kontaktbereiche 480–482 auf der Unterseite des Wafers gebildet wurden. 27 zeigt eine Unteransicht des Wafers der 26.
  • Maskierbereiche 477–478 dienen dazu, Kontaktmaterial daran zu hindern, sich auf der Unterseite des Wafers während des strukturierten Plattierens zu bilden. In einem Ausführungsbeispiel wird Nickel strukturiert über die Unterseite des Wafers gezogen, um Kontaktbereiche 480-482 zu bilden. Nickelkontaktbereiche sind vorzuziehen, da Nickel für das Löten gut geeignet ist. Nickelkontaktbereiche können anschließend beschichtet werden, z. B. mit einem dünnen Goldfilm (Au). Eine solche Beschichtung kann dazu dienen, Korrosion und Oxidation der Kontaktbereiche aus Nickel zu verhindern, ohne die Lötfähigkeit des Nickels zu zerstören. In einem anderen Ausführungsbeispiel wird Gold (Au) strukturiert über die Unterseite des Wafers gezogen, um Kontaktbereiche 480–482 zu bilden.
  • Das Kontaktmaterial paßt sich dem Umriß der Unterseite des Wafers an. Insbesondere werden Kontaktbereiche 480–482 entlang der Seiten und entlang des Bodens der Gräben der Unterseite 465, 467 und 469, wie es in den 26–27 gezeigt ist. In einem Ausführungsbeispiel bilden Teile der Kontaktbereiche 480–482 eine dauerhafte und verläßliche Oberfläche-zu-Oberfläche-Verbindung mit Teilen der Leitverbindungen 421–423, die in den Gräben 465, 467 bzw. 469 frei liegen, wenn das Kontaktmaterial auf der Unterseite des Wafers gebildet wird. Hierbei ist das für die Leitverbindungen 421–423 verwendete Material, das in den Gräben 465, 467 und 469 frei liegt, vorzugsweise das gleiche Material wie dasjenige, das für die Kontaktbereiche 480–482 verwendet wird, das mit den Leitverbindungen 421–423 in Kontakt kommen soll.
  • In einem Ausführungsbeispiel wird Titan-Wolfram (Ti-W) als erste Leitschicht und als erste Kontaktbereichsschicht verwendet. Infolgedessen wird eine dauerhafte und verläßliche intermetallische Oberfläche-zu-Oberfläche Verbindung in diesem Ausführungsbeispiel gebildet. Für andere Ausführungsbeispiele kann ein anderes Material anstelle von Ti-W dazu verwendet werden, eine Verbindung zwischen den Leitverbindungen 421–423 und den Kontaktbereichen 480–482 zu bilden. Die Verwendung des gleichen Materials an dieser Stelle kann die Bildung einer dauerhaften verläßlichen Verbindung zwischen den Leitverbindungen 421–423 und den Kontaktbereichen 480–482 in den Gräben 465, 467 bzw. 469 erleichtern. Bei weiteren Ausführungsbeispielen kann das zum Verbinden der Leitverbindungen 421–423 mit Kontaktbereichen 480–482 verwendete Material anders sein.
  • Nachdem das Kontaktmaterial auf der Unterseite des Wafers gebildet worden ist, werden die Maskierbereiche 477–478, wie in den 28–29 gezeigt, entfernt. 28 zeigt eine seitliche Querschnittsansicht des Wafers der 26, nachdem die unterseitigen Maskierbereiche 477–478 entfernt wurden. 29 zeigt eine Unteransicht des Wafers der
  • 28.
  • Jede geeignete Technik kann dazu verwendet werden, die Maskierbereiche 477–478 zu entfernen. In dem oben beschriebenen Ausführungsbeispiel können Teile der Leitschicht, die auf der Unterseite des Wafers freiliegen, entfernt werden, wodurch die Kontaktbereiche 480–482, wie in den 28–29 gezeigt, verbleiben. Jede geeignete Ätztechnik und -chemie kann z. B. dazu verwendet werden, die freiliegenden Teile der Leitschicht zu entfernen.
  • Die Kontaktbereiche 480–482 können auch andere leitende Materialien enthalten. Aluminium (Al) oder Kupfer (Cu) können z. B. verwendet werden. Indium-Titanoxid (ITO) oder Gold-Zinnoxid (ATO) können ebenfalls verwendet werden. Andere Metalle oder Kombinationen von Materialien mit Metallen können ebenfalls verwendet werden. Außerdem können die Kontaktbereiche 480–482 mit Hilfe jeder geeigneten Technik gebildet werden. Eine Schicht von Material oder Materialien, die dazu verwendet werden, die Kontaktbereiche 480–482 zu bilden, kann z. B. auf dem Wafer abgeschieden werden und anschließend strukturiert werden, um die Kontaktbereiche 480–482 zu bilden. Photolithographie und Ätztechnik kann z. B. hier dazu verwendet werden, die Kontaktbereiche 480–482 zu strukturieren.
  • Für den Schritt 330 der 5 werden unterseitige Gräben 466 und 468 auf der Unterseite des Wafers gebildet. Dies ist in den 30, 31 gezeigt. 30 zeigt eine seitliche Querschnittsansicht des Wafers der 28, nachdem die Un terseite des Wafersubstrats geätzt wurde. 31 zeigt eine Unteransicht des Wafers der 30.
  • Jede geeignete Ätztechnik kann hier dazu verwendet werden, die unterseitigen Gräben 466 und 468 zu bilden. Die Kontaktbereiche 480–482 können als Maskierschicht beim Ätzen der Gräben 466 und 468 verwendet werden.
  • Die Gräben 466 und 468 legen die Abdeckschicht 450 frei, wie in den 30–31 gezeigt. Die Gräben 466 und 468 sorgen entsprechend für eine unterseitige Trennung der Halbleiter für jedes auf dem Wafer zu erzeugende Diodenmodul. In Verbindung mit der oberseitigen Trennung der Halbleiter durch die Gräben 442 und 444 ist dann eine vollständige Trennung eines Halbleiterbereichs des Bauelements und eines Halbleiterpfostenbereichs für jedes auf dem Wafer zu bildende Diodenmodul gewährleistet. Die Gräben 442 und 466 trennen zusammen den Substratbereich 475 in einen Halbleiterbauelementebereich 486 und einen Halbleiterpfostenbereich 487. Die Gräben 444 und 468 zusammen trennen den Substratbereich 476 in einen Halbleiterbauelementebereich 488 und einen Halbleiterpfostenbereich 489.
  • In einem alternativen Ausführungsbeispiel sorgen nur die unterseitigen Gräben 466 und 468 für die oben beschriebene Trennung der Halbleiter. D. h., die Gräben 442 und 444 werden überhaupt nicht gebildet. Vielmehr werden nur die Gräben 466 und 468 durch Entfernen des Substratmaterials durch die gesamte Dicke des Materials entfernt, wodurch sie die Abdeckschicht 450 freilegen. In diesem alternativen Ausführungsbeispiel können jedoch Brückenabschnitte der Leitverbindungen 422–423 auf der Unterseite des Wafers freigelegt sein. Ein korrosionsbeständiges Material wird vorzugsweise dazu verwendet, die Leitverbindungen 421–423 für dieses Ausführungsbeispiel zu bilden, da die Abdeckschicht 450 die Leitverbindungen 421–423 zu deren Schutz nicht vollständig verkapselt.
  • Für den Schritt 335 der 5 wird der Wafer, wie in den 32–33 gezeigt, in Diodenmodule getrennt. 32 zeigt eine seitliche Querschnittsansicht des Wafers der 30, nachdem der Wafer in Diodenmodule 200 getrennt worden. ist. 33 zeigt eine Unteransicht des Wafers der 32.
  • Der Wafer kann z. B. durch Sägen des Wafers getrennt werden. Der Sägeschnitt kann etwa 1 mil (ca. 25 μm) breit sein. Der Sägeschnitt kann auch andere Breiten haben. Andere Techniken können ebenfalls dazu verwendet werden, den Wafer zu trennen und umfassen z. B. Laser-Trenntechniken.
  • Der Wafer wird z. B. durch den Graben 467 getrennt. Die Leitverbindungen 421–423, die mit den Kontaktbereichen 480–482 verbunden wurden, bilden umgreifende Flansch-Grenzfläche-Kontaktbereiche, wie in den 32–33 gezeigt. Die Leitverbindungen 422 und die verbundenen Kontaktbereiche 481 werden beide beim Trennen des Wafers getrennt und erzeugen umgreifende Flansch-Grenzfläche-Kontaktbereiche für getrennte Diodenmodule, die aus dem Wafer erzeugt wurden. Die in den 32–33 verwendeten Bezugsziffern entsprechen den in den 2–4 verwendeten.
  • Transistor
  • 34 zeigt eine Perspektivansicht eines Transistormoduls 500, welches ein Ausführungsbeispiel der vorliegenden Erfindung darstellt. Das Transistormodul 500 wird ebenfalls als eine Einrichtung bzw. als eine elektrische Einrichtung bezeichnet. Das Transistormodul 500 wird darüber hinaus als ein Bauelement bezeichnet.
  • Bei einem Ausführungsbeispiel ist das Transistormodul 500 ein monolithisches Bauelement ohne Anschlußzuleitungen, das für die Oberflächenmontage beispielsweise auf einer gedruckten Schaltungsplatine konfiguriert ist. Wie in 34 dargestellt ist, enthält das Transistormodul 500 eine Abdeckschicht 560, einen Halbleiterbauelementebereich 583, Basis- und Emitter-Halbleiterpfostenbereiche 584–585, ein erster Kontaktbereich, enthaltend eine Kollektor-Kontaktschicht 593, einen zweiten umgreifenden Flansch-Grenzflä chen-Kontaktbereich mit Emitter- oder Basis-Kontaktschichten 594 und einen dritten umgreifenden Flansch-Grenzflächen-Kontaktbereich mit einer Basis oder Emitter-Kontaktschicht 595.
  • 35 zeigt eine Querschnittsseitenansicht des Transistormoduls entlang der Linie 35–35 des Transistormoduls 500 gemäß 34. 35 veranschaulicht die Abdeckschicht 560, den Halbleiterbauelementebereich 583, den Halbleiter Pfostenbereich 584, die Kollektor-Kontaktschicht 593 und die Kontaktschicht 594.
  • 36 zeigt eine Unteransicht des Transistormoduls 500 gemäß 34. 36 zeigt die Abdeckschicht 560, die Kollektor-Kontaktschicht 593, den Halbleiterbauelementebereich 583, die Basis- und Emitter-Halbleiterpfostenbereiche 584–585 und die Basis- und Emitterkontaktschichten 594–595.
  • Wie in den 34 bis 36 zu sehen ist, verkapselt die Abdeckschicht 560 die Oberseiten des Halbleiterbauelementebereichs 583 und der Basis- und Emitter-Halbleiterpfostenbereiche 584 bis 585. Die Abdeckschicht 560 trennt darüber hinaus den Halbleiterbauelementebereich 583 und die Halbleiterpfostenbereiche 584–585 voneinander. Die Abdeckschicht 560 kann irgendein geeignetes isolierendes Material enthalten. Beispielsweise kann die Abdeckschicht 560 Epoxidharz, Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4), Kunststoff, Teflon, ein Polyimid oder ein Glas enthalten. Die Abdeckschicht 560 kann ebensogut andere Dielektrika oder isolierende Materialien oder Kombinationen von Materialien enthalten. Die Abdeckschicht 560 kann zum Schützen des Transistormoduls 500 dienen. Die Abdeckschicht 560 kann als eine Passivierungsschicht dienen. Die Abdeckschicht 560 kann darüber hinaus dazu dienen, das Transistormodul mechanisch zusammenzuhalten.
  • Die Abdeckschicht 560 kann darüber hinaus eine optionale Verkapselungsschicht enthalten, beispielsweise Silizium, Polysilizium, amorphessilizium, Kunststoff, Glas, Epoxidharz, Aluminium oder Diamant. Andere Materialien oder Kombinationen von Materialien können ebenfalls für die Verkapselungs schicht verwendet werden. Diese wahlweise anwendbare Verkapselungsschicht kann dazu dienen, das Transistormodul 500 fester und stabiler zu machen. Diese optionale Verkapselungsschicht kann außerdem als ein Wärmeleiter für das Transistormodul 500 dienen.
  • Der Graben bzw. der Spalt 577 trennt den Halbleiterbauelementebereich 583 von sowohl dem Basis- als auch dem Emitter-Halbleiterpfostenbereich 584–585. Der Graben bzw. Spalt 581 trennt Basis- und Emitter-Halbleiterpfostenbereiche 584–585.
  • Ein Bauelement hält sich in dem Halbleiterbauelementebereich 583 des Transistormoduls 500 auf. Dieses Bauelement hat ein Basisgebiet und ein Emittergebiet. Das Basisgebiet ist elektrisch mit einer Basisleitschicht im Transistormodul 500 verbunden. Diese Basisleitschicht ist elektrisch mit der Kontaktschicht 594 oder 595 verbunden. Das Emittergebiet ist elektrisch mit einer Emitterleitschicht im Transistormodul 500 verbunden. Diese Emitterleitschicht ist elektrisch mit der Kontaktschicht 594 oder 595 gekoppelt. Sofern der Halbleiterpfostenbereich 584 und die Kontaktschicht 594 für das Basisgebiet verwendet werden, werden der Halbleiterpfostenbereich 585 und die Kontaktschicht 595 für das Emittergebiet verwendet. Andererseits, wenn der Halbleiterpfostenbereich 585 und die Kontaktschicht 595 für das Basisgebiet verwendet werden, werden der Halbleiterpfostenbereich 584 und die Kontaktschicht 594 für das Emittergebiet verwendet.
  • Die Basis- und Emitterleitschichten können bei einem Ausführungsbeispiel aus Titan-Wolfram (Ti-W) und Gold (Au) bestehen. Ti-W kann als eine Diffusionsbarrierenschicht dienen. Andere Diffusionsbarrierenmaterialien können hier ebenfalls verwendet werden. Beispielsweise können Aluminium (Al) oder Kupfer (Cu) verwendet werden. Indium-Titanoxid (ITO) oder Gold-Zinnoxid (ATO) können ebenfalls verwendet werden. Es können auch andere Metalle oder Metalle enthaltende Kombinationen von Materialien verwendet werden.
  • Das erste Kontaktgebiet bedeckt die Unterseite des Halbleiterbauelementebereichs 583 und erstreckt sich über die Seitenwände des Halbleiterbauelementebereichs 583. Der zweite umgreifende Flansch-Grenzflächen-Kontaktbereich bedeckt die Unterseite des Halbleiterpfostenbereichs 584 und erstreckt sich über dessen Seitenwand. Der dritte umgreifende Flansch-Grenzflächen-Kontaktbereich bedeckt die Unterseite des Halbleiterpfostenbereichs 585 und erstreckt sich über dessen Seitenwand.
  • Die Kollektor-Kontaktschicht 593 und die Basis- und Emitter-Kontaktschichten 594–595 sind die Verbindungsstellen des Transistormoduls 500 zu externen Schaltungsanordnungen. Die Kontaktschichten 593–595 sind alle relativ flach auf den Unterseiten der jeweiligen Halbleiterbereiche 583 bis 585. Die Kontaktschichten 593 bis 595 sind darüber hinaus relativ großflächig. Diese Merkmale tragen dazu bei, einen guten Kontakt zu externen Schaltungsanordnungen zu gewährleisten.
  • Die Kontaktschichten 593–595 können bei einem Ausführungsbeispiel aus Titan-Wolfram (Ti-W) und Nickel (Ni) bestehen. Ni ist vorzuziehen, da Ni gut zum Löten geeignet ist. Diese Ni-Kontaktschichten können nachfolgend beschichtet werden, beispielsweise mit einer dünnen Goldschicht (Au). Eine solche Beschichtung kann dazu dienen, die Korrosion und Oxydation der Ni-Kontaktschichten ohne Zerstörung der Lötfähigkeit des Ni zu verhindern. Bei einem anderen Ausführungsbeispiel kann anstelle von Ni Gold (Au) verwendet werden. Die Kontaktschichten 593–595 können ebensogut andere leitfähige Materialien enthalten. Beispielsweise kann Aluminium (Al) oder Kupfer (Cu) verwendet werden. Indium-Titanoxid (ITO) oder Gold-Zinnoxid (ATO) können ebenfalls verwendet werden. Andere Metalle oder Metalle enthaltende Kombinationen von Materialien können ebenfalls verwendet werden.
  • Die Basis- und Emitter-Leitschichten bilden jeweils eine Flansch-Grenzfläche mit den Kontaktschichten 594–595. In je dem Fall schaffen die Flansch-Grenzflächen eine dauerhafte und zuverlässige Verbindung zwischen der Leitschicht und der Kontaktschicht.
  • Bei einem Ausführungsbeispiel wird Titan-Wolfram (Ti-W) als verbindende Leitschicht und als verbindende Kontaktschicht für beide Kontaktbereiche verwendet. D. h., Ti-W wird auf der Unterseite der Leitschicht und auf der Oberseite der Kontaktschicht 594–595 gebildet. Im Ergebnis wird eine haltbare und zuverlässige intermetallische Oberfläche-zu-Oberfläche-Verbindung zwischen jeder Leit- und jeder Kontaktschicht 594–595 bei diesem Ausführungsbeispiel gebildet. Bei anderen Ausführungsbeispielen kann ein anderes Material anstelle von Ti-W bei der Schaffung einer Verbindung zwischen den jeweiligen Leit- und Kontaktschichten 594–595 verwendet werden. Die Verwendung der gleichen Materialien kann hierbei die Bildung einer haltbaren und zuverlässigen Bindung zwischen den jeweiligen Leit- und Kontaktschichten 594–595 erleichtern. Bei weiteren Ausführungsbeispielen können die Materialien, die zum Verbinden der Leitverbindungen mit den Kontaktschichten 594–595 verwendet werden, unterschiedlich sein.
  • Das Transistormodul 500 kann als Chip zwischen Standard-Streifenleiter-Lücken entweder mit Hilfe von Lot oder mit Hile von leitfähigem Epoxidharz befestigt werden. Das Transistormodul kann als einsetzbarer Ersatz fürgegenwärtige Beam-lead-Bauelemente konfiguriert werden. Alternativ kann das Transistormodul 500 kleiner oder größer sein, um einen Kundenwunsch zu erfüllen. Das Design des Transistormoduls 500 gestattet es, das Bauelement relativ klein zu gestalten.
  • 37 veranschaulicht in Ablaufdiagrammform ein Beispiel des Verfahrens zur Verwendung bei der Halbleiterfabrikation. Das Verfahren gemäß 37 kann verwendet werden, um beispielsweise das Transistormodul 500 herzustellen. Um das Verfahren gemäß 37 besser zu erläutern, werden die 38 bis 71 verwendet, um die verschiedenen Verfahrensschritte gemäß 37 zu veranschaulichen.
  • 38 zeigt eine Draufsicht auf einen Halbleiter-Wafer, der zur Herstellung des Transistormoduls gemäß 34 verwendet wird. 39 zeigt eine Querschnitts-Seitenansicht des Wafers gemäß 38.
  • Bei Ausführung des Verfahrens gemäß 37 wird ein Halbleitersubstrat zur Verfügung gestellt. Dieses Substrat wird beispielsweise in den 38 bis 39 als Substrat 700 dargestellt. Das Substrat 700 kann ein Silizium (Si)-Substrat sein, es können aber auch eine Vielzahl anderer Arten von Halbleitersubstraten verwendet werden.
  • Der Wafer gemäß 38–39 enthält ein Substrat 700, in welchem Paare 701–702, 703–704, 705–706 und 707–708 von Basis- und Emittergebieten gebildet wurden, um vier Transistorbauelemente zur Verfügung zu stellen. Die Anzahl der Bauelemente ist beispielhaft und wurde ausgewählt, um ein klareres Verständnis der vorliegenden Erfindung zu erreichen. Es kann eine beliebige Anzahl von Bauelementen unter Verwendung desselben Wafers gebildet werden, wobei die Anzahl beispielsweise von der Größe des Wafers abhängt. Basis- und Emittergebiete-Paare 701–708 können mit geeigneten Ohm'schen Kontakten versehen werden.
  • Eine die Bereiche 711, 712, 713 und 714 einschließende strukturierte Isolierschicht wurde auf dem Wafer gebildet. Bei einem Ausführungsbeispiel wird diese Isolierschicht durch Abscheidung von Siliziumnitrit (Si3N4) gebildet. Die Isolierschicht kann auch aus Siliziumdioxid (SiO2) gebildet werden, das auf der Oberfläche des Substrats 400 entweder abgeschieden wird oder aufwächst. Die Isolierschicht kann andere Materialien oder Kombinationen von Materialien ebensogut enthalten. Die Isolierschicht wird anschließend in die Bereiche 711 bis 714 strukturiert, beispielsweise unter Verwendung von Photolithographie- und Ätztechniken.
  • Wie es in den 38–39 dargestellt ist, wird die Isolierschicht derart strukturiert, daß die Basis/Emitter-Bereichspaare 701–708 freigelegt werden. Der isolierende Bereich 711 wurde strukturiert, um das Basis/Emitter-Bereichs paar 701–702 freizulegen. Das isolierende Gebiet 712 wurde strukturiert, um das Basis/Emitterbereichspaar 703–704 freizulegen. Der isolierende Bereich 713 wurde strukturiert, um das Basis/Emitter-Bereichspaar 705–706 freizulegen. Der isolierende Bereich 714 wurde strukturiert, um das Basis/Emitter-Bereichspaar 707–708 freizulegen.
  • Bei einem alternativen Ausführungsbeispiel können die Kontaktbereiche und Bondinseln über dem Substrat 700 ausgebildet werden, um elektrische Verbindungen zu den Basis/Emitter-Bereichspaaren 701–708 zur Verfügung zu stellen. Die isolierenden Bereiche 711–714 können anschließend strukturiert werden, um solche Kontaktgebiete oder Bondinseln freizulegen statt Basis/Emitter-Gebietspaaren 701–708 freizulegen.
  • Bei Schritt 600 gemäß 37 werden Leitverbindungen 721, 722, 723, 724, 725, 726, 727 und 728 auf dem Wafer gebildet. Dies ist in den 40–41 veranschaulicht. 40 veranschaulicht eine Draufsicht auf den Wafer gemäß 38, nachdem die Leitverbindungen 721–728 auf dem Wafer gebildet worden sind. 41 veranschaulicht eine Querschnitts-Seitenansicht des Wafers gemäß 40.
  • Die Leitverbindungen 721–728 werden ferner als Leitschichten bezeichnet. Die Leitverbindung 721 enthält einen Brückenabschnitt 731. In gleicher Weise enthalten die Leitverbindungen 722–728 Brückenabschnitte 732, 733, 734, 735, 736, 737 bzw. 738. Die Brückenabschnitte 731–738 enthalten Lücken 741, 742, 743, 744, 745, 746, 747 bzw. 748. Bei einem alternativen Ausführungsbeispiel enthalten die Brückenabschnitte 731–738 keine Lücken 741–748, sondern sind eher stabile Brücken.
  • Die Leitverbindungen 721–722 schaffen eine elektrische Verbindung zu den Basis-Emitter-Bereichspaaren 701–702. Leitverbindungen 723–724 schaffen eine elektrische Verbindung zu Basis/Emitter-Bereichspaaren 703–704. Die Leitverbindung 725–726 schaffen eine elektrische Verbindung zu Basis-Emitterbereichspaaren 705–706. Die Leitverbindungen 727– 728 schaffen eine elektrische Verbindung zu Basis/Emitter-Bereichspaaren 707–708.
  • Bei einem Ausführungsbeispiel werden die Leitverbindungen 721–728 gebildet, indem zuerst eine Leiterschicht auf dem Wafer gebildet wird. Beispielsweise kann Titan-Wolfram (Ti-W) durch Sputtern auf dem Wafer abgeschieden werden. Diese Ti-W-Schicht kann dazu dienen, eine Diffusionsbarrierenschicht für die Leitverbindungen 721–728 zur Verfügung zu stellen. Andere Diffusionsbarrierenmaterialien können hier ebenfalls verwendet werden. Dann wird Gold (Au) durch Sputtern auf die Ti-W-Schicht abgeschieden. Diese Au-Schicht kann beispielsweise bei der Bildung der Leitverbindungen 721–728 dazu dienen, das strukturierte Plattieren von Gold zu erleichtern. Eine strukturierte Maskierschicht, beispielsweise aus Photolack, kann dann auf dem Wafer ausgebildet werden. Diese strukturierte Maskierschicht wird beim strukturierten Goldplattieren (Pattern plating) beispielsweise in einer Dicke von ungefähr 10 Mikrometer über den Ti-W-Au-Schichten verwendet, um die Leitverbindungen 721–728 zu schaffen. Nach dem Pattern-plating-Prozeß wird die strukturierte Maskierschicht entfernt. Diejenigen Abschnitte der Ti-W-Au-Schichten, welche an der Oberfläche des Wafers freigelegt werden, können dann geätzt werden, wobei die Leitverbindungen 721–728, wie es in den 40–41 veranschaulicht ist, zurückbleiben. Die Leitverbindungen 721 bis 728 enthalten im Ergebnis Ti-W und Au.
  • Die Leitverbindung 721–728 können andere leitende Materialien ebensogut enthalten. Beispielsweise kann Aluminium (Al) oder Kupfer (Cu) verwendet werden. Indium-Titanoxid (ITO) oder Gold-Zinnoxid (ATO) kann ebensogut verwendet werden. Andere Metalle oder Metalle enthaltende Kombinationen von Materialien können ebenfalls verwendet werden. Darüber hinaus können die Leitverbindungen 721–728 mit Hilfe irgendeiner geeigneten Technik ausgebildet werden. Beispielsweise kann eine zum Schaffen von Leitverbindungen 721–728 verwendete Schicht des Materials oder der Materialien auf dem Wa fer abgeschieden werden und nachfolgend strukturiert werden, um Leitverbindungen 721–728 zu schaffen, wobei die Photolithographie und Ätztechniken beispielsweise hierbei verwendet werden können, um die Leitverbindungen 721 bis 728 zu strukturieren.
  • Bei einem alternativen Ausführungsbeispiel sind die Leitverbindungen 721–728 nicht vollständig getrennt, wenn sie ausgebildet wurden. Beispielsweise können die Leitverbindungen 721–725 als ein integrales Leitverbindungsmuster ausgebildet werden, das an den am dichtesten zusammenliegenden Rändern 749 zwischen den Leitverbindungen 721 und 725 in 40 verbunden ist. Leitverbindungspaare 722/726, 723/727 und 724/728 können auch auf diese Weise gebildet werden. Der Wafer wird später getrennt, so daß die verbundenen Leitverbindungspaare 721/725, 722/726, 723/727 und 724/728 getrennt werden.
  • Bei Schritt 605 gemäß 37 werden danach Gräben oder Spalten in dem Substrat 700 gebildet. Beim Bilden dieser Gräben kann jede geeignete Verfahrenstechnik verwendet werden. Bei einem Ausführungsbeispiel wird zunächst eine Maskierschicht 750 gebildet und auf dem Wafer strukturiert. Dies ist in den 42–43 veranschaulicht. 42 veranschaulicht eine Draufsicht auf den Wafer gemäß 40, nachdem die Maskierschicht 750 auf dem Wafer gebildet worden ist. 43 veranschaulicht eine Querschnitts-Seitenansicht des Wafers gemäß 42.
  • Die Maskierschicht 750 kann Photolack enthalten. Die Maskierschicht 750 kann außerdem Siliziumnitrid (Si3N4) oder Siliziumdioxid (SiO2) enthalten. Darüber hinaus kann die Maskierschicht 750 andere Materialien oder Kombinationen von Materialien ebensogut enthalten. Die Maskierschicht 750 kann auf dem Wafer abgeschieden werden und später mit Hilfe photolithographischer Techniken strukturiert werden. Andere Verfahrensschritte können ebenfalls verwendet werden, um die Maskierschicht 750 auszubilden. Die Maskierschicht 750 wird strukturiert, um die Grabenbereiche 751, 752, 753 und 754 zu definieren, wie es in den 42 bis 43 veranschaulicht ist.
  • Der Grabenbereich 751 erstreckt sich über zwei Transistoren, die unter Verwendung der Basis/Emitter-Gebietspaare 701–704 geschaffen werden. Der Grabenbereich 752 erstreckt sich über zwei Transistoren, welche unter Verwendung der Basis/Emitter-Gebietspaare 705–708 geschaffen werden. Die Grabenbereiche 751–752 verlaufen parallel zueinander. Die Grabenbereiche 753–754 verlaufen senkrecht zwischen den Grabenbereichen 751–752.
  • Die Brückenabschnitte 731–734 überqueren den Grabenbereich 751. Die Lücken 741–744 liegen über dem Grabenbereich 751. Die Brückenabschnitte 735 bis 738 überqueren den Grabenbereich 752. Die Lücken 745–748 liegen über dem Grabenbereich 752.
  • Die Gräben 755, 756, 757 und 758 werden dann aus dem Substrat 700 in den Grabenbereichen 751–754 in der durch die Maskierschicht 750 definierten Weise geätzt. Die Maskierschicht 750 wird nachfolgend von dem Wafer entfernt. Dies ist in den 44–45 veranschaulicht. 44 veranschaulicht eine Draufsicht auf den Wafer gemäß 42, nachdem die Gräben 755–758 aus dem Substrat 700 auf dem Wafer gebildet worden sind und nachdem die Maskierschicht 750 entfernt worden ist. 45 veranschaulicht eine Querschnitts-Seitenansicht des Wafers gemäß 44.
  • Beim Ätzen der Gräben 755–758 kann hier jede geeignete Ätztechnik und -chemie verwendet werden. Da die Maskierschicht 750 als eine Maske während des Ätzens der Gräben 755–758 dient, ist die Ätztechnik und -chemie vorzugsweise für das für die Maskierschicht 750 verwendete Material selektiv. Die Ätztechnik und -chemie ist darüber hinaus vorzugsweise selektiv für das Material, das für die Leitverbindungen 721–728 verwendet wurde, da die Brückenabschnitte 731–738 diesem Ätzprozeß ausgesetzt sind.
  • Das Material des Substrats 700 in den Grabenbereichen 751–752, welches unter den Brückenabschnitten 731–738 liegt, wird beim Bilden der Gräben 751–752 entfernt. Die Lücken 741–748 können dazu dienen, das Entfernen des darunterliegenden Substrats 700 beim Ätzen der Gräben 755–756 zu erleichtern, indem dem Ätzmittel gestattet wird, durch die Brückenabschnitte 731–738 hindurchzufließen.
  • Bei einem alternativen Ausführungsbeispiel können die Brückenabschnitte 731–738 ungeteilte Brücken ohne Lücken 741–748 sein, wie es oben erörtert wurde. Es kann erforderlich sein, daß die Brückenabschnitte 731–738 bei diesem alternativen Ausführungsbeispiel von geringerer Breite sein müssen, um zu sichern, daß das darunterliegende Substrat 700 unter den Brückenabschnitten 731–738 beim Bilden der Gräben 755–756 entfernt wird.
  • Die Bildung der Gräben 755–756 bewirkt keinen Kurzschluß zwischen dem Substrat 700 und den Leitverbindungen 721–728. D. h., die isolierenden Bereiche 711–714 schützen die Leitverbindungen 721–728 von einer Kontaktierung des Substrats 700 nach dem Bilden der Gräben 755–756. Der isolierende Bereich 711 schützt die Leitverbindungen 721 bis 722 vor der Kontaktierung des Substrats 700. Der isolierende Bereich 712 schützt die Leitverbindungen 723 bis 724 vor der Kontaktierung des Substrats 700. Der isolierende Bereich 713 schützt die Leitverbindungen 725–726 vor der Kontaktierung des Substrats 700. Der isolierende Bereich 714 schützt die Leitverbindungen 727–728 vor der Kontaktierung des Substrats 700. Dies ist in 45 veranschaulicht, wo isolierende Bereiche 712 und 714 die Leitverbindungen 724 bzw. 728 vor der Kontaktierung des Substrats 700 nach dem Bilden der Gräben 755–756 schützen. Hierbei wurde der Graben 755 teilweise durch Unterschneiden unter eine Kante des isolierenden Bereichs 712 gebildet. In gleicher Weise wurde der Graben 756 ebenfalls teilweise durch Unterschneiden unter eine Kante des isolierenden Bereichs 714 gebildet. Die Gräben 755–756 wurden in ähnlicher Weise für die isolierenden Bereiche 711 und 713 gebildet.
  • Nachdem die Gräben 755–758 gebildet worden sind, wird die Maskierschicht 750 von der Unterseite des Wafers entfernt, wie es in den 44–45 dargestellt ist. Es kann hier irgendeine geeignete Technik verwendet werden, um die Maskierschicht zu entfernen.
  • Bei einem alternativen Ausführungsbeispiel kann die die isolierenden Bereiche 711–714 enthaltende Isolierschicht nicht nur strukturiert werden, um die Basis/Emitter-Gebietspaare 701–708 freizulegen, sondern auch um die Grabenbereiche 751 bis 754 zu definieren. Dieses Ausführungsbeispiel ist, was die Verwendung der Isolierschicht betrifft, ähnlich dem oben in bezug auf das Diodenmodul erörterten. Eine Maskierschicht 750 wäre in diesem Falle danach nicht erforderlich, da die isolierende Schicht als Maske beim Ätzen der Gräben 755–758 verwendet werden kann. Die Gräben 755–758 können mit einer geeigneten Ätztechnik und -chemie unter Verwendung dieser Maske geätzt werden.
  • Die Gräben 755–758 dienen im wesentlichen einer oberseitige Trennung der Halbleiter für jedes Transistormodul, das aus dem Wafer geschaffen werden soll, wobei ein Halbleiterbauelementebereich, ein Basis-Halbleiterpfostenbereich und eine Emitter-Halbleiterpfostenbereichs für jedes aus dem Wafer herzustellende Transistormodul geschaffen wird. Diese Trennung der Halbleiter für jedes Transistormodul wird unten detaillierter beschrieben.
  • Bei Schritt 610 gemäß 37 wird die Abdeckschicht 760 über den Wafer gebildet, wie es in den 46–47 veranschaulicht ist. 46 zeigt eine Draufsicht auf den Wafer gemäß 44, nachdem die Abdeckschicht 760 über dem Wafer gebildet worden ist. 47 zeigt eine Querschnitts-Seitenansicht des Wafers gemäß 46.
  • Die Abdeckschicht 760 verkapselt im wesentlichen die gesamte Oberfläche des Wafers und füllt im wesentlichen die Gräben 755–758 aus. Bei einem Ausführungsbeispiel enthält die Abdeckschicht 760 Epoxidharz, das über dem Wafer aufgeschleudert worden ist. Eine gesteuerte Vakuumumgebung kann ebenfalls verwendet werden, um das Epoxidharz hierfür aufzuschleudern (spin-on). Bei alternativen Ausführungsbeispielen kann die darüberliegende Schicht 760 Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4), Kunststoff, Teflon, ein Polyimid oder ein Glas enthalten. Die Abdeckschicht 760 kann unter Verwendung anderer Dielektrika oder isolierender Materialien oder von Kombinationen von Materialien unter Verwendung irgendeiner geeigneten Technik gebildet werden.
  • Die Abdeckschicht 760 kann dazu dienen, jedes auf dem Wafer geschaffene Transistorbauelement zu schützen. Die Abdeckschicht 760 kann als eine Passivierungsschicht dienen. Die Abdeckschicht 760 kann darüber hinaus dazu dienen, jedes auf dem Wafer geschaffene Bauelement mechanisch zusammenzuhalten.
  • Die Abdeckschicht 760 kann darüber hinaus eine optionale Verkapselungsschicht umfassen, die beispielsweise Silizium, Polysilizium, amorphes Silizium, Kunststoff, Glas, Epoxidharz, Aluminium oder Diamant enthält. Andere Materialien oder Kombinationen von Materialien können ebenfalls verwendet werden. Diese optionale Verkapselungsschicht kann dazu dienen, jedes aus dem Wafer geschaffene Transistorbauelement stabiler und fester zu machen. Diese optionale Verkapselungsschicht kann darüber hinaus als eine Wärmeleitung für jedes aus dem Wafer hergestellte Bauelement dienen.
  • Beim Schritt 615 gemäß 37 wird die Rückseite oder Unterseite des Wafers abgedünnt, wie es in 48 im Vergleich zu dem in 47 dargestellten Wafer veranschaulicht ist. 48 veranschaulicht eine Querschnitts-Seitenansicht des Wafers gemäß 47, nachdem die Unterseite des Wafers abgedünnt worden ist. 49 veranschaulicht eine Draufsicht auf den Wafer gemäß 48.
  • Die Unterseite des Substrats 700 kann unter Verwendung irgendeiner geeigneten Technik abgedünnt werden. Beispielsweise kann die Unterseite des Substrats 700 sandgestrahlt werden. Die Unterseite des Substrats 700 kann darüber hinaus unter Verwendung einer geeigneten Ätztechnik und -chemie ge ätzt werden oder alternativ durch Abschleifen abgedünnt werden. Die Unterseite des Substrats kann darüber hinaus durch Lappen abgedünnt werden. Die Unterseite des Substrats 700 unter den Basis/Emitter-Bereichspaaren 701–708 kann mit geeigneten Ohm'schen Kontakten versehen werden.
  • Beim Schritt 620 gemäß 37 wird ein Säge- und -Ätz-Verfahren verwendet, um die Unterseite des Wafers zu strukturieren. Ein Ausführungsbeispiel für diesen Schritt ist in den 50–55 dargestellt. Eine strukturierte Maskierschicht 762 wird zunächst auf der Unterseite des Wafers gebildet. Dies ist in den 50–51 dargestellt. 50 veranschaulicht eine Querschnitts-Seitenansicht des Wafers gemäß 48, nachdem die Maskierschicht 762 auf der Unterseite des Wafers gebildet worden ist. 51 veranschaulicht eine Ansicht der Unterseite des Wafers gemäß 50.
  • Die Maskierschicht 762 kann irgendein Photolack sein, der beispielsweise aufgeschleudert wurde. Andere geeignete Maskenmaterialien, einschließlich anderer photosensitiver Materialien, können ebenfalls verwendet und auf der Unterseite des Wafers mit Hilfe irgendeiner geeigneten Technik ausgebildet werden.
  • Wie in den 50–51 dargestellt, wird die Maskierschicht 762 strukturiert, um Anreißlinien-Bereiche 763, 765 und 767 zu definieren, welche angeben, wo der Wafer später getrennt wird. Die Maskierschicht 762 wird außerdem strukturiert, um die Unterseiten-Grabenbereiche 764, 766, 768 und 769 zu definieren. Die Unterseiten-Grabenbereiche 764, 766, 768 und 769 liegen unterhalb der in dem Substrat 700 gebildeten Gräben 755–758. Die Maskierschicht 762 kann mit Hilfe irgendeiner geeigneten Strukturierungstechnik strukturiert werden. Beispielsweise kann die Maskierschicht 762 mit Hilfe einer photolithographischen Technik strukturiert werden.
  • Die Unterseite des Wafers wird anschließend entlang der Reißlinienbereiche 763, 765 und 767 gesägt, um Vertiefungen 771, 773 und 775 zu schaffen. Dies ist in den 52–53 dargestellt. 52 zeigt eine Querschnitts-Seitenansicht des Wafers gemäß 50, nachdem die Unterseite des Wafers gesägt worden ist. 53 zeigt eine Ansicht der Unterseite des Wafers gemäß 52.
  • Bei einem Ausführungsbeispiel wird die Unterseite des Wafers gesägt, in dem die durch die Maskierschicht 762 definierten Reißlinienbereiche 763, 765 und 767 als eine Führung verwendet werden, um die Vertiefungen oder Gruben 771, 773 und 775 zu schaffen. Bei einem anderen Ausführungsbeispiel kann die Maskierschicht allein strukturiert werden, um die Gräben 764, 766, 768 und 769 zu definieren. D. h., die Maskierschicht wird bei diesem anderen Ausführungsbeispiel anfänglich nicht strukturiert, um die Reißlinienbereiche 763, 765 und 767 zu definieren. Das Sägen der Unterseite des Wafers zum Erzeugen der Gruben 771, 773 und 775 würde dann dazu dienen, die Maskierschicht 762 so zu strukturieren, daß sie diese Reißlinienbereiche definiert, wie sie in den 52–53 veranschaulicht sind.
  • Der Wafer wird hierbei beim Sägen der Unterseite des Wafers zum Erzeugen der Vertiefungen 771, 773 und 775 nicht vollständig getrennt, wie es in den 52–53 gezeigt ist. Jede Vertiefung 771, 773 und 775 ist ungefähr 2–3 mil (ca. 50–80 μm) breit. Die Vertiefungen 771, 773 und 775 können auch andere Breiten aufweisen. Vorzugsweise werden die Vertiefungen öder Gruben 771, 773 und 775 derart gesägt, daß der Abstand zwischen der Oberseite des Substrats 700 und der Oberseite der Vertiefung 773 (die Distanz, die in 52 als Abstand 774 dargestellt ist) im wesentlichen gleich dem Abstand zwischen der Unterseite des Grabens 775 und der Unterseite des Substrats 700 ist (wie er in 52 als Abstand 772 dargestellt ist). Dies kann dazu dienen, das spätere Ätzen der Gräben zu erleichtern, da die Tiefe des in den Reißlinienbereichen 763, 765 und 767 zu ätzenden Substrats und die Tiefe des Substrats von der Unterseite der Grabenbereiche 764, 766, 768 und 769 etwa gleich sind.
  • Nach dem Schaffen der Vertiefungen 771, 773 und 775 wird das Substrat 700 von der Unterseite des Wafers her in den Reißlinienbereichen 763, 765 und 767 und in den Unterseiten-Grabenbereichen 764, 766, 768 und 769, wie sie von der Maskierschicht 762 definiert sind, geätzt, um die Gräben 776, 777, 778, 779, 780, 781 und 782 zu schaffen. Dies ist in den 54–55 gezeigt. 54 zeigt eine Querschnitts-Seitenansicht des Wafers gemäß 52, nachdem die Unterseite des Substrats des Wafers geätzt worden ist und nachdem die Unterseiten-Maskierschicht 762 entfernt worden ist. 55 zeigt eine Unterseiten-Ansicht des Wafers gemäß 54.
  • Irgendeine geeignete Ätztechnik und -chemie kann hierbei verwendet werden, um die Gräben 776–782 zu erzeugen. Die Gräben 776–782 dienen zum Trennen des Substrats 700. Wie in den 54–55 dargestellt, dienen die Gräben 776–782 zum Trennen des Substrats 700 in Substratbereiche 783, 784, 785, 786, 787, 788, 789 und 790.
  • Nachdem die Gräben 776–782 gebildet worden sind, wird die Maskierschicht 762 von der Unterseite des Wafers entfernt, wie es in den 54–55 gezeigt ist. Irgendeine geeignete Technik kann hier verwendet werden, um die Maskierschicht 762 zu entfernen.
  • Ein Abschnitt jeder Leitverbindung 721–728 wird nach diesem Ätzen im Graben 778 entlang des Reißlinienbereichs 765 freigelegt. Dies ist in den 54–55 gezeigt. Die Unterseitengräben 776–782 legen die Abdeckschicht 760 frei, wie es in 54–55 gezeigt ist.
  • Die Gräben 777–779 und 781–782 schaffen dementsprechend eine unterseitige Trennung der Halbleiter für jedes aus dem Wafer herzustellende Transistormodul. In Verbindung mit der oberseitigen Trennung der Halbleiter durch die Gräben 755–758 wird eine vollständige Trennung eines Halbleiterbauelementbereichs, eines Basis-Halbleiterpfostenbereichs und eines Emitter-Halbleiter-Pfostenbereichs für jedes Transistormodul gebildet.
  • Bei einem alternativen Ausführungsbeispiel werden nur die unterseitigen Gräben 776–782 verwendet, um die oben beschriebene Halbleiterseparation zu schaffen. D. h., die Grä ben 755–758 werden überhaupt nicht ausgebildet. Statt dessen werden nur unterseitige Gräben 776–782 ausgebildet, indem das Substratmaterial in seiner gesamten Dicke entfernt wird, wobei die darüber liegende Abdeckschicht 760 in jedem Unterseitengraben freigelegt wird. Bei diesem alternativen Ausführungsbeispiel können jedoch Brückenabschnitte der Leitverbindungen 721–728 an der Unterseite des Wafers in den Grabenbereichen 764, 766, 768 und 769 freigelegt werden. Ein korrosionsbeständiges Material wird vorzugsweise beim Bilden der Leitverbindungen 721–728 bei diesem Ausführungsbeispiel verwendet, da die Abdeckschicht 760 die Leitverbindungen 721–728 nicht vollständig verkapseln kann, um diese zu schützen.
  • Bei Schritt 625 gemäß 37 wird eine strukturierte Kontaktschicht auf der Unterseite des Wafers ausgebildet, um Kontaktbereiche für jedes aus dem Wafer zu erzeugende Transistormodul zu schaffen. Ein Ausführungsbeispiel dieses Schritts ist in den 56–61 veranschaulicht. Bei diesem. Ausführungsbeispiel wird eine Kontaktschicht 791 zunächst auf der Unterseite des Wafers gebildet. 56 zeigt eine Querschnitts-Seitenansicht des Wafers gemäß 54, nachdem die Kontaktschicht über der Unterseite des Wafers ausgebildet wurde. 57 veranschaulicht eine Ansicht der Unterseite des Wafers gemäß 56.
  • Hierbei kann Titan-Wolfram (Ti-W) durch Sputtern auf dem Wafer abgeschieden werden. Diese Ti-W-Schicht kann dazu dienen, eine Diffusions-Barrierenschicht für die strukturierte Kontaktschicht zu schaffen. Dann kann Nickel (Ni) durch Sputtern auf die Unterseite des Wafers abgeschieden werden. Ni wird bevorzugt, da es gut zum Löten geeignet ist. Diese Ni-Kontaktschicht kann nachfolgend abgedeckt werden, beispielsweise mit einer dünnen Schicht Gold (Au). Solch ein Überzug kann dazu dienen, die Korrosion oder Oxidation der Kontaktschicht zu verhindern, ohne die Lötfähigkeit des Ni zu zerstören. Bei einem anderen Ausführungsbeispiel kann Gold (Au) auf der Unterseite des Wafers anstelle von Ni aus gebildet werden. Auch kann irgendein geeignetes leitfähiges Material oder eine Kombination von Materialien verwendet werden, um die Kontaktschicht 791 zu bilden. Darüber hinaus kann irgendeine geeignete Technik verwendet werden, um die Kontaktschicht 791 zu bilden. Die Kontaktschicht 791 paßt sich der Kontur der Unterseite des Wafers an. Insbesondere wird die Kontaktschicht 791 entlang der Seiten und der Böden der Unterseiten-Gräben 776, 778 und 780 ausgebildet, wie es in den 56–57 gezeigt ist. Bei einem Ausführungsbeispiel bilden Abschnitte der Kontaktschicht 791 eine widerstandsfähige, zuverlässige Oberfläche-zu-Oberfläche-Bindung mit denjenigen Abschnitten der Leitverbindungen 721–728, die in dem Unterseitengraben 778 freigelegt werden, wenn die Kontaktschicht 791 auf der Unterseite des Wafers gebildet wird. Das für die Leitverbindungen 721–728 verwendete Material, das in dem Graben 778 freigelegt wird, ist vorzugsweise das gleiche Material, das verwendet wird für die Kontaktschicht, die in Kontakt mit den Leitverbindungen 721–728 kommen soll.
  • Bei einem Ausführungsbeispiel wird Titan-Wolfram (Ti-W) als die erste Leitschicht und die erste Kontaktschicht verwendet. Im Ergebnis wird eine dauerhafte zuverlässige intermetallische Oberfläche-zu-Oberfläche-Bindung für dieses Ausführungsbeispiel gebildet. Bei anderen Ausführungsbeispielen können andere Materialien anstelle von Ti-W bei der Schaffung einer Bindung zwischen den Leitverbindungen 721–728 und der Kontaktschicht 791 verwendet werden. Eine Verwendung desselben Materials kann hierbei die Bildung einer haltbaren und zuverlässigen Bindung zwischen den Leitverbindungen 721–728 und der Kontaktschicht 791 im Graben 778 zu erleichtern. Bei weiteren Ausführungsbeispielen können die zum Verbinden der Leitverbindungen 721–728 mit der Kontaktschicht 791 verwendeten Materialien unterschiedlich sein.
  • Eine strukturierte Maskierschicht 792 wird anschließend auf der Unterseite des Wafers gebildet, wie es in den 58–59 dargestellt ist. 58 zeigt eine Querschnitts-Seitenansicht des Wafers gemäß 56, nachdem die Maskier schicht 792 auf der Unterseite des Wafers gebildet worden ist. 59 veranschaulicht eine Ansicht der Unterseite des Wafers gemäß 58.
  • Die Maskierschicht 792 kann ein Photolack sein. Die Maskierschicht 792 kann auch andere geeignete Materialien oder Kombinationen von Materialien enthalten. Die Maskierschicht 792 kann auf dem Wafer abgeschieden und später mit Hilfe photolithographischer Techniken strukturiert werden. Es können auch andere Verfahrensschritte verwendet werden, um die Maskierschicht 792 zu bilden. Die Maskierschicht 792 wird strukturiert, um die unterseitigen Grabenbereiche 764, 766, 768 und 769 zu definieren, in denen die Gräben 777, 779, 781 bzw. 782 gebildet worden sind.
  • Die Kontaktschicht 791 wird dann in Kontaktbereiche 793, 794, 795, 796 und 797 mit Hilfe einer Maske in Form der Maskierschicht 792 strukturiert. Die Maskierschicht 792 wird anschließend entfernt. Dies ist in den 60 und 61 dargestellt. 60 zeigt eine Querschnitts-Seitenansicht des Wafers gemäß 58, nachdem die Kontaktschicht 791 strukturiert worden ist und nachdem die Maskierschicht 792 entfernt wurde. 61 zeigt eine Unterseiten-Ansicht des Wafers gemäß 60.
  • Die Kontaktschicht 791 wird von den Unterseiten-Grabenbereichen 764, 766, 768 und 769 her geätzt, wie sie durch die Maskierschicht 792 definiert sind. D. h., die Kontaktschicht 791 wird von den Unterseitengräben 777, 779, 781 und 782 geätzt, um die Kontaktbereiche 793–797 zu erzeugen. Irgendeine geeignete Ätztechnik und -chemie kann hierbei verwendet werden. Die Maskierschicht 792 kann dann mit Hilfe einer geeigneten Technik entfernt werden.
  • Die Kontaktbereiche 793–797 können ebensogut ein anderes leitfähiges Material enthalten. Beispielsweise kann Aluminium (Al) oder Kupfer (Cu) verwendet werden. Indium-Titanoxid (ITO) oder Gold-Zinnoxid (ATO) können ebenfalls verwendet werden. Andere Metalle oder Metalle enthaltende Kombinationen von Materialien können ebenfalls verwendet werden.
  • Darüber hinaus können die Kontaktbereiche 793–797 mit Hilfe irgendeiner geeigneten Technik gebildet werden. Beispielsweise können die Kontaktbereiche 793–797 durch ein patternplating auf der Unterseite des Wafers erzeugt werden.
  • Bei Schritt 630 gemäß 37 wird der Wafer in Transistormodule getrennt, wie es in den 62–63 gezeigt ist. 62 zeigt eine Querschnitts-Seitenansicht des Wafers gemäß 60, nachdem der Wafer in Transistormodule aufgetrennt worden ist. 63 zeigt eine Ansicht der Unterseite des Wafers gemäß 62.
  • Der Wafer kann beispielsweise durch Sägen des Wafers getrennt werden. Der Sägeschnitt kann ungefähr 1 mil (25,4 μm) breit sein. Auch kann der Sägeschnitt ebensogut andere Breiten aufweisen. Es können auch andere Techniken verwendet werden, um den Wafer zu zerteilen, beispielsweise mit Hilfe eines Lasers.
  • Beispielsweise wird der Wafer durch den Graben 778 hindurch getrennt. Die Leitverbindungen 721–728, welche mit den Kontaktbereichen 794–796 verbunden worden sind, bilden einen umgreifenden Flansch-Grenzflächen-Kontaktbereich, wie er in den 62–63 dargestellt ist. Die verbundenen Kontaktbereiche 794–796 werden bei der Auftrennung des Wafers voneinander getrennt. Die in den 62–63 verwendeten Bezugszeichen entsprechen den in den 34–36 verwendeten.
  • Bei einem anderen Ausführungsbeispiel zum Erzeugen der Transistormodule, wird ein alternativer Säge- und Ätz-Prozeß beim Ätzen der Unterseite des Wafers im Schritt 620 gemäß 37 verwendet. Dieses Ausführungsbeispiel ist in den 64–71 veranschaulicht. Bei der Darstellung des Verfahrens gemäß 37 unter Verwendung der 38–63 werden die 50–53 hierbei durch die 64–71 ersetzt.
  • Bei diesem alternativen Ausführungsbeispiel wird zunächst eine Maskierschicht 761 auf der Unterseite des Wafers gemäß 48–49 ausgebildet. Dies ist in den 64–65 gezeigt. 64 zeigt eine Querschnitts-Seitenansicht des Wafers gemäß 48, nachdem die Maskierschicht 761 auf der Unterseite des Wafers ausgebildet worden ist. 65 zeigt eine Ansicht der Unterseite des Wafers gemäß 64.
  • Die Maskierschicht 761 kann ein Photolack sein, der beispielsweise aufgeschleudert worden ist. Andere geeignete Maskiermaterialien, einschließlich anderer photosensitiver Materialien, können ebenfalls hierbei verwendet werden und können mit Hilfe einer beliebigen geeigneten Technik auf der Unterseite des Wafers gebildet werden.
  • Wie in den 64–65 dargestellt ist, wird die Maskierschicht 761 strukturiert, um Reißlinienbereiche 763, 765 und 767 zu definieren, welche angeben, wo der Wafer später getrennt werden soll. Die Maskierschicht 761 kann mit Hilfe irgendeiner geeigneten Strukturierungstechnik strukturiert werden. Beispielsweise kann die Maskierschicht 761 mit Hilfe einer photolithographischen Technik strukturiert werden.
  • Die Unterseite des Wafers wird dann entlang der Reißlinienbereiche 763, 765 und 767 gesägt, um die Vertiefungen oder Gruben 771, 773 und 775 zu erzeugen. Dies ist in den 66–67 dargestellt. 66 zeigt eine Querschnitts-Seitenansicht des Wafers gemäß 64, nachdem die Unterseite des Wafers gesägt worden ist. 67 zeigt eine Ansicht der Unterseite des Wafers gemäß 66.
  • Bei einem Ausführungsbeispiel kann die Unterseite des Wafers gesägt werden, indem die Reißlinienbereiche 763, 765 und 767, wie sie durch die Maskierschicht 761 definiert sind, als eine Führung verwendet werden, um die Vertiefungen 771, 773 und 775 zu erzeugen. Bei einem anderen Ausführungsbeispiel würde die Maskierschicht 761 anfänglich nicht strukturiert werden, um Reißlinienbereiche 763, 765 und 767 zu schaffen. Das Sägen der Unterseite des Wafers zum Erzeugen der Vertiefungen 771, 773 und 775 würde dann dazu dienen, die Maskierschicht 761 derart zu strukturieren, daß sie diese Reißlinienbereiche definiert, wie es in den 66–67 dargestellt ist. Hier wird der Wafer beim Sägen der Unterseite des Wafers zum Erzeugen der Vertiefungen 771, 773 und 775 nicht vollständig getrennt, wie es in den 66–67 dargestellt ist. Jede Vertiefung 771, 773 und 775 ist ungefähr 2–3 mils (ca. 50–80 μm) breit. Die Vertiefungen 771–773 und 775 können außerdem andere Breiten aufweisen.
  • Nach dem Erzeugen der Vertiefungen 771, 773 und 775 wird das Substrat 700 von der Unterseite des Wafers her in den von der Maskierschicht 761 definierten Anreißlinienbereichen 763, 765 und 767 geätzt, um die Gräben 776, 778 und 780 zu erzeugen. Dann wird die Maskierschicht 761 entfernt. Dies ist in den 68–69 dargestellt. 68 veranschaulicht eine Querschnitts-Seitenansicht des Wafers gemäß 66, nachdem die Unterseite des Wafersubstrats geätzt worden ist und nachdem die Unterseiten-Maskierschicht 761 entfernt worden ist. 69 zeigt eine Ansicht der Unterseite des Wafers gemäß 68.
  • Es kann irgendeine geeignete Ätztechnik und -chemie hierbei verwendet werden, um die Gräben 776, 778 und 780 zu erzeugen. Die Gräben 776, 778 und 780 dienen zum Trennen des Substrats 700.
  • Nachdem die Gräben 776, 778 und 780 gebildet worden sind, wird die Maskierschicht 761 von der Unterseite des Wafers entfernt, wie es in den 68–69 dargestellt ist. Irgendeine geeignete Technik kann hierbei verwendet werden, um die Maskierschicht 761 zu entfernen. Ein Abschnitt jeder Leitverbindung 721–728 wird im Graben 778 entlang des Reißlinienbereichs 765 nach diesem Ätzen freigelegt. Dies ist in den 68–69 dargestellt. Die Unterseitengräben 776, 778 und 780 legen die darüberliegende Abdeckschicht 760 frei, wie es in den 68–69 dargestellt ist.
  • Eine Maskierschicht 759 wird dann auf der Unterseite des Wafers gebildet. Dies ist in den 70–71 veranschaulicht. 70 zeigt eine Querschnittsansicht des Wafers gemäß 68, nachdem die Maskierschicht 759 auf der Unterseite des Wafers gebildet worden ist. 71 zeigt eine Ansicht der Unterseite des Wafers gemäß 70.
  • Die Maskierschicht 759 kann Photolack enthalten, der beispielsweise aufgeschleudert worden ist. Es können auch andere geeignete Maskenmaterialien, einschließlich anderer photosensitiver Materialien, hierfür verwendet werden, und sie können auf der Unterseite des Wafers unter Verwendung einer beliebigen geeigneten Technik ausgebildet werden. Wie in den 70–71 dargestellt, wird die Maskierschicht 759 strukturiert, um die unterseitigen Grabenbereiche 764, 766, 768 und 769 zu definieren. Die Unterseiten-Grabenbereiche 764, 766, 768 und 769 liegen unterhalb der Gräben 755–758, die im Substrat 700 ausgebildet sind. Die Maskierschicht 759 kann unter Verwendung einer beliebigen geeigneten Strukturierungstechnik strukturiert werden. Beispielsweise kann die Maskierschicht 759 mit Hilfe photolitografischer Techniken strukturiert werden.
  • Das Substrat 700 wird dann von der Unterseite des Wafers her in den Unterseiten-Grabenbereichen 764, 766, 768 und 769 geätzt, wie es durch die Maskierschicht 759 definiert ist, um die Gräben 777, 779, 781 und 782 zu erzeugen. Dies ist in den 54–55 dargestellt. 54 veranschaulicht bei diesem Ausführungsbeispiel eine Querschnitts-Seitenansicht des Wafers gemäß 70, nachdem die Unterseite des Substrats des Wafers geätzt worden ist, und nachdem die Unterseiten-Maskierschicht 759 entfernt worden ist. 55 zeigt eine Ansicht der Unterseite des Wafers gemäß 54. Es kann irgendeine geeignete Ätztechnik und -chemie hierbei verwendet werden, um die Gräben 777, 779, 781 und 782 zu erzeugen. Wie in den 54 bis 55 dargestellt, dienen die Gräben 777–782 dazu, das Substrat 700 in Substratbereiche 783, 784, 785, 786, 787, 788, 789 und 790 zu trennen.
  • Nachdem die Gräben ausgebildet worden sind, wird die Maskierschicht 759 von der Unterseite des Wafers entfernt, wie es in den 54–55 gezeigt ist. Es kann irgendeine geeignete Technik hierbei verwendet werden, um die Maskierschicht 759 zu entfernen.
  • Ein Abschnitt jeder Leitverbindung 721 bis 728 wird im Graben 778 entlang des Reißlinienbereichs 765 freigelegt. Dies ist in den 54–55 dargestellt. Die Unterseitengrä ben 776 bis 782 legen die Abdeckschicht 760 frei, wie es in den 54–55 dargestellt ist.
  • Das Verfahren gemäß 37 fährt dann bei diesem Ausführungsbeispiel mit dem Schritt 625 fort, wie er oben erörtert wurde.
  • Bei einem weiteren Ausführungsbeispiel kann der Sage- und Ätz-Prozeß des Schritts 620 durch einen anderen Strukturierungsprozeß ersetzt werden. Beispielsweise kann eine einfache Ätztechnik verwendet werden. Hierbei wird eine Maskierschicht auf der Unterseite des Wafers gemäß 48 ausgebildet und beispielsweise unter Verwendung einer photolithografischen Technik strukturiert, um die Anreißlinienbereiche 763, 765 und 767 zu definieren und um darüber hinaus die Unterseiten-Grabenbereiche 764, 766, 768 und 769 zu definieren. Dann kann das Substrat 700 unter Verwendung irgendeiner geeigneten Ätztechnik und -chemie geätzt werden, um die Unterseitengräben 776–782 unter Verwendung der Maskierschicht als Maske zu erzeugen. Der sich daraus ergebende Wafer wird dann erscheinen, wie es in den 54–55 dargestellt ist.
  • Bei einem weiteren Ausführungsbeispiel kann die Maskierschicht strukturiert werden, um Reißlinienbereiche 763, 765 und 767 zu definieren. Dann können die Gräben 776, 778 und 780 von der Unterseite des Wafers unter Verwendung dieser Maske geätzt werden. Anschließend kann eine andere Maskierschicht strukturiert werden, um die Unterseiten-Grabenbereiche 764, 766, 768 und 769 zu definieren. Anschließend können die Gräben 777, 779 und 781–782 von der Unterseite des Wafers her unter Verwendung dieser Maske geätzt werden. Der sich ergebende Wafer wird dann wie in den 54–55 dargestellt erscheinen.
  • Das Verfahren gemäß 37 kann in ähnlicher Weise verwendet werden, um unterschiedlich strukturierte Transistormodule zu schaffen. Beispielsweise kann das Verfahren gemäß 37 in ähnlicher Weise verwendet werden, um das in den 72–86 dargestellte Transistormodul zu bilden.
  • 72 zeigt eine Perspektivansicht eines anderen Transistormoduls. Das Transistormodul gemäß 72 enthält einen Halbleiterbauelementebereich 801, Basis- und Emitter-Halbleiterpfostenbereiche 802–803 und Leitschichten 804–805. Die Leitschichten 804–805 wurden in Vertiefungen der Halbleiterpfostenbereiche 802–803 ausgebildet.
  • 73 zeigt eine Perspektivansicht des Transistormoduls gemäß 72 mit der darüberliegenden Abdeckschicht 806.
  • Das Transistormodul gemäß 72–73 wurde ohne umgreifende Flansch-Grenzflächen-Kontaktbereiche gebildet. Geeignete Kontaktbereiche können auf der Unterseite der Halbleiterbereiche 801–803 ausgebildet werden, um Basis-, Kollektor- und Emitter-Kontaktbereiche zu schaffen. Diese Kontaktbereiche können darüber hinaus sich über die Seitenwände der Halbleiterbereiche 801–803 erstrecken.
  • 74 zeigt eine perspektivische Unteransicht eines Feldeffekt-Transistormoduls. Dieses Feldeffekt-Transistormodul kann beispielsweise einen J-FET oder einen MOSFET enthalten. Dieses Feldeffekt-Transistormodul enthält eine Abdeckschicht 807, einen Source-Halbleiterpfostenbereich 808, einen Gate-Halbleiterpfostenbereich 809, einen Drain-Halbleiterpfostenbereich 810 und einen Halbleiterbauelementebereich 811.
  • Das Transistormodul gemäß 74 kann darüber hinaus geeignete Kontaktbereiche enthalten, die auf der Unterseite der Halbleiterbereiche 808–811 ausgebildet worden sind. Solche Kontaktbereiche können außerdem so ausgebildet sein, daß sie sich über die Seitenwände der Halbleiterbereiche 808–811 erstrecken. Auch können umgreifende Flansch-Grenzfläche-Kontaktbereiche über die Halbleiterbereiche 808–811 ausgebildet sein.
  • Die 75–80 zeigen Unteransichten von verschiedenen anderen Transistormodulen. Das Transistormodul gemäß 75 enthält eine Abdeckschicht 812, einen Emitter-Kontaktbereich 813, einen Kollektor-Kontaktbereich 814 und einen Basis-Kon taktbereich 815. Die Kontaktbereiche 813–815 können jeweils einen umgreifenden Kontaktbereich mit einer Flansch-Grenzfläche enthalten, die an der gleichen Seite des Transistormoduls frei liegen, wie es in 75 veranschaulicht ist.
  • Das Transistormodul gemäß 76 enthält eine Abdeckschicht 816, einen Emitter-Kontaktbereich 817, einen Kollektor-Kontaktbereich 818 und einen Basis-Kontaktbereich 819. Die Kontaktbereiche 817–819 können jeweils einen umgreifenden Kontaktbereich mit einer Flansch-Grenzfläche enthalten, die an entgegengesetzten Seiten des Transistormoduls freigelegt sind, wie es in 76 gezeigt ist.
  • Das Transistormodul gemäß 77 enthält eine Abdeckschicht 820, einen Emitter-Kontaktbereich 821, einen Kollektor-Kontaktbereich 822 und einen Basis-Kontaktbereich 823. Die Kontaktbereiche 821 und 823 können jeweils einen umgreifenden Kontaktbereich mit einer Flansch-Grenzfläche enthalten, die an der gleichen Seite des Transistormoduls ausgebildet sind, wie es in 77 dargestellt ist. Der Kontaktbereich 822 kann einen umgreifenden Kontaktbereich mit einer Flansch-Grenzfläche aufweisen, die an der entgegengesetzten Seite des Transistormoduls ausgebildet ist, wie es in 77 dargestellt ist.
  • Das Transistormodul gemäß 78 weist eine Abdeckschicht 824, einen Emitter-Kontaktbereich 825, einen Kollektor-Kontaktbereich 826 und einen Basis-Kontaktbereich 827 auf. Die Kontaktbereiche 825 und 827 können umgreifende Kontaktbereiche mit einer Flansch-Grenzfläche aufweisen, die an entgegengesetzten Seiten des Transistormoduls ausgebildet sind, wie es in 78 dargestellt ist. Der Kontaktbereich 826 kann einen umgreifenden Kontaktbereich mit einer Flansch-Grenzfläche aufweisen, der an einer dritten Seite des Transistormoduls ausgebildet ist, wie es in 78 gezeigt ist.
  • Das Transistormodul gemäß 79 enthält eine Abdeckschicht 828, einen Emitter-Kontaktbereich 829, einen Kollektor-Kontaktbereich 830 und einen Basis-Kontaktbereich 831.
  • Die Kontaktbereiche 829 und 831 können jeweils einen umgreifenden Kontaktbereich mit einer Flansch-Grenzfläche aufweisen, die an drei Seiten des Transistormoduls ausgebildet sind, wie es in 79 dargestellt ist. Der Kontaktbereich 830 kann einen umgreifenden Kontaktbereich mit einer Flansch-Grenzfläche aufweisen, die an der entgegengesetzten Seite des Transistormoduls ausgebildet ist, wie es in 79 dargestellt ist.
  • Das Transistormodul gemäß 80 enthält eine Abdeckschicht 832, einen Emitter-Kontaktbereich 833, einen Kollektor-Kontaktbereich 834 und einen Basis-Kontaktbereich 835. Die Kontaktbereiche 833 und 834 können jeweils einen umgreifenden Kontaktbereich mit einer Flansch-Grenzfläche aufweisen, die an zwei Seiten des Transistormoduls ausgebildet sind, wie es in 80 dargestellt ist. Der Kontaktbereich 834 kann einen umgreifenden Kontaktbereich mit einer Flansch-Grenzfläche aufweisen, die an einer Seite des Transistormoduls ausgebildet ist, wie es in 80 dargestellt ist.
  • 81 veranschaulicht eine Unteransicht eines Zwei-Transistor-Moduls. Dieses Zwei-Transistor-Modul enthält eine Abdeckschicht 836 und Emitter-Kontaktbereiche 837 und 842, Kollektor-Kontaktbereiche 838 und 841 und Basis-Kontaktbereiche 839 und 840. Jeder Kontaktbereich 837 bis 842 kann einen umgreifenden Kontaktbereich mit einer Flansch-Grenzfläche aufweisen, die an einer Seite des Zwei-Transistor-Moduls ausgebildet ist. Die Konfiguration jedes Transistors des Zwei-Transistor-Moduls gemäß 81 kann für Einzel-Transistor-Module verwendet werden.
  • 82 zeigt eine Unteransicht eines anderen Zwei-Transistor-Moduls. Dieses Zwei-Transistor-Modul enthält eine Abdeckschicht 843 und Emitter-Kontaktbereiche 844 und 849, Kollektor-Kontaktbereiche 845 und 848 und Basis-Kontaktbereiche 846 und 847. Jeder Kontaktbereich 844, 846–847 und 849 kann einen umgreifenden Kontaktbereich mit einer Flansch-Grenzfläche enthalten, die an zwei Seiten des Zwei- Transistor-Moduls ausgebildet sind. Die Kontaktbereiche 845 und 848 können jeweils einen umgreifenden Kontaktbereich mit einer Flansch-Grenzfläche enthalten, die an einer Seite des Zwei-Transistor-Moduls ausgebildet sind. Die Konfiguration jedes Transistors des Zwei-Transistor-Moduls gemäß 82 kann für Einzel-Transistor-Module verwendet werden.
  • 83 veranschaulicht eine Unteransicht eines weiteren Transistormoduls. Das Transistormodul gemäß 83 enthält eine Abdeckschicht 850, einen Emitter-Kontaktbereich 851, einen Kollektor-Kontaktbereich 852 und einen Basis-Kontaktbereich 853. Die Kontaktbereiche 851–853 können jeweils einen umgreifenden Kontaktbereich mit einer Flansch-Grenzfläche enthalten, die an der gleichen Seite des Transistormoduls ausgebildet sind, wie es in 83 dargestellt ist.
  • 84 zeigt eine Unteransicht eines Vier-Transistor-Moduls. Das Vier-Transistor-Modul gemäß 84 enthält eine Abdeckschicht 854 und Kontaktbereiche 855, 856, 857, 858, 859, 860, 861, 862, 863, 864, 865 und 866. Jeder Transistor dieses Vier-Transistor-Moduls entspricht dem in 83 dargestellten Transistormodul. Das heißt, das Vier-Transistor-Modul gemäß 84 ist aus vier Transistormodulen gemäß 83 aufgebaut.
  • 85 zeigt eine Unteransicht eines weiteren Transistormoduls. Das Transistormodul gemäß 85 enthält eine Abdeckschicht 867, einen Emitter-Kontaktbereich 868, einen Kollektor-Kontaktbereich 869 und einen Basis-Kontaktbereich 870. Die Kontaktbereiche 868 bis 870 können jeweils einen umgreifenden Kontaktbereich mit einer Flansch-Grenzfläche aufweisen, die an der gleichen Seite des Transistormoduls ausgebildet sind, wie es in 85 dargestellt ist.
  • 86 zeigt eine Unteransicht eines weiteren Vier-Transistor-Moduls. Der Vier-Transistor-Modul gemäß 86 enthält eine Abdeckschicht 871 und Kontaktbereiche 872, 873, 874, 875, 876, 877, 878, 879, 880, 881, 882 und 883. Jeder Transistor dieses Vier-Transistor-Moduls entspricht dem in 85 dargestellten Transistor-Modul. Das heißt,. das Vier- Transistor-Modul gemäß 86 ist aus vier der in 85 dargestellten Transistormodule aufgebaut.
  • Integrierte Schaltung
  • 87 veranschaulicht eine integrierte Schaltung 900 in Zuordnung zu einem Halbleiterwafer 901, aus welchem die integrierte Schaltung 900 hergestellt worden ist. Die integrierte Schaltung 900 ist ein Ausführungsbeispiel der vorliegenden Erfindung. Die integrierte Schaltung 900 kann einen oder mehrere Transistoren, Dioden, Widerstände oder andere Schaltungselemente enthalten. Die integrierte Schaltung 900 kann beispielsweise aus Komplementär-Metall-Oxid-Halbleiter(CMOS)-Schaltungen, bipolaren Schaltungen oder Galliumarsenidschaltungen aufgebaut sein. Die integrierte Schaltung 900 wird auch als eine Einrichtung oder eine elektrische Einrichtung bezeichnet, die einen oder eine Vielzahl von Elementen oder Bauelementen, wie beispielsweise den oben beschriebenen Elementen oder Bauelementen, aufweist. Die integrierte Schaltung 900 wird darüber hinaus auch als Bauelement bezeichnet.
  • Bei einem Ausführungsbeispiel ist die integrierte Schaltung 900 ein anschlußleitungsloses monolithisches Bauelement, das für die Oberflächenmontage, beispielsweise auf einer gedruckten Schaltungsplatine, konfiguriert ist.
  • Die integrierte Schaltung 900 enthält eine Anzahl von Kontaktanschlußleitungen, beispielsweise die Kontaktanschlußleitung 902, die entlang einer Seite oder an Seiten der integrierten Schaltung 900 angeordnet sind. Diese Kontaktzuleitungen versehen die integrierte Schaltung 900 mit elektrischen Verbindungen zu der externen Schaltungsanordnung. 88 zeigt einen Kontaktanschluß für die integrierte Schaltung 900, der entsprechend der vorliegenden Erfindung hergestellt worden ist. Die integrierte Schaltung 900 gemäß 88 enthält einen Halbleiterbereich 983, auf welchem ein aktiver Schaltungsbereich 910 ausgebildet ist.
  • Der Halbleiterbereich 983 kann beispielsweise Silizium (Si) enthalten. Ein isolierender Film 999 bedeckt die Unterseite des Halbleiterbereichs 983. Dieser isolierende Film ist optional und kann irgendein geeignetes isolierendes Material enthalten.
  • Die integrierte Schaltung 900 enthält darüber hinaus eine optionale Verkapselungsschicht 961, eine Abdeckschicht 960, Leitverbindungen 922, einen Halbleiterpfostenbereich 984 und eine Kontaktschicht 993.
  • Die Abdeckschicht 960 verkapselt die Oberseiten des Halbleiterbauelementebereichs 983, der Leitverbindungen 922 und des Halbleiterpfostenbereichs 984. Die Abdeckschicht 960 trennt darüber hinaus den Halbleiterbauelementebereich 983 und den Halbleiterpfostenbereich 984. Die Abdeckschicht 960 kann irgendein geeignetes isolierendes Material enthalten. Beispielsweise kann die Abdeckschicht 960 Epoxidharz, Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4), Kunststoff, Teflon, ein Polyimid oder ein Glas enthalten. Die Abdeckschicht 960 kann auch ein anderes Dielektrikum oder isolierendes Material oder eine Kombination von Materialien enthalten.
  • Die Abdeckschicht 960 kann dazu dienen, die integrierte Schaltung 900 zu schützen. Die Abdeckschicht 960 kann als Passivierungsschicht dienen. Die Abdeckschicht 960 kann darüber hinaus dazu dienen, die integrierte Schaltung 900 mechanisch zusammenzuhalten.
  • Die Verkapselungsschicht 961 bedeckt die Abdeckschicht 960. Die Verkapselungsschicht 961 kann beispielsweise Silizium, Polysilizium, amorphes Silizium, Kunststoff, Glas, Epoxidharz, Aluminium oder Diamant enthalten. Andere Materialien oder Kombinationen von Materialien können ebensogut für die Verkapselungsschicht 961 verwendet werden. Die Verkapselungsschicht 961 ist fakultativ.
  • Die Verkapselungsschicht 961 kann dazu dienen, die integrierte Schaltung 900 fester und robuster zu machen. Die Verkapselungsschicht 961 kann darüber hinaus als Wärmeleiter für die integrierte Schaltung 900 dienen.
  • Die Leitverbindung 922 ist elektrisch mit dem aktiven Schaltungsbereich 910 gekoppelt. Die Leitverbindung 922 zusammen mit der Kontaktschicht 993 bildet einem umgreifenden Flansch-Grenzfläche-Kontaktbereich. Die Leitverbindung 922 ist elektrisch mit der Kontaktschicht 993 verbunden. Die Leitverbindung 922 bildet eine leitende Brücke vom aktiven Schaltungsbereich 910 zur Kontaktschicht 993.
  • Die Leitverbindung 922 kann bei einem Ausführungsbeispiel aus Titan-Wolfram (Ti-W) und Gold (Au) sein. Ti-W kann eine Diffusions-Barrierenschicht zur Verfügung stellen. Andere Diffusions-Barrierenmaterialien können ebensogut hierbei verwendet werden. Die Leitschicht 922 kann andere leitende Materialien enthalten. Beispielsweise können Aluminium (Al) oder Kupfer (Cu) verwendet werden. Auch können Indium-Titanoxid (ITO) oder Gold-Zinnoxid (ATO) verwendet werden. Andere Metalle oder Metalle enthaltende Kombinationen von Materialien können ebenfalls verwendet werden. Die Kontaktschicht 993 bedeckt die Unterseite des Halbleiterpfostenbereichs 984 und erstreckt sich über dessen Seitenwände. Der Halbleiterpfostenbereich 984 kann beispielsweise Silizium (Si) enthalten.
  • Die Kontaktschicht 993 ist eine Anschlußstelle für die integrierte Schaltung 900 zur externen Schaltungsanordnung. Die Kontaktschicht 993 ist relativ flach an der Unterseite des Halbleiterpfostenbereichs 984. Die Kontaktschicht 993 ist darüber hinaus relativ großflächig. Diese Merkmale dienen dazu, einen guten Kontakt zur externen Schaltungsanordnung zu sichern.
  • Die Kontaktschicht 993 kann bei einem Ausführungsbeispiel aus Titan-Wolfram (Ti-W) und Nickel (Ni) sein. Die Kontaktschicht 993 kann beispielsweise gebildet werden, indem Ni über den Halbleiterpfostenbereich 984 plattiert wird. Ni ist vorzuziehen, da Ni gut zum Löten geeignet ist. Diese Ni-Kontaktschicht kann nachfolgend beispielsweise mit einer dünnen Schicht von Gold (Au) überzogen werden. Ein solcher Überzug kann dazu dienen, die Korrosion oder Oxidation der Ni-Kontaktschicht zu verhindern, ohne die Lötfähigkeit von Ni zu zerstören. Bei einem anderen Ausführungsbeispiel kann. Gold (Au) anstelle von Ni verwendet werden. Die Kontaktschicht 993 kann ebensogut andere leitende Materialien enthalten. Beispielsweise können Aluminium (Al) oder Kupfer (Cu) verwendet werden. Ebenso können Indium-Titanoxid (ITO) oder Gold-Zinnoxid (ATO) verwendet werden. Andere Metalle oder Metalle enthaltende Kombinationen von Materialien können ebenso verwendet werden.
  • Die Leitverbindung 922 bildet eine flanschartige Grenzfläche mit der Kontaktschicht 993. Diese Flansch-Grenzfläche sichert eine dauerhafte und zuverlässige Bindung zwischen der Leitverbindung und der Kontaktschicht. Bei einem Ausführungsbeispiel wird Titan-Wolfram (Ti-W) sowohl als verbindende Leitschicht als auch für die verbindende Kontaktschicht verwendet, d. h. Ti-W wird an der Unterseite der Leitschicht 922 und an der Oberseite der Kontaktschicht 933 ausgebildet. Im Ergebnis entsteht eine dauerhafte und zuverlässige intermetallische Oberfläche-zu-Oberfläche-Bindung zwischen der Leitverbindung 922 und der Kontaktschicht 922. Bei einem anderen Ausführungsbeispiel können andere Materialien anstelle von Ti-W beim Erzeugen einer Bindung zwischen der Leitschicht 922 und der Kontaktschicht 993 verwendet werden. Ein Verwenden derselben Materialien kann hierbei die Bildung einer dauerhaften und zuverlässigen Bindung zwischen der Leitschicht 922 und der Kontaktschicht 993 erleichtern. Bei einem weiteren Ausführungsbeispiel können die zum Verbinden der Leitschicht 922 mit der Kontaktschicht 993 verwendeten Materialien unterschiedlich sein.
  • Die integrierte Schaltung kann als Chip an einer externen Schaltungsanordnung unter Verwendung von Lot oder Epoxidharz befestigt sein. Bei der integrierten Schaltung 900 gemäß 88 kann die fakultative oder optionale Verkapselungsschicht 961 beispielsweise Silizium (Si) in einer Dicke von 0,004 Zoll (ca. 100 μm) enthalten. Die Abdeckschicht kann beispielsweise Epoxidharz in einer Dicke von 0,003 Zoll (ca. 75 μm) enthalten (zwischen der Verkapselungsschicht 961 und dem aktiven Schaltungsbereich 910). Der Halbleiterbauelementebereich 983 kann zusammen mit dem aktiven Schaltungsbereich 910 eine Dicke von ungefähr 0,003 Zoll (ca. 75 μm) haben. Die Kontaktschicht 993 kann eine Nickel(Ni)-Plattierung in einer Dicke von ungefähr 0,0005 Zoll (ca. 12,5 μm) umfassen. Der Fuß des Halbleiterpfostens 984 kann sich ca. 0,005 Zoll (ca. 125 μm) über die Unterseite des aktiven Schaltungsbereichs 910 hinaus erstrecken. Ebensogut kann die integrierte Schaltung 900 mit anderen Dimensionen hergestellt werden.
  • Das Verfahren gemäß 37 kann auch bei der Herstellung integrierter Schaltungen, z. B. der in 88 dargestellten integrierten Schaltung verwendet werden. Um die beispielsweise Anwendung des Verfahrens gemäß 37 bei der Herstellung integrierter Schaltungen besser erläutern zu können, werden 89–106 zur Darstellung der verschiedenen Schritte des Verfahrens gemäß 37 verwendet.
  • 89 zeigt eine Draufsicht eines Halbleiterwafers, wie er zur Herstellung der integrierten Schaltung gemäß 88 verwendet wird. 90 ist eine Schnittansicht des Wafers gemäß 89.
  • Bei der Durchführung des Verfahrens gemäß 37 ist ein Halbleitersubstrat vorgesehen. Dieses Substrat ist bei dem Beispiel in den 89 und 90 als Substrat 1000 dargestellt. Substrat 1000 kann ein Silizium (Si)-Substrat sein; alternativ können verschiedene andere Halbleitersubstrate verwendet werden.
  • Der Wafer gemäß 89–90 weist das Substrat 1000 auf, welches aktive Schaltungsgebiete 1001–1002 und Substrat-Kontaktbereiche 1005–1006 hat. Substrat 1000 wird in der Darstellung in den 89–90 zur Herstellung von zwei integrierten Schaltungen verwendet. Die Anzahl von Bauelementen ist nur beispielshaft und wurde gewählt, um das Verständnis für die vorliegende Erfindung zu erleichtern. Eine beliebige Anzahl von Bauelementen kann unter Verwendung desselben Wafers gebildet werden, was beispielsweise von der Wafergröße abhängig ist. Substrat-Kontaktbereiche 105–106 sind optional.
  • Für den Schritt 600 gemäß 37 werden Leitverbindungen 1021–1022 über dem Wafer gebildet. Dies ist in 91–92 veranschaulicht. 91 zeigt eine Draufsicht gemäß 89 nach der Bildung der Leitschichten 1021–1022 über dem Wafer. 92 zeigt eine Schnittansicht des Wafers gemäß 91.
  • Leitverbindungen 1021–1022 werden auch als Leitschichten bezeichnet. Leitverbindung 1021 enthält Brückenabschnitte 1031–1032. In ähnlicher Weise enthält die Leitverbindung 1022 Brückenabschnitte 1033–1034. Brückenabschnitte 1031–1034 enthalten Schlitze 1041–1044. Bei einem alternativen Ausführungsbeispiel sind die Brückenabschnitte 1031–1034 ohne Schlitze, also als Vollkörperbrücken ausgebildet. Die Leitverbindungen 1021–1022 stellen eine elektrische Verbindung zu den aktiven Schaltungsgebieten 1001–1002 her.
  • Bei einem Ausführüngsbeispiel werden die Leitverbindungen 1021–1022 dadurch gebildet, daß zuerst eine Leitungsschicht über dem Wafer gebildet wird. So kann beispielsweise Titan-Wolfram (Ti-W) auf den Wafer ausgestäubt werden. Diese Ti-W-Schicht kann auch zur Bildung einer Diffusionsbarrierenschicht für die Leitverbindungen dienen. Andere Diffusionsbarrierenmaterialien können ebenfalls verwendet werden. Gold (Au) wird danach durch Aufstäuben auf der Ti-W-Schicht niedergeschlagen. Diese Au-Schicht kann zur Erleichterung der Gold-Musterplattierung, beispielsweise bei der Bildung der Leitverbindungen 1021–1022 dienen. Eine Maskiermusterschicht beispielsweise aus Fotolack kann danach auf dem Wafer gebildet werden. Diese Maskiermusterschicht dient danach zur Gold-Musterplattierung in einer Stärke von etwa 10 μm auf den Ti-W-Au-Schichten zur Bildung der Leitverbindungen 1021–1022. Nach diesen Plattiermusterverfahren wird die Maskier musterschicht entfernt. Teile der Ti-W-Au-Schichten, welche auf der Oberfläche des Wafers gebildet sind, können danach geätzt werden, wodurch Leitverbindungen 1021–1022 in der in 21–92 dargestellten Weise stehenbleiben. Leitverbindungen 1021–1022 enthalten als Folge dieses Verfahrens Ti-W-Au.
  • Die Leitverbindungen 1021–1022 können auch andere leitende Materialien enthalten. Zum Beispiel kann Aluminium (Al) oder Kupfer (Cu) verwendet werden. Indium-Titanoxid (ITO) oder Gold-Zinnoxid (ATO) kann ebenfalls verwendet werden. Andere Metalle oder metallhaltige Materialkombinationen können auch verwendet werden. Außerdem können Leitverbindungen 1021–1022 unter Verwendung irgendeiner geeigneten Prozeßtechnik gebildet werden. Als anderes Beispiel kann eine Schicht aus dem oder den die Leitverbindungen 1021–1022 bildenden Materialien auf dem Wafer niedergeschlagen und nachher zur Bildung der Leitverbindungen 1021–1022 strukturiert werden. Dabei können beispielsweise Photolithographie und Ätzverfahren zur Musterbildung verwendet werden.
  • Bei einem anderen Ausführungsbeispiel können getrennte Leitverbindungen auf dem Wafer gebildet werden. Das heißt, eine getrennte Leitverbindung kann für jede herzustellende Kontaktzuleitung der integrierten Schaltung gebildet werden. So können statt der Leitverbindung 1021 mit zwei getrennten Brückenabschnitten 1031–1032 beispielsweise zwei getrennte Leitverbindungen auf dem Wafer jeweils mit Brückenabschnitten 1031–1032 gebildet werden.
  • Für Schritt 650 der 37 werden Rillen oder Gräben 1051–1052 im Substrat 1000 gebildet. Zur Bildung der Gräben 1051–1052 kann irgendeine geeignete Verfahrensweise verwendet werden. Dies ist in den 93–94 dargestellt. 93 zeigt eine Draufsicht auf den Wafer gemäß 91 nach der Bildung der Gräben 1051–1052 aus dem Substrat des Wafers. 94 zeigt eine Schnittansicht des Wafers gemäß 93. Die Gräben 151–152 werden ähnlich den bei der oben beschriebenen Herstellung von Transistormodulen gebildeten Gräben geformt.
  • Das Material des Substrats 1000, welches unter den Brückenabschnitten 1031–1034 liegt, wird bei der Ausbildung der Gräben 1051–11052 entfernt. Schlitze 1041–1044 können zur Erleichterung der Entfernung des darunterliegenden Substrats 1000 beim Ätzen der Gräben 1051–1052 dienen, da sie dem Ätzmittel den Durchtritt durch die Brückenabschnitte 1031–1034 ermöglichen. Bei einem oben beschriebenen alternativen Ausführunsbeispiel können die Brückenabschnitte 1031–1034 aus Vollkörperbrücken ohne Schlitz 1041–1044 bestehen. Die Brückenabschnitte 1031–1034 können bei diesem alternativen Ausführungsbeispiel dünner ausgebildet werden, um zu gewährleisten, daß das darunterliegende Substat 1000 unterhalb der Brückenabschnitte 1031–1034 bei der Bildung der Gräben 1051–1052 entfernt wird.
  • Die Gräben 1051–1052 bilden im wesentlichen die Oberseitentrennung des Halbleiters für jede Kontaktzuleitung der integrierten Schaltung, die aus dem Wafer gebildet werden soll, wobei ein Bauelement-Halbleitergebiet und ein Halbleiter-Pfostenbereich gebildet werden. Diese Trennung bzw. Teilung des Halbleiters wird weiter unten genauer beschrieben.
  • Für Schritt 610 der 37 wird die Abdeckschicht 1060 über dem Wafer in der in den 95–96 dargestellten Weise gebildet. 95 zeigt eine Draufsicht auf den Wafer gemäß 93 nach der Bildung der Abdeckschicht 1060 auf dem Wafer. 96 zeigt eine Schnittansicht des Wafers gemäß 94. Die Abdeckschicht 1060 kapselt die gesamte Oberfläche des Wafers und füllt die Gräben 1051–1052 im wesentlichen auf. Bei einem Ausführungsbeispiel enthält die Abdeckschicht 1060 Epoxid, das auf den Wafer aufgeschleudert worden ist. Eine gesteuerte Vakuumatmosphäre kann auch zum Aufschleudern des Epoxidmaterials verwendet werden. Bei alternativen Ausführungsbeispielen kann die Abdeckschicht 1060 Siliziumdioxid (SiO2), Siliziumnitrit (Si3N4), Kunststoff, Teflon, ein Polyamid oder Glas enthalten. Die Abdeckschicht 1060 kann unter Verwendung anderer dielektrischer oder isolierender Materialien oder Materialkombinationen und unter Verwendung geeigneter Herstellungsverfahren gebildet werden. Die Abdeckschicht 1060 kann eine Schutzfunktion erfüllen. Die Abdeckschicht 1060 kann als Passivierungsschicht dienen. Die Abdeckschicht 1060 kann auch eine mechanische Funktion beim Bunden von Komponenten der aus dem Wafer hergestellten integrierten Schaltungen erfüllen.
  • Eine Verkapselungsschicht 1061 kann danach über der Abdeckschicht 1060 gebildet werden. Dies ist in 97 dargestellt. 97 zeigt eine Schnittansicht des Wafers 96 nach der Bildung der Verkapselungsschicht 1061 auf dem Wafer.
  • Die Verkapselungsschicht 1061 kann beispielsweise Silizium, Polysilizium, amorphes Silizium, Kunststoff, Glas, Epoxid, Aluminiumoxid oder Diamant enthalten. Andere Materialien oder Materialkombinationen können auch für die Verkapselungsschicht 1061 verwendet werden.
  • Die Verkapselungsschicht 1061 ist optional. Die Verkapselungsschicht 1061 kann dazu dienen, jede aus dem Wafer gebildete integrierte Schaltung biegesteifer und standfester zu machen. Die Verkapselungsschicht 1061 kann auch als Wärmeleiter für jede aus dem Wafer hergestellte integrierte Schaltung dienen.
  • Die Verkapselungsschicht 1061 kann danach in der in 98 dargestellten Weise abgedünnt werden. 98 zeigt eine Schnittansicht des Wafers gemäß 97 nach Abdünnen der Verkapselungsschicht 1061.
  • Die Verkapselungsschicht 1061 kann hier unter Verwendung irgendeiner geeigneten Technik abgedünnt werden. Beispielsweise kann die Verkapselungsschicht 1061 sandgeblasen werden. Die Verkapselungsschicht 1061 kann auch unter Verwendung einer geeigneten Ätzmethode und chemischer Maßnahmen geätzt oder alternativ durch Abschleifen abgedünnt werden. Die Verkapselungsschicht 1061 kann auch durch Läppen abgedünnt werden.
  • Die Verkapselungsschicht 1061 kann auch mit einem Muster versehen werden. So kann die Verkapselungsschicht 1061 der art strukturiert werden, daß sie als Verkapselungsschicht 961 der integrierten Schaltung 900 gemäß 88 erscheint.
  • Im Schritt 615 der 37 wird die Rück- oder Unterseite des Wafers in der in 99 dargestellten Weise im Vergleich zum in 98 dargestellten Wafer abgedünnt. 99 zeigt eine Schnittansicht des Wafers gemäß 98 nach dem Abdünnen der Unterseite des Wafers.
  • Die Unterseite des Substrats 1000 kann hier unter Verwendung irgendeiner geeigneten Technik abgedünnt werden. Beispielsweise kann die Unterseite des Substrats 1000 sandgeblasen werden. Die Unterseite des Substrats 1000 kann auch unter Verwendung einer geeigneten Ätztechnik und Chemie geätzt oder, alternativ, durch Abschleifen abgedünnt werden. Die Unterseite des Substrats 1000 kann auch durch Läppen dünner gemacht werden.
  • Für dem Schritt 620 der 37 wird ein Säge- und Ätzprozeß zur Musterbildung an der Unterseite des Wafers verwendet. Ein Ausführungsbeispiel dieses Schritts ist in den 100–102 dargestellt. Eine Maskiermusterschicht 1062 wird zunächst auf der Unterseite des Wafers gebildet. Dies ist in 100 gezeigt. 100 zeigt eine Schnittansicht des Wafers gemäß 99 nach der Bildung der Maskierschicht 1062 auf der Unterseite des Wafers.
  • Die Maskierschicht 1062 kann aus Fotolack bestehen, der beispielsweise aufgeschleudert ist. Andere geeignete Maskiermaterialien, einschließlich anderer Fotolackmaterialien können verwendet und auf die Unterseite des Wafers unter Verwendung einer geeigneten Technik aufgebracht werden.
  • Wie in 100 dargestellt ist, ist die Maskierschicht 1062 mit einem Muster versehen, um den Bereich der Anrißlinie 1065 zu definieren, an dem der Wafer später geteilt wird. Die Maskierschicht 1062 kann unter Verwendung irgendeines geeigneten Musterbildungsverfahrens strukturiert werden. Beispielsweise kann die Maskierschicht 1062 unter Verwendung fotolithographischer Methoden strukturiert werden. Maskierschicht 1062 hat außerdem eine solches Muster, daß jeder Halbleiterpfosten für jede Kontaktzuleitung definiert wird.
  • Die Unterseite des Wafers wird danach entlang des Anrißlinienbereichs 1065 zur Bildung des Schachts 1075 angesägt. Dies ist in 101 dargestellt. 101 zeigt eine Schnittansicht des Wafers gemäß 100 nach dem Ansägen der Unterseite des Wafers.
  • Bei einem Ausführungsbeispiel kann die Unterseite des Wafers unter Verwendung der Anrißlinien 1065 nach Definition der Maskierschicht 1062 zur Bildung des Schachts 1075 angesägt werden. Bei einem anderen Ausführungsbeispiel kann das Muster der Maskierschicht 1062 nur zur Definition der Unterseitengebiete 1064 und 1066 verwendet werden. Dies bedeutet, daß die Maskierschicht 1062 bei diesem alternativen Ausführungsbeispiel anfänglich nicht zur Definition der Anrißlinie 1065 dient. Das Sägen der Unterseite des Wafers zur Bildung des Schachts 1075 würde dann zur Strukturierung der Maskierschicht 1062 derart dienen, daß die Anrißlinienzonen in der Darstellung gemäß 101 definiert werden.
  • Nach dem Ansägen der Unterseite des Wafers zur Bildung des Schachts bzw. Grabens 1075 in der in 101 dargestellten Weise, ist der Wafer noch nicht vollständig geteilt. Der Schacht 1075 kann auch andere Breitenabmessungen haben. Vorzugsweise wird der Schacht bzw. Graben 1075 derart gesägt, daß der Abstand zwischen der Oberseite des Substrats 1000 und dem Schachtgrund (in der Darstellung gemäß 101 mit Abstand 1074 bezeichnet) im wesentlichen gleich dem Abstand zwischen dem Grund des Grabens 1051 und beispielsweise der Bodenfläche des Substrats 1000 (dargestellt in 101 als Abstand 1072) ist. Dies kann zur Erleichterung des späteren Ätzens des Substrats 1000 dienen, da dann die Tiefe des Substrats 1000 beim Ätzen von der Anrißlinienzone 1065 und den Unterseitenbereichen 1064–1066 etwa die gleiche ist.
  • Nach der Bildung des Schachts 1075 wird das Substrat 1000 von der Unterseite des Wafers in der Anrißlinienzone 1065 und in den Unterseitenbereichen 1064 und 1066 nach dem Muster der Maskierschicht 1062 zur Bildung des Grabens 1076 und zur Entfernung von Bereichen des Substrats 1000, insbesondere denjenigen unterhalb der Gräben 1051 und 1052 geätzt. Dies ist in 102 gezeigt. 102 zeigt eine Schnittansicht des Wafers gemäß 101 nach dem Ätzen der Unterseite des Wafers und nach dem Entfernen der Unterseitenmaskierschicht 1062.
  • Irgendeine geeignete Ätzmethode und Chemie kann hier zur Bildung des Grabens 1076 und zur Entfernung der Bereiche des Substrats 1000 unterhalb der Gräben 1051 und 1052 verwendet werden. Die Gräben 1051, 1052 und 1076 dienen jetzt zur Teilung des Substrats 1000. Wie in 102 dargestellt ist, dienen die Gräben 1051, 1052 und 1076 zur Teilung des Substrats 1000 in Substratbereiche 1083, 1084, 1085 und 1086. Jeder Halbleiterpfosten für jede Kontaktzuleitung wurde auch gebildet.
  • Maskierschicht 1062 wird danach von der Unterseite des Wafers in der in 102 dargestellten Weise entfernt. Eine geeignete Methode kann hier zur Entfernung der Maskierschicht 1062 verwendet werden.
  • Ein Abschnitt jeder Leitverbindung 1021–1022 wird im Graben 1076 entlang des Anrißlinienbereichs 1065 nach diesem Ätzvorgang freigelegt. Dies ist in 102 dargestellt. Die Abdeckschicht 1060, welche die Gräben 1051–1052 füllt, wurde auf der Unterseite des Wafers in der in 102 dargestellten Weise freigelegt.
  • Eine vollständige Trennung eines Halbleiterbauelementenbereichs und eines Halbleiterpfostenbereichs folgt so für jede Kontaktzuleitung zu dem herzustellenden Wafer.
  • Bei einem alternativen Ausführungsbeispiel kann die Trennung des Halbleiters in einer von dem zuvor beschriebenen Verfahren abgewandelten Weise erfolgen. Anstatt der Bildung der Gräben 1051–1052 können beispielsweise geeignete Unterseitengräben durch Entfernen des Substratmaterials über die gesamte Dicke des Substrats gebildet werden, wobei die Abdeckschicht 1060 freigelegt wird. Bei diesem alternativen Ausführungsbeispiel können die Brückenabschnitte der Leitverbindungen 1021–1022 aber an der Unterseite des Wafers freigelegt werden. Ein korrosionsbeständiges Material wird vorzugsweise zur Ausbildung der Leitverbindungen 1021–1022 bei diesem Ausführungsbeispiel verwendet, da die Abdeckschicht 1060 die Leitverbindungen 1021–1022 nicht vollständig verkapselt und sie schützt.
  • Im Schritt 625 der 37 wird eine strukturierte Kontaktschicht über der Unterseite des Wafers zur Bildung von Kontaktzonen für jede Kontaktzuleitung des Wafers gebildet. Ein Beispiel für diesen Schritt ist in den 103–105 veranschaulicht. Bei diesem Ausführungsbeispiel wird eine Kontaktschicht 1091 zunächst über der Unterseite des Wafers gebildet. 103 zeigt eine Schnittansicht des Wafers gemäß 102 nach der Bildung einer Kontaktschicht auf der Unterseite des Wafers.
  • Bei einem Ausführungsbeispiel kann Titan-Wolfram (Ti-W) auf den Wafer aufgestäubt werden. Diese Ti-W-Schicht kann zur Bildung einer Diffusionsbarrierenschicht für die Kontaktmusterschicht dienen. Nickel (Ni) kann danach auf die Unterseite des Wafers aufgestäubt werden. Ni ist bevorzugt, da es für Lötmaßnahmen besonders geeignet ist. Dieses Ni der Kontaktschicht kann in geeigneter Weise beschichtet sein, so beispielsweise mit einer dünnen Schicht aus Gold (Au). Ein solcher Überzug kann zum Schutz vor Korrosion oder Oxidation der Kontaktschicht dienen, ohne dabei die Löteigenschaften von Ni zu beeinträchtigen. Bei einem anderen Ausführungsbeispiel kann Gold (Au) auf die Unterseite des Wafers an Stelle von Nickel aufgebracht werden. Ein geeignetes leitendes Material oder eine leitende Materialkombination kann zur Bildung der Kontaktschicht ebenfalls verwendet werden. Außerdem kann eine beliebige Methode zur Bildung der Kontaktschicht benutzt werden.
  • Die Kontaktschicht ist der Kontur der Unterseite des Wafers angepaßt. Vorzugsweise wird die Kontaktschicht 1091 entlang den Seiten- und Bodenflächen des Unterseitengrabens 1076 in der in 103 gezeigten Weise gebildet. Bei einem Ausführungsbeispiel bilden Abschnitte der Kontaktschicht 1091 ein dauerhaftes und zuverlässiges Oberflächen-Zu-Oberflächen-Bond mit denjenigen Abschnitten der Leitverbindungen 1021–1022, welche in dem Unterseitengraben 1076 freiliegen, wenn die Kontaktschicht 1091 auf der Unterseite des Wafers gebildet wird. Das für die Leitverbindungen 1021–1022 verwendete Material, welches im Graben 1076 freiliegt, ist vorzugsweise das gleiche Material wie das jenige der Kontaktschicht 1091, welches mit Leitverbindungen 1021–1022 in Kontakt kommt.
  • Bei einem Ausführungsbeispiel wird Titan-Wolfram (Ti-W) als erste Leitverbindungsschicht und als erste Kontaktschicht verwendet. Infolge dessen wird eine dauerhafte und zuverlässige zwischenmetallische Oberflächen-zu-Oberflächenhaftung bei diesem Ausführungsbeispiel hervorgerufen. Bei anderen Ausführungsbeispielen kann ein anderes Material an Stelle von Ti-W zur Bildung eines Bonds zwischen den Leitverbindungen 1021–1022 und der Kontaktschicht 1091 verwendet werden. Bei einer Verwendung des gleichen Materials erleichtert sich die Bildung einer dauerhaften und zuverlässigen Haftung zwischen den Leitverbindungen 1021–1022 und der Kontaktschicht 1091 im Graben 1076. Bei wiederum anderen Ausführungsbeispielen können die Materialien zum Bonden der Leitverbindungen 1021–1022 und der Kontaktschicht andere sein.
  • Eine mit einem Muster versehene Maskierschicht 1092 wird dann auf der Unterseite des Wafers in der in 104 dargestellten Weise gebildet. 104 stellt eine Schnittansicht des Wafers gemäß 103 nach der Bildung der Maskierschicht 1092 auf der Unterseite des Wafers dar.
  • Die Maskierschicht 1092 kann aus Fotolack bestehen. Die Maskierschicht 1092 kann auch andere geeignete Materialien oder Materialkombinationen enthalten. Die Maskierschicht 1092 kann auf dem Wafer niedergeschlagen und danach unter Verwendung von fotolithographischen Methoden strukturiert werden. Andere Verfahrensschritte können auch zur Bildung der Maskierschicht 1092 verwendet werden. Die Maskierschicht 1092 enthält ein Muster zur Definition der Unterseitenzonen 1064 und 1066.
  • Die Kontaktschicht 1091 wird dann strukturiert zum Kontaktbereich 1093, wobei als Maske die Maskierschicht 1092 dient. Die Maskierschicht 1092 wird anschließend entfernt. Dies ist in 105 gezeigt. 105 zeigt eine Querschnitts-Seitenansicht des Wafers der 104 nachdem die Kontaktschicht 1091 strukturiert und die Maskierschicht 1092 entfernt wurde.
  • Die Kontaktschicht 1091 wird aus den durch die Maskierschicht 1092 definierten unterseitigen Regionen 1064 und 1066 geätzt. Jede geeignete Ätztechnik und -chemie kann dazu verwendet werden. Maskierschicht 1092 kann dann durch jede geeeignete Technik entfernt werden.
  • Der Kontaktbereich 1093 kann auch andere leitende Materialien enthalten. Z. B. Aluminium (Al) oder Kupfer (Cu) kann verwendet werden. Indium-Titanoxid (ITO) oder Gold-Zinnoxid (ATO) kann ebenfalls verwendet werden. Andere Metalle oder Kombinationen von Materialien, die Metalle enthalten, können ebenfalls verwendet werden. Außerdem kann der Kontaktbereich 1093 mit Hilfe irgendeiner geeigneten Technik ausgebildet werden. Z. B. kann der Kontaktbereich 1093 mit Hilfe von Pattern-Plating auf der Unterseite des Wafers ausgebildet werden.
  • Für Schritt 630 der 37 wird der Wafer, wie in 106 gezeigt, getrennt. 106 zeigt eine Querschnitts-Seitenansicht des Wafers der 105, nachdem der Wafer in integrierte Schaltungen getrennt worden ist. Der Wafer kann z. B. durch Sägen des Wafers getrennt werden. Der Sägeschnitt kann ca. 1 mil (= 25,4 μm) breit sein. Der Sägeschnitt kann auch andere Breiten haben. Andere Techniken können ebenfalls zum Trennen des Wafers verwendet werden, einschließlich z. B. Lasertechniken.
  • Der Wafer wird z. B. durch den Graben 1076 getrennt. Leitverbindungen 1021–1022, die mit den Kontaktbereichen 1093 verbunden sind, bilden umgreifende Flansch-Grenzflächen-Kontaktbereiche, wie in 106 gezeigt. Der gebondete Kontaktbereich 1093 wird durch Trennen des Wafers getrennt. Die in 106 verwendeten Bezugsziffern entsprechen denen der 88.
  • Ein optionaler Isolierungsfilm oder eine Isolierschicht kann auf der Unterseite des Halbleiterbereichs 983 z. B. gebildet werden. Diese optionale Isolierschicht, wie sie in 88 als Isolierschicht 999 gezeigt ist, kann z. B. irgendein geeignetes isolierendes Material enthalten.
  • Bei einem anderen Ausführungsbeispiel für die Fabrikation von integrierten Schaltungen wird ein alternatives Säge-und-Ätz-Verfahren zum Ätzen der Waferunterseite in Schritt 620 der 37 verwendet. Dieses alternative Säge-und-Ätz-Verfahren ist dem weiter oben im Zusammenhang mit den 64–71 diskutierten Verfahren ähnlich. Dementsprechend finden die obigen Erörterungen, die sich auf dieses alternative Säge-und-Ätz-Verfahren beziehen, hier ebenfalls Anwendung. Kurz wird gesagt, zunächst die Vertiefung 1075 auf der Unterseite des Wafers ausgebildet. Die Unterseite des Wafers wird anschließend in Reißlinienbereichen 1065 geätzt, um Gräben 1076 zu erzeugen. Das Substrat 1000 kann dann an unterseitigen Bereichen 1064 und 1066 geätzt werden. Das Verfahren der 37 würde dann mit dem Schritt 625 fortfahren, wie er für dieses Ausführungsbeispiel oben diskutiert wurde.
  • Für noch andere Ausführungsbeispiele kann der Säge-und-Ätz-Prozeß des Schritts 620 durch andere Strukturierungsprozesse ersetzt werden. Z. B. kann eine simple Ätztechnik verwendet werden. Eine Maskierschicht kann auf der Unterseite des Wafers der 99 ausgebildet und strukturiert werden, z. B. mit Hilfe von fotolithografischen Techniken, um Reißlinienbereiche 1065 zu definieren und um weiterhin unterseitige Bereiche 1064 und 1066 zu definieren. Das Substrat 1000 kann dann in Übereinstimmung mit dieser Maske unter Verwendung irgendeiner geeigneten Ätztechnik und -chemie geätzt werden. Der resultierende Wafer würde dann wie in 102 erscheinen.
  • Als noch weiteres Beispiel kann eine Maskierschicht strukturiert werden, um den Reißlinienbereich 1065 zu definieren. Graben 1076 kann dann von der Unterseite des Wafers aus mit Hilfe dieser Maske geätzt werden. Eine andere Maskierschicht kann dann strukturiert werden, um die unterseitigen Bereiche 1064 und 1066 zu definieren. Die Unterseite des Wafers kann dann mit Hilfe dieser Maske geätzt werden. Der sich ergebende Wafer würde dann wie in 102 erscheinen.
  • Die Unterseite des Wafers kann auf verschiedene Weise in Bereiche 1064 und 1065 strukturiert werden. So kann z. B. die Unterseite des Wafers direkt unterhalb der Gräben 1051–1052 stärker geätzt werden als in den Teilen, die direkt unterhalb der aktiven Schaltungsbereiche 1001–1002 liegen. Im Ergebnis würden sich die Halbleiterbereiche 1083 und 1086 unterhalb entlang des Bodens der Abdeckschicht erstrecken, die zum Ausfüllen der Gräben 1051–1052 verwendet wurde. 88 zeigt dieses Ergebnis.
  • Alternativ kann die Unterseite des Wafers direkt unterhalb der Gräben 1051–1052 der einzige in den Bereichen 1064–1065 geätzte Teil sein. Die Unterseite des Wafers direkt unterhalb der aktiven Schaltungsbereiche 1001–1002 würde nicht geätzt werden. Dieses Ausführungsbeispiel ist ähnlich zu denen, die im Zusammenhang mit dem Strukturieren der Waferunterseite der Diodenmodul- und Transistormodulfabrikation beschrieben wurden.
  • Die Schritte 320, 325 und 330 der 5, wie sie oben im Hinblick auf die Fabrikation von Diodenmodulen diskutiert wurden, können zur Fabrikation von anderen Bauelementen mit Kontaktbereichen verwendet werden. Die Schritte 320, 325 und 330 können dazu verwendet werden, Kontaktbereiche z. B. für Transitormodule und integrierte Schaltungs-Kontaktanschlüsse auszubilden. Die obige Erörterung, bezogen auf die Schritte 320, 325 und 330 der 5, ist daher auch anwendbar auf die Fabrikation von Transistormodulen und integrierten Schaltungs-Kontaktanschlüssen.
  • Ebenso können die Schritte 620 und 625 der 37 zur Fabrikation anderer Bauelemente mit Kontaktbereichen verwendet werden. Die Schritte 620 und 625 der 37 können dazu verwendet werden, z. B. Kontaktbereiche für Diodenmodule zu bilden. Die obige Diskussion, die sich auf die Schritte 620 und 625 bezog, ist daher auch auf die Fabrikation von Diodenmodulen anwendbar.
  • Die folgenden Dimensionen sind im allgemeinen anwendbar auf die Fabrikation von Bauelementen. Die Halbleiterbereiche für jedes Bauelement können eine Dicke von ca. 4–6 mils aufweisen (1 mil = 25,4 μm). Die Leitverbindungen können ca. 8–10 μm Gold z. B. enthalten. Die Abdeckschicht kann eine ca. 6–7 mils Epoxidschicht aufweisen. Die Kontaktschichten können eine 0,5–0,7 mils dicke Nickelschicht aufweisen. Der Sägeschnitt, der in dem Säge-und-Atz-Prozeßschritt ausgebildet wurde, kann eine Tiefe von ca. 2 mils und eine Breite von ca. 2,5 mils aufweisen. Die Dimensionen der anderen Merkmale können verschieden sein und von verschiedenen Designüberlegungen abhängen.
  • Die in Übereinstimmung mit der vorliegenden Erfindung fabrizierten Bauelemente können ca. 20 × 40 mils groß sein. Die Dimensionen können aber auch 20 × 30 mils betragen. Die Dimensionen jedes Bauelements können variieren und von verschiedenen Designüberlegungen abhängen.
  • Die vorliegende Erfindung kann auch bei der Fabrikation von Halbleiterbauelementen dergestalt verwendet werden, daß die Kontaktbereich-Flansch-Grenzflächen auf mehr als einer Seite des Bauelements hergestellt werden. Ein Kontaktbereich mit z. B. einer Flansch-Grenzfläche auf drei Seiten des Baulelements sowie auf der Unterseite kann in Übereinstimmung mit der vorliegenden Erfindung fabriziert werden. Solche Kontaktbereiche beinhalten diejenigen; die den Kontaktberei chen ähneln, die auf den Transistormodulen der 76, 79, 80 und 82 z. B. gezeigt sind.
  • Die vorliegende Erfindung kann außerdem nicht nur für die Herstellung von weiter oben beschriebenen speziellen Bauelementen verwendet werden, sondern auch für die Fabrikation verschiedener anderer Bauelemente. Die vorliegende Erfindung kann z. B. zur Herstellung von Ring-Quads, Brücken-Quads und verschiedenen anderen vierfüßigen Bauelementen verwendet werden. Die vorliegende Erfindung kann zur Fabrikation von Halbleiterbauelementen verwendet werden, die eine beliebige Anzahl von Kontaktbereichsfüßen haben. Die vorliegende Erfindung kann auch z. B. zur Fabrikation von Kondensatoren verwendet werden.
  • Obwohl die detaillierte Beschreibung für die vorliegende Erfindung weiter oben im Hinblick auf die von den Erfindern bevorzugten Ausführungen und das bevorzugte Ausführungsbeispiel bzw. die bevorzugten Ausführungsbeispiele erläutert worden ist, ist klar, daß die vorliegende Erfindung nicht auf das oben beschriebene Ausführungbeispiel oder die Ausführungsbeispiele beschränkt ist und daß verschiedene Modifikationen an dem obigen Ausführungsbeispiel oder den obigen Ausführungsbeispielen vorgenommen werden können, ohne vom Wesen und Umfang der vorliegenden Erfindung, wie sie durch die folgenden Ansprüche definiert ist, abzuweichen.

Claims (11)

  1. Halbleiterbauelement mit: (a) einem Bauelement-Halbleiterbereich, der auf seiner Oberseite einen aktiven Schaltungsbereich enthält; (b) wenigstens einem Halbleiter-Pfostenbereich; (c) einem den Halbleiter-Pfostenbereich von dem Bauelement-Halbleiterbereich trennenden Grabenbereich; (d) einer auf einer Oberseite des Halbleiter-Pfostenbereichs und des Bauelement-Halbleiterbereichs gebildeten Leitschicht, die eine leitende Brücke von dem aktiven Schaltungsbereich über den Grabenbereich zu dem Halbleiter-Pfostenbereich bildet, wobei sich die Leitschicht über eine gemeinsame Kante der Oberseite und einer vom Grabenbereich abgewandten Seitenwand des Halbleiter-Pfostenbereichs hinaus erstreckt; (e) einer die Unterseite des Halbleiter-Pfostenbereichs bedeckenden und sich über die vom Grabenbereich abgewandte Seitenwand des Halbleiter-Pfostenbereichs erstreckenden Kontaktschicht, die mit der Leitschicht an der gemeinsamen Kante der Oberseite und einer vom Grabenbereich abgewandten Seitenwand des Halbleiter-Pfostenbereichs eine Flansch-Verbindung bildet; und (f) einer die Oberseiten des Bauelement-Halbleiterbereichs und des wenigstens einen Halbleiter-Pfostenbereichs verkapselnden Abdeckschicht aus einem elektrisch isolierenden Material.
  2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß sich ein Teil der Leitschicht auch über die gemeinsame Kante der Seitenwände und der Oberseite des Bauelement-Halbleiterbereichs hinaus erstreckt und daß eine Kontaktschicht auch auf der Unterseite des Bauelement-Halbleiterbereichs vorgesehen ist, die sich über dessen Seitenwände derart erstreckt, daß sie mit der Leitschicht eine Flansch-Verbindung bildet.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Bauelement-Halbleiterbereich eine Diode enthält und ein Anschluß der Diode an dem Halbleiter-Pfostenbereich ausgebildet ist.
  4. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Bauelement-Halbleiterbereich einen Transistor enthält und der Emitter- und der Basis-Anschluß des Transistors an jeweils einem Halbleiter-Pfostenbereich ausgebildet sind.
  5. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß der Bauelement-Halbleiterbereich einen aktiven Schaltungsbereich einer integrierten Schaltung enthält und die Anschlüsse der integrierten Schaltung an jeweils einem Halbleiter-Pfostenbereich ausgebildet sind.
  6. Halbleiterbauelement nach einem der Ansprüche 1–5, dadurch gekennzeichnet, daß die Leitschicht und die Kontaktschicht Titan/Wolfram enthalten.
  7. Halbleiterbauelement nach einem der Ansprüche 1–5, dadurch gekennzeichnet, daß die Leitschicht Gold enthält und die Kontaktschicht Nickel enthält.
  8. Verfahren zur Herstellung eines Halbleiterbauelements nach einem der Ansprüche 1–7, wobei: a) die Leitschicht auf der Oberseite eines Halbleitersubstrats derart ausgebildet wird, daß sie den aktiven Schaltungsbereich des Bauelement-Halbleiterbereichs kontaktiert; b) die Abdeckschicht auf der Oberseite aufgebracht wird, c) ein Trenngraben in dem Halbleitersubstrat von der Unterseite aus gebildet wird, wobei in dem Trenngraben ein Teil der Leitschicht freigelegt wird; d) die Kontaktschicht auf der Unterseite des Halbleitersubstrats so ausgebildet wird, daß ein Teil der Kontaktschicht mit dem Teil der Leitschicht, der in dem Trenngraben freigelegt ist, in Kontakt kommt; e) entweder zusammen mit dem Bilden des Trenngrabens im Schritt c) oder nach dem Ausbilden der Kontaktschicht im Schritt d) das Halbleitersubstrat in einem weiteren Grabenbereich entfernt wird, so daß wenigstens ein von dem Bauelement-Halbleiterbereich getrennter Halbleiter-Pfostenbereich gebildet wird; und f) ein von dem Halbleitersubstrat und den Schichten gebildeter Wafer durch den Trenngraben hindurch derart aufgetrennt wird, daß an jedem der dabei gebildeten Ränder der Waferteile eine Flansch-Verbindung der Leitschicht mit der Kontaktschicht gebildet wird.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der Trenngraben im Schritt c) gebildet wird, indem: (i) die Unterseite des Halbleitersubstrats in einem Bereich gesägt wird, in dem der Trenngraben gebildet wird; und (ii) das Halbleitersubstrat derart geätzt wird, daß der Trenngraben gebildet wird.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß das Halbleitersubstrat vor dem Auftrennen des Wafers in dem weiteren Grabenbereich entfernt wird, indem: (i) vor dem Aufbringen der Abdeckschicht im Schritt b) ein erster Graben des weiteren Grabenbereichs ausgehend von der Oberseite des Halbleitersubstrats gebildet wird, und (ii) beim oder nach dem Bilden des Trenngrabens im Schritt c) ein zweiter Graben des weiteren Grabenbereichs ausgehend von der Unterseite des Wafers so ausgebildet wird, daß der erste Graben und der zweite Graben aufeinandertreffen, so daß in dem Grabenbereich das Halbleitersubstrat entfernt ist.
  11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der zweite Graben des Grabenbereichs gleichzeitig mit dem Ätzen des Trenngrabens im Schritt c) geätzt wird.
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