JPS6347972A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6347972A JPS6347972A JP19346386A JP19346386A JPS6347972A JP S6347972 A JPS6347972 A JP S6347972A JP 19346386 A JP19346386 A JP 19346386A JP 19346386 A JP19346386 A JP 19346386A JP S6347972 A JPS6347972 A JP S6347972A
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 27
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 27
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は半導体装置、特に全波整流回路をワンチップ内
に構成した半導体装置に関するものである。
に構成した半導体装置に関するものである。
(ロ)従来の技術
一般にダイオードブリッジ回路装置を製作する際、複数
のダイオードチップをリードの表裏面に接着し、更に各
チップの表面に別のリードを接着する構成であったり、
更には前記リードの重なりによる短絡や製造法の困難性
の問題を解決した特開昭60−101958号公報の如
き構成の半導体装置があった。
のダイオードチップをリードの表裏面に接着し、更に各
チップの表面に別のリードを接着する構成であったり、
更には前記リードの重なりによる短絡や製造法の困難性
の問題を解決した特開昭60−101958号公報の如
き構成の半導体装置があった。
(ハ)発明がm決しようとする問題点
前述の如き構成に於いては、4チツプのダイオードかま
たはカソード・コモンとアノード・コモンのダイオード
チップを使用して構成する必要があり、更には夫々のチ
ップをリードに半田付けする必要があるため、工程数が
多く、また工程が複雑であった。
たはカソード・コモンとアノード・コモンのダイオード
チップを使用して構成する必要があり、更には夫々のチ
ップをリードに半田付けする必要があるため、工程数が
多く、また工程が複雑であった。
また前述の構成では各チップの特性を整える必要がある
問題点を有していた。
問題点を有していた。
(ニ)問題点を解決するための手段
本発明は上述した問題点を解決するために、少なくとも
一導電型の半導体基板(2)と、該半導体基板(2)内
に形成される高不純物濃度の一導電型の分離拡散領域(
3)と、前記半導体基板(2)上に形成される第1の絶
縁膜(4)と、該第1の絶縁膜(4)を介して前記半導
体基板(2)とショットキ接合される第1および第2の
ショットキ接合電極(5)(6)と、該第1および第2
のショットキ接合電極(5)(6)とオーミックコンタ
クトする一導電型の第1および第2のシリコン層(11
)(12)と、該第1および第2のシリコンffm>(
12)上に夫々形成される一導電型の第3および第4の
シリコン層(13)(14)と、前記第1および第2の
ショットキ接合電極(5)(6)、第1および第2のシ
リコン層(11012)、第3および第4のシリコン層
(13)(14)を分離する第2の絶縁膜(15)と、
前記第3および第4のシリコン層(13)(14)とシ
ョットキ接合する電極(16)と、前記半導体基板(2
)底面にオーミックコンタクトする電極(9)とにより
解決するものである。
一導電型の半導体基板(2)と、該半導体基板(2)内
に形成される高不純物濃度の一導電型の分離拡散領域(
3)と、前記半導体基板(2)上に形成される第1の絶
縁膜(4)と、該第1の絶縁膜(4)を介して前記半導
体基板(2)とショットキ接合される第1および第2の
ショットキ接合電極(5)(6)と、該第1および第2
のショットキ接合電極(5)(6)とオーミックコンタ
クトする一導電型の第1および第2のシリコン層(11
)(12)と、該第1および第2のシリコンffm>(
12)上に夫々形成される一導電型の第3および第4の
シリコン層(13)(14)と、前記第1および第2の
ショットキ接合電極(5)(6)、第1および第2のシ
リコン層(11012)、第3および第4のシリコン層
(13)(14)を分離する第2の絶縁膜(15)と、
前記第3および第4のシリコン層(13)(14)とシ
ョットキ接合する電極(16)と、前記半導体基板(2
)底面にオーミックコンタクトする電極(9)とにより
解決するものである。
(*〉作用
カソード・コモン(またはアノード・コモン)の構成の
ショットキ・バリア・ダイオード(7)(8)を半導体
基板(2)と第1および第2のショットキ接合電極(5
)(6)で左右対称に形成する。更には前記カソード・
コモン(またはアノード・コモン)の構成のショットキ
・バリア・ダイオード(7)(8)の上に、第3および
第4のシリコンJW (13)(14)とショットキ接
合%Ei(16)とを形成することでアノード・コモン
(またはカソード・コモン)の構成のダイオード(17
)(18)を左右対称に形成する。
ショットキ・バリア・ダイオード(7)(8)を半導体
基板(2)と第1および第2のショットキ接合電極(5
)(6)で左右対称に形成する。更には前記カソード・
コモン(またはアノード・コモン)の構成のショットキ
・バリア・ダイオード(7)(8)の上に、第3および
第4のシリコンJW (13)(14)とショットキ接
合%Ei(16)とを形成することでアノード・コモン
(またはカソード・コモン)の構成のダイオード(17
)(18)を左右対称に形成する。
従って夫々のカソード・コモン(アノード・コモン)と
アノード・コモン(カソード・コモン)のダイオード(
7)と(8)、(17)とく18)は左右対称の形で、
左右同時に形成されるため左右のダイオード(7)と(
8)、(17〉とく18)の特性のバラツキを小きくで
きる。
アノード・コモン(カソード・コモン)のダイオード(
7)と(8)、(17)とく18)は左右対称の形で、
左右同時に形成されるため左右のダイオード(7)と(
8)、(17〉とく18)の特性のバラツキを小きくで
きる。
更には1チップ化しであるために集積度が向上し、チッ
プを小型化でき、また各電極と端子間をワイヤボンドで
きるので量産に最適で組立工数を減らせコストを低減で
きる。
プを小型化でき、また各電極と端子間をワイヤボンドで
きるので量産に最適で組立工数を減らせコストを低減で
きる。
(へ)実施例
以下に本発明の半導体装置(1)の実施例を図面を参照
しながら詳述する。
しながら詳述する。
先ず第1図に示す如く、N型の半導体基板(2)と、該
半導体基板(2)内に形成されるN1型の分離拡散領域
(3)と、前記半導体基板<2)上に形成される第1の
絶縁膜(4)と、該第1の絶縁膜(4)を介して前記半
導体基板(2)とショットキ接合される第1および第2
のショットキ接合電極(5)(6)とがある。
半導体基板(2)内に形成されるN1型の分離拡散領域
(3)と、前記半導体基板<2)上に形成される第1の
絶縁膜(4)と、該第1の絶縁膜(4)を介して前記半
導体基板(2)とショットキ接合される第1および第2
のショットキ接合電極(5)(6)とがある。
ここで分離拡散領域(3)は熱拡散法やイオン注入法等
で形成され、カソード・コモンの形に形成される2つの
ダイオードをPN接合分離するものであり、他に絶縁層
分離等が考えられる。また第1の絶縁膜(4)は例えば
CVD法で形成されるシリコン酸化膜である。更には第
1および第2のショットキ接合電極<5)(6)はN型
の半導体基板(2)とショットキ接合し、例えばモリブ
デンを使用する。
で形成され、カソード・コモンの形に形成される2つの
ダイオードをPN接合分離するものであり、他に絶縁層
分離等が考えられる。また第1の絶縁膜(4)は例えば
CVD法で形成されるシリコン酸化膜である。更には第
1および第2のショットキ接合電極<5)(6)はN型
の半導体基板(2)とショットキ接合し、例えばモリブ
デンを使用する。
本構成は本発明の第1の特徴とする点であり、左右対称
にカソード・コモンの形のダイオード(7)(8)が形
成されることにある。(またここではアノード・コモン
の形のダイオードを形成しても良い、)つまり第2図に
示す等価回路のノード■、ノード■、ノード■間に形成
されるダイオード(7>(8)が形成きれ、第1および
第2の電極(5〉(6)はノード■、ノード■が対応し
、半導体基板(2)の底面部(9)はノード■と対応す
る。従って左右のダイオード(7)(8)を同時に形成
してゆくため左右のダイオード特性が均一となる。
にカソード・コモンの形のダイオード(7)(8)が形
成されることにある。(またここではアノード・コモン
の形のダイオードを形成しても良い、)つまり第2図に
示す等価回路のノード■、ノード■、ノード■間に形成
されるダイオード(7>(8)が形成きれ、第1および
第2の電極(5〉(6)はノード■、ノード■が対応し
、半導体基板(2)の底面部(9)はノード■と対応す
る。従って左右のダイオード(7)(8)を同時に形成
してゆくため左右のダイオード特性が均一となる。
ここではシールドメタル電極(10)が反転防止用に形
成され、更にはアニユラ−・リング(3)が形成されて
いる。
成され、更にはアニユラ−・リング(3)が形成されて
いる。
次に前記第1および第2のショットキ接合電極(7)(
8)とオーミックコンタクトするN”型の第1および第
2のシリコン層(11)(12)と、該第1および第2
のシリコンff1(11)(12>上に夫々形成される
N−型の第3および第4のシリコン層(13)(14)
と、前記第1および第2のショットキ接合電極(5)(
6)、第1および第2のシリコン層(11)(12)、
第3および第4のシリコン層(13)(14)を分離す
る第2の絶縁膜(15)と、前記第3および第4のシリ
コン層(13)(14)とショットキ接合する電極(1
6)と、前記半導体基板(2)底面にオーミックコンタ
クトする電極(9)がある。
8)とオーミックコンタクトするN”型の第1および第
2のシリコン層(11)(12)と、該第1および第2
のシリコンff1(11)(12>上に夫々形成される
N−型の第3および第4のシリコン層(13)(14)
と、前記第1および第2のショットキ接合電極(5)(
6)、第1および第2のシリコン層(11)(12)、
第3および第4のシリコン層(13)(14)を分離す
る第2の絶縁膜(15)と、前記第3および第4のシリ
コン層(13)(14)とショットキ接合する電極(1
6)と、前記半導体基板(2)底面にオーミックコンタ
クトする電極(9)がある。
ここでシリコン層は予めドープされたものを使用し更に
所定の濃度にイオン注入をしている。また第2の絶縁膜
(15)はシリコン酸化膜やシリコン窒化膜等が考えら
れ、電極(16)はモリブデン金属を蒸着することで形
成される。
所定の濃度にイオン注入をしている。また第2の絶縁膜
(15)はシリコン酸化膜やシリコン窒化膜等が考えら
れ、電極(16)はモリブデン金属を蒸着することで形
成される。
本構成は本発明の第2の特徴とする点であり、左右対称
にアノード・コモンの形のダイオード(17)(18)
が形成されることにある。(またここではカソード・コ
モンの形のダイオードを形成しても良い。)つまり第2
図に示す等価回路のノード■、ノード■、ノード■の間
にダイオード(17)(18)が形成され、前記第1お
よび第2のショットキ接合電極<5)<6月よノード■
、ノード■が対応し、第3および第4のシリコン層(1
3)(14)とショットキ接合する電極(16)がノー
ド■と対応する。
にアノード・コモンの形のダイオード(17)(18)
が形成されることにある。(またここではカソード・コ
モンの形のダイオードを形成しても良い。)つまり第2
図に示す等価回路のノード■、ノード■、ノード■の間
にダイオード(17)(18)が形成され、前記第1お
よび第2のショットキ接合電極<5)<6月よノード■
、ノード■が対応し、第3および第4のシリコン層(1
3)(14)とショットキ接合する電極(16)がノー
ド■と対応する。
従って左右のダイオード(17)(1B)を同時に形成
できるため特性が均一にできる。
できるため特性が均一にできる。
ここで前記シリコン層はショットキ接合を形成できるも
のであれば良く、レーザ等による再結晶化層でも、ポリ
シリコン層でも良い。しかしポリシリコン層の方が再結
晶化等をしない分形成が容易である。
のであれば良く、レーザ等による再結晶化層でも、ポリ
シリコン層でも良い。しかしポリシリコン層の方が再結
晶化等をしない分形成が容易である。
(ト)発明の効果
以上の説明からも明らかな如く、半導体基板(2)と第
1および第2のショットキ接合電極(5)(6)で形成
きれたカソード・コモン・ダイオード(7)(8)と、
ショットキ接合電極(16〉と第3および第4のシリコ
ン層(13)<14)で形成されたアノード・コモン・
ダイオード(17)(18)を夫々左右対称に形成し、
更には前記カソード・コモン・ダイオード(7)(8)
、アノード・コモン・ダイオード(17)(18)は夫
々左右同時に形成されるために左右のダイオード(7)
と(8)、(17)とく18)の特性のバラツキを小さ
くできる。
1および第2のショットキ接合電極(5)(6)で形成
きれたカソード・コモン・ダイオード(7)(8)と、
ショットキ接合電極(16〉と第3および第4のシリコ
ン層(13)<14)で形成されたアノード・コモン・
ダイオード(17)(18)を夫々左右対称に形成し、
更には前記カソード・コモン・ダイオード(7)(8)
、アノード・コモン・ダイオード(17)(18)は夫
々左右同時に形成されるために左右のダイオード(7)
と(8)、(17)とく18)の特性のバラツキを小さ
くできる。
更には1チップ化しであるために集積度が向上できるた
め、チップを小型化にでき、またワイヤボンディングで
きるため組立工数を減らせコストを低減できる。
め、チップを小型化にでき、またワイヤボンディングで
きるため組立工数を減らせコストを低減できる。
またポリシリコン層(13)(14)(16)を使用し
た場合は再結晶化がない分ショットキ接合を容易にする
ことができる。
た場合は再結晶化がない分ショットキ接合を容易にする
ことができる。
第1図は本発明の実施例である半導体装置の断面図、第
2図は本発明の等価回路図である。 (1)は半導体装置、 (2)は半導体基板、 (3)
は分離拡散領域、 (4)はシリコン酸化膜、 (5)
(6)は第1および第2のショットキ接合電極、(7)
(8)はカソード・コモン・ダイオード、(9)は電極
、 (10)はシールドメタル1極、 (11)(12
)(13)(14)は第1乃至第4のシリコン層、 (
15)はシリコン酸化膜、(16)はモリブデン電極、
(17)(18)はアノード・コモン・ダイオードであ
る。
2図は本発明の等価回路図である。 (1)は半導体装置、 (2)は半導体基板、 (3)
は分離拡散領域、 (4)はシリコン酸化膜、 (5)
(6)は第1および第2のショットキ接合電極、(7)
(8)はカソード・コモン・ダイオード、(9)は電極
、 (10)はシールドメタル1極、 (11)(12
)(13)(14)は第1乃至第4のシリコン層、 (
15)はシリコン酸化膜、(16)はモリブデン電極、
(17)(18)はアノード・コモン・ダイオードであ
る。
Claims (1)
- (1)少なくとも一導電型の半導体基板と、該半導体基
板内に形成される高不純物濃度の一導電型の分離拡散領
域と、前記半導体基板上に形成される第1の絶縁膜と、
該第1の絶縁膜を介して前記半導体基板とショットキ接
合される第1および第2のショットキ接合電極と、該第
1および第2のショットキ接合電極とオーミックコンタ
クトする一導電型の第1および第2のシリコン層と、該
第1および第2のシリコン層上に夫々形成される一導電
型の第3および第4のシリコン層と、前記第1および第
2のショットキ接合電極、第1および第2のシリコン層
、第3および第4のシリコン層を分離する第2の絶縁膜
と、前記第3および第4のシリコン層とショットキ接合
する電極と、前記半導体基板底面にオーミックコンタク
トする電極とを具備することを特徴とした半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19346386A JPS6347972A (ja) | 1986-08-18 | 1986-08-18 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19346386A JPS6347972A (ja) | 1986-08-18 | 1986-08-18 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6347972A true JPS6347972A (ja) | 1988-02-29 |
Family
ID=16308422
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19346386A Pending JPS6347972A (ja) | 1986-08-18 | 1986-08-18 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6347972A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5280194A (en) * | 1988-11-21 | 1994-01-18 | Micro Technology Partners | Electrical apparatus with a metallic layer coupled to a lower region of a substrate and metallic layer coupled to a lower region of a semiconductor device |
US5403729A (en) * | 1992-05-27 | 1995-04-04 | Micro Technology Partners | Fabricating a semiconductor with an insulative coating |
US5521420A (en) * | 1992-05-27 | 1996-05-28 | Micro Technology Partners | Fabricating a semiconductor with an insulative coating |
US5557149A (en) * | 1994-05-11 | 1996-09-17 | Chipscale, Inc. | Semiconductor fabrication with contact processing for wrap-around flange interface |
US6121119A (en) * | 1994-06-09 | 2000-09-19 | Chipscale, Inc. | Resistor fabrication |
US6355981B1 (en) | 1997-01-24 | 2002-03-12 | Chipscale, Inc. | Wafer fabrication of inside-wrapped contacts for electronic devices |
-
1986
- 1986-08-18 JP JP19346386A patent/JPS6347972A/ja active Pending
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US5521420A (en) * | 1992-05-27 | 1996-05-28 | Micro Technology Partners | Fabricating a semiconductor with an insulative coating |
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