DE19540306C1 - Verfahren zur Herstellung von Leiterrahmen für Halbleiterbauelemente - Google Patents

Verfahren zur Herstellung von Leiterrahmen für Halbleiterbauelemente

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Description

Die Erfindung betrifft ein Verfahren zur Herstellung von Lei­ terrahmen für Halbleiterbauelemente nach dem Oberbegriff des Anspruchs 1.
Leiterrahmen werden für Halbleiterbauelemente wie Transistoren oder integrierte Schaltkreise verwendet, die auf Bondinseln der Leiter­ rahmen montiert und dann eingekapselt werden. Der Leiterrahmen umfaßt eine Bondinsel zur Aufnahme von Halbleiterchips, elektrische Kontakt­ anschlüsse, die mit den Chips über Drähte elektrisch verbunden werden, und Stauleisten zum Verhindern eines Ausfließens von Gießharz während des Einkapselns.
Der Leiterrahmen kann ferner eine Vielzahl von Vertiefungen auf seiner Rückseite, d. h. der Aufnahmeseite für den Halbleiterchip ab­ gekehrten Seite, im Bereich der Bondinsel aufweisen, um die Haftkraft zwischen der Chipkontaktstelle und dem Gießharz zu verbessern, um ein Lösen oder Delaminieren des Harzes von der Kontaktstelle nach Fertig­ stellung des Bauelements aufgrund der Differenz der thermischen Ausdeh­ nungskoeffizienten zwischen Harz und Bondinsel zu vermeiden. Leiterrah­ men, die mit flachen Vertiefungen versehen sind, spielen eine bedeutende Rolle beim Verbessern der Zuverlässigkeit von ultraschlanken Halbleiter­ bauelementen wie TSOP (Thin Small Outline Package) oder SOJ (Small Outline "J" Bending).
Der Leiterrahmen kann auch rückseitig mit einem Polymerfilm, beispielsweise einem Polyimidfilm, im Bereich der Bondinsel beschichtet sein, um die Haftkraft zwischen Bondinsel und Gießharz zu verbessern, vgl. z. B. US 5 122 858. Der Film wird hierbei mit einem Klebstoff an der Rückseite der Bondinsel befestigt und kann mit einer Vielzahl von Ver­ tiefungen versehen sein, die üblicherweise durch Prägen hergestellt wer­ den.
Aus "Le Vide, les Couches Minces", N° Special (Okt. 1988), S. 187-190 ist bekannt, daß Polyamidsäure als Vorläufer von Polyimid zum Beschichten von Substraten eingesetzt wird.
Aus EP 0 626 723 A1 sind Thermokompressionsmethoden zum Ein­ kapseln von Halbleiterbauelementen bekannt.
Ultradünne Halbleiterbauelemente wie TSOP oder SOJ sind sehr fragil. Weiter kann Feuchtigkeit von der äuße­ ren Umgebung in den Baustein eindringen, was in einer Loslösung des Gießharzes von der Bondinsel resultiert.
Gemäß Fig. 1 bis 3 umfaßt ein Leiterrahmen 100 eine Bondinsel 50, auf der ein Halbleiterchip (nicht dargestellt) mittels eines Kleb­ stoff (nicht dargestellt) montiert wird, innere Anschlußleitungen 30, die elektrisch mit der auf dem Chip ausgebildeten Bondinsel über Drähte (nicht dargestellt) verbunden sind, äußere Anschlußleitungen 40, die einstückig mit den inneren Anschlußleitungen und elektrisch mit Außenan­ schlüssen (nicht dargestellt) verbunden sind, Stauleisten 20 zum Verhin­ dern des Abfließens von Gießharz während des Einkapsels mit Harz, Sei­ tenschienen 10 am Ober- und Unterrand des Leiterrahmens 100 und Raster­ löcher 12, die in den Seitenschienen 10 zum geeigneten überführen des Leiterrahmens durch Überführungsmittel (nicht dargestellt) ausgebildet sind.
Flache Vertiefungen 155, 255 können an der Rückseite 150 der Bondinsel des Leiterrahmens 100 durch Ätzen oder in einem an der Rück­ seite der Bondinsel des Leiterrahmens 100 haftenden Polyimidfilm durch Prägen ausgebildet sein. Durch Ätzen werden unterschiedlich geformte Vertiefungen einschließlich runder Vertiefungen 155 ausgebildet, während durch Prägen hauptsächlich rautenförmige (oder gefaste) Vertiefungen 255 gebildet werden, vgl. in diesem Zusammenhang beispielsweise US 4 910 577 oder Abstract zur JP 56-104459.
Das Ätzen hat Vorteile, weil sich damit runde Vertiefungen bilden lassen, die hochgradig verläßliche Bausteine liefern, und weil es zur Herstellung von TSOP oder SOJ angewendet werden kann, die hohe Ver­ läßlichkeit erfordert. Weiter können hiermit verschiedene Formen von Vertiefungen, so auch runde gebildet werden.
Jedoch hat es Nachteile insofern, als es ein Ätzen der Bondin­ sel des Leiterrahmens selbst erfordert, wodurch die Produktionskosten hoch und die Produktivität gering ist.
Im Gegensatz hierzu ist das Prägen gegenüber dem Stanzen wegen der hohen Produktivität und der geringen Produktionskosten vorteilhaft. Jedoch lassen sich keine runden Vertiefungen bilden. Weiterhin zeigen rauten- oder diamantförmige, durch Prägen hergestellte Vertiefungen keine Wirkung in bezug auf eine Verbesserung der Haftung zwischen Bond­ insel und Harz im Falle von ultraschlanken Bausteinen wie TSOP oder SOJ.
Gemäß Fig. 4A ist die Bondinsel 350 mit einem Polyimidfilm 310 auf ihrer Rückseite unter Zwischenschaltung einer Klebstoffschicht 320 beschichtet. Die Klebstoffschicht 320 dient als Pfad für das Eindringen von Feuchtigkeit von der äußeren Umgebung, was in einem Ablösen (oder Delaminieren) des gegossenen Harzes 310 von der Bondinsel 350 resul­ tiert.
Aufgabe der Erfindung ist es daher, ein Verfahren zur Herstel­ lung von Leiterrahmen für Halbleiterbauelemente nach dem Oberbegriff des Anspruchs 1 zu schaffen, die keinem Ablösen der Harzbeschichtung vom Leiterrahmen unterliegen.
Diese Aufgabe wird entsprechend Anspruch 1 gelöst.
Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.
Die Erfindung wird nachstehend anhand der beigefügten Abbil­ dungen näher erläutert.
Fig. 1 zeigt eine schematische Draufsicht eines Leiterrahmens.
Fig. 2A zeigt eine Bodenansicht einer Leiterrahmenbondinsel.
Fig. 2B zeigt einen Schnitt längs der Linie A-A von Fig. 2A.
Fig. 3A zeigt eine Bodenansicht einer weiteren Leiterrahmen­ bondinsel.
Fig. 3B zeigt einen Schnitt längs der Linie B-B von Fig. 3A.
Fig. 4A zeigt eine Bodenansicht eines konventionellen Leiter­ rahmens mit rückseitiger Polyimidbeschichtung.
Fig. 4B zeigt einen Schnitt längs der Linie C-C von Fig. 4A.
Fig. 5A zeigt eine Bodenansicht eines Leiterrahmens gemäß der Erfindung.
Fig. 5B zeigt einen Schnitt längs der Linie D-D von Fig. 5A.
Fig. 6A bis 6C zeigen die Herstellungsschritte für einen Lei­ terrahmen gemäß der Erfindung.
Fig. 7 zeigt in Form eines schematisierten Diagramms den Grad der Beanspruchung eines Halbleiterbauelemente, bei dem der Polyimidfilm mittels eines Klebstoffs an der Rückseite der Bondinsel befestigt ist.
Fig. 8 zeigt in Form eines schematisierten Diagramms den Grad der Beanspruchung eines Halbleiterbauelemente, bei dem der Polyimidfilm erfindungsgemäß an der Rückseite der Bondinsel befestigt ist.
Fig. 9 zeigt eine schematische Draufsicht einer Leiterrahmen­ bondinsel.
Die Herstellung eines Leiterrahmens gemäß den Fig. 5 und 6 um­ faßt folgende Stufen:
  • (1) Zunächst wird der Leiterrahmen, umfassend eine Bondinsel 450 sowie innere (30) und äußere Kontaktanschlüsse, bereit gestellt.
  • (2) Ein Film 400 wird ohne Verwendung eines Klebstoff direkt an der Rückseite der Bondinsel 450 haftend aufgebracht.
  • (3) Der Film 400 wird einer thermischen Kompression mittels eines Wärmegenerators 300, der unterhalb der Bondinsel 450 plaziert ist, ausgesetzt.
  • (4) Aus dem Film 410 wird in situ durch die thermische Kom­ pression des letzteren ein Polyimidfilm 410 gebildet.
Zum direkten Anheften des Polyimidfilms ohne Klebstoff kann von einem Film 400 aus Polyamidsäure ausgegangen werden. Dieser wird zu ei­ nem hochgradig haftenden Polyimidfilm durch die thermische Kompression in situ polymerisiert.
Die thermische Kompression kann durch Verwendung eines Wärme­ generators bei etwa 350 bis 420°C vorgenommen werden.
So hergestellte Leiterrahmen werden zur Aufnahme von Halblei­ terchips verwendet. Letzterer wird auf der Bondinsel des Leiterrahmens montiert, elektrisch mit den inneren Kontaktanschlüssen durch einen Drahtverbindungsvorgang verbunden und dann mittels eines Gießharzes ein­ gekapselt. Der resultierende Halbleiterbaustein unterliegt keiner Dela­ mination zwischen Gießharz und Bondinsel.
Weiterhin dient der Polyimidfilm zum Dämpfen der während des Kapselns auftretenden Beanspruchung.
Der Film 400 kann unterschiedliche Formen aufweisen, solange seine Größe nicht größer als diejenige der Bondinsel des Leiterrahmens ist.
Desweiteren kann der Film 400, wie in Fig. 9 dargestellt, we­ nigstens eine Durchtrittsöffnung 460 aufweisen, die die gleiche Rolle wie die runden, flachen Vertiefungen spielen, die bisher durch Ätzen oder Prägen an der Bondinsel des Leiterrahmens ausgebildet werden.
Natürlich können unterschiedlich geformte, flache Vertiefungen in dem Polyimidfilm etwa durch Prägen oder Ätzen ausgebildet werden. Al­ ternativ kann auch die Bondinsel des Leiterrahmens selbst mit einer Vielzahl von flachen Vertiefungen versehen sein.
Beispiel
Zum Abschätzen der Größe der auf Halbleiterbauelemente ausgeüb­ ten Beanspruchung werden zwei kunststoffgekapselte Bausteine, die eine Bondinsel mit daran haftendem Polyimidfilm aufweisen, vorbereitet. Einer hat eine Struktur, bei der der Polyimidfilm 310 an der Rückseite der Bondinsel 350 mittels eines Klebstoffs 320 haftet, wie es in Fig. 7 dar­ gestellt ist. Der andere besitzt eine Struktur, bei der der Polyimidfilm 410 an der Rückseite der Bondinsel 450 des Leiterrahmens gemäß dem er­ findungsgemäßen Verfahren ohne Verwendung von Klebstoff zur Haftung ge­ bracht worden ist, wie es in Fig. 8 dargestellt ist.
Diese beiden Bauelemente werden in bezug auf ihre Beanspru­ chungswerte gemessen. Die Ergebnisse sind in Fig. 7 bzw. 8 dargestellt.
Fig. 7 und 8 zeigen schematisch die Belastungshöhe an den ver­ schiedenen Stellen des Bauelements in MPa. Aus diesen Figuren ist ersicht­ lich, daß bei dem Bauelement, bei dem der Polyimidfilm durch Thermokom­ pression befestigt wurde (Fig. 8), die maximale Beanspruchung im Bereich einer Kante der Bondinsel lokalisiert ist, während für das Bauelement mit angeklebtem Polyimidfilm die Beanspruchung mehr über den Chip und die inneren Kontaktanschlüsse verteilt ist, wobei eine maximale Beanspru­ chung im endseitigen Zwischenbereich zwischen inneren Kontaktanschlüssen und dem Gießharz auftritt. Im letzteren Fall kann ein Aufplatzen oder ein Eindringen Feuchtigkeit leichter als bei dem erfindungsgemäß hergestellten Bauelemente auftreten.
Weiterhin tritt bei dem Bauelement gemäß Fig. 8 keine Delamina­ tion von der Bondinsel aufgrund von Eindringen von Feuchtigkeit nach La­ gerung bei einer Temperatur von etwa 40°C und 70% relativer Feuchtigkeit während 10 Tagen auf.

Claims (3)

1. Verfahren zur Herstellung von Leiterrahmen für Halbleiter­ bauelemente, wobei ein Leiterrahmen mit einer Bondinsel, inneren Kontakt­ anschlüssen, äußeren Kontaktanschlüssen und Stauleisten vorbereitet wird, dadurch gekennzeichnet, daß auf der Rückseite der Bondinsel ein Polyamidsäurefilm direkt aufgebracht wird, der mittels ei­ nes Wärmegenerators einer Thermokompression zur Ausbildung eines Polyi­ midfilms, der hierdurch an der Rückseite der Bondinsel zur Haftung ge­ bracht wird, unterworfen wird, wobei die thermische Kompression des Films aus Polyamidsäure bei einer Temperatur von 350 bis 420°C ausge­ führt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Film aus Polyamidsäure wenigstens eine Durchtrittsöffnung aufweist.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein Leiterrahmen mit einer Bondinsel verwendet wird, die mit einer Vielzahl von flachen Vertiefungen versehen ist.
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TW (1) TW288192B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0854179A1 (de) * 1997-01-16 1998-07-22 Occidental Chemical Corporation Leiterplateklebstoff für Umbetunglöten

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09260550A (ja) * 1996-03-22 1997-10-03 Mitsubishi Electric Corp 半導体装置
US5929511A (en) * 1996-07-15 1999-07-27 Matsushita Electronics Corporation Lead frame for resin sealed semiconductor device
TW434760B (en) * 1998-02-20 2001-05-16 United Microelectronics Corp Interlaced grid type package structure and its manufacturing method
US6249045B1 (en) 1999-10-12 2001-06-19 International Business Machines Corporation Tented plated through-holes and method for fabrication thereof
US6929485B1 (en) * 2004-03-16 2005-08-16 Agilent Technologies, Inc. Lead frame with interdigitated pins
DE102006028815B3 (de) * 2006-06-21 2007-08-30 Hansa Tronic Gmbh Verfahren zur Herstellung eines elektrischen Hybridbauteils
KR101150020B1 (ko) * 2010-07-15 2012-05-31 엘지이노텍 주식회사 리드 프레임
CN102501343B (zh) * 2011-11-18 2014-07-16 毕翊 半导体引线框架除溢胶全自动生产线
KR20170096258A (ko) * 2016-02-15 2017-08-24 삼성전자주식회사 검사장치
CN115599027B (zh) * 2022-12-16 2023-03-14 西北工业大学 一种低维飞行器芯片微***、制备及控制方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4910577A (en) * 1987-08-10 1990-03-20 Kabushiki Kaisha Toshiba Lead frame
US5122858A (en) * 1990-09-10 1992-06-16 Olin Corporation Lead frame having polymer coated surface portions
EP0504634A2 (de) * 1991-03-08 1992-09-23 Japan Gore-Tex, Inc. In Harz versiegelte Halbleitervorrichtung bestehend aus porösem Fluorkohlenstoffharz
EP0626723A1 (de) * 1993-05-11 1994-11-30 Kabushiki Kaisha Toshiba Kunstharzfolie zum Einkapseln einer Halbleiteranordnung

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4369090A (en) * 1980-11-06 1983-01-18 Texas Instruments Incorporated Process for etching sloped vias in polyimide insulators
US4890157A (en) * 1986-01-31 1989-12-26 Texas Instruments Incorporated Integrated circuit product having a polyimide film interconnection structure
US4709468A (en) * 1986-01-31 1987-12-01 Texas Instruments Incorporated Method for producing an integrated circuit product having a polyimide film interconnection structure
JPS62266852A (ja) * 1986-05-14 1987-11-19 Mitsubishi Electric Corp 半導体集積回路装置
JP2587074B2 (ja) * 1987-12-25 1997-03-05 日東電工株式会社 半導体装置
US5070039A (en) * 1989-04-13 1991-12-03 Texas Instruments Incorporated Method of making an integrated circuit using a pre-served dam bar to reduce mold flash and to facilitate flash removal
US4916519A (en) * 1989-05-30 1990-04-10 International Business Machines Corporation Semiconductor package
JPH0320066A (ja) * 1989-06-16 1991-01-29 Matsushita Electron Corp 半導体パッケージ部品
US5208188A (en) * 1989-10-02 1993-05-04 Advanced Micro Devices, Inc. Process for making a multilayer lead frame assembly for an integrated circuit structure and multilayer integrated circuit die package formed by such process
US4965654A (en) * 1989-10-30 1990-10-23 International Business Machines Corporation Semiconductor package with ground plane
US5313102A (en) * 1989-12-22 1994-05-17 Texas Instruments Incorporated Integrated circuit device having a polyimide moisture barrier coating
US5384690A (en) * 1993-07-27 1995-01-24 International Business Machines Corporation Flex laminate package for a parallel processor
US5429992A (en) * 1994-05-25 1995-07-04 Texas Instruments Incorporated Lead frame structure for IC devices with strengthened encapsulation adhesion

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4910577A (en) * 1987-08-10 1990-03-20 Kabushiki Kaisha Toshiba Lead frame
US5122858A (en) * 1990-09-10 1992-06-16 Olin Corporation Lead frame having polymer coated surface portions
EP0504634A2 (de) * 1991-03-08 1992-09-23 Japan Gore-Tex, Inc. In Harz versiegelte Halbleitervorrichtung bestehend aus porösem Fluorkohlenstoffharz
EP0626723A1 (de) * 1993-05-11 1994-11-30 Kabushiki Kaisha Toshiba Kunstharzfolie zum Einkapseln einer Halbleiteranordnung

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Abstract zu JP 56-104459 (A) *
IEEE Transactions, Bd. CHMT-16 (1993) S. 550-554 *
Le vide, les Couches Minces, Nr. Special (Okt. 1988) S. 187-190 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0854179A1 (de) * 1997-01-16 1998-07-22 Occidental Chemical Corporation Leiterplateklebstoff für Umbetunglöten

Also Published As

Publication number Publication date
TW288192B (en) 1996-10-11
JP2637715B2 (ja) 1997-08-06
CN1142122A (zh) 1997-02-05
CN1080931C (zh) 2002-03-13
KR0148080B1 (ko) 1998-08-01
JPH0945833A (ja) 1997-02-14
US5633206A (en) 1997-05-27
KR970008546A (ko) 1997-02-24

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