DE112013004858T5 - Halbleiterbauelement und Verfahren zu seiner Herstellung - Google Patents

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Shinichi Sakurada
Teruo Miyazaki
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Abstract

Bei der vorliegenden Erfindung wird ein Halbleiterwafer vorbereitet, wobei der Halbleiterwafer mehrere Halbleiterchipregionen aufweist, die jeweils ein Halbleiterchip sein sollen, der eine auf einer Oberfläche gebildete gewünschte Schaltung und Schneidregionen, die zwischen den Halbleiterchipregionen vorgesehen sind, aufweist. Entlang des äußeren Umfangs jeder der Halbleiterchipregionen wird eine modifizierte Schicht in jeder der Halbleiterchipregionen gebildet, wobei die modifizierte Schicht von mindestens dem inneren Teil des Halbleiterwafers zu der anderen Oberfläche reicht, wo keine Schaltung zu bilden ist. Dann wird der Halbleiterwafer durch Schneiden des Halbleiterwafers an den Schneidregionen in mehrere Halbleiterchips aufgeteilt.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft ein Halbleiterbauelement und ein Verfahren zu seiner Herstellung.
  • Stand der Technik
  • In den letzten Jahren hat die Größe von Schaltungen in Halbleiterbauelementen mit zunehmendem Funktionalitätsniveau elektronischer Geräte tendenziell zugenommen. Da elektronische Geräte kompakter und dünner werden, werden jedoch Techniken erwünscht, die es Halbleiterbauelementen erlauben, kompakter zu werden, während sie mit mehr Schaltungen ausgestattet sind. Eine solche Technik ist ein Halbleiterbauelement des Typs CoC (Chip auf Chip), bei dem mehrere Halbleiterchips mit Durchgangselektroden übereinander gestapelt werden. Die Struktur und das Verfahren zur Herstellung eines solchen Halbleiterbauelements des CoC-Typs sind zum Beispiel in der Patentliteratur, Dokument 1, beschrieben.
  • Bei einem Halbleiterbauelement des CoC-Typs werden jeweils auf beiden Oberflächen jedes Halbleiterchips mehrere mit Durchgangselektroden verbundene Hügelelektroden gebildet, um die Halbleiterchips mit einer Leiterplatte zu verbinden, auf der vorgeschriebene Verdrahtungsleitungen gebildet wurden, oder um Paare der mehreren gestapelten Halbleiterchips miteinander zu verbinden.
  • Beim Prozess der Herstellung eines Halbleiterbauelements werden jedoch mehrere mit gewünschten Schaltungen versehene Halbleiterchipregionen auf einem Halbleiterwafer gebildet, woraufhin die Peripherie der Halbleiterchipregionen unter Verwendung einer Zertrennungsklinge oder dergleichen geschnitten wird, um den Halbleiterwafer in einzelne Halbleiterchips zu trennen.
  • An diesem Zeitpunkt wird zum Halten der Halbleiterchips nach der Trennung ein Schutzband (Zertrennungsband) im Voraus auf der gegenüberliegenden Seite der Oberfläche, von der aus die Zertrennungsklinge zu schneiden beginnt, an die Oberfläche (die Rückoberfläche) gebondet. Ein UV-Band, bei dem die Bondstärke einer Klebeschicht verringert wird, wenn es mit ultraviolettem Licht oder dergleichen bestrahlt wird, wird zum Beispiel als das Zertrennungsband verwendet. Nachdem der Halbleiterwafer geschnitten wurde, wird die Bondstärke der Klebeschicht des Zertrennungsbands verringert, und danach wird jeder einzelne Halbleiterchip aufgenommen und Geräten zur Kapselung zugeführt.
  • Wenn das Zertrennungsband an den Halbleiterwafer gebondet wird, auf dem die oben beschriebenen Hügelelektroden gebildet wurden, muss das Zertrennungsband hier auf solche Weise befestigt werden, dass die Hügelelektroden in die Klebeschicht des Zertrennungsbands eingebettet werden. Die Klebeschicht des Zertrennungsbands, das an die Oberfläche des Halbleiterwafers gebondet wird, auf dem die Hügelelektroden gebildet wurden, muss deshalb dick sein.
  • Dicke Klebeschichten des Zertrennungsbands verursachen jedoch insofern Probleme, als sich der unter Verwendung der relativ weichen Klebeschicht befestigte Halbleiterwafer etwas bewegt, wenn der Halbleiterwafer von der sich schnell drehenden Zertrennungsklinge geschnitten wird, und die Seite der rückwärtigen Oberfläche (der Oberfläche, an die das Zertrennungsband gebondet wurde) an dem Ort, der geschnitten wurde, mit der Zertrennungsklinge in Kontakt kommt, wodurch Aussplittern des Halbleiterchips nach der Trennung verursacht wird.
  • Aussplittern ist ein Problem, das selbst dann auftritt, wenn die Zertrennung unter Verwendung eines Zertrennungsbands durchgeführt wird, das nicht mit einer dicken Klebeschicht versehen ist, und ist somit schwierig völlig zu beseitigen. Es ist deshalb kritisch, den Grad des Aussplitterns (die ausgesplitterte Breite in einer zur Schneidrichtung orthogonalen Richtung) bis auf einen vorbestimmten Nominalwert zu unterdrücken. Wenn der Grad des Aussplitterns groß ist, verschlechtert sich die Festigkeit (Biegefestigkeit) des Halbleiterchips, wodurch sich die Zuverlässigkeit des Halbleiterbauelements verschlechtert. Insbesondere ist es wünschenswert, den Grad des Aussplitterns weiter zu verringern, wenn der Halbleiterwafer dünn ist. Falls in der Umgebung der Peripherie des Halbleiterchips Hügelelektroden angeordnet werden, besteht ferner sogar ein Risiko, dass die Hügelelektroden verlorengehen, wenn der Grad des Aussplitterns hoch ist.
  • Es sollte erwähnt werden, dass Stealth-Zertrennungstechniken, bei denen Laserlicht eingesetzt wird, als Verfahren bekannt sind, um einen dünnen Halbleiterwafer relativ zufriedenstellend zu schneiden. Zum Beispiel beschreibt die Patentliteratur, Dokument 2, eine Stealth-Zertrennungstechnik.
  • Die Patentliteratur, Dokument 2, beschreibt ein Verfahren, bei dem ein Halbleiterwafer mit Laserlicht bestrahlt wird, das eine Eigenschaft aufweist, die es ihm erlaubt, durch den Halbleiterwafer zu gehen, wobei bewirkt wird, dass der Brennpunkt des Laserlichts mit dem Inneren des Halbleiterwafers zusammenfällt, um dadurch modifizierte Schichten (optisch beschädigte Teile) im Inneren des Halbleiterwafers entlang einer voreingestellten Schneidlinie zu bilden, woraufhin ein streckbares Band, das an die Oberfläche auf der Seite, die der mit dem Laserlicht bestrahlten Oberfläche gegenüberliegt, gebondet wurde, gestreckt wird, um dadurch den Halbleiterwafer zu schneiden (Schneiden durch Ziehen), wobei die obenerwähnten modifizierten Schichten als Ausgangspunkte dienen.
  • Vorbekannte Literatur
  • Patentliteratur
    • Patentliteratur, Dokument 1: japanisches Patent Kokai 2010-251347
    • Patentliteratur, Dokument 2: japanisches Patent Kokai 2005-340423
  • Kurzbeschreibung der Erfindung
  • Durch die Erfindung zu lösende Aufgaben
  • Mit einer Zertrennungstechnik wie der oben beschriebenen, bei der der Halbleiterwafer unter Verwendung einer sich schnell drehenden Zertrennungsklinge geschnitten wird, splittert der Halbleiterchip nach der Trennung aus, und wenn der Grad der Aussplitterung groß ist, besteht ein Risiko, dass die Biegefestigkeit des Halbleiterchips verschlechtert wird, wodurch sich die Zuverlässigkeit des Halbleiterbauelements verschlechtert. Falls ferner Hügelelektroden in der Umgebung der Peripherie des Halbleiterchips angeordnet sind, besteht sogar ein Risiko, dass die Hügelelektroden verlorengehen, wenn der Grad der Aussplitterung hoch ist.
  • Mittel zur Lösung der Aufgaben
  • Bei einer möglichen Ausführungsform des Halbleiterbauelements der vorliegenden Anmeldung umfasst eine Leiterplatte und einen auf der Leiterplatte montierten Halbleiterchip, wobei der Halbleiterchip mit einer modifizierten Schicht versehen ist, die entlang einer äußeren Peripherie gebildet wird und die mindestens vom Inneren zu einer Oberfläche, auf der keine Schaltung gebildet ist, reicht.
  • Eine andere mögliche Ausführungsform der vorliegenden Anmeldung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements mit folgenden Schritten: einen Schritt des Vorbereitens eines Halbleiterwafers mit mehreren Halbleiterchipregionen, wobei auf einer Oberfläche davon gewünschte Schaltungen gebildet werden, und mehreren zwischen den mehreren Halbleiterchipregionen vorgesehenen Schneidregionen;
    einen Schritt des Bildens modifizierter Schichten in den Halbleiterchipregionen entlang einer äußeren Peripherie der Halbleiterchipregionen und Reichen mindestens von dem Inneren zu einer anderen Oberfläche, auf der die Schaltungen nicht gebildet sind; und
    einen Schritt des Trennens jeder der mehreren Halbleiterchipregionen durch Schneiden des Halbleiterwafers in den Schneidregionen.
  • Bei der Konfiguration und dem Verfahren, wie oben beschrieben, wird durch Bilden von modifizierten Schichten entlang der äußeren Peripherie der Halbleiterchipregionen, selbst wenn als Folge der Aussplitterung, wenn der Halbleiterwafer geschnitten wird, Brüche erzeugt werden, der Fortschritt der Brüche durch die modifizierten Schichten gestoppt. Der Grad der Aussplitterung kann deshalb mittels der Position gesteuert werden, an der die modifizierten Schichten gebildet werden, und indem die modifizierten Schichten dergestalt gebildet werden, dass der Grad der Aussplitterung kleiner oder gleich einem vorgeschriebenen Nominalwert ist, kann der Grad der Aussplitterung, die auf den Seitenoberflächen des Halbleiterchips während des Schneidens auftritt, verringert werden.
  • Vorteile der Erfindung
  • Gemäß der vorliegenden Erfindung kann der Grad der Aussplitterung, die auftritt, wenn die Halbleiterchips von dem Halbleiterwafer getrennt werden, verringert werden, und deshalb kann die Biegefestigkeit des Halbleiterchips zufriedenstellend gehalten werden und die Zuverlässigkeit des Halbleiterbauelements kann verbessert werden.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Querschnittsansicht eines Konfigurationsbeispiels für ein Halbleiterbauelement gemäß einer ersten Art von Ausführungsform.
  • 2 sind Draufsichten von Konfigurationsbeispielen für einen Halbleiterchip, mit dem das in 1 dargestellte Halbleiterbauelement versehen wird.
  • 3 ist eine Querschnittsansicht eines Beispiels für eine Prozedur zur Herstellung des in 2 gezeigten Halbleiterchips.
  • 4 ist eine Querschnittsansicht eines Beispiels für eine Prozedur zur Herstellung des in 2 gezeigten Halbleiterchips.
  • 5 ist eine Querschnittsansicht eines Beispiels für eine Prozedur zum Zusammenbauen des in 1 gezeigten Chipstapels.
  • 6 ist eine Querschnittsansicht eines Beispiels für eine Prozedur zum Zusammenbauen des in 1 gezeigten Halbleiterbauelements.
  • 7 ist eine Querschnittsansicht eines Konfigurationsbeispiels für ein Halbleiterbauelement gemäß einer zweiten Art von Ausführungsform.
  • 8 ist eine Querschnittsansicht eines Konfigurationsbeispiels für ein Halbleiterbauelement gemäß einer dritten Art von Ausführungsform.
  • 9 ist eine Querschnittsansicht eines modifizierten Beispiels für ein Halbleiterbauelement gemäß der vorliegenden Erfindung.
  • Arten der Realisierung der Erfindung
  • Die vorliegende Erfindung wird als Nächstes mit Bezug auf die Zeichnungen beschrieben.
  • (Erste Art von Ausführungsform)
  • 1 ist eine Querschnittsansicht eines Konfigurationsbeispiels für ein Halbleiterbauelement gemäß einer ersten Art von Ausführungsform. 1 zeigt ein Konfigurationsbeispiel für ein Halbleiterbauelement des CoC-Typs.
  • Wie in 1 dargestellt, weist ein Halbleiterbauelement 1 gemäß der ersten Art von Ausführungsform einen Chipstapel 11 auf, in dem mehrere Halbleiterchips 10 aufeinander gestapelt sind, wobei die Konfiguration dergestalt ist, dass der Chipstapel 11 mit einer Leiterplatte 20 verbunden und an dieser befestigt ist, auf der vorgeschriebene Verdrahtungsleitungen gebildet sind. Der Chipstapel 11 wird aus mehreren (in 1 vier) Speicherchips (Halbleiterchips) 10 gebildet, auf denen zum Beispiel Speicherschaltungen gebildet sind.
  • Die Halbleiterchips 10 sind jeweils mit mehreren Hügelelektroden versehen, auf einer Oberfläche (der vorderen Oberfläche), auf der die Schaltungen gebildet sind, und auf der anderen Oberfläche (der kehrseitigen Oberfläche), auf der die Schaltungen nicht gebildet sind, und die Hügelelektroden (Vorderoberflächenhügel) 12 1 auf der einen Oberfläche sind jeweils mittels Durchgangsverdrahtung 13 mit den Hügelelektroden (Rückoberflächenhügeln) 12 2 auf der anderen Oberfläche verbunden. Die Halbleiterchips 10 sind mittels der Durchgangselektroden 13, mittels der Vorderoberflächenhügel 12 1 und der Rückoberflächenhügel 12 2 miteinander verbunden. Bei dem Halbleiterbauelement 1 gemäß dieser Art von Ausführungsform werden jedoch die Rückoberflächenhügel 12 2 und die Durchgangselektroden 13 nicht auf/in dem obersten Halbleiterchip 10 (dem am weitesten von der Leiterplatte 20 entfernten Halbleiterchip 10) in dem die mehreren Halbleiterchips 10 umfassenden Chipstapel 11 gebildet und es werden nur Vorderoberflächenhügel 12 1 darauf gebildet.
  • Der Chipstapel 11 ist mit einer ersten versiegelnden Harzschicht 14 versehen, die die Lücken zwischen den Halbleiterchips 10 füllt und die von der Seitenoberfläche aus gesehen einen im Wesentlichen trapezförmigen Querschnitt aufweist. Die erste versiegelnde Harzschicht 14 wird unter Verwendung eines bekannten Unterfüllungsmaterials oder dergleichen gebildet.
  • Der an der kurzen Seite (oberer Boden) der im Wesentlichen trapezförmigen ersten versiegelnden Harzschicht 14 angeordnete Halbleiterchip 10 in dem Chipstapel 11 ist mit der Leiterplatte 20 verbunden und an dieser befestigt. Zum Beispiel wird eine Glasharzplatte als die Leiterplatte 20 verwendet, auf deren beiden Seiten vorgeschriebene Verdrahtungsleitungen gebildet wurden, und jede Verdrahtungsleitung mit Ausnahme von Verbindungskontaktstellen und Inseln ist mit einem isolierenden Film, wie etwa einem Lötresistfilm, bedeckt.
  • Auf einer Oberfläche der Leiterplatte 20 sind mehrere Verbindungskontaktstellen 21 zur Verbindung mit dem Chipstapel 11 gebildet, und auf der anderen Oberfläche sind mehrere Inseln 23 zum Verbinden und Befestigen von Metallkugeln 22, die als externe Anschlüsse dienen, gebildet.
  • Auf den Verbindungskontaktstellen 21 der Leiterplatte 20 werden Au, Cu oder dergleichen umfassende Drahthügel 15 gebildet, und die Drahthügel 15 werden mit den mehreren Vorderoberflächenhügeln 12 1 auf dem Halbleiterchip 10, angeordnet an der kurzen Seite (oberer Boden) der im Wesentlichen trapezförmigen ersten versiegelnden Harzschicht 14, verbunden. Ferner werden der Chipstapel 11 und die Leiterplatte 20 mittels eines Klebegliedes 24, wie etwa NCP (nichtleitende Paste) klebend befestigt, und die Orte der Verbindungen zwischen den Drahthügeln 15 und den Vorderoberflächenhügeln 12 1 auf dem Halbleiterchip 10 werden durch das Klebeglied 24 geschützt.
  • Der Chipstapel 11 auf der Leiterplatte 20 wird mittels einer zweiten versiegelnden Harzschicht 25 versiegelt, und die Metallkugeln 22, die als externe Anschlüsse des Halbleiterbauelements 1 dienen, werden mit jeder der mehreren Inseln 23 auf der anderen Oberfläche der Leiterplatte 20, auf der der Chipstapel 11 nicht angebracht ist, verbunden.
  • Es sollte beachtet werden, dass wie oben besprochen bei dem Halbleiterbauelement 1 gemäß dieser Art von Ausführungsform keine Rückoberflächenhügel 12 2 und Durchgangselektroden 13 auf/in dem obersten Halbleiterchip 10 im Chipstapel 11 gebildet werden, und nur Vorderoberflächenhügel 12 1 darauf gebildet werden. Mit einer solchen Konfiguration, bei der ein Halbleiterchip 10 ohne Durchgangselektroden 13 auf der obersten Ebene vorgesehen wird, werden, selbst wenn als Folge von Ausdehnung oder Kontraktion der Durchgangselektroden 13, die durch Temperaturänderungen während des Herstellungsprozesses verursacht wird, Belastungen in den Halbleiterchips 10 erzeugt werden, die Belastungen von der vorderen Oberfläche des obersten Halbleiterchips 10 aufgenommen und somit verteilt. Da keine Durchgangselektroden 13 vorliegen, werden ferner in dem obersten Halbleiterchip 10 aus dem gegenüberliegenden Halbleiterchip 10 (in 1 dem dritten Halbleiterchip 10 von der Leiterplatte 20 weg) aufgenommene Belastungen leichter mittels des gesamten Substrats verteilt. Die Erzeugung von Brüchen in den Halbleiterchips 10, die als Folge von Temperaturänderungen während des Herstellungsprozesses auftritt, kann deshalb unterdrückt werden.
  • 2 sind Draufsichten von Konfigurationsbeispielen für einen Halbleiterchip, mit dem das in 1 dargestellte Halbleiterbauelement versehen ist. 2(a) und (b) zeigen Konfigurationsbeispiele für die Rückoberfläche der Halbleiterchips 10 (ausschließlich des oben beschriebenen obersten Halbleiterchips 10), die in 1 dargestellt sind.
  • Wie in 2(a) dargestellt, weist der Halbleiterchip 10 bei dieser Art von Ausführungsform eine Konfiguration auf, bei der modifizierte Schichten 30, die vom Inneren zu der Rückoberfläche (der anderen Oberfläche, auf der keine Schaltungen gebildet sind) reichen, entlang den Seitenoberflächen (der äußeren Peripherie des Halbleiterchips 10) in einer geringfügigen Distanz von den Seitenoberflächen entfernt positioniert sind.
  • Die modifizierten Schichten 30 sind optisch beschädigte Teile, die im Inneren des Halbleiterwafers 10 durch Bestrahlen des Halbleiterwafers 10 mit Laserlicht gebildet werden, und sie können zum Beispiel unter Verwendung der oben beschriebenen Stealth-Zertrennungstechnik erhalten werden. Die modifizierten Schichten 30 werden zum Beispiel im oben besprochenen Dokument 2 der Patentliteratur ausführlich beschrieben. Die modifizierten Schichten 30 werden an einer Position gebildet, die ungefähr einige wenige μm von den Seitenoberflächen des Halbleiterchips 10 nach innen liegt, zum Beispiel an einer Position, die ungefähr 5 μm von den Seitenoberflächen entfernt ist. Bei dem Halbleiterbauelement 1 in der ersten Art von Ausführungsform werden die modifizierten Schichten 30 jedoch im obersten Halbleiterchip 10 im Chipstapel 11, der die mehreren Halbleiterchips 10 umfasst, nicht gebildet.
  • Wenn die modifizierten Schichten 30 entlang der äußeren Peripherie des Halbleiterchips 10 auf diese Weise gebildet werden, wird, selbst wenn als Folge des Aussplitterns auf der Rückoberflächenseite des Halbleiterchips 10, wenn der Halbleiterwafer unter Verwendung einer Zertrennungsklinge geschnitten wird, Brüche erzeugt werden, der Fortschritt der Brüche durch die modifizierten Schichten 30 gestoppt. Der Grad der Aussplitterung kann deshalb mittels der Position, an der die modifizierten Schichten 30 gebildet werden, gesteuert werden, und durch Bilden der modifizierten Schichten 30 auf solche Weise, dass der Grad der Aussplitterung kleiner oder gleich einem vorgeschriebenen Nominalwert ist, kann der Grad der Aussplitterung, die auf den Seitenoberflächen des Halbleiterchips 10 während des Schneidens auftritt, verringert werden. Selbst wenn ein relativ dünner Halbleiterwafer mit einer Dicke von zum Beispiel etwa 50 μm geschnitten wird, kann deshalb die Biegefestigkeit des Halbleiterchips 10 nach dem Schneiden zufriedenstellend gehalten werden, und die Zuverlässigkeit des Halbleiterbauelements 1 kann verbessert werden. Da der Grad des Aussplitterns verringert werden kann, kann ferner, falls Hügelelektroden an der Peripherie des Halbleiterchips 10 angeordnet sind, Verlust der Hügelelektroden verhindert werden.
  • Es sollte erwähnt werden, dass, obwohl 2(a) ein Beispiel zeigt, bei dem die modifizierten Schichten 30 kontinuierlich (in Form von Geraden) entlang der äußeren Periperhie des Halbleiterchips 10 gebildet werden, es ausreicht, wenn die modifizierten Schichten 30 entlang der äußeren Peripherie des Halbleiterchips 10 gebildet werden, und sie können auch zum Beispiel in Form von gestrichelten Linien wie in 2(b) gezeigt gebildet werden. Ferner ist die Form der modifizierten Schichten 30 nicht auf die in 2(a) gezeigte geradlinige Form oder die in 2(b) gezeigte Form einer gestrichelten Linie beschränkt, und sie können in verschiedenen Linienformen gebildet werden, zum Beispiel abwechselnd lange und kurze gestrichelte Linien oder abwechselnd lange und zwei kurze gestrichelte Linien, und die modifizierten Schichten 30, die mit diesen Linienformen gebildet werden, können einen bestimmten Betrag der Breite aufweisen.
  • Ein Verfahren zur Herstellung des Halbleiterchips 10 und des Chipstapels 11, der in dem Halbleiterbauelement gemäß der ersten Art von Ausführungsform bereitgestellt wird, die in 1 dargestellt ist, wird nun mit Bezug auf 3 bis 5 beschrieben.
  • 3(a) bis (d) und 4(a) bis (c) zeigen ein Beispiel für eine Prozedur zur Herstellung des in 2 dargestellten Halbleiterchips 10, und 5(a) bis (d) zeigen ein Beispiel für eine Prozedur zum Zusammenbau des in 1 dargestellten Chipstapels 11.
  • Beim Herstellen des in 1 dargestellten Halbleiterchips 10 wird ein Halbleiterwafer 40 vorbereitet, der mehrere Halbleiterchipregionen 41 auf einer Oberfläche umfasst, woraus gewünschte Schaltungen, z. B. Speicherschaltungen, gebildet werden. Die Schneidregionen 42, die Regionen sind, die in einem Zertrennungsschritt geschnitten werden, werden zwischen den Halbleiterchipregionen 41 des Halbleiterwafers 40 vorgesehen.
  • Auf einer Oberfläche (der Vorderoberfläche) der Halbleiterchipregionen 41 werden mehrere Vorderoberflächenhügel 12 1 gebildet, auf der anderen Oberfläche (der Rückoberfläche) werden mehrere Rückoberflächenhügel 12 2 gebildet und jeder Vorderoberflächenhügel 12 1 wird mittels einer Durchgangselektrode 13 mit einem entsprechenden Rückoberflächenhügel 12 2 verbunden.
  • Wie in 4(a) dargestellt, umfassen zum Beispiel die Vorderoberflächenhügel 12 1 eine Cu-Säule 45, die auf einer Elektrodenkontaktstelle 44 gebildet ist, die durch eine isolierende Schicht 43 exponiert wird, und eine Niplattierte Schicht 46 und eine Au-plattierte Schicht 47, die auf der Cu-Säule 45 gebildet wird. Die Rückoberflächenhügel 12 2 umfassen zum Beispiel eine mit der Durchgangselektrode 13 verbundene Cu-Säule 48 und eine auf der Cu-Säule 48 gebildete Sg/Ag-plattierte Schicht 49.
  • Wie in 3(a) und 4(a) dargestellt, wird beim Prozess der Herstellung des Halbleiterchips 10 zuerst ein Zertrennungsband 50 an der Rückoberfläche des Halbleiterwafers 40 wie oben besprochen gebondet und befestigt. Das Zertrennungsband 50 umfasst ein Bandbasismaterial 51 und eine Klebeschicht 52 und wird dergestalt gebondet, dass die Rückoberflächenhügel 12 2 des Halbleiterwafers 40 in der Klebeschicht 52 eingebettet werden.
  • Als Nächstes werden wie in 3(b) und 4(a) dargestellt modifizierte Schichten 30, die vom Inneren zur Rückoberfläche des Halbleiterwafers 40 reichen, entlang der äußeren Peripherie der Halbleiterchipregionen 41, positioniert in den Halbleiterchipregionen 41 in einer geringfügigen Distanz von den Schneidregionen 42 des Halbleiterwafers 40 entfernt gebildet. Wie oben besprochen, sollten die modifizierten Schichten 30 durch Fokussieren und Bestrahlen von Laserlicht 54 an einer vorgeschriebenen Position im Inneren der Halbleiterchipregion 41 unter Verwendung einer Sammellinse 53 zum Beispiel mittels einer bekannten Stealth-Zertrennungstechnik, gebildet werden. Die modifizierten Schichten 30 werden entlang der äußeren Peripherie der Halbleiterchipregionen 41 an Positionen gebildet, die ungefähr einige wenige μm von den Schneidregionen 42 entfernt sind, zum Beispiel an Positionen, die ungefähr 5 μm von den Endteilen der Halbleiterchipregionen 41 nach innen liegen. Es sollte beachtet werden, dass die Positionen, an denen die modifizierten Schichten 30 gebildet werden, nicht darauf beschränkt sind, ungefähr 5 μm von den Endteilen der Halbleiterchipregionen 41 nach innen zu liegen und geeignet gemäß dem Nominalwert des Grads des Aussplitterns gesetzt werden sollten.
  • Wie in 3(c) gezeigt, wird der Halbleiterwafer 40, in dem die modifizierten Schichten 30 für jede Halbleiterchipregion 41 gebildet wurden, an den Schneidregionen 42 unter Verwendung einer in einer Zertrennungsvorrichtung, die in den Zeichnungen nicht gezeigt ist, vorgesehenen Zertrennungsklinge 55 geschnitten (Vollschnitt), um dadurch den Halbleiterwafer 40 in einzelne Halbleiterchips 10 zu trennen. Da die Klebeschicht 52 des Zertrennungsbandes 50 mit einer Dicke dergestalt gebildet wird, dass sie die Rückoberflächenhügel 12 2 des Halbleiterwafers 40 einbettet, wird sich hierbei der Halbleiterwafer 40, der unter Verwendung der relativ weichen Klebeschicht 52 befestigt wird, wahrscheinlich etwas bewegen, wenn der Halbleiterwafer 40 geschnitten wird. Die Rückoberflächen der Halbleiterchipregionen 41 kommen deshalb mit der Zertrennungsklinge 55 in Kontakt und es erfolgt Aussplitterung auf den Seitenoberflächen der Halbleiterchips 10 nach dem Schneiden, insbesondere auf der Rückoberflächenseite.
  • Bei dem Halbleiterbauelement gemäß der ersten Art von Ausführungsform wird jedoch durch Bereitstellen der entlang der äußeren Peripherie der Halbleiterchipregionen 41 gebildeten modifizierten Schichten 30, selbst wenn die Endteile der Halbleiterchipregionen 41 mit der Zertrennungsklinge 55 in Kontakt kommen und als Folge der Aussplitterung auf der Rückoberflächenseite Brüche erzeugt werden, der Fortschritt der Brüche wie in 4(b) dargestellt durch die modifizierten Schichten 30 gestoppt, und Aussplitterung erfolgt entlang den modifizierten Schichten 30, wie in 4(c) dargestellt. Der Grad der Aussplitterung kann deshalb mittels der Positionen, an denen die modifizierten Schichten 30 gebildet werden, gesteuert werden, und durch Bilden der modifizierten Schichten 30 an Positionen in den Halbleiterchipregionen 41 des Halbleiterwafers 40 in einer geringfügigen Entfernung von den Schneidregionen 42 kann der Grad der Aussplitterung verringert werden.
  • Da der Grad der Aussplitterung verringert werden kann, können Verschlechterungen der Biegefestigkeit des Halbleiterchips 10 unterdrückt werden, und die Zuverlässigkeit des Halbleiterchips kann aufrechterhalten werden. Da der Grad der Aussplitterung verringert werden kann, kann ferner, falls Hügelelektroden an der Peripherie des Halbleiterchips 10 angeordnet sind, Verlust der Hügelelektroden verhindert werden.
  • Nachdem der Halbleiterwafer 40 geschnitten wurde, wird die Bondstärke der Klebeschicht 52 des Zertrennungsbands 50 verringert, zum Beispiel durch Bestrahlen des Zertrennungsbands 50 mit ultraviolettem Licht, woraufhin die Halbleiterchips 30 mit entlang der äußeren Peripherie gebildeten modifizierten Schichten 30 wie in 3(d) dargestellt, durch Aufnehmen des Zertrennungsbands 50 erhalten werden.
  • Mit der obenbesprochenen Stealth-Zertrennungstechnik, die in dem Dokument 2 der Patentliteratur beschrieben wird, werden die einzelnen Halbleiterchips getrennt und geschnitten, wobei die modifizierten Schichten als Ausgangspunkte dienen, indem ein streckbares Zertrennungsband, das an den Halbleiterwafer gebondet wurde, gestreckt wird. Bei diesem Verfahren besteht, wenn der Grad der Ausdehnung des Zertrennungsbands abhängig vom Ort unterschiedlich ist, ein Risiko, dass es nicht möglich sein wird, die Halbleiterchips zufriedenstellend zu trennen, zum Beispiel in Peripherieregionen des Zertrennungsbands, in denen der Grad der Ausdehnung gering ist. Ferner ist an Orten, an denen der Grad der Ausdehnung gering ist, die Lücke zwischen Paaren von Halbleiterchips klein und es besteht ein Risiko, dass es nicht möglich sein wird, einzelne Halbleiterchips zufriedenstellend aufzunehmen. Bei dem Verfahren zur Herstellung des Halbleiterbauelements gemäß dieser Art von Ausführungsform wird der Halbleiterwafer 40 jedoch unter Verwendung der Zertrennungsklinge 55 geschnitten, und deshalb wird eine der Breite der Schneidregion 42 entsprechende Lücke zwischen den Halbleiterchips 10 nach dem Schneiden aufrechterhalten. Die Halbleiterchips 10 nach dem Schneiden können deshalb zufriedenstellend aufgenommen werden.
  • Die Halbleiterchips 10 nach dem Schneiden werden unter Verwendung eines bekannten Bondwerkzeugs 60 einzeln aufgenommen und werden auf eine Bondbühne 100, die in 5(a) dargestellt ist, platziert, wobei die Oberfläche, auf der die vorgeschriebenen Schaltungen gebildet werden, nach oben zeigt.
  • Wie in 5(a) dargestellt, wird ein Halbleiterchip 10 der zweiten Ebene auf einem Halbleiterchip 10 der ersten Ebene angebracht, der auf der Bondbühne 100 gehalten wird, und der Halbleiterchip 10 der zweiten Ebene wird auf den Halbleiterchip 10 der ersten Ebene verbunden und befestigt, indem die Vorderoberflächenhügel 12 1 des Halbleiterchips 10 der ersten Ebene mit den Rückoberflächenhügeln 12 2 des Halbleiterchips 10 der zweiten Ebene verbunden werden.
  • Es sollte ein Thermokompressions-Bondverfahren, bei dem eine vorgeschriebene Last durch das Bondwerkzeug 60, das auf eine hohe Temperatur (ungefähr 300°C) eingestellt wird, auf den Halbleiterchip 10 aufgebracht wird, verwendet werden, um die Vorderoberflächenhügel 12 1 mit den Rückoberflächenhügeln 12 2 zu verbinden. Paare von Halbleiterchips 10 können nicht nur unter Verwendung eines Thermokompressions-Bondverfahrens verbunden werden, sondern auch mit einem Ultraschall-Bondverfahren, bei dem Druck angewendet wird, während Ultraschallwellen angewandt werden, oder ein Ultraschall-Thermokompressions-Bondverfahren, bei dem diese Verfahren kombiniert werden.
  • Ein Halbleiterchip 10 der dritten Ebene wird unter Verwendung derselben Prozedur wie oben beschrieben auf dem Halbleiterchip 10 der zweiten Ebene verbunden und befestigt, und ein Halbleiterchip 10 der vierten Ebene wird unter Verwendung derselben Prozedur wie oben beschrieben auf dem Halbleiterchip 10 der dritten Ebene verbunden und befestigt (5(b)).
  • Ein unter Verwendung der oben beschriebenen Prozedur gebildeter Chipstapel 11, der die mehreren Halbleiterchips 10 umfasst, wird auf einem in den Zeichnungen nicht gezeigten Blatt zur Beschichtung, das an der Bühne angebracht ist, platziert, und wie in 5(c) dargestellt, wird ein Unterfüllungsmaterial 131 unter Verwendung eines Spenders 130 von der Umgebung des Endteils des Chipstapels 11 aus aufgebracht. Das aufgebrachte Unterfüllungsmaterial 131 tritt mittels eines Kapillarphänomens in Lücken zwischen Paaren von Halbleiterchips 10 ein, um dadurch die Lücken zwischen den Halbleiterchips 10 zu füllen, während an der Peripherie der gestapelten mehreren Halbleiterchips 10 Filetten gebildet werden.
  • Nachdem das Unterfüllungsmaterial 131 aufgebracht wurde, wird der Chipstapel 11 bei einer vorgeschriebenen Temperatur, z. B. einer Temperatur von ungefähr 150°C, ausgehärtet (wärmebehandelt), um dadurch das Unterfüllungsmaterial 131 thermisch auszuhärten. Als Folge wird eine erste versiegelnde Harzschicht 14 gebildet, die das Unterfüllungsmaterial 131 umfasst, das die Lücken zwischen den Halbleiterchips 10 füllt und die Peripherie des Chipstapels 11 bedeckt, wie in 5(d) dargestellt.
  • Eine Prozedur zum Zusammenbauen des Halbleiterbauelements 1 gemäß der ersten Art von Ausführungsform wird nun mit Bezug auf 6 beschrieben.
  • 6 ist eine Querschnittsansicht eines Beispiels für eine Prozedur zum Zusammenbauen des in 1 dargestellten Halbleiterbauelements. Es sollte beachtet werden, dass 6(a) bis (e) eine Zusammenbauprozedur zum Bilden mehrerer Halbleiterbauelemente 1 in einem Batch darstellen.
  • Beim Zusammenbauen des Halbleiterbauelements 1 wird zuerst eine isolierende Platte 70 vorbereitet, die mit mehreren Produktbildungsteilen 71 versehen ist. Die Produktbildungsteile 71 sind Orte, die die Leiterplatten 20 jedes Halbleiterbauelements 1 bilden werden, auf jedem Produktbildungsteil 71 wird ein vorgeschriebenes Muster von Verdrahtungsleitungen gebildet und jede Verdrahtungsleitung mit Ausnahme der Verbindungskontaktstellen 21 und der Inseln 23 wird mit einem isolierenden Film 73, wie etwa einem Lötresistfilm, bedeckt. Räume zwischen den Produktbildungsteilen 71 der isolierenden Platte 70 dienen als Zertrennungslinien (gepunktet gezeichnete Teile), wenn die einzelnen Halbleiterbauelemente 1 auseinandergeschnitten werden.
  • Mehrere Verbindungskontaktstellen 21 zur Verbindung mit dem Chipstapel 11 werden auf einer Oberfläche der Produktbildungsteile 71 der isolierenden Platte 70 gebildet, und mehrere Inseln 23 zur Verbindung von Metallkugeln 22, die als externe Anschlüsse dienen, werden auf der anderen Oberfläche gebildet. Diese Verbindungskontaktstellen 21 werden mittels Verdrahtungsleitungen mit vorgeschriebenen Inseln 23 verbunden.
  • Wenn die Vorbereitung der isolierenden Platte 70 abgeschlossen ist, werden Drahthügel 15 auf den Verbindungskontaktstellen 21 der Produktbildungsteile 71 gebildet, wie in 6(a) dargestellt.
  • Die Drahthügel 15 sollten gebildet werden, indem ein Au, Cu oder dergleichen umfassender Metalldraht, dessen distales Ende geschmolzen wurde, um ihm eine Kugelform zu verleihen, mittels eines Ultraschall-Thermokompressions-Bondverfahrens oder dergleichen auf die Verbindungskontaktstelle 21 verbunden und dann der Draht durch Ziehen unter Verwendung einer in den Zeichnungen nichtgezeigten Drahtbondvorrichtung geschnitten wird.
  • Dann wird ein isolierendes Klebeglied 24 wie ein NCP unter Verwendung eines Spenders, der in den Zeichnungen nicht gezeigt ist, auf jeden Produktbildungsteil 26 aufgebracht.
  • Als Nächstes werden die Chipstapel 11 unter Verwendung eines Bondwerkzeugs oder dergleichen, das in den Zeichnungen nicht gezeigt ist, durch Sauganbringung gehalten und werden jeweils auf den Produktbildungsteilen 26 der isolierenden Platte 70 angebracht (6(b)), und die Vorderoberflächenhügel 12 1 des untersten Halbleiterchips 10 (des an der kurzen Seite (dem oberen Boden, der im Wesentlichen trapezförmigen ersten versiegelnden Harzschicht 14 angeordneten Halbleiterchips 10) in jedem Chipstapel 11 werden unter Verwendung von Thermokompressionsbonden oder dergleichen mit den Drahthügeln 15 der isolierenden Platte 70 verbunden. Zu diesem Zeitpunkt füllt das auf die isolierende Platte 70 aufgebrachte Klebeglied 24 die Räume zwischen den Chipstapeln 11 und der isolierenden Platte 70, wodurch die isolierende Platte 70 und die Chipstapel 11 klebend aneinander befestigt werden.
  • Die isolierende Platte 70, auf der die Chipstapel 11 angebracht wurden, wird zum Beispiel in eine Gussform mit einem oberen Formteil und einem unteren Formteil einer Spritzpressvorrichtung, die in den Zeichnungen nicht gezeigt ist, gesetzt und die Prozedur geht zu einem Spritzpressschritt über.
  • Ein in den Zeichnungen nicht gezeigter Hohlraum, der kollektiv mehrere Chipstapel 11 überdeckt, wird in dem oberen Formteil der Gussform gebildet, und die auf der isolierenden Platte 70 angebrachten Chipstapel 11 werden in dem Hohlraum untergebracht.
  • Als Nächstes wird ein versiegelndes Harz, das durch Erhitzung geschmolzen wurde, in den in dem oberen Formteil der Gussform vorgesehenen Hohlraum gespritzt und der Hohlraum wird dergestalt mit dem versiegelnden Harz gefüllt, dass die Chipstapel 11 völlig bedeckt werden. Als versiegelndes Harz wird ein thermisch aushärtendes Harz wie Epoxidharz verwendet.
  • Dann wird in einem Zustand, in dem der Hohlraum mit dem versiegelnden Harz gefüllt ist, das versiegelnde Harz thermisch ausgehärtet, indem es bei einer vorgeschriebenen Temperatur, zum Beispiel ungefähr 180°C, ausgehärtet wird, um eine zweite versiegelnde Harzschicht 25 zu bilden, die kollektiv die auf den mehreren Produktbildungsteilen 71 angebrachten Chipstapel 11 bedeckt, wie in 6(c) dargestellt. Ferner wird das versiegelnde Harz (die zweite versiegelnde Harzschicht 25) durch Backen bei einer vorgeschriebenen Temperatur vollständig ausgehärtet.
  • Die Prozedur geht als Nächstes zu einem Metallkugel-Anbringungsschritt über, in dem wie in 6(d) dargestellt die elektrisch leitfähigen Metallkugeln 22, wie etwa Lotkugeln, die als externe Anschlüsse des Halbleiterbauelements dienen, mit den auf der anderen Oberfläche der isolierenden Platte 70 gebildeten Inseln 23 verbunden und an diesen befestigt wird.
  • Bei dem Schritt des Anbringens der Metallkugeln sollten die mehreren Metallkugeln 22 zum Beispiel durch Sauganbringung unter Verwendung eines mit mehreren Sauganbringungslöchern versehenen Anbringwerkzeugs, deren Positionen mit den Positionen der Inseln 23 auf der isolierenden Platte 70 zusammenfallen, gehalten werden, und nach dem Transfer von Fluss zu den Metallkugeln 22 sollten die gehaltenen Metallkugeln 22 in einem Batch auf den Inseln 23 der isolierenden Platte 70 angebracht sein.
  • Nachdem die Metallkugeln 22 auf allen Produktbildungsteilen 71 angebracht wurden, wird die isolierende Platte 70 Reflow unterzogen, um die Metallkugeln 22 mit den Inseln 23 zu verbinden.
  • Wenn die Verbindung der Metallkugeln 22 abgeschlossen ist, geht die Prozedur zu einem Plattenzertrennungsschritt über, in dem die einzelnen Produktbildungsteile 71 durch Schneiden entlang vorgeschriebener Zertrennungslinien getrennt werden, um dadurch die Halbleiterbauelemente 1 zu bilden, in denen die Chipstapel 11 auf den Leiterplatten 20 angebracht sind.
  • In dem Plattenzertrennungsschritt werden die Produktbildungsteile 71 durch Bonden eines Zertrennungsbands an die zweite versiegelnde Harzschicht 25 getragen. Die Produktbildungsteile 71 werden dann durch Schneiden der vorgeschriebenen Zertrennungslinien unter Verwendung einer Zertrennungsklinge, die in einer Zertrennungsvorrichtung vorgesehen ist, die in den Zeichnungen nicht gezeigt ist, getrennt, wie in 6(e) dargestellt. Nach dem Trennen durch Schneiden erhält man das in 1 dargestellte Halbleiterbauelement 1 des CoC-Typs durch Abziehen des Zertrennungsbands von dem Produktbildungsteil 71.
  • Gemäß der ersten Art von Ausführungsform wird durch Bereitstellen der modifizierten Schichten 30, die entlang der äußeren Peripherie des Halbleiterchips 10 gebildet werden, selbst wenn als Folge von Aussplittern auf der Rückoberflächenseite des Halbleiterchips 10, wenn der Halbleiterwafer 40 unter Verwendung einer Zertrennungsklinge geschnitten wird, Brüche erzeugt werden, der Fortschritt der Brüche durch die modifizierten Schichten 30 gestoppt. Der Grad der Aussplitterung kann deshalb mittels der Position, an der die modifizierten Schichten 30 gebildet werden, gesteuert werden, und durch Bilden der modifizierten Schichten 30 dergestalt, dass der Grad der Aussplitterung kleiner oder gleich einem vorgeschriebenen Nominalwert ist, kann der Grad der Aussplitterung, die auf den Seitenoberflächen des Halbleiterchips 10 während des Schneidens auftritt, verringert werden.
  • Deshalb kann die Biegefestigkeit des Halbleiterchips 10 nach dem Schneiden zufriedenstellend gehalten werden, und die Zuverlässigkeit des Halbleiterbauelements 1 kann verbessert werden. Da der Grad der Aussplitterung verringert werden kann, kann ferner, falls die Hügelelektroden an der Peripherie des Halbleiterchips 10 angeordnet sind, Verlust der Hügelelektroden verhindert werden.
  • (Zweite Art von Ausführungsform)
  • 7 ist eine Querschnittsansicht eines Konfigurationsbeispiels für ein Halbleiterbauelement gemäß einer zweiten Art von Ausführungsform.
  • Wie in 7 dargestellt, unterscheidet sich ein Halbleiterbauelement 2 gemäß der zweiten Art von Ausführungsform insofern von der ersten Art von Ausführungsform, als die modifizierten Schichten 30 dupliziert entlang der äußeren Peripherie des Halbleiterchips 10 gebildet werden. Andere Aspekte der Konfiguration des Halbleiterbauelements 2 und des Verfahrens zu seiner Herstellung sind genauso wie bei dem Halbleiterbauelement 1 gemäß der ersten Art von Ausführungsform, und Beschreibungen davon werden deshalb weggelassen.
  • Dieselben Effekte wie bei der ersten Art von Ausführungsform können mit dem Halbleiterbauelement 2 gemäß der zweiten Art von Ausführungsform erhalten werden, und durch dupliziertes Bilden der modifizierten Schichten 30 kann das Risiko, dass der Grad der Aussplitterung zunimmt, sogar noch mehr als bei der ersten Art von Ausführungsform verringert werden.
  • (Dritte Art von Ausführungsform)
  • 8 ist eine Querschnittsansicht eines Konfigurationsbeispiels für ein Halbleiterbauelement gemäß einer dritten Art von Ausführungsform.
  • Wie in 8 dargestellt, unterscheidet sich ein Halbleiterbauelement 3 gemäß der dritten Art von Ausführungsform insofern von der ersten Art von Ausführungsform, als modifizierte Schichten 30 auch in dem Halbleiterchip 10 gebildet werden, der auf der obersten Ebene angeordnet ist, auf der die Rückoberflächenhügel 12 2 und die Durchgangselektroden 13 nicht gebildet werden. Andere Aspekte der Konfiguration des Halbleiterbauelements 3 und des Verfahrens zu seiner Herstellung sind genauso wie bei dem Halbleiterbauelement 1 gemäß der ersten Art von Ausführungsform, und Beschreibungen davon werden deshalb weggelassen.
  • Die in der ersten Art von Ausführungsform dargestellte Zertrennungstechnik, bei der die modifizierten Schichten 30 entlang der äußeren Peripherie des Halbleiterchips 10 gebildet werden und das Schneiden unter Verwendung einer Zertrennungsklinge durchgeführt wird, kann auch auf Halbleiterchips 10 angewandt werden, auf denen keine Rückoberflächenhügel 12 2 gebildet werden. Aussplittern tritt auf den Seitenoberflächen der Halbleiterchips 10 nach der Trennung auf, selbst in Fällen, bei denen das Zertrennungsband 50, das mit einer Klebeschicht 52 versehen ist, die dünner als bei der ersten Art von Ausführungsform ist, an die Rückoberfläche des Halbleiterwafers 40 gebondet wird und die einzelnen Halbleiterchips 10 durch Schneiden unter Verwendung einer Zertrennungsklinge getrennt werden. Der durch Anwendung des Verfahrens zur Herstellung gemäß der vorliegenden Erfindung erzeugte Halbleiterchip 10 wirkt auch effektiv beim Verringern des Grads der Aussplitterung, selbst wenn mit einer solchen dünnen Klebeschicht 52 versehenes Zertrennungsband 50 verwendet wird.
  • Dieselben Effekte wie bei der ersten Art von Ausführungsform können mit dem Halbleiterbauelement 3 gemäß der dritten Art von Ausführungsform erhalten werden, und der Grad des Aussplitterns des Halbleiterchips 10, der keine Rückoberflächenhügel 12 2 aufweist, der auf der obersten Ebene angeordnet ist, kann auch verringert werden.
  • Es sollte beachtet werden, dass die vorliegende Erfindung nicht auf die in der ersten Art von Ausführungsform bis dritten Art von Ausführungsform dargestellten Konfigurationen und Verfahren beschränkt ist und verschiedene Modifikationen möglich sind, ohne vom Wesentlichen der Erfindung abzuweichen.
  • Zum Beispiel wird bei der ersten Art von Ausführungsform bis dritten Art von Ausführungsform ein Halbleiterbauelement des CoC-Typs beispielhaft beschrieben, bei dem ein Chipstapel 11 mit mehreren aufeinandergestapelten Halbleiterchips 10 auf einer Leiterplatte 20 angebracht wird, und es werden Verfahren zur Herstellung der Halbleiterchips 10, mit denen das Halbleiterbauelement versehen ist, beschrieben, aber die durch Anwendung des Verfahrens zur Herstellung gemäß der vorliegenden Erfindung erzeugten Halbleiterchips 10 können in einer beliebigen Art von Halbleiterbauelement angebracht werden.
  • Ferner verwenden die Beschreibungen in der ersten Art von Ausführungsform bis dritten Art von Ausführungsform Beispiele, bei denen der Chipstapel 11 direkt auf der Leiterplatte 20 angebracht ist, aber wie bei dem in 9 dargestellten Halbleiterbauelement 4 kann der Chipstapel 11 auch mit einem dazwischentretenden anderen Halbleiterchip auf der Leiterplatte 20 angebracht werden, wie zum Beispiel einem Schnittstellenchip, einem Logikchip, oder einem Zwischenstellungschip. Es sollte beachtet werden, dass 9 ein Beispiel zeigt, bei dem der Chipstapel 11 mit einem dazwischengestellten Logikchip 80 auf der Leiterplatte 20 angebracht ist.
  • Ferner werden bei den Beschreibungen der ersten Art von Ausführungsform bis dritten Art von Ausführungsform Speicherchips, in denen Speicherschaltungen gebildet sind, als Beispiel als die Halbleiterchips 10 verwendet, die den Chipstapel 11 bilden, aber die in der ersten Art von Ausführungsform bis dritten Art von Ausführungsform dargestellten Verfahren zur Herstellung der Halbleiterchips 10 können auf eine beliebige Art von Halbleiterchip angewandt werden. Zum Beispiel kann ein Halbleiterwafer, auf dem Schaltungen zur Realisierung der Schnittstellenchips, Logikchips, Zwischenstellungschips und dergleichen wie oben beschrieben gebildet werden, vorbereitet werden und nach der Bildung der modifizierten Schichten 30 entlang der äußeren Peripherie der Chipregionen kann der Halbleiterwafer unter Verwendung einer Zertrennungsklinge geschnitten und getrennt werden.
  • Ferner ist bei der ersten Art von Ausführungsform bis dritten Art von Ausführungsform ein Halbleiterbauelement als Beispiel gezeigt, bei dem ein Chipstapel 11 mit mehreren (vier) Halbleiterchips 10 auf einer Leiterplatte 20 angebracht ist, aber das Halbleiterbauelement gemäß der vorliegenden Erfindung ist nicht auf eine solche Konfiguration beschränkt. Zum Beispiel kann der Chipstapel 11 aus zwei, drei oder fünf oder mehr Halbleiterchips 10 gebildet werden, und das Halbleiterbauelement kann auch eine Konfiguration aufweisen, bei der nur ein Halbleiterchip 10 auf einer Leiterplatte angebracht ist.
  • Ferner zeigen die erste Art von Ausführungsform bis dritte Art von Ausführungsform Beispiele, bei denen die modifizierten Schichten 30 vom Inneren zu der Rückoberfläche des Halbleiterchips 10 reichend gebildet werden, aber die modifizierten Schichten 30 können zum Beispiel so gebildet werden, dass sie von der Rückoberfläche zu der Vorderoberfläche des Halbleiterchips 10 reichen. In diesem Fall kann der Grad der Aussplitterung, die über der gesamten Seitenoberfläche des Halbleiterchips 10 auftritt, verringert werden.
  • Bezugszeichenliste
    • 1, 2, 3, 4
    Halbleiterbauelement
    10
    Halbleiterchip
    11
    Chipstapel
    121
    Vorderoberflächenhügel
    122
    Rückoberflächenhügel
    13
    Durchgangselektrode
    14
    Erste versiegelnde Harzschicht
    15
    Drahthügel
    20
    Leiterplatte
    21
    Verbindungskontaktstelle
    22
    Metallkugel
    23
    Insel
    24
    Klebeglied
    25
    Zweite versiegelnde Harzschicht
    30
    Modifizierte Schicht
    40
    Halbleiterwafer
    41
    Halbleiterchipregion
    42
    Schneidregion
    43
    Isolierende Schicht
    44
    Elektrodenkontaktstelle
    45, 48
    Cu-Säule
    46
    Ni-plattierte Schicht
    47
    Au-plattierte Schicht
    49
    Sn/Ag-plattierte Schicht
    50
    Zertrennungsband
    51
    Bandbasismaterial
    52
    Klebeschicht
    53
    Sammellinse
    54
    Laserlicht
    55
    Zertrennungsklinge
    60
    Bondwerkzeug
    70
    Isolierende Platte
    71
    Produktbildungsteil
    73
    Isolierender Film
    80
    Logikchip
    100
    Bondbühne
    130
    Spender
    131
    Unterfüllung

Claims (10)

  1. Halbleiterbauelement, umfassend: eine Leiterplatte und einen auf der Leiterplatte angebrachten Halbleiterchip, wobei der Halbleiterchip mit einer modifizierten Schicht versehen ist, die entlang einer äußeren Peripherie gebildet wird und die mindestens vom Inneren zu einer Oberfläche reicht, auf der keine Schaltung gebildet wird.
  2. Halbleiterbauelement nach Anspruch 1, wobei die modifizierte Schicht ein optisch beschädigter Teil ist.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, wobei der Halbleiterchip eine auf der Oberfläche, auf der keine Schaltung gebildet wird, gebildete Hügelelektrode umfasst.
  4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, das mehrere Halbleiterchips umfasst, wobei mindestens einer der mehreren Halbleiterchips mit einer Durchgangselektrode und Kontaktstellenelektroden versehen ist, die jeweils auf der einen Oberfläche, auf der die Schaltungen gebildet werden, und auf der anderen Oberfläche, auf der die Schaltungen nicht gebildet werden, gebildet sind und die mit der Durchgangselektrode verbunden sind, und die mehreren Halbleiterchips auf der Leiterplatte aufeinander gestapelt sind.
  5. Verfahren zur Herstellung eines Halbleiterbauelements, umfassend: einen Schritt des Vorbereitens eines Halbleiterwafers mit mehreren Halbleiterchipregionen, wobei auf einer Oberfläche dieser gewünschte Schaltungen gebildet werden, und zwischen den mehreren Halbleiterchipregionen vorgesehenen Schneidregionen; einen Schritt des Bildens modifizierter Schichten in den Halbleiterchipregionen entlang einer äußeren Peripherie der Halbleiterchipregionen und Reichen mindestens vom Inneren zu einer anderen Oberfläche, auf der die Schaltungen nicht gebildet werden; und einen Schritt des Trennens jeder der mehreren Halbleiterchipregionen durch Schneiden des Halbleiterwafers in den Schneidregionen.
  6. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 5, wobei die modifizierten Schichten durch Laserlichtbestrahlung gebildet werden.
  7. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 5 oder 6, wobei die Schneidregionen unter Verwendung einer Zertrennungsklinge geschnitten werden.
  8. Verfahren zur Herstellung eines Halbleiterbauelements nach einem der Ansprüche 5 bis 7, wobei auf der anderen Oberfläche der Halbleiterchipregion eine Hügelelektrode gebildet wird.
  9. Halbleiterchip, umfassend: eine auf einer Oberfläche gebildete Schaltung und eine modifizierte Schicht, die entlang einer äußeren Peripherie gebildet ist und die mindestens vom Inneren zu einer anderen Oberfläche reicht, auf der die Schaltung nicht gebildet wird.
  10. Halbleiterchip nach Anspruch 9, der eine Hügelelektrode umfasst, die auf der anderen Oberfläche gebildet wird, auf der keine Schaltung gebildet wird.
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