DE1908759A1

DE1908759A1 - Verfahren zum Synchronisieren eines PCM-Empfaengers und eines Senders

Info

Publication number: DE1908759A1
Application number: DE19691908759
Authority: DE
Inventors: Roll Dipl-Ing Johan Nils
Original assignee: Telefonaktiebolaget LM Ericsson AB
Current assignee: Telefonaktiebolaget LM Ericsson AB
Priority date: 1968-02-20
Filing date: 1969-02-18
Publication date: 1969-10-09
Also published as: FR2002292A1; GB1253882A; US3597547A; SE329646B

Description

T 1005

Γ -

Telefonaktiebolaget LM Ericsson, Stockholm 32, Schweden

Verfahren zum Synchronisieren eines PCM-Enipfängers

und eines Senders

Die vorliegende Erfindung betrifft ein Verfahren in einem PCM-Empfanger, an welchen binär codierte Signale von einem Sender in einer Zeitteilungs-Multiplexform innerhalb einer Anzahl von zyklisch auftretenden Kanälen gesendet werden und wobei eine Binärziffer in einer bestimmten Position innerhalb jedes Kanals für andere Zwecke als zur Übertragung von Information verwendet wird, um einen Bitpositions- und einen Kanalverteiler mit den entsprechenden Geräten im Sender zu synchronisieren, und aie betrifft eine Anordnung zur Durchführung dieses Verfahrens,

Bei einer Zeitteilungs-Multiplexübertragung von pulacodemodulierten Signalen innerhalb einer Anzahl von Kanälen entspricht jede auf der Empfängerseite erhaltene Ziffer einer bestimmten Position in einem bestimmten Kanal. Um festzustellen, zu welcher Ziffernposition und welchem Kanal eine Ziffer gehört, gibt es in dem Empfänger einen Bitverteiler und einen Kanalverteiler, die mit den entsprechenden Geräten in dem Sender synahron arbeiten müssen. Um zu prüfen, ob dies der Fall ist, kann man z.B. ein Bit in jedem Kanal für Synchronisationsinformat Lon re-

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servieren. Dies geschieht auf solche Weise, daß z.B.- das letzte Bit in jedem Kanal nicht für die Informationsübertragimg, ver-.-,■ ν wendet wird, sondern ihm stattdessen ein definierter Wert, gegeben wird. Wenn der Synchronismus verschwindet wird dieser . Ziffernwert auf der EmpfängerSeite in der letzten Bitposition: nicht erhalten, was anzeigt, daß ^synchronismus vorliegt. Dann erhält der Sender ein Signal vom Empfänger, woraufhin der Sender ein Signal aussendet, welches zuerst den Bit— und den Kanalverteiler des Empfängers in einem bestimmten Zustand setzt und dann die Ziffer aussendet, die diesem Zustand entspricht, was bedeutet, daß der Synchronismus wieder erzielt worden ist. Dieses Verfahren fordert demnach die Möglichkeit, Informationen vom Empfänger zum Sender zu übermitteln,, wodurch die Einrieh-; tung wesentlich teurer wird. Die vorliegende Erfindung, soll demnach ein Verfahren liefern, um den Bit- und den Kanalverteiler in einem PCM-Empfanger synchron mit den entsprechenden, Geräten in dem Sender einzustellen, wodurch diese Unbequemlichkeit entfällt, und sie lieferteine Anordnung zur Durchführung des Verfahrens. Die Kennzeichen der Erfindung werden in den auf die Beschreibung folgenden Ansprüchen angegeben.

Die Erfindung wird in genaueren Einzelheiten in Verbindung mit _: einem Beispiel unter Bezugnahme auf die beiliegende Zeichnung beschrieben,, in der die -'..-.. .

Fig. 1 die verwendete Synchronisationsinformation zeigt,

■_-■·* if-

Pig. 2 ein Blockdiagramm des Teiles des Senders zeigt, der zur Synchronisation verwendet wird, und

I¹Ig. 3 Diagramme des Zustandes an verschiedenen Punkten der Anordnung gemäß. Pig. 2 zeigt.. -"" : ■-.

In der oberen Reihe in Pig. 1 sind die Nummern der 16 Kanäle angezeigt, in denen die: Information ,zum Empfänger gemäß dem ■■'· Beispiel zyklisch in einer Zeitteilungs^-Multiplexförm gesendet ' wird. In der unteren Reihe ist die ^letzte Bitposition für jeden Kanal angegeben, die zur Übertragung, voa-cSyÄchrönisatiönsinfor^· verwendet wird. Im folgenden iiirdt^-deviCfh ausgegangen, '

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daß diese Bitposition die achte innerhalb des entsprechenden Kanals ist, d.h. sieben Bits gehen jeweils voran, die in einer binären Form die in dem Kanal übertragene Information darstellen. Aus Fig. 1 ist zu sehen, daß die Synchronisationsinformation aus einem regelmäßigen Muster besteht, welches z.B. zusammengesetzt ist aus abwechselnd auftretenden Nullen und Einsen und zwei Unregelmäßigkeiten, die in den Kanälen 8 und 16 auftreten. Wie dieses Muster verwendet wird, wird genauer in Verbindung mit den Diagrammen in ".!Fig. 3 und den Zuständen der Anordnung gemäß !Fig. 2 besehrieben.

In Fig. 2 kennzeichnet das Bezugszeichen I den Eingang eines PCM-Empfängers, an welchen Information innerhalb von 16 Kanälen in einer Zeitteilungs—Multiplexform übertragen wird, wobei jeder Kanal aus sieben Informationsbits und einem Synchronisations bit besteht. Nur der Teil des Empfängers, welcher bewirkt, daß die ankommenden Signale die richtige Position und den richtigen Kanal erhalten, wird gezeigt. Der Eingang ist mit einem Taktimpulsgenerator K verbunden, welcher einen Impuls für jedes ankommende Bit erzeugt. Der Taktimpulsgenerator ist über ein UND-Gatter G1 mit einem Zähler BR verbunden, der aus drei binären Tlipflops V1, V2 und ¥3 besteht. Die Ausgänge der Flipflops , an denen acht verschiedene Ziffernkombinationen auftreten können, sind mit einem Bitverteiler BF verbunden, der acht Ausgänge BI-B8 besitzt, wodurch ein Signal an einem Ausgang auftritt, welcher durch die Zustände der Flipflops definiert ist, und dieser Ausgang bestimmt, in welche Bitposition das am Eingang des Empfängers erhaltene Bit geliefert werden soll. Der Ausgang Bl ist weiterhin mit dem Eingang eines Zählers KR, der aus vier in Reihe geschalteten Plipflops Y4, V5, V6 und V7 besteht, über ein UND-Gatter GZ verbunden, dessen Funktion unten erklärt wird. Die Ausgänge dieser Flipflops sind mit einem Kanalverteiler KF verbunden, der 16 Ausgänge besitzt, wobei ein bestimmter Ausgang des KanalVerteilers in Abhängigkeit von den Zuständen der llipflops aktiviert wird, was zur Folge hat, daß die ankommenden Signale auf den entsprechenden Kanal geliefert werden. Der Ausgang BI ist weiterhin mit einem

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Eingang eines UND-Gatters G3 verbunden, mit dessen anderen invertierenden Eingang die Ausgänge 8 und 16 über ein ODER-Gatter G4 verbunden sind. Vom Gatter G3 vird demnach ein Ausgangssignal jedes Mal dann erhalten, wenn der Ausgang B1 des Bitverteilers aktiviert ist und die Ausgänge 8 oder 16 des . •KanalVerteilers nicht aktiviert sind. Dieses Ausgangesignal steuert ein bistabiles Flipflop V8, an dessen Ausgang ein Signal erhalten wird, dessen Wert eich ändert, wenn die Bifc«erteilung in einem Kanal beginnt und wenn dieser Kanal nicht die Nummer 8 oder 16 hat. Der Ausgang IM dieses Flipflops ist mit dem einen Eingang einer Komparatorschaltung D verbunden, auf deren anderen Eingang die ankommenden PCM-Slgnale vom Eingang I gegeben werden. Die Komparatorschaltung ist dann so angeordnet, daß ein Signal an seinem Ausgang J erhalten wird, wenn die beiden Eingangssignale nicht gleich sind. Der Ausgang J ist mit dem einen Eingang eines UND-Gatters G5 verbunden, mit dessen anderen Eingang der Ausgang B8 des BitVerteilers verbunden ist.Der eine Ausgang S* des bistabilen Flipflops V9» welches mit zwei Ausgängen S und s" ausgerüstet ist, ist mit einem dritten Eingang des UND-Gatters G5 verbunden. Die Lage dieses Flipflops zeigt an, ob zwischen dem Sender und dem Empfänger Synchronismus besteht, in welchem Fall der Ausgang S aktiviert ist, während im anderen Fall der Ausgang S" aktiviert ist, was später erklärt wird. Der Ausgang des Gatters G5 liegt am einen Eingang eines UND-Gatters G6, dessen Ausgang einerseits mit einem Nullsetzungeeingang 0 des Zählers C, andererseits mit einem invertierenden Eingang des UND-Gatters G11 verbunden ist. Der Zähler ist mit einem Ausgang R versehen, der aktiviert ist, wenn die Zahl im Zähler niedriger als 3 ist. Der andere Eingang des Gatters G6 ist dann mit dem Ausgang R des Zählers C verbunden. Der Zähler BR wird demnach vom Taktimpulsgenerator K nicht weitergeschaltet, wenn die Eingangssignale der Komparatorschaltung D nicht gleich sind zur gleichen Zeit, zu der der Ausgang B8 des BitVerteilers aktiviert ist und das Flipflop V8 anzeigt, daß kein Synchronismus vorliegt und der Zähler C einen Wert unter 3 aufweist. Der Ausgang J des Komparators ist darüber hinaus mit einem invertierenden Eingang eines UND-Gatters

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G7 verbunden, mit dessen drei weiteren Eingängen der Ausgang R des Zählers-, der Ausgang ÜT des Flipflop V9 und der Ausgang B8 verbunden sind. Der Ausgang des Gatters G7 liegt am Aufwärtszähleingang +1 des Zählers G, wodurch dieser Zähler die Ausgangsimpulse des Gatters zählt. Der Ausgang H des Zählers liegt auch an einem invertierenden Eingang eines UND-Gatters G9, dessen anderer Eingang mit dem Ausgang des Gatters G5 verbunden ist und dessen Ausgang sowohl am Steuereingang des Flipflops V9 als auch an einem Eingang der beiden UND-Gatter G9 und G10 liegt. Der andere Eingang des Gatters G9 ist mit dem Ausgang IM des Flipflops V8 verbunden und dessen Ausgang liegt an einem Eingang Iq des Zählers KR, wobei die Aktivierung dieses Einganges zur Folge hat, daß der Ausgang K9 des Kanalvertellers aktiviert wird. Auf entsprechende Weise ist der andere invertierende Eingang des Gatters G10 mit dem Ausgang IM verbunden und der Ausgang dieses Gatters liegt am Eingang I* des Zählers KR, wobei die Aktivierung des Einganges zur Folge hat, daß der Ausgang K1. des Kanalverteilers aktiviert wird. Der Ausgang S des Flipflops V9 liegt am anderen Eingang des Gatters G2, wodurch der Kanalverteiler nicht aktiviert wird, wenn kein Synchronismus vorliegt. Die Funktion der beschriebenen Anordnung wird jetzt in genaueren Einzelheiten unter Bezugnahme auf Fig.3 beschrieben.

In Fig.. 3 werden Diagramme der Zustände an verschiedenen Punkten der Anordnung gemäß Fig. 2 gezeigt, wobei vorausgesetzt ist, daß, wenn der gezeigte Vorgang ausgelöst wird, kein Synchronismus zwischen Sender und Empfänger vorliegt. Dies wird dadurch angezeigt, daß sich das Flipflop V9 in einer solchen Lage befindet, in der sein Ausgang §" aktiviert ist. Weiterhin wird angenommen, daß weder der Ausgang K8 noch der Ausgang K16 im Kanalverteiler aktiviert sind. In Fig. 3a werden die vom Sender auf den Eingang I des Empfängers gegebenen Binärziffern gezeigt. Unter jeder Ziffer ist angegeben, zu welcher Bitposition die Ziffer gehört, d.h. die Nummer des Ausgangs im Bitverteiler, welcher zu aktivieren isi, wenn die Ziffer empfangen wird, um Synchronismus zu haben. Es wird weiterhin angenommen,

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daß die Signale in der Bitposition 8 gemäß Mg. T ein regelmäßiges Muster bilden, welches aus abwechselnden Nullen und Einsen besteht. In Zeile b werden die Taktimpulse von dem durch Ziffern gesteuerten Taktimpulsgenerator K gezeigt. Es wird dann angenommen, daß die abfallende Flanke der Binärziffern einen.Taktimpuls hervorruft. Die Zeile c zeigt die Taktimpulse, die durch das Gatter G1 hindurchlaufen und über den Zähler BR den Bitverteiler BF weiterschalten. Die Zeilen B1 bisB8 zeigen die Aktivierung der entsprechenden Ausgänge des Bitverteilers BF, und die Zeile IM zeigt die vom Flipflop V8 erzeugten Signale. Die Zeile J zeigt schließlich das Ausgangssignal vom Ausgang 7 der Komparatorschaltung D.

Wenn der empfangene Impuls, der zuerst in Zeile a gezeigt wird und zu der Bitposition 8 gehört, empfangen wird, ist der Ausgang B5 des Bitverteilers BF gemäß der Figur aktiviert, d.h. der Bitverteiler befindet sich in einem asynchronen Zustand. Der durch den Impuls bewirkte Taktimpuls (Zeile b) schaltet den Zähler weiter, so daß er den Ausgang B6 im Bitverteiler beim nächsten empfangenen Puls aktiviert hat, und dieses Weiterschalten wird während der folgenden zwei Impulse wiederholt, so daß der Ausgang B8 des Bitverteilers aktiviert wird, wenn der zur Bitposition 3 gehörende Impuls am Empfängereingang auftritt. Nach diesem Impuls wird Jedoch kein Weiterschaltimpuls auf den Zähler BR gegeben, da gemäß den Bedingungen der Figur ein Signal am Ausgang des Gatters G6 erhalten wird, was zur Folge hat, daß die Taktimpuls«nicht αμΓοΙι das Gatter G1 hindurch können. Das Ausgangssignal des Gatters G6 setzt darüber hinaus den Zähler C auf Null. Dieses Ausgangssignal verschwindet solange nicht, bis das Signal am Ausgang T verschwindet, d.h. wenn wieder Übereinstimmung erzielt ist zwischen dem Signal vom Flipflop V8, welches O ist, und dem an den Eingang I gelieferten Signal bei dem Impuls, der zur Bitposition 5 gehört, wobei das zuletzt genannte Signal ebenfalls den Wert Null hat. Dabei wird der Zähler C über das Gatter G7 weiterges ehalt et, und das Weiterschalten des Zählers BR und die anschließende^ Aktivierung der Eingänge B1 bis B7 wird erneut zu der gleichen Zsit ausgelöst, zu der das Flipflop V8 seine Lage

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ändert, wenn.der Ausgang B1 aktiviert ist. Das erste zu empfangende Bit nach der erneuten Aktivierung des Ausganges B8 ist eine Null (die zur Bitposition 5 gehört), wodurch das Gatter G1 die Taktimpulse zum Zähler BR sperrt, da aufgrund der Lage des Flipflops V8 der Ausgang J der Komparatorschaltung aktiviert ist. Gleichzeitig wird der Zähler C auf Null gesetzt. Der nächste zu empfangende Impuls hat jedoch den Wert Eins, wodurch das folgende Weiterschalten des Zählers BR erneut ausgelöst wird, während gleichzeitig der Zähler 0 um einen Schritt weitergeschaltet wird und das Flipflöp V8 seinen Ausgangswert ändert. Wenn der Ausgang 8 des Bitverteilers das. nächste Mal aktiviert worden ist, sind die beiden ersten zu empfangenden Impulse (Positionen 6 und 7) Einsen. Da sich das.Flipflop VB im Null-Zustand befindet, können die auf die Impulse folgenden Taktimpulse nicht durch das Gatter G1 hindurch. Der dritte zu empfangende Impuls hat jedoch den Wert Null, und da dieser Impuls zur Bitposition 8 gehört, wurde der Bitverteiler des Empfängers auf einen Wert eingestellt, der synchron mit dem des Senders ist. Wenn angenommen wird, daß der in Fig. 3 dargestellte Vorgang innerhalb der Kanäle stattfindet, in welchen das letzte Bit ein regelmäßiges Muster von abwechselnd angeordneten Nullen und Einsen hat, wird die folgende Aktivierung des Ausgangs B8 im Bitverteiler nicht aufgrund der Änderungen des Flipflops VB ein Ausgangssignal des Gatters G5 zur Folge haben. Dies hängt davon ab, daß, wenn sich der Bitverteiler in diesem Zustand befindet, kein Signal am Ausgang J der Komparatorschaltung B erhalten wird. Dadurch verschwinden die NuIlsetzungsimpulse zum Zähler'C. Wenn der Zähler jetzt dreimal ohne Auftreten eines Nullsetzungsimpulses weitergeschaltet worden ist, kann dies so betrachtet werden, daß Synchronismus zwischen den Bitverteilern von Sender und Empfänger vorliegt. Das Ausgangssignal des Zählers verschwindet, wodurch die Gatter G6 und G7 gesperrt werden. Wenn der Sender nach einer gewissen Zeit das letzte Bit des Kanals 8 oder 16 sendet, wird ein Ausgangssignal vom Gatter G5 infolge der Unregelmäßigkeit im Synchronisationsmuster erhalten. Dieses Signal wird Über das Gatter G8 zum Steuereingang des Flipflops V9 geliefert, während

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die Aktivierung des Ausgangs §" verschwindet * Das Ausgangssignal des Gatters G8 stellt darüber hinaus den Zähler KR Über die Eingänge I₁ oder Iq auf solche Weise ein, daß der Ausgang K1 oder K9 des Kanalverteilers aktiviert ist, wodurch Sender und Empfänger synchron eingestellt sind* Danach werden Signale nicht mehr länger zur gleichen Zeit am Ausgang B8 des Bitverteilers lind an dem Ausgang J der Komparatoreehaltuhg auftauchen, da das flipflop Y8 seine Lage zwischen den Kanälen J und 8 bzw. 15 und 16 nicht ändert. Dies hängt von der Tatsache ab, daß die Kanaläusgänge K8 und K16 mit dem invertierenden Eingang des Gatters G5 über das Gatter G4 verbunden sind.

Zur Anzeige, ob wieder Asynchronismus eingetreten ist, reicht es demnach im Prinzip aus, den Ausgang B8 im Bitverteiler und den Ausgang 7 der Komparatorsohaltung mit den Eingängen eines UND-Gatters (In Pig. 2 nicht gezeigt) zu verbinden und dafür zu sorgen, daß dieses Ausgangssignal das Flipflop V9 auf Null setzt, welches bewirkt, daß der oben beschriebene Synchronisierungsvorgang erneut gestartet wird. Dieses Ausgangssignal kann dann auch dafür verwendet werden, den Kanalverteiler in einen geeigneten Zustand zu versetzen, d.h. in einen Zustand, in welchem weder der Ausgang K8 noch der Ausgang K16 aktiviert sind.

Der oben beschriebene Synchronisierungsoode ist, wie erwähnt wurde, nur ein Beispiel dafür, wie das Verfahren gemäß der Erfindung angewendet werden kann. Das wichtige Kennzeichen des Synchroninierungscodes besteht selbstverständlich darin,..daß. er aus einem regelmäßigen Teil, der zur Einstellung des BitVerteilers verwendet wird, und aus Unregelmäßigkeiten besteht, die innerhalb bestimmter Kanäle auftreten, um den Kanalverteiler einzustellen. Der regelmäßige Teil kann selbstverständlich auch nur aus Nullen bestehen und die Unregelmäßigkeiten können darin bestehen, daß eine Eins auftritt. Die Hauptidee der Erfindung ist demnaoh, daß das Setzen eines Bit- und eines KanalVerteilers des Empfängers in zwei Stufen geschieht, wodurch der mit dem Sender synchrone Zustand sehr schnell erreicht wird.

Patentansprüche: 909841/0907

Claims

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Pat e η t a η s ρ r ü c h e : -

(ι.!verfahren in einem PCM-Empfanger, an welchen binär codierte Signale von einem Sender in einer Zeitteilungs-Multiplexform innerhalb einer Anzahl zyklisch auftretender Kanäle übertragen werden und wobei eine Binärziffer in einer bestimmten Position innerhalb jedes Kanals für andere Zwecke als zur Informationsübertragung verwendet wird, um einen Bitpositions- und einen Kanalverteiler mit den entsprechenden Geräten im Sender zu synchronisieren, dadurch gekennzeichnet, daß bestimmten der Binärziffern, die periodisch in dem Sender auftreten, solche Werte gegeben werden, daß sie ein hauptsächlich regelmäßiges Muster bilden, in welchem mindestens eine Unregelmäßigkeit ist, wobei eine bestimmte Unregelmäßigkeit in einem gewissen Kanal auftritt, und daß für die Synchronisation in dem Empfänger ein Muster erzeugt wird, welches dem regelmäßigen Teil des. erzeugten Musters entspricht, wobei das ankommende Muster mit dem Muster verglichen wird und die Bitpositionseinstellung geändert wird,bis Gleichförmigkeit zwischen den Mustern im Sender und im Empfänger erzielt ist, wonach bei dem Auftreten eines neuen Unterschiedes zwischen den Mustern der Empfänger für den Emp= fang des Kanals eingestellt ist, der auf den durch die Unregelmäßigkeit definierten Kanal folgt,
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das regelmäßige Muster aus Binärei-ffern des gleichen Wertes besteht und die Unregelmäßigkeit durch das Auftreten einer Ziffer eines anderen Wertes gebildet wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die aufeinander folgenden Ziffern in d©m --regelmäßigen Muster verschiedene Werte haben und die Unregelmäßigkeit durch das Auftreten von zwei aufeinander folgenden Ziffern alt dem gleichen Wert gebildet wird.
4. Anordnung zur Durchführung des Verfahrens nach Anspruch 1,

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dadurch gekennzeichnet, daß sie einerseits einen Bitpqsitionswähler (BR₁BF) enthält» der beim Empfang aufeinander folgender Weitersciuiltimpulee, di® durch die auf den Eingang der Anordnung gegebenen Impulse gebildet werden, wiederum einen aus einer Anzahl von Ausgängen (B1-B8) aktiviert, die der Zahl von Bitpositionen in einem Kanal entsprechen, wobei ein ankommendes Bit auf einen Bitpositionseingang geliefert wird, welcher dem aktivierten Ausgang zugeordnet ist, andererseits einen Binärspeicher (V8) mit einem Steuereingang, der mit einem der Ausgänge (B1) verbunden ist und seinen Zustand ändert, wenn dieser Ausgang aktiviert ist, eine Komparatorschaltung (D), deren einer Eingang mit dem Ausgang des Speichers und deren anderer Eingang mit dem Eingang (X) der Anordnung verbunden ist, und eine logische Schaltung (G5, 06, G7, G8) enthält, die drei Eingänge und drei Ausgänge aufweist, von denen ein erster Eingang mit dem Ausgang (7) der Komparatorschaltung, ein zweiter Eingang mit dem Ausgang (B8) des Zählers, der der Pulsposition entspricht, die das Synchronisationssignal enthält, und ein dritter Eingang mit dem Ausgang (R) eines zweiten Zählers (C) verbunden ist, wobei ein erster Ausgang mit einem Nullsetzungseingang (O) des zweiten Zählers und weiterhin mit einem Sperreingang des Bitpösitlonswähl®rs verbunden ist, wobei dieser erste Ausgang dann aktiviert wird, wenn alle drei Eingänge aktiviert sind, und ein zweiter Ausgang mit dem Weiterschalteingang (+1) des zweiten Zählers (C) verbunden ist und aktiviert 1st ₉ woran der erste und der zweite Eingang aktiviert sind, während glsichzeitig der dritte Eingang nicht aktiviert 1st, und wobei ein dritter Ausgang mit den Eingängen (I₁, I_g) eines Kanalwählers (KR, KF)' verbunden ist, so daß bei Aktivierung dieser, dritte Ausgang den Kanalwähler auf den Kanal einstellt» welcher auf den bestimmten Kanal folgt.

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L e β τ s e i t e