DE1499650A1 - Einrichtung zur Speicherung und Verarbeitung von Daten - Google Patents
Einrichtung zur Speicherung und Verarbeitung von DatenInfo
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Description
Fairchild Camera & Instrument P 6699
Corporation p/hlt
300 Robbins Lane c/n*
Syosset, Long Island, New York 1 / nnocn
Ί 4 9 9 ο D U
Die Erfindung bezieht sich auf eine Einrichtung zur Speicherung
und Verarbeitung von Daten, Signalen usw., und zwar insbesondere auf einen bistabilen Festkörperspeicher.
Die bekannten Einrichtungen zur Verarbeitung von Daten, beispielsweise
Rechner, enthalten in der Regel Magnetkerne als Speicherelemente oder Nachrichteneinheiten. Auch ist bereits
die Verwendung von dünnen Filmen, elektrolumineszenten photoleitenden Anordnungen, Transfluxern und anderen ferroelektrischen
und ferromagnetischen Anordnungen für die Verwendung als Speicher in Einrichtungen zur Speicherung und Verarbeitung von
Signalen, Daten usw, vorgeschlagen worden. Alle diese Arten von
Speichereinrichtungen haben technisch ihre Grenzen, die die Vielseitigkeit der Anwendung und der Arbeitsweise der Systeme beträchtlich
beeinträchtigen. Beispielsweise sind in Rechnersystemen mit Magnetkernen zusätzliche Schaltungen mit Pufferstufen
erforderlich» Auch erfordern Kernanordnungen eine Vielzahl von elektrischen Verbindungswicklungen, die zusätzlich erheblichen
Raum beanspruchen und sowohl in der Herstellung als auch in der
Wartung hohe Kosten verursachen. Wissenschaft und Technik sind daher seit langem bemüht, neue Verfahren und Anordnungen zur
Speicherung und Verarbeitung von Signalen zu entwickeln.
Nach dem gegenwärtigen Stande der Technik stehen viele Pestkörpereinrichtungen
zur Verfügung, die für Schaltüngsanordnungen
verschiedener Art mit Vorteil verwendet werden können. Die allgemeine Entwioklungsrichtung zur Miniaturisierung hat zur Entwicklung
integrierter Schaltungen und Mikroanordnungen geführt. Eine neue Einrichtung, die in diesem Zusammenhang entstand, ist
der Vielfaohemittertransistor, Im englischen Sprachgebrauch auch
als MET (multiple emitter transistor) bezeichnet· Einzelheiten des Vielfaohemittertransistors sind in der am 5. März I963
eingereichten USA-Patentanmeldung Nr. 263 049 der Anmelderin
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beschrieben. Vielfachemittertransistoren sind im Handel verfügbar,
beispielsweise die Pairchild Semieonductor-Bauarten uG11^4 und J1C9996. Ein Vielfachemittertransistor kann jedoch
auch dadurch hergestellt werden, daß man die Basen und Kollektoren diskreter Transistoren parallel schaltet. Eine solche
Einrichtung soll im Zusammenhang mit der vorliegenden Beschreibung
und den Ansprüchen als Vielfachemittertransistor bezeichnet werden. Die Verwendung von Festkörpertransistoren dieser Art als
Signalspeicher für logische Schaltungen und Datenverarbeitungssysteme bietet erhebliche Vorteile.
Zweck der Erfindung ist, eine neue, vorteilhafte und besonders
vielseitig verwendbare Einrichtung zur Speicherung und Verarbeitung
von Signalinformationen zu schaffen. Auch bezweckt die Erfindung, eine neuartige und besonders vorteilhafte Pestkörper-Speichereinrichtung
mit Vielfachemittertransistoren zu schaffen.
Eine Einrichtung zur Speicherung und Verarbeitung von Signalen, Daten usw. gemäß der Erfindung enthält einen ersten und einen
zweiten Vielfachemittertransistor, welche jeder wenigstens einen ersten, einen zweiten und einen dritten Emitter sowie
eine Basis- und eine Kollektorelektrode aufweisen; eine erste Signalquelle zur Erzeugung von Matrix-Steuer-Signalen, welche
zwei stabile Zustände hat, einen aktiven und einen inaktiven Zustand, und welche mit den ersten Emittern der beiden Vielfachemittertransistoren
gekoppelt ist; eine zweite Signalquelle zur Erzeugung von Matrix-Steuersignalen, welche ebenfalls zwei
stabile Zustände hat, einen aktiven und einen inaktiven, und welche mit den zweiten Emittern der beiden Vielfachemittertransistoren
gekoppelt ist; ein Paar Dateneingangssignalquellen,
welche jeweils mit den dritten Emittern der beiden Vielfachemittertransistoren gekoppelt sind; eine Kopplung, welche die
Basis jedes Vielfachemittertransistors mit dem Kollektor des anderen Vielfachem!ttertransistors koppelt; und einen Abtastausgangskreis,
dessen Eingänge mit den ersten und zweiten Matrix-Steuersignalen und mit dem Kollektor eines der Vielfachemittertransistoren
gekoppelt ist, so daß der Abtastausgangskreis Daten aus einem der ersten und zweiten
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Vielfachemittertransistoren aufnehmen kann, wenn das erste und
das zweite Matrix-Steuersignal sich im aktiven Zustand befinden,
Ausführungsbeispiele der Erfindung werden nachfolgend an Hand der Zeichnungen beschrieben!
Pig. 1 zeigt ein schematisches Schaltbild der erfindungsgemäßen
Speichereinrichtung.
Figuren 2A und 2B zeigen schematisch im Zusammenhang mit der
Erfindung verwendete Ablese- oder Abtastkreise.
Fig. 5 zeigt ein logisches Diagramm der wesentlichen Elemente
der Erfindung.
Fig. 4 zeigt schematisch vier erfindungsgemäße Speicherzellen,
welche als Matrix zur Speicherung separater Daten-Informationseinheiten
geschaltet sind.
Fig. 5 zeigt schematisch eine andere Schaltung eines Ablesekreises,
bei dem mehrere Vielfachemittertransistoren einen Ausgang zu einem gemeinsamen gepufferten Abtastausgang
haben.
Gleiche Bezugszeichen beziehen sich auf gleiche Elemente in der
Zeichnung. -
Wie aus Fig. 1 hervorgeht, enthält ein Festkörper-Speicherelement bzw. eine bistabile Speichereinrichtung gemäß der Erfindung ein Paar kreuzgekoppelter Vielfaehemittertransistoren 10
und 12. Das Transistorpaar kann durch Planar-Epitaxialverfahren
hergestellt sein und eine integrierte Schaltung bilden. Durch die Verfahrenstechnik der Diffusion in ein Halbleiterplattchen
kann eine beliebige Zahl solcher Einheiten vereinigt sein.
Der Vielfachemittertransistor 10 hat drei gesonderte Emitterelektroden oder gemeinsame Elektroden 14·, 16 und 18, eine Basisausgangselektrode
20 und eine Kollektorelektrode oder Ausgangselektrode 22; die Anordnung der Elektroden entspricht dem
npn-Transistor» In entsprechender Weise weist der Vielfachemittertransistor
12 drei Emitterelektroden 24, 26 und 28 auf,
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eine Basis 30 und eine Kollektorelektrode 32, ebenfalls in
npn-Anordnung. Die Basis des Vielfachemittertransistors 10 ist über einen Widerstand jj4 mit der Ausgangselektrode bzw.
dem.Kollektor 32 des Vielfachemittertransistors 12 gekoppelt;
ebenso ist die Basis des Vielfachemittertransistors 12 über einen Widerstand 36 mit dem Kollektor 22 des Vielfachemittertransistors
10 gekoppelt. Die Kollektoren 22 und 32 stehen auch über Belastungswiderstände 38 und 40 in Verbindung mit einer
ein positives Potential liefernden Spannungsquelle 42, welche die Kollektorspannung an die npn-Transistoren anlegt.
Matrix-Steuersignalquellen X und Y stehen mit den gleichgeordneten
Emittern 18 und 28 bzw. den entsprechenden Emittern 16 und 26 in Verbindung. Die Matrix-Steuersignalquellen X und Y
müssen sich gleichzeitig im aktiven Zustand befinden, damit eingehende Datensignale in der Speicheranordnung registriert
werden können. Wenn die Vielfachemittertransistoren 10 und 12 entsprechend der Darstellung als npn-Translstoren hergestellt
sind, befinden sich diese Einrichtungen in ihrem aktiven Zustand, wenn eine positive Spannung an die Basis angelegt wird; wenn
die Einrichtungen dagegen die pnp-Polarität besitzen, befinden sie sich im aktiven Zustand, wenn eine negative Spannung angelegt
wird. Bei der nachfolgenden Beschreibung ist daher zu beachten, daß sich die aktiven Zustände gegenüber den beschriebenen
Verhältnissen umkehren, wenn Transistoren entgegengesetzten Leitfähigkeitstyps verwendet werden.
Bei der nachfolgenden Beschreibung ist angenommen, daß die Schaltung des Vielfachtransistors 10 die binäre Zahl nln
speichert, während die Schaltung des Vielfachemittertransistors 12 die binäre "0" speichert* Wenn also das dem Datenwert 1 zugeordnete
"Signal zum Emitter 14 abgeschaltet wird, so daß der Emitter 14 nichtleitend wird, und das dem Datenwert 0 zugeordnete
Signal eingeschaltet wird, so daß Emitter 24 leitend wird,"
bedeutet das die Speicherung einer binären 1 in der Speicheranordnung»
Wenn umgekehrt der des Datenwert 0 zugeordnete Teil der Anordnung inaktiv ist und der dem Datenwert 1 zugeordnete
Teil erregt 1st, wird eine binäre 0 registriert.
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BAD ORIGINAL
Im Betrieb ist die Speicherzelle zum Schreiben (oder Ablesen) bereit, wenn gleichzeitige Triggerspannungen an "die Signalquellen
X und Y angelegt werden. Wenn die Triggerspannungen die X- und Y-Steuerleitungen in den aktiven Zustand versetzen,
also XY = logisch 1, wird ein binärer Eingang registriert oder
gespeichert, vorausgesetzt, daß ein Dateneingang DQ oder D^
ebenfalls im aktiven Zustand vorhanden ist. Wenn beide Dateneingänge,
die an den Emittern 14 und 24 abgetastet werden, sich im aktiven Zustand befinden, tritt entsprechend der üblichen
Wirkungsweise bekannter binärischer logischer Schaltungen keine Änderung in dem gespeicherten Signal auf. Es liegt eine nichtlösohende
Ablesung vor.
Figur 2A zeigt ein bevorzugtes Ausfünrungsbeispiel eines Abtastausgangskreises,
welcher im Zusammenhang mit der in Figur 1 dargestellten binären Speichereinrichtung verwendet werden kann.
Zum Zweck der Ablesung wird das gespeicherte Signal an die Basis des Vielfaohemittertransistors 44 über Eingangsklemme 46 und
Widerstand 48 angelegt. Die Eingangsklemme 46 des Vielfachemittertransistors 44 ist mit dem Kollektor des in Figur 1
dargestellten Vielfachemittertransistors 12 gekoppelt. An den Kreis des Kollektors 50 wird über einen Widerstand 54 positives
Potential aus einer Spannungsquelle 52 angelegt. Die mit X und
Y bezeichneten Eingangsklemmen sind mit der ersten und der zweiten der Matrix-Steuersignalquellen X und Y gekoppelt. Wenn die
Steuersignale X und Y sich bein Anlegen an die Emitter 54 und
56 gleichzeitig im aktiven Zustand befinden, hat der Transistor 44 die erforderliche Vorspannung, und er kann daher Daten von
einem der in Figur 1 dargestellten Vielfachemittertransistoren 10 und 12 aufnehmen. Das Signal gelangt von dem Emitter 58
zur Basis eines Transistors 60, dessen Emitter 62 über einen Vorspannungswiderstand 64 mit Erde verbunden ist. Das Ablesesignal
wird von einem Transistor 66 verstärkt, dessen Basis mit dem Emitter 62 in Verbindung steht. Von dem Kollektor des
Transistors 66 gelangt das Signal gleichzeitig mit dem durch einen Emitter 68 des Transistors 44 weitergegebenen Datensignal
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zu einem Abtastausgangskreis zur weiteren Verarbeitung oder Anzeige.
Die Schaltung einschließlich des Emitters 68 arbeitet als Blockierschaltung, und sie verhindert eine Sättigung des
Transistors 66. In dem Netzwerk, in dem die drei Transistoren 44, 60 und 66 im wesentlichen in einer Darlington-Schaltung
angeordnet sind, kann der Steuerstrom aus der binären Speicheranordnung außerordentlich niedrig sein, so daß der Abtastausgangskreis
auch bei Transistoren mit sehr niedrigen Beta-Werten sehr gut arbeitet. Auch erreicht man mit der erfindungsgemäßen
Schaltung eine erhebliche Verbesserung der Unempfindlichkeit gegenüber Rauscherscheinungen.
Figur 2B zeigt eine andere bevorzugte Ausführungsform eines Ablesekreises,
dessen Vorteil darin liegt, daß die Schaltung nur dann eine Belastung für die btaäre Speichereinrichtung darstellt,
wenn sich der Binärteil im "niedrigen" Zustand befindet, also im Zustand des niedrigen Ausgangswiderstandes des Binärteils· Die
Schaltung gemäß Figur 2B enthält einen einseitig gerichteten Leiter
oder eine Diode 70, welche über einen Widerstand 74 mit einer
Spannungsquelle 72 verbunden ist. Der Kollektor 76 des Transistors
78 ist ebenfalls mit der Spannungsquelle 72 über einen
Widerstand 80 gekoppelt. Zwei Emitter 82 und 84 sind mit den Matrix-Steuersignalquellen X und Y verbunden, und sie empfangen
gleichzeitige aktive Signale, so daß während des Ablesevorganges Daten aus der binären Speichereinrichtung abgetastet werden
können.
Wenn sich die Matrix-Steuerquellen X und Y im aktiven Zustand befinden, gibt Emitter 86 das Ausgangssignal aus der binären
Speicheranordnung zum Transistor 88, dessen Emitter 90 mit der Basis eines Transistors 94 auf Bezugspotential gekoppelt ist.
Transistor 94, dessen Basis mit dem Emitter 90 gekoppelt ist, leitet das Signal weiter zu einem Abtastausgang oder Ablesekreis.
Dabei wird der binäre Ausgang durch einen blockierenden Emitter 96 direkt an den Ausgangskreis angelegt. Ein Widerstand 98 liegt
zwisohen der Verbindung von Emitter 96 und dem Ausgangskreis
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einerseits und der Spannungsquelle 72 andererseits. Die beiden
in den Figuren 2A und 2B dargestellten Abtastkreise zeichnen sich durch eine erheblich verbesserte Rauschunempfindlichkeit
aus, und sie stellen an die Steuerung aus der Binärstufe nur geringe Anforderungen.
An Hand von Figur 3 kann im logischen Diagramm die Wirkungsweise
des Signalspeicher- und Ablesesystems einschließlich der Speicheranordnung gemäß Figur 1 im Zusammenhang mit einem Ablesekreis
gemäß Figur 2A oder 2B betrachtet werden. Damit ein Signal von Dateneingang 0 oder Dateneingang 1 eingehen kann, müssen
sich die Matri#zensteuersignale X und Y im aktiven Zustand befinden,
entsprechend der Forderung XY = logisch 1. Wenn also zeitlich zusammenfallende hohe Triggerspannungen von den Eingängen
X und Y eingehen, werden die UND-Schaltungen 100 und geöffnet, und sie lassen entweder das binäre 11O" - oder das
binäre "l"-Signal zu einem Verriegelungskreis 104 durch, welcher
die in Figur 1 dargestellte Schaltung ist. Wenn sich eine der Matrix-Steuerquellen X oder Y im nichtaktiven Zustand befindet,
sind die UND-Tore 100 und 102 geschlossen, und sie verhindern den Durchgang eines Signals zum Kreis 104. Der Kreis
104 speichert und hält die binäre Informationseinheit, welche während des Ablesevorganges wieder festgestellt werden kann.
Zum Zweck der Ablesung werden die Matrix-Steuerungen X und Y an eine UND-Schaltung 106 angelegt, welche zuläßt« daß das in
dem Kreis 104 gespeicherte Signal zu einem Abtastausgang gelangt.
Wenn die Matrix-Steuersignale X und Y an die UND-Schaltung angelegt sind, bewirken Dateneingang 1 und Dateneingang 0 im
inaktiven Zustand, bzw. logische Nullen, daß der Effekt des Anlegens von Matrix-Steuersignalen X und Y an den Speichereingang
aufgehoben wird. Wenn sich die Matrix-Steuerungen X und Y im aktiven Zustand befinden und das UND-Tor 106 daher geöffnet
ist, gelangt das gespeicherte Signal zum Abtastausgang und kann dort weiterverarbeitet werden.
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Figur 4 zeigt eine Anordnung von vier in einer Matrix-Schaltung miteinander verbundenen Speichern IO7, 108, IO9 und 110, welche
jeweils getrennte Informationseinheiten speichern können. Jeder Speicher kann aktiviert werden durch seine eigene Kreuzungsstelle
der Matrizensteuerleitungen X und Y, wenn sich diese im aktiven Zustand befinden. Die Anordnung 107 spricht dementsprechend auf
die X,- und Y,-Erregerleitungen an, während die Anordnung 108
auf Xp- und Y,-Erregerleitungen anspricht usw. Jedes der Speicherelemente
steht außerdem in Verbindung mit Dateneingangsquellen D. und Dq, so daß sie binäre Informationseinheiten
speichern können, wenn sie dadurch aktiviert sind, daß die X- und Y-Signale sich im aktiven Zustand befinden. Die Elemente
können durch Adressensysteme bekannter Art nacheinander getriggert werden, oder auch gleichzeitig parallel, beispielsweL se in Reihen
oder Spalten.
Figur 5 bezieht sich auf einen weiteren Abtastausgangskreis,
welcher eine besonders hohe Arbeitsgeschwindigkeit ermöglicht; bei dieser Schaltung wird bei der Abtastung eine Schwellenspannung
verwendet. Die Schwellenspannung kann durch Widerstände 111 und 112 auf dem vorgegebenen Wert gehalten werden; die Widerstände
111 und 112 sind mit der Kollektorspannungsquelle und dem gemeinsamen Basiskreis von zwei npn-Transistoren Ilj5 und 114 in
Reihe geschaltet. Die Transistoren II3 und 114 arbeiten als
Stromquelle, damit der Strom zu dem Ausgangskreis im wesentlichen konstant gehalten wird.
Der Abtastkreis enthält eine Diode 116, welche mit einer Eingangsklemme
118 verbunden ist, in die das gespeicherte Signal aus der binären Speichereinrichtung eingespeist wird, wenn sich
die Matrix-Steuerquellen X und Y gleichzeitig im aktiven Zustand befinden. Die Matrix-Steuerquellen X und Y versorgen die ersten
beiden Emitter 120 bzw. 122 des Vielfachemittertransistors 124 mit Vorspannung, so daß dieser leitend wird. Der Kollektor 126
des Vielfachemittertransistors 124 steht mit einer geeigneten
Spannungsquelle 128 über einen Belastungswiderstand I30 in Verbindung,
so daß das abgetastete Signal durch einen dritten Emitter 1^2 des Vielfachemittertransistors 124 gelangt und zum
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Emitter 1^4 eines Ausgangstransistors I36 geleitet wird. Die
Emitterelektrode 1^4 des Transistors I36 ist sowohl mit einem
dritten Emitter I32 des Vielfachemittertransistors 124 als
auch mit der aus Transistoren II3 und 114 bestehenden Stromquelle
(über den Kollektor des Transistors II5) verbunden. Die
dritte Emitterelektrode 1^2, die Basiselektrode 132a und die
Kollektorelektrode 126 des Vielfachemittertransistors 124 schließen zusammen mit dem Transistor Ij56 einen Differentialstromschalter
ein. Das Ausgangssignal kann zu einem Abtastausgang oder zu einer weiterverarbeitenden Schaltung geführt werden,
zum Beispiel zu einer Einrichtung, die eine Darstellung der Ablesung ermöglicht. Klemme I38 kann jede gewünschte Zahl
von Vielfachemittertransistorkreisen 124a ... η mit den entsprechenden
binären Speichereinriohtungen n, - η verbinden, und die Ablesung erfolgt dann durch einen geraeinsamen Differentialstromsohalter,
welcher den Transistor I36 und die Stromquelle
(Transistoren II3 und 114) enthält.
Das Festkörperspeicherelement und die Ableseeinrichtung gemäß der Erfindung ermöglichen eine nichtlöschende Ablesung, eine
hohe Arbeitsgeschwindigkeit und Ausgangssignale von hohem Leistungspegel. Durch die Erfindung wird in vorteilhafter Weise
bei niedrigen Kosten eine erheblich höhere Packungsdichte ermöglicht,
und die zugehörigen Schaltungen sind verhältnismäßig einfach bei niedrigen Ansohaffungskosten. Die gewählten AusfUhrungsbeisplele
der Erfindung, die in den Zeichnungen dargestellt und in der Beschreibung näher erläutert wurden, beziehen
sich zwar auf einen Vielfachemittertransistor mit drei Emittern, wie er in einer zweidimensionalen Matrix verwendet wird, jedoch
kann man im Rahmen fachmännischen Handelns ohne weiteres auch Matrizen mit mehr als zwei Dimensionen darstellen. In Matrizen
dieser Art werden Vielfachemittertransistoren mit mehr als drei Emittern verwendet. Auch sind im Rahmen des Erfindungsgedankens
bei Anwendung fachmännischen Handelns weitere vorteilhafte Ausführungsformen und Verbesserungen möglich.
Patentansprüche
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Claims (5)
1. Einrichtung zur Speicherung und Verarbeitung von Signalen,
Daten usw., gekennzeichnet durch einen ersten und einen zweiten Vielfachemittertransiä»r, welche jeder wenigstens eine erste,
eine zweite und eine dritte Emitterelektrode, eine Basiselektrode und eine Kollektorelektrode aufweisen, eine erste Signalquelle
zur Erzeugung, von Matrix-Steuersignalen, welche zwei stabile Zustände hat, einen aktiven und einen inaktiven Zustand,
und welche mit den ersten Emittern der beiden Vielfachemittertransistoren gekoppelt ist, eine zweite Signalquelle zur Erzeugung
von Matrix-Steuersignalen, welche ebenfalls zwei stabile Zustände hat, einen aktiven und einen inaktiven Zustand, und
welche mit den zweiten Emittern der beiden Vielfachemittertransistoreh
gekoppelt ist, zwei Dateneingangssignalquellen, welche jeweils mit den dritten Emittern der beiden Vielfachemittertransistoren
gekoppelt sind, eine Kopplung, welche die Basis jedes der beiden Vielfachemittertransistoren mit dem
Kollektor des anderen Vielfachemittertransistors koppelt, und einen Abtastausgangskreis, dessen Eingänge mit den ersten und
zweiten Matrix-Steuersignalen und mit dem Kollektor eines der Vielfachemittertransistoren gekoppelt ist, so daß der Abtastausgangskreis
Daten aus einem der ersten und zweiten Vielfachem! bberbransistoren aufnehmen kann, wenn das erste und das
zweite Matrix-Steuersignal sich im aktiven Zustand befinden.
2. Einrichtung zur Speicherung und Verarbeitung von Signalen, Daten usw. nach Anspruch 1, dadurch gekennzeichnet, daß der Abtasbausgangskreis
einen dritten Vielfaehemittertransistor mit einer ersten, einer zweiten und einer dritten Emitterelektrode,
einer Basiselektrode und einer Kollektorelektrods aufweist, und der dritbe Vielfaehemittertransistor mit dem ersten oder zweiten
Vielfachemibtertransistor gekoppelt ist, und daß zv/ei der Emitter
des dritten Vielfachemittertransistors mit der ersten bzw. zweiten
Matrix-Steuersignalquelle verbunden sind.
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BAO
3· Einrichtung zur Speicherung und Verarbeitung von Signalen,
Daten usw. nach Anspruch 2, dadurch gekennzeichnet, daß der dritte Vielfachemittertransistor über seine Basiselektrode mit
dem ersten oder zweiten Vielfachemittertransistor gekoppelt ist.
4. Einrichtung zur Speicherung und Verarbeitung von Signalen,
Daten usw. nach Anspruch 3, dadurch gekennzeichnet, daß der Abtastausgangskreis
einen zusätzlichen Transistor mit Emitter-, Basis- und Kollektorelektroden aufweist, daß die Emitterelektrode
des Transistors mit einer dritten Emitterelektrode des dritten Vielfachemittertransistors verbunden ist, daß eine
Stromquelle mit dem Emitter des Transistors und mit dem dritten Emitter des dritten Vielfaehemittertransistors derart verbunden
ist, daß die dritte EmitteiöLektrode, die Basiselektrode und die
Kollektorelektrode des dritten Vielfachemittertransistors zusammen mit dem Transistor einen Differentialstromschalter umfassen.
5. Einrichtung zur Speicherung und Verarbeitung von Signalen,
Daten usw. nach Anspruch 4, gekennzeichnet durch eine Ausgangsklemme, welche zwischen dem dritten Emitter des dritten Vielfachemittertransistors
und dem Emitter des Transistors liegt, und welche den Transistor und die Stromquelle mit weiteren Vielfachemittertransistoren
verbindet, welche andere Eingangssignale empfangen, so daß der gleiche Transistor und die Stromquelle
als Teil eines Differentialstromschalters für mehrere Emitterelektroden verschiedener Vielfachemittertransistoren arbeiten.
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