DE1287609B - - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
- H03L7/0993—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider and a circuit for adding and deleting pulses
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Computer Networks & Wireless Communication (AREA)
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- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
Die Erfindung betrifft ein Verfahren zur fortlaufenden Schrittsynchronisation in Empfängern von
Systemen zur synchronen Übertragung binär kodierter Informationen mittels einer mit zwei unterschiedlichen
Taktfrequenzen ansteuerbaren Teilerkette zum Erzeugen eines den empfangenen Binärzeichen
frequenz- und phasengleichen Empfangsschrittaktes.
Bei der Übertragung binär kodierter Informationen besteht eine Aufgabe darin, den Sendetakt der ent- ίο
fernten Datenquelle auf der Empfangsseite nach Frequenz und Phasenlage wiederzugewinnen. Nur so ist
es möglich, die empfangenen Daten auf der Empfangsseite jeweils in der Zeichenmitte nach ihrem
Informationsinhalt abzufragen und in einem eindeutigen Taktraster weiterzuverarbeiten. Grundsätzlich
besteht die Möglichkeit, diese Forderung mit verhältnismäßig einfachen technischen Mitteln durch
Übertragung von Synchronisierzeichen zusammen mit den die Information enthaltenden Binärzeichen zu srfüllen.
Solche zusätzlichen Synchronisierzeichen erfordern jedoch entweder eine zusätzliche Kanalkapazität,
oder sie schränken die theoretisch mögliche Übertragungsgeschwindigkeit ein.
Es sind verschiedene analoge Verfahren, z. B. durch die deutsche Auslegeschrift 1085 909 und die
darauf aufbauenden Verfahren nach den deutschen Auslegeschriften 1128460 und 1145 667, für das
Wiedergewinnen von synchronen Empfangsschritttakten bekanntgeworden. Auch das in der USA-Patentschrift
2 802 051 beschriebene Verfahren arbeitet analog. Diese analogen Verfahren haben die Nachteile,
daß sie durch Störimpulse in erhöhtem Maße beeinflußt werden können und daß sie sich mit den
neuzeitlichen Mitteln der integrierten Schaltungstechnik nur schlecht verwirklichen lassen.
Nun ist es zur Lösung der gestellten Aufgabe bekanntgeworden, die Taktfrequenz auf der Empfangsseite mit Hilfe einer hochkonstanten Hochfrequenzquelle
zu erzeugen, welche einen digitalen Frequenzteiler steuert, der eine bereits weitgehend mit der
Sendertaktfrequenz übereinstimmende Empfängertaktfrequenz erzeugt, wobei natürlich die Phasenlage
gegenüber den möglicherweise auf verschiedenen Wegen eintreffenden Binärzeichen völlig unbestimmt
ist. Um nun eine definierte Phasenlage der Empfängertaktfrequenz gegenüber den empfangenen
Binärzeichen zu erhalten und um weiterhin kleine Frequenzabweichungen zwischen Sendertaktfrequenz
und Empfängertaktfrequenz ausgleichen zu können, ist es erforderlich, das Teilerverhältnis des digitalen
Frequenzteilers mit Hilfe einer Steuerschaltung, welche die Phasenlage der empfangenen Zeichen mit
der Phasenlage der auf die beschriebene Weise erzeugten Empfängertaktfrequenz vergleicht, zu erhöhen
oder zu erniedrigen.
Eine bekannte Synchronisiereinrichtung, die nach diesem Prinzip des gesteuerten (Frequenz-)Teilers
arbeitet, ist in der Zeitschrift »Western Union Technical Review«, Oct. 1962, Vol. 16, Nr, 4, auf den
Seiten 160 bis 167 beschrieben. Der Nachteil dieser Synchronisiereinrichtung ist darin zu sehen, daß die
Steuerschaltung für den Teiler sehr aufwendig ist. Dies rührt einerseits daher, daß zur Feststellung der
Richtung der Phasenabweichung der Empfängertaktfrequenz gegenüber den Datenzeichen deren positive
und negative Flanken ausgewertet werden müssen. Andererseits enthält die Steuerschaltung einen umkehrbaren
Zähler, dessen Zählrichtung wiederum gesteuert werden muß.
Das erfindungsgemäße Verfahren zur fortlaufenden
Schrittsynchronisation in Empfängern von Systemen zur synchronen Übertragung binär kodierter
Informationen mittels einer mit zwei unterschiedlichen Taktfrequenzen ansteuerbaren Teilerkette zum
Erzeugen eines den empfangenen Binärzeichen frequenz- und phasengleichen Empfangsschrittaktes vermeidet
die Nachteile der genannten bekannten Synchronisiereinrichtungen. Es ist dadurch gekennzeichnet,
daß bei jedem Auftreten eines in bekannter Weise durch Differentiation oder aus den Nulldurchgängen
der empfangenen Binärzeichen gewonnenen Vergleichsimpulses abhängig von der jeweiligen
Polarität des Ausgangssignales der Teilerkette entweder die höhere oder keine Taktfrequenz und in
den Pausen zwischen zwei Vergleichsimpulsen die niedrigere Taktfrequenz zum Eingang der Teilerkette
gegeben wird.
Die Erfindung wird nachstehend an Hand von Zeichnungen näher erläutert.
F i g. 1 zeigt das Blockschaltbild einer Synchronisiereinrichtung zur Durchführung des erfindungsgemäßen
Verfahrens;
F i g. 3 zeigt ein Schaltbild einer erfindungsgemäßen Steuerschaltung;
F i g. 2 zeigt einen Impulsplan für eine erfindungsgemäße Synchronisiereinrichtung, und
F i g. 4 zeigt eine erfindungsgemäße Anordnung zur Erzeugung von Vergleichsimpulsen.
Die in F i g. 1 dargestellte erfindungsgemäße Synchronisiereinrichtung
ist aus folgenden Einheiten aufgebaut: aus einem Frequenzgenerator G, einer Teilerstufe T, einer Teilerkette TK, einer Anordnung
zur Erzeugung von Vergleichsimpulsen V und einer Steuerschaltung S.
Die Synchronisiereinrichtung arbeitet wie folgt: Die empfangenen Binärzeichen gelangen über den
Eingang E zu einer Anordnung V zum Erzeugen von Vergleichsimpulsen. Hier werden durch Differentiation
der Impulsflanken bzw. Nulldurchgänge Vergleichsimpulse gewonnen. Die Vergleichsimpulse am
Ausgang D der Anordnung V zur Erzeugung von Vergleichsimpulsen werden einem ersten Eingang 1
der Steuerschaltung 5 zugeführt. Am zweiten Eingang der Steuerschaltung 2 liegt der Ausgang A des
Frequenzgenerators G. Dem dritten Eingang 3 wird das am Ausgang B einer bistabilen Teilerstufe Γ auf
die halbe Taktfrequenz reduzierte Ausgangssignal des Frequenzgenerators G zugeführt. Die Eingänge 4
und 5 der Steuerschaltung sind mit den beiden zueinander komplementären Ausgängen Cl, C2 der
Teilerkette TK verbunden. Einer der beiden Ausgänge der Teilerkette, beispielsweise der Ausgang
Cl, soll nun bekanntlich eine Taktfrequenz für den Binärzeichenempfänger liefern, die im allgemeinen
ebenso groß ist wie die Taktfrequenz des entfernten Zeichensenders und die außerdem gegenüber den
Nulldurchgängen der Binärzeichen eine feste Phasenlage aufweist. Im gewählten Beispiel soll der Wechsel
von positiver zu negativer Polarität am Ausgang Cl der Teilerkette TK mit den von Minus nach Plus
verlaufenen Nulldurchgängen der Datenzeichen zusammenfallen. Normalerweise wird dem Eingang F
der Teilerkette TK, der mit dem Ausgang 6 der Steuerstufe S verbunden ist, das Ausgangssignal B
der bistabilen Teilerstufe T, das am Eingang 3 der
Steuerstufe liegt, zugeführt. Tritt nun ein Vergleichsimpuls am Eingang 2 der Steuerschaltung 5 zu einer
Zeit auf, in der der Ausgang CX der Teilerkette TK positives Potential aufweist, dann legt die Steuerstufe S das ihr am Eingang 1 zugeführte Signal des
Frequenzgenerators G für die Dauer des Vergleichsimpulses an den Eingang F der Teilerkette TK, die
jetzt mit der doppelten Frequenz zählt. Tritt der Vergleichsimpuls dagegen zu einer Zeit auf, in der der
Ausgang Cl der Teilerkette T negatives Potential aufweist, dann sperrt die Steuerschaltung S ihren
Ausgang 6 für die Dauer des Vergleichsimpulses, so daß die Teilerkette TK in dieser Zeit überhaupt nicht
weitergeschaltet wird. In beiden Fällen wird bei Ende des Vergleichsimpulses wieder das Ausgangssignal B
der Teilerstufe T an den Eingang F der Teilerkette TK gelegt.
Die Arbeitsweise der in F i g. 1 dargestellten Synchronisiereinrichtung
soll nun an Hand der F i g. 2 noch näher erläutert werden.
F i g. 2 zeigt in einem Impulsplan die Signale am AusgangCl der TeilerketteTK, am Ausgang!) der
Anordnung zur Erzeugung der Vergleichsimpulsen V und am Eingang F der Teilerkette TK für drei verschiedene
Arbeitsweisen der Synchronisiereinrichtung.
In F i g. 2 a wird dem Eingang F der Teilerkette das Signal am Ausgang B der Teilerstufe, da am
Ausgang D der Anordnung zur Erzeugung von Vergleichsimpulsen V kein Signal auftritt, ständig zugeführt.
Am Ausgang Cl der Teilerkette TK erscheint eine Impulsfolge, deren Folgefrequenz entsprechend
der Anzahl der Stufen der Teilerkette TK, die vorzugsweise durch getaktete bistabile Kippschaltungen
gebildet werden, heruntergeteilt ist.
Tritt, wie in F i g. 2 dargestellt, ein Vergleichsimpuls am Ausgang D auf, während der Ausgang
Cl der Teilerkette TK positives Potential aufweist, dann wird für die Dauer des Vergleichsimpulses dem
Eingang F der Teilerkette das Signal am Ausgang A des Frequenzgenerators G zugeführt, das die doppelte
Frequenz gegenüber der Frequenz der Impulsfolge am Ausgang B der Teilerstufe T aufweist, so
daß der Wechsel von positiver zu negativer Polarität des Signals am Ausgang Cl der Teilerkette gegenüber
dem zuerst betrachteten Fall früher erfolgt.
Tritt, wie in Fig. 2c dargestellt, ein Vergleichsimpuls
auf, während der Ausgang CI der Teilerkette TK negatives Potential aufweist, dann werden dem
Eingang F der Teilerkette TK für die Dauer des Vergleichsimpulses keine Impulse zugeführt, so daß sich
der Polaritätswechsel am Ausgang Cl verzögert.
Der Polaritätswechsel am Ausgang der Teilerkette TK wird in den beiden letzten Fällen 2 b und 2 c
schrittweise so lange verschoben, bis die negativen Flanken des Empfangsschrittaktes mit dem Auftreten
der Vergleichsimpulse zusammenfallen, womit die erstrebte gegenseitige Phasenlage der Signale am
Eingang E der Anordnung V zur Erzeugung von Vergleichsimpulsen und am Ausgang Cl der Teilerkette
erreicht ist.
In F i g. 3 ist eine erfindungsgemäße Steuerschaltung dargestellt, die fünf Eingänge 1 bis 5 und einen
Ausgang 6 aufweist und aus NAND-Schaltungen t/1 bis £76 aufgebaut ist. Die Bezeichnung der Eingänge
1 bis 5 und des Ausgangs 6 stimmt mit derjenigen in F i g. 1 überein. Der Eingang 1 der Steuerschaltung
ist mit jeweils einem Eingang der NAND-Schaltungen U1 bis t/3 verbunden. Der Eingang 2
der Steuerschaltung ist mit einem weiteren Eingang der NAND-Schaltung Ul verbunden. Der Eingang 4
der Steuerschaltung ist mit einem zweiten Eingang der NAND-Schaltung Ul verbunden. Der Eingang 5 der
Steuerschaltung führt an je einen Eingang der NAND-Schaltungen E/l und t/3. Der Eingang 3 der
Steuerschaltung stellt einen Eingang der NAND-Schaltung U 4 dar, deren anderer Eingang mit dem
ίο Ausgang der NAND-Schaltung t/3 verbunden ist.
Die Ausgänge der NAND-Schaltungen t/l und t/4 sind an die beiden Eingänge der NAND-Schaltung
t/5 geführt, deren Ausgang zusammen mit dem Ausgang der NAND-Schaltung t/2 an den beiden Eingangen
der NAND-Schaltung t/6 liegt, deren Ausgang den Ausgang 6 der Steuerschaltung bildet.
Ein besonderer Vorteil dieser Steuerschaltung ist, daß sie unter Verwendung einfacher integrierter
Schaltungen bei sehr geringen Abmessungen aufgebaut werden kann.
F i g. 4 zeigt eine mögliche Ausführungsform einer Anordnung zur Erzeugung von Vergleichsimpulsen.
Die Anordnung besteht aus einem Differenzierglied Dl und zwei bistabilen Kippschaltungen Kl und
Kl. Die empfangenen Binärzeichen gelangen an den Eingang E der Anordnung. Sie werden durch das
Differenzierglied Dl differenziert. Die hierbei entstehenden Impulse wechselnder Polarität werden
einem Eingang λ: 1 der bistabilen Kippstufe Kl zugeführt.
Von Impulsen gleicher Polarität, beispielsweise dem negativen, wird die Kippschaltung JSTl gekippt
und gibt an einem Ausgang yl ein Ausgangssignal ab, das einem Eingang χ 2 der zweiten Kippschaltung
K 2 zugeführt wird. Die bistabile Kippschaltung K 2 ist getaktet und kippt nun mit dem
nächsten Taktimpuls, der ihr über einen mit dem Ausgang B der Teilerstufe T verbundenen Eingang 7
der Anordnung zugeführt wird. Das hierbei am Ausgang}^ der Kippschaltung K 2 auftretende Potential
wird erstens dem zweiten Eingang*3 der ersten Kippschaltung Kl zugeführt und bringt diese in ihre
Ausgangslage zurück und wird zweitens dem zweiten Eingang χ 4 der zweiten Kippschaltung K 2 zugeführt,
die dann durch den nächsten über den Eingang 7 eintreffenden Taktimpuls in ihre Ausgangslage
zurückgesetzt wird. Wie ersichtlich, tritt am Ausgang 3» 2 der Kippschaltung K 2, der den Ausgang
D der Anordnung zur Erzeugung von Vergleichsimpulsen bildet, ein Vergleichsimpuls auf, der
genau eine Taktzeit der Impulsefolge am Ausgang B der Teilerstufe T andauert, so daß der Teilerkette TK
während der Dauer eines Vergleichsimpulses je nachdem, wenn diese auftritt, ein zusätzlicher Impuls
oder ein Impuls weniger zugeführt wird.
Um auch die positiven Nadelimpulse am Ausgang von Dl auszuwerten, können diese, bevor sie auf
den Eingang χ 1 von Kl gegeben werden, in ihrer Polarität umgedreht werden. Dadurch wird jeder
Niüldurchgang der Datenzeichen zur Steuerung des Teilers ausgewertet.
Claims (3)
1. Verfahren zur fortlaufenden Schrittsynchronisation in Empfängern von Systemen zur synchronen
Übertragung binär kodierter Informationen mittels einer mit zwei unterschiedlichen Taktfrequenzen
ansteuerbaren Teilerkette zum Erzeugen eines den empfangenen Binärzeichen fre-
quenz- und phasengleichen Empfangsschrittaktes, dadurch gekennzeichnet, daß bei jedem
Auftreten eines in bekannter Weise durch Differentiation oder aus den Nulldurchgängen der
empfangenen Binärzeichen gewonnenen Vergleichsimpulses abhängig von der jeweiligen Polarität
des Ausgangssignals der Teilerkette entweder die höhere oder keine Taktfrequenz und in
den Pausen zwischen zwei Vergleichsimpulsen die niedrigere Taktfrequenz zum Eingang der Teilerkette
gegeben wird.
2. Anordnung zur Durchführung des Verfahrens nach Anspruch 1, bestehend aus einem Generator
zum Erzeugen einer konstanten Frequenz eines Vielfachen des zu bildenden Empfangs-Schrittaktes,
die zugleich die höhere der beiden Taktfrequenzen zum Ansteuern der Teilerkette sein kann, einer dem Generator nachgeschalteten
Teilerstufe zum Erzeugen der niedrigeren Taktfrequenz, der Teilerkette, einer Anordnung zum
Bilden der Vergleichsimpulse aus den empfangenen Binärzeichen und einer durch die Vergleichsimpulse und Ausgangssignale der Teilerkette angesteuerte
Steuerschaltung für das fallweise Zuführen der einen, der anderen oder keiner der
zwei Taktfrequenzen zum Eingang der Teilerkette, dadurch gekennzeichnet, daß die Steuerschaltung
(S) mit fünf Eingängen (1... 5) und einem Ausgang (6), deren erster Eingang (1) mit dem Ausgang
(D) der Anordnung (F) zum Erzeugen der Vergleichsimpulse, deren zweiter Eingang (2) mit
dem Ausgang (A) des Generators (G), deren dritter Eingang (3) mit dem Ausgang (B) der Teilerstufe
(T), deren vierter Eingang (4) mit einem ersten Ausgang (C 1) der Teilerkette (TK), deren
fünfter Eingang mit dem gegenüber dem ersten Ausgang (C 1) negierenden Ausgang (C 2) der
Teilerkette (TK) und deren Ausgang (6) mit dem Eingang (F) der Teilerkette (TK) verbunden ist,
aus sechs NAND-Schaltungen (U 1... U 6) aufgebaut ist, von denen die erste NAND-Schaltung
(Ul) drei Eingänge und die weiteren NAND-Schaltungen
(U 2... U S) je zwei Eingänge haben, daß der erste Eingang (1) der Steuerschaltung
jeweils mit dem ersten Eingang der ersten, zweiten und dritten NAND-Schaltung (U 1...
U 3), der zweite Eingang (2) der Steuerschaltung mit dem zweiten Eingang der ersten NAND-Schaltung
(Ul), der vierte Eingang (4) der Steuerschaltung mit dem zweiten Eingang der
zweiten NAND-Schaltung (!7 2), der fünfte Eingang (5) der Steuerschaltung mit dem dritten Eingang
der ersten NAND-Schaltung (U 1) und dem zweiten Eingang der dritten NAND-Schaltung
(U 3), der dritte Eingang (3) der Steuerschaltung und der Ausgang der dritten NAND-Schaltung
(U 3) mit je einem Eingang der vierten NAND-Schaltung (U 4), der Ausgang der vierten NAND-Schaltung
(U 4) und der Ausgang der ersten NAND-Schaltung (U 1) mit je einem Eingang der fünften
NAND-Schaltung (U S), der Ausgang der fünften NAND-Schaltung (U S) und der Ausgang der
zweiten NAND-Schaltung (C/ 2) mit je einem Eingang der sechsten NAND-Schaltung (U 6) und
der Ausgang der sechsten NAND-Schaltung (U 6) mit dem Ausgang (6) der Steuerschaltung verbunden
sind (F i g. 3).
3. Anordnung zur Durchführung des Verfahrens nach Anspruch 1, bestehend aus einem
Generator zum Erzeugen einer konstanten Frequenz eines Vielfachen des zu bildenden Empfangsschrittaktes,
die zugleich die höhere der beiden Taktfrequenzen zum Ansteuern der Teilerkette sein kann, einer dem Generator nachgeschalteten
Teilerstufe zum Erzeugen der niedrigeren Taktfrequenz, der Teilerkette, einer Anordnung
zum Bilden der Vergleichsimpulse aus den empfangenen Binärzeichen und einer durch die Vergleichsimpulse
und Ausgangssignale der Teilerkette angesteuerte Steuerschaltung für das fallweise
Zuführen der einen, der anderen oder keiner der zwei Taktfrequenzen zum Eingang der
Teilerkette, dadurch gekennzeichnet, daß die Anordnung (V) zum Bilden der Vergleichsimpulse
aus den empfangenen Binärzeichen neben einem an sich bekannten Differenzierglied (D 1) zum
Erzeugen von Vergleichsimpulsen vorgegebener Dauer aus gleichsinnigen Flanken der empfangenen
Binärzeichen zwei bistabile Kippschaltungen (Kl, K 2) enthält, daß die über den Eingang (E)
der Anordnung einlaufenden Binärzeichen am Ausgang des Differenziergliedes (D 1) kurze Impulse
v/echselnder Polarität liefern, die einem Eingang (x 1) der ersten bistabilen Kippschaltung
(Kl) zugeführt werden, daß diese erste Kippschaltung durch Impulse gleicher Polarität, beispielsweise
durch die negativen, in ihren zweiten Betriebszustand umschaltet und in diesem über
einen Ausgang (y 1) ein Signal an einen Eingang (x2) der zweiten bistabilen Kippschaltung (K 2)
liefert, daß die zweite bistabile Kippschaltung (K 2) getaktet ist und beim Anliegen eines Eingangssignals
beim nächsten ihr über einen mit dem Ausgang (B) der Teilerstufe (J) verbundenen
Eingang (7) zugeführten Taktimpuls der niedrigeren Taktfrequenz in ihren zweiten Betriebszustand
umschaltet, daß das dann am Ausgang (y 2) der zweiten Kippschaltung auftretende
Signal erstens dein zweiten Eingang (λ: 3) der ersten Kippschaltung (K 1) zugeführt wird und
diese in ihren ersten Betriebszustand zurückschaltet, zweitens dem zweiten Eingang (x 4) der zweiten
Kippschaltung zugeführt wird, die dann beim nächsten über den Eingang (7) eintreffenden Taktimpuls
in ihre Ausgangslage zurückgesetzt wird, und daß das während des zweiten Schaltzustandes
am Ausgang (y 2) der zweiten Kippschaltung liegende und in seiner Dauer durch die Taktperiode
festgelegte Signal als Vergleichsimpuls der Steuerschaltung (5) zugeführt wird.
Hierzu 1 Blatt Zeichnungen
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE1966T0031200 DE1300140B (de) | 1966-05-21 | 1966-05-21 | Anordnung zur Schrittsynchronisation in Synchronuebertragungssystemen |
Publications (1)
Publication Number | Publication Date |
---|---|
DE1287609B true DE1287609B (de) | 1969-01-23 |
Family
ID=7556139
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DET31165A Withdrawn DE1287609B (de) | 1966-05-21 | ||
DE1966T0031200 Withdrawn DE1300140B (de) | 1966-05-21 | 1966-05-21 | Anordnung zur Schrittsynchronisation in Synchronuebertragungssystemen |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE1966T0031200 Withdrawn DE1300140B (de) | 1966-05-21 | 1966-05-21 | Anordnung zur Schrittsynchronisation in Synchronuebertragungssystemen |
Country Status (1)
Country | Link |
---|---|
DE (2) | DE1300140B (de) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3121712A1 (de) * | 1981-06-01 | 1982-12-16 | Siemens AG, 1000 Berlin und 8000 München | Synchronisation eines umcodierers fuer blockcodes in einer digitalen uebertragungsstrecke |
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DE3604834A1 (de) * | 1986-02-15 | 1987-09-03 | Telefonbau & Normalzeit Gmbh | Schaltungsanordnung zur regeneration des bittaktes aus dem empfangssignal bei digitalen uebertragungseinrichtungen |
-
0
- DE DET31165A patent/DE1287609B/de not_active Withdrawn
-
1966
- 1966-05-21 DE DE1966T0031200 patent/DE1300140B/de not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
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DE3121712A1 (de) * | 1981-06-01 | 1982-12-16 | Siemens AG, 1000 Berlin und 8000 München | Synchronisation eines umcodierers fuer blockcodes in einer digitalen uebertragungsstrecke |
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EP0179988A2 (de) * | 1984-08-27 | 1986-05-07 | Telenorma Gmbh | Schaltungsanordnung zum Synchronisieren des empfangsseitig erzeugten Taktsignals mit bei digitaler Informationsübertragung empfangenen Taktsignale in Fernmeldeanlagen |
EP0179988A3 (en) * | 1984-08-27 | 1987-06-24 | Telefonbau Und Normalzeit Gmbh | Circuit arrangement in telecommunication installations for synchronizing a locally generated clock signal with a clock signal received by way of digital information transmission telecommunication systems |
DE3604834A1 (de) * | 1986-02-15 | 1987-09-03 | Telefonbau & Normalzeit Gmbh | Schaltungsanordnung zur regeneration des bittaktes aus dem empfangssignal bei digitalen uebertragungseinrichtungen |
Also Published As
Publication number | Publication date |
---|---|
DE1300140B (de) | 1969-07-31 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
E77 | Valid patent as to the heymanns-index 1977 | ||
8327 | Change in the person/name/address of the patent owner |
Owner name: AEG-TELEFUNKEN NACHRICHTENTECHNIK GMBH, 7150 BACKN |
|
8327 | Change in the person/name/address of the patent owner |
Owner name: ANT NACHRICHTENTECHNIK GMBH, 7150 BACKNANG, DE |
|
8339 | Ceased/non-payment of the annual fee |