DE102018105623A1 - Zustandsabhängige Abtastschaltungen und Abtastoperationen für Speichervorrichtungen - Google Patents

Zustandsabhängige Abtastschaltungen und Abtastoperationen für Speichervorrichtungen Download PDF

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Abstract

Eine Schaltung enthält ausgewählte Abtastschaltungen, die konfiguriert sind, während einer Abtastoperation mit ausgewählten Bitleitungen verbunden zu sein, und nicht ausgewählte Abtastschaltungen, die konfiguriert sind, während einer Abtastoperation mit nicht ausgewählten Bitleitungen verbunden zu sein. Eine Spannungsversorgungs-Schaltung kann einen Ausgewählt-Impuls und einen Nichtausgewählt-Impuls den ausgewählten und den nicht ausgewählten Abtastschaltungen zuführen. Die ausgewählten Abtastschaltungen können den Ausgewählt-Impuls zu zugeordneten Ladungsspeicherschaltungen weiterleiten und den Nichtausgewählt-Impuls zurückweisen. Die nicht ausgewählten Abtastschaltungen können den Nichtausgewählt-Impuls zu den zugeordneten Ladungsspeicherschaltungen weiterleiten und den Ausgewählt-Impuls zurückweisen. Zusätzlich kann eine Spannungseinstell-Schaltungsanordnung die Abtastspannungen in den nicht ausgewählten Abtastschaltungen auf einen Vor-Abtastpegel einstellen, der dem Vor-Abtastpegel der Kommunikationsspannungen in den nicht ausgewählten Abtastschaltungen entspricht.

Description

  • HINTERGRUND
  • In Speichervorrichtungen sind Abtastverstärker auf den Datenspeicher-Dies enthalten, um den durch die Bitleitungen fließenden Strom abzutasten, um die Datenwerte der Daten zu bestimmen, die die Datenspeicherzellen speichern, oder um zu verifizieren, dass die Daten richtig in die Datenspeicherzellen programmiert worden sind. Während einer Abtastoperation sind einige Bitleitungen eines Blocks ausgewählt, während andere nicht ausgewählt sind. Ob eine gegebene Bitleitung ausgewählt ist oder nicht ausgewählt ist, kann davon abhängen, ob ein Abtast-Controller wünscht, den durch diese Bitleitung fließenden Strom zu kennen.
  • Ein Abtastverstärker kann einen Abtastknoten enthalten, der eine Abtastspannung auf einem Pegel erzeugt, der der an dem Abtastknoten angesammelten Ladung entspricht. Eine Abtastoperation enthält eine Entladungsperiode, während der die angesammelte Ladung gemäß einem durch eine zugeordnete Bitleitung fließenden Strom entladen werden kann. Die Abtastspannung kann nach einem bestimmten Zeitraum wiederum auf einen Entladungspegel fallen, der den durch die Bitleitung fließenden Strom angibt. Abhängig davon, ob die Abtastspannung unter eine Auslösespannung fällt, kann der Pegel bestimmte Informationen angeben, wie z. B. die Datenwerte der in einer Datenspeicherzelle gespeicherten Daten oder ob die Datenspeicherzelle ausreichend programmiert ist. In dem Fall, in dem die Abtastspannung nicht auf einen Pegel fällt, der den durch die Bitleitung fließenden Strom genau angibt, kann dann folglich eine ungenaue Detektion der Daten, die in einer Datenspeicherzelle gespeichert sind, oder eine ungenauere Detektion dessen, ob die Datenspeicherzelle ausreichend programmiert worden ist, ausgeführt werden. Als solche sind die Weisen, um die Fähigkeit eines Abtastverstärkers zu verbessern, um die Abtastspannung bis zu dem richtigen Pegel zu entladen, erwünscht.
  • Figurenliste
  • Die beigefügten Zeichnungen, die in diese Beschreibung aufgenommen sind und einen Teil dieser Beschreibung bilden, veranschaulichen verschiedene Aspekte der Erfindung und dienen zusammen mit der Beschreibung dazu, ihre Prinzipien zu erklären. Wann immer es zweckmäßig ist, werden überall in den Zeichnungen die gleichen Bezugszeichen verwendet, um auf die gleichen oder ähnlichen Elemente zu verweisen.
    • 1A ist ein Blockschaltplan eines beispielhaften nichtflüchtigen Datenspeichersystems.
    • 1B ist ein Blockschaltplan eines Speichermoduls, das mehrere nichtflüchtige Datenspeichersysteme enthält.
    • 1C ist ein Blockschaltplan eines hierarchischen Speichersystems.
    • 2A ist ein Blockschaltplan beispielhafter Komponenten eines Controllers des nichtflüchtigen Datenspeichersystems nach 1A.
    • 2B ist ein Blockschaltplan beispielhafter Komponenten eines nichtflüchtigen Datenspeicher-Dies des nichtflüchtigen Datenspeichersystems nach 1A.
    • 3 ist ein Stromlaufplan eines beispielhaften Transistors mit schwebendem Gate.
    • 4 ist eine graphische Darstellung der Kurven des Drain-Source-Stroms als eine Funktion der durch einen Transistor mit schwebendem Gate gezogenen Steuer-Gate-Spannung.
    • 5A ist ein Blockschaltplan mehrerer Datenspeicherzellen, die in Blöcken organisiert sind.
    • 5B ist ein Blockschaltplan mehrerer Datenspeicherzellen, die in Blöcken in verschiedenen Ebenen organisiert sind.
    • 6 ist ein Stromlaufplan einer beispielhaften zweidimensionalen Flash-Datenspeicheranordnung des NAND-Typs.
    • 7 ist eine beispielhafte physische Struktur einer dreidimensionalen (3-D) NAND-Kette.
    • 8 ist eine beispielhafte physische Struktur einer U-förmigen 3-D-NAND-Kette.
    • 9 ist eine Querschnittsansicht einer 3-D-NAND-Datenspeicheranordnung mit U-förmigen NAND-Ketten in der y-z-Ebene.
    • 10A ist eine Querschnittsansicht entlang der Bitleitungsrichtung (entlang der y-Richtung) einer beispielhaften Datenspeicherstruktur, in der sich gerade vertikale NAND-Ketten von gemeinsamen Source-Verbindungen in einem oder in der Nähe eines Substrats zu globalen Bitleitungen erstrecken, die sich über die physischen Ebenen der Datenspeicherzellen erstrecken.
    • 10B ist ein Stromlaufplan separat auswählbarer Sätze von NAND-Ketten nach 10A.
    • 10C ist ein Stromlaufplan eines separat auswählbaren Satzes von NAND-Ketten in einem Querschnitt entlang der x-z-Ebene.
    • 11A ist eine graphische Darstellung der Kurven der Schwellenspannungsverteilung für die Datenspeicherzellen, die zwei Bits der Daten speichern.
    • 11B ist eine graphische Darstellung der Kurven der Schwellenspannungsverteilung für die Datenspeicherzellen, die drei Bits der Daten speichern.
    • 11C ist eine graphische Darstellung der Kurven der Schwellenspannungsverteilung für die Datenspeicherzellen, die vier Bits der Daten speichern.
    • 12 ist ein Blockschaltplan einer beispielhaften Konfiguration eines Abtastblocks nach 2B.
    • 13 ist ein Blockschaltplan einer beispielhaften Konfiguration einer Abtastschaltung des Abtastblocks nach 12.
    • 14 ist ein Zeitdiagramm der Signalformen der Spannungen und Signale, die während einer Abtastoperation erzeugt werden.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Überblick
  • Zur Einführung beziehen sich die Ausführungsformen im Folgenden auf Geräte, Vorrichtungen, Systeme, Schaltungen und Verfahren zum Ausführen von Abtastoperationen, die in Abhängigkeit davon, ob die Abtastschaltungen mit ausgewählten oder nicht ausgewählten Bitleitungen verbunden sind, verschiedene Abtastspannungen in den Abtastschaltungen einstellen. In einer ersten Ausführungsform enthält eine Schaltung eine Abtastschaltung, die an eine Bitleitung gekoppelt ist. Die Abtastschaltung enthält eine Ladungsspeicherschaltung, die konfiguriert ist, eine Abtastspannung zu erzeugen, und eine Eingangsschaltung. Die Eingangsschaltung ist konfiguriert, um: einen ersten Impuls in Reaktion auf die Bitleitung, die eine ausgewählte Bitleitung enthält, der Ladungsspeicherschaltung zuzuführen; und einen zweiten Impuls in Reaktion auf die Bitleitung, die eine nicht ausgewählte Bitleitung enthält bzw. in Reaktion darauf, dass die Bitleitung eine nicht ausgewählte Bitleitung enthält, der Ladungsspeicherschaltung zuzuführen.
  • In einigen Ausführungsformen enthält die Eingangsschaltung ein erstes Übertragungsgatter und ein zweites Übertragungsgatter. Das erste Übertragungsgatter ist konfiguriert, um: den ersten Impuls zu empfangen; und in Reaktion auf wenigstens eine Spannung, die das erste Übertragungsgatter freigibt, den ersten Impuls der Ladungsspeicherschaltung zuzuführen. Das zweite Übertragungsgatter ist konfiguriert, um: den zweiten Impuls zu empfangen; und in Reaktion auf wenigstens eine Spannung, die das zweite Übertragungsgatter freigibt, den zweiten Impuls der Ladungsspeicherschaltung zuzuführen.
  • In einigen Ausführungsformen ist ein Hilfs-Auffangspeicher konfiguriert, um eine Auswahlspannung und eine Nichtauswahlspannung zu erzeugen und die Auswahlspannung und die Nichtauswahlspannung der Eingangsschaltung zuzuführen, um das erste und das zweite Übertragungsgatter abwechselnd freizugeben und zu sperren.
  • In einigen Ausführungsformen ist die Spannungsversorgungs-Schaltungsanordnung konfiguriert, um den ersten Impuls und den zweiten Impuls der Eingangsschaltung zuzuführen.
  • In einigen Ausführungsformen ist die Spannungsversorgungs-Schaltungsanordnung konfiguriert, um das Zuführen des zweiten Impulses zu der Eingangsschaltung zu beginnen, bevor die Spannungsversorgungs-Schaltungsanordnung beginnt, den ersten Impuls der Eingangsschaltung zuzuführen.
  • In einigen Ausführungsformen ist die Spannungsversorgungs-Schaltungsanordnung konfiguriert, um den zweiten Impuls mit einer geringeren Größe als den ersten Impuls zuzuführen.
  • In einigen Ausführungsformen enthält die Abtastschaltung ferner einen Kommunikationsknoten, der konfiguriert ist, eine Kommunikationsspannung auf einem vorgegebenen Pegel zu erzeugen, der der Bitleitung entspricht, die eine nicht ausgewählte Bitleitung enthält, und einen Transistor, der konfiguriert ist, die Abtastspannung vor einer Entladungsperiode auf den vorgegebenen Pegel hochzuziehen.
  • In einigen Ausführungsformen ist die Spannungsversorgungs-Schaltungsanordnung konfiguriert, um den zweiten Impuls zu der Eingangsschaltung auszugeben, bevor der Transistor die Abtastspannung auf den vorgegebenen Pegel hochzieht.
  • In einigen Ausführungsformen ist die Spannungsversorgungs-Schaltungsanordnung konfiguriert, um den zweiten Impuls auf dem vorgegebenen Pegel auszugeben.
  • In einigen Ausführungsformen ist die Spannungsversorgungs-Schaltungsanordnung konfiguriert, um den ersten Impuls auszugeben, nachdem der Transistor die Abtastspannung auf den vorgegebenen Pegel hochgezogen hat.
  • In einer weiteren Ausführungsform enthält eine Schaltung eine Abtastverstärkerschaltung, die mit einer nicht ausgewählten Bitleitung verbunden ist. Die Abtastverstärkerschaltung enthält: einen Abtastknoten der konfiguriert ist, in Reaktion auf einen Impuls eine Abtastspannung zu erzeugen; einen Kommunikationsknoten, der konfiguriert ist, eine Kommunikationsspannung auf einem Vor-Abtastpegel zu erzeugen; einen Transistor, der konfiguriert ist, zwischen dem Abtastknoten und dem Kommunikationsknoten eine Ladungsteilungsbeziehung zu bilden; und eine Spannungseinstellschaltung, die konfiguriert ist, die Abtastspannung vor einer Entladungsperiode einer Abtastoperation auf den Vor-Abtastpegel einzustellen.
  • In einigen Ausführungsformen enthält der Impuls einen ersten Impuls, der der nicht ausgewählten Bitleitung entspricht, wobei die Schaltung ferner enthält: eine Eingangsschaltung, die konfiguriert ist,: den ersten Impuls und einen zweiten Impuls, der einer ausgewählten Bitleitung entspricht, zu empfangen; den ersten Impuls einer Ladungsspeicherschaltung, die mit dem Abtastknoten verbunden ist, zuzuführen; und den zweiten Impuls, der der ausgewählten Bitleitung entspricht, zurückzuweisen.
  • In einigen Ausführungsformen enthält die Eingangsschaltung: ein erstes Übertragungsgatter, das konfiguriert ist, den ersten Impuls zu empfangen und den ersten Impuls der Ladungsspeicherschaltung zuzuführen; und ein zweites Übertragungsgatter, das konfiguriert ist, zu verhindern, dass der zweite Impuls der Ladungsspeicherschaltung zugeführt wird.
  • In einigen Ausführungsformen ist ein Hilfs-Auffangspeicher konfiguriert, um die Eingangsschaltung zu steuern, um den ersten Impuls der Ladungsspeicherschaltung zuzuführen und den zweiten Impuls zurückzuweisen.
  • In einigen Ausführungsformen enthält die Schaltung eine Spannungsversorgungs-Schaltungsanordnung, die konfiguriert ist, den Impuls zuzuführen, und einen Kondensator, der an den Abtastknoten gekoppelt ist. Der Kondensator ist konfiguriert, um die Abtastspannung auf einem Pegel, der dem Vor-Abtastpegel, multipliziert mit einem Kopplungsverhältnis des Kondensators entspricht, in Reaktion auf den Impuls zu erzeugen. Die Spannungseinstellschaltung ist konfiguriert, um die Spannung von dem Pegel, der dem Vor-Abtastpegel, multipliziert mit dem Kopplungsverhältnis entspricht, auf den Vor-Abtastpegel hochzuziehen.
  • In einigen Ausführungsformen enthält der Impuls einen ersten Impuls, der der nicht ausgewählten Bitleitung entspricht, und ist die Spannungsversorgungs-Schaltungsanordnung konfiguriert, um einen zweiten Impuls, der einer ausgewählten Bitleitung entspricht, auszugeben, nachdem der Transistor die Abtastspannung auf den Vor-Abtastpegel hochgezogen hat.
  • In einer weiteren Ausführungsform enthält ein System eine Spannungsversorgungs-Schaltungsanordnung, die konfiguriert ist, während einer Abtastoperation einen Impuls auszugeben; und mehrere Abtastschaltungen. Jede Abtastschaltung der mehreren Abtastschaltungen ist mit einer entsprechenden Bitleitung von mehreren Bitleitungen eines Datenspeicherblocks verbunden. Zusätzlich enthalten die mehreren Abtastschaltungen eine erste Abtastschaltung und eine zweite Abtastschaltung. Die erste Abtastschaltung ist während der Abtastoperation mit einer ausgewählten Bitleitung der mehreren Bitleitungen verbunden. Außerdem enthält die erste Abtastschaltung einen ersten Kondensator, der konfiguriert ist, in Reaktion auf den Empfang des Impulses eine erste Abtastspannung zu erzeugen. Die zweite Abtastschaltung ist während der Abtastoperation mit einer nicht ausgewählten Bitleitung der mehreren Bitleitungen verbunden. Zusätzlich enthält die zweite Abtastschaltung: einen zweiten Kondensator, der nicht auf den Impuls reagiert, und einen Pull-up-Transistor, der konfiguriert ist, einen Pegel einer zweiten Abtastspannung hochzuziehen, so dass er einem Kommunikationsspannungspegel eines Kommunikationsknotens entspricht.
  • In einigen Ausführungsformen enthält der Impuls einen ersten Impuls, der der ausgewählten Bitleitung entspricht, ist die Spannungsversorgungs-Schaltungsanordnung ferner konfiguriert, um einen zweiten Impuls, der der nicht ausgewählten Bitleitung entspricht, auszugeben, enthält die erste Abtastschaltung ferner eine erste Eingangsschaltung, die konfiguriert ist, den ersten Impuls zu dem ersten Kondensator weiterzuleiten und den zweiten Impuls zurückzuweisen, und enthält die zweite Schaltung ferner eine zweite Eingangsschaltung, die konfiguriert ist, den zweiten Impuls zu dem zweiten Kondensator weiterzuleiten und den ersten Impuls zurückzuweisen.
  • In einigen Ausführungsformen ist ein erster Hilfs-Auffangspeicher konfiguriert, um zu steuern, ob die erste Eingangsschaltung jeden des ersten und des zweiten Impulses weiterleitet oder zurückweist, und ist ein zweiter Hilfs-Auffangspeicher konfiguriert, um zu steuern, ob die zweite Eingangsschaltung jeden des ersten und des zweiten Impulses weiterleitet oder zurückweist.
  • In einigen Ausführungsformen ist die Spannungsversorgungs-Schaltungsanordnung konfiguriert, um das Ausgeben des zweiten Impulses zu beginnen, bevor der Pull-up-Transistor den Pegel der zweiten Abtastspannung hochzieht; und das Ausgeben des ersten Impulses zu beginnen, nachdem der Pull-up-Transistor den Pegel der zweiten Abtastspannung hochgezogen hat.
  • Es sind andere Ausführungsformen möglich, wobei jede der Ausführungsformen allein oder zusammen in Kombination verwendet werden kann. Entsprechend werden nun verschiedene Ausführungsformen bezüglich der beigefügten Zeichnungen beschrieben.
  • Die Ausführungsformen
  • Die folgenden Ausführungsformen beschreiben Geräte, Vorrichtungen, Systeme und Verfahren zum Ausführen von Abtastoperationen, die in Abhängigkeit davon, ob die Abtastschaltungen mit ausgewählten oder nicht ausgewählten Bitleitungen verbunden sind, verschiedene Abtastspannungen in den Abtastschaltungen einstellen. Bevor zu diesen und anderen Ausführungsformen weitergegangen wird, stellen die folgenden Abschnitte eine Erörterung beispielhafter Datenspeichersysteme und Speichervorrichtungen bereit, die mit diesen Ausführungsformen verwendet werden können. Selbstverständlich sind dies nur Beispiele, wobei andere geeignete Typen von Datenspeichersystemen und/oder Speichervorrichtungen verwendet werden können.
  • 1A ist ein Blockschaltplan, der ein Datenspeichersystem 100 veranschaulicht. Das Datenspeichersystem 100 kann einen Controller 102 und einen Datenspeicher, der aus einem oder mehreren Datenspeicher-Dies 104 gebildet sein kann, enthalten. Der Begriff Die, wie er hier verwendet wird, bezieht sich auf den Satz von Datenspeicherzellen und die zugeordnete Schaltungsanordnung, um den physischen Betrieb dieser Datenspeicherzellen zu managen, die auf einem einzigen Halbleitersubstrat ausgebildet sind. Der Controller 102 kann mit einem Host-System eine Schnittstelle bilden und Befehlsfolgen für Lese-, Programmier- und Löschoperationen zu dem (den) nichtflüchtigen Datenspeicher-Die(s) 104 übertragen.
  • Der Controller 102 (der ein Flash-Datenspeicher-Controller sein kann) kann z. B. die Form einer Verarbeitungsschaltungsanordnung, eines Mikroprozessors oder eines Prozessors, und eines computerlesbaren Mediums, das computerlesbaren Programmcode (z. B. Software oder Firmware) speichert, der durch den (Mikro-) Prozessor, Logikgatter, Schalter, eine anwendungsspezifische integrierte Schaltung (ASIC), einen programmierbaren Logik-Controller und einen eingebetteten Mikrocontroller ausführbar ist, annehmen. Der Controller 102 kann mit Hardware und/oder Firmware konfiguriert sein, um die verschiedenen Funktionen auszuführen, die im Folgenden beschrieben werden und in den Ablaufplänen gezeigt sind. Außerdem können einige der Komponenten, die als innerhalb des Controllers gezeigt sind, außerdem außerhalb des Controllers gespeichert sein, wobei andere Komponenten verwendet werden können. Zusätzlich könnte die Redewendung „betriebstechnisch in Verbindung mit“ in direkter Verbindung mit oder durch eine oder mehrere Komponenten in indirekter (verdrahteter oder drahtloser) Verbindung mit bedeuten, was hier gezeigt oder beschrieben sein kann oder nicht.
  • Der Controller 102, wie er hier verwendet wird, ist eine Vorrichtung, die die in dem (den) Datenspeicher-Die(s) gespeicherten Daten managt und mit einem Host, wie z. B. einem Computer oder einer elektronischen Vorrichtung, kommuniziert. Der Controller 102 kann zusätzlich zu der hier beschriebenen spezifischen Funktionalität eine verschiedene Funktionalität aufweisen. Der Controller 102 kann z. B. die Datenspeicher-Dies 104 formatieren, um sicherzustellen, dass sie richtig arbeiten, schlechte Flash-Datenspeicherzellen heraus abbilden und Ersatzzellen zuweisen, die für künftige ausgefallene Zellen zu ersetzen sind. Irgendein Teil der Ersatzzellen kann verwendet werden, um Firmware zu halten, um den Controller 102 zu betreiben und um andere Merkmale zu implementieren. Wenn in Betrieb ein Host Daten von dem (den) Datenspeicher-Die(s) lesen oder Daten in den (die) Datenspeicher-Die(s) schreiben muss, kommuniziert der Host mit dem Controller 102. Falls der Host eine logische Adresse bereitstellt, von der die Daten gelesen werden sollen/zu der die Daten geschrieben werden sollen, kann der Controller 102 die von dem Host empfangene logische Adresse in eine physikalische Adresse in dem (den) Datenspeicher-Die(s) 104 umsetzen. (Alternativ kann der Host die physikalisehe Adresse bereitstellen.) Der Controller 102 kann außerdem verschiedene Datenspeicher-Managementfunktionen ausführen, wie z. B., aber nicht eingeschränkt auf den Verschleißausgleich (das Verteilen der Schreibvorgänge, um das Verschleißen spezifischer Blöcke des Datenspeichers zu vermeiden, in die andernfalls wiederholt geschrieben würde) und die Datenmüllsammlung (nachdem ein Block voll ist, Bewegen nur der gültigen Seiten der Daten zu einem neuen Block, so dass der volle Block gelöscht und wiederverwendet werden kann).
  • Die Schnittstelle zwischen dem Controller 102 und dem (den) nichtflüchtigen Datenspeicher-Die(s) 104 kann irgendeine geeignete Schnittstelle, wie z. B. eine Flash-Schnittstelle, sein, einschließlich jener, die für den Toggle-Modus 200, 400, 800, 1000 oder höher konfiguriert sind. Für einige beispielhafte Ausführungsformen kann das Datenspeichersystem 100 ein kartenbasiertes System sein, wie z. B. eine sichere digitale Karte (SD-Karte) oder eine sichere digitale Mikrokarte (microSD-Karte). In alternativen beispielhaften Ausführungsformen kann das Datenspeichersystem 100 Teil eines eingebetteten Datenspeichersystems sein.
  • In dem in 1A veranschaulichten Beispiel ist gezeigt, dass das Datenspeichersystem 100 einen einzigen Kanal zwischen dem Controller 102 und dem (den) nichtflüchtigen Datenspeicher-Die(s) 104 enthält. Der hier beschriebene Gegenstand ist jedoch nicht auf Datenspeichersysteme eingeschränkt, die einen einzigen Datenspeicherkanal aufweisen. In einigen Datenspeichersystemen, wie z. B. jenen, die die NAND-Architekturen verkörpern, können z. B. in Abhängigkeit von den Controller-Fähigkeiten 2, 4, 8 oder mehr Kanäle zwischen dem Controller 102 und dem (den) Datenspeicher-Die(s) 104 vorhanden sein. In irgendwelchen der hier beschriebenen Ausführungsformen kann mehr als ein einziger Kanal zwischen dem Controller und dem (den) Datenspeicher-Die(s) 104 vorhanden sein, selbst wenn in den Zeichnungen ein einziger Kanal gezeigt ist.
  • 1B veranschaulicht ein Speichermodul 200, das mehrere nichtflüchtige Datenspeichersysteme 100 enthält. Das Speichermodul 200 als solches kann einen Speicher-Controller 202 enthalten, der mit einem Host und mit einem Speichersystem 204, das mehrere nichtflüchtige Datenspeichersysteme 100 enthält, eine Schnittstelle bildet. Die Schnittstelle zwischen dem Speicher-Controller 202 und den nichtflüchtigen Datenspeichersystemen 100 kann eine Busschnittstelle sein, wie z. B. ein serieller Anschluss einer weiterentwickelten Technik (SATA), eine Peripheriekomponenten-Zusammenschaltungs-Expressschnittstelle (PCIe-Schnittstelle), eine eingebettete MultiMediaCard-Schnittstelle (eMMC-Schnittstelle), eine SD-Schnittstelle oder eine Schnittstelle des universellen seriellen Busses (USB-Schnittstelle) als Beispiele. Das Speichermodul 200 kann in einer Ausführungsform einen Halbleiterlaufwerk (SSD) sein, wie es z. B. in tragbaren Computervorrichtungen, wie z. B. Laptop-Computern und Tablet-Computern, und Mobiltelephonen gefunden wird, sein.
  • 1C ist ein Blockschaltplan, der ein hierarchisches Speichersystem 210 veranschaulicht. Das hierarchische Speichersystem 210 kann mehrere Speicher-Controller 202 enthalten, von denen jeder ein jeweiliges Speichersystem 204 steuert. Die Host-Systeme 212 können auf die Datenspeicher innerhalb des hierarchischen Speichersystems 210 über eine Busschnittstelle zugreifen. Beispielhafte Busschnittstellen können einen nichtflüchtigen Datenspeicherexpress (NVMe), eine Faserkanal-über-Ethernet-Schnittstelle (FCoE-Schnittstelle), eine SD-Schnittstelle, eine USB-Schnittstelle, eine SATA-Schnittstelle, eine PCIe-Schnittstelle oder eine eMMC-Schnittstelle als Beispiele enthalten. In einer Ausführungsform kann das in 1C veranschaulichte Speichersystem 210 ein gestellmontierbares Massenspeichersystem sein, das durch mehrere Host-Computer zugänglich ist, wie es z. B. in einem Datenzentrum oder einem anderen Ort, wo ein Massenspeicher benötigt wird, gefunden würde.
  • 2A ist ein Blockschaltplan, der beispielhafte Komponenten des Controllers 102 ausführlicher zeigt. Der Controller 102 kann ein Front-End-Modul 108, das mit einem Host eine Schnittstelle bildet, ein Back-End-Modul 110, das mit dem (den) nichtflüchtigen Datenspeicher-Die(s) 104 eine Schnittstelle bildet, und verschiedene andere Module, die verschiedene Funktionen des nichtflüchtigen Datenspeichersystems 100 ausführen, enthalten. Im Allgemeinen kann ein Modul Hardware oder eine Kombination aus Hardware und Software sein. Jedes Modul kann z. B. eine anwendungsspezifische integrierte Schaltung (ASIC), eine feldprogrammierbare Gatteranordnung (FPGA), eine Schaltung, eine digitale Logikschaltung, eine analoge Schaltung, eine Kombination aus diskreten Schaltungen, Gatter oder irgendeinen anderen Typ der Hardware oder eine Kombination daraus enthalten. Zusätzlich oder alternativ kann jedes Modul Datenspeicher-Hardware enthalten, die durch einen Prozessor oder eine Prozessorschaltungsanordnung ausführbare Anweisungen enthält, um eines oder mehrere der Merkmale des Moduls zu implementieren. Wenn irgendeines der Module einen Anteil des Datenspeichers enthält, der mit dem Prozessor ausführbare Anweisungen enthält, kann das Modul den Prozessor enthalten oder nicht. In einigen Beispielen kann jedes Modul nur ein Anteil des Datenspeichers sein, der die Anweisungen enthält, die mit dem Prozessor ausführbar sind, um die Merkmale des entsprechenden Moduls zu implementieren, ohne dass das Modul irgendeine andere Hardware enthält. Weil jedes Modul wenigstens etwas Hardware enthält, selbst wenn die enthaltene Hardware Software enthält, kann jedes Modul synonym als ein Hardware-Modul bezeichnet werden.
  • Der Controller 102 kann ein Puffermanager-/Bus-Controller-Modul 114 enthalten, das die Puffer in dem Schreib-Lese-Speicher (RAM) 116 managt und die interne Bus-Arbitrierung für die Kommunikation auf einem internen Kommunikationsbus 117 des Controllers 102 steuert. Ein Festwertspeicher (ROM) 118 kann den System-Urlade-Code speichern und/oder auf ihn zugreifen. In anderen Ausführungsformen können sich einer oder beide des RAM 116 und des ROM 118 innerhalb des Controllers 102 befinden, obwohl sie in 2A als separat von dem Controller 102 angeordnet veranschaulicht sind. In noch anderen Ausführungsformen können sich Anteile des RAM 116 und des ROM 118 sowohl innerhalb des Controllers 102 als auch außerhalb des Controllers 102 befinden. Ferner können sich in einigen Implementierungen der Controller 102, der RAM 116 und der ROM 118 auf separaten Halbleiter-Dies befinden.
  • Zusätzlich kann das Front-End-Modul 108 eine Host-Schnittstelle 120 und eine Schnittstelle 122 zur physikalischen Schicht (PHY) enthalten, die die elektrische Schnittstelle mit dem Host oder dem Speicher-Controller der nächsten Ebene schaffen. Die Wahl des Typs der Host-Schnittstelle 120 kann von dem verwendeten Typ des Datenspeichers abhängen. Beispiele der Typen der Host-Schnittstelle 120 können SATA, SATA Express, SAS, Faserkanal, USB, PCIe und NVMe enthalten, sind aber nicht auf diese eingeschränkt. Die Host-Schnittstelle 120 kann typischerweise die Übertragung von Daten, Steuersignalen und Zeitsteuerungssignalen fördern.
  • Das Back-End-Modul 110 kann eine Fehlerkorrekturcode-Maschine (ECC-Maschine) oder ein Fehlerkorrekturcode-Modul (ECC-Modul) 124 enthalten, die bzw. das die von dem Host empfangenen Datenbytes codiert und die von dem (den) nicht flüchtigen Datenspeicher-Die(s) 104 gelesenen Datenbytes decodiert und an diesen eine Fehlerkorrektur ausführt. Das Back-End-Modul 110 kann außerdem eine Befehls-Ablaufsteuerung 126 enthalten, die Befehlsfolgen, wie z. B. Programmier-, Lese- und Löschbefehlsfolgen, erzeugt, die zu dem (den) nichtflüchtigen Datenspeicher-Die(s) zu übertragen sind. Zusätzlich kann das Back-End-Modul 110 ein RAID-Modul (Modul einer redundanten Anordnung unabhängiger Laufwerke) 128 enthalten, das die Erzeugung der RAID-Parität und die Rückgewinnung schadhafter Daten managt. Die RAID-Parität kann als eine zusätzliche Ebene des Integritätsschutzes für die Daten verwendet werden, die in das nichtflüchtige Datenspeichersystem 100 geschrieben werden. In einigen Fällen kann das RAID-Modul 128 ein Teil der ECC-Maschine 124 sein. Eine Datenspeicherschnittstelle 130 stellt die Befehlsfolgen dem (den) nichtflüchtigen Datenspeicher-Die(s) 104 bereit und empfängt Statusinformationen von dem (den) nichtflüchtigen Datenspeicher-Die(s) 104. Zusammen mit den Befehlsfolgen und den Statusinformationen können die Daten, die in den (die) nichtflüchtigen Datenspeicher-Die(s) zu programmieren sind und aus dem (den) nichtflüchtigen Datenspeicher-Die(s) zu lesen sind, durch die Datenspeicherschnittstelle 130 übertragen werden. In einer Ausführungsform kann die Datenspeicherschnittstelle eine Schnittstelle mit doppelter Datenrate (DDR-Schnittstelle) und/oder eine Schnittstelle des Toggle-Modus 200, 400, 800 oder höher sein. Eine Steuerschicht 132 kann den Gesamtbetrieb des Back-End-Moduls 110 steuern.
  • Zusätzliche Module des nichtflüchtigen Datenspeichersystems 100, die in 2A veranschaulicht sind, können eine Medienmanagementschicht 138 enthalten, die den Verschleißausgleich der Datenspeicherzellen des nichtflüchtigen Datenspeicher-Dies 104 ausführt, das Adressenmanagement ausführt und die Faltungsoperationen fördert, wie im Folgenden ausführlicher beschrieben wird. Das nichtflüchtige Datenspeichersystem 100 kann außerdem andere diskrete Komponenten 140, wie z. B. externe elektrische Schnittstellen, externen RAM, Widerstände, Kondensatoren oder andere Komponenten, die mit dem Controller 102 eine Schnittstelle bilden können, enthalten. In alternativen Ausführungsformen sind eines oder mehrerer des RAID-Moduls 128, der Medienmanagementschicht 138 und des Puffermanagements-/Bus-Controllers 114 optionale Komponenten, die sich nicht notwendigerweise in dem Controller 102 befinden können.
  • 2B ist ein Blockschaltplan, der beispielhafte Komponenten eines Datenspeicher-Dies 104 ausführlicher veranschaulicht. Der Datenspeicher-Die 104 kann eine Datenspeicher-Zellenstruktur 142 enthalten, die mehrere Datenspeicherzellen oder Datenspeicherelemente enthält. Es kann irgendein geeigneter Typ eines Datenspeichers für die Datenspeicherzellen 142 verwendet werden. Als Beispiele kann der Datenspeicher ein dynamischer Schreib-Lese-Speicher („DRAM“) oder ein statischer Schreib-Lese-Speicher („SRAM“), ein nichtflüchtiger Datenspeicher, wie z. B. ein Widerstands-Schreib-Lese-Speicher („ReRAM“), ein elektrisch löschbarer programmierbarer Festwertspeicher („EEPROM“), ein Flash-Datenspeicher (der außerdem als eine Teilmenge des EEPROM betrachtet werden kann), ein ferroelektrischer Schreib-Lese-Speicher („FRAM“) und ein magnetoresistiver Schreib-Lese-Speicher („MRAM“), und andere Halbleiterelemente, die Informationen speichern können, sein. Jeder Typ des Datenspeichers kann andere Konfigurationen aufweisen. Die Flash-Datenspeichervorrichtungen können z. B. in einer NAND- oder in einer NOR-Konfiguration konfiguriert sein.
  • Der Datenspeicher kann aus passiven und/oder aktiven Elementen in irgendwelchen Kombinationen ausgebildet sein. Als nicht einschränkendes Beispiel enthalten die passiven Halbleiter-Datenspeicherelemente ReRAM-Vorrichtungselemente, die in einigen Ausführungsformen ein den spezifischen elektrischen Widerstand wechselndes Speicherelement, wie z. B. eine Anti-Sicherung, ein Phasenänderungsmaterial usw., und optional ein Steuerungselement, wie z. B. eine Diode, usw. enthalten. Ferner enthalten als ein nicht einschränkendes Beispiel aktive Halbleiter-Datenspeicherelemente EEPROM- und Flash-Datenspeichervorrichtungselemente, die in einigen Ausführungsformen Elemente enthalten, die einen Ladungsspeicherbereich enthalten, wie z. B. ein schwebendes Gate, leitfähige Nanopartikel oder ein dielektrisches Ladungsspeichermaterial.
  • Mehrere Datenspeicherelemente können konfiguriert sein, so dass sie in Reihe geschaltet sind oder so dass jedes Element einzeln zugänglich ist. Als ein nicht einschränkendes Beispiel enthalten die Flash-Datenspeichervorrichtungen in einer NAND-Konfiguration (NAND-Datenspeicher) typischerweise in Reihe geschaltete Datenspeicherelemente. Eine NAND-Datenspeicheranordnung kann so konfiguriert sein, dass die Anordnung aus mehreren Ketten des Datenspeichers zusammengesetzt ist, wobei eine Kette aus mehreren Datenspeicherelementen zusammengesetzt ist, die eine einzige Bitleitung gemeinsam benutzen und auf die als eine Gruppe zugegriffen wird. Alternativ können die Datenspeicherelemente so konfiguriert sein, dass jedes Element einzeln zugänglich ist, z. B. eine NOR-Speicheranordnung. Die NAND- und NOR-Datenspeicherkonfigurationen sind beispielhaft, wobei die Datenspeicherelemente anderweitig konfiguriert sein können.
  • Die Halbleiter-Datenspeicherelemente, die sich innerhalb eines und/oder über einem Substrat befinden, können in zwei oder drei Dimensionen angeordnet sein, wie z. B. als eine zweidimensionale Datenspeicherstruktur oder eine dreidimensionale Datenspeicherstruktur.
  • In einer zweidimensionalen Datenspeicherstruktur sind die Halbleiter-Datenspeicherelemente in einer einzigen Ebene oder einer einzigen Datenspeichervorrichtungsebene angeordnet. Typischerweise sind in einer zweidimensionalen Datenspeicherstruktur die Datenspeicherelemente in einer Ebene (z. B. in einer x-z-Richtungs-Ebene) angeordnet, die sich im Wesentlichen parallel zu einer Hauptfläche eines Substrats erstreckt, das die Datenspeicherelemente stützt. Das Substrat kann ein Wafer sein, über oder in dem die Schicht der Datenspeicherelemente ausgebildet ist, oder kann ein Trägersubstrat sein, das an den Datenspeicherelementen befestigt wird, nachdem sie gebildet worden sind. Als ein nicht einschränkendes Beispiel kann das Substrat einen Halbleiter, wie z. B. Silicium, enthalten.
  • Die Datenspeicherelemente können in einer einzigen Datenspeichervorrichtungsebene in einer geordneten Anordnung, wie z. B. in mehreren Zeilen und/oder Spalten, angeordnet sein. Die Datenspeicherelemente können jedoch in nicht regelmäßigen oder nicht orthogonalen Konfigurationen geordnet sein. Jedes Datenspeicherelement kann zwei oder mehr Elektroden oder Kontaktleitungen, wie z. B. Bitleitungen und Wortleitungen, aufweisen.
  • Eine dreidimensionale Datenspeicheranordnung ist so angeordnet, dass die Datenspeicherelemente mehrere Ebenen oder mehrere Datenspeichervorrichtungsebenen belegen und dadurch eine Struktur in drei Dimensionen bilden (d. h., in der x-, der y- und der z-Richtung, wobei die y-Richtung im Wesentlichen zu der Hauptfläche des Substrats senkrecht ist und die x- und die z-Richtung im Wesentlichen parallel zu der Hauptfläche des Substrats sind).
  • Als ein nichteinschränkendes Beispiel kann eine dreidimensionale Datenspeicherstruktur als ein Stapel mehrerer zweidimensionaler Datenspeichervorrichtungsebenen vertikal angeordnet sein. Als ein weiteres nicht einschränkendes Beispiel kann eine dreidimensionale Datenspeicheranordnung als mehrere vertikale Säulen (z. B. Säulen, die sich im Wesentlichen senkrecht zu der Hauptfläche des Substrats, d. h., in der y-Richtung, erstrecken) angeordnet sein, wobei jede Säule mehrere Datenspeicherelemente in jeder Säule aufweist. Die Säulen können in einer zweidimensionalen Konfiguration, z. B. in einer x-z-Ebene, angeordnet sein, was zu einer dreidimensionalen Anordnung der Datenspeicherelemente mit Elementen in mehreren vertikal gestapelten Datenspeicherebenen führt. Andere Konfigurationen der Datenspeicherelemente in drei Dimensionen können außerdem eine dreidimensionale Datenspeicheranordnung bilden.
  • Für einige Datenspeicherkonfigurationen, wie z. B. einen Flash-Datenspeicher, kann eine Datenspeicherzelle der mehreren Datenspeicherzellen 142 ein Transistor mit schwebendem Gate (FGT) sein. 3 zeigt einen schematischen Stromlaufplan eines beispielhaften FGT 300. Der FGT 300 kann eine Source 302, einen Drain 304, ein Steuer-Gate 306, ein schwebendes Gate 308 und ein Substrat 310 enthalten. Das schwebende Gate 308 kann von einem Isolator oder einem isolierenden Material umgeben sein, der bzw. das es unterstützt, die Ladung in dem schwebenden Gate 308 zu halten. Das Vorhandensein oder Fehlen von Ladungen innerhalb des schwebenden Gates 308 kann eine Verschiebung einer Schwellenspannung des FGT verursachen, die verwendet wird, um die Logikpegel zu unterscheiden. Für jede gegebene Ladung, die in dem schwebenden Gate 308 gespeichert ist, tritt ein entsprechender Drain-Source-Leitungsstrom ID bezüglich einer festen Steuer-Gate-Spannung VCG , die an das Steuer-Gate 306 angelegt ist, auf. Zusätzlich kann der FGT 300 zugeordnete Bereichsladungen aufweisen, die auf sein schwebendes Gate 308 programmierbar sein können, die ein entsprechendes Schwellenspannungsfenster oder ein entsprechendes Leitungsstromfenster definieren. In dieser Weise kann die Schwellenspannung des FGT die in der Datenspeicherzelle gespeicherten Daten angeben.
  • 4 ist eine graphische Darstellung, die vier Kurven 402, 404, 406, 408 des durch den FGT 300 gezogenen Drain-Source-Stroms ID als eine Funktion einer Steuer-Gate-Spannung VCG , die an das Steuer-Gate 306 angelegt ist, zeigt. Jede Kurve 402-408 entspricht einer bzw. einem entsprechenden von vier verschiedenen Ladungen oder Leistungspegeln Q1, Q2, Q3, Q4, die das schwebende Gate 308 zu irgendeinem gegebenen Zeitpunkt selektiv speichern kann. Anders dargelegt, die vier Kurven 402-408 repräsentieren vier mögliche Ladungspegel, die in das schwebende Gate 308 des FGT 300 programmiert sein können, die jeweils vier möglichen Datenspeicherzuständen entsprechen. In der beispielhaften graphischen Darstellung in 4 erstreckt sich das Schwellenspannungsfenster einer Population von FGTs von 0,5 Volt (V) bis 3,5 V. Es sind sieben mögliche Datenspeicherzustände „0“, „1“, „2“, „3“, „4“, „5“ und „6“ definiert oder erstrecken sich über das Schwellenspannungsfenster, wobei sie jeweils einen gelöschten Zustand und sechs programmierte Zustände repräsentieren. Die verschiedenen Zustände können durch das Partitionieren des Schwellenspannungsfensters in sechs Bereiche von 0,5-V-Intervallen abgegrenzt werden. Der FGT 300 kann sich gemäß der in seinem schwebenden Gate 308 gespeicherten Ladung und in Übereinstimmung damit, wo sein Drain-Source-Strom ID einen Bezugsstrom IREF schneidet, in einem der Zustände befinden. Ein FGT ist z. B. programmiert, um die Ladung Q1 im Datenspeicherzustand „1“ zu speichern, weil seine Kurve 402 den Bezugsstrom IREF in einem Bereich des Schwellenspannungsbereichs schneidet, der durch die Steuer-Gate-Spannung VCG in einem Bereich von 0,5 V bis 1,0 V abgegrenzt ist. Je mehr Datenspeicherzustände der FGT programmiert ist zu speichern, desto feiner sind die Bereiche unterteilt, die das Schwellenspannungsfenster definieren. In einigen beispielhaften Konfigurationen kann sich das Schwellenspannungsfenster von -1,5 V bis 5 V erstrecken, was eine maximale Breite von 6,5 V bereitstellt. Falls der FGT 300 in irgendeinen von sechzehn möglichen Zuständen programmiert sein kann, kann jeder Zustand einen jeweiligen Bereich belegen, der 200 Millivolt (mV) bis 300 mV überspannt. Je höher die Auflösung des Schwellenspannungsfensters ist (d. h., mehr Zustände, in die der FGT 300 programmiert werden kann), desto höher ist die Genauigkeit, die bei den Programmier- und Leseoperationen erforderlich ist, um die Daten erfolgreich zu lesen und zu schreiben. Im Folgenden wird eine weitere Beschreibung der Datenspeicherzustände und Schwellenspannungen bezüglich der Programmier-, Programmier-Verifizier- und Leseoperationen ausführlicher bereitgestellt.
  • In 5A können die Datenspeicherzellen 142 in einer Anzahl N von Blöcken organisiert sein, die sich von einem ersten Block 1 bis zu einem N-ten Block N erstrecken. In 5B ist für einige beispielhafte Konfigurationen die Anzahl N von Blöcken in mehreren Ebenen organisiert. 5B zeigt eine beispielhafte Konfiguration, in der die Blöcke in zwei Ebenen, einschließlich einer ersten Ebene Ebene 0 und einer zweiten Ebene Ebene 1, organisiert sind. Es ist gezeigt, dass jede Ebene eine Anzahl M von Blöcken enthält, die sich von einem ersten Block Block 1 bis zu einem M-ten Block Block M erstrecken. Die in verschiedenen Ebenen gespeicherten Daten können gleichzeitig oder unabhängig abgetastet werden.
  • Für die Konfigurationen, in denen die Datenspeicherzellen in einer zweidimensionalen Anordnung organisiert sind, können die Datenspeicherzellen in einer matrixähnlichen Struktur von Zeilen und Spalten in jedem der Blöcke konfiguriert sein. An dem Schnittpunkt einer Zeile und einer Spalte befindet sich eine Datenspeicherzelle. Eine Spalte von Datenspeicherzellen wird als eine Kette bezeichnet, wobei die Datenspeicherzellen in einer Kette elektrisch in Reihe geschaltet sind. Eine Zeile von Datenspeicherzellen wird als eine Seite bezeichnet. Wenn die Datenspeicherzellen FGTs sind, können die Steuer-Gates der FGTs in einer Seite oder Zeile elektrisch miteinander verbunden sein.
  • Zusätzlich enthält jeder der Blöcke Wortleitungen und Bitleitungen, die mit den Datenspeicherzellen verbunden sind. Jede Seite der Datenspeicherzellen ist an eine Wortleitung gekoppelt. Wenn die Datenspeicherzellen FGTs sind, kann jede Wortleitung an die Steuer-Gates der FGTs in einer Seite gekoppelt sein. Zusätzlich ist jede Kette von Datenspeicherzellen an eine Bitleitung gekoppelt. Ferner kann eine einzige Kette mehrere Wortleitungen überspannen, wobei die Anzahl der Datenspeicherzellen in einer Kette gleich der Anzahl von Seiten in einem Block sein kann.
  • 6 ist ein schematischer Stromlaufplan wenigstens eines Abschnitts einer beispielhaften zweidimensionalen Flash-Datenspeicheranordnung 600 des NAND-Typs, die wenigstens einen Anteil der mehreren Datenspeicherzellen 142 repräsentieren kann. Die Datenspeicheranordnung 600 kann z. B. für eine einzige Ebene von Blöcken in einem Datenspeicher-Die 104 repräsentativ sein. Die Datenspeicheranordnung 600 kann eine Anzahl N von Blöcken 6020 bis 602N-1 enthalten. Jeder Block 602 enthält eine Anzahl P von Ketten von FGTs 604, wobei jede Kette an eine entsprechende einer Anzahl P von Bitleitungen BL0 bis BLP-1 gekoppelt ist. Zusätzlich enthält jeder Block 602 eine Anzahl M von Seiten von FGTs 604, wobei jede Seite an eine entsprechende einer Anzahl M von Wortleitungen WL0 bis WLM-1 gekoppelt ist. Jeder i-te, j-te FGT(i,j) eines gegebenen Blocks 602 ist mit einer i-ten Wortleitung WLi und einer j-ten Bitleitung BLj des gegebenen Blocks verbunden. Wie in 6 gezeigt ist, werden die Bitleitungen BL0 bis BLP-1 zwischen den Blöcken 6020 bis 602N-1 gemeinsam benutzt, die jene sein können, die zwischen den Blöcken, wie z. B. den Blöcken innerhalb derselben Ebene, gemeinsam benutzt werden.
  • Innerhalb jedes Blocks 602 ist jede Kette an einem Ende mit einem zugeordneten Drain-Auswahl-Gate-Transistor 606 verbunden, wobei jede Kette über den zugeordneten Drain-Auswahl-Gate-Transistor 606 mit ihrer zugeordneten Bitleitung BL gekoppelt ist. Das Schalten der Drain-Auswahl-Gate-Transistoren 6060 bis 606P-1 kann unter Verwendung einer Drain-Auswahl-Gate-Vorspannungsleitung SGD gesteuert werden, die eine Drain-Auswahl-Gate-Vorspannung VSGD zuführt, um die Drain-Auswahl-Transistoren 6060 bis 606P-1 ein- und auszuschalten. Zusätzlich ist innerhalb jedes Blocks 602 jede Kette an ihrem anderen Ende mit einem zugeordneten Source-Auswahl-Gate-Transistor 608 gekoppelt, wobei jede Kette über den zugeordneten Source-Auswahl-Gate-Transistor 608 an eine gemeinsame Source-Leitung SL gekoppelt ist. Das Schalten der Source-Auswahl-Gate-Transistoren 6080 bis 608P-1 kann unter Verwendung einer Source-Auswahl-Gate-Vorspannungsleitung SGS gesteuert werden, die eine Source-Auswahl-Gate-Vorspannung VSGS zuführt, um die Source-Auswahl-Transistoren 6080 bis 608P-1 ein- und auszuschalten. Außerdem können in einigen Fällen außerdem Blindwortleitungen, die keine Anwenderdaten enthalten, in der Datenspeicheranordnung 600 den Source-Auswahl-Gate-Transistoren 6080 bis 608P-1 benachbart verwendet werden, obwohl dies nicht gezeigt ist. Die Blindwortleitungen können verwendet werden, um die Randwortleitungen und die FGTs von bestimmten Randeffekten abzuschirmen.
  • Eine alternative Anordnung zu einer herkömmlichen zweidimensionalen (2-D) NAND-Anordnung ist eine dreidimensionale (3-D) Anordnung. Im Gegensatz zu den 2-D-NAND-Anordnungen, die entlang einer ebenen Oberfläche eines Halbleiter-Wafers ausgebildet sind, erstrecken sich die 3-D-Anordnungen von der Wafer-Oberfläche nach oben und enthalten im Allgemeinen Stapel oder Säulen von Datenspeicherzellen, die sich nach oben erstrecken. Es sind verschiedene 3-D-Anordnungen möglich. In einer Anordnung ist eine NAND-Kette vertikal mit einem Ende (z. B. der Source) auf der Wafer-Oberfläche und dem anderen Ende (z. B. dem Drain) auf der Oberseite ausgebildet. In einer weiteren Anordnung ist eine NAND-Kette in einer U-Form ausgebildet, so dass beide Enden der NAND-Kette von der Oberseite zugänglich sind, wobei folglich die Verbindungen zwischen derartigen Ketten gefördert werden.
  • 7 zeigt ein erstes Beispiel einer NAND-Kette 701, die sich in einer vertikalen Richtung erstreckt, d. h., die sich in der z-Richtung erstreckt, die zu der x-y-Ebene des Substrats senkrecht ist. Die Datenspeicherzellen sind dort ausgebildet, wo eine vertikale Bitleitung (eine lokale Bitleitung) 703 durch eine Wortleitung (z. B. die WL0, die WL1 usw.) hindurchgeht. Eine Ladungseinfangschicht zwischen der lokalen Bitleitung und der Wortleitung speichert die Ladung, die die Schwellenspannung des Transistors beeinflusst, der durch die Wortleitung (das Gate), die an die vertikale Bitleitung (den Kanal) gekoppelt ist, ausgebildet ist, der sie umgibt. Derartige Datenspeicherzellen können durch das Bilden von Stapeln von Wortleitungen und dann das Ätzen von Datenspeicherlöchern, wo die Datenspeicherzellen gebildet werden sollen, gebildet werden. Die Datenspeicherlöcher werden dann mit einer Ladungseinfangschicht ausgekleidet und mit einem geeigneten lokalen Bitleitungs-/Kanalmaterial (mit geeigneten dielektrischen Schichten für die Isolation) gefüllt.
  • Wie bei den zweidimensionalen (ebenen) NAND-Ketten befinden sich die Auswahl-Gates 705, 707 an irgendeinem Ende der Kette, um es zu erlauben, dass die NAND-Kette selektiv mit äußeren Elementen 709, 711 verbunden oder von äußeren Elementen 709, 711 isoliert wird. Derartige äußere Elemente enthalten im Allgemeinen leitfähige Leitungen, wie z. B. gemeinsames Source-Leitungen oder Bitleitungen, die großen Anzahlen von NAND-Ketten dienen. Die vertikalen NAND-Ketten können in einer zu den ebenen NAND-Ketten ähnlichen Weise betrieben werden, wobei sowohl der Einzelebenenzellen-(SLC-) als auch der Mehrebenenzellen- (MLC-) Betrieb möglich sind. Während 7 ein Beispiel einer NAND-Zelle zeigt, die 32 in Reihe geschaltete Zellen (0-31) aufweist, kann die Anzahl der Zellen in einer NAND-Kette irgendeine geeignete Anzahl sein. Für die Klarheit sind nicht alle Zellen gezeigt. Es wird erkannt, dass zusätzliche Zellen ausgebildet sein können, wo die (nicht gezeigten) Wortleitungen 3-29 die lokale vertikale Bitleitung schneiden.
  • 8 zeigt ein zweites Beispiel einer NAND-Kette 815, die sich in einer vertikalen Richtung (der z-Richtung) erstreckt. In diesem Fall bildet die NAND-Kette 815 eine U-Form, die mit externen Elementen (der Source-Leitung „SL“ und der Bitleitung „BL“) verbunden ist, die sich auf der Oberseite der Struktur befinden. Am Boden der NAND-Kette 815 befindet sich ein steuerbares Gate (ein Rückseiten-Gate „BG“), das die beiden Flügel 816A, 816B der NAND-Kette 815 verbindet. Es sind insgesamt 64 Zellen ausgebildet, wo sich die Wortleitungen WL0-WL63 mit der vertikalen lokalen Bitleitung 817 schneiden (obwohl in anderen Beispielen andere Anzahlen von Zellen vorgesehen sein können). Die Auswahl-Gates SGS, SGD befinden sich an irgendeinem Ende der NAND-Kette 815, um die Verbindung/Isolation der NAND-Kette 815 zu steuern.
  • Die vertikalen NAND-Ketten können so angeordnet sein, dass sie in verschiedenen Weisen eine 3-D-NAND-Anordnung bilden. 9 zeigt ein Beispiel, in dem mehrere U-förmige NAND-Ketten in einem Block mit einer Bitleitung verbunden sind. In diesem Fall gibt es n separat auswählbar Sätze von Ketten (Kette 1-Kette n) in einem mit einer Bitleitung („BL“) verbundenen Block. Der Wert von „n“ kann irgendeine geeignete Zahl, z. B. 8, 12, 16, 32 oder mehr, sein. Die Orientierung der Ketten ist alternierend, wobei die ungeradzahligen Ketten ihre Source-Verbindung auf der linken Seite aufweisen, während die geradzahligen Ketten ihre Source auf der rechten Seite aufweisen. Diese Anordnung ist zweckmäßig, wobei sie aber nicht wesentlich ist und andere Muster außerdem möglich sind.
  • Die gemeinsamen Source-Leitungen „SL“ sind mit einem Ende jeder NAND-Kette (das dem Ende gegenüberliegt, das mit der Bitleitung verbunden ist) verbunden. Dies kann als das Source-Ende der NAND-Kette betrachtet werden, während das Bitleitungsende als das Drain-Ende der NAND-Kette betrachtet wird. Die gemeinsamen Source-Leitungen können so verbunden sein, dass alle Source-Leitungen für einen Block durch eine Peripherieschaltung gemeinsam gesteuert werden können. Folglich erstrecken sich die NAND-Ketten eines Blocks parallel zwischen den Bitleitungen an einem Ende und den gemeinsamen Source-Leitungen an dem anderen Ende.
  • 10A zeigt eine Datenspeicherstruktur im Querschnitt entlang der Bitleitungsrichtung (entlang der y-Richtung), in der sich die geraden vertikalen NAND-Ketten von den gemeinsamen Source-Verbindungen in dem oder in der Nähe eines Substrats zu den globalen Bitleitungen (GBL0-GBL3) erstrecken, die sich über die physischen Ebenen der Datenspeicherzellen erstrecken. Die Wortleitungen in einer gegebenen physischen Ebene in einem Block sind aus einer Schicht eines leitfähigen Materials ausgebildet. Die Datenspeicherlochstrukturen erstrecken sich durch diese Schichten des leitfähigen Materials nach unten, um die Datenspeicherzellen zu bilden, die durch die vertikalen Bitleitungen (BL0-BL3) vertikal (entlang der z-Richtung) in Reihe geschaltet sind, um die vertikalen NAND-Ketten zu bilden. Innerhalb eines gegebenen Blocks gibt es mehrere NAND-Ketten, die mit einer gegebenen globalen Bitleitung verbunden sind, (die GBL0 ist z. B. mit mehreren BL0s verbunden). Die NAND-Ketten sind in Sätze von Ketten gruppiert, die gemeinsame Auswahlleitungen gemeinsam benutzen. Folglich können z. B. die NAND-Ketten, die durch die Source-Auswahlleitung SGSO und die Drain-Auswahlleitung SGDO ausgewählt werden, als ein Satz von NAND-Ketten betrachtet werden und können als eine Kette 0 bezeichnet werden, während die NAND-Ketten, die durch die Source-Auswahlleitung SGS1 und die Drain-Auswahlleitung SGD1 ausgewählt werden, als ein weiterer Satz von NAND-Ketten betrachtet werden können und als eine Kette 1 bezeichnet werden können, wie gezeigt ist. Ein Block kann aus irgendeiner geeigneten Anzahl derartiger separat auswählbar Sätze von Ketten bestehen. Es wird erkannt, dass 10A nur Anteile der GBL0-GBL3 zeigt und dass sich diese Bitleitungen weiter in der y-Richtung erstrecken und mit zusätzlichen NAND-Ketten in dem Block und anderen Blöcken verbunden sein können. Weiterhin erstrecken sich zusätzliche Bitleitungen parallel zu den GBL0-GBL3 (z. B. an unterschiedlichen Orten entlang der x-Achse vor oder hinter dem Ort des Querschnitts nach 10A).
  • 10B veranschaulicht die separat auswählbaren Sätze von NAND-Ketten nach 10A schematisch. Es kann gesehen werden, dass in dem Anteil des gezeigten Blocks jede der globalen Bitleitungen (GBL0-GBL3) mit mehreren separat auswählbaren Sätzen von NAND-Ketten verbunden ist (die GBL0 ist z. B. mit der vertikalen Bitleitung BL0 der Kette 0 verbunden und ist außerdem mit der vertikalen Bitleitung BL0 der Kette 1 verbunden). In einigen Fällen sind die Wortleitungen aller Ketten eines Blocks elektrisch verbunden, die WL0 in der Kette 0 kann z. B. mit der WL0 der Kette 1, der Kette 2 usw. verbunden sein. Derartige Wortleitungen können als eine kontinuierliche Schicht eines leitfähigen Materials ausgebildet sein, die sich durch alle Sätze von Ketten des Blocks erstreckt. Die Source-Leitungen können außerdem für alle Ketten eines Blocks gemeinsam sein. Ein Anteil eines Substrats kann z. B. dotiert sein, um einen kontinuierlichen Leiter zu bilden, der unter einem Block liegt. Die Source- und Drain-Auswahlleitungen werden durch verschiedene Sätze von Ketten nicht gemeinsam benutzt, so dass z. B. die SGDO und die SGSO vorgespannt sein können, um die Kette 0 auszuwählen, ohne ähnlich die SGD1 und die SGS1 vorzuspannen. Folglich kann die Kette 0 einzeln ausgewählt werden (mit den globalen Bitleitungen und einer gemeinsamen Source verbunden werden), während die Kette 1 (und die anderen Sätze von Ketten) von den globalen Bitleitungen und der gemeinsamen Source isoliert bleiben. Das Zugreifen auf die Datenspeicherzellen in einem Block während der Programmier- und Leseoperationen enthält im Allgemeinen das Anlegen von Auswahlspannungen an ein Paar von Auswahlleitungen (z. B. die SGSO und die SGDO), während allen anderen Auswahlleitungen des Blocks (z. B. der SGS1 und der SGD1) Nichtauswahlspannungen zugeführt werden. Dann werden die geeigneten Spannungen an die Wortleitungen des Blocks angelegt, so dass auf eine spezielle Wortleitung in dem ausgewählten Satz von Ketten zugegriffen werden kann (z. B. eine Lesespannung an die spezielle Wortleitung angelegt ist, während an die anderen Wortleitungen Lesedurchgangsspannungen angelegt sind). Die Löschoperationen können auf einen gesamten Block (alle Sätze von Ketten in einem Block) anstatt auf einen speziellen Satz von Ketten in einem Block angewendet werden.
  • 10C zeigt einen separat auswählbaren Satz von NAND-Ketten, die Kette 0, nach den 10A-B in einem Querschnitt entlang der X-Z-Ebene. Es kann gesehen werden, dass jede globale Bitleitung (GBL0-GBLm) mit einer vertikalen NAND-Kette (einer vertikalen Bitleitung BL0-BLm) in der Kette 0 verbunden ist. Die Kette 0 kann durch das Anlegen geeigneter Spannungen an die Auswahlleitungen SGDO und SGSO ausgewählt werden. Andere Sätze von Ketten sind ähnlich an unterschiedlichen Orten entlang der Y-Richtung mit den globalen Bitleitungen (GBL0-GBLm) und mit unterschiedlichen Auswahlleitungen, die Nichtauswahlspannungen empfangen können, wenn die Kette 0 ausgewählt ist, verbunden.
  • Zurück in 2B kann der Datenspeicher-Die 104 ferner die Lese-/Schreibschaltungen 144 enthalten, die mehrere oder eine Anzahl p von Abtastblöcken (die außerdem als die Abtastmodule oder Abtastschaltungen bezeichnet werden) 146 enthalten. Wie im Folgenden ausführlicher beschrieben wird, sind die Abtastblöcke 146 konfiguriert, um an dem Lesen oder Programmieren einer Seite der Datenspeicherzellen parallel teilzunehmen.
  • Der Datenspeicher-Die 104 kann außerdem einen Zeilenadressendecodierer 148 und einen Spaltenadressendecodierer 150 enthalten. Der Zeilenadressendecodierer 148 kann eine Zeilenadresse decodieren und eine spezielle Wortleitung in der Datenspeicheranordnung 142 auswählen, wenn Daten aus den Datenspeicherzellen 142 gelesen oder in die Datenspeicherzellen 162 geschrieben werden. Der Spaltenadressendecodierer 150 kann eine Spaltenadresse decodieren, um eine spezielle Gruppe von Bitleitungen in der Datenspeicheranordnung 142 zu den Lese-/Schreibschaltungen 144 auszuwählen.
  • Zusätzlich kann der nichtflüchtige Datenspeicher-Die 104 eine Peripherieschaltungsanordnung 152 enthalten. Die Peripherieschaltungsanordnung 152 kann eine Steuerlogik-Schaltungsanordnung 154 enthalten, die als eine Zustandsmaschine implementiert sein kann, die sowohl eine Steuerung auf dem Chip der Datenspeicheroperationen als auch Statusinformationen dem Controller 102 bereitstellt. Die Peripherieschaltungsanordnung 152 kann außerdem einen Adressendecodierer 156 auf dem Chip enthalten, der eine Adressenschnittstelle zwischen der durch den Controller 102 verwendeten Adressierung und/oder einem Host und der Hardware-Adressierung, die durch die Zeilen- und Spaltendecodierer 148, 150 verwendet wird, schafft. Zusätzlich kann die Peripherieschaltungsanordnung 152 außerdem einen flüchtigen Datenspeicher 158 enthalten. Eine beispielhafte Konfiguration des flüchtigen Datenspeichers 158 kann Auffangspeicher enthalten, obwohl andere Konfigurationen möglich sind.
  • Zusätzlich kann die Peripherieschaltungsanordnung 152 eine Leistungssteuerungs-Schaltungsanordnung 160 enthalten, die konfiguriert ist, die Spannungen für die Datenspeicheranordnung 142, einschließlich sowohl der Spannungen (einschließlich der Programmierspannungsimpulse) für die Wortleitungen, der Löschspannungen (einschließlich der Löschspannungsimpulse), der Source-Auswahl-Gate-Vorspannung VSSG für die Source-Auswahl-Gate-Vorspannungsleitung SSG, der Drain-Auswahl-Gate-Vorspannung VDSG für die Drain-Auswahl-Gate-Vorspannungsleitung DSG, einer Zellen-Source-Spannung Vcelsrc auf den Source-Leitungen SL als auch anderer Spannungen, die der Datenspeicheranordnung 142, den Lese-/Schreibschaltungen 144 einschließlich der Abtastblöcke 146 und/oder anderen Schaltungskomponenten auf dem Datenspeicher-Die 104 zugeführt werden können, zu erzeugen und zuzuführen. Die verschiedenen Spannungen, die durch die Leistungssteuerungs-Schaltungsanordnung 160 zugeführt werden, werden im Folgenden ausführlicher beschrieben. Die Leistungssteuerungs-Schaltungsanordnung 160 kann verschiedene Schaltungstopologien oder -konfigurationen enthalten, um die Spannungen auf den geeigneten Pegeln zuzuführen, um die Lese-, Schreib- und Löschoperationen auszuführen, wie z. B. Treiberschaltungen, Ladungspumpen, Bezugsspannungsgeneratoren und Impulserzeugungsschaltungen oder eine Kombination daraus. Es können andere Typen von Schaltungen, um die Spannungen zu erzeugen, möglich sein. Zusätzlich kann die Leistungssteuerungs-Schaltungsanordnung 160 mit der Steuerlogik-Schaltungsanordnung 154, den Lese-/Schreibschaltungen 144 und/oder den Abtastblöcken 146 kommunizieren und/oder durch diese gesteuert sein, um die Spannungen auf geeigneten Pegeln und zu geeigneten Zeitpunkten zuzuführen, um die Datenspeicheroperationen auszuführen.
  • Um eine Ziel-Datenspeicherzelle und insbesondere einen FGT zu programmieren, legt die Leistungssteuerungs-Schaltungsanordnung 160 eine Programmierspannung an das Steuer-Gate der Datenspeicherzelle an, wobei die Bitleitung, die mit der Ziel-Datenspeicherzelle verbunden ist, geerdet wird, was wiederum veranlasst, dass die Elektronen aus dem Kanal in das schwebende Gate injiziert werden. Während der Programmieroperation wird die Bitleitung, die mit der Ziel-Datenspeicherzelle verbunden ist, als eine ausgewählte Bitleitung bezeichnet. Umgekehrt wird eine Bitleitung, die während einer Programmieroperation nicht mit einer Ziel-Datenspeicherzelle verbunden ist, als eine nicht ausgewählte Bitleitung bezeichnet. In diesem Kontext kann sich ein Zustand der Bitleitung darauf beziehen, ob die Bitleitung ausgewählt oder nicht ausgewählt ist. Anders dargelegt, eine Bitleitung kann sich in einem von zwei Zuständen, ausgewählt oder nicht ausgewählt, befinden. Wenn sich die Elektronen in dem schwebenden Gate ansammeln, wird das schwebende Gate negativ geladen und wird die Schwellenspannung VTH der Datenspeicherzelle erhöht. Die Leistungssteuerungs-Schaltungsanordnung 160 legt die Programmierspannung VPGM an die Wortleitung an, die mit der Ziel-Datenspeicherzelle verbunden ist, damit das Steuer-Gate der Ziel-Datenspeicherzelle die Programmierspannung VPGM empfängt und damit die Datenspeicherzelle programmiert wird. Wie vorher beschrieben worden ist, benutzt in einem Block eine Datenspeicherzelle in jeder der NAND-Ketten dieselbe Wortleitung gemeinsam. Während einer Programmieroperation wird die Wortleitung, die mit einer Ziel-Datenspeicherzelle verbunden ist, als eine ausgewählte Wortleitung bezeichnet. Umgekehrt wird eine Wortleitung, die während einer Programmieroperation nicht mit einer Ziel-Datenspeicherzelle verbunden ist, als eine nicht ausgewählte Wortleitung bezeichnet.
  • Die 11A-11C sind graphische Darstellungen der Kurven der Schwellenspannungsverteilung für verschiedene Anzahlen von Bits, die in den Datenspeicherzellen gespeichert sind. Die Kurven der Schwellenspannungsverteilung sind für die Schwellenspannung VTH als eine Funktion der Anzahl der Datenspeicherzellen graphisch dargestellt. 11A zeigt die Kurven der Schwellenspannungsverteilung für die Datenspeicherzellen, die programmiert sind, um zwei Bits der Daten zu speichern, 11B zeigt die Kurven der Schwellenspannungsverteilung für die Datenspeicherzellen, die programmiert sind, um drei Bits der Daten zu speichern, und 11C zeigt die Kurven der Spannungsverteilung für die Datenspeicherzellen, die programmiert sind, um vier Bits der Daten zu speichern. Für die Datenspeicherzellen, die programmiert sind, um andere Anzahlen von Bits als zwei, drei und vier zu speichern, können ähnliche Kurven der Schwellenspannungsverteilung erzeugt werden.
  • Zu einem gegebenen Zeitpunkt kann sich jede Datenspeicherzelle in einem speziellen von mehreren Datenspeicherzuständen (die andernfalls als ein Datenzustand bezeichnet werden) befinden. Die Datenspeicherzustände können einen gelöschten Zustand und mehrere programmierte Zustände enthalten. Entsprechend kann sich zu einem gegebenen Zeitpunkt jede Datenspeicherzelle in dem gelöschten Zustand oder in einem der mehreren programmierten Zustände befinden. Die Anzahl der programmierten Zustände entspricht der Anzahl von Bits, die die Datenspeicherzellen programmiert sind zu speichern. In 11A kann sich die Datenspeicherzelle für eine Datenspeicherzelle, die programmiert ist, um zwei Bits zu speichern, in einem gelöschten Zustand Er oder in einem von drei programmierten Zuständen A, B, C befinden. In 11B kann sich die Datenspeicherzelle für eine Datenspeicherzelle, die programmiert ist, um drei Bits zu speichern, in einem gelöschten Zustand Er oder in einem von sieben programmierten Zuständen A, B, C, D, E, F, G befinden. In 11C kann sich die Datenspeicherzelle für eine Datenspeicherzelle, die programmiert ist, um vier Bits zu speichern, in einem gelöschten Zustand Er oder in einem von fünfzehn programmierten Zuständen 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F befinden. Wie in den 11A-11C gezeigt ist, ist jede Spannungsverteilungskurve dem gelöschten Zustand oder einem der programmierten Zustände zugeordnet.
  • Zusätzlich definiert jede Kurve der Schwellenspannungsverteilung einen eindeutigen Schwellenspannungsbereich und/oder ist jede Kurve der Schwellenspannungsverteilung einem eindeutigen Schwellenspannungsbereich zugeordnet, der wiederum einen verschiedenen von mehreren vorgegebenen binären n-Bit-Werten definiert, einem eindeutigen von mehreren vorgegebenen binären n-Bit-Werten zugewiesen oder zugeordnet ist.
  • Das Bestimmen als solches, welche Schwellenspannung VTH eine Datenspeicherzelle aufweist, erlaubt, dass die Daten (d. h., die logischen Werte der Bits), die die Datenspeicherzelle speichert, bestimmt werden. Die spezifische Beziehung zwischen den in die Datenspeicherzellen programmierten Daten und den Schwellenspannungspegeln der Datenspeicherzelle hängt von dem für die Programmierung der Datenspeicherzellen verwendeten Datencodierungsschema ab. In einem Beispiel wird ein Gray-Code-Schema verwendet, um die Datenwerte den Kurven der Schwellenspannungsverteilung zuzuweisen, wie in den 11A und 11B gezeigt ist. Gemäß diesem Schema wird für die Datenspeicherzellen, die mit zwei Bits der Daten programmiert sind, der Datenwert „11“ dem Bereich der Schwellenspannungen zugewiesen, der dem gelöschten Zustand Er zugeordnet ist, wird der Datenwert „01“ dem Bereich der Schwellenspannungen zugewiesen, der dem programmierten Zustand A zugeordnet ist, wird der Datenwert „00“ dem Bereich der Schwellenspannungen zugewiesen, der dem programmierten Zustand B zugeordnet ist, und wird der Datenwert „10“ dem Bereich der Schwellenspannungen zugewiesen, der dem programmierten Zustand C zugeordnet ist. Ähnliche Beziehungen zwischen den Datenwerten und den Datenspeicherzuständen können für die Datenspeicherzellen hergestellt werden, die programmiert sind, um drei Bits, vier Bits oder andere Bits von Daten zu speichern.
  • Vor der Ausführung einer Programmieroperation, die mehrere oder eine Gruppe von Ziel-Datenspeicherzellen programmiert, können sich alle Datenspeicherzellen der Gruppe, die der Programmieroperation unterworfen werden und/oder ausgewählt sind, um in der Programmieroperation programmiert zu werden, in dem gelöschten Zustand befinden. Während der Programmieroperation kann die Leistungssteuerungs-Schaltungsanordnung 160 die Programmierspannung an eine ausgewählte Wortleitung und wiederum an die Steuer-Gates der Ziel-Datenspeicherzellen als eine Folge von Programmierspannungsimpulsen anlegen. Die Ziel-Datenspeicherzellen, die gleichzeitig programmiert werden, sind mit derselben, ausgewählten Wortleitung verbunden. In vielen Programmieroperationen vergrößert die Leistungssteuerungs-Schaltungsanordnung 160 die Größe der Programmierimpulse bei jedem aufeinanderfolgenden Impuls um eine vorgegebene Schrittgröße. Wie im Folgenden ausführlicher beschrieben wird, kann die Leistungssteuerungs-Schaltungsanordnung 160 außerdem einen oder mehrere Verifizierimpulse an das Steuer-Gate der Ziel-Datenspeicherzelle zwischen den Programmierimpulsen als einen Teil einer Programmierschleife oder einer Programmier-Verifizier-Operation anlegen. Zusätzlich kann während einer Programmieroperation die Leistungssteuerungs-Schaltungsanordnung 160 eine oder mehrere Erhöhungsspannungen an die nicht ausgewählten Wortleitungen anlegen.
  • Die Ziel-Datenspeicherzellen, die mit der ausgewählten Wortleitung verbunden sind, ändern gleichzeitig ihre Schwellenspannung, es sei denn, dass sie aus der Programmierung ausgeschlossen sind. Wenn die Programmieroperation für eine der Ziel-Datenspeicherzellen abgeschlossen ist, wird die Ziel-Datenspeicherzelle aus der weiteren Programmierung ausgeschlossen, während die Programmieroperation für die anderen Ziel-Datenspeicherzellen in anschließenden Programmierschleifen fortgesetzt wird. Außerdem kann für einige beispielhafte Programmieroperationen die Steuerlogik-Schaltungsanordnung 154 einen Zähler aufrechterhalten, der die Programmierimpulse zählt.
  • Während einer Programmieroperation, um eine Gruppe von Ziel-Datenspeicherzellen zu programmieren, wird jeder Ziel-Datenspeicherzelle gemäß den Schreibdaten, die während der Programmieroperation in die Ziel-Datenspeicherzellen programmiert werden sollen, einer der mehreren Datenspeicherzustände zugewiesen. Eine gegebene Ziel-Datenspeicherzelle wird basierend auf ihrem zugewiesenen Datenspeicherzustand entweder in dem gelöschten Zustand bleiben oder in einen von dem gelöschten Zustand verschiedenen programmierten Zustand programmiert. Wenn die Steuerlogik 154 einen Programmierbefehl von dem Controller 102 empfängt oder anderweitig bestimmt, eine Programmieroperation auszuführen, werden die Schreibdaten in den Auffangspeichern gespeichert, die in der Lese-Schreibschaltungsanordnung 144 enthalten sind. Während der Programmieroperation kann die Lese-/Schreibschaltungsanordnung 144 die Schreibdaten lesen, um den jeweiligen Datenspeicherzustand zu bestimmen, in den jede der Ziel-Datenspeicherzellen programmiert werden soll.
  • Wie im Folgenden ausführlicher beschrieben wird und wie in den 11A-11C veranschaulicht ist, ist jeder programmierte Zustand einem jeweiligen Verifizierspannungspegel Vv zugeordnet. Eine gegebene Ziel-Datenspeicherzelle ist in ihren zugeordneten Datenspeicherzustand programmiert, wenn sich ihre Schwellenspannung VTH über der Verifizierspannung Vv befindet, die dem Datenspeicherzustand zugeordnet ist, der dieser Ziel-Datenspeicherzelle zugewiesen ist. Solange wie sich die Schwellenspannung VTH der gegebenen Ziel-Datenspeicherzelle unter der zugeordneten Verifizierspannung Vv befindet, kann das Steuer-Gate der Ziel-Datenspeicherzelle einem Programmierimpuls unterworfen werden, um die Schwellenspannung VTH der Ziel-Datenspeicherzelle zu erhöhen, so dass sie sich innerhalb des Schwellenspannungsbereichs befindet, der dem Datenspeicherzustand zugeordnet ist, der der gegebenen Ziel-Datenspeicherzelle zugewiesen ist. Wenn alternativ die Schwellenspannung VTH der gegebenen Ziel-Datenspeicherzelle über den zugeordneten Verifizierspannungspegel Vv zunimmt, dann kann die Programmierung für die gegebene Ziel-Datenspeicherzelle abgeschlossen sein. Wie im Folgenden ausführlicher beschrieben wird, kann ein Abtastblock 146 an einer Programmier-Verifizier-Operation teilnehmen, die bestimmt, ob die Programmierung für eine gegebene Datenspeicherzelle abgeschlossen ist.
  • Wie vorher erwähnt worden ist, können die einer Programmieroperation unterworfenen Ziel-Datenspeicherzellen außerdem einer Verifizieroperation unterworfen werden, die bestimmt, wann die Programmierung für jede der Ziel-Datenspeicherzellen abgeschlossen ist. Die Verifizieroperation wird zwischen den Programmierimpulsen ausgeführt, wobei daher die Programmieroperation und die Verifizieroperation in einer abwechselnden oder Schleifenweise ausgeführt werden. Die Kombination aus der Programmieroperation und der Verifizieroperation wird als eine Programmier-Verifizier-Operation bezeichnet. Entsprechend enthält eine Programmier-Verifizier-Operation mehrere Programmieroperation und mehrere Verifizieroperationen, die abwechselnd ausgeführt werden. Das heißt, eine Programmier-Verifizier-Operation enthält eine Programmieroperation, gefolgt von einer Verifizieroperation, gefolgt von einer weiteren Programmieroperation, gefolgt von einer weiteren Verifizieroperation, usw., bis die Programmier-Verifizier-Operation keine weiteren Programmier- oder Verifizieroperationen aufweist, die auszuführen sind. Zusätzlich enthält eine einzige Programmieroperation einer Programmier-Verifizier-Operation, dass die Leistungssteuerungs-Schaltungsanordnung 160 einen oder mehrere Programmierimpulse der ausgewählten Wortleitung für diese einzige Programmieroperation zuführt, während eine einzige Verifizieroperation einer Programmier-Verifizier-Operation enthält, dass die Leistungssteuerungs-Schaltungsanordnung 160 einen oder mehrere Verifizierimpulse der ausgewählten Wortleitung für diese einzige Programmieroperation zuführt. Entsprechend kann eine Programmier-Verifizier-Operation enthalten, dass die Leistungssteuerungs-Schaltungsanordnung 160 einen Impulszug oder eine Folge von Spannungsimpulsen der ausgewählten Wortleitung zuführt, wobei der Impulszug einen oder mehrere Programmierimpulse, gefolgt von einem oder mehreren Verifizierimpulsen, gefolgt von einem oder mehreren Programmierimpulsen, gefolgt von einem oder mehreren Verifizierimpulsen usw. enthält, bis der Programmier-Verifizier-Prozess keine weiteren Programmier- oder Verifizierimpulse aufweist, die die Leistungssteuerungs-Schaltungsanordnung 160 der ausgewählten Wortleitung zuführt.
  • Eine Programmier-Verifizier-Operation ist abgeschlossen, wenn der Verifizieranteil der Programmier-Verifizier-Operation identifiziert, dass alle Datenspeicherzellen auf ihre zugewiesenen Schwellenspannungen VTH programmiert worden sind. Wie erwähnt worden ist, verifiziert oder bestimmt der Verifizierprozess, dass eine gegebene Ziel-Datenspeicherzelle fertig programmiert ist, wenn der Verifizierprozess bestimmt, dass die Schwellenspannung der Ziel-Datenspeicherzelle über den Verifizierspannungspegel Vv zugenommen hat, der dem Datenspeicherzustand zugeordnet ist, in den die Zielzelle programmiert werden soll.
  • Für einige beispielhafte Programmier-Verifizier-Operationen werden alle Ziel-Datenspeicherzellen, die einer Programmier-Verifizier-Operation unterworfen werden, gleichzeitig keiner einzelnen Verifizieroperation unterworfen. Alternativ werden für eine einzelne Verifizieroperation nur jene Ziel-Datenspeicherzellen, die dem gleichen Datenspeicherzustand zugewiesen sind, einer Verifizieroperation unterworfen. Für eine einzelne Verifizieroperation werden die Ziel-Datenspeicherzellen, die der einzelnen Verifizieroperation unterworfen werden, als ausgewählte Datenspeicherzellen oder ausgewählte Ziel-Datenspeicherzellen bezeichnet, während die Ziel-Datenspeicherzellen, die keiner einzelnen Verifizieroperation unterworfen werden, als die nicht ausgewählten Datenspeicherzellen oder die nicht ausgewählten Ziel-Datenspeicherzellen bezeichnet werden. Gleichermaßen werden für eine Gruppe von Bitleitungen, die mit den Ziel-Datenspeicherzellen einer Programmier-Verifizier-Operation verbunden sind, die Bitleitungen, die mit den ausgewählten Datenspeicherzellen für eine einzelne Verifizieroperation verbunden sind, als die ausgewählten Bitleitungen bezeichnet, während die Bitleitungen, die mit den nicht ausgewählten Datenspeicherzellen für eine einzelne Verifizieroperation verbunden sind, als die nicht ausgewählten Bitleitungen bezeichnet werden. In diesem Kontext kann sich ein Zustand der Bitleitung darauf beziehen, ob die Bitleitung ausgewählt oder nicht ausgewählt ist. Anders dargelegt, eine Bitleitung kann sich in einem von zwei Zuständen, ausgewählt oder nicht ausgewählt, befinden. Für jede der Verifizieroperationen kann die Leistungssteuerungs-Schaltungsanordnung 160 oder irgendeine Kombination aus der Leistungssteuerungs-Schaltungsanordnung 160, der Lese-/Schreibschaltungsanordnung 144 und den Abtastblöcken 146 Spannungen auf geeigneten Pegeln den ausgewählten und den nicht ausgewählten Wortleitungen und den ausgewählten und den nicht ausgewählten Bitleitungen zuführen, damit eine Verifizieroperation für die ausgewählten Datenspeicherzellen der der Programmier-Verifizier-Operation unterworfenen Ziel-Datenspeicherzellen ausgeführt wird. Für die Klarheit und wenn es nicht anderweitig spezifiziert ist, wird hier die Kombination aus der Leistungssteuerungs-Schaltungsanordnung 160, der Lese-/Schreibschaltungsanordnung 144 und den Abtastblöcken 146, die verwendet wird, um die ausgewählten und die nicht ausgewählten Wortleitungen und Bitleitungen während einer gegebenen Datenspeicheroperation (z. B. einer Programmieroperation, einer Verifizieroperation, einer Programmier-Verifizier-Operation, einer Leseoperation oder einer Löschoperation) auf geeignete Pegel vorzuspannen, gemeinsam als eine Spannungsversorgungs-Schaltungsanordnung bezeichnet. Die Spannungsversorgungs-Schaltungsanordnung kann auf die Leistungssteuerungs-Schaltungsanordnung 160, die Abtastblock-Schaltungsanordnung 146, andere Schaltungskomponenten der Lese-/Schreibschaltungsanordnung 144 oder irgendeine Kombination daraus verweisen.
  • Für die Ausführung einer Verifizieroperation in einem Block kann die Spannungsversorgungs-Schaltungsanordnung in Reaktion auf die Spannungsversorgungs-Schaltungsanordnung, die Spannungen auf geeigneten Pegeln auf der gemeinsamen Source-Leitung SL und den Bitleitungen zuführt, eine Drain-Auswahl-Gate-Vorspannung VSGD auf der Drain-Auswahl-Gate-Vorspannungsleitung SGD den Steuer-Gates der Drain-Auswahl-Gate-Transistoren (z. B. der Transistoren 606 nach 6) und eine Source-Auswahl-Gate-Vorspannung VSGS auf der Source-Auswahl-Gate-Vorspannungsleitung SGS den Steuer-Gate der Drain-Auswahl-Gate-Transistoren (z. B. der Transistoren 608 nach 6) auf Pegeln zuführen, die die Drain-Auswahl-Gate-Transistoren und die Source-Auswahl-Gate-Transistoren einschalten.
  • Zusätzlich führt die Spannungsversorgungs-Schaltungsanordnung eine Source-Leitungsspannung auf einem Zellen-Source-Spannungspegel Vcelsrc, der andernfalls als die Zellen-Source-Spannung Vcelsrc bezeichnet wird, auf der gemeinsamen Source-Leitung SL zu. Ferner spannt die Spannungsversorgungs-Schaltungsanordnung die Drain-Seite der ausgewählten Bitleitungen mit einer hohen Versorgungsspannung VHSA vor, deren Größe höher als die Zellen-Source-Spannung Vcelsrc ist. Der Unterschied zwischen der hohen Versorgungsspannung VHSA und dem Zellen-Source-Spannungspegel Vcelsrc kann groß genug sein, um es in dem Fall, in dem die ausgewählte Ziel-Datenspeicherzelle eine Schwellenspannung VTH aufweist, die ihr erlaubt, einen Strom zu leiten, zu erlauben, dass ein Strom von der Drain-Seite zu der Source-Seite einer Kette fließt, die die ausgewählte Ziel-Datenspeicherzelle enthält. Während einer Verifizieroperation kann eine ausgewählte Datenspeicherzelle in Abhängigkeit von der Schwellenspannung VTH der ausgewählten Datenspeicherzelle im Allgemeinen als vollständig leitend, geringfügig leitend oder nichtleitend charakterisiert werden. Außerdem spannt die Spannungsversorgungs-Schaltungsanordnung die Drain-Seite der nicht ausgewählten Bitleitungen auf die Zellen-Source-Spannung Vcelsrc vor. Durch das Vorspannen der Drain-Seite und der Source-Seite der nicht ausgewählten Bitleitungen auf die Zellen-Source-Spannung Vcelsrc erlaubt der Spannungsunterschied zwischen den Spannungen der Drain-Seite und der Source-Seite nicht, dass ein Strom durch die mit der nicht ausgewählten Bitleitung verbundene NAND-Kette fließt. Ferner spannt die Spannungsversorgungs-Schaltungsanordnung die nicht ausgewählten Wortleitungen und wiederum die Steuer-Gates der an die nicht ausgewählten Wortleitungen gekoppelten FGTs auf eine Lesespannung Vread vor. Die Lesespannung ist hoch genug, um zu veranlassen, dass die an die nicht ausgewählten Wortleitungen gekoppelten FGTs ungeachtet ihrer Schwellenspannung VTH einen Strom leiten. Zusätzlich spannt die Spannungsversorgungs-Schaltungsanordnung die ausgewählte Wortleitung mit einer Steuer-Gate-Bezugsspannung VCGRV vor, die sich in der Form eines oder mehrerer Verifizierimpulse befinden kann, wie vorher beschrieben worden ist. Die Steuer-Gate-Bezugsspannung VCGRV kann für die Verifikation der Ziel-Datenspeicherzellen verschiedener Datenspeicherzustände verschieden sein. Die Spannungsversorgungs-Schaltungsanordnung kann z. B. eine andere Steuer-Gate-Bezugsspannung VCGRV (oder eine Steuer-Gate-Bezugsspannung VCGRV auf einem anderen Pegel) zuführen, wenn die Ziel-Datenspeicherzellen verifiziert werden, die in den Zustand A programmiert sind, als wenn die Ziel-Datenspeicherzellen verifiziert werden, die in den Zustand B programmiert sind, usw.
  • Sobald die Spannungsversorgungs-Schaltungsanordnung die Spannungen den ausgewählten und den nicht ausgewählten Wortleitungen und Bitleitungen und den Drain-Auswahl-Gate-Transistoren, den Source-Auswahl-Gate-Transistoren, der Drain-Auswahl-Gate-Vorspannungsleitung SGD und der Source-Auswahl-Gate-Vorspannungsleitung SGS zuführt, kann ein Abtastblock eine Abtastoperation ausführen, die identifiziert, ob eine ausgewählte Ziel-Datenspeicherzelle leitend ist und wiederum ausreichend programmiert ist. Weitere Einzelheiten des Abtastoperationsabschnitts der Verifizieroperation werden im Folgenden ausführlicher beschrieben.
  • Wie vorher beschrieben worden ist, kann die Schwellenspannung VTH einer Datenspeicherzelle den Datenwert der Daten identifizieren, den sie speichert. Für eine gegebene Leseoperation in einem Block wird eine Datenspeicherzelle, aus der die Daten gelesen werden sollen, als eine ausgewählte Datenspeicherzelle bezeichnet, während eine Datenspeicherzelle, aus der die Daten nicht gelesen werden sollen, als eine nicht ausgewählte Datenspeicherzelle bezeichnet wird. Wenn die Daten aus einer Seite von Datenspeicherzellen für eine spezielle Leseoperation gelesen werden sollen, sind daher diese Datenspeicherzellen in der Seite die ausgewählten Datenspeicherzellen, während die Datenspeicherzellen des Blocks, die kein Teil der Seite sind, die nicht ausgewählten Datenspeicherzellen sind. Zusätzlich wird eine Wortleitung, die mit der Seite der ausgewählten Datenspeicherzellen verbunden ist, als die ausgewählte Wortleitung bezeichnet, während die anderen Wortleitungen des Blocks als die nicht ausgewählten Wortleitungen bezeichnet werden.
  • Während einer Leseoperation, um die in den Ziel-Datenspeicherzellen einer Seite gespeicherten Daten zu lesen, können die Abtastblöcke 146 konfiguriert sein, um eine Abtastoperation auszuführen, die abtastet, ob durch die Bitleitungen, die mit den Ziel-Datenspeicherzellen der Seite verbunden sind, ein Strom fließt. Die Spannungsversorgungs-Schaltungsanordnung kann basierend auf der Schwellenspannung VTH der Ziel-Datenspeicherzellen den ausgewählten und den nicht ausgewählten Wortleitungen Spannungen auf geeigneten Pegeln zuführen, die verursachen, dass ein Strom fließt oder nicht fließt. Für einige Konfigurationen kann der Pegel der den ausgewählten Wortleitungen zugeführten Spannung in Abhängigkeit von den Zuständen der Datenspeicherzellen variieren.
  • Die Spannungsversorgungs-Schaltungsanordnung kann außerdem die Bitleitungen vorspannen, so dass die hohe Versorgungsspannung VHSA an die Drain-Seite der Bitleitungen angelegt ist und die Zellen-Source-Spannung Vcelsrc an die Source-Seite der Bitleitungen angelegt ist, um es zu erlauben, dass der Strom fließt, vorausgesetzt, dass die Schwellenspannung VTH der ausgewählten Datenspeicherzelle ihn erlaubt. Für einige beispielhafte Lesekonfigurationen kann der Abtastblock 146 eine Abtastoperation für weniger als alle der Datenspeicherzellen einer Seite ausführen. Für derartige Konfigurationen werden die Ziel-Datenspeicherzellen der Seite, die einer gegebenen Abtastoperation unterworfen werden und/oder die für eine gegebene Abtastoperation ausgewählt sind, als ausgewählte Datenspeicherzellen oder ausgewählte Ziel-Datenspeicherzellen bezeichnet. Umgekehrt werden die Ziel-Datenspeicherzellen der Seite, die der Abtastoperation nicht unterworfen werden und/oder nicht für die Abtastoperation ausgewählt sind, als nicht ausgewählte Datenspeicherzellen bezeichnet. Entsprechend werden die mit den ausgewählten Ziel-Datenspeicherzellen verbundenen Bitleitungen als die ausgewählten Bitleitungen bezeichnet, während die mit den nicht ausgewählten Ziel-Datenspeicherzellen verbundenen Bitleitungen als die nicht ausgewählten Bitleitungen bezeichnet werden. In diesem Kontext kann sich ein Zustand der Bitleitung darauf beziehen, ob die Bitleitung ausgewählt oder nicht ausgewählt ist. Anders dargelegt, eine Bitleitung kann sich in einem von zwei Zuständen, ausgewählt oder nicht ausgewählt, befinden. Die Spannungsversorgungs-Schaltungsanordnung kann die Spannungen den ausgewählten und den nicht ausgewählten Wortleitungen und den ausgewählten und den nicht ausgewählten Bitleitungen auf Pegeln in verschiedenen Kombinationen und/oder in verschiedenen Folgen und/oder über verschiedene Abtastoperationen zuführen, um die Schwellenspannungen der Ziel-Datenspeicherzellen zu bestimmen, so dass die Datenwerte der Daten, die die Ziel-Datenspeicherzellen speichern, bestimmt werden können.
  • 12 ist ein Blockschaltplan einer beispielhaften Konfiguration eines Abtastblocks 1200, der für einen der Abtastblöcke 146(1) bis 146(p) nach 2B repräsentativ sein kann. Der Abtastblock 1200 kann mehrere Abtastschaltungen 1202 und mehrere Sätze von Auffangspeichern 1204 enthalten. Jede Abtastschaltung (die außerdem als eine Abtastverstärkerschaltung bezeichnet wird) 1202 kann einem entsprechenden der Auffangspeicher 1204 zugeordnet sein. Das heißt, jede Abtastschaltung 1202 kann konfiguriert sein, um mit ihrem zugeordneten Satz 1204 von Auffangspeichern zu kommunizieren und/oder eine Abtastoperation unter Verwendung der Daten ihres zugeordneten Satzes 1204 von Auffangspeichern auszuführen und/oder Daten in ihren zugeordneten Satz 1204 von Auffangspeichern zu speichern. Zusätzlich kann der Abtastblock 1200 einen Abtastschaltungs-Controller 1206 enthalten, der konfiguriert ist, den Betrieb der Abtastschaltungen 1202 und der Sätze von Auffangspeichern 1204 des Abtastblocks 1200 zu steuern. Der Abtastschaltungs-Controller 1206 kann mit der Steuerlogik 154 kommunizieren und/oder kann ein Teil der Steuerlogik 154 sein. Der Abtastschaltungs-Controller 1206 kann in Hardware oder in einer Kombination aus Hardware und Software implementiert sein. Der Abtastschaltungs-Controller 1206 kann z. B. einen Prozessor enthalten, der die in dem Datenspeicher gespeicherten Computeranweisungen ausführt, um wenigstens einige seiner Funktionen auszuführen.
  • 13 ist ein Stromlaufplan einer beispielhaften Abtastschaltung 1300, die für eine der Abtastschaltungen 1202 des Abtastblocks 1200 nach 12 repräsentativ sein kann und/oder in einem der Abtastblöcke 146 nach 2B enthalten sein kann. Zusätzlich ist die Abtastschaltung 1300 an eine zugeordnete i-te Bitleitung BL(i), die mit einer zugeordneten NAND-Kette 1302 verbunden ist, gekoppelt und konfiguriert, um den durch eine zugeordnete i-te Bitleitung BL(i), die mit einer zugeordneten NAND-Kette 1302 verbunden ist, gezogenen Strom abzutasten. Die i-te Bitleitung BL(i) kann eine von mehreren Bitleitungen sein, während die NAND-Kette 1302 eine von mehreren NAND-Ketten sein kann, die in einer Datenspeicherzellenstruktur 142 eines der Datenspeicher-Dies 104 enthalten sind.
  • Die NAND-Kette 1302 enthält eine Anzahl M von Datenspeicherzellen MC(1) bis MC(M). Für Veranschaulichungszwecke ist eine der Datenspeicherzellen MC(1) bis MC(M) als eine Ziel-Datenspeicherzelle MC(T) identifiziert. Für eine Leseoperation ist die Ziel-Datenspeicherzelle MC(T) eine Datenspeicherzelle, aus der die Daten gelesen werden sollen und für die folglich eine Abtastoperation ausgeführt wird. Für eine Verifizieroperation ist die Ziel-Datenspeicherzelle MC(T) eine Datenspeicherzelle, die in einer zugeordneten Programmier-Verifizier-Operation programmiert wird. 13 zeigt die Ziel-Datenspeicherzelle MC(T), die mit einer ausgewählten Wortleitung WL(S) verbunden ist. 13 zeigt außerdem die NAND-Kette 1302, die auf ihrer Drain-Seite einen Drain-Auswahl-Gate-Transistor 1304 enthält, der konfiguriert ist, an seinem Steuer-Gate eine Drain-Auswahl-Gate-Spannung VSGD zu empfangen, und die auf ihrer Source-Seite einen Source-Auswahl-Gate-Transistor 1306 enthält, der konfiguriert ist, an seinem Steuer-Gate eine Source-Auswahl-Gate-Spannung VSGS zu empfangen. 13 zeigt außerdem die i-te Bitleitung BL(i) und die zugeordnete NAND-Kette 1302, die auf ihrer Drain-Seite mit einem Bitleitungs-Vorspannungsknoten verbunden ist, wobei die i-te Bitleitung konfiguriert ist, mit einer Bitleitungs-Vorspannung VBL vorgespannt zu sein. Zusätzlich ist die i-te Bitleitung BL(i) mit einem Source-Masseknoten SRCGND verbunden, der mit einer zugeordneten Source-Leitung SL verbunden ist. Wie im Folgenden ausführlicher beschrieben wird, kann der Source-Masseknoten SRCGND mit der Zellen-Source-Spannung Vcelsrc vorgespannt werden.
  • Zusätzlich ist die Abtastschaltung 1300 mit einem zugeordneten Satz von Auffangspeichern 1308 verbunden und/oder steht mit einem zugeordneten Satz von Auffangspeichern 1308 in Verbindung, der für wenigstens einige der Auffangspeicher eines der Sätze von Daten-Auffangspeichern 1204 nach 12 repräsentativ sein kann. Wie in 13 gezeigt ist, kann der Satz von Auffangspeichern 1308 einen oder mehrere Daten-Auffangspeicher 1310 und einen Hilfs-Auffangspeicher 1312 enthalten. Die Daten-Auffangspeicher 1310 können konfiguriert sein, um die Daten, die in die Ziel-Datenspeicherzelle MC(T) programmiert werden sollen, oder die Daten, die aus der Ziel-Datenspeicherzelle MC(T) abgetastet werden, zu speichern. Der Hilfs-Auffangspeicher 1312 kann konfiguriert sein, um eine Auswahlspannung LAT_S an einem ersten Ausgangsknoten und eine Nichtauswahlspannung INV_S an einem zweiten Ausgangsknoten zu erzeugen und auszugeben. Die Auswahl- und Nichtauswahlspannungen LAT_S, INV_S können zueinander invers sein, was bedeutet, dass, wenn der Hilfs-Auffangspeicher 1312 eine auf einem zugeordneten hohen Spannungspegel erzeugt, er die andere auf einem zugeordneten tiefen Spannungspegel erzeugt. Der hohe Spannungspegel für die Auswahl- und Nichtauswahlspannungen LAT_S, INV_S, wie er hier verwendet wird, ist ein Spannungspegel, der n-Kanal-Metalloxid-Halbleiter-Feldeffekttransistoren (PMOS-Transistor) einschaltet und p-Kanal-Metalloxid-Halbleiter-Feldeffekttransistoren (NMOS-Transistor) ausschaltet. Zusätzlich ist der tiefe Spannungspegel für die Auswahl- und Nichtauswahlspannungen LAT_S, INV_S ein Spannungspegel, der die NMOS-Transistoren ausschaltet und der die PMOS-Transistoren einschaltet.
  • Der Abtastschaltungs-Controller 1206 kann konfiguriert sein, um ein oder mehrerer Hilfs-Auffangspeicher-Steuersignale auszugeben, um den Hilfs-Auffangspeicher 1312 zu veranlassen, die Auswahlspannung LAT_S auf ihrem hohen Spannungspegel und die Nichtauswahlspannung INV_S auf ihrem tiefen Spannungspegel zu erzeugen und auszugeben oder die Auswahlspannung LAT_S auf ihrem tiefen Spannungspegel und die Nichtauswahlspannung auf ihrem hohen Spannungspegel zu erzeugen und auszugeben. Wenn insbesondere der Abtastschaltungs-Controller 1206 für eine gegebene Abtastoperation bestimmt, dass die i-te Bitleitung BL(i) eine ausgewählte Bitleitung ist, dann kann der Abtastschaltungs-Controller 1206 das eine oder die mehreren Hilfs-Auffangspeicher-Steuersignale ausgeben, um den Hilfs-Auffangspeicher 1312 zu veranlassen, die Auswahlspannung LAT_S auf ihrem hohen Spannungspegel und die Nichtauswahlspannung INV_S auf ihrem tiefen Spannungspegel zu erzeugen und auszugeben. Wenn alternativ der Abtastschaltungs-Controller 1206 bestimmt, dass die i-te Bitleitung BL(i) eine nicht ausgewählte Bitleitung ist, dann kann der Abtastschaltungs-Controller 1206 das eine oder die mehreren Hilfs-Auffangspeicher-Steuersignale ausgeben, um den Hilfs-Auffangspeicher 1312 zu veranlassen, die Auswahlspannung LAT_S auf ihrem tiefen Spannungspegel und die Nichtauswahlspannung INV_S auf ihrem hohen Spannungspegel zu erzeugen und auszugeben.
  • Zusätzlich können die Abtastschaltung 1300, der Satz von Auffangspeichern 1308 und der Abtastschaltungs-Controller 1206 konfiguriert sein, um über mehrere Busse miteinander zu kommunizieren. Wie im Folgenden ausführlicher beschrieben wird, kann die Abtastschaltung 1300 für eine gegebene Abtastoperation konfiguriert sein, um eine Abtastergebnisspannung VSR an einem Abtastergebnisknoten SR zu erzeugen, die das Ergebnis der Abtastoperation angibt. Der Abtastergebnisknoten SR kann mit einem ersten Bus, der als ein SBUS bezeichnet wird, verbunden sein oder Teil dieses ersten Busses sein. Die Abtastschaltung 1300 kann konfiguriert sein, um die Abtastspannung VSR über den SBUS zu dem Abtastschaltungs-Controller 1206 und/oder den Auffangspeichern 1308 zu übertragen. Zusätzlich können die Auffangspeicher 1308 konfiguriert sein, um über einen zweiten Bus, der als ein LBUS bezeichnet wird, mit der Abtastschaltung 1300 und dem Abtastschaltungs-Controller 1206 zu kommunizieren. In der in 13 gezeigten beispielhaften Konfiguration sind der SBUS und der LBUS miteinander kurzgeschlossen, obwohl in anderen beispielhaften Konfigurationen ein Transistor oder eine ähnliche Schaltungsanordnung zwischen dem SBUS und dem LBUS enthalten sein kann, die den SBUS und den LBUS elektrisch verbindet und trennt. Zusätzlich kann der Abtastschaltungs-Controller 1206 konfiguriert sein, um über einen dritten Bus, der als ein DBUS bezeichnet wird, mit dem SBUS und dem LBUS zu kommunizieren. Der DBUS kann einen DSW-Transistor 1314 enthalten oder mit einem DSW-Transistor 1314 verbunden sein, der einen Gate-Anschluss aufweist, der konfiguriert ist, ein DSW-Steuersignal von dem Abtastschaltungs-Controller 1206 zu empfangen. Der Abtastschaltungs-Controller 1206 kann konfiguriert sein, um den DBUS (und sich selbst) durch die Steuerung des DSW-Transistors 1314 mit dem SBUS und dem LBUS elektrisch zu verbinden und von dem SBUS und dem LBUS elektrisch zu trennen.
  • Die Abtastschaltung 1300 kann ferner einen BLS-Transistor 1316 enthalten, der einen Gate-Anschluss, der konfiguriert ist, ein BLS-Steuersignal von dem Abtastschaltungs-Controller 1206 zu empfangen, einen Drain-Anschluss, der mit einem BLI-Knoten verbunden ist, und einen Source-Anschluss, der mit der i-ten Bitleitung BL(i) verbunden ist, aufweist. Zusätzlich kann der Abtastverstärker 1300 einen BLC-Transistor 1318 enthalten, der einen Gate-Anschluss, der konfiguriert ist, ein BLC-Steuersignal von dem Abtastschaltungs-Controller 1206 zu empfangen, einen Source-Anschluss, der an dem BLI-Knoten mit dem Drain-Anschluss des BLS-Transistors 1316 verbunden ist, und einen Drain-Anschluss, der mit einem Kommunikationsknoten COM verbunden ist, der konfiguriert ist, eine Kommunikationsspannung VCOM zu erzeugen, aufweist. Wenn der BLS-Transistor 1316 und das BLC-Steuersignal 1318 eingeschaltet sind, koppeln sie die i-te Bitleitung BL(i) an den Rest der Abtastschaltung 1300. Wenn alternativ der BLS-Transistor 1316 oder der BLC-Transistor 1318 ausgeschaltet ist, ist die i-te Bitleitung BL(i) vom Rest der Abtastschaltung 1300 elektrisch getrennt. Im Allgemeinen wird der BLS-Transistor 1316 während des Betriebs eingeschaltet gehalten, wobei der Abtastschaltungs-Controller 1206 das BLC-Steuersignal an den BLC-Transistor 1318 senden kann, um die i-te Bitleitung BL(i) mit dem Rest der Abtastschaltung 1300 elektrisch zu verbinden und von dem Rest der Abtastschaltung 1300 elektrisch zu trennen.
  • Die Abtastschaltung 1300 kann ferner einen BLX-Transistor 1320 enthalten, der einen Gate-Anschluss, der konfiguriert ist, ein BLX-Steuersignal von dem Abtastschaltungs-Controller 1206 zu empfangen, einen Source-Anschluss, der mit dem Kommunikationsknoten COM verbunden ist, und einen Drain-Anschluss, der mit einem SSRC-Knoten verbunden ist, aufweist. Wenn der BLX-Transistor 1320 eingeschaltet ist, ist er konfiguriert, um eine Bitleitungs-Vorspannung VBL dem Kommunikationsknoten COM und wiederum einem Bitleitungs-Vorspannungsknoten VBL, der die i-te Bitleitung BL(i) vorspannt, zuzuführen, vorausgesetzt, dass der BLS-Transistor 1316 und der BLC-Transistor 1318 eingeschaltet sind. Der Betrag der Bitleitungs-Vorspannung VBL kann davon abhängen, ob die i-te Bitleitung BL(i) eine ausgewählte Bitleitung oder eine nicht ausgewählte Bitleitung ist, wie im Folgenden ausführlicher beschrieben wird. Das BLX-Steuersignal ist jedoch ein globales Signal, was bedeutet, dass der Abtastschaltungs-Controller 1206 das gleiche BLX-Steuersignal an den BLX-Transistor 1320 ungeachtet dessen ausgibt, ob die i-te Bitleitung BL(i) eine ausgewählte oder eine nicht ausgewählte Bitleitung ist.
  • Die Abtastschaltung 1300 kann die Bitleitungs-Vorspannung VBL auf einem von zwei vorgegebenen Vorspannungspegeln in Abhängigkeit davon und/oder dementsprechend erzeugen, ob die i-te Bitleitung BL(i) eine ausgewählte Bitleitung oder eine nicht ausgewählte Bitleitung ist. Wenn die i-te Bitleitung BL(i) eine ausgewählte Bitleitung ist, kann die Abtastschaltung 1300 die Bitleitungs-Vorspannung VBL auf dem hohen Versorgungsspannungspegel VHSA oder einem Pegel, der der hohen Versorgungsspannung VHSA entspricht, erzeugen, während, wenn die i-te Bitleitung BL(i) eine nicht ausgewählte Bitleitung ist, die Abtastschaltung 1300 die Bitleitungs-Vorspannung VBL auf dem Zellen-Source-Spannungspegel Vcelscr oder einem Pegel, der der Zellen-Source-Spannung Vcelsrc entspricht, erzeugen.
  • Die Abtastschaltung 1300 kann einen Transistor 1322 der hohen Vorspannung enthalten, um die Bitleitungs-Vorspannung VBL mit der hohen Versorgungsspannung VHSA zu erzeugen, und kann einen Transistor 1324 der tiefen Vorspannung und einen GRS-Transistor 1326 enthalten, um die Bitleitungs-Vorspannung VBL mit der Zellen-Source-Spannung Vcelsrc zu erzeugen. Sowohl der Transistor 1322 der hohen Vorspannung als auch der Transistor 1324 der tiefen Vorspannung können einen jeweiligen Gate-Anschluss enthalten, der konfiguriert ist, die Nichtauswahlspannung INV_S zu empfangen. Der Transistor 1322 der hohen Vorspannung ist ein PMOS-Transistor, während der Transistor 1324 der tiefen Vorspannung ein NMOS-Transistor ist. Zusätzlich kann der Transistor 1322 der hohen Vorspannung einen Drain-Anschluss, der konfiguriert ist, die hohe Versorgungsspannung VHSA zu empfangen, und einen Source-Anschluss, der mit dem SSRC-Knoten verbunden ist, aufweisen. Der Transistor 1324 der tiefen Vorspannung kann einen Drain-Anschluss, der konfiguriert ist, die Zellen-Source-Spannung Vcelsrc zu empfangen, und einen Source-Anschluss, der mit einem Drain-Anschluss des GRS-Transistors 1326 verbunden ist, aufweisen. Der Source-Anschluss des GSR-Transistors 1326 kann mit dem SSRC-Knoten verbunden sein.
  • Wenn die i-te Bitleitung BL(i) eine ausgewählte Bitleitung ist und sich die Nichtauswahlspannung INV_S auf ihrem tiefen Spannungspegel befindet, ist der Transistor 1322 der hohen Vorspannung eingeschaltet und ist der Transistor 1324 der tiefen Vorspannung ausgeschaltet, so dass die Abtastschaltung 1300 die Bitleitungs-Vorspannung VBL mit der hohen Versorgungsspannung VHSA erzeugt. Wenn insbesondere der Transistor 1322 der hohen Vorspannung eingeschaltet ist und der Transistor 1324 der tiefen Vorspannung ausgeschaltet ist, kann der Transistor 1322 der hohen Vorspannung die hohe Versorgungsspannung VHSA dem SSRC-Knoten zuführen, wobei der BLX-Transistor 1320 eingeschaltet sein kann, um die Kommunikationsspannung VCOM auf den Pegel der hohen Versorgungsspannung VHSA zu erzeugen. Der Pegel der hohen Versorgungsspannung VHSA kann in Reaktion auf die oder entsprechend der i-ten Bitleitung BL(i), die eine ausgewählte Bitleitung ist, ein vorgegebener oder ein Vor-Abtastspannungspegel der Kommunikationsspannung VCOM sein. Ferner können der BLC-Transistor 1318 und der BLS-Transistor 1316 eingeschaltet sein, um die Bitleitungs-Vorspannung VBL auf dem oder entsprechend dem Pegel der hohen Versorgungsspannung VHSA zu erzeugen.
  • Wenn alternativ die i-te Bitleitung BL(i) eine nicht ausgewählte Bitleitung ist und sich die Nichtauswahlspannung INV_S auf ihrem hohen Spannungspegel befindet, ist der Transistor 1322 der hohen Vorspannung ausgeschaltet und ist der Transistor 1324 der tiefen Vorspannung eingeschaltet, so dass die Abtastschaltung 1300 die Bitleitungs-Vorspannung VBL mit der Zellen-Source-Spannung Vcelsrc erzeugt. Der Abtastschaltungs-Controller 1206 kann außerdem das GRS-Steuersignal ausgeben, um den GRS-Transistor 1326 einzuschalten. Entsprechend können die tiefe Vorspannung 1324 und der GRS-Transistor 1326 die Zellen-Source-Spannung Vcelsrc dem SSRC-Knoten zuführen, wobei der BLX-Transistor 1320 eingeschaltet sein kann, um die Kommunikationsspannung VCOM auf dem Pegel der Zellen-Source-Spannung Vcelsec zu erzeugen. Der Pegel der Zellen-Source-Spannung Vcelsrc kann in Reaktion auf die oder entsprechend der i-ten Bitleitung BL(i), die eine nicht ausgewählte Bitleitung ist, ein vorgegebener oder Vor-Abtastpegel der Kommunikationsspannung VCOM sein. Zusätzlich können der BLC-Transistor 1318 und der BLS-Transistor 1316 eingeschaltet sein, um die Bitleitungs-Vorspannung VBL auf dem oder entsprechend dem Pegel der Zellen-Source-Spannung Vcelsrc zu erzeugen.
  • Die Abtastschaltung 1300 kann ferner einen XXL-Transistor 1328 enthalten, der einen Gate-Anschluss aufweist, der konfiguriert ist, ein XXL-Steuersignal von dem Abtastschaltungs-Controller 1206 zu empfangen. Zusätzlich weist der XXL-Transistor 1328 einen Source-Anschluss, der mit dem Kommunikationsknoten COM verbunden ist, und einen Drain-Anschluss, der mit einem Abtastknoten SEN, der konfiguriert ist, eine Abtastspannung VSEN zu erzeugen, verbunden ist, auf. Wie im Folgenden ausführlicher beschrieben wird, kann, wenn der Abtastschaltungs-Controller 1206 das XXL-Steuersignal ausgibt, um den XXL-Transistor 1328 einzuschalten, eine Ladungsteilungsbeziehung zwischen dem Abtastknoten SEN und dem Kommunikationsknoten COM insofern ausgebildet sein, als die an dem Kommunikationsknoten COM angesammelte Ladung und die an dem Abtastknoten SEN angesammelte Ladung durch den XXL-Transistor 1328 zwischen den beiden Knoten COM, SEN fließt. Mit anderen Worten, wenn der XXL-Transistor 1328 eingeschaltet ist, teilt der Kommunikationsknoten COM die Ladung, die er angesammelt hat, mit dem Abtastknoten SEN und teilt der Abtastknoten SEN die Ladung, die er angesammelt hat, mit dem Kommunikationsknoten COM. Weitere Einzelheiten des Kommunikationsknotens COM, des Abtastknotens SEN und ihrer Ladungsteilungsbeziehung werden im Folgenden ausführlicher beschrieben.
  • Die Abtastschaltung 1300 kann ferner eine Spannungseinstellschaltung enthalten, die im Folgenden als ein SENP-Transistor 1330 bezeichnet wird, der konfiguriert ist, die Abtastspannung VSEN auf den vorgegebenen oder Vor-Abtastpegel der Kommunikationsspannung VCOM vor einer Entladungsperiode einzustellen, wenn die Abtastschaltung 1300 mit einer nicht ausgewählten Bitleitung verbunden ist. Wie im Folgenden ausführlicher beschrieben wird, kann auf die Abtastschaltung 1300 als während der Entladungsperiode sendend verwiesen werden. In diesem Kontext ist ein Vor-Abtastpegel ein Pegel, der vor dem Abtasten in der Entladungsperiode eingestellt wird. Der SENP-Transistor 1330 weist einen Gate-Anschluss auf, der konfiguriert ist, ein SENP-Steuersignal von dem Abtastschaltungs-Controller 1206 zu empfangen. Der SENP-Transistor 1330 kann außerdem einen Drain-Anschluss, der mit dem SSRC-Knoten verbunden ist, und einen Source-Anschluss, der mit dem Abtastknoten SEN verbunden ist, aufweisen. Wie im Folgenden ausführlicher beschrieben wird, kann der SENP-Transistor 1324 ein Pull-up-Transistor sein, der konfiguriert ist, die Abtastspannung VSEN durch das Hochziehen oder Vergrößern des Spannungspegels der Abtastspannung VSEN auf den Pegel der Zellen-Source-Spannung Vcelsrc vor einer Entladungsperiode einer Abtastoperation, wenn die i-te Bitleitung BL(i), mit der die Abtastschaltung 1300 verbunden ist, eine nicht ausgewählte Bitleitung ist, auf den vorgegebenen oder Vor-Abtastpegel der Kommunikationsspannung VCOM einzustellen.
  • Zusätzlich kann die Abtastschaltung 1300 einen ersten in Reihe geschalteten Zweig von Transistoren enthalten, der einen STB-Transistor 1332 und einen Abtasttransistor 1334 enthält. Der Abtasttransistor 1334 weist einen Gate-Anschluss auf, der mit dem Abtastknoten SEN verbunden ist und konfiguriert ist, die Abtastspannung VSEN zu empfangen. Zusätzlich kann der Abtasttransistor 1334 einen Drain-Anschluss, der mit einem Source-Anschluss des STB-Transistors 1332 verbunden ist, und einen Source-Anschluss, der mit einer tiefen Versorgungsspannung VSS , die für wenigstens einige beispielhafte Konfigurationen eine Massebezugsspannung ist, verbunden ist, aufweisen. Der STB-Transistor 1332 weist außerdem einen Gate-Anschluss, der konfiguriert ist, ein STB-Steuersignal von dem Abtastschaltungs-Controller 1206 zu empfangen, und einen Drain-Anschluss, der mit dem Abtastergebnisknoten SR und/oder dem SBUS verbunden ist, auf.
  • Der Abtasttransistor 1334 kann konfiguriert sein, um in Abhängigkeit von dem Pegel der Abtastspannung VSEN ein- oder ausgeschaltet zu sein. Wenn der Abtastschaltungs-Controller 1206 wissen will, ob sich der Pegel der Abtastspannung VSEN auf einem Pegel befindet, um den Abtasttransistor 1334 einzuschalten oder auszuschalten, kann der Abtastschaltungs-Controller 1206 das STB-Steuersignal ausgeben, um den STB-Transistor 1332 einzuschalten. In dem Fall, in dem der Pegel der Abtastspannung VSEN hoch genug ist, um den Abtasttransistor 1334 einzuschalten, können dann der STB-Transistor 1332 und der Abtasttransistor 1334 arbeiten, um die Abtastergebnisspannung VSR an dem Abtastergebnisknoten SR und wiederum den Pegel des SBUS auf einen zugeordneten tiefen Pegel herunterzuziehen. In dem Fall, in dem sich alternativ der Pegel der Abtastspannung VSEN auf einem tiefen Pegel befindet, um den Abtasttransistor 1334 auszuschalten, kann dann das Abtastergebnis VSR an dem Abtastergebnisknoten SR auf einem hohen Pegel bleiben.
  • Die Abtastschaltung 1300 kann ferner einen zweiten in Reihe geschalteten Zweig von Transistoren enthalten, der einen LSL-Transistor 1338 und einen LBUS-Transistor 1350 enthält. Der LBUS-Transistor 1338 kann einen Gate-Anschluss, der mit dem LBUS verbunden ist, einen Source-Anschluss, der mit der tiefen Versorgungsspannung VSS verbunden ist, und einen Drain-Anschluss, der mit dem Source-Anschluss des LSL-Transistors 1336 verbunden ist, aufweisen. Zusätzlich enthält der LSL-Transistor 1336 einen Gate-Anschluss, der konfiguriert ist, ein LSL-Steuersignal von dem Source-Schaltungs-Controller 1206 zu empfangen, und einen Drain-Anschluss, der mit dem Abtastknoten SEN verbunden ist. Wenn der LSL-Transistor 1336 und der LBUS-Transistor 1338 eingeschaltet sind, können sie arbeiten, um die in dem Abtastknoten SEN angesammelte Ladung zu entladen und/oder um den Pegel der Abtastspannung VSEN herunterzuziehen, um den Spannungspegel der Abtastspannung VSEN rückzusetzen.
  • Die Abtastschaltung 1300 kann außerdem einen BLQ-Transistor 1340 und einen LPC-Transistor 1342 enthalten. Der BLQ-Transistor 1340 weist einen Gate-Anschluss, der konfiguriert ist, ein BLQ-Steuersignal von dem Abtastschaltungs-Controller 1206 zu empfangen, einen Drain-Anschluss, der mit dem Abtastergebnisknoten SR verbunden ist, und einen Source-Anschluss, der mit dem Abtastknoten SEN verbunden ist, auf. Der LPC-Transistor 1342 weist einen Gate-Anschluss, der konfiguriert ist, ein LPC-Steuersignal von dem Abtastschaltungs-Controller 1342 zu empfangen, einen Drain-Anschluss, der konfiguriert ist, eine zweite hohe Versorgungsspannung VHLB zu empfangen, und einen Source-Anschluss, der mit dem Abtastergebnisknoten SR verbunden ist, auf. Für einige beispielhafte Abtastoperationen kann der Abtastschaltungs-Controller 1206 den BLQ-Transistor 1340 und den LPC-Transistor 1342 einschalten, um den Pegel der Abtastspannung VSEN auf den Pegel der zweiten hohen Versorgungsspannung VHLB einzustellen. Zusätzlich kann der Abtastschaltungs-Controller 1206 für einige beispielhafte Abtastoperationen den LPC-Transistor 1342 einschalten, um den Pegel des Abtastergebnisknotens SR auf den Pegel der zweiten hohen Versorgungsspannung VHLB einzustellen. Vor einer Entladungsperiode kann der Abtastschaltungs-Controller 1206 z. B. den LPC-Transistor 1342 einschalten, um den Pegel des Abtastergebnisknotens SR auf den Pegel der zweiten hohen Versorgungsspannung VHLB einzustellen. Nach der Entladungsperiode kann der Abtastschaltungs-Controller 1206 den STB-Transistor 1332 einschalten und bestimmen, ob der Abtasttransistor 1334 eingeschaltet ist, so dass der STB-Transistor 1332 und der Abtasttransistor 1334 den Pegel der Abtastergebnisspannung VSR auf den tiefen Versorgungsspannungspegel VSS herunterziehen, oder ob der Abtasttransistor 1334 ausgeschaltet ist, so dass der STB-Transistor 1332 und der Abtasttransistor 1334 den Pegel der Abtastergebnisspannung VSR auf der zweiten hohen Versorgungsspannung VHLB halten.
  • Die Abtastschaltung 1300 kann ferner eine Ladungsspeicherschaltung 1344 und eine Eingangsschaltung 1346 für die Ladungsspeicherschaltung 1344 enthalten. Eine beispielhafte Konfiguration der Ladungsspeicherschaltung 1344 kann ein Kondensator sein, obwohl andere Schaltungen, die konfiguriert sind, Ladung zu speichern und eine Spannung basierend auf der gespeicherten Ladung erzeugen, möglich sein können. Die Ladungsspeicherschaltung 1344 enthält ein erstes Ende oder einen ersten Anschluss, das bzw. der mit dem Abtastknoten SEN verbunden ist, und ein zweites Ende oder einen zweiten Anschluss, das bzw. der mit einem Impulsknoten CLK verbunden ist.
  • Die Eingangsschaltung 1346 ist konfiguriert, um einen Eingangs- oder Vor-Abtastimpuls CLKSA zu erzeugen und den Eingangsimpuls CLKSA der Ladungsspeicherschaltung 1344 zuzuführen. Insbesondere kann die Eingangsschaltung den Eingangsimpuls CLKSA an dem Impulsknoten CLK erzeugen, wobei die Ladungsspeicherschaltung 1344 den Eingangsimpuls CLKSA empfangen kann, indem ihr zweites Ende mit dem Impulsknoten CLK verbunden ist. Beim Empfang des Eingangsimpulses CLKSA kann die Ladungsspeicherschaltung 1344 konfiguriert sein, um die Abtastspannung VSEN an dem Abtastknoten SEN auf einem vorgeladenen Pegel zu erzeugen, der gleich dem Spannungspegel des Eingangsimpulses CLKSA, multipliziert mit einem Kopplungsverhältnis CR, das der Ladungsspeicherschaltung 1344 zugeordnet ist, ist oder diesem entspricht. Entsprechend kann der Abtastknoten SEN konfiguriert sein, um die Abtastspannung VSEN in Reaktion auf den Eingangsimpuls CLKSA auf dem vorgeladenen Pegel zu erzeugen, indem die Ladungsspeicherschaltung 1344 mit dem Abtastknoten SEN verbunden ist.
  • Wie vorher bezüglich 2B beschrieben worden ist, wird die Schaltungsanordnung der Leistungssteuerungs-Schaltungsanordnung 160, der Lese-/Schreibschaltungsanordnung 144, der Abtastblöcke 146 oder irgendeiner Kombination daraus, die verwendet wird, um die ausgewählten und die nicht ausgewählten Wortleitungen und Bitleitungen während einer gegebenen Datenspeicheroperation auf geeignete Pegel vorzuspannen, gemeinsam als eine Spannungsversorgungs-Schaltungsanordnung bezeichnet. Die Spannungsversorgungs-Schaltungsanordnung kann ferner konfiguriert sein, um ein Paar von Spannungsimpulssignalen zu erzeugen und zu der Eingangsschaltung 1346 auszugeben, einschließlich eines Ausgewählt-Impulssignals CLKSA_S und eines Nichtausgewählt-Impulssignals CLKSA_US. Das Ausgewählt-Impulssignal CLKSA_S kann einen Ausgewählt-Impuls enthalten, während das Nichtausgewählt-Impulssignal CLKSA_US einen Nichtausgewählt-Impuls enthalten kann. Wenn es nicht anderweitig spezifiziert ist, werden die Begriffe „Ausgewählt-Impulssignal CLKSA_S“ und „Ausgewählt-Impuls CLKSA_S“ synonym verwendet, während die Begriffe „Nichtausgewählt-Impulssignal CLKSA_US“ und „Nichtausgewählt-Impuls CLKSA_US“ synonym verwendet werden. Die Spannungsversorgungs-Schaltungsanordnung kann konfiguriert sein, um die Ausgewählt- und Nichtausgewählt-Impulse CLKSA_S, CLKSA_US zu verschiedenen Zeitpunkten und auf verschiedenen Spannungspegeln auszugeben, wobei der Spannungspegel oder die Größe des Nichtausgewählt-Impulses CLKSA_US tiefer als der Spannungspegel des Ausgewählt-Impulses CLKSA_US ist, wie im Folgenden ausführlicher beschrieben wird.
  • Die Eingangsschaltung 1346 kann insofern zustandsabhängig sein, als sie entweder den Ausgewählt-Impuls CLKSA_S oder den Nichtausgewählt-Impuls CLKSA_US in Abhängigkeit von dem Zustand der i-ten Bitleitung BL(i), mit der die Abtastschaltung 1300 verbunden ist - d. h, abhängig davon, ob die i-te Bitleitung BL(i) eine ausgewählte Bitleitung oder eine nicht ausgewählte Bitleitung ist, der Ladungsspeicherschaltung 1344 zuführt. Insbesondere kann die Eingangsschaltung 1346 konfiguriert sein, um den Ausgewählt-Impuls CLKSA_S in Reaktion darauf, dass die i-te Bitleitung BL(i) eine ausgewählte Bitleitung ist, der Ladungsspeicherschaltung 1344 zuzuführen, wobei sie konfiguriert sein kann, um den Nichtausgewählt-Impuls CLKSA_US in Reaktion darauf, dass die i-te Bitleitung BL(i) eine nicht ausgewählte Bitleitung ist, der Ladungsspeicherschaltung 1344 zuzuführen. In diesem Kontext ist der Ausgewählt-Impuls CLKSA_S ein Impuls, der der i-ten Bitleitung BL(i) entspricht, die eine ausgewählte Bitleitung ist, während der Nichtausgewählt-Impuls CLKSA_US ein Impuls ist, der der i-ten Bitleitung BL(i) entspricht, die eine nicht ausgewählte Bitleitung ist.
  • Hier werden die Begriffe „Zuführen des Ausgewählt-Impulses CLKSA_S als den Eingangsimpuls CLKSA der Ladungsspeicherschaltung“ und „Zuführen des Ausgewählt-Impulses CLKSA_S der Ladungsspeicherschaltung“ synonym verwendet. Ähnlich werden die Begriffe „Zuführen des Nichtausgewählt-Impulses CLKSA_US als den Eingangsimpuls CLKSA der Ladungsspeicherschaltung“ und „Zuführen des Nichtausgewählt-Impulses CLKSA_US der Ladungsspeicherschaltung“ synonym verwendet.
  • In einer speziellen beispielhaften Konfiguration kann die Eingangsschaltung 1346 ein erstes Übertragungsgatter (oder Durchgangsgatter) 1348 und ein zweites Übertragungsgatter (oder Durchgangsgatter) 1350 enthalten, wie in 13 gezeigt ist. Das erste Übertragungsgatter 1348 kann einen Eingang, der konfiguriert ist, den Ausgewählt-Impuls CLKSA_S zu empfangen, und einen Ausgang, der mit dem Impulsknoten CLK verbunden ist, enthalten. Wenn das erste Übertragungsgatter 1348 freigegeben ist, ist es konfiguriert, um den Ausgewählt-Impuls CLKSA_S zu dem Impulsknoten CLK weiterzuleiten oder dem Impulsknoten CLK zuzuführen. Ähnlich kann das zweite Übertragungsgatter 1350 einen Eingang, der konfiguriert ist, den Nichtausgewählt-Impuls CLKSA_US zu empfangen, und einen Ausgang, der mit dem Impulsknoten CLK verbunden ist, enthalten. Wenn das zweite Übertragungsgatter 1350 freigegeben ist, ist es konfiguriert, um den Nichtausgewählt-Impuls CLKSA_US zu dem Impulsknoten CLK weiterzuleiten oder dem Impulsknoten CLK zuzuführen.
  • Im Allgemeinen können sowohl das erste als auch das zweite Übertragungsgatter 1348, 1350 konfiguriert sein, um freigegeben und gesperrt zu sein. Wenn es freigegeben ist, ist jedes des ersten und des zweiten Übertragungsgatters 1348, 1350 konfiguriert, um seine jeweilige Ausgangsspannung auf einem Pegel zu erzeugen, der dem Pegel der Eingangsspannung entspricht. Anders dargelegt, wenn es freigegeben ist, ist jedes der ersten und zweiten Übertragungsgatter 1348, 1350 konfiguriert, um seine Eingangsspannung zu seiner Ausgangsspannung weiterzuleiten. Wenn das erste Übertragungsgatter 1348 freigegeben ist, kann das erste Übertragungsgatter 1348 in Reaktion auf den Empfang des Ausgewählt-Impulses CLKSA_S den Ausgewählt-Impuls CLKSA_S zu seinem Ausgang und wiederum zu dem Impulsknoten CLK weiterleiten oder seinem Ausgang und wiederum dem Impulsknoten CLK zuführen. Wenn gleichermaßen das zweite Übertragungsgatter 1350 freigegeben ist, kann das zweite Übertragungsgatter 1350 in Reaktion auf den Empfang des Nichtausgewählt-Impulses CLKSA_US den Nichtausgewählt-Impuls CLKSA_US zu seinem Ausgang und wiederum zu dem Impulsknoten CLK weiterleiten oder seinem Ausgang und wiederum dem Impulsknoten CLK zuführen. Alternativ können die jeweiligen Ausgänge des ersten und des zweiten Übertragungsgatters 1348, 1350, wenn sie gesperrt sind, bezüglich ihrer Eingänge schwebend sein, wobei sie als solches gehindert sein können, ihre Eingangsspannung zu ihrer Ausgangsspannung weiterzuleiten. Wenn das erste Übertragungsgatter 1348 gesperrt ist, kann das erste Übertragungsgatter 1348 entsprechend in Reaktion auf den Empfang des Ausgewählt-Impulses CLKSA_S den Ausgewählt-Impuls CLKSA_S zurückweisen oder anderweitig gehindert sein, den Ausgewählt-Impuls CLKSA_S zu seinem Ausgang und wiederum zu dem Impulsknoten CLK und der Ladungsspeicherschaltung 1344 weiterzuleiten oder seinem Ausgang und wiederum dem Impulsknoten CLK und der Ladungsspeicherschaltung 1344 zuzuführen. Wenn das zweite Übertragungsgatter 1350 gesperrt ist, kann das zweite Übertragungsgatter 1350 gleichermaßen in Reaktion auf den Empfang des Nichtausgewählt-Impulses CLKSA_US den Nichtausgewählt-Impuls CLKSA_US zurückweisen oder anderweitig gehindert sein, den Nichtausgewählt-Impuls CLKSA_US zu seinem Ausgang und wiederum zu dem Impulsknoten CLK und der Ladungsspeicherschaltung 1344 weiterzuleiten oder seinem Ausgang und wiederum dem Impulsknoten CLK und der Ladungsspeicherschaltung 1344 zuzuführen. Wenn die Eingangsschaltung 1346 oder eines ihrer Übertragungsgatter 1348, 1350 einen Impuls, den sie empfängt, abweist oder anderweitig verhindert, dass der Impuls der Ladungsspeicherschaltung 1344 zugeführt wird, reagiert die Ladungsspeicherschaltung 1344 nicht auf diesen abgewiesenen Impuls.
  • Das erste und das zweite Übertragungsgatter 1348, 1350 können abwechselnd freigegeben sein. Das heißt, wenn das erste Übertragungsgatter 1348 freigegeben ist, um den Ausgewählt-Impuls CLKSA_S dem Impulsknoten CLK zuzuführen oder zu dem Impulsknoten CLK auszugeben, ist das zweite Übertragungsgatter 1350 gesperrt, um den Nichtausgewählt-Impuls CLKSA_US abzuweisen, oder anderweitig daran gehindert, den Nichtausgewählt-Impuls CLKSA_US zu dem Impulsknoten CLK weiterzuleiten oder dem Impulsknoten CLK zuzuführen. Wenn alternativ das zweite Übertragungsgatter 1350 freigegeben ist, um den Nichtausgewählt-Impuls CLKSA_US dem Impulsknoten CLK zuzuführen oder zu dem Impulsknoten CLK auszugeben, ist das erste Übertragungsgatter 1348 gesperrt, um den Ausgewählt-Impuls CLKSA_S abzuweisen, oder anderweitig daran gehindert, den Ausgewählt-Impuls CLKSA_S zu dem Impulsknoten CLK weiterzuleiten oder dem Impulsknoten CLK zuzuführen.
  • Zusätzlich ist das erste Übertragungsgatter 1348 konfiguriert, um freigegeben zu sein, und ist das zweite Übertragungsgatter 1350 konfiguriert, um gesperrt zu sein, wenn die i-te Bitleitung BL(i) eine ausgewählte Bitleitung ist, während das erste Übertragungsgatter 1348 konfiguriert ist, gesperrt zu sein, und das zweite Übertragungsgatter 1350 konfiguriert ist, freigegeben zu sein, wenn die i-te Bitleitung BL(i) eine nicht ausgewählte Bitleitung ist. In dieser Weise ist die Eingangsschaltung 1346 konfiguriert, um den Ausgewählt-Impuls CLKSA_S als den Eingangsimpuls CLKSA zu der Ladungsspeicherschaltung 1344 weiterzuleiten oder der Ladungsspeicherschaltung 1344 zuzuführen, wenn die i-te Bitleitung BL(i) eine ausgewählte Bitleitung ist, und den Nichtausgewählt-Impuls CLKSA_US als den Eingangsimpuls CLKSA zu der Ladungsspeicherschaltung 1344 weiterzuleiten oder der Ladungsspeicherschaltung 1344 zuzuführen, wenn die i-te Bitleitung BL(i) eine nicht ausgewählte Bitleitung ist.
  • In der in 13 gezeigten beispielhaften Konfiguration können sowohl das erste als auch das zweite Übertragungsgatter 1348, 1350 einen NMOS-Transistor und einen PMOS-Transistor enthalten. Insbesondere kann das erste Übertragungsgatter 1348 einen NMOS-Transistor 1352 und einen PMOS-Transistor 1354 enthalten. Die Source-Anschlüsse des NMOS-Transistors 1352 und des PMOS-Transistors 1354 können miteinander verbunden sein und den Eingangsanschluss des ersten Übertragungsgatters 148 bilden, der konfiguriert ist, den Ausgewählt-Impuls CLKSA_S zu empfangen. Zusätzlich können die Drain-Anschlüsse des NMOS-Transistors 1352 und des PMOS-Transistors 1354 miteinander verbunden sein und außerdem verbunden sein, um den Ausgang des ersten Übertragungsgatters 1348 zu bilden. Ähnlich kann das zweite Übertragungsgatter 1350 einen NMOS-Transistor 1356 und einen PMOS-Transistor 1358 enthalten. Die Source-Anschlüsse des NMOS-Transistors 1356 und des PMOS-Transistors 1358 können miteinander verbunden sein und den Eingangsanschluss des zweiten Übertragungsgatters 1350 bilden, der konfiguriert ist, den Nichtausgewählt-Impuls CLKSA_US zu empfangen. Zusätzlich können die Drain-Anschlüsse des NMOS-Transistors 1356 und des PMOS-Transistors 1358 miteinander verbunden sein, um den Ausgang des zweiten Übertragungsgatters 1350 zu bilden.
  • Der Hilfs-Auffangspeicher 1312 kann konfiguriert sein, um wenigstens eine der Auswahlspannung LAT_S oder der Nichtauswahlspannung INV_S der Eingangsschaltung 1346 zuzuführen, um zu steuern, ob die Eingangsschaltung 1346 konfiguriert ist, den Ausgewählt-Impuls CLKSA_S oder den Nichtausgewählt-Impuls CLKSA_US der Ladungsspeicherschaltung 1344 zuzuführen. In einer speziellen beispielhaften Konfiguration kann der Hilfs-Auffangspeicher 1312 konfiguriert sein, um durch das Zuführen der Auswahl- und der Nichtauswahlspannung LAT_S, INV_S zu den Gate-Anschlüssen der NMOS- und PMOS-Transistoren 1352, 1354, 1356, 1358 zu steuern, ob jedes des ersten und des zweiten Übertragungsgatters 1348, 1350 freigegeben oder gesperrt ist. Daher sind das erste und das zweite Übertragungsgatter 1348, 1350 abwechselnd freigegeben, wobei die Verbindungen zwischen den Gate-Anschlüssen des ersten und des zweiten Übertragungsgatters 1348, 1350 und den Ausgangsknoten des Hilfs-Auffangspeichers 1312 umgekehrt sind. In der in 13 gezeigten beispielhaften Konfiguration ist der NMOS-Transistor 1352 des ersten Übertragungsgatters 1348 konfiguriert, um die Auswahlspannung LAT_S zu empfangen, während der NMOS-Transistor 1356 des zweiten Übertragungsgatters 1350 konfiguriert ist, die Nichtauswahlspannung INV_S zu empfangen. Zusätzlich ist der PMOS-Transistor 1354 des ersten Übertragungsgatters 1348 konfiguriert, um die Nichtauswahlspannung INV_S zu empfangen, während der PMOS-Transistor 1358 des zweiten Übertragungsgatters 1350 konfiguriert ist, die Auswahlspannung LAT_S zu empfangen. Wenn die i-te Bitleitung BL(i) eine ausgewählte Bitleitung ist, veranlassen in dieser Weise der hohe Pegel der Auswahlspannung LAT_S, die dem Gate-Anschluss des NMOS-Transistors 1352 zugeführt wird, und der tiefe Pegel der Nichtauswahlspannung INV_S, die dem Gate-Anschluss des PMOS-Transistors 1354 zugeführt wird, dass das erste Übertragungsgatter 1348 freigegeben ist. Das erste Übertragungsgatter 1348 kann, wenn es freigegeben ist und beim Empfang des Ausgewählt-Impulses CLKSA_S, den Ausgewählt-Impuls CLKSA_S zu dem Impulsknoten CLK und wiederum zu der Ladungsspeicherschaltung 1344 weiterleiten oder dem Impulsknoten CLK und wiederum der Ladungsspeicherschaltung 1344 zuführen. Wenn die i-te Bitleitung BL(i) eine ausgewählte Bitleitung ist, sperren zusätzlich der tiefe Pegel der Nichtauswahlspannung INV_S, die dem Gate-Anschluss des NMOS-Transistors 1356 zugeführt wird, und der hohe Pegel der Auswahlspannung LAT_S, die dem Gate-Anschluss des PMOS-Transistors 1358 zugeführt wird, das zweite Übertragungsgatter 1350. Das zweite Übertragungsgatter 1350 kann, wenn es gesperrt ist und beim Empfang des Nichtausgewählt-Impulses CLKSA_US, den Nichtausgewählt-Impuls CLKSA_US zurückweisen oder anderweitig gehindert sein, den Nichtausgewählt-Impuls CLKSA_US zu dem Impulsknoten CLK weiterzuleiten oder dem Impulsknoten CLK zuzuführen. Wenn die i-te Bitleitung BL(i) eine nicht ausgewählte Bitleitung ist, veranlassen alternativ der tiefe Pegel der Auswahlspannung LAT_S, die dem Gate-Anschluss des NMOS-Transistors 1352 zugeführt wird, und der hohe Pegel der Nichtauswahlspannung INV_S, die dem Gate-Anschluss des PMOS-Transistors 1354 zugeführt wird, dass das erste Übertragungsgatter 1348 gesperrt ist. Das erste Übertragungsgatter 1348 kann, wenn es gesperrt ist und beim Empfang des Ausgewählt-Impulses CLKSA_S, den Ausgewählt-Impuls CLKSA_S zurückweisen oder anderweitig gehindert sein, den Ausgewählt-Impuls CLKSA_S zu dem Impulsknoten CLK weiterzuleiten oder dem Impulsknoten CLK zuzuführen. Wenn die i-te Bitleitung BL(i) eine nicht ausgewählte Bitleitung ist, geben zusätzlich der hohe Pegel der Nichtauswahlspannung INV_S, die dem Gate-Anschluss des NMOS-Transistors 1356 zugeführt wird, und der tiefe Pegel der Auswahlspannung LAT_S, die dem Gate-Anschluss des PMOS-Transistors 1358 zugeführt wird, das zweite Übertragungsgatter 1350 frei. Das zweite Übertragungsgatter 1350 kann, wenn es freigegeben ist und beim Empfang des Nichtausgewählt-Impulses CLKSA_US, den Nichtausgewählt-Impuls CLKSA_US zu dem Impulsknoten CLK und wiederum zu der Ladungsspeicherschaltung 1344 weiterleiten oder dem Impulsknoten CLK und wiederum der Ladungsspeicherschaltung 1344 zuführen.
  • 14 zeigt ein Zeitdiagramm der bestimmten Spannungen und Signale, die während des Betriebs einer Abtastoperation in den Abtastschaltungen erzeugt und/oder zu den Abtastschaltungen übertragen werden. Ein Verfahren zum Ausführen der Abtastoperation wird bezüglich 14 beschrieben. Zusätzlich wird das Verfahren unter Bezugnahme auf zwei Abtastschaltungen, jede mit einem zugeordneten Satz von Auffangspeichern, beschrieben. Die beiden Abtastschaltungen sind eine ausgewählte Abtastschaltung und eine nicht ausgewählte Abtastschaltung. Die ausgewählte Abtastschaltung wird als ausgewählt bezeichnet, weil sie während des Betriebs der Abtastoperation mit einer ausgewählten Bitleitung verbunden ist. Ähnlich wird die nicht ausgewählte Abtastschaltung als nicht ausgewählt bezeichnet, weil sie während des Betriebs der Abtastoperation mit einer nicht ausgewählten Bitleitung verbunden ist. Außerdem wird der Hilfs-Auffangspeicher (z. B. der Hilfs-Auffangspeicher 1312), der mit der ausgewählten Abtastschaltung verbunden ist, als ein ausgewählter Hilfs-Auffangspeicher bezeichnet, während der Hilfs-Auffangspeicher, der mit der nicht ausgewählten Abtastschaltung verbunden ist, als ein nicht ausgewählter Hilfs-Auffangspeicher bezeichnet wird. Sowohl die ausgewählte als auch die nicht ausgewählte Abtastschaltung können die Konfiguration der Abtastschaltung 1300 nach 13 aufweisen.
  • Wie vorher beschrieben worden ist, kann eine Abtastoperation an einer Gruppe von Ziel-Datenspeicherzellen eines Blocks, die mit derselben Wortleitung verbunden sind, als Teil einer gegebenen Leseoperation oder einer gegebenen Verifizieroperation (oder eines Verifizierabschnitts einer Programmier-Verifizier-Operation) ausgeführt werden. Für die gegebene Leseoperation sind die Ziel-Datenspeicherzellen jene Datenspeicherzellen in einem Block, von denen die Datenwerte der Daten bestimmt werden sollen. Für die gegebene Verifizieroperation sind die Ziel-Datenspeicherzellen jene Datenspeicherzellen in einem Block, in die die Daten programmiert werden. Einer oder mehrerer der Abtastblöcke 146, die in 2B gezeigt sind, können in eine oder mehrere Abtastoperationen, die ein Teil der gegebenen Leseoperation oder der gegebenen Verifizieroperation sind, einbezogen sein. In einer einzelnen Abtastoperationen für die gegebene Leseoperation oder die gegebene Verifizieroperation können einige Abtastschaltungen 1202 (12) des einen oder der mehreren Abtastblöcke 146, die in die eine oder die mehreren Abtastoperationen einbezogen sind, mit den ausgewählten Bitleitungen verbunden sein, während die anderen Abtastschaltungen 1202 des einen oder der mehreren Abtastblöcke 146 mit den nicht ausgewählten Bitleitungen verbunden sein können. Für die einzelne Abtastoperation kann ein Abtastschaltungs-Controller 1206 (12) und/oder die Steuerlogik 154 (2B) es wissen wollen, ob ein Strom oder ein Schwellenbetrag des Stroms durch die ausgewählten Bitleitungen geleitet wird. Der Abtastschaltungs-Controller 1206 und/oder die Steuerlogik 154 können es nicht wissen wollen, ob ein Strom oder der Schwellenbetrag des Stroms durch den nicht ausgewählten Bitleitungen geleitet wird.
  • Die Steuerlogik 154 und/oder einer oder mehrere der Abtastschaltungs-Controller 1206 der Abtastblöcke 146 können konfiguriert sein, um für die einzelne Abtastoperation auszuwählen, welche der mit den Ziel-Datenspeicherzellen verbundenen Bitleitungen die ausgewählten Bitleitungen sein sollen und welche die nicht ausgewählten Bitleitungen sein sollen. Die Steuerlogik 154 und/oder der eine oder die mehreren Abtastschaltungs-Controller 1206 können für eine gegebene Leseoperation die ausgewählten und die nicht ausgewählten Bitleitungen gemäß einem vorgegebenen Leseschema identifizieren, das verwendet wird, um die Schwellenspannungen VTH der Datenspeicherzellen und wiederum die Datenwerte der Daten, die die Ziel-Datenspeicherzellen speichern, zu identifizieren. Für eine gegebene Verifizieroperation können die Steuerlogik 154 und/oder der eine oder die mehreren Abtastschaltungs-Controller 1206 die ausgewählten und die nicht ausgewählten Bitleitungen gemäß einem Programmierschema identifizieren, das verwendet wird, um die Ziel-Datenspeicherzellen in verschiedene, unterschiedliche programmierte Zustände zu programmieren.
  • In Übereinstimmung mit wenigstens einigen beispielhaften Programmierschemata kann eine einzelne Abtastoperation einem gegebenen Datenspeicherzustand zugeordnet sein. Für die einzelne Abtastoperation können die Steuerlogik 154 und/oder der eine oder die mehreren Abtastschaltungs-Controller 1206 eine Bitleitung identifizieren, die eine ausgewählte Bitleitung ist, falls die mit der Bitleitung verbundene Ziel-Datenspeicherzelle zugewiesen ist, um in den gegebenen Datenspeicherzustand programmiert zu werden, der der einzelnen Abtastoperation zugeordnet ist. Umgekehrt können die Steuerlogik 154 und/oder der eine oder die mehreren Abtastschaltungs-Controller 1206 eine Bitleitung identifizieren, die eine nicht ausgewählte Bitleitung ist, falls die Ziel-Datenspeicherzelle nicht zugewiesen ist, um in den gegebenen Datenspeicherzustand programmiert zu werden, der der einzelnen Abtastoperation zugeordnet ist.
  • Die ausgewählte Abtastschaltung, die in die bezüglich 14 beschriebene Abtastoperation einbezogen ist, kann eine der Abtastschaltungen sein, die für eine einzelne Abtastoperation, die ein Teil einer Leseoperation oder einer Verifizieroperation ist, mit einem ausgewählten Bit verbunden ist. Zusätzlich kann die nicht ausgewählte Abtastschaltung, die in die bezüglich 14 beschriebene Abtastoperation einbezogen ist, eine der Abtastschaltungen sein, die für eine einzelne Abtastoperation, die ein Teil einer Leseoperation oder einer Verifizieroperation ist, mit einer nicht ausgewählten Bitleitung verbunden ist.
  • Zusätzlich wird die bezüglich 14 beschriebene Abtastoperation während sechs aufeinanderfolgender Perioden oder Stufen ausgeführt. Andere beispielhafte Abtastoperationen können mehr oder weniger als sechs Perioden enthalten. Als Beispiele können zwei oder mehr der sechs Perioden unter einer einzigen Periode kombiniert sein oder können eine oder mehrere der sechs Perioden in separate Perioden unterteilt sein oder kann eine Abtastoperation andere Perioden enthalten, die nicht beschrieben sind, wobei die Perioden, die beschrieben sind, vor oder nach den sechs, die beschrieben sind, kommen können.
  • In einer ersten Periode (der Periode 1), die als eine Bitleitungs-Auswahlperiode bezeichnet werden kann, können die Steuerlogik 154 und/oder die Abtastschaltungs-Controller 1206 die ausgewählten Bitleitungen und die nicht ausgewählten Bitleitungen für die Abtastoperation bestimmen. Für einige beispielhafte Abtastoperationen können wenigstens einige der nicht ausgewählten Bitleitungen ausgeschlossene Bitleitungen sein. Wie erwähnt worden ist, kann eine einzelne Abtastoperation einer Verifizieroperation einem von mehreren programmierten Zuständen zugeordnet sein. Im Allgemeinen können die Steuerlogik 154 und/oder die Abtastschaltungs-Controller 1206 jene Bitleitungen auswählen, die mit den Ziel-Datenspeicherzellen verbunden sind, die zugewiesen sind, so dass sie sich in dem programmierten Zustand, der der Abtastoperation zugeordnet ist, befinden. Es können mehrere Programmieroperationen erforderlich sein, um eine gegebene Datenspeicherzelle erfolgreich in einen gegebenen programmierten Zustand zu programmieren. Zusätzlich können nicht alle dem gleichen programmierten Zustand zugewiesenen Datenspeicherzellen gleichzeitig oder nach der Ausführung derselben Programmieroperation erfolgreich programmiert sein. Von den Ziel-Datenspeicherzellen, die dem gleichen programmierten Zustand zugewiesen sind, kann durch die Steuerlogik 154 und/oder die Abtastschaltungs-Controller 1206 nach einer Verifizieroperation bestimmt werden, welche der Ziel-Datenspeicherzellen erfolgreich programmiert wurden und welche noch nicht erfolgreich programmiert worden sind. Beim Identifizieren, welche der Ziel-Datenspeicherzellen erfolgreich programmiert wurden, können die Steuerlogik 154 und/oder die Abtastschaltungs-Controller 1206 diese Ziel-Datenspeicherzellen von den künftigen Programmier- und Verifizieranteilen der Programmier-Verifizier-Operation ausschließen. Für künftige Programmier- und/oder Verifizieroperationen können die Steuerlogik 154 und/oder die Abtastschaltungs-Controller 1206 jene ausgeschlossenen Ziel-Datenspeicherzellen als Teil der nicht ausgewählten Datenspeicherzellen und ihre zugeordneten Bitleitungen als nicht ausgewählten Bitleitungen identifizieren.
  • Wie erwähnt worden ist, wird die bezüglich 14 beschriebene Abtastoperation bezüglich einer ausgewählten Abtastschaltung, die mit einer ausgewählten Bitleitung verbunden ist, und einer nicht ausgewählten Abtastschaltung, die mit einer nicht ausgewählten Bitleitung verbunden ist, beschrieben. Die ausgewählte Bitleitung kann eine der in der ersten Periode identifizierten ausgewählten Bitleitungen sein. Gleichermaßen kann die nicht ausgewählte Bitleitung eine der in der ersten Periode identifizierten nicht ausgewählten Bitleitungen sein.
  • In der zweiten Periode (der Periode 2) kann der Bitleitungs-Vorspannungsknoten VBL der ausgewählten Abtastschaltung auf den hohen Versorgungsspannungspegel VHSA vorgespannt sein, kann der Bitleitungs-Vorspannungsknoten VBL der nicht ausgewählten Abtastschaltung auf den Zellen-Source-Spannungspegel Vclesrc vorgespannt sein, kann die Spannungsversorgungs-Schaltungsanordnung den Nichtausgewählt-Impuls CLKSA_US zuführen, kann die Abtastspannung VSEN in der nicht ausgewählten Abtastschaltung in Reaktion auf den Nichtausgewählt-Impuls CLKSA_US auf einen anfänglichen zugeordneten Nichtausgewählt-Vor-Abtastpegel gesetzt sein, kann die Kommunikationsspannung VCOM in der ausgewählten Abtastschaltung auf einen zugeordneten Ausgewählt-Vor-Abtastpegel gesetzt sein und kann die nicht ausgewählte Abtastschaltung auf einen zugeordneten Nichtausgewählt-Vor-Abtastpegel gesetzt sein.
  • Ausführlicher kann beim Beginn der zweiten Periode der Abtastschaltungs-Controller 1206 für die ausgewählte Abtastschaltung und ihren zugeordneten ausgewählten Hilfs-Auffangspeicher ein oder mehrere Hilfs-Auffangspeicher-Eingangssteuersignale an den ausgewählten Hilfs-Auffangspeicher ausgeben, um den ausgewählten Hilfs-Auffangspeicher zu veranlassen, seine Auswahlspannung LAT_S auf ihrem zugeordneten hohen Spannungspegel und seine Nichtauswahlspannung INV_S auf ihrem zugeordneten tiefen Spannungspegel auszugeben. Der Abtastschaltungs-Controller 1206 kann außerdem das GRS-Steuersignal, um den GRS-Transistor 1326 auszuschalten, das BLX-Steuersignal, um den BLX-Transistor 1320 einzuschalten, das BLC-Steuersignal, um den BLC-Transistor 1318 einzuschalten, und das BLS-Steuersignal, um den BLS-Transistor 1316 einzuschalten, ausgeben. In Reaktion kann die Bitleitungs-Vorspannung VBL an dem Bitleitungs-Vorspannungsknoten VBL der ausgewählten Bitleitung beginnen, von dem tiefen Versorgungsspannungspegel VSS bis zu dem Pegel der hohen Versorgungsspannung VHSA anzusteigen, wie durch die Kurve 1402 gezeigt ist.
  • Zusätzlich kann während der zweiten Periode aufgrund dessen, dass der Transistor 1322 der hohen Vorspannung und der BLX-Transistor 1320 der ausgewählten Abtastschaltung eingeschaltet sind, der Pegel der an dem Kommunikationsknoten erzeugten Kommunikationsspannung VCOM beginnen, von dem Pegel der tiefen Versorgungsspannung VSS bis zu ihrem zugeordneten Ausgewählt-Vor-Abtastpegel, der der Abtastschaltung entspricht, die eine ausgewählte Abtastschaltung ist, die mit einer ausgewählten Bitleitung verbunden ist, der die hohe Versorgungsspannung VHSA ist, zuzunehmen. Die Zunahme des Pegels der in der ausgewählten Abtastschaltung erzeugten Kommunikationsspannung VCOM ist durch die Kurve 1404 in 14 gezeigt.
  • Außerdem kann in der zweiten Periode ein Abtastschaltungs-Controller 1206 für die nicht ausgewählte Abtastschaltung und ihren zugeordneten nicht ausgewählten Hilfs-Auffangspeicher ein oder mehrere Hilfs-Auffangspeicher-Eingangssteuersignale an den nicht ausgewählten Hilfs-Auffangspeicher ausgeben, um den nicht ausgewählten Hilfs-Auffangspeicher zu veranlassen, seine Auswahlspannung LAT_S auf ihrem zugeordneten tiefen Spannungspegel und seine Nichtauswahlspannung INV_S auf ihrem zugeordneten hohen Spannungspegel auszugeben. Der Abtastschaltungs-Controller 1206 kann außerdem das GRS-Steuersignal, um den GRS-Transistor 1326 einzuschalten, das BLX-Steuersignal, um den BLX-Transistor 1320 einzuschalten, das BLC-Steuersignal, um den BLC-Transistor 1318 einzuschalten, und das BLS-Steuersignal, um den BLS-Transistor 1316 einzuschalten, ausgeben. In Reaktion kann die Bitleitungs-Vorspannung VBL an dem Bitleitungs-Vorspannungsknoten VBL der nicht ausgewählten Bitleitung beginnen, von dem tiefen Versorgungsspannungspegel VSS bis zu dem Pegel der Zellen-Source-Spannung Vcelsrc anzusteigen, wie durch die Kurve 1406 gezeigt ist.
  • Zusätzlich kann während der zweiten Periode, aufgrund dessen, dass der Transistor 1324 der tiefen Vorspannung, der GRS-Transistor 1326 und der BLX-Transistor 1320 der nicht ausgewählten Abtastschaltung eingeschaltet sind, der Pegel der an dem Kommunikationsknoten erzeugten Kommunikationsspannung VCOM beginnen, von dem Pegel der tiefen Versorgungsspannung VSS zu seinem zugeordneten Nichtausgewählt-Vor-Abtastpegel-Spannungspegel, der der Abtastschaltung entspricht, die eine nicht ausgewählte Abtastschaltung ist, die mit einer nicht ausgewählten Bitleitung verbunden ist, anzusteigen. In der bezüglich 14 beschriebenen beispielhaften Abtastoperation ist der zugeordnete Nichtausgewählt-Vor-Abtastpegel der Pegel der Zellen-Source-Spannung Vcelsrc. Die Zunahme des Pegels der in der nicht ausgewählten Abtastschaltung erzeugten Kommunikationsspannung VCOM ist durch die Kurve 1408 in 14 gezeigt.
  • Ferner kann in der zweiten Periode die Spannungsversorgungs-Schaltungsanordnung beginnen, den Nichtausgewählt-Impuls CLKSA_US den Eingangsschaltungen (z. B. der Eingangsschaltung 1346) jeder der ausgewählten Abtastschaltung und der nicht ausgewählten Abtastschaltungen zuzuführen, wie durch die Kurve 1410 in 14 gezeigt ist. Für einige beispielhafte Abtastoperationen kann die Spannungsversorgungs-Schaltungsanordnung den Nichtausgewählt-Impuls CLKSA_US auf dem Nichtausgewählt-Vor-Abtastpegel des Kommunikationsknotens VCOM in der nicht ausgewählten Abtastschaltung, der der Pegel der Zellen-Source-Spannung Vcelsrc sein kann, wie vorher beschrieben worden ist, erzeugen und zuführen. Die Spannungsversorgungs-Schaltungsanordnung kann das Zuführen des Nichtausgewählt-Impulses des Nichtausgewählt-Impulssignals CLKSA_US durch das Überführen der Spannung des Nichtausgewählt-Impulssignals CLKSA_US von dem tiefen Versorgungsspannungspegel VSS zu dem Pegel der Zellen-Source-Spannung Vcelsrc beginnen. Wie in 14 gezeigt ist, kann sich eine Dauer des Nichtausgewählt-Impulses CLKSA_US außerdem durch die zweite, die dritte, die vierte und die fünfte Periode erstrecken, wobei die Spannungsversorgungs-Schaltungsanordnung ihrer Ausgabe des Nichtausgewählt-Impulses CLKSA_US beim Beginn der sechsten Periode (der Periode 6) stoppen kann, wie z. B. durch das Überführen der Spannung des Nichtausgewählt-Impulssignals CLKSA_US von der Zellen-Source-Spannung Vcelsrc zu der tiefen Versorgungsspannung VSS .
  • Bezüglich der ausgewählten Abtastschaltung kann ihre Eingangsschaltung 1346, wie z. B. mit ihrem zweiten Übertragungsgatter 1350, den Nichtausgewählt-Impuls CLKSA_US zurückweisen oder anderweitig gehindert sein, den Nichtausgewählt-Impuls CLKSA_US zu ihrem Impulsknoten CLK weiterzuleiten. Stattdessen kann ihre Eingangsschaltung 1346, wie z. B. mit ihrem ersten Übertragungsgatter 1348, ihren Impulsknoten CLK während der zweiten Periode auf dem tiefen Versorgungsspannungspegel VSS aufrechterhalten.
  • Bezüglich der nicht ausgewählten Eingangsschaltung kann ihre Eingangsschaltung, wie z. B. mit ihrem zweiten Übertragungsgatter 1350, den Nichtausgewählt-Impuls CLKSA_US zu ihrem Impulsknoten CLK und wiederum zu ihrer Ladungsspeicherschaltung 1344 weiterleiten oder ihrem Impulsknoten CLK und wiederum ihrer Ladungsspeicherschaltung 1344 zuführen. In Reaktion auf den Empfang des Nichtausgewählt-Impulses CLKSA_US kann die Ladungsspeicherschaltung 1344 den Pegel der Abtastspannung VSEN , die sie an dem Abtastknoten SEN erzeugt, von dem tiefen Versorgungsspannungspegel VSS zu ihrem anfänglichen Nichtausgewählt-Vor-Abtastpegel, der die Zellen-Source-Spannung Vcelsrc, multipliziert mit einem Kopplungsverhältnis (CR), das der Ladungsspeicherschaltung 1344 der nicht ausgewählten Source-Schaltung zugeordnet ist, sein kann, erhöhen. Der anfängliche Nichtausgewählt-Vor-Abtastpegel der Abtastspannung VSEN , der in der nicht ausgewählten Abtastschaltung erzeugt wird, ist durch die Kurve 1412 in 14 dargestellt, wobei der Term „Vcelsrc * CR“ in 14 die Zellen-Source-Spannung Vcelsrc, multipliziert mit dem der Ladungsspeicherschaltung 1344 zugeordneten Kopplungsverhältnis, bezeichnet. Im Allgemeinen ist das Kopplungsverhältnis ein Bruchteil oder ein Prozentsatz im Bereich zwischen null und eins, wobei daher die Zellen-Source-Spannung Vcelsrc, multipliziert mit dem Kopplungsverhältnis, ein Spannungspegel ist, der kleiner als der Pegel der Zellen-Source-Spannung Vcelsrc ist. Das Kopplungsverhältnis der Ladungsspeicherschaltung 1344 kann die Fähigkeit der Ladungsspeicherschaltung 1344 angeben, Energie von einem ihrer Enden zu dem anderen zu übertragen. Zusätzlich oder alternativ kann das Kopplungsverhältnis den Bruchteil der Spannung an dem Impulsknoten CLK angeben, den die Ladungsspeicherschaltung 1344 als die Abtastspannung VSEN an dem Abtastknoten SEN erzeugt.
  • In der dritten Periode (der Periode 3) sind die SENP-Transistoren 1330 sowohl in der ausgewählten Abtastschaltung als auch in der nicht ausgewählten Abtastschaltung aktiviert, um die in der ausgewählten Abtastschaltung erzeugte Abtastspannung VSEN auf einen anfänglichen Ausgewählt-Vor-Abtastpegel und die in der nicht ausgewählten Abtastschaltung erzeugte Abtastspannung VSEN auf einen zweiten Nichtausgewählt-Vor-Abtastpegel zu setzen. Ausführlicher kann der Abtastschaltungs-Controller 1206 sowohl für die ausgewählte Abtastschaltung als auch für die nicht ausgewählte Abtastschaltung das SENP-Steuersignal an das SENP-Steuersignal ausgeben, um die SENP-Transistoren 1330 einzuschalten. Dies ist durch die Signalform 1414 gezeigt, wobei die Abtastschaltungs-Controller 1206 das SENP-Steuersignal von einem zugeordneten tiefen Spannungspegel zu einem zugeordneten hohen Spannungspegel überführen. Das SENP-Steuersignal auf dem hohen Spannungspegel kann den SENP-Transistor 1330 einschalten. Für die ausgewählte Abtastschaltung kann der SENP-Transistor 1330 in Reaktion auf den SENP-Transistor 1330 den Pegel der an dem Abtastknoten SEN erzeugten Abtastspannung VSEN von dem Pegel der tiefen Versorgungsspannung VSS auf ihren anfänglichen, Ausgewählt-Vor-Abtastpegel hochziehen, der der Pegel der hohen Versorgungsspannung VHSA an dem SSRC-Knoten ist. Die Spannungs-Signalform der in der ausgewählten Abtastschaltung erzeugten Abtastspannung VSEN ist durch die Kurve 1416 dargestellt. Für die nicht ausgewählte Abtastschaltung kann der SENP-Transistor 1330 in Reaktion auf den SENP-Transistor 1330, der eingeschaltet wird, die an dem Abtastknoten SEN erzeugte Abtastspannung VSEN von ihrem anfänglichen, Nichtausgewählt-Vor-Abtastpegel (d. h., dem Zellen-Source-Spannungspegel, multipliziert mit dem Kopplungsverhältnis, Vcelsrc * CR) zu ihrem zweiten, Nichtausgewählt-Vor-Abtastpegel (d.h., der Zellen-Source-Spannung Vcelsrc), der der Nichtausgewählt-Vor-Abtastpegel des Kommunikationsknotens VCOM ist oder diesem entspricht, hochziehen. Mit anderen Worten, die Kommunikationsspannung VCOM ist in der zweiten Periode auf die Zellen-Source-Spannung Vcelsrc gesetzt, wobei der SENP-Transistor 1330 in der dritten Periode eingeschaltet ist, um die Abtastspannung VSEN auf einen Vor-Abtastpegel, der dem Vor-Abtastpegel der Kommunikationsspannung VCOM entspricht. Die Nutzen oder Vorteile, dass der SENP-Transistor 1330 die Abtastspannung VSEN auf den Vor-Abtastpegel der Kommunikationsspannung VCOM in der nicht ausgewählten Abtastschaltung hochzieht, werden im Folgenden ausführlicher beschrieben.
  • In der vierten Periode (der Periode 4) kann die Spannungsversorgungs-Schaltungsanordnung beginnen, den Ausgewählt-Impuls CLKSA_S zuzuführen, wobei die ausgewählte Abtastschaltung durch das Vergrößern der Abtastspannung VSEN auf einen zugeordneten zweiten Ausgewählt-Vor-Abtastpegel reagieren kann. Ausführlicher kann die Spannungsversorgungs-Schaltungsanordnung das Zuführen des Ausgewählt-Impulses CLKSA_S zu den Eingangsschaltungen 1346 der ausgewählten Abtastschaltung und der nicht ausgewählten Abtastschaltung beginnen. Dies ist durch die Kurve 1418 in 14 gezeigt. Die Größe oder der Spannungspegel des Impulses kann ein Ausgewählt-Impulspegel VCLK sein, wobei die Spannungsversorgungs-Schaltungsanordnung das Zuführen des Ausgewählt-Impulses des Nichtausgewählt-Impulssignals CLKSA_S durch das Überführen der Spannung des Ausgewählt-Impulssignals CLKSA_S von dem tiefen Versorgungsspannungspegel VSS zu dem Ausgewählt-Impulspegel VCLK beginnen kann. Wie in 14 gezeigt ist, kann sich außerdem eine Dauer des Ausgewählt-Impulses CLKSA_S durch die vierte und die fünfte Periode erstrecken, wobei die Spannungsversorgungs-Schaltungsanordnung ihre Ausgabe des Ausgewählt-Impulses CLKSA_S beim Beginn der sechsten Periode stoppen kann, wie z. B. durch das Überführen der Spannung des Ausgewählt-Impulssignals CLKSA_S von dem Ausgewählt-Impulspegel VCLK zu der tiefen Versorgungsspannung VSS .
  • Bezüglich der nicht ausgewählten Abtastschaltung kann ihre Eingangsschaltung 1346, wie z. B. mit ihrem ersten Übertragungsgatter 1348, den Ausgewählt-Impuls CLKSA_S zurückweisen oder anderweitig gehindert sein, den Ausgewählt-Impuls CLKSA_S zu ihrem Impulsknoten CLK weiterzuleiten. Stattdessen kann ihre Eingangsschaltung 1346, wie z. B. mit ihrem zweiten Übertragungsgatter 1350, ihren Impulsknoten CLK auf dem Pegel der Zellen-Source-Spannung Vcelsrc aufrechterhalten, weil sie in der vierten Periode immer noch den Nichtausgewählt-Impuls CLKSA_US empfängt.
  • Bezüglich der ausgewählten Abtastschaltung kann ihre Eingangsschaltung, wie z. B. mit ihrem ersten Übertragungsgatter 1348, den Ausgewählt-Impuls CLKSA_S zu ihrem Impulsknoten CLK und wiederum zu ihrer Ladungsspeicherschaltung 1344 weiterleiten oder ihrem Impulsknoten CLK und wiederum ihrer Ladungsspeicherschaltung 1344 zuführen. In Reaktion auf den Empfang des Ausgewählt-Impulses CLKSA_S kann die Ladungsspeicherschaltung 1344 den Pegel der Abtastspannung VSEN , den sie an dem Abtastknoten SEN erzeugt, ferner von ihrem anfänglichen Ausgewählt-Vor-Abtastpegel (dem Pegel des hohen Versorgungsspannungspegels VHSA) zu einem zweiten, Ausgewählt-Vor-Abtastpegel erhöhen, der der hohe Versorgungsspannungspegel VHSA plus der Ausgewählt-Impulspegel VCLK , multipliziert mit dem Kopplungsverhältnis (CR), das der Ladungsspeicherschaltung 1344 der ausgewählten Source-Schaltung zugeordnet ist, sein kann, der durch den Term „VHSA + VCLK * CR“ in 14 bezeichnet ist.
  • In der fünften Periode (der Periode 5), die außerdem als die Abtastperiode oder die Entladungsspannung bezeichnet werden kann, sind die XXL-Transistoren 1328 in den ausgewählten und nicht ausgewählten Abtastschaltungen eingeschaltet und kann das Abtasten in den ausgewählten Abtastschaltungen ausgeführt werden. Ausführlicher können die Abtastschaltungs-Controller 1206 sowohl für die ausgewählte Abtastschaltung als auch für die nicht ausgewählte Abtastschaltung das XXL-Steuersignal an den XXL-Transistor 1328 ausgeben. Die Abtastschaltungs-Controller 1206 können dies durch das Überführen des Pegels des XXL-Signals von einem zugeordneten tiefen Spannungspegel zu einem zugeordneten hohen Spannungspegel ausführen, was durch die Kurve 1420 in 4 dargestellt ist. Sowohl in der ausgewählten Abtastschaltung als auch in der nicht ausgewählten Abtastschaltung kann das Einschalten des XXL-Transistors 1328 einen Kurzschluss oder einen relativ niederohmigen Weg zwischen dem Kommunikationsknoten COM und dem Abtastknoten SEN verursachen.
  • Bezüglich der ausgewählten Abtastschaltung verbindet das Einschalten des XXL-Transistors 1328 den Abtastknoten SEN elektrisch mit der ausgewählten Bitleitung, wobei ein Stromweg von dem Abtastknoten SEN zu dem Bitleitungs-Vorspannungsknoten VBL (d. h., durch den XXL-Transistor 1328, den BLC-Transistor 1318 und den BLS-Transistor 1316) gebildet wird. Falls die ausgewählte Bitleitung Strom zieht, kann die an dem Abtastknoten SEN durch die Ladungsspeicherschaltung 1344 angesammelte Ladung durch das Fließen durch den Stromweg in die ausgewählte Bitleitung entladen werden. Der Pegel der durch die Ladungsspeicherschaltung 1344 erzeugten Abtastspannung VSEN kann in Reaktion auf das Entladen der angesammelten Ladung abnehmen. Zusätzlich nimmt die Rate, mit der der Pegel der Abtastspannung VSEN abnimmt, proportional zu der Rate ab, mit der die angesammelte Ladung entladen wird. Während dieses fünften Entladungszeitraums kann die ausgewählte Abtastschaltung als Strom durch die ausgewählte Bitleitung, mit der sie verbunden ist, ziehend betrachtet werden.
  • Weil die Ziel-Datenspeicherzellen unterschiedliche Schwellenspannungen VTH für eine gegebene Abtastoperation aufweisen können, kann der Betrag des Stroms, den eine ausgewählte Bitleitung während einer Abtastoperation ziehen kann, variieren. 14 zeigt die Kurve 1416, die die Abtastspannung VSEN zeigt, die am Beginn der fünften Periode in zwei mögliche Wege 1416a, 1416b verzweigt. Der erste mögliche Weg 1416a zeigt eine erste Situation, in der die Ziel-Datenspeicherzelle einen relativ kleinen Betrag des Stroms zieht, wobei daher der Abtastspannungspegel während der fünften Periode entsprechend einen relativ kleinen Betrag verringert ist. Der zweite mögliche Weg 1416b zeigt eine zweite Situation, in der die Ziel-Datenspeicherzelle mehr Strom als in der ersten Situation zieht, wobei daher der Pegel der Abtastspannung VSEN während der fünften Periode im Vergleich zu der ersten Situation entsprechend um einen größeren Betrag verringert ist.
  • Bezüglich des Beginns der sechsten Periode kann die Spannungsversorgungs-Schaltungsanordnung die Zufuhr des Ausgewählt-Impulses CLKSA_S durch das Überführen des Pegels des Ausgewählt-Impulssignals CLKSA_S von dem Spannungspegel VCLK des Ausgewählt-Impulses zu der tiefen Versorgungsspannung VSS stoppen. Dieser Übergang am Beginn der sechsten Periode kann veranlassen, dass die Abtastspannung VSEN in der ausgewählten Abtastschaltung auf einen Detektionsbetrag fällt. 14 zeigt die möglichen Spannungswege 1416a, 1416b der Abtastspannung VSEN in der ausgewählten Abtastschaltung, die in Reaktion auf die Spannungsversorgungs-Schaltungsanordnung, die den Pegel des Ausgewählt-Impulssignals CLKSA_S von dem Ausgewählt-Impulspegel VCLK zu dem tiefen Versorgungsspannungspegel VSS überführt, auf die jeweiligen Detektionspegel fallen.
  • Wie in 14 gezeigt ist, kann der Detektionspegel der Abtastspannung VSEN in der sechsten Periode davon abhängen, wie viel der Pegel der Abtastspannung VSEN bis zum Ende der fünften Periode abgenommen hat. Je tiefer die Abtastspannung VSEN bis zum Ende der fünften Periode abgenommen hat, desto tiefer ist im Allgemeinen der Detektionspegel. Entsprechend zeigt 14, dass der zweite mögliche Spannungsweg 1416b auf einen tieferen Detektionspegel als der erste mögliche Spannungsweg 1416a fällt, weil die Abtastspannung VSEN bis zum Ende der fünften Periode auf einen tieferen Betrag abgenommen hat.
  • Während der sechsten Periode oder irgendwann danach kann der Abtastschaltungs-Controller 1206 für die ausgewählte Abtastschaltung den Detektionspegel bezüglich eines Auslösespannungspegels Vtrip vergleichen, wie durch die Linie 1422 in 14 angegeben ist. Der Abtastschaltungs-Controller 1206 kann den Detektionspegel bezüglich des Auslösespannungspegels Vtrip durch das Identifizieren vergleichen, ob sich die an dem Abtastergebnisknoten SR erzeugte Abtastergebnisspannung VSR auf einem hohen Spannungspegel, der die zweite hohe Versorgungsspannung VHLB sein kann oder der zweiten hohen Versorgungsspannung VHLB entsprechen kann, oder auf einem tiefen Spannungspegel, der der Pegel der tiefen Versorgungsspannung VSS sein kann, befindet. Der Auslösespannungspegel Vtrip kann der Schwellenspannung des Abtasttransistors 1334 entsprechen. Wenn sich die Abtastspannung VSEN über dem Auslösespannungspegel Vtrip befindet, befindet sich entsprechend die Abtastspannung VSEN auf einem Pegel, der den Abtasttransistor 1334 einschalten kann. Wenn sich alternativ die Abtastspannung VSEN unter dem Auslösespannungspegel Vtrip befindet, befindet sich die Abtastspannung VSEN auf einem Pegel, der den Abtasttransistor 1334 ausschalten kann.
  • Während oder irgendwann nach der sechsten Periode kann der Abtastschaltungs-Controller 1206 für die ausgewählte Abtastschaltung das STB-Steuersignal an den STB-Transistor 1332 ausgeben, um den STB-Transistor 1332 einzuschalten, nachdem die Spannungsversorgungs-Schaltungsanordnung den Pegel des Ausgewählt-Impulssignals CLKSA_S von dem Ausgewählt-Impulspegel VCLK zu dem tiefen Versorgungsspannungspegel VSS überführt hat. Wenn sich die Abtastspannung VSEN über dem Auslösespannungspegel Vtrip befindet, dann wird in Reaktion der Abtasttransistor 1334 außerdem eingeschaltet, wobei der STB-Transistor 1332 und der Abtasttransistor 1334 arbeiten, um die Abtastergebnisspannung VSR von dem Pegel der zweiten hohen Versorgungsspannung VHLB zu dem Pegel der tiefen Versorgungsspannung VSS herunterzuziehen. Wenn sich alternativ die Abtastspannung VSEN unter dem Auslösespannungspegel Vtrip befindet, dann ist der Abtasttransistor 1334 ausgeschaltet, was verursacht, dass die Abtastergebnisspannung VSR auf dem Pegel der zweiten hohen Versorgungsspannung VHLB bleibt. Für einige beispielhafte Konfigurationen kann der Abtastschaltungs-Controller 1206 durch das Einschalten des DSW-Transistors 1314 detektieren, ob sich die Abtastergebnisspannung VSR auf ihrem zugeordneten hohen Spannungspegel (VHLB) oder ihrem zugeordneten tiefen Spannungspegel (VSS ) befindet.
  • Wo der Detektionspegel bezüglich des Auslösespannungspegels Vtrip ist, wie durch den Pegel der Abtastergebnisspannung VSR angegeben ist, kann er Informationen über den Zustand der Ziel-Datenspeicherzelle MC(T) oder eine Charakterisierung des Zustands der Ziel-Datenspeicherzelle MC(T), die mit der ausgewählten Bitleitung verbunden ist, übermitteln, wie z. B. ob sie vollständig leitend, geringfügig leitend oder nichtleitend ist, was wiederum Informationen über die Schwellenspannung VTH der Ziel-Datenspeicherzelle MC(T) übermitteln kann. In einer Situation, in der die Abtastoperation als Teil einer Leseoperationen ausgeführt wird, kann ein Detektionspegel über dem Auslösespannungspegel Vtrip z. B. angeben, dass die Ziel-Datenspeicherzelle MC(T) für eine zugeordnete Ausgewählt-Wortleitungsspannung, die an die ausgewählte Wortleitung WL(S) angelegt ist, eine Schwellenspannung VTH über einem Lesebezugsspannungspegel Vr aufweist (siehe die 11A-11C). Alternativ kann ein Detektionspegel unter dem Auslösespannungspegel Vtrip angeben, dass die Ziel-Datenspeicherzelle MC(T) für eine zugeordnete Ausgewählt-Wortleitungsspannung, die an die ausgewählte Wortleitung WL(S) angelegt ist, eine Schwellenspannung VTH unter einem Lesebezugsspannungspegel Vr aufweist. Als ein weiteres Beispiel kann in einer Situation, in der die Abtastoperation als ein Verifizieranteil einer Programmier-Verifizier-Operation ausgeführt wird, ein Detektionspegel über dem Auslösespannungspegel Vtrip angeben, dass die Ziel-Datenspeicherzelle MC(T) ausreichend auf ihren zugeordneten Datenspeicherzustand programmiert ist. Alternativ kann ein Detektionspegel unter dem Auslösespannungspegel Vtrip angeben, dass die Ziel-Datenspeicherzelle MC(T) unzureichend programmiert ist und folglich einer weiteren Programmier-Verifizier-Schleife unterworfen werden muss.
  • Wie offensichtlich ist, ist die Abtastspannung VSEN , die auf einen Detektionspegel bezüglich des Auslösespannungspegels Vtrip fällt, der den Datenspeicherzustand der Ziel-Datenspeicherzelle MC(T) genau widerspiegelt, entscheidend, damit die Lese- und Programmier-Verifizier-Operationen erfolgreich ausgeführt werden. Falls umgekehrt die Abtastspannung VSEN nicht auf einen Detektionspegel bezüglich des Auslösespannungspegels Vtrip fällt, der den Datenspeicherzustand der Ziel-Datenspeicherzelle MC(T) genau widerspiegelt, können die Abtast-Controller 1206 und/oder die Steuerlogik 154 falsche Datenwerte, die die Ziel-Datenspeicherzelle MC(T) speichert, für die Leseoperationen identifizieren oder können die Ziel-Datenspeicherzelle MC(T) für die Programmier-Verifizier-Operationen unterprogrammieren oder überprogrammieren.
  • Das Rauschen in der Abtastschaltung kann verursachen, dass die Abtastspannung VSEN in einer ausgewählten Abtastschaltung nicht auf einen Detektionspegel fällt, der den Datenspeicherzustand der Ziel-Datenspeicherzelle MC(T) genau widerspiegelt. Im Allgemeinen ist das Rauschen in den Abtastschaltungen eine unerwünschte Bewegung der Spannungspegel an einem Knoten in der Abtastschaltung, die einen oder mehrere Spannungspegel an einem oder mehreren anderen Knoten in den Abtastschaltungen stört.
  • Eine Weise, in der das Rauschen in den Abtastschaltungen erzeugt werden kann, ist durch einen Unterschied der Spannungspegel zwischen dem Kommunikationsknoten COM und dem Abtastknoten SEN vor der fünften Periode, wenn der XXL-Transistor 1328 eingeschaltet ist. Das heißt, es wird angenommen, dass vor der fünften Periode die Kommunikationsspannung VCOM und die Abtastspannung VSEN in der nicht ausgewählten Abtastschaltung auf zwei verschiedenen Spannungspegeln erzeugt werden. Am Beginn der fünften Periode zieht die nicht ausgewählte Bitleitung keinen Strom, wobei daher von dem Abtastknoten SEN zu dem Bitleitungs-Vorspannungsknoten VBL der nicht ausgewählten Bitleitung kein Stromweg gebildet ist. Wenn jedoch der XXL-Transistor 1328 eingeschaltet ist, sind der Kommunikationsknoten COM und der Abtastknoten SEN effektiv miteinander kurzgeschlossen, oder schafft der eingeschaltete XXL-Transistor 1328 anderweitig einen relativ niederohmigen Weg zwischen dem Kommunikationsknoten COM und dem Abtastknoten SEN. Der XXL-Transistor 1328 ist, wenn er eingeschaltet ist, konfiguriert, um insofern eine Ladungsteilungsbeziehung zwischen dem Kommunikationsknoten COM und dem Abtastknoten SEN zu bilden, als die beiden Knoten die Ladung teilen, die sie jeweils angesammelt haben, bevor der XXL-Transistor 1328 eingeschaltet wurde. Irgendein Unterschied der Spannung zwischen der Kommunikationsspannung VCOM und der Abtastspannung VSEN kann verursachen, dass zwischen den beiden Knoten ein Strom fließt.
  • In anderen beispielhaften Abtastschaltungskonfigurationen können die Ladungsspeicherschaltungen 1344 der verschiedenen Abtastschaltungen, die in eine Abtastoperation einbezogen sind, den gleichen Eingangsimpuls - d. h., auf dem gleichen Spannungspegel und zum gleichen Zeitpunkt - ungeachtet dessen, ob eine gegebene Abtastschaltung eine ausgewählte Abtastschaltung oder eine nicht ausgewählte Abtastschaltung ist, empfangen. Mit anderen Worten, das Eingangsimpulssignal in die Ladungsspeicherschaltungen 1344 ist ein globales Impulssignal, das jede Abtastschaltung, die in eine gegebene Abtastoperation einbezogen ist, empfängt. Die Größe oder der Spannungspegel des globalen Eingangsimpulses kann der Ausgewählt-Impulspegel VCLK sein. Dieser Pegel kann bestimmt werden, um in der vierten Periode die Abtastspannung VSEN in den ausgewählten Abtastschaltungen auf einen ausreichend hohen, vorgegebenen Pegel von VHSA + VCLK * CR zu setzen. Der ausgewählte Impulspegel VCLK kann außerdem ein höherer Spannungspegel als der Pegel der Zellen-Source-Spannung Vcelsrc sein. Vor dem Beginn der fünften Periode für diese anderen Schaltungskonfigurationen kann sich die Abtastspannung VSEN als solche auf einem höheren Pegel als die Kommunikationsspannung VCOM in den nicht ausgewählten Abtastschaltungen befinden. Wenn der globale Eingangsimpuls empfangen wird, kann die Ladungsspeicherschaltung 1344 einer nicht ausgewählten Abtastschaltung z. B. die Abtastspannung VSEN auf dem Ausgewählt-Impulspegel, multipliziert mit dem Kopplungsverhältnis, VCLK * CR, erzeugen, wohingegen sich die Kommunikationsspannung VCOM auf dem Pegel der Zellen-Source-Spannung Vcelsrc befinden kann. Wenn für diese Situation der XXL-Transistor 1324 eingeschaltet ist und zwischen dem Abtastknoten SEN und dem Kommunikationsknoten COM eine Ladungsteilungsbeziehung bildet, kann die höhere Abtastspannung VSEN eine unerwünschte Zunahme oder ein unerwünschtes Hochtreiben des Pegels der Kommunikationsspannung VCOM verursachen. Wie vorher beschrieben worden ist, kann die Kommunikationsspannung VCOM durch die Zufuhr der Zellen-Source-Spannung Vcelsrc zu dem Drain-Anschluss des Transistors 1324 der tiefen Vorspannung auf den Pegel der Zellen-Source-Spannung Vcelsrc gesetzt werden. Dies kann durch das Verbinden des Drain-Anschlusses des Transistors 1324 der tiefen Vorspannung mit den Source-Masseknoten SRCGND der Bitleitungen ausgeführt werden, weil während einer Abtastoperation die Spannungsversorgungs-Schaltungsanordnung die Source-Masseknoten SRCGND über Source-Leitung SL mit der Zellen-Source-Spannung Vcelsrc vorspannt. Der erwünschte Stoß an dem Kommunikationsknoten COM in den nicht ausgewählten Abtastschaltungen kann jedoch Rauschen in den Source-Masseknoten SRCGND erzeugen. Weil die Source-Masseknoten SRCGND der ausgewählten und der nicht ausgewählten Bitleitungen miteinander verbunden sind, kann das aufgrund des Hochtreibens der Kommunikationsspannungen VCOM in den nicht ausgewählten Abtastschaltungen in den Source-Masseknoten SRCGND erzeugte Rauschen die Kommunikationsspannungen VCOM in den ausgewählten Abtastschaltungen unerwünscht hochtreiben.
  • Dieses Hochtreiben der Kommunikationsspannung VCOM in den ausgewählten Abtastschaltungen kann die Rate verringern oder verlangsamen, mit der die in den Abtastknoten SEN angesammelte Ladung entladen wird, was wiederum verhindern kann, dass der Pegel der Abtastspannung VSEN herunter bis zu einem Detektionspegel unter dem Auslösespannungspegel Vtrip fällt. Im Ergebnis kann der Abtastschaltungs-Controller 1206 den Detektionspegel der Abtastspannung VSEN als über dem Auslösespannungspegel Vtrip detektieren, wenn er den Detektionspegel als unter dem Auslösespannungspegel Vtrip detektiert haben sollte. Dieses Auftreten kann dazu führen, dass der Abtastschaltungs-Controller 1206 und/oder die Steuerlogik 154 die Ziel-Datenspeicherzelle MC(T) als die falschen Daten (für die Leseoperationen) identifizieren kann oder die Ziel-Datenspeicherzelle MC(T) als ausreichend programmiert (für die Programmier-Verifizier-Operationen) falsch identifizieren kann.
  • Im Gegensatz kann für die Konfiguration der Abtastschaltung 1300 in 13 durch die Verwendung der Eingangsschaltung 1346 und des SENP-Transistors 1330 zusammen mit der Zufuhr der Ausgewählt- und Nichtausgewählt-Impulse CLKSA_S und CLKSA_US anstelle eines globalen Impulssignals die Vor-Abtastspannungs-Fehlanpassung zwischen der Kommunikationsspannung VCOM und der Abtastspannung VSEN , die in den nicht ausgewählten Abtastschaltungen erzeugt werden, verringert, minimiert oder eliminiert werden. Wenn eine Abtastschaltung mit der in 13 gezeigten Konfiguration mit einer ausgewählten Bitleitung verbunden ist, leitet ihre Eingangsschaltung 1346 den Ausgewählt-Impuls CLKSA_S zu ihrer Ladungsspeicherschaltung 1344 weiter, die wiederum ihre Abtastspannung VSEN auf einem Ausgewählt-Vorabtast- oder vorgegebenen Spannungspegel, der der ausgewählten Bitleitung entspricht, erzeugt. Wenn eine weitere Abtastschaltung mit der in 13 gezeigten Konfiguration mit einer nicht ausgewählten Bitleitung verbunden ist, setzt sie zusätzlich den Pegel ihrer Abtastspannung VSEN auf einen Nichtausgewählt-Vor-Abtast- oder vorgegebenen Abtastspannungspegel, der tiefer als der Ausgewählt-Vorabtast-Spannungspegel ist, und auf einen, der dem Nichtausgewählt-Vor-Abtastpegel der Kommunikationsspannung VCOM entspricht. Diese andere Abtastschaltung, die mit der nicht ausgewählten Bitleitung verbunden ist, weist ferner den Ausgewählt-Impuls CLKSA_S zurück, so dass der Pegel ihrer Abtastspannung VSEN nicht zunimmt und stattdessen an den Vor-Abtastpegel der Kommunikationsspannung VCOM angepasst bleibt. Dies verringert, minimiert oder eliminiert wiederum das unerwünschte Hochtreiben der Kommunikationsspannung VCOM in den nicht ausgewählten Abtastschaltungen am Beginn der fünften Periode und die sich daraus ergebenden obenerwähnten Probleme.
  • Die Verringerung, Minimierung oder Eliminierung der Spannungsfehlanpassung zwischen der Kommunikationsspannung VCOM und der Abtastspannung VSEN ist in 14 veranschaulicht. Wie vorher beschrieben worden ist, setzt die nicht ausgewählte Abtastschaltung in der zweiten Periode den Pegel der Kommunikationsspannung VCOM auf ihren zugeordneten Nichtausgewählt-Vor-Abtastpegel, wie durch die Kurve 1408 angegeben ist. Dann schaltet in der dritten Periode vorher der Abtastschaltungs-Controller 1206 für die nicht ausgewählte Abtastschaltung den SENP-Transistor 1330 ein, der den Pegel der Abtastspannung VSEN in der nicht ausgewählten Abtastschaltung auf den Vor-Abtastpegel der Kommunikationsspannung VCOM (d. h., die Source-Spannung Vcelsrc) hochzieht, wie durch die Kurve 1412 gezeigt ist. Zu diesem Zeitpunkt sind die Pegel der Kommunikationsspannung VCOM und der Abtastspannung VSEN an den Zellen-Source-Spannungspegel Vcelsrc angepasst, wobei diese angepassten Pegel durch die dritte, die vierte und die fünfte Periode aufrechterhalten werden.
  • Zusätzlich führt die Spannungsversorgungs-Schaltungsanordnung den Nichtausgewählt-Impuls CLKSA_US in einer Weise zu, um sicherzustellen, dass die Abtastspannung VSEN auf dem Zellen-Source-Spannungspegel Vcelsrc erzeugt und aufrechterhalten wird. Insbesondere führt die Spannungsversorgungs-Schaltungsanordnung den Nichtausgewählt-Impuls CLKSA_US auf dem Pegel der Zellen-Source-Spannung Vcelsrc zu, der tiefer als der Ausgewählt-Impulspegel VCLK ist, so dass der Pegel der Abtastspannung VSEN nicht über den Pegel der Kommunikationsspannung VCOM zunimmt, wenn der Nichtausgewählt-Impuls CLKSA_US zugeführt wird. Zusätzlich stellt das Ausgeben des Nichtausgewählt-Impulses CLKSA_US in der zweiten Periode, bevor der SENP-Transistor 1330 den Pegel der Abtastspannung VSEN in der dritten Periode hochzieht, sicher, dass der Pegel der Abtastspannung VSEN auf dem Zellen-Source-Spannungspegel Vcelsrc aufrechterhalten wird, wenn der SENP-Transistor 1330 ihn zu diesem Pegel hochzieht. Falls z. B. die Spannungsversorgungs-Schaltungsanordnung stattdessen den Nichtausgewählt-Impuls CLKSA_US zuführen würde, nachdem der SENP-Transistor 1330 den Pegel der Abtastspannung VSEN hochgezogen hat, würde die Zufuhr des Nichtausgewählt-Impulses CLKSA_US den Pegel der Abtastspannung VSEN über den Zellen-Source-Spannungspegel Vcelsrc, wie z. B. den Zellen-Source-Spannungspegel plus den Zellen-Source-Spannungspegel, multipliziert mit dem Kopplungsverhältnis, oder Vcelsrc + Vcelsrc * CR, erhöhen. Die Spannungsversorgungs-Schaltungsanordnung kann in der sechsten Periode den Nichtausgewählt-Impuls CLKSA_US zuführen, um den Pegel der Abtastspannung VSEN in der nicht ausgewählten Abtastschaltung auf den tiefen Versorgungsspannungspegel VSS herunterzubringen. Das heißt, falls die Spannungsversorgungs-Schaltungsanordnung den Nichtausgewählt-Impuls CLKSA_US nicht zuführt und seine Zufuhr in der sechsten Periode nicht stoppt, würde die Abtastspannung VSEN am Beginn der sechsten Periode unerwünscht auf dem Zellen-Source-Spannungspegel Vcelsrc bleiben. Zusammengefasst stellt das Ausgeben des Nichtausgewählt-Impulses CLKSA_US auf dem Zellen-Source-Spannungspegel Vcelsrc, bevor der SENP-Transistor 1330 die Spannung auf den Zellen-Source-Spannungspegel Vcelsrc hochzieht, sicher, dass die Abtastspannung VSEN vor der fünften Periode auf den Pegel der Kommunikationsspannung VCOM gesetzt ist und auf ihm aufrechterhalten wird, während eine Weise geschaffen wird, dass die Abtastspannung VSEN in der sechsten Periode herunter auf den tiefen Spannungsversorgungspegel VSS zurückgebracht wird.
  • Es ist vorgesehen, dass die vorangehende ausführliche Beschreibung als eine Veranschaulichung der ausgewählten Formen, die die Erfindung annehmen kann, und nicht als eine Definition der Erfindung verstanden wird. Es ist vorgesehen, dass nur die folgenden Ansprüche einschließlich aller Äquivalente den Schutzumfang der beanspruchten Erfindung definieren. Schließlich sollte angegeben werden, dass jeder Aspekt jeder der hier beschriebenen bevorzugten Ausführungsformen allein oder in Kombination mit einem weiteren verwendet werden kann.

Claims (20)

  1. Schaltung, die enthält: eine Abtastschaltung, die an eine Bitleitung gekoppelt ist, wobei die Abtastschaltung enthält: eine Ladungsspeicherschaltung, die konfiguriert ist, eine Abtastspannung zu erzeugen; und eine Eingangsschaltung, die konfiguriert ist,: einen ersten Impuls in Reaktion auf die Bitleitung, die eine ausgewählte Bitleitung enthält, der Ladungsspeicherschaltung zuzuführen; und einen zweiten Impuls in Reaktion darauf, dass die Bitleitung eine nicht ausgewählte Bitleitung enthält, der Ladungsspeicherschaltung zuzuführen.
  2. Schaltung nach Anspruch 1, wobei die Eingangsschaltung enthält: ein erstes Übertragungsgatter, das konfiguriert ist,: den ersten Impuls zu empfangen; und den ersten Impuls in Reaktion auf wenigstens eine Spannung, die das erste Übertragungsgatter freigibt, der Ladungsspeicherschaltung zuzuführen; und ein zweites Übertragungsgatter, das konfiguriert ist,: den zweiten Impuls zu empfangen; und in Reaktion auf die wenigstens eine Spannung, die das zweite Übertragungsgatter freigibt, den zweiten Impuls der Ladungsspeicherschaltung zuzuführen.
  3. Schaltung nach Anspruch 2, die ferner enthält: einen Hilfs-Auffangspeicher, der konfiguriert ist,: die wenigstens eine Spannung zu erzeugen, wobei die wenigstens eine Spannung eine Auswahlspannung und eine Nichtauswahlspannung enthält; die Auswahlspannung und die Nichtauswahlspannung der Eingangsschaltung zuzuführen, um das erste und das zweite Übertragungsgatter abwechselnd freizugeben und zu sperren.
  4. Schaltung nach Anspruch 1, die ferner enthält: eine Spannungsversorgungs-Schaltungsanordnung, die konfiguriert ist, den ersten Impuls und den zweiten Impuls der Eingangsschaltung zuzuführen.
  5. Schaltung nach Anspruch 4, wobei die Spannungsversorgungs-Schaltungsanordnung konfiguriert ist, das Zuführen des zweiten Impulses zu der Eingangsschaltung zu beginnen, bevor die Spannungsversorgungs-Schaltungsanordnung das Zuführen des ersten Impulses zu der Eingangsschaltung beginnt.
  6. Schaltung nach Anspruch 4, wobei die Spannungsversorgungs-Schaltungsanordnung konfiguriert ist, den zweiten Impuls mit einer geringeren Größe als den ersten Impuls zuzuführen.
  7. Schaltung nach Anspruch 1, wobei die Abtastschaltung ferner enthält: einen Kommunikationsknoten, der konfiguriert ist, eine Kommunikationsspannung auf einem vorgegebenen Pegel zu erzeugen, der der Bitleitung entspricht, die eine nicht ausgewählte Bitleitung enthält; und einen Transistor, der konfiguriert ist, die Abtastspannung vor einer Entladungsperiode auf den vorgegebenen Pegel hochzuziehen.
  8. Schaltung nach Anspruch 7, die ferner enthält: eine Spannungsversorgungs-Schaltungsanordnung, die konfiguriert ist, den zweiten Impuls zu der Eingangsschaltung auszugeben, bevor der Transistor die Abtastspannung auf den vorgegebenen Pegel hochzieht.
  9. Schaltung nach Anspruch 8, wobei die Spannungsversorgungs-Schaltungsanordnung konfiguriert ist, den zweiten Impuls auf dem vorgegebenen Pegel auszugeben.
  10. Schaltung nach Anspruch 9, wobei die Spannungsversorgungs-Schaltungsanordnung konfiguriert ist, den ersten Impuls auszugeben, nachdem der Transistor die Abtastspannung auf den vorgegebenen Pegel hochgezogen hat.
  11. Schaltung, die enthält: eine Abtastverstärkerschaltung, die mit einer nicht ausgewählten Bitleitung verbunden ist, wobei die Abtastverstärkerschaltung enthält: einen Abtastknoten, der konfiguriert ist, in Reaktion auf einen Impuls eine Abtastspannung zu erzeugen; einen Kommunikationsknoten, der konfiguriert ist, eine Kommunikationsspannung auf einem Vor-Abtastpegel zu erzeugen; einen Transistor, der konfiguriert ist, eine Ladungsteilungsbeziehung zwischen dem Abtastknoten und dem Kommunikationsknoten zu bilden; und eine Spannungseinstellschaltung, die konfiguriert ist, die Abtastspannung vor einer Entladungsperiode einer Abtastoperation auf den Vor-Abtastpegel einzustellen.
  12. Schaltung nach Anspruch 11, wobei der Impuls einen ersten Impuls enthält, der der nicht ausgewählten Bitleitung entspricht, wobei die Schaltung ferner enthält: eine Eingangsschaltung, die konfiguriert ist,: den ersten Impuls und einen zweiten Impuls, der einer ausgewählten Bitleitung entspricht, zu empfangen; den ersten Impuls einer mit dem Abtastknoten verbundenen Ladungsspeicherschaltung zuzuführen; und den zweiten Impuls, der der ausgewählten Bitleitung entspricht, zurückzuweisen.
  13. Schaltung nach Anspruch 12, wobei die Eingangsschaltung enthält: ein erstes Übertragungsgatter, das konfiguriert ist, den ersten Impuls zu empfangen und den ersten Impuls der Ladungsspeicherschaltung zuzuführen; und ein zweites Übertragungsgatter, das konfiguriert ist, zu verhindern, dass der zweite Impuls der Ladungsspeicherschaltung zugeführt wird.
  14. Schaltung nach Anspruch 12, die ferner enthält: einen Hilfs-Auffangspeicher, der konfiguriert ist, die Eingangsschaltung zu steuern, um den ersten Impuls der Ladungsspeicherschaltung zuzuführen und den zweiten Impuls zurückzuweisen.
  15. Schaltung nach Anspruch 11, die ferner enthält: eine Spannungsversorgungs-Schaltungsanordnung, die konfiguriert ist, den Impuls zuzuführen; und einen Kondensator, der an den Abtastknoten gekoppelt ist, wobei der Kondensator konfiguriert ist, die Abtastspannung auf einem Pegel, der dem Vor-Abtastpegel, multipliziert mit einem Kopplungsverhältnis des Kondensators entspricht, in Reaktion auf den Impuls zu erzeugen, und wobei die Spannungseinstellschaltung konfiguriert ist, die Spannung von dem Pegel, der dem Vor-Abtastpegel, multipliziert mit dem Kopplungsverhältnis, entspricht, auf den Vor-Abtastpegel hochzuziehen.
  16. Schaltung nach Anspruch 15, wobei der Impuls einen ersten Impuls, der der nicht ausgewählten Bitleitung entspricht, enthält, und wobei die Spannungsversorgungs-Schaltungsanordnung konfiguriert ist, einen zweiten Impuls, der einer ausgewählten Bitleitung entspricht, auszugeben, nachdem der Transistor die Abtastspannung auf den Vor-Abtastpegel hochgezogen hat.
  17. System, das enthält: eine Spannungsversorgungs-Schaltungsanordnung, die konfiguriert ist, einen Impuls während einer Abtastoperation auszugeben; mehrere Abtastschaltungen, wobei jede Abtastschaltung der mehreren Abtastschaltungen mit einer entsprechenden Bitleitung mehrerer Bitleitungen eines Datenspeicherblocks verbunden ist, wobei die mehreren Abtastschaltungen enthalten: eine erste Abtastschaltung, die während der Abtastoperation mit einer ausgewählten Bitleitung der mehreren Bitleitungen verbunden ist, wobei die erste Abtastschaltung einen ersten Kondensator enthält, der konfiguriert ist, in Reaktion auf den Empfang des Impulses eine erste Abtastspannung zu erzeugen; eine zweite Abtastschaltung, die während der Abtastoperation mit einer nicht ausgewählten Bitleitung der mehreren Bitleitungen verbunden ist, wobei die zweite Abtastschaltung enthält: einen zweiten Kondensator, der nicht auf den Impuls reagiert; und einen Pull-up-Transistor, der konfiguriert ist, einen Pegel einer zweiten Abtastspannung hochzuziehen, so dass sie einem Kommunikationsspannungspegel eines Kommunikationsknotens entspricht.
  18. System nach Anspruch 17, wobei: der Impuls einen ersten Impuls enthält, der der ausgewählten Bitleitung entspricht; die Spannungsversorgungs-Schaltungsanordnung ferner konfiguriert ist, einen zweiten Impuls, der der nicht ausgewählten Bitleitung entspricht, auszugeben; die erste Abtastschaltung ferner eine erste Eingangsschaltung enthält, die konfiguriert ist, den ersten Impuls zu dem Kondensator weiterzuleiten und den zweiten Impuls zurückzuweisen; und die zweite Schaltung ferner eine zweite Eingangsschaltung enthält, die konfiguriert ist, den zweiten Impuls zu dem zweiten Kondensator weiterzuleiten und den ersten Impuls zurückzuweisen.
  19. System nach Anspruch 18, das ferner enthält: einen ersten Hilfs-Auffangspeicher, der konfiguriert ist, zu steuern, ob die erste Eingangsschaltung jeden des ersten und des zweiten Impulses weiterleitet oder zurückweist; und einen zweiten Hilfs-Auffangspeicher, der konfiguriert ist, zu steuern, ob die zweite Eingangsschaltung jeden des ersten und des zweiten Impulses weiterleitet oder zurückweist.
  20. System nach Anspruch 18, wobei die Spannungsversorgungs-Schaltungsanordnung konfiguriert ist,: den zweiten Impuls auszugeben, bevor der Pull-up-Transistor den Pegel der zweiten Abtastspannung hochzieht; und den ersten Impuls auszugeben, nachdem der Pull-up-Transistor den Pegel der zweiten Abtastspannung hochgezogen hat.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102452994B1 (ko) * 2016-09-06 2022-10-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US10636494B2 (en) * 2018-02-28 2020-04-28 Sandisk Technologies Llc Apparatus and method for reducing noise generated from locked out sense circuits in a non-volatile memory system
JP2020027674A (ja) * 2018-08-10 2020-02-20 キオクシア株式会社 半導体メモリ
US10790007B1 (en) * 2019-11-22 2020-09-29 Winbond Electronics Corp. Memory device and method for assiting read operation
CN112634967B (zh) * 2019-12-09 2022-12-06 长江存储科技有限责任公司 闪速存储器件中的感测电路和感测操作方法
US11417400B2 (en) 2020-01-31 2022-08-16 Sandisk Technologies Llc Controlling timing and ramp rate of program-inhibit voltage signal during programming to optimize peak current
US20210383879A1 (en) * 2020-06-05 2021-12-09 Sandisk Technologies Llc Coupling capacitance reduction during program verify for performance improvement
US11386968B1 (en) 2021-01-14 2022-07-12 Sandisk Technologies Llc Memory apparatus and method of operation using plane dependent ramp rate and timing control for program operation
US11521686B2 (en) 2021-03-31 2022-12-06 Sandisk Technologies Llc Memory apparatus and method of operation using state bit-scan dependent ramp rate for peak current reduction during program operation

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7046568B2 (en) * 2002-09-24 2006-05-16 Sandisk Corporation Memory sensing circuit and method for low voltage operation
US7251160B2 (en) * 2005-03-16 2007-07-31 Sandisk Corporation Non-volatile memory and method with power-saving read and program-verify operations
US7349260B2 (en) 2005-12-29 2008-03-25 Sandisk Corporation Alternate row-based reading and writing for non-volatile memory
US8130556B2 (en) 2008-10-30 2012-03-06 Sandisk Technologies Inc. Pair bit line programming to improve boost voltage clamping
US8218381B2 (en) * 2009-11-24 2012-07-10 Sandisk Technologies Inc. Programming memory with sensing-based bit line compensation to reduce channel-to-floating gate coupling
US7986573B2 (en) * 2009-11-24 2011-07-26 Sandisk Technologies Inc. Programming memory with direct bit line driving to reduce channel-to-floating gate coupling
US8514630B2 (en) 2010-07-09 2013-08-20 Sandisk Technologies Inc. Detection of word-line leakage in memory arrays: current based approach
JP5426600B2 (ja) 2011-03-30 2014-02-26 株式会社東芝 半導体メモリ
JP2013225364A (ja) 2012-04-23 2013-10-31 Toshiba Corp 半導体記憶装置及びその演算方法
US9171631B2 (en) 2012-04-23 2015-10-27 Kabushiki Kaisha Toshiba Semiconductor memory device and method for controlling the same
JP2013232258A (ja) 2012-04-27 2013-11-14 Toshiba Corp 半導体記憶装置
US8787079B2 (en) 2012-05-07 2014-07-22 Sandisk Technologies Inc. Reading data from multi-level cell memory
US8937837B2 (en) * 2012-05-08 2015-01-20 Sandisk Technologies Inc. Bit line BL isolation scheme during erase operation for non-volatile storage
US8971141B2 (en) 2012-06-28 2015-03-03 Sandisk Technologies Inc. Compact high speed sense amplifier for non-volatile memory and hybrid lockout
US8953386B2 (en) 2012-10-25 2015-02-10 Sandisk Technologies Inc. Dynamic bit line bias for programming non-volatile memory
US8743618B1 (en) 2012-11-15 2014-06-03 Sandisk Technologies Inc. Bit line resistance compensation
JP2014179142A (ja) 2013-03-14 2014-09-25 Toshiba Corp 半導体記憶装置
JP2014179151A (ja) 2013-03-15 2014-09-25 Toshiba Corp 半導体記憶装置
JP2014186763A (ja) 2013-03-21 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置
US8988947B2 (en) 2013-03-25 2015-03-24 Sandisk Technologies Inc. Back bias during program verify of non-volatile storage
JP6097392B2 (ja) 2013-07-08 2017-03-15 株式会社東芝 ロックアウトモードとノーロックアウトモードを有する半導体記憶装置
WO2015004708A1 (ja) 2013-07-08 2015-01-15 株式会社 東芝 半導体記憶装置および記憶データの読み出し方法
JP2015036998A (ja) * 2013-08-13 2015-02-23 株式会社東芝 半導体記憶装置
WO2015037088A1 (ja) 2013-09-11 2015-03-19 株式会社 東芝 半導体記憶装置およびメモリシステム
JP5911834B2 (ja) 2013-09-11 2016-04-27 株式会社東芝 不揮発性半導体記憶装置
US9552882B2 (en) 2014-02-06 2017-01-24 Sandisk Technologies Llc Sense amplifier with efficient use of data latches
US9208895B1 (en) * 2014-08-14 2015-12-08 Sandisk Technologies Inc. Cell current control through power supply
US9349468B2 (en) * 2014-08-25 2016-05-24 SanDisk Technologies, Inc. Operational amplifier methods for charging of sense amplifier internal nodes
JP6199838B2 (ja) 2014-09-12 2017-09-20 東芝メモリ株式会社 半導体記憶装置
JP2016062621A (ja) 2014-09-12 2016-04-25 株式会社東芝 半導体記憶装置
US9543028B2 (en) 2014-09-19 2017-01-10 Sandisk Technologies Llc Word line dependent temperature compensation scheme during sensing to counteract cross-temperature effect
JP2016167331A (ja) 2015-03-10 2016-09-15 株式会社東芝 半導体記憶装置
US9653617B2 (en) 2015-05-27 2017-05-16 Sandisk Technologies Llc Multiple junction thin film transistor
US9595317B2 (en) 2015-05-28 2017-03-14 Sandisk Technologies Llc Multi-state programming for non-volatile memory
US9721671B2 (en) 2015-09-10 2017-08-01 Sandisk Technologies Llc Memory device which performs verify operations using different sense node pre-charge voltages and a common discharge period
US9792175B2 (en) 2015-10-21 2017-10-17 Sandisk Technologies Llc Bad column management in nonvolatile memory
US10014063B2 (en) 2015-10-30 2018-07-03 Sandisk Technologies Llc Smart skip verify mode for programming a memory device

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Publication number Publication date
US10366739B2 (en) 2019-07-30
CN109102829A (zh) 2018-12-28
US20180366178A1 (en) 2018-12-20
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