DE112015004093T5 - Siliciumcarbid-halbleitervorrichtung und verfahren zum herstellen einer siliciumcarbid-halbleitervorrichtung - Google Patents

Siliciumcarbid-halbleitervorrichtung und verfahren zum herstellen einer siliciumcarbid-halbleitervorrichtung Download PDF

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Abstract

Auf einer Vorderflächenseite einer Siliciumcarbid-Halbleiterbasis ist eine MOS-Gate-Struktur vorgesehen, die eine p–-Wannenschicht (4), ein n+-Source-Gebiet (6), einen Gate-Isolierfilm (8) und eine Gate-Elektrode (9) enthält. Ein Zwischenschicht-Isolierfilm (10 ist so vorgesehen, dass er die Gate-Elektrode (9) bedeckt und Kontakt mit dem Gate-Isolierfilm (8) hat. Ein Titanfilm (16) bedeckt den Zwischenschicht-Isolierfilm (10) über einen Titannitridfilm (11). Eine Source-Elektrode (14) ist auf einer Oberfläche des Titanfilms (16) so vorgesehen, dass sie keinen Kontakt mit dem Zwischenschicht-Isolierfilm (10) hat. Die Source-Elektrode (14) ist mit der p–-Wannenschicht (4) und dem n+-Source-Gebiet (6) über den Titanfilm (16) und eine vordere Silicidschicht (12) elektrisch verbunden. Der Titanfilm (16) hat die Funktion, aus dem Inneren der Source-Elektrode (14) im Hochtemperaturbetrieb erzeugte Wasserstoffatome/Wasserstoffionen zu absorbieren/zu sperren. Auf diese Weise können vorbestimmte elektrische Charakteristiken stabil erzielt werden und die Zuverlässigkeit kann verbessert werden.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft eine Siliciumcarbid-Halbleitervorrichtung und ein Verfahren zum Herstellen einer Siliciumcarbid-Halbleitervorrichtung.
  • STAND DER TECHNIK
  • Halbleiter mit großer Bandlücke (Halbleiter, die eine größere Bandlücke als ein Silicium-Halbleiter (SI) haben), wie etwa Siliciumcarbid (SiC) und Galliumnitrid (GaN), Diamant und dergleichen, haben günstige Eigenschaften einschließlich einer höheren kritischen Feldstärke und einer höheren Wärmeleitfähigkeit als ein Silicium-Halbleiter und daher wird die Anwendung von Halbleitern mit großer Bandlücke insbesondere in Leistungsvorrichtungen erwartet. Unter diesen Halbleitern ermöglichen es Siliciumcarbid-Halbleiter, den Durchlasswiderstand, der umgekehrt proportional zur kritischen Feldstärke ist, im Vergleich zu einem Silicium-Halbleiter in einem größeren Ausmaß zu reduzieren, und sind daher in jüngerer Zeit als optimaler Halbleiter für Leistungsvorrichtungen mit niedrigem Verlust auf zunehmendes Interesse gestoßen. Ferner ermöglichen ähnlich wie Silicium-Halbleiter Siliciumcarbid-Halbleiter die Bildung eines Oxidfilms (SiO2) auf einem Siliciumcarbid-Halbleitersubstrat (Halbleitersubstrat, das einen Siliciumcarbid-Halbleiter verwendet) durch thermische Oxidation.
  • Daher schreitet die Entwicklung von SiC-Leistungs-Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs), die einen niedrigen Durchlasswiderstand und eine schnelle Schaltgeschwindigkeit haben und die einen durch thermische Oxidation gebildeten Oxidfilm als einen Gate-Isolierfilm nutzen, weiter fort. Dessen ungeachtet werden dann, wenn ein Gate-Isolierfilm auf einer Oberfläche einer Siliciumcarbid-Halbleiterbasis (Halbleiterchip) durch thermische Oxidation gebildet wird, viele Defekte (Grenzflächenzustand) nahe einer Obergangsgrenzfläche (nachfolgend SiO2/SiC-Grenzfläche) des Gate-Isolierfilms und eines Siliciumcarbid-Halbleiterteils gebildet und die Grenzflächenzustandsdichte (Dit) wird hoch. Daher treten Probleme auf, dass die Kanalmobilität abnimmt, der Durchlasswiderstand zunimmt und die Leitungsverluste zunehmen.
  • Als Verfahren zur Lösung dieser Probleme wurde ein Verfahren zur Reduzierung der Grenzflächenzustandsdichte der SiO2/SiC-Grenzfläche durch Bildung eines Oxidfilms auf einem Siliciumcarbid-Halbleitersubstrat durch thermische Oxidation in einer Distickstoffoxid (N2O) oder Stickstoffmonoxid (NO) enthaltenden Atmosphäre vorgeschlagen. Der Oxidfilm, der ein Gate-Isolierfilm werden soll, wird durch thermische Oxidation in einer Distickstoffoxid oder Stickstoffmonoxid enthaltenden Atmosphäre gebildet, wodurch die Grenzflächenzustandsdichte der SiO2/SiC-Grenzfläche auf 2 × 1012 cm–2eV–1 oder weniger gebracht werden kann, um eine hohe Kanalmobilität zu realisieren. Daher wird in einem SiC-MOSFET die Bildung einer Metalloxidhalbleiter-(MOS)-Gate-Struktur, die einen Oxidfilm guter Qualität als Gate-Isolierfilm hat, möglich.
  • Hinsichtlich des herkömmlichen Aufbaus einer Halbleitervorrichtung, die einen Siliciumcarbid-Halbleiter verwendet (nachfolgend Siliciumcarbid-Halbleitervorrichtung) wird als Beispiel ein vertikaler SiC-MOSFET mit einem planaren Gate-Aufbau beschrieben. Die 8 bis 12 sind Querschnittsansichten eines Aufbaus einer herkömmlichen Siliciumcarbid-Halbleitervorrichtung. In einer in den 8 und 12 gezeigten herkömmlichen Siliciumcarbid-Halbleitervorrichtung werden auf einer Vorderfläche eines n+-Siliciumcarbid-Substrats 101, das zu einem n+-Drain-Gebiet wird, eine n–-Siliciumcarbid-Epitaxieschicht, die zu einer n–-Driftschicht 1021 wird, und eine p–-Epitaxiehalbleiterschicht, die zu einer p–-Wannenschicht 104 wird, aufeinanderfolgend abgeschieden. Nachfolgend wird eine geschichtete Basis, die durch die n–-Driftschicht 102 und die p–-Wannenschicht 104 gebildet ist, die aufeinanderfolgend auf dem n+-Siliciumcarbid-Substrat 101 geschichtet sind, als eine Siliciumcarbid-Halbleiterbasis betrachtet.
  • Auf der Seite einer Vorderfläche (Oberfläche auf der Seite einer p–-Wannenschicht 104) der Siliciumcarbid-Halbleiterbasis ist eine durch ein p-Halbleitergebiet 103, eine p–-Wannenschicht 104, ein p+-Kontaktgebiet 105, ein n+-Source-Gebiet 106, einen Gate-Isolierfilm 108 und eine Gate-Elektrode 109 gebildete MOS-Gate-Struktur vorgesehen. Das p-Halbleitergebiet 103 und die p–-Wannenschicht 104 wirken als ein Basisgebiet. Ein Zwischenschicht-Isolierfilm 110 wird so gebildet, dass er die Gate-Elektrode 109 bedeckt. Eine vordere Silicidschicht 112 bildet einen ohmschen Kontakt (elektrischen Kontaktteil) mit einem Siliciumcarbid-Halbleiterteil in einem Kontaktloch, das den Zwischenschicht-Isolierfilm 110 in Tiefenrichtung durchdringt.
  • Die vordere Silicidschicht 112 ist beispielsweise eine Nickel-Silicidschicht (NiSi). Auf dem Zwischenschicht-Isolierfilm 110 und der vorderen Silicidschicht 112 ist eine Source-Elektrode 114 vorgesehen. Die Source-Elektrode 114 ist mit dem p+-Kontaktgebiet 105 und dem n+-Source-Gebiet 106 durch die vordere Silicidschicht 112 elektrisch verbunden und ist gegenüber der Gate-Elektrode 109 durch den Zwischenschicht-Isolierfilm 110 elektrisch isoliert. Wie 8 zeigt, kann ein Titannitridfilm (TiN) 111 zwischen dem Zwischenschicht-Isolierfilm 110 und der Source-Elektrode 114 vorgesehen sein. Der Titannitridfilm 111 ist durch den Zwischenschicht-Isolierfilm 110 elektrisch von der Gate-Elektrode 109 isoliert.
  • Eine Rückflächen-Silicidschicht 113 ist über die gesamte hintere Oberfläche der Siliciumcarbid-Halbleiterbasis (eine Oberfläche auf der Seite eines n+-Siliciumcarbid-Substrats 101, d. h. eine Rückfläche des n+-Siliciumcarbid-Substrats 101) (in 12 nicht dargestellt) vorgesehen, und eine hintere Elektrode 115, die zu einer Drain-Elektrode wird, ist auf der Rückflächen-Silicidschicht 113 vorgesehen. Bezugszeichen 107 bezeichnet ein n–-Sperrschicht-Feldeffekttransistorgebiet (JFET), das an einem Teil der n–-Driftschicht 102 unmittelbar unterhalb der Gate-Elektrode 109 (dem der Gate-Elektrode 109 über den Gate-Isolierfilm 108 gegenüberliegenden Teil) und zwischen der p–-Wannenschicht 104 und einer benachbarten p–-Wannenschicht 104 vorgesehen ist. Bezugszeichen 116 in 12 bezeichnet einen Passivierungsschutzfilm.
  • Ein herkömmliches Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung wird unter Bezugnahme auf 8 beschrieben. Zunächst wird auf der Vorderfläche des n+-Siliciumcarbid-Substrats 101, das zu dem n+-Drain-Gebiet wird, die mit 5 × 1015/cm3 bis 1 × 1016/cm3 Stickstoff (N) dotierte n–-Driftschicht 102 durch Epitaxie mit einer Dicke von 10 μm abgeschieden (gebildet). Anschließend wird das p-Halbleitergebiet 103 in der Oberflächenschicht der n–-Driftschicht 102 durch Ionenimplantation einer p-Störstelle selektiv gebildet. Auf der n–-Driftschicht 102 wird die mit 5 × 1015/cm3 Aluminium (Al) dotierte p–-Wannenschicht 104 durch Epitaxie so abgeschieden, dass sie das p-Halbleitergebiet 103 bedeckt und eine Dicke von 0,5 μm hat.
  • In der p–-Wannenschicht 104 wird das JFET-Gebiet 107 durch Ionenimplantation von Stickstoff so gebildet, dass es die p–-Wannenschicht 104 in der Tiefenrichtung durchdringt (Tiefenrichtung der Basis) und die n–-Driftschicht 102 erreicht. Anschließend wird in der p–-Wannenschicht 104 das n+-Source-Gebiet 106 entfernt von dem JFET-Gebiet 107 durch Ionenimplantation von Phosphor (P) selektiv gebildet. Ferner wird in der p–-Wannenschicht 104 das p+-Kontaktgebiet 105, das das n+-Source-Gebiet 106 kontaktiert, durch Ionenimplantation von Aluminium selektiv gebildet. Danach wird bei einer Temperatur von 1600°C in einer Argonatmosphäre (Ar) ein Aktivierungsglühen (Wärmebehandlung) durchgeführt.
  • Anschließend wird auf einer Oberfläche eines Teils der p–-Wannenschicht 104 zwischen dem JFET-Gebiet 107 und dem n+-Source-Gebiet 106 der Gate-Isolierfilm 108 mit einer Dicke von 70 nm durch thermische Oxidation in einer Distickstoffoxidatmosphäre gebildet. Auf dem Gate-Isolierfilm 108 wird eine Polysiliciumschicht (poly-Si) gebildet, die zur Gate-Elektrode 109 wird. Anschließend wird auf der gesamten Oberfläche der Siliciumcarbid-Halbleiterbasis der Zwischenschicht-Isolierfilm 110 so gebildet, dass er die Gate-Elektrode 109 bedeckt. Danach wird durch Fotolithographie und Ätzung ein den Zwischenschicht-Isolierfilm 110 in der Tiefenrichtung durchdringendes Kontaktloch gebildet, um so das p+-Kontaktgebiet 105 und das n+-Source-Gebiet 106 in dem Kontaktloch freizulegen.
  • Anschließend wird auf der gesamten Vorderfläche der Siliciumcarbid-Halbleiterbasis der Titannitridfilm 111 so gebildet, dass er den Zwischenschicht-Isolierfilm 110 bedeckt. Anschließend wird ein Teil des Titannitridfilms 111, der das p+-Kontakgebiet 105 und das n+-Source-Gebiet 106 in dem Kontaktloch bedeckt, durch Fotolithographie und Ätzen entfernt, um das p+-Kontaktgebiet 105 und das n+-Source-Gebiet 106 in dem Kontaktloch wieder freizulegen. Dann wird auf dem in dem Kontaktloch freiliegenden Siliciumcarbid-Halbleiterteil ein Nickelfilm (Ni) gebildet und auf der Rückfläche der Siliciumcarbid-Halbleiterbasis werden ein Nickelfilm und ein Titanfilm (Ti) aufeinanderfolgend abgeschieden (gebildet).
  • Danach werden die vordere Silicidschicht 112 bzw. die Rückflächen-Silicidschicht 113 jeweils durch Sintern (Wärmebehandlung) auf den Oberflächen der Basis gebildet. Dann wird auf dem Zwischenschicht-Isolierfilm 110 und auf der vorderen Silicidschicht 112 eine Aluminiumschicht, die zur Source-Elektrode 114 wird, mit einer Dicke von 5,0 μm abgeschieden. Auf der Source-Elektrode 114 wird eine Polyimidschicht gebildet, die den nicht dargestellten Passivierungsschutzfilm bilden soll, und der Passivierungsschutzfilm wird durch Wärmebehandlung bei einer Temperatur von 380°C gehärtet (ausgehärtet). Anschließend wird auf der Rückflächen-Silicidschicht 113 die hintere Elektrode 115 gebildet, womit der in 8 gezeigte vertikale SiC-MOSFET fertiggestellt ist.
  • Wenn ein anderer in 12 dargestellter vertikaler SiC-MOSFET gebildet wird, wird nach der Bildung des Kontaktlochs der Schritt zur Bildung des Titannitridfilms 111 weggelassen und die Nickelschicht, die zu der vorderen Silicidschicht 112 wird, wird in dem Kontaktloch gebildet.
  • Als ein weiterer vertikaler SiC-MOSFET wurde die folgende Vorrichtung vorgeschlagen. Eine Silicidschicht wird auf einem Source-Gebiet und einem Kontaktgebiet in einem DMOSFET-Gebiet gebildet. Eine eine Schottky-Elektrode bildende Metallschicht wird auf einer Drift-epi-Schicht und einem Wannengebiet in einem SBD-Gebiet gebildet. Die Metallschicht erstreckt sich von der Schottky-Elektrode und kontaktiert die Silicidschicht und ist aus einem Material gebildet, das ausgewählt ist aus einer Gruppe, die Titan, Tantal (Ta) und deren Nitride enthält. Ferner wurde offenbart, dass es auch nicht von Bedeutung ist, wenn zumindest ein Teil der Metallschicht auf dem Zwischenschicht-Isolierfilm entfernt wurde (siehe beispielsweise Patentdokument 1 (Abs. 0066, 1 und Zusammenfassung)).
  • Des Weiteren wurde als weiterer vertikaler SiC-MOSFET eine Vorrichtung vorgeschlagen, die eine auf einer Halbleiterschicht vorgesehene Polysilicium-Gate-Elektrode und ein Source-Gebiet aufweist, das ein auf der Halbleiterschicht gebildetes Störstellengebiet ist. Die Oberseite der Gate-Elektrode ist mit einem Zwischenschicht-Isolierfilm bedeckt und eine Aluminium-Source-Elektrode erstreckt sich auf dem Zwischenschicht-Isolierfilm. Eine Aluminium-Gate-Kontaktfläche ist mit der Gate-Elektrode verbunden. Eine Metallsperrschicht, die die Diffusion von Aluminium unterdrückt, ist zwischen der Source-Elektrode und dem Zwischenschicht-Isolierfilm sowie zwischen der Gate-Kontaktfläche und der Gate-Elektrode vorgesehen. Die Metallsperrschicht ist aus Titan (Ti) oder Titannitrid (TiN) oder Titansilicium (TiSi) gebildet (siehe beispielsweise Patentdokument 2).
    Patentdokument 1: Offengelegte japanische Patentveröffentlichung Nr. 2009-194127 .
    Patentdokument 2: Offengelegte japanische Patentveröffentlichung Nr. 2012-129503 .
  • DARSTELLUNG DER ERFINDUNG
  • DURCH DIE ERFINDUNG ZU LÖSENDES PROBLEM
  • Aus den Ergebnissen intensiver Forschungsarbeit haben die Erfinder jedoch nun festgestellt, dass bei einer herkömmlichen Siliciumcarbid-Halbleitervorrichtung dann, wenn eine negative Spannung an die Gate-Elektrode angelegt wird, die Schwellenspannung (Vth) stark schwankt. Im praktischen Einsatz einer Siliciumcarbid-Halbleitervorrichtung ist es schwierig, eine hohe Zuverlässigkeit zu erzielen, die einen stabilen Betrieb auch während einer Anwendung unter hoher Belastung (Spannung, Temperatur) ermöglicht. Um beispielsweise bei einem SiC-Leistungs-MOSFET eine höhere kritische Feldstärke im Vergleich zu einem Si-Leistungs-MOSFET zu erzielen, kann die Störstellenkonzentration des Driftgebiets erhöht werden, was die Vereinfachung eines niedrigen Durchlasswiderstands ermöglicht. Dessen ungeachtet ist die Rückwirkungskapazität zwischen Drain und Gate groß und ein großer Strom fließt durch das Gate über die Rückwirkungskapazität als Folge eines dV/dt-Spannungsstoßes, der auf der Drain-Seite erzeugt wird.
  • Wenn die Schwellenspannung überschritten wird, indem die Gate-Spannung durch einen Spannungsabfall, wie etwa die Gate-Verdrahtungsimpedanz in der Folge eines in dem Gate fließenden Stroms zunimmt, tritt insofern ein Problem auf, als der SiC-Leistungs-MOSFET durch eine Fehlbetätigung eingeschaltet wird. Daher sind bei vielen Anwendungen bei der Ansteuerung die positive Spannung zum Einschalten des SiC-Leistungs-MOSFET und die negative Spannung zum Aufrechterhalten des Sperrzustands des SiC-Leistungs-MOSFET und zum Verhindern des Einschaltens durch Fehlbetätigung beides hohe Spannungen, die an die Gate-Elektrode angelegt werden. Ferner muss der Betrieb des SiC-Leistungs-MOSFET unter Hochtemperaturbedingungen, bei welchen die Sperrschicht-(Übergangs-)Temperatur 200°C oder höher ist, gewährleistet sein.
  • Insbesondere wird eine elektrische Feldstärke von etwa ±2 MV/cm bis ±4 MV/cm an den Gate-Isolierfilm angelegt und eine garantierte Betriebstemperatur von etwa 200°C ist erforderlich, und in diesem Fall wurde unter bestimmten Bedingungen ein Phänomen beobachtet, dass die Schwellenspannung stark variiert. Nachstehend werden die Resultate der Verifizierung von elektrischen Eigenschaften des SiC-Leistungs-MOSFET beschrieben, die durch eine Zuverlässigkeitsprüfung erhalten wurden. Zuerst wurde gemäß dem vorstehend beschriebenen herkömmlichen Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung der in 8 dargestellte SiC-MOSFET unter den verschiedenen vorstehend beschriebenen Bedingungen hergestellt (erzeugt) (nachfolgend herkömmliches Beispiel). Bei diesem herkömmlichen Beispiel wurden im Hochtemperaturbetrieb, bei dem die Betriebstemperatur (Sperrschichttemperatur) 200°C erreicht, 3 MV/cm (positive Spannung) und –3 MV/cm (negative Spannung) jeweils 10 Minuten lang an die Gate-Elektrode 109 angelegt und die Veränderung der Schwellenspannung wurde beobachtet.
  • Als Ergebnis bestätigte sich dann, wenn eine positive Spannung an die Gate-Elektrode 109 angelegt wurde, dass die Veränderung der Schwellenspannung gering war und der Variationsbereich (Ausmaß der Veränderung) ±0,1 V oder weniger betrug. Der Schwankungsbereich der Schwellenspannung ist die Differenz von der Schwellenspannung (Bezugswert) zur Zeit der Auslieferung des Produkts auf der Grundlage der Konstruktionsbedingungen. Wenn andererseits eine negative Spannung an die Gate-Elektrode 109 angelegt wurde, variierte die Schwellenspannung stark auf der negativen Seite (das heißt die Schwellenspannung nahm ab). 7 ist ein Kennliniendiagramm, das die Veränderung der Schwellenspannung darstellt, wenn eine negative Spannung an die Gate-Elektrode der herkömmlichen Siliciumcarbid-Halbleitervorrichtung angelegt wurde. In 7 ist die horizontale Achse eine Gate-Spannung Vg, ist die vertikale Achse der Logarithmus des Drain-Stroms Id und ist die Beziehung zwischen der Gate-Spannung und dem Drain-Strom (Ausgangskennlinien) beim Anlegen einer positiven Spannung an das Drain schematisch gezeigt. Ein Schwellenspannungsdefinitionsstrom ist ein Drain-Stromwert (beispielsweise 1/1000 des Nennstroms), der zum Definieren der Schwellenspannung eingestellt wurde (ähnlich in 5).
  • Wie 7 zeigt, bewegten sich bei dem herkömmlichen Beispiel dann, wenn eine negative Spannung im Hochtemperaturbetrieb an die Gate-Elektrode 109 angelegt wurde, die Ausgangskennlinien im Wesentlichen parallel in Bezug auf die horizontale Achse (die Gate-Spannung) auf der negativen Seite, und es hat sich bestätigt, dass die Schwellenspannung von dem Schwellenspannungsdefinitionsstrom betrachtet von Vth1 zu Vth2 abnimmt (Bewegung von der Position der durchgezogenen Linie zu der Position der unterbrochenen Linie, die durch den nach links weisenden Pfeil angedeutet ist). Vth1 ist die Schwellenspannung, die erforderlich ist, damit der Schwellenspannungsdefinitionsstrom zu normalen Zeiten fließt (durchgezogene Linie). Eine normale Zeit ist eine Zeit des Anlegens der Gate-Spannung, wenn festgelegte Ausgangskennlinien auf der Grundlage der Konstruktionsbedingungen erhalten werden. Vth2 (unterbrochene Linie) ist die Schwellenspannung, die erforderlich ist, damit der Schwellenspannungsdefinitionsstrom fließt, wenn eine negative Spannung an die Gate-Elektrode 109 angelegt wird. Als Ergebnis der umfangreichen Forschungsarbeiten der Erfinder hat sich bei dem in 8 dargestellten herkömmlichen SiC-MOSFET bestätigt, dass der zwischen der Source-Elektrode 114 und dem Zwischenschicht-Isolierfilm 110 vorgesehene Titannitridfilm 111 eine gewisse Wirkung zur Unterdrückung der Veränderung der Schwellenspannung hat, jedoch nicht ausreichend war. Ferner haben die Erfinder bestätigt, dass die Veränderung der Schwellenspannung auftrat, wenn eine negative Spannung an die Gate-Elektrode in Patentdokument 1 angelegt wurde.
  • Das vorstehend beschriebene Phänomen, dass die Schwellenspannung auf der negativen Seite variiert, tritt in ähnlicher Weise bei dem in 12 dargestellten herkömmlichen SiC-MOSFET auf. Dieses Phänomen, dass die Schwellenspannung auf der negativen Seite variiert, zeigt an, dass nahe einer Obergangsgrenzfläche (SiO2/SiC-Grenzfläche) des Gate-Isolierfilms 108 und des Siliciumcarbid-Halbleiterteils oder in dem Gate-Isolierfilm 108 (SiO2-Film) positive Ladungen (Löcher) gefangen sind und laden, wobei sie auf das Anlegen einer negativen Spannung an die Gate-Elektrode 109 im Hochtemperaturbetrieb folgend eine positive festgelegte Ladung erzeugen.
  • Es gibt wenige Berichte über das Phänomen, dass eine positive festgelegte Ladung in dem Gate-Isolierfilm oder an einer Übergangsgrenzfläche (nachfolgend SiO2/Si-Grenzfläche) des Gate-Isolierfilms und des Silicium-Halbleiterteils erzeugt wird, wenn eine negative Spannung an die Gate-Elektrode in einem Si-MOSFET oder einem Bipolartransistor mit Si-isoliertem Gate (IGBT), der einen Silicium-Halbleiter verwendet, angelegt wird. Obgleich es zwar einige Berichte über das Phänomen (slow-trap-Phänomen) der variierenden Gate-Schwellenspannung in einem Si-p-Kanal-MOSFET beim Anlegen einer negativen Spannung an die Gate-Elektrode gibt, ist der Variationsbereich der Schwellenspannung sogar dann, wenn die Betriebstemperatur 150°C beträgt und eine negative Spannung von –3 MV/cm an die Gate-Elektrode über 1000 Stunden angelegt wird, 0,1 V.
  • Der Variationsbereich der Schwellenspannung des SiC-MOSFET unter denselben Bedingungen (Betriebstemperatur von 150°C, Gate-Spannung von –3 MV/cm) ist –7 V oder mehr, und daher unterscheiden sich die Schwellenspannung für den Si-MOSFET und diejenige für den SiC-MOSFET stark. Im Einzelnen ist die Grenzflächenzustandsdichte der SiO2/Si-Grenzfläche in dem Si-MOSFET 1,0 × 1011 cm–2eV–1 oder weniger. andererseits ist die Grenzflächenzustandsdichte der SiO2/Si-Grenzfläche in dem SiC-MOSFET 1,0 × 1012 cm–2eV–1 oder mehr. Obgleich ein Großteil der Forschung sich auf die Reduzierung der Grenzflächenzustandsdichte der SiO2/SiC-Grenzfläche richtet, wurde keine Technik zur Reduzierung der Grenzflächenzustandsdichte der SiO2/SiC-Grenzfläche auf etwa dasselbe Ausmaß wie die Grenzflächenzustandsdichte der SiO2/Si-Grenzfläche berichtet.
  • Zur Lösung der vorstehend beschriebenen Probleme bei den herkömmlichen Techniken ist es eine Aufgabe der vorliegenden Erfindung, eine Siliciumcarbid-Halbleitervorrichtung und ein Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung bereitzustellen, die stabile elektrische Eigenschaften und eine hohe Zuverlässigkeit hat.
  • MITTEL ZUR LÖSUNG DES PROBLEMS
  • Um die obigen Probleme zu lösen und eine Aufgabe zu erfüllen, hat eine Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung die folgenden Eigenschaften. Eine isolierte Gate-Struktur, die einen einen Siliciumcarbid-Halbleiterteil kontaktierenden Siliciumdioxidfilm als einen Gate-Isolierfilm hat, wird vorgesehen. Ein Zwischenschicht-Isolierfilm, der die isolierte Gate-Struktur bedeckt, wird vorgesehen. Auf einer Oberfläche des Zwischenschicht-Isolierfilms wird eine erste Metallschicht vorgesehen, die Wasserstoff absorbiert oder sperrt. Auf einer Oberfläche der ersten Metallschicht wird eine erste Hauptelektrode vorgesehen. Die erste Hauptelektrode ist mit dem Siliciumcarbid-Halbleiterteil elektrisch verbunden.
  • Die Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung ist außerdem dadurch gekennzeichnet, dass die Metallschicht ein Titanfilm ist.
  • Die Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung ist ferner dadurch gekennzeichnet, dass die erste Metallschicht die Oberfläche des Zwischenschicht-Isolierfilms vollständig abdeckt.
  • Die Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung ist ferner dadurch gekennzeichnet, dass der Zwischenschicht-Isolierfilm die isolierte Gate-Struktur bedeckt und mit dem Gate-Isolierfilm in Kontakt steht.
  • Die Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung ist ferner dadurch gekennzeichnet, dass die erste Hauptelektrode so vorgesehen ist, dass sie frei von direktem Kontakt mit dem Zwischenschicht-Isolierfilm und dem Gate-Isolierfilm ist.
  • Die Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung ist ferner dadurch gekennzeichnet, dass die erste Metallschicht eine Dicke von 10 nm bis 1,0 μm hat.
  • Die Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung ist ferner dadurch gekennzeichnet, dass die erste Metallschicht eine Dicke von 80 nm bis 150 nm hat.
  • Die Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung ist ferner dadurch gekennzeichnet, dass die erste Metallschicht eine Konzentration von absorbierten Wasserstoffmolekülen von 1 × 1016/cm2 oder höher hat.
  • Die Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung ist ferner dadurch gekennzeichnet, dass eine zweite Metallschicht zwischen der ersten Metallschicht und der ersten Hauptelektrode vorgesehen ist, welche zweite Metallschicht in Bezug auf die erste Metallschicht chemisch stabil ist.
  • Die Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung ist außerdem dadurch gekennzeichnet, dass die Metallelektrode ein Titannitridfilm ist.
  • Gemäß der vorstehend beschriebenen Erfindung wird durch die zwischen der ersten Metallschicht und der ersten Hauptelektrode vorgesehene zweite Metallschicht verhindert, dass die erste Metallschicht und die erste Hauptelektrode eine Legierung bilden, wodurch verhindert werden kann, dass die Dicke der ersten Metallschicht dünner wird als die Dicke zu der Zeit der Bildung der ersten Metallschicht. Daher kann verhindert werden, dass der Absorptions-/Sperreffekt für Wasserstoffatome/Wasserstoffionen durch die erste Metallschicht abnimmt.
  • Die Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung ist ferner dadurch gekennzeichnet, dass eine dritte Metallschicht zwischen der zweiten Metallschicht und der ersten Hauptelektrode vorgesehen ist, welche dritte Metallschicht den Wasserstoff absorbiert oder sperrt.
  • Die Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung ist ferner dadurch gekennzeichnet, dass die Metallschicht ein Titanfilm ist.
  • Gemäß der vorstehend beschriebenen Erfindung kann die Dicke der ersten Metallschicht durch die zwischen der zweiten Metallschicht und der ersten Hauptelektrode vorgesehene dritte Metallschicht ausgeglichen werden, wodurch auch dann, wenn die Dicke der ersten Metallschicht in Teilen dünner wird, verhindert werden kann, dass der Absorptions-/Sperreffekt für Wasserstoffatome/Wasserstoffionen durch die erste Metallschicht abnimmt.
  • Die Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung ist ferner dadurch gekennzeichnet, dass ein Legierungsfilm zwischen der ersten Metallschicht und der ersten Hauptelektrode vorgesehen ist, welcher Legierungsfilm Titan und Aluminium enthält.
  • Die Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung ist ferner dadurch gekennzeichnet, dass ein Legierungsfilm zwischen der dritten Metallschicht und der ersten Hauptelektrode vorgesehen ist, welcher Legierungsfilm Titan und Aluminium enthält.
  • Die Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung ist ferner dadurch gekennzeichnet, dass der Legierungsfilm eine Dicke von 10 nm bis 50 nm hat.
  • Die Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung hat ferner die folgenden Eigenschaften. Ein einen Siliciumcarbid-Halbleiter enthaltendes Halbleitersubstrat ist vorgesehen. Eine n-Driftschicht ist auf einer ersten Hauptoberfläche des Halbleitersubstrats vorgesehen, welche n-Driftschicht den Siliciumcarbid-Halbleiter enthält. Ein p-Halbleitergebiet ist auf einer entgegengesetzten Seite der n-Driftschicht von einer Seite des Halbleitersubstrats selektiv vorgesehen, welches p-Halbleitergebiet den Siliciumcarbid-Halbleiterteil bildet. Ein n-Halbleitergebiet ist in dem p-Halbleitergebiet selektiv vorgesehen, welches n-Halbleitergebiet den Siliciumcarbid-Halbleiterteil bildet. Der Gate-Isolierfilm ist auf einer Oberfläche eines Teils des p-Halbleitergebiets zwischen der n-Driftschicht und dem n-Halbleitergebiet vorgesehen. Eine Gate-Elektrode ist auf dem Gate-Isolierfilm vorgesehen, welche Gate-Elektrode die isolierte Gate-Struktur bildet. Die mit dem n-Halbleitergebiet elektrisch verbundene erste Hauptelektrode ist vorgesehen. Eine zweite Hauptelektrode ist auf einer zweiten Hauptoberfläche des Halbleitersubstrats vorgesehen.
  • Die Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung ist ferner dadurch gekennzeichnet, dass das Halbleitersubstrat dem n-Typ entspricht und eine Störstellenkonzentration hat, die höher als die der n-Driftschicht ist.
  • Um die obigen Probleme zu lösen und eine Aufgabe zu erfüllen, hat ferner ein Verfahren zum Herstellen einer Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung die folgenden Eigenschaften. Zuerst wird ein Siliciumcarbid-Halbleiterteil thermisch oxidiert und ein Siliciumdioxidfilm wird auf einer Oberfläche des Siliciumcarbid-Halbleiterteils gebildet. Dann wird eine isolierte Gate-Struktur, die den Siliciumdioxidfilm als einen Gate-Isolierfilm enthält, gebildet. Dann wird ein Zwischenschicht-Isolierfilm gebildet, der die isolierte Gate-Struktur bedeckt. Anschließend wird auf dem Zwischenschicht-Isolierfilm ein Titanfilm gebildet. Dann wird auf dem Titanfilm eine erste Hauptelektrode so gebildet, dass sie mit dem Siliciumcarbid-Halbleiterteil elektrisch verbunden ist.
  • Das Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung ist ferner dadurch gekennzeichnet, dass eine Wärmebehandlung bei einer Temperatur von 450°C oder weniger nach der Bildung der ersten Hauptelektrode durchgeführt wird.
  • Gemäß der vorstehend beschriebenen Erfindung werden beim Hochtemperaturbetrieb Wasserstoffatome/Wasserstoffionen, die aus dem Inneren der ersten Hauptelektrode erzeugt werden, durch die erste Metallschicht unterhalb der Schicht der ersten Hauptelektrode absorbiert/gesperrt, wodurch verhindert werden kann, dass diese Wasserstoffatome/Wasserstoffionen sich zu der Seite des Gate-Isolierfilms bewegen und in den Gate-Isolierfilm diffundieren. Als Resultat kann nahe der Grenzfläche des Gate-Isolierfilms und des Siliciumcarbid-Halbleiterteils oder in dem Gate-Isolierfilm die Erzeugung einer positiven Ladung unterdrückt werden und die Veränderung der Schwellenspannung zur negativen Seite, wenn eine negative Spannung an die Gate-Elektrode angelegt wird, kann unterdrückt werden.
  • Gemäß der Erfindung werden die aus dem Inneren der ersten Hauptelektrode erzeugten Wasserstoffatome/Wasserstoffionen durch die zweite Metallschicht zwischen der ersten Metallschicht und der ersten Hauptelektrode gesperrt, wodurch die Bewegung der Wasserstoffatome/Wasserstoffionen zu der Seite des Gate-Isolierfilms weiter unterdrückt werden kann. Als Resultat kann der Variationsbereich der Schwellenspannung beim Anlegen einer negativen Spannung an die Gate-Elektrode weiter reduziert werden.
  • AUSWIRKUNG DER ERFINDUNG
  • Die Siliciumcarbid-Halbleitervorrichtung und das Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung erzielen den Effekt, dass vorbestimmte elektrische Eigenschaften stabil erzielt werden können und die Zuverlässigkeit verbessert werden kann.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Querschnittsansicht eines Aufbaus einer Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform;
  • 2 ist eine Querschnittsansicht eines Aufbaus der Siliciumcarbid-Halbleitervorrichtung gemäß einer zweiten Ausführungsform;
  • 3 ist eine Querschnittsansicht eines Aufbaus der Siliciumcarbid-Halbleitervorrichtung gemäß einer dritten Ausführungsform;
  • 4 ist eine Querschnittsansicht eines Aufbaus einer Siliciumcarbid-Halbleitervorrichtung eines Vergleichsbeispiels;
  • 5 ist ein Kennliniendiagramm, das die Veränderung der Schwellenspannung darstellt, wenn eine negative Spannung an eine Gate-Elektrode von Siliciumcarbid-Halbleitervorrichtungen gemäß den Beispielen angelegt wird;
  • 6 ist ein Kennliniendiagramm, das eine Beziehung der Titanfilmdicke und der Wahrscheinlichkeit des Auftretens einer Veränderung der Schwellenspannung in einem Subschwellenbereich darstellt;
  • 7 ist ein Kennliniendiagramm, das die Veränderung der Schwellenspannung darstellt, wenn eine negative Spannung an eine Gate-Elektrode einer herkömmlichen Siliciumcarbid-Halbleitervorrichtung angelegt wird;
  • 8 ist eine Querschnittsansicht eines Aufbaus einer herkömmlichen Siliciumcarbid-Halbleitervorrichtung;
  • 9 ist eine Querschnittsansicht eines Aufbaus der Siliciumcarbid-Halbleitervorrichtung gemäß einer vierten Ausführungsform;
  • 10 ist eine Querschnittsansicht eines Aufbaus der Siliciumcarbid-Halbleitervorrichtung gemäß einer fünften Ausführungsform;
  • 11 ist eine Querschnittsansicht eines Aufbaus der Siliciumcarbid-Halbleitervorrichtung gemäß einer sechsten Ausführungsform;
  • 12 ist eine Querschnittsansicht eines Aufbaus einer herkömmlichen Siliciumcarbid-Halbleitervorrichtung.
  • BESTE AUSFÜHRUNGSWEISE(N) DER ERFINDUNG
  • Ausführungsformen einer Siliciumcarbid-Halbleitervorrichtung und eines Verfahrens zum Herstellen einer Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung werden unter Bezugnahme auf die beigefügten Zeichnungen ausführlich beschrieben. In der vorliegenden Beschreibung und den beigefügten Zeichnungen bedeuten Schichten und Gebiete, welchen n oder p vorangestellt ist, dass Elektronen beziehungsweise Löcher die Majoritätsträger sind. Zusätzlich bedeutet + oder – nach n oder p, dass die Störstellendichte höher beziehungsweise niedriger ist als in Schichten und Gebieten ohne + oder –. In der nachfolgenden Beschreibung der Ausführungsformen und den beigefügten Zeichnungen tragen wesentliche Teile, die identisch sind, gleiche Bezugszeichen und werden nicht wiederholt beschrieben.
  • (Erste Ausführungsform)
  • Ein Aufbau der Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform wird anhand eines vertikalen SiC-MOSFET mit einer planaren Gate-Struktur als Beispiel beschrieben. 1 ist eine Querschnittsansicht eines Aufbaus der Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform. In 1 ist eine einzelne Zelleneinheit (Funktionseinheit eines Elements) eines für die Stromansteuerung verantwortlichen aktiven Gebiets (eines Gebiets, durch welches in einem Durchlasszustand Strom fließt) dargestellt, wobei wiederholt angeordnete weitere Zelleneinheiten, die dieser Zelleneinheit benachbart sind, und ein das aktive Gebiet umgebender Randabschlussstruktur-Teil nicht dargestellt sind (ähnlich in den 2, 3 und 9 bis 11). Der Randabschlussstruktur-Teil ist ein Gebiet, das das elektrische Feld auf einer Vorderflächenseite der Basis einer n–-Driftschicht 2 abschwächt und eine Durchbruchspannung hält, wobei der Randabschlussstruktur-Teil beispielsweise einen Durchbruchspannungsaufbau hat, der einen Schutzring, eine Feldplatte, ein RESURF und dergleichen kombiniert.
  • In der in 1 dargestellten Siliciumcarbid-Halbleitervorrichtung ist auf einer Vorderfläche eines n+-Siliciumcarbid-Substrats 1, das zu einem n+-Drain-Gebiet wird, eine n–-Siliciumcarbid-Epitaxieschicht, die zu einer n–-Driftschicht 2 wird, abgeschieden. In einer Oberflächenschicht auf der der Seite des n+-Siliciumcarbid-Substrats 1 entgegengesetzten Seite der n–-Driftschicht 2 ist ein p-Halbleitergebiet 3 selektiv vorgesehen. Auf der Oberfläche der der Seite des n+-Siliciumcarbid-Substrats 1 entgegengesetzten Seite der n–-Driftschicht 2 ist eine p–-Siliciumcarbid-Epitaxieschicht, die zu einer p–-Wannenschicht 4 wird, so abgeschieden, dass sie das p-Halbleitergebiet 3 abdeckt. Das p-Halbleitergebiet 3 und die p–-Wannenschicht 4 wirken als ein Basisgebiet (p-Halbleitergebiet).
  • Eine Störstellenkonzentration des p-Halbleitergebiets 3 kann beispielsweise höher sein als eine Störstellenkonzentration der p–-Wannenschicht 4. Als Ergebnis kann an einem pn-Übergang zwischen dem p-Halbleitergebiet 3 und der n–-Driftschicht 2 dann, wenn eine hohe Sperr-Vorspannung angelegt wird, ein Durchgreifeffekt der p–-Wannenschicht 4 verhindert werden. In der p–-Wannenschicht 4 ist ein n–-Gebiet (JFET-Gebiet) 7 selektiv so vorgesehen, dass es die p–-Wannenschicht 4 in einer Tiefenrichtung durchdringt und die n–-Driftschicht 2 erreicht. Mit anderen Worten ist das JFET-Gebiet 7 auf einer Oberfläche eines Teils der n–-Driftschicht 2 zwischen benachbarten p-Halbleitergebieten 3 vorgesehen und wirkt es als Driftgebiet zusammen mit der n–-Driftschicht 2. Eine Störstellenkonzentration des JFET-Gebiets 7 kann höher sein als beispielsweise eine Störstellenkonzentration der n–-Driftschicht 2, um dadurch den JFET-Widerstand zu reduzieren.
  • In einem Teil der p–-Wannenschicht 4 auf dem p-Halbleitergebiet 3 sind ein p+-Kontaktgebiet 5 und ein n+-Source-Gebiet (n-Halbleitergebiet) 6 jeweils selektiv vorgesehen. Das p+-Kontaktgebiet 5 ist so vorgesehen, dass es mit dem n+-Source-Gebiet 6 beispielsweise auf der der Seite des JFET-Gebiets 7 entgegengesetzten Seite in Kontakt steht. Ferner kann das p+-Kontaktgebiet 5 so vorgesehen sein, dass es die p–-Wannenschicht 4 durchdringt und das p-Halbleitergebiet 3 erreicht. Auf der Oberfläche eines Teils der p–-Wannenschicht 4 zwischen dem JFET-Gebiet 7 und dem n+-Source-Gebiet 6 ist eine Gate-Elektrode 9 so vorgesehen, dass sie sich über einen Gate-Isolierfilm 8 auf das JFET-Gebiet 7 und auf das n+-Source-Gebiet 6 erstreckt.
  • Der Gate-Isolierfilm 8 ist ein Siliciumdioxidfilm (SiO2), der durch thermische Oxidation der Vorderfläche (Oberfläche auf der Seite der p–-Wannenschicht 4) einer Siliciumcarbid-Halbleiterbasis (geschichtete Basis, die durch das n+-Siliciumcarbid-Substrat 1, die n–-Driftschicht 2 und die p–-Wannenschicht 4, die aufeinanderfolgend geschichtet sind, aufgebaut ist) gebildet wird. Auf diese Weise wird auf der Vorderflächenseite der Siliciumcarbid-Halbleiterbasis (des Halbleiterchip eine MOS-Gate-Struktur gebildet, die den Siliciumcarbid-Halbleiterteil (die Halbleitergebiete wie etwa die p–-Wannenschicht 4, das n+-Source-Gebiet 6 etc.), den Gate-Isolierfilm 8 und die Gate-Elektrode 9 enthält. Ein Zwischenschicht-Isolierfilm 10 ist so vorgesehen, dass er die Gate-Elektrode 9 bedeckt und Kontakt mit dem Gate-Isolierfilm 8 hat. Ein Kontaktloch ist vorgesehen, das den Zwischenschicht-Isolierfilm 10 in der Tiefenrichtung durchdringt und das p+-Kontaktgebiet 5 und das n+-Source-Gebiet 6 erreicht. Auf dem in dem Kontaktloch freiliegenden Siliciumcarbid-Halbleiterteil ist eine vordere Silicidschicht 12 vorgesehen, die einen ohmschen Kontakt mit dem Siliciumcarbid-Halbleiterteil bildet. Die vordere Silicidschicht 12 kann beispielsweise eine Nickelsilicidschicht (NiSi) sein.
  • Auf dem Zwischenschicht-Isolierfilm 10 ist eine Metallschicht (nachfolgend Titannitridfilm) 11 mit Titannitrid (TiN) als Hauptbestandteil vorgesehen. Der Titannitridfilm 11 ist durch den Zwischenschicht-Isolierfilm 10 elektrisch von der Gate-Elektrode 9 isoliert und wirkt zusammen mit einer Source-Elektrode 14 als eine Source-Verdrahtung. Ferner hat der Titannitridfilm 11 die Funktion zu verhindern, dass Nickelatome in einem in dem Kontaktloch gebildeten Nickelfilm (Ni) in den Zwischenschicht-Isolierfilm 10 diffundieren, wenn die vordere Silicidschicht 12 gebildet wird. Das Verhindern der Diffusion der Nickelatome in den Zwischenschicht-Isolierfilm 10 ermöglicht es, das Kurzschließen der Gate-Elektrode 9 und der Source-Elektrode 14, das weiter unten beschrieben wird, zu verhindern. Ein Ende des Titannitridfilms 11 erstreckt sich beispielsweise auf das in dem Kontaktloch frei liegende n+-Source-Gebiet 6 und ist in dem Kontaktloch mit der vorderen Silicidschicht 12 verbunden.
  • Auf der Oberfläche des Titannitridfilms 11 und der vorderen Silicidschicht 12 ist eine Metallschicht (nachfolgend Titanfilm) 16, die Titan (Ti) als Hauptbestandteil aufweist, vorgesehen. Der Titanfilm 16 bedeckt den Zwischenschicht-Isolierfilm 10 (wenn der Gate-Isolierfilm 8 in dem Kontaktloch freiliegt, bedeckt er den Gate-Isolierfilm 8 und den Zwischenschicht-Isolierfilm 10) über den Titannitridfilm 11. Ferner wirkt der Titannitridfilm 10 als eine Source-Verdrahtung zusammen mit der Source-Elektrode 14, die weiter unten beschrieben wird und Aluminium (Al) als einen Hauptbestandteil hat. Der Titanfilm 16 hat die Funktion, Wasserstoffatome (H)/Wasserstoffionen zu sperren, die aus der Source-Elektrode 14 erzeugt werden, sodass sie den darunterliegenden Zwischenschicht-Isolierfilm 10 nicht erreichen. Die Wasserstoffatome/Wasserstoffionen sind Teilchen, die ein Wasserstoffatom als kleinsten Bestandteil haben, und sind insbesondere Wasserstoffatome, Wasserstoffionen und Wasserstoffmoleküle.
  • Indem der Titanfilm 16 zwischen dem Zwischenschicht-Isolierfilm 10 und der Source-Elektrode 14 vorgesehen wird, werden aus der Source-Elektrode 14 erzeugte Wasserstoffatome/Wasserstoffionen absorbiert und durch den Titanfilm 16 gesperrt. Daher kann verhindert werden, dass aus der Source-Elektrode 14 erzeugte Wasserstoffatome/Wasserstoffionen sich durch den Zwischenschicht-Isolierfilm 10 in eine Grenzfläche des Gate-Isolierfilms 8 und des Siliciumcarbid-Halbleiterteils (nachfolgend SiO2/SiC-Grenzfläche) oder den Gate-Isolierfilm 8 bewegen. Somit kann die durch die Wasserstoffatome/Wasserstoffionen erzeugte positive Ladung unterdrückt werden.
  • Der Titanfilm 16 kann vorzugsweise eine Dicke von beispielsweise etwa 10 nm oder mehr und 1,0 μm oder weniger haben. Der Grund hierfür ist folgender. Indem der Titanfilm 16 mit einer Dicke von 10 nm oder mehr gebildet wird, wird der Absorptionseffekt der Wasserstoffatome/Wasserstoffionen durch den Titanfilm 16 erzielt. Die Konzentration der durch den Titanfilm 16 absorbierten Wasserstoffmoleküle (H2) ist beispielsweise 1 × 1016/cm2 oder höher. Da Titan ferner ein hartes Metall ist, treten dann, wenn der Titanfilm 16 eine Dicke von mehr als 1,0 μm hat, Risse in dem Titanfilm 16 auf. Bevorzugter kann der Titanfilm 16 eine Dicke von beispielsweise etwa 80 nm oder mehr und 150 nm oder weniger haben. Der Grund dafür liegt darin, dass eine Abnahme des Absorptions-/Sperreffekts des Titanfilms 16 in Folge von Stufenabdeckungsdefekten des Titanfilms 16 und in dem Titanfilm 16 auftretende Risse verhindert werden können.
  • Auf der Oberfläche des Titanfilms 16 ist eine Source-Elektrode (erste Hauptelektrode) 14, die Aluminium als einen Hauptbestandteil hat, so vorgesehen, dass sie in dem Kontaktloch eingebettet ist. Die Source-Elektrode 14 ist mit dem p+-Kontaktgebiet 5 und dem n+-Source-Gebiet 6 durch den Titanfilm 16 und die vordere Silicidschicht 12 elektrisch verbunden. Die Source-Elektrode 14 wirkt als Source-Verdrahtung. Dadurch, dass der Titanfilm 16 unter der Source-Elektrode 14 vorgesehen wird, stehen die Source-Elektrode 14 und der Zwischenschicht-Isolierfilm 10 nicht miteinander in Kontakt. Auf der Source-Elektrode 14 ist ein Passivierungsschutzfilm (nicht dargestellt) vorgesehen, der eine Chipvorderfläche schützt. Auf der gesamten Oberfläche der Rückfläche der Siliciumcarbid-Halbleiterbasis (Seite des n+-Siliciumcarbid-Substrats 1, d. h. der Rückfläche des n+-Siliciumcarbid-Substrats 1) ist eine Rückflächen-Silicidschicht 13 gebildet, die einen ohmschen Kontakt mit dem n+-Siliciumcarbid-Substrat 1 bildet. Auf der Oberfläche der Rückflächen-Silicidschicht 13 ist eine hintere Elektrode 15 vorgesehen, die zu einer Drain-Elektrode (zweite Hauptelektrode) wird.
  • Das Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform wird beschrieben. Zunächst wird auf der Vorderfläche des n+-Siliciumcarbid-Substrats 1 (Halbleiterwafer), das zu dem n+-Drain-Gebiet wird, die mit beispielsweise 1 × 1016/cm3 einer n-Störstelle wie etwa Stickstoff (N) dotierte n–-Driftschicht 2 durch Epitaxie gebildet und mit einer Dicke von beispielsweise etwa 10 μm abgeschieden (gebildet). Anschließend wird in einer Oberflächenschicht der n–-Driftschicht 2 das p-Halbleitergebiet 3 durch Ionenimplantation einer p-Störstelle selektiv gebildet. Auf der n–-Driftschicht 2 wird die mit beispielsweise 5 × 1015/cm3 einer p-Störstelle wie etwa Aluminium (Al) dotierte p–-Wannenschicht 4 durch Epitaxie so gebildet, dass sie das p-Halbleitergebiet 3 bedeckt, und wird mit einer Dicke von beispielsweise etwa 0,5 μm abgeschieden.
  • Durch die bisherigen Prozesse wird die durch das n+-Siliciumcarbid-Substrat 1, die n–-Driftschicht 2 und die p–-Wannenschicht 4, die aufeinanderfolgend geschichtet sind, aufgebaute Siliciumcarbid-Halbleiterbasis gebildet.
  • Danach wird beispielsweise in der p–-Wannenschicht 4 das JFET-Gebiet 7 durch Ionenimplantation einer n-Störstelle wie etwa Stickstoff so gebildet, dass es die p–-Wannenschicht 4 in der Tiefenrichtung durchdringt (Tiefenrichtung der Basis) und die n–-Driftschicht 2 erreicht. Anschließend wird beispielsweise in der p–-Wannenschicht 4 das n+-Source-Gebiet 6 durch Ionenimplantation einer n-Störstelle wie etwa Phosphor (P) selektiv so gebildet, dass es von dem JFET-Gebiet 7 entfernt ist. Des Weiteren wird beispielsweise in der p–-Wannenschicht 4 beispielsweise das p+-Kontaktgebiet 5 durch Ionenimplantation einer p-Störstelle wie etwa Aluminium selektiv so gebildet, dass es mit dem n+-Source-Gebiet 6 in Kontakt ist. Danach wird beispielsweise bei einer Temperatur von 1600°C in einer Argonatmosphäre (Ar) das Aktivierungsglühen (Wärmebehandlung) durchgeführt.
  • Danach wird beispielsweise auf der Oberfläche eines Teils der p–-Wannenschicht 4 zwischen dem n+-Source-Gebiet 6 und dem JFET-Gebiet 7 der Gate-Isolierfilm 8 durch thermische Oxidation in einer Stickstoffdioxidatmosphäre (N2O) mit einer Dicke von beispielsweise etwa 70 nm gebildet. Dann wird auf dem Gate-Isolierfilm 8 eine Polysiliciumschicht (poly-Si) gebildet, die zur. Gate-Elektrode 9 wird. Anschließend wird auf der gesamten Vorderfläche (Oberfläche auf der Seite der der p–-Wannenschicht 4) der Siliciumcarbid-Halbleiterbasis der Zwischenschicht-Isolierfilm 10 so gebildet, dass er die Gate-Elektrode 9 bedeckt. Danach wird das Kontaktloch durch Fotolithographie und Ätzen so gebildet, dass es den Zwischenschicht-Isolierfilm 10 in der Tiefenrichtung durchdringt, wodurch das p+-Kontaktgebiet 5 und das n+-Source-Gebiet 6 in dem Kontaktloch freiliegen.
  • Anschließend wird auf der gesamten Vorderfläche der Siliciumcarbid-Halbleiterbasis der Titannitridfilm 11 so gebildet, dass er den Zwischenschicht-Isolierfilm 10 bedeckt. Auf die Bildung des Titannitridfilms 11 kann verzichtet werden, wenn kein Risiko besteht, dass Nickelatome in dem auf der Vorderfläche der Basis gebildeten Nickelfilm in den Zwischenschicht-Isolierfilm 10 diffundieren, wenn die Nickelsilicidschicht, die zu der weiter unten beschriebenen vorderen Silicidschicht 12 wird, gebildet wird. Insbesondere dann, wenn der Nickelfilm nur auf dem p+-Kontaktgebiet 5 und dem n+-Source-Gebiet 6 in dem Kontaktloch gebildet wird (d. h., der Nickelfilm so gebildet wird, dass er keinen Kontakt mit dem Zwischenschicht-Isolierfilm 10 hat), diffundieren Nickelatome in dem Nickelfilm nicht in den Zwischenschicht-Isolierfilm, und daher muss der Titannitridfilm 11 nicht gebildet werden.
  • Anschließend wird der Teil des Titannitridfilms 11, der das p+-Kontakgebiet 5 und das n+-Source-Gebiet 6 in dem Kontaktloch bedeckt, durch Fotolithographie und Ätzen entfernt, um das p+-Kontaktgebiet 5 und das n+-Source-Gebiet 6 in dem Kontaktloch wieder freizulegen. Danach wird der Nickelfilm auf der Vorderfläche der Siliciumcarbid-Halbleiterbasis gebildet und auf der gesamten Rückfläche der Siliciumcarbid-Halbleiterbasis werden der Nickelfilm und der Titanfilm aufeinanderfolgend geschichtet (gebildet). Der auf der Vorderfläche der Siliciumcarbid-Halbleiterbasis gebildete Nickelfilm kann auch nur auf dem in dem Kontaktloch freiliegenden Siliciumcarbid-Halbleiterteil gebildet werden. Anschließend werden der Siliciumcarbid-Halbleiterteil und der Nickelfilm durch Sintern (Wärmebehandlung) zur Reaktion veranlasst und die vordere Silicidschicht 12 und die Rückflächen-Silicidschicht 13 werden jeweils auf den Oberflächen der Basis gebildet.
  • Anschließend wird beispielsweise der Titanfilm 16 auf der gesamten Vorderfläche der Siliciumcarbid-Halbleiterbasis (d. h. auf dem Titannitridfilm 11 und der vorderen Silicidschicht 12) durch ein Sputterverfahren gebildet. Danach wird beispielsweise eine Metallschicht (nachfolgend Aluminiumschicht), die Aluminium als einen Hauptbestandteil hat und die zur Source-Elektrode 14 wird, auf dem Titanfilm 16 durch ein Sputterverfahren gebildet und mit einer Dicke von 5,0 μm abgeschieden. Danach wird die Polyimidschicht, die zum Passivierungsschutzfilm (nicht dargestellt) wird, auf der Oberfläche der Source-Elektrode 14 gebildet und der Passivierungsschutzfilm wird beispielsweise durch Wärmebehandlung bei einer Temperatur von etwa 380° gehärtet (ausgehärtet). Dann wird die hintere Elektrode 15 auf der Rückflächen-Silicidschicht 13 gebildet. Danach wird die Siliciumcarbid-Halbleiterbasis in einzelne Chips geschnitten (aufgeteilt), wodurch der in 1 dargestellte vertikale SiC-MOSFET fertiggestellt wird.
  • Wie beschrieben stehen gemäß der ersten Ausführungsform dadurch, dass der Titanfilm zwischen der Source-Elektrode und dem Zwischenschicht-Isolierfilm so vorgesehen wird, dass er den Zwischenschicht-Isolierfilm bedeckt, die Source-Elektrode und der Zwischenschicht-Isolierfilm nicht miteinander in Kontakt. Daher werden im Hochtemperaturbetrieb Wasserstoffatome/Wasserstoffionen, die aus dem Inneren der Source-Elektrode erzeugt werden, durch den Titanfilm unterhalb der Source-Elektrode absorbiert/gesperrt. Als Resultat wird verhindert, dass die aus dem Inneren der Source-Elektrode erzeugten Wasserstoffatome/Wasserstoffionen in den Zwischenschicht-Isolierfilm diffundieren und in den mit dem Zwischenschicht-Isolierfilm in Kontakt stehenden Gate-Isolierfilm diffundieren. Daher kann nahe der Grenzfläche des Gate-Isolierfilms und des Siliciumcarbid-Halbleiterteils oder innerhalb des Gate-Isolierfilms die Erzeugung einer positiven Ladung unterdrückt werden und die Veränderung der Schwellenspannung zur negativen Seite, wenn eine negative Spannung an die Gate-Elektrode angelegt wird, kann unterdrückt werden. Mit anderen Worten kann der Variationsbereich der Schwellenspannung bei Anlegen einer negativen Spannung an die Gate-Elektrode reduziert werden, was die Bildung des Gate-Isolierfilms ermöglicht, durch welchen die Schwellenspannung stabil wird. Entsprechend kann auch dann, wenn entweder eine positive oder eine negative Spannung an die Gate-Elektrode angelegt wird, die Veränderung der Schwellenspannung unterdrückt werden, was es ermöglicht, eine höchst zuverlässige Siliciumcarbid-Halbleitervorrichtung mit stabilen elektrischen Eigenschaften bereitzustellen. Da gemäß der ersten Ausführungsform die Source-Elektrode ferner so gebildet werden kann, dass kein Abstand zwischen einer Seitenwand des Kontaktlochs und der Source-Elektrode gebildet wird, kann eine Größenzunahme der Zelleneinheit vermieden werden.
  • (Zweite Ausführungsform)
  • Ein Aufbau der Siliciumcarbid-Halbleitervorrichtung gemäß einer zweiten Ausführungsform wird beschrieben. 2 ist eine Querschnittsansicht eines Aufbaus der Siliciumcarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform. Die Siliciumcarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform unterscheidet sich von der Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform insofern, als der Zwischenschicht-Isolierfilm 10, der Titanfilm 16 und der Titannitridfilm 11 aufeinanderfolgend vorgesehen sind. Mit anderen Worten ist in der zweiten Ausführungsform die Anordnung des Titanfilms 16 und des Titannitridfilms 11 gegenüber der ersten Ausführungsform ausgetauscht. Ferner steht in der zweiten Ausführungsform auf der vorderen Silicidschicht 12 die Source-Elektrode 14 mit der vorderen Silicidschicht 12 in Kontakt, ohne dass der Titanfilm 16 vorgesehen ist.
  • Der Titannitridfilm 11 hat die Funktion, die Bildung eines Legierungsfilms zwischen dem Titanfilm 16 und der Source-Elektrode 14 als Resultat einer Reaktion des Titanfilms 16 und der Source-Elektrode 14 als Folge der nach der Bildung der Source-Elektrode 14 durchgeführten Wärmebehandlung zu verhindern. Daher kann auch dann, nachdem das Produkt fertiggestellt ist, die Dicke des Titanfilms 16 so aufrechterhalten werden, dass sie der Dicke des Titanfilms 16 zum Zeitpunkt der Abscheidung (Bildung) entspricht. Ferner ist der Titannitridfilm 11 in Bezug auf den Titanfilm 16 chemisch stabil (unempfindlich für chemische Veränderungen). Daher nimmt dadurch, dass der Titannitridfilm 11 zwischen dem Titanfilm 16 und der Source-Elektrode 14 vorgesehen wird, die Dicke des Titanfilms 16 nicht ab.
  • Ferner hat ähnlich wie der Titanfilm 16 der Titannitridfilm 11 die Funktion, Wasserstoffatome/Wasserstoffionen zu sperren, die sich aus dem Inneren der Source-Elektrode 14 zu der Seite des Gate-Isolierfilms 8 bewegen. Der Sperreffekt der Wasserstoffatome/Wasserstoffionen durch den Titannitridfilm 11 wird weiter unten in einer fünften Ausführungsform beschrieben.
  • Das Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform ist beispielsweise das Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform, bei welchem nach der Bildung des Kontaktlochs und vor der Bildung des Titannitridfilms 11 der Titanfilm 16 gebildet wird. Im Einzelnen werden zuerst ähnlich wie bei der ersten Ausführungsform die Prozesse vom Abschneiden der n–-Driftschicht 2 bis zum Bilden des Kontaktlochs aufeinanderfolgend ausgeführt. Anschließend wird auf der gesamten Vorderfläche der Siliciumcarbid-Halbleiterbasis der Titanfilm 16 so gebildet, dass er den Zwischenschicht-Isolierfilm 10 bedeckt. Danach wird der Titannitridfilm 11 auf dem Titanfilm 16 gebildet. Anschließend werden die Teile des Titannitridfilms 11 und des Titanfilms 16, die das p+-Kontakgebiet 5 und das n+-Source-Gebiet 6 innerhalb des Kontaktlochs bedecken, durch Fotolithographie und Ätzen entfernt, um das p+-Kontaktgebiet 5 und das n+-Source-Gebiet 6 in dem Kontaktloch wieder freizulegen. Mit anderen Worten werden der Titannitridfilm 11 und der Titanfilm 16 unter Verwendung derselben Maske selektiv entfernt. Anschließend werden ähnlich wie bei der ersten Ausführungsform die vordere Silicidschicht 12 und die Rückflächen-Silicidschicht 13 gebildet. Danach wird die Source-Elektrode 14 auf dem Titannitridfilm 11 und der vorderen Silicidschicht 12 gebildet. Anschließend werden ähnlich wie bei der ersten Ausführungsform der Prozess zum Bilden des Passivierungsschutzfilms und die nachfolgenden Prozesse aufeinanderfolgend ausgeführt, wodurch der in 2 dargestellte vertikale SiC-MOSFET fertiggestellt wird.
  • Wie beschrieben können gemäß der zweiten Ausführungsform die gleichen Auswirkungen wie bei der ersten Ausführungsform erzielt werden. Des Weiteren tritt gemäß der zweiten Ausführungsform durch die Bildung des Titannitridfilms zwischen dem Titanfilm und der Source-Elektrode keine Bildung eines Legierungsfilms zwischen dem Titanfilm und der Source-Elektrode als Ergebnis einer Reaktion des Titanfilms mit der Source-Elektrode auf. Daher kann auch nach der Fertigstellung des Produkts die Dicke des Titanfilms zum Zeitpunkt der Abscheidung aufrechterhalten werden und eine Abnahme des Absorptions-/Sperreffekts für Wasserstoffatome/Wasserstoffionen durch den Titanfilm kann verhindert werden.
  • (Dritte Ausführungsform)
  • Ein Aufbau der Siliciumcarbid-Halbleitervorrichtung gemäß einer dritten Ausführungsform wird beschrieben. 3 ist eine Querschnittsansicht eines Aufbaus der Siliciumcarbid-Halbleitervorrichtung gemäß der dritten Ausführungsform. Der Siliciumcarbid-Halbleiter gemäß der dritten Ausführungsform unterscheidet sich von der Siliciumcarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform in den beiden folgenden Punkten. Der erste Unterschied ist, dass ein Titanfilm 21 zwischen dem Titannitridfilm 11 und der Source-Elektrode 14 vorgesehen wird. Mit anderen Worten wird ein geschichteter Film, der zwischen dem Zwischenschicht-Isolierfilm 10 und der Source-Elektrode 14 vorgesehen ist, aus mehreren Titanfilmen (nachfolgend erster und zweiter Titanfilm) 16, 21 gebildet, die mit dem Titannitridfilm 11 geschichtet sind. Der zweite Titanfilm 21 hat ähnlich dem ersten Titanfilm 16 die Funktion, aus dem Inneren der Source-Elektrode 14 erzeugte Wasserstoffatome/Wasserstoffionen zu absorbieren und die Wasserstoffatome/Wasserstoffionen zu sperren, sodass sie den darunterliegenden Zwischenschicht-Isolierfilm 10 nicht erreichen.
  • Der zweite Unterschied ist, dass die Anwendung in einem Bipolartransistor mit isoliertem Gate (IGBT) erfolgt. Im Einzelnen wird in der dritten Ausführungsform anstelle des n+-Siliciumcarbid-Substrats, das zu einem n+-Driftgebiet wird, das p+-Siliciumcarbid-Substrat 18 verwendet, das zu einem p+-Kollektorgebiet wird. Eine n-Schicht 19, die zu einer n-Pufferschicht (oder einer n-Feldstoppschicht) wird, ist zwischen dem p+-Siliciumcarbid-Substrat 18 und der n–-Driftschicht 2 vorgesehen. Ein n+-Emittergebiet 17, eine Emitterelektrode 22 und eine Kollektorelektrode 20 sind anstelle des n+-Source-Gebiets, der Source-Elektrode und der Drain-Elektrode vorgesehen.
  • Das Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung gemäß der dritten Ausführungsform kann beispielsweise das Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform sein, bei welchem der erste Titanfilm 16, der Titannitridfilm 11, der zweite Titanfilm 21 und die Emitterelektrode 22 als Emitterverdrahtung aufeinanderfolgend abgeschieden werden. Im Einzelnen werden zuerst auf dem p+-Siliciumcarbid-Substrat 18, das zu dem p+-Kollektorgebiet wird, die n-Schicht 19 und die n–-Driftschicht 2 aufeinanderfolgend durch Epitaxie abgeschieden. Anschließend werden ähnlich wie bei der zweiten Ausführungsform die Prozesse vom Bilden des p-Halbleitergebiets 3 bis zum Bilden des Titannitridfilms 11 aufeinanderfolgend durchgeführt.
  • Anschließend werden die Teile des Titannitridfilms 11 und des ersten Titanfilms 16, die das p+-Kontakgebiet 5 und das n+-Emittergebiet 17 innerhalb des Kontaktlochs bedecken, durch Fotolithographie und Ätzen entfernt, wodurch das p+-Kontaktgebiet 5 und das n+-Emittergebiet 17 in dem Kontaktloch freigelegt werden. Mit anderen Worten werden der Titannitridfilm 11 und der erste Titanfilm 16 unter Verwendung derselben Maske selektiv entfernt. Anschließend werden ähnlich wie bei der zweiten Ausführungsform die vordere Silicidschicht 12 und die Rückflächen-Silicidschicht 13 gebildet. Danach werden auf dem zweiten Titanfilm 21 und der vorderen Silicidschicht 12 der zweite Titanfilm 21 und die Emitterelektrode 22 aufeinanderfolgend gebildet. Anschließend werden ähnlich wie bei der zweiten Ausführungsform der Prozess zum Bilden des Passivierungsschutzfilms und die nachfolgenden Prozesse aufeinanderfolgend ausgeführt, wodurch der in 3 dargestellte vertikale SiC-MOSFET fertiggestellt wird.
  • Wie beschrieben können gemäß der dritten Ausführungsform die gleichen Auswirkungen wie bei der ersten und zweiten Ausführungsform erzielt werden. Ferner kann gemäß der dritten Ausführungsform dadurch, dass der erste und der zweite Titanfilm zwischen dem Zwischenschicht-Isolierfilm und der Emitterelektrode geschichtet werden, auch in Fällen, in welchen die Stufenabdeckung des ersten Titanfilms mangelhaft ist, wenn etwa die Dicke des ersten Titanfilms in Teilen als Folge von Teilchen auf der Chipvorderfläche, von durch Elementstrukturen auf der Chipvorderfläche verursachten Unebenheiten und dergleichen dünn ist, indem der zweite Titanfilm über dem ersten Titanfilm gebildet wird, die Dicke des zwischen dem Zwischenschicht-Isolierfilms und der Emitterelektrode vorgesehenen geschichteten Films in Teilen ausgeglichen werden, in welchen die Dicke des Titanfilms unzureichend ist. Als Ergebnis kann verhindert werden, dass der Absorptions-/Sperreffekt für Wasserstoffatome/Wasserstoffionen durch den Titanfilm abnimmt.
  • (Vierte Ausführungsform)
  • Der Aufbau der Siliciumcarbid-Halbleitervorrichtung gemäß einer vierten Ausführungsform wird beschrieben. 9 ist eine Querschnittsansicht eines Aufbaus der Siliciumcarbid-Halbleitervorrichtung gemäß der vierten Ausführungsform. In 9 ist der Leitfähigkeitstyp von Bezugszeichen 3 als p-Typ dargestellt (ähnlich in den 10 und 11). Die Siliciumcarbid-Halbleitervorrichtung gemäß der vierten Ausführungsform unterscheidet sich von der Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform insofern, als zwischen dem Titanfilm 16 und der Source-Elektrode 14 ein Titan-Aluminium-Legierungsfilm 56 (z. B. TiAl3) vorgesehen ist. In der vierten Ausführungsform ist der Titannitridfilm 11 zwischen dem Titanfilm 16 und dem Zwischenschicht-Isolierfilm 10 nicht vorgesehen.
  • Im Einzelnen ist der Titanfilm 16 auf der Oberfläche des Zwischenschicht-Isolierfilms 10 und der vorderen Silicidschicht 12 vorgesehen. Der Titanfilm 16 hat ähnlich wie bei der ersten Ausführungsform die Funktion, im Inneren der Source-Elektrode 14 erzeugte Wasserstoffatome/Wasserstoffionen zu absorbieren. Ferner wirkt der Titanfilm 16 als Source-Verdrahtung und ist durch den Zwischenschicht-Isolierfilm 10 elektrisch von der Gate-Elektrode 9 isoliert. Auf der Oberfläche des Titanfilms 16 ist der Titan-Aluminium-Legierungsfilm 56 gebildet.
  • Der Titan-Aluminium-Legierungsfilm 56 ist ein Legierungsfilm, der durch eine Reaktion des Titanfilms 16 und der Source-Elektrode 14 gebildet ist. Der Titan-Aluminium-Legierungsfilm 56 wirkt als eine Source-Verdrahtung. Der Titan-Aluminium-Legierungsfilm 56 kann vorzugsweise eine Dicke von beispielsweise etwa 10 nm oder mehr oder 50 nm oder weniger haben. Auf der Oberfläche des Titan-Aluminium-Legierungsfilms 56 ist die Source-Elektrode 14 so vorgesehen, dass sie in dem Kontaktloch eingebettet ist.
  • Die Source-Elektrode 14 ist mit dem p+-Kontaktgebiet 5 und dem n+-Source-Gebiet 6 durch den Titan-Aluminium-Legierungsfilm 56, den Titanfilm 16 und die vordere Silicidschicht 12 elektrisch verbunden. Die Source-Elektrode 14 wirkt als Source-Verdrahtung. Auf der Source-Elektrode 14 ist ein Passivierungsschutzfilm 54 vorgesehen, der die Chipvorderfläche schützt. Abgesehen von der zwischen dem Zwischenschicht-Isolierfilm 10 und der Source-Elektrode 14 vorgesehenen Metallschicht ist die Konfiguration identisch mit derjenigen der ersten Ausführungsform.
  • Das Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung gemäß der vierten Ausführungsform wird beschrieben. Zuerst wird beispielsweise das n+-Siliciumcarbid-Substrat (Halbleiterwafer) 1 aus einem vierschichtigen periodischen hexagonalen Kristall (4H-SiC) hergestellt und ähnlich wie bei der ersten Ausführungsform werden die Prozesse zum Bilden der n–-Driftschicht 2 bis zum Bilden des Kontaktlochs aufeinanderfolgend ausgeführt. Die vordere Oberfläche des n+-Siliciumcarbid-Substrats 1 kann beispielsweise eine (000-1)-Fläche (sogenannte C-Fläche) sein.
  • Die n–-Driftschicht 2 kann beispielsweise mit 5 ×1015/cm3 einer n-Störstelle wie etwa Stickstoff (N) dotiert sein und kann durch Epitaxie so gebildet werden, dass sie eine Dicke von etwa 10 μm hat.
  • Ein Nickelfilm (Ni) wird auf dem Siliciumcarbid-Halbleiterteil (dem p+-Kontaktgebiet 5 und dem n+-Source-Gebiet 6) gebildet, der in dem Kontaktloch freiliegt. Anschließend werden der Siliciumcarbid-Halbleiterteil und der Nickelfilm durch Sintern (Wärmebehandlung) zur Reaktion gebracht, um die vordere Silicidschicht 12 zu bilden, die beispielsweise eine Dicke von 1,0 μm hat. Dann wird auf dem Zwischenschicht-Isolierfilm 10 und auf der vorderen Silicidschicht 12 der Titanfilm 16 mit einer Dicke von beispielsweise 0,1 μm abgeschieden.
  • Anschließend wird ähnlich wie bei der ersten Ausführungsform auf dem Titanfilm 16 eine Aluminiumschicht, die zu der Source-Elektrode 14 wird, mit einer Dicke von beispielsweise 5,0 μm abgeschieden. Der Titanfilm 16 und die Source-Elektrode 14 werden beispielsweise aufeinanderfolgend durch ein Sputterverfahren gebildet. Dann wird die Source-Elektrode 14 durch Fotolithographie und Ätzen mit einem Muster versehen. Die bei der Musterbildung der Source-Elektrode 14 verwendete Ätzmaske wird als eine Maske zur Durchführung des Ätzens und der Musterbildung des Titanfilms 16 verwendet. Als Resultat wird die Source-Verdrahtung mit einem vorbestimmten Muster aus dem Titanfilm 16 und der Source-Elektrode 14 gebildet.
  • Anschließend wird auf der Source-Elektrode 14 eine Polyimidschicht gebildet, die zum Passivierungsschutzfilm 54 wird, und der Passivierungsschutzfilm 54 wird durch Wärmebehandlung (Härten) beispielsweise bei einer Temperatur von etwa 380°C gehärtet (ausgehärtet). Die Temperatur einer Wärmebehandlung, die nach der Bildung der Source-Elektrode 14 durchgeführt wird, wie etwa die Wärmebehandlung für diese Härtung etc., kann vorzugsweise 450°C oder weniger betragen. Der Grund dafür ist, dass die Source-Elektrode 14 als einen Hauptbestandteil Aluminium aufweist, das eine geringe Wärmetoleranz hat. Der Titanfilm 16 und die Source-Elektrode 14 werden durch die nach der Bildung der Source-Elektrode 14 durchgeführte Wärmebehandlung zur Reaktion veranlasst, wodurch der Titan-Aluminium-Legierungsfilm 56 zwischen dem Titanfilm 16 und der Source-Elektrode 14 gebildet wird.
  • Die Erfinder haben bestätigt, dass der Titan-Aluminium-Legierungsfilm 56 beispielsweise eine Dicke von 50 nm oder mehr durch Wärmebehandlung bei einer Temperatur von 400°C oder höher hat und eine Dicke von 10 nm oder weniger durch Wärmebehandlung bei einer Temperatur von etwa 380°C hat. Des Weiteren kann die Temperatur der nach der Bildung der Source-Elektrode 14 durchgeführten Wärmebehandlung vorzugsweise 380°C oder höher und 400°C oder niedriger sein. Der Grund dafür ist, dass die Source-Elektrode 14 als einen Hauptbestandteil Aluminium aufweist, das eine geringe Wärmetoleranz hat. Daher kann die Dicke des Titan-Aluminium-Legierungsfilms 56 wie vorstehend beschrieben beispielsweise bevorzugt etwa 10 nm oder mehr und 50 nm oder weniger betragen. Ferner sind die Dicke des Titanfilms 16 zum Zeitpunkt der Abscheidung, die Temperatur der Wärmebehandlung, die nach der Bildung der Source-Elektrode 14 durchgeführt wird, und dergleichen so eingestellt, dass die Dicke des Titanfilms 16, die nach der Bildung des Titan-Aluminium-Legierungsfilms 56 verbleibt, 10 nm oder mehr beträgt.
  • Wenn wie beschrieben der Titanfilm 16 beispielsweise mit einer Dicke von etwa 0,1 μm (= 100 nm) abgeschieden wird und die Temperatur der nach der Bildung der Source-Elektrode 14 durchgeführten Wärmebehandlung beispielsweise etwa 380°C beträgt, wird der Titan-Aluminium-Legierungsfilm 56 mit einer Dicke von 10 nm oder weniger gebildet und der Titanfilm 16 verbleibt mit einer Dicke von etwa 90 nm. Danach wird auf der gesamten Rückfläche der Siliciumcarbid-Halbleiterbasis die hintere Elektrode 15 gebildet. Danach wird die Siliciumcarbid-Halbleiterbasis in einzelne Chips geschnitten, wodurch der in 9 dargestellte vertikale SiC-MOSFET fertiggestellt wird.
  • Auch in der Siliciumcarbid-Halbleitervorrichtung gemäß der vierten Ausführungsform werden zwar Wasserstoffatome/Wasserstoffionen aus dem Inneren der Source-Elektrode 14 bei Hochtemperaturbetrieb erzeugt, aber diese Wasserstoffatome/Wasserstoffionen werden durch den Titanfilm 16 unterhalb der Source-Elektrode 14 absorbiert. Daher kann verhindert werden, dass die aus dem Inneren der Source-Elektrode 14 erzeugten Wasserstoffatome/Wasserstoffionen nahe zum Gate-Isolierfilm 8 oder in den Gate-Isolierfilm 8 diffundieren.
  • Unter den verschiedenen hierin als Beispiel beschriebenen Bedingungen wurde ein vertikaler SiC-MOSFET, der an einer (000-1)-Fläche einen Kanal (Inversionsschicht) bildet (d. h. ein Element, das eine C-Fläche als die Chipvorderfläche hat) (nachfolgend Beispiel 1) gemäß dem Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung gemäß der vorstehend beschriebenen vierten Ausführungsform hergestellt und die Veränderung der Schwellenspannung wurde gemessen. Die Ergebnisse bestätigen, dass im Hochtemperaturbetrieb, bei dem die Betriebstemperatur 200°C betrug, nach dem Anlegen einer negativen Spannung von –3 MV/cm an die Gate-Elektrode 9 über 1000 Stunden der Variationsbereich der Schwellenspannung auf 0,1 V oder weniger unterdrückt werden konnte.
  • Ferner wurde für einen Fall, bei dem die Vorderfläche des n+-Siliciumcarbid-Substrats 1 eine (0001)-Fläche (sogenannte Si-Fläche) war, ähnlich Beispiel 1 ein vertikaler SiC-MOSFET hergestellt (nachfolgend Beispiel 2), und die Variation der Schwellenspannung wurde gemessen. Mit anderen Worten ist Beispiel 2 ein vertikaler SiC-MOSFET (d. h. ein Element, das eine Si-Fläche als die Chipvorderfläche hat), der einen Kanal in einer (0001)-Fläche bildet. Abgesehen von der Ebenenausrichtung der Chipvorderfläche von Beispiel 2 ist die Konfiguration identisch mit derjenigen von Beispiel 1. Ähnlich wie bei Beispiel 1 zeigen die Resultate, dass auch in Beispiel 2 ein vertikaler SiC-MOSFET mit einer stabilen Schwellenspannung möglich ist.
  • Die Konzentration der durch den Titanfilm 16 absorbierten Wasserstoffmoleküle wurde verifiziert. Als Ergebnis nach der Implantation von Wasserstoff bei einer Temperatur von 400°C in eine Probe, die einen abgeschiedenen Titanfilm mit einer Dicke von 100 nm aufwies, wurden Wasserstoffmoleküle (H2) mit einer Konzentration von 6 × 1017/cm2 von dem Titanfilm mit der Dicke von 100 nm absorbiert. Mit anderen Worten wurde bestätigt, dass die Konzentration der in dem Titanfilm mit einer Dicke von 10 nm absorbierten Wasserstoffmoleküle 1 × 1016/cm2 beträgt. Daher wird die Dicke des Titanfilms 16 auf eine Dicke eingestellt, die es ermöglicht, im Wesentlichen alle aus dem Inneren der Source-Elektrode 14 im Hochtemperaturbetrieb erzeugten Wasserstoffatome/Wasserstoffionen zu absorbieren.
  • Wie beschrieben können gemäß der vierten Ausführungsform die gleichen Auswirkungen wie bei der ersten bis dritten Ausführungsform erzielt werden.
  • (Fünfte Ausführungsform)
  • Der Aufbau der Siliciumcarbid-Halbleitervorrichtung gemäß einer fünften Ausführungsform wird beschrieben. 10 ist eine Querschnittsansicht eines Aufbaus der Siliciumcarbid-Halbleitervorrichtung gemäß der fünften Ausführungsform. In der Siliciumcarbid-Halbleitervorrichtung gemäß der fünften Ausführungsform unterscheidet sich der geschichtete Aufbau der Metallschicht in dem Kontaktloch von der zweiten Ausführungsform als Folge eines unterschiedlichen Herstellungsprozessablaufs, und ähnlich wie bei der zweiten Ausführungsform ist der Titannitridfilm 11 zwischen dem Titanfilm 16 und der Source-Elektrode 14 vorgesehen. Wie vorstehend beschrieben hat der Titannitridfilm 11 die Funktion, die Bewegung der Wasserstoffatome/Wasserstoffionen zu der Seite des Gate-Isolierfilm 8 zu sperren, wobei die Wasserstoffatome/Wasserstoffionen innerhalb der Source-Elektrode 14 erzeugt werden. Mit anderen Worten ist der Diffusionskoeffizient der Wasserstoffatome/Wasserstoffionen innerhalb des Titannitridfilms 11 in einem Ausmaß klein, dass die sich in dem Titannitridfilm 11 bewegenden Wasserstoffatome/Wasserstoffionen den darunterliegenden Titanfilm 16 im Wesentlichen nicht erreichen.
  • Die Siliciumcarbid-Halbleitervorrichtung gemäß der fünften Ausführungsform kann durch Anwendung des Verfahrens zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung gemäß der vierten Ausführungsform hergestellt werden. Das Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung gemäß der fünften Ausführungsform kann beispielsweise das Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung gemäß der vierten Ausführungsform sein, bei welchem nach der Bildung des Titanfilms 16 und vor der Bildung der Source-Elektrode 14 der Titannitridfilm 11 auf dem Titanfilm 16 abgeschieden wird. Mit anderen Worten werden der Titanfilm 16, der Titannitridfilm 11 und die Source-Elektrode 14 aufeinanderfolgend als Source-Verdrahtung abgeschieden. Die Dicke des Titanfilms 16, des Titannitridfilms 11 und der Source-Elektrode 14 kann jeweils beispielsweise 0,1 μm, 0,1 μm bzw. 5,0 μm betragen. Der Titanfilm 16, der Titannitridfilm 11 und die Source-Elektrode 14 werden beispielsweise aufeinanderfolgend durch ein Sputterverfahren gebildet.
  • Dadurch, dass der Titannitridfilm 11 zwischen dem Titanfilm 16 und der Source-Elektrode 14 gebildet ist, kommen der Titanfilm 16 und die Source-Elektrode 14 nicht miteinander in Kontakt. Daher wird bei der nach der Bildung der Source-Elektrode 14 durchgeführten Wärmebehandlung keine Reaktionsschicht (Titan-Aluminium-Legierungsfilm) des Titanfilms 16 und der Source-Elektrode 14 gebildet. Ferner ist der Titannitridfilm 11 in Bezug auf den Titanfilm 16 chemisch stabil (unempfindlich für chemische Veränderungen). Daher wird die Dicke des Titanfilms 16 so aufrechterhalten, dass sie der Dicke zum Zeitpunkt der Abscheidung des Titanfilms 16 entspricht. Somit kann im Vergleich zu einem Fall, in welchem ein Legierungsfilm zwischen dem Titanfilm 16 und der Source-Elektrode 14 gebildet wird, der Absorptionseffekt der Wasserstoffatome/Wasserstoffionen durch den Titanfilm 16 weiter verbessert werden.
  • Des Weiteren wurde eine Verifizierung hinsichtlich des Wasserstoffdiffusionskoeffizienten des Titannitridfilms 11 durchgeführt. Im Einzelnen wurde eine Probe hergestellt, bei welcher ein Oxidfilm (SiO2-Film) auf einem Siliciumcarbid-Halbleitersubstrat zur Verifizierung durch thermische Oxidation gebildet wurde, und der Titannitridfilm wurde auf diesem Oxidfilm abgeschieden. Bei dieser Probe wurde nach Durchführung einer Wärmebehandlung bei einer Temperatur von 400°C für 30 Minuten in einer Wasserstoffatmosphäre im Ergebnis einer Sekundärionen-Massenspektrometrieanalyse (SIMS) der Zusammensetzung des auf der Probe gebildeten Oxidfilms kein Wasserstoff in dem Oxidfilm erfasst. Mit anderen Worten wurde bestätigt, dass Wasserstoffatome/Wasserstoffionen in der Wasserstoffatmosphäre durch den Titannitridfilm gesperrt werden und den Oxidfilm unter dem Titannitridfilm nicht erreichen.
  • Wie beschrieben können gemäß der fünften Ausführungsform die gleichen Auswirkungen wie bei der ersten bis vierten Ausführungsform erzielt werden. Ferner werden gemäß der fünften Ausführungsform im Hochtemperaturbetrieb aus dem Inneren der Source-Elektrode erzeugte Wasserstoffatome/Wasserstoffionen durch den Titannitridfilm unterhalb der Source-Elektrode absorbiert/gesperrt. Daher kann die Bewegung der Wasserstoffatome/Wasserstoffionen aus dem Inneren der Source-Elektrode zu der Seite des Gate-Isolierfilms weiter unterdrückt werden und der Variationsbereich der Schwellenspannung kann weiter reduziert werden.
  • Sechste Ausführungsform
  • Ein Aufbau der Siliciumcarbid-Halbleitervorrichtung gemäß einer sechsten Ausführungsform wird beschrieben. 11 ist eine Querschnittsansicht eines Aufbaus der Siliciumcarbid-Halbleitervorrichtung gemäß der sechsten Ausführungsform. Die Siliciumcarbid-Halbleitervorrichtung gemäß der sechsten Ausführungsform unterscheidet sich von der Siliciumcarbid-Halbleitervorrichtung gemäß der fünften Ausführungsform insofern, als zwischen dem Titannitridfilm 11 und der Source-Elektrode 14 ein zweiter Titanfilm 58 und der Titan-Aluminium-Legierungsfilm 56 vorgesehen sind. Der zweite Titanfilm 58 hat ähnlich dem Titanfilm 16 (nachfolgend erster Titanfilm) unter dem Titannitridfilm 11 die Funktion, aus dem Inneren der Source-Elektrode 14 erzeugte Wasserstoffatome/Wasserstoffionen zu absorbieren.
  • Das Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung gemäß der sechsten Ausführungsform kann das Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung gemäß der vierten Ausführungsform sein, bei welchem nach der Bildung des ersten Titanfilms 16 und vor der Bildung der Source-Elektrode 14 der Titannitridfilm 11 und der zweite Titanfilm 58 auf dem Titanfilm 16 abgeschieden werden. Die Dicke des ersten Titanfilms 16, des Titannitridfilms 11, des zweiten Titanfilms 58 und der Source-Elektrode 14 zum Zeitpunkt der Abscheidung kann beispielsweisejeweils 0,1 μm, 0,1 μm, 0,1 μm bzw. 5,0 μm betragen.
  • Indem auf diese Weise die Metallschichten, die später die Source-Verdrahtung werden, übereinander geschichtet werden, wird der Titan-Aluminium-Legierungsfilm 56, der eine Reaktionsschicht des zweiten Titanfilms 58 und der Source-Elektrode 14 ist, zwischen dem zweiten Titanfilm 58 und der Source-Elektrode 14 durch die Wärmebehandlung nach der Bildung der Source-Elektrode 14 gebildet. Mit anderen Worten werden der erste Titanfilm 16, der Titannitridfilm 11, der zweite Titanfilm 58, der Titan-Aluminium-Legierungsfilm 56 und die Source-Elektrode 14 aufeinanderfolgend als Source-Verdrahtung abgeschieden.
  • Wie beschrieben können gemäß der sechsten Ausführungsform die gleichen Auswirkungen wie bei der ersten bis fünften Ausführungsform erzielt werden. Ferner kann gemäß der sechsten Ausführungsform der Absorptionseffekt der Wasserstoffatome/Wasserstoffionen durch den zweiten Titanfilm zwischen der Source-Elektrode und dem ersten Titanfilm weiter verbessert werden. Als Ergebnis kann die Bewegung der Wasserstoffatome/Wasserstoffionen aus dem Inneren der Source-Elektrode zu der Seite des Gate-Isolierfilms weiter unterdrückt werden und der Variationsbereich der Schwellenspannung kann weiter reduziert werden.
  • (Beispiele)
  • Der Grund für die Variation der Schwellenspannung in dem herkömmlichen SiC-MOSFET (nachfolgend herkömmliches Beispiel, siehe 8) wurde verifiziert. In dem herkömmlichen Beispiel ist die hohe Grenzflächenzustandsdichte der SiO2/SiC-Grenzfläche ein für die SiO2/SiC-Grenzfläche spezifisches Problem und gegenwärtig ist nicht klar, ob dies als Folge von Unterschieden im Bandaufbau, des Ausmaßes der Deformation und der Menge von Defekten der SiO2/SiC-Grenzfläche auftritt. Somit wurde auf einen SiC-MOSFET (nachfolgend Vergleichsbeispiel) Bezug genommen, in welchem die Anordnung von Aluminiumschichten als Elektrodenschichten von dem herkömmlichen Beispiel verschieden war, und die Verifizierung hinsichtlich der Ursache der Variation der Schwellenspannung in dem herkömmlichen Beispiel wurde durchgeführt. 4 ist eine Querschnittsansicht eines Aufbaus der Siliciumcarbid-Halbleitervorrichtung des Vergleichsbeispiels. Zunächst wird der Aufbau des in 4 gezeigten Vergleichsbeispiels beschrieben.
  • Das in 4 dargestellte Vergleichsbeispiel ist ein horizontaler SiC-MOSFET, der eine planare Gate-Struktur mit einer Konfiguration hat, in welcher auf einem Zwischenschicht-Isolierfilm 40 keine Elektrodenschicht (Aluminiumschicht) angeordnet ist; und in dem Kontaktloch stehen die Elektrodenschicht und der Zwischenschicht-Isolierfilm 40 nicht miteinander in Kontakt. Das Vergleichsbeispiel ist ein horizontaler Typ der MOS-Gate-Struktur des herkömmlichen Beispiels und die Störstellenkonzentrationen, Dicken etc. der Gebiete des Vergleichsbeispiels entsprechen denjenigen der entsprechenden Gebiete in dem herkömmlichen Beispiel. Obgleich der horizontale MOSFET kein n+-Siliciumcarbid-Substrat 31 oder keine n–-Driftschicht 32 erfordert, wird ein vertikaler MOSFET gleichzeitig auf demselben Wafer gebildet und somit wird eine entsprechende Struktur genutzt. Ferner sind in dem Vergleichsbeispiel Elektrodenschichten (eine Source-Elektrode 44 und eine Drain-Elektrode 45) und der Zwischenschicht-Isolierfilm 40 so angeordnet, dass sie nicht miteinander in Kontakt stehen.
  • Insbesondere ist in dem Vergleichsbeispiel auf der Vorderfläche des n+-Siliciumcarbid-Substrats (Halbleiterchip) 31 eine Siliciumcarbid-Epitaxieschicht, die zur n–-Driftschicht 32 wird, vorgesehen. In der Oberflächenschicht auf der der Seite des n+-Siliciumcarbid-Substrats 31 entgegengesetzten Seite der n–-Driftschicht 32 ist ein p-Halbleitergebiet 33 selektiv vorgesehen. Auf der Oberfläche der der Seite des n+-Siliciumcarbid-Substrats 31 entgegengesetzten Seite der n-Driftschicht 32 ist eine Siliciumcarbid-Epitaxieschicht, die zu einer p–-Wannenschicht 34 wird, so vorgesehen, dass sie das p-Halbleitergebiet 33 abdeckt. In der p–-Wannenschicht 34 sind ein p+-Kontaktgebiet 35, ein n+-Source-Gebiet 36a und ein n+-Drain-Gebiet 36b jeweils selektiv vorgesehen.
  • Das p+-Kontaktgebiet 35 steht mit dem n+-Source-Gebiet 36a in Kontakt. Das n+-Drain-Gebiet 36b ist von dem n+-Source-Gebiet 36a entfernt vorgesehen. Auf der Oberfläche eines Teils der p–-Wannenschicht 34 zwischen dem n+-Source-Gebiet 36a und dem n+-Drain-Gebiet 36b ist eine Gate-Elektrode 39 über einen Gate-Isolierfilm 38 vorgesehen. Der Zwischenschicht-Isolierfilm 40 bedeckt die Gate-Elektrode 39. Die Source-Elektrode 44 ist mit dem p+-Kontaktgebiet 35 und dem n+-Source-Gebiet 36a über eine Silicidschicht 42 in Kontakt. Die Drain-Elektrode 45 ist mit dem n+-Drain-Gebiet 36b über eine Silicidschicht 43 in Kontakt. Die Source-Elektrode 44 und die Drain-Elektrode 45 sind in dem Kontaktloch so vorgesehen, dass sie nicht mit dem Zwischenschicht-Isolierfilm 40 in Kontakt sind.
  • Das in 4 abgebildete Vergleichsbeispiel wird wie folgt hergestellt. Zunächst wird auf der Vorderfläche des n+-Siliciumcarbid-Substrats (Halbleiterwafers) 31 die Siliciumcarbid-Epitaxieschicht, die zu der n–-Driftschicht 32 wird, abgeschieden. Anschließend wird in der Oberflächenschicht der n–-Driftschicht 32 das p-Halbleitergebiet 33 durch Ionenimplantation gebildet. Auf dem p-Halbleitergebiet 33 wird die Siliciumcarbid-Epitaxieschicht, die zur p–-Wannenschicht 34 wird, abgeschieden. In der p–-Wannenschicht 34 werden das n+-Source-Gebiet 36a und das n+-Drain-Gebiet 36b jeweils durch Ionenimplantation von Phosphor selektiv gebildet.
  • Ferner wird in der p–-Wannenschicht 34 das p+-Kontaktgebiet 35 durch Ionenimplantation von Aluminium selektiv gebildet. Danach wird bei einer Temperatur von 1600°C in einer Argonatmosphäre ein Aktivierungsglühen durchgeführt. Anschließend wird auf einer Oberfläche eines Teils der p–-Wannenschicht 34 zwischen dem n+-Source-Gebiet und dem n+-Drain-Gebiet 36b der Gate-Isolierfilm 38 durch thermische Oxidation in einer Distickstoffoxidatmosphäre gebildet. Auf dem Gate-Isolierfilm 38 wird eine Polysiliciumschicht gebildet, die zur Gate-Elektrode 39 wird. Anschließend wird der Zwischenschicht-Isolierfilm 40 so gebildet, dass er die Gate-Elektrode 39 bedeckt.
  • Danach werden ein erstes und ein zweites Kontaktloch, die den Zwischenschicht-Isolierfilm 40 in der Tiefenrichtung durchdringen, durch Fotolithographie und Ätzen gebildet, wodurch das p+-Kontaktgebiet 35 und das n+-Source-Gebiet 36a in dem ersten Kontaktloch freigelegt werden und das n+-Drain-Gebiet 36b in dem zweiten Kontraktloch freigelegt wird. Anschließend wird auf den in dem ersten und dem zweiten Kontaktloch freiliegenden Siliciumcarbid-Halbleiterteilen ein Nickelfilm gebildet, und durch Sintern werden die Siliciumcarbid-Halbleiterteile und der Nickelfilm zur Reaktion veranlasst und bilden Nickelsilicidschichten (die Silicidschichten 42, 43).
  • Danach wird auf dem Zwischenschicht-Isolierfilm 40 und den Silicidschichten 42, 43 eine Aluminiumschicht abgeschieden und mit Muster versehen, sodass die Aluminiumschicht nur in dem ersten und dem zweiten Kontaktloch verbleibt und zur Source-Elektrode 44 und zur Drain-Elektrode 45 wird. Dabei sind die Source-Elektrode 44 und die Drain-Elektrode 45 von dem Zwischenschicht-Isolierfilm 40 entfernt gebildet, sodass sie nicht mit dem Zwischenschicht-Isolierfilm 40 in Kontakt sind. Danach wird die Siliciumcarbid-Halbleiterbasis in einzelne Chips geschnitten, wodurch der in 4 dargestellte horizontale SiC-MOSFET des Vergleichsbeispiels fertiggestellt wird.
  • Bezüglich des Vergleichsbeispiels wurde die Variation der Schwellenspannung gemessen, nachdem eine negative Spannung von –3 MV/cm im Hochtemperaturbetrieb, bei dem die Betriebstemperatur 200°C erreicht, 10 Minuten lang an die Gate-Elektrode 9 und 30 angelegt wurde. Der Variationsbereich der Schwellenspannung betrug ±0,1 V oder weniger. In dem Vergleichsbeispiel, das eine Konfiguration hat, bei welcher die Elektrodenschichten (die Source-Elektrode 44, die Drain-Elektrode 45) mit dem Zwischenschicht-Isolierfilm 40 nicht auf diese Weise in Kontakt stehen, variiert die Schwellenspannung nicht. So wurde in Bezug auf das herkömmliche Beispiel, das eine Konfiguration hat, bei welcher die Elektrodenschicht und der Zwischenschicht-Isolierfilm miteinander in Kontakt stehen, eine Elementaranalyse durch thermische Desorptionsspektroskopie (TDS) an der Grenzfläche des Zwischenschicht-Isolierfilms 110 und der Elektrodenschicht (der Source-Elektrode 114) und dem Inneren der Source-Elektrode 114 durchgeführt. Die Ergebnisse zeigten Wasserstoffmoleküle mit einer Störstellenkonzentration von 3 × 1014/cm2 oder mehr in dem herkömmlichen Beispiel, wenn die Chiptemperatur auf 200°C oder höher erhöht wurde. Daher wird angenommen, dass die Erzeugung von Wasserstoffatomen/Wasserstoffionen aus der Grenzfläche des Zwischenschicht-Isolierfilms 110 und der Source-Elektrode 114 und aus der Source-Elektrode 114 aus einer Reaktion von in der Wasserdampfatmosphäre während der thermischen Oxidation enthaltenem Wasser (H2O) und von Aluminium, das ein Bestandteil der Source-Elektrode 114 ist, herrührt.
  • Allgemein wird bei der Herstellung eines SiC-MOSFET eine große Menge Wasserstoffionen von der SiO2/SiC-Grenzfläche als Folge eines thermischen Oxidationsprozesses für die Oxidfilmbildung bei einer Temperatur von 800°C oder höher oder eines Glühprozesses bei einer Temperatur von 800°C oder höher aufgenommen. Die von der SiO2/SiC-Grenzfläche als Folge dieser Hochtemperatur-Wärmebehandlung bei 800°C oder höher aufgenommen Wasserstoffionen verbinden sich mit freien Bindungen der SiO2/SiC-Grenzfläche unter Bildung von Silicium-Wasserstoff-Bindungen (Si-H) und Kohlenstoff-Wasserstoff-Bindungen (C-H) und werden festgelegt. Die Wasserstoffatome der an der SiO2/SiC-Grenzfläche durch diese Hochtemperatur-Wärmebehandlung gebildeten Silicium-Wasserstoff-Bindungen und Kohlenstoff-Wasserstoff-Bindungen verändern sich (dissoziieren) bei einer Niedertemperatur-Wärmebehandlung bei 400°C oder weniger nicht.
  • Andererseits wird die Elektrodenschicht (Aluminiumschicht für die Verdrahtung) auf dem Zwischenschicht-Isolierfilm durch eine Niedertemperatur-Wärmebehandlung von 400°C oder weniger abgeschieden. Die aus dem Inneren der Elektrodenschicht oder von der Grenzfläche des Zwischenschicht-Isolierfilms und der Elektrodenschicht bei der Abscheidung der Elektrodenschicht durch Niedertemperatur-Wärmebehandlung erzeugten Wasserstoffatome/Wasserstoffionen werden nicht fixiert und bewegen sich zu der SiO2/SiC-Grenzfläche, wenn eine negative Spannung an die Gate-Elektrode des SiC-MOSFET im Hochtemperaturbetrieb angelegt wird. Es wird angenommen, dass diese Wasserstoffatome/Wasserstoffionen die fixierten Wasserstoffatome veranlassen, sich aus den Silicium-Wasserstoff-Bindungen und den Kohlenstoff-Wasserstoff-Bindungen der SiO2/SiC-Grenzfläche zu dissoziieren und freie Bindungen von Siliziumatomen und Kohlenstoffatomen (Si+, C+) zu bilden, wodurch eine positive Ladung innerhalb des Gate-Isolierfilms oder nahe der SiO2/SiC-Grenzfläche erzeugt wird.
  • Beispielsweise ist der Diffusionskoeffizient der Wasserstoffatome/Wasserstoffionen innerhalb des Oxidfilms (SiO2-Film) bei 200°C 1,0 × 10–8 cm2/Sekunde und die Diffusionsdistanz in 10 Minuten ist 24,5 um. Daher bewegen sich in einem Fall, in welchem der Zwischenschicht-Isolierfilm 110 und die Source-Elektrode 114 in dem Kontaktloch wie bei dem herkömmlichen Beispiel miteinander in Kontakt stehen, an der Grenzfläche des Zwischenschicht-Isolierfilms 110 und der Source-Elektrode 114 oder innerhalb der Source-Elektrode 114 im Hochtemperaturbetrieb erzeugte Wasserstoffatome/Wasserstoffionen problemlos in den Zwischenschicht-Isolierfilm 110 und erreichen den Gate-Isolierfilm 108, wodurch eine Variation der Schwellenspannung verursacht wird. Obgleich die Herstellung eines vertikalen SiC-MOSFET mit einem Aufbau, bei dem der Zwischenschicht-Isolierfilm 110 und die Source-Elektrode 114 in dem Kontaktloch nicht miteinander in Kontakt stehen, möglich ist, nimmt die Größe der Zelleneinheit (Gebiet der Einheit, die eine einzelne MOS-Gate-Struktur bildet) als Folge eines Spalts, der zwischen der Seitenwand des Kontaktlochs und der Source-Elektrode 114 auftritt, zu und daher ist die praktische Verwendung erschwert.
  • Wie beschrieben ist in der vorliegenden Erfindung zwischen dem Zwischenschicht-Isolierfilm 10 und der Source-Elektrode 14 der Titanfilm 16 so gebildet, dass er den Zwischenschicht-Isolierfilm 10 bedeckt, wodurch aus dem Inneren der Source-Elektrode 14 erzeugte Wasserstoffatome/Wasserstoffionen durch den Titanfilm 16 absorbiert/gesperrt werden. Als Resultat kann verhindert werden, dass sich die Wasserstoffatome/Wasserstoffionen zu der Seite des Gate-Isolierfilms bewegen und in den Gate-Isolierfilm diffundieren, was es ermöglicht, den Variationsbereich der Schwellenspannung bei Anlegen einer negativen Spannung an die Gate-Elektrode zu vermindern. Als Beispiele wurden vertikale SiC-MOSFET-Chips mit unterschiedlichen Dicken des Titanfilms 16 gemäß dem beschriebenen Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform unter den vorstehend beschriebenen verschiedenen Bedingungen hergestellt, wobei die Dicke des Titanfilms 16 verschiedentlich geändert wurde. Die Schwellenspannungen der Beispiele wurden gemessen. Die Ergebnisse zeigen, dass unter den Beispielen in den Halbleiterchips, die einen Titanfilm 16 mit einer Dicke im Bereich von 50 nm bis 300 nm haben, das Ausmaß der Variation der Schwellenspannung nach dem Anlegen einer negativen Spannung von –3 MV/cm an die Gate-Elektrode 9 über 1000 Stunden im Hochtemperaturbetrieb, bei dem die Betriebstemperatur 200°C betrug, auf ±0,1 V unterdrückt wurde. Daher wurde festgestellt, dass in der vorliegenden Erfindung die Source-Elektrode 14 gebildet werden kann, ohne dass ein Spalt zwischen der Seitenwand des Kontaktlochs und der Elektrodenschicht (der Source-Elektrode 14) gebildet wird, und eine Größenzunahme der Zelleneinheit vermieden werden kann.
  • Ferner wurden hinsichtlich der Halbleiterchips der Beispiele die Beziehungen von Gate-Spannung und Drain-Strom (die Ausgangscharakteristiken) verifiziert. 5 ist ein Kennliniendiagramm, das die Veränderung der Schwellenspannung darstellt, wenn eine negative Spannung an die Gate-Elektrode der Siliciumcarbid-Halbleitervorrichtungen gemäß den Beispielen angelegt wird. In 5 ist die horizontale Achse die Gate-Spannung Vg, ist die vertikale Achse der Logarithmus des Drain-Stroms Id und ist die Beziehung zwischen der Gate-Spannung und dem Drain-Strom beim Anlegen einer positiven Spannung an das Drain schematisch gezeigt. Wie 5 zeigt, hat sich in allen Beispielen bestätigt, dass die Schwellenspannung Vth1, die erforderlich ist, damit der Schwellenspannungsdefinitionsstrom normal fließt (durchgezogene Linie), und die Schwellenspannung Vth2, die erforderlich ist, damit der Schwellenspannungsdefinitionsstrom fließt, wenn eine negative Spannung an die Gate-Elektrode 9 angelegt wird (unterbrochene Linie), im Wesentlichen gleich sind (Vth1 ≈ Vth2). Es wurde jedoch bestätigt, dass Halbleiterchips vorhanden waren, bei welchen für eine relativ kurze Zeitdauer während des Anlegens der Gate-Spannung in einem Subschwellenbereich (einem Bereich, in welchem der Drain-Strom Id relativ zu der Gate-Spannung Vg exponentiell zunimmt (insbesondere ein Bereich, in welchem die Gate-Spannung Vg die Schwellenspannung Vth1 erreicht), die Schwellenspannung auf der negativen Seite variierte (Verschiebung von der Position der durchgezogene Linie zu der Position der unterbrochenen Linie, die durch den nach links gerichteten Pfeil angezeigt ist).
  • So wurde im Hinblick auf die Halbleiterchips unter den Halbleiterchips der Beispiele, in welchen eine Variation der Schwellenspannung in dem Subschwellenbereich auftrat, ein Verfahren der durch einen optischen Strahl induzierten Widerstandsveränderung (OBIRCH) angewandt und der Temperaturanstieg der Chipoberfläche wurde erfasst. Die Ergebnisse bestätigen, dass unter den Halbleiterchips der Beispiele in Halbleiterchips, die einen Titanfilm 16 mit einer Dicke von 50 nm oder weniger haben, in einem kleinen Gebiet (fehlerhafte Stelle) der Zelleneinheit (hexagonalen Zelle) Wärme erzeugt wird. Die Untersuchung eines Chipquerschnitts von Chips mit dieser Wärmeerzeugungsstelle bestätigten eine mangelhafte Stufenabdeckung des Titanfilms 16, bei welcher die Dicke des Titanfilms 16 in Teilen als Folge von Teilchen auf der Chipvorderfläche und von Unebenheiten, die aus Elementstrukturen der Chipvorderfläche resultieren, dünn war. Es wird angenommen, dass die Beobachtung von Variationen der Schwellenspannung nur in der Nähe von Teilen, in welchen die Dicke des Titanfilms 16 dünn ist, und die Variation der Schwellenspannung in dem Subschwellenbereich die Folge eines verminderten Absorptions-/Sperreffekts der Wasserstoffatome/Wasserstoffionen in diesen Teilen ist, in welchen die Dicke des Titanfilm 16 dünn ist.
  • Unterdessen wurde unter den Halbleiterchips der Beispiele in Elementen, die den Titanfilm 16 mit einer Dicke von 200 nm oder mehr haben, eine Wärmeerzeugung durch ein OBIRCH-Verfahren bestätigt. Die Untersuchung eines Chipquerschnitts von Chips, die diese Wärmeerzeugungsstelle aufweisen, bestätigte Mikrorisse in der Oberfläche des Titanfilms 16 in den Halbleiterchips, die einen Titanfilm 16 mit einer Dicke von 200 nm oder mehr aufweisen. Ferner wurde in den Halbleiterchips, die den Titanfilm 16 mit einer Dicke von 300 nm oder mehr haben, klar bestätigt, dass die Rissbildung in der Oberfläche des Titanfilms 16 mit einer signifikanten Wahrscheinlichkeit im Wesentlichen in allen Zelleneinheiten auf dem Halbleiterchip auftritt. Es wird angenommen, dass einhergehend mit der zunehmenden Dicke des Titanfilms 16 die internen Spannungen des Titanfilms 16 zunehmen und zur Freisetzung dieser internen Spannungen in dem Titanfilm 16 Risse auftraten. Eine derartige Variation der Schwellenspannung in dem Subschwellenbereich ist hinsichtlich Strom und nachteiliger Effekte auf die gesamte Ausgangscharakteristik eines einzelnen Elements (Halbleiterchip) äußerst gering; es kann sich jedoch Strom in einigen der Elemente (Halbleiterchip) konzentrieren, was zur Zerstörung führt. Wenn ferner die Subschwellen-Variation groß ist, kann dies zu Leckstrom im Sperrzustand führen. Daher ist eine Gegenmaßnahme gegen Variationen der Ausgangscharakteristiken in dem Subschwellenbereich erwünscht.
  • Gegenmaßnahmen zur Unterdrückung der Variation der Schwellenspannung in dem Subschwellenbereich wurden verifiziert. Insbesondere wurde die Beziehung zwischen der Dicke des Titanfilms 16 (Ti-Filmdicke) und der Wahrscheinlichkeit des Auftretens einer Variation der Schwellenspannung in dem Subschwellenbereich (Verschiebung von der Position der durchgezogene Linie zu der Position der unterbrochenen Linie, die durch die nach links weisenden Pfeil in 5 bezeichnet ist) bestätigt. 6 ist ein Kennliniendiagramm, das die Beziehung der Titanfilmdicke und der Wahrscheinlichkeit des Auftretens einer Variation der Schwellenspannung in einem Subschwellenbereich darstellt. Wie 6 zeigt, wurde bestätigt, dass die Wahrscheinlichkeit des Auftretens einer Variation der Schwellenspannung in dem Subschwellenbereich zunimmt, wenn die Dicke des Titanfilms 16 50 nm oder weniger beträgt, und äußerst groß wird, wenn die Dicke des Titanfilms 16 200 nm oder größer ist. Wenn andererseits die Dicke des Titanfilms 16 80 nm oder größer und 150 nm oder kleiner ist, wurde bestätigt, dass eine Variation der Schwellenspannung in dem Subschwellenbereich nicht auftritt.
  • Bei der vorliegenden Erfindung liegt der Grund dafür, dass das Auftreten einer Variation der Schwellenspannung in dem Subschwellenbereich unterbunden werden kann, darin, dass der Zwischenschicht-Isolierfilm 10 von dem unterhalb der Source-Elektrode 10 vorgesehenen Titanfilm 16 vollständig bedeckt ist (Verdrahtungsschicht), wodurch die Source-Elektrode 14 und der Zwischenschicht-Isolierfilm 10 nicht in Kontakt miteinander kommen. Da beispielsweise in Patentdokument 1 der Titanfilm als Sperrmetall des Kontaktteils und als eine Schottky-Elektrode in Teilen, die nicht mit dem Siliciumcarbid-Halbleiterteil im Kontakt sind (beispielsweise zwischen der Verdrahtungsschicht und dem Zwischenschicht-Isolierfilm), verwendet wird, ist der Titanfilm nicht unbedingt erforderlich. Daher ist in Patentdokument 1, wie in 1 von Patentdokument 1 gezeigt, über der Gate-Elektrode ein Teil, in welchem der Titanfilm auf dem Zwischenschicht-Isolierfilm nicht vorgesehen ist, und dieser Teil steht mit der Verdrahtungsschicht und dem Zwischenschicht-Isolierfilm in Kontakt. In einem Aufbau, in welchem die Verdrahtungsschicht und der Zwischenschicht-Isolierfilm auf diese Weise in Kontakt miteinander sind, wird eine große Variation der Schwellenspannung beobachtet, wenn eine negative Spannung an die Gate-Elektrode angelegt wird. Mit anderen Worten wurde festgestellt, dass auch dann, wenn ein sehr kleiner Teil der Verdrahtungsschicht und des Zwischenschicht-Isolierfilms miteinander in Kontakt sind, an der Grenzfläche des Gate-Isolierfilms und des Siliciumcarbid-Halbleiterteils (SiO2/SiC-Grenzfläche) über den Zwischenschicht-Isolierfilm und den Gate-Isolierfilm ein Stoff (Wasserstoffatome/Wasserstoffionen), der eine Variation der Schwellenspannung bewirkt, diffundiert und eine Variation der Schwellenspannung auftritt.
  • In der vorliegenden Erfindung wird in der ersten, der zweiten und der vierten bis sechsten Ausführungsform ein vertikaler SiC-MOSFET als Beispiel beschrieben; die vorliegende Erfindung ist jedoch auch bei anderen MOS-Siliciumcarbid-Halbleitervorrichtungen, wie etwa horizontalen SiC-MOSFETs und SiC-IGBTs anwendbar und dieselben Effekte werden erzielt. Ferner ist in der dritten Ausführungsform ein SiC-IGBT als Beispiel beschrieben; die vorliegende Erfindung ist jedoch auch bei anderen MOS-Siliciumcarbid-Halbleitervorrichtungen wie SiC-MOSFETs anwendbar und dieselben Effekte werden erzielt. Auch in Fällen, in welchen anstelle der planaren Gate-Struktur eine Graben-Gate-Struktur eingesetzt wird, werden dieselben Effekte erzielt. Ferner kann es sich auch um einen Aufbau handeln, bei welchem das p+-Kontaktgebiet und das n+-Source-Gebiet in dem als Basisgebiet wirkenden p–-Halbleitergebiet selektiv gebildet werden, ohne dass die p–-Wannenschicht vorgesehen wird. Obgleich die vorliegende Erfindung beispielsweise bei Elementen besonders wirksam ist, die einen Kanal in einer (000-1)-Fläche eines Siliciumcarbid-Halbleiters aus vierschichtigem periodisch hexagonalem Kristall (4H-SiC) bilden (d. h. Elemente, die eine C-Fläche als die Chipvorderfläche haben), werden dieselben Effekte auch bei Elementen erzielt, die einen Kanal in anderen Ausrichtungen der Ebenen bilden (beispielsweise (0001)-Fläche (eine sogenannte Si-Fläche), (11-20)-Fläche, (03-38)-Fläche). Ferner können in den vorstehend beschriebenen Ausführungsformen beispielsweise Abmessungen, Störstellenkonzentrationen und dergleichen der Bestandteile den erforderlichen technischen Daten entsprechend verschieden eingestellt werden.
  • INDUSTRIELLE ANWENDUNGSMÖGLICHKEITEN
  • Wie beschrieben sind die Siliciumcarbid-Halbleitervorrichtung und das Verfahren zum Herstellen einer Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung für Leistungs-Halbleitervorrichtungen nützlich, die in Stromversorgungseinrichtungen zum Schalten und in Stromrichtern verwendet werden.
  • Bezugszeichenliste
    • 1
    n+-Siliciumcarbid-Substrat (n+-Drain-Gebiet)
    2
    n–-Driftschicht
    3
    p-Halbleitergebiet
    4
    p–-Wannenschicht
    5
    p+-Kontaktgebiet
    6
    n+-Source-Gebiet
    7
    JFET-Gebiet
    8
    Gate-Isolierfilm
    9
    Gate-Elektrode
    10
    Zwischenschicht-Isolierfilm
    11
    Titannitridfilm
    12
    vordere Silicidschicht
    13
    Rückflächen-Silicidschicht
    14
    Source-Elektrode (Aluminiumschicht)
    15
    hintere Elektrode
    16
    Titanfilm (erster Titanfilm)
    17
    n+-Emittergebiet
    18
    p+-Siliciumcarbid-Substrat (p+-Kollektorgebiet)
    19
    n-Pufferschicht (oder n-Feldstoppschicht)
    20
    Kollektorelektrode
    21, 58
    Titanfilm (zweiter Titanfilm)
    22
    Emitterelektrode
    54
    Passivierungsschutzfilm
    56
    Titan-Aluminium-Legierungsfilm

Claims (19)

  1. Siliciumcarbid-Halbleitervorrichtung, enthaltend: eine isolierte Gate-Struktur, die als einen Gate-Isolierfilm einen Siliciumdioxidfilm enthält, der mit einem Siliciumcarbid-Halbleiterteil in Kontakt ist; einen Zwischenschicht-Isolierfilm, der die isolierte Gate-Struktur bedeckt; eine erste Metallschicht, die auf einer Oberfläche des Zwischenschicht-Isolierfilms vorgesehen ist, welche erste Metallschicht Wasserstoff absorbiert oder sperrt; und eine erste Hauptelektrode, die auf einer Oberfläche der ersten Metallschicht vorgesehen ist, welche erste Hauptelektrode mit dem Siliciumcarbid-Halbleiterteil elektrisch verbunden ist.
  2. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei die erste Metallschicht ein Titanfilm ist.
  3. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei die erste Metallschicht die Oberfläche des Zwischenschicht-Isolierfilms vollständig bedeckt.
  4. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei der Zwischenschicht-Isolierfilm die isolierte Gate-Struktur bedeckt und mit dem Gate-Isolierfilm in Kontakt ist.
  5. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei die erste Hauptelektrode so vorgesehen ist, dass sie frei von direktem Kontakt mit dem Zwischenschicht-Isolierfilm und dem Gate-Isolierfilm ist.
  6. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei die erste Metallschicht eine Dicke von 10 nm bis 1,0 μm hat.
  7. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 6, wobei die erste Metallschicht eine Dicke von 80 nm bis 150 nm hat.
  8. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei die erste Metallschicht eine Konzentration von absorbierten Wasserstoffmolekülen von 1 × 1016/cm2 oder höher hat.
  9. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, ferner enthaltend eine zweite Metallschicht, die zwischen der ersten Metallschicht und der ersten Hauptelektrode vorgesehen ist, welche zweite Metallschicht in Bezug auf die erste Metallschicht chemisch stabil ist.
  10. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 9, wobei die zweite Metallschicht ein Titannitridfilm ist.
  11. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 9, ferner enthaltend eine dritte Metallschicht, die zwischen der zweiten Metallschicht und der ersten Hauptelektrode vorgesehen ist, welche dritte Metallschicht Wasserstoff absorbiert oder sperrt.
  12. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 11, wobei die dritte Metallschicht ein Titanfilm ist.
  13. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, ferner enthaltend einen Legierungsfilm, der zwischen der ersten Metallschicht und der ersten Hauptelektrode vorgesehen ist, welcher Legierungsfilm Titan und Aluminium enthält.
  14. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 11, ferner enthaltend einen Legierungsfilm, der zwischen der dritten Metallschicht und der ersten Hauptelektrode vorgesehen ist, welcher Legierungsfilm Titan und Aluminium enthält.
  15. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 13, wobei der Legierungsfilm eine Dicke von 10 nm bis 50 nm hat.
  16. Siliciumcarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 15, enthaltend: ein Halbleitersubstrat, das einen Siliciumcarbid-Halbleiter enthält; eine n-Driftschicht, die auf einer ersten Hauptoberfläche des Halbleitersubstrats vorgesehen ist, welche n-Driftschicht den Siliciumcarbid-Halbleiter enthält; ein p-Halbleitergebiet, das auf einer entgegengesetzten Seite der n-Driftschicht von einer Seite des Halbleitersubstrats selektiv vorgesehen ist, welches p-Halbleitergebiet den Siliciumcarbid-Halbleiterteil bildet; ein n-Halbleitergebiet, das in dem p-Halbleitergebiet selektiv vorgesehen ist, welches n-Halbleitergebiet den Siliciumcarbid-Halbleiterteil bildet; den Gate-Isolierfilm, der auf einer Oberfläche eines Teils des p-Halbleitergebiets zwischen der n-Driftschicht und dem n-Halbleitergebiet vorgesehen ist; eine Gate-Elektrode, die auf dem Gate-Isolierfilm vorgesehen ist, welche Gate-Elektrode die isolierte Gate-Struktur bildet; die mit dem n-Halbleitergebiet elektrisch verbundene erste Hauptelektrode; und eine zweite Hauptelektrode, die auf einer zweiten Hauptoberfläche des Halbleitersubstrats vorgesehen ist.
  17. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 16, wobei das Halbleitersubstrat dem n-Typ entspricht und eine Störstellenkonzentration hat, die höher ist als diejenige der n-Driftschicht.
  18. Verfahren zum Herstellen einer Siliciumcarbid-Halbleitervorrichtung, welches Verfahren enthält: thermisches Oxidieren eines Siliciumcarbid-Halbleiterteils, um einen Siliciumdioxidfilm auf einer Oberfläche des Siliciumcarbid-Halbleiterteils zu bilden; Bilden einer isolierten Gate-Struktur, die den Siliciumdioxidfilm als einen Gate-Isolierfilm enthält; Bilden eines Zwischenschicht-Isolierfilms, der die isolierte Gate-Struktur bedeckt; Bilden eines Titanfilms auf dem Zwischenschicht-Isolierfilm; Bilden einer ersten Hauptelektrode auf dem Titanfilm dergestalt, dass sie mit dem Siliciumcarbid-Halbleiterteil elektrisch verbunden ist.
  19. Verfahren zum Herstellen einer Siliciumcarbid-Halbleitervorrichtung nach Anspruch 18, ferner enthaltend Wärmebehandlung bei einer Temperatur von 450°C oder weniger nach dem Bilden der ersten Hauptelektrode.
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