JP2019175908A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

Info

Publication number
JP2019175908A
JP2019175908A JP2018059700A JP2018059700A JP2019175908A JP 2019175908 A JP2019175908 A JP 2019175908A JP 2018059700 A JP2018059700 A JP 2018059700A JP 2018059700 A JP2018059700 A JP 2018059700A JP 2019175908 A JP2019175908 A JP 2019175908A
Authority
JP
Japan
Prior art keywords
layer
drift
drift layer
type
breakdown voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018059700A
Other languages
English (en)
Inventor
敦 渡部
Atsushi Watabe
敦 渡部
上田　博之
Hiroyuki Ueda
博之 上田
朋彦 森
Tomohiko Mori
朋彦 森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Toyota Central R&D Labs Inc
Original Assignee
Toyota Motor Corp
Toyota Central R&D Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp, Toyota Central R&D Labs Inc filed Critical Toyota Motor Corp
Priority to JP2018059700A priority Critical patent/JP2019175908A/ja
Priority to US16/298,068 priority patent/US20190305124A1/en
Priority to DE102019107294.8A priority patent/DE102019107294A1/de
Priority to CN201910221349.0A priority patent/CN110310995A/zh
Publication of JP2019175908A publication Critical patent/JP2019175908A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

【課題】 耐圧が高い半導体装置を提案する。【解決手段】 半導体装置であって、ｎ型の第１ドリフト層と、前記第１ドリフト層上に配置されているｉ型またはｎ型の耐圧層と、前記耐圧層上に配置されているｐ型のボディ層と、前記第１ドリフト層上に配置されているとともに前記耐圧層の側面と前記ボディ層の側面に接しているｎ型の第２ドリフト層と、前記ボディ層上に配置されており、前記ボディ層によって前記第１ドリフト層、前記第２ドリフト層、及び、前記耐圧層から分離されているｎ型のソース層と、前記第２ドリフト層と前記ソース層の間に位置する前記ボディ層に対してゲート絶縁膜を介して対向しているゲート電極を備える。前記耐圧層が、前記第１ドリフト層よりもバンドギャップが大きい材料によって構成されている。【選択図】図１

Description

本明細書に開示の技術は、半導体装置に関する。
特許文献１には、ＭＯＳ型の半導体装置が開示されている。この半導体装置は、第１ドリフト層（ｎ−−ＧａＮ層）と、ボディ層（ｐ−ｗｅｌｌ）と、第２ドリフト層（ＪＦＥＴ部）と、ソース層と、ゲート電極を有している。第１ドリフト層上にボディ層が配置されている。第２ドリフト層は、第１ドリフト層上に配置されており、ボディ層の側面に接している。ソース層は、ボディ層上に配置されており、ボディ層によって第１ドリフト層及び第２ドリフト層から分離されている。ゲート電極は、ソース層と第２ドリフト層の間に位置するボディ層に対してゲート絶縁膜を介して対向している。ゲート電極に所定電位を印加すると、ボディ層にチャネルが形成され、ソース層と第２ドリフト層が接続される。その結果、ソース層と第１ドリフト層の間に電流が流れる。
上野勝典 （２０１７）「ホモエピＧａＮ上ノーマリオフ型ＭＯＳＦＥＴの開発」、応用物理、第８６巻、第５号、ｐ．３７６−３８０
非特許文献１の半導体装置がオフすると、ボディ層と第１ドリフト層の界面からその周辺に空乏層が広がる。このため、その界面近傍の第１ドリフト層に高い電界が生じ易い。第１ドリフト層で過度に高い電界が生じると、半導体装置の耐圧上問題となる。したがって、本明細書では、耐圧が高い半導体装置を提案する。
本明細書が開示する半導体装置は、ｎ型の第１ドリフト層と、前記第１ドリフト層上に配置されているｉ型またはｎ型の耐圧層と、前記耐圧層上に配置されているｐ型のボディ層と、前記第１ドリフト層上に配置されているとともに前記耐圧層の側面と前記ボディ層の側面に接しているｎ型の第２ドリフト層と、前記ボディ層上に配置されているとともに前記ボディ層によって前記第１ドリフト層、前記第２ドリフト層、及び、前記耐圧層から分離されているｎ型のソース層と、前記第２ドリフト層と前記ソース層の間に位置する前記ボディ層に対してゲート絶縁膜を介して対向しているゲート電極を備える。前記耐圧層が、前記第１ドリフト層よりもバンドギャップが大きい材料によって構成されている。
なお、耐圧層は、ボディ層の下部全体に配置されていてもよいし、ボディ層の下部の一部に配置されていてもよい。
この半導体装置では、第１ドリフト層とボディ層の境界の少なくとも一部の範囲に、耐圧層が配置されている。すなわち、その範囲では、第１ドリフト層上に耐圧層が配置されており、耐圧層上にボディ層が配置されている。このため、この半導体措置がオフすると、ボディ層と耐圧層の界面から空乏層が広がる。したがって、その界面近傍の耐圧層内で高い電界が生じる。耐圧層は、バンドギャップが大きい材料によって構成されているので、高い電界が印加されても絶縁破壊し難い。また、耐圧層の下側の第１ドリフト層はボディ層から離れているので、耐圧層の下側の第１ドリフト層ではそれほど高い電界は生じない。したがって、耐圧層の下側の第１ドリフト層も絶縁破壊し難い。したがって、この半導体装置は、高い耐圧を有する。
半導体装置１０の断面図。 半導体装置１０の製造工程の説明図。 半導体装置１０の製造工程の説明図。 半導体装置１０の製造工程の説明図。 半導体装置１０の製造工程の説明図。 半導体装置１０の製造工程の説明図。 半導体装置１０の製造工程の説明図。 半導体装置１０の製造工程の説明図。 半導体装置１０の製造工程の説明図。 変形例の半導体装置の断面図。
図１に示す実施形態の半導体装置１０は、半導体基板１２、ソース電極１４、ドレイン電極１６、ゲート絶縁膜１８、及び、ゲート電極２０を有している。ソース電極１４、ゲート絶縁膜１８、及び、ゲート電極２０は、半導体基板１２の上面１２ａ上に配置されている。ソース電極１４は、上面１２ａの一部に接している。ゲート絶縁膜１８は、ソース電極１４が設けられていない範囲の上面１２ａに接している。ゲート電極２０は、ゲート絶縁膜１８上に配置されている。ゲート電極２０は、ゲート絶縁膜１８によって半導体基板１２から絶縁されている。ゲート電極２０は、ゲート絶縁膜１８を介して、ゲート絶縁膜１８の下部の半導体層に対向している。ドレイン電極１６は、半導体基板１２の下面１２ｂの全域に接している。
半導体基板１２は、ドレイン層４０、第１ドリフト層３８、耐圧層３４、ボディ層３２、第２ドリフト層３６、及び、ソース層３０を有している。
ドレイン層４０は、ｎ型であり、高いｎ型不純物濃度を有している。ドレイン層４０は、ＧａＮ（窒化ガリウム）により構成されている。ドレイン層４０は、下面１２ｂ全域を含む範囲に配置されている。ドレイン層４０は、ドレイン電極１６に対してオーミック接触している。
第１ドリフト層３８は、ｎ型であり、ドレイン層４０よりも低いｎ型不純物濃度を有している。第１ドリフト層３８は、ＧａＮにより構成されている。第１ドリフト層３８は、ドレイン層４０上に配置されており、ドレイン層４０の上面に接している。
耐圧層３４は、ｎ型またはｉ型であり、第１ドリフト層３８よりも低いｎ型不純物濃度を有している。耐圧層３４は、ＡｌＧａＮ（窒化アルミニウムガリウム）により構成されている。したがって、耐圧層３４（すなわち、ＡｌＧａＮ）のバンドギャップは、第１ドリフト層３８（すなわち、ＧａＮ）のバンドギャップよりも大きい。耐圧層３４は、第１ドリフト層３８上に配置されており、第１ドリフト層３８の上面に接している。耐圧層３４の厚みは、第１ドリフト層３８の厚みよりも薄い。
ボディ層３２は、ｐ型である。ボディ層３２は、第１ボディ層３２ａ、第２ボディ層３２ｂ、及び、第３ボディ層３２ｃを有している。
第１ボディ層３２ａは、比較的高いｐ型不純物濃度を有している。第１ボディ層３２ａは、ＧａＮにより構成されている。第１ボディ層３２ａは、耐圧層３４上に配置されており、耐圧層３４の上面に接している。
第２ボディ層３２ｂは、第１ボディ層３２ａよりも低いｐ型不純物濃度を有している。第２ボディ層３２ｂは、ＧａＮにより構成されている。第２ボディ層３２ｂは、第１ボディ層３２ａ上に配置されており、第１ボディ層３２ａの上面に接している。第２ボディ層３２ｂは、半導体基板１２の上面１２ａの一部を含む範囲に配置されている。第２ボディ層３２ｂは、上面１２ａにおいて、ゲート絶縁膜１８に接している。
第３ボディ層３２ｃは、第１ボディ層３２ａよりも高いｐ型不純物濃度を有している。第３ボディ層３２ｃは、ＧａＮにより構成されている。第３ボディ層３２ｃは、第２ボディ層３２ｂ上に配置されており、第２ボディ層３２ｂに接している。第３ボディ層３２ｃは、半導体基板１２の上面１２ａの一部を含む範囲に配置されている。第３ボディ層３２ｃは、上面１２ａにいて、ソース電極１４にオーミック接触している。
ソース層３０は、ｎ型であり、高いｎ型不純物濃度を有している。ソース層３０は、ＧａＮにより構成されている。ソース層３０は、第２ボディ層３２ｂ上に配置されており、第２ボディ層３２ｂに接している。ソース層３０は、半導体基板１２の上面１２ａの一部を含む範囲に配置されている。上面１２ａにおいて、ソース層３０は、第２ボディ層３２ｂと第３ボディ層３２ｃの間に配置されている。ソース層３０は、第３ボディ層３２ｃに隣接する位置で、ソース電極１４にオーミック接触している。また、ソース層３０は、第２ボディ層３２ｂに隣接する位置で、ゲート絶縁膜１８に接している。
第１ドリフト層３８の上部には、部分的に、耐圧層３４及びボディ層３２が設けられていない領域が存在する。その領域に、第２ドリフト層３６が配置されている。第２ドリフト層３６は、ｎ型であり、第１ドリフト層３８よりも低いｎ型不純物濃度を有している。第２ドリフト層３６は、ＧａＮにより構成されている。第２ドリフト層３６は、第１ドリフト層３８の上面に接している。第２ドリフト層３６は、半導体基板１２の上面１２ａから第１ドリフト層３８に達する深さまで伸びている。第２ドリフト層３６は、第２ボディ層３２ｂ、第１ボディ層３２ａ、及び、耐圧層３４の側面に接している。上面１２ａにおいて、第２ドリフト層３６は、第２ボディ層３２ｂに隣接する位置に配置されている。言い換えると、上面１２ａにおいて、第２ドリフト層３６とソース層３０の間に、第２ボディ層３２ｂが配置されている。第２ドリフト層３６は、第２ボディ層３２ｂに隣接する位置で、ゲート絶縁膜１８に接している。
ソース層３０は、ボディ層３２によって、第１ドリフト層３８、第２ドリフト層３６、及び、耐圧層３４から分離されている。ゲート絶縁膜１８は、上面１２ａにおいて、ソース層３０、第２ボディ層３２ｂ、及び、第２ドリフト層３６に跨る範囲を覆っている。ゲート電極２０は、ゲート絶縁膜１８の上面の全域を覆っている。したがって、ゲート電極２０は、ゲート絶縁膜１８を介して、ソース層３０、第２ボディ層３２ｂ、及び、第２ドリフト層３６に対向している。
半導体装置１０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を構成している。ゲート電極２０に閾値以上の電位を印加すると、ゲート絶縁膜１８近傍の第２ボディ層３２ｂに、チャネルが形成される。チャネルによって、ソース層３０と第２ドリフト層３６とが接続される。チャネルが形成されている状態でドレイン電極１６にソース電極１４よりも高い電位を印加すると、ソース電極１４から、ソース層３０、チャネル、第２ドリフト層３６、第１ドリフト層３８、及び、ドレイン層４０を経由してドレイン電極１６へ電子が流れる。すなわち、ＭＯＳＦＥＴがオンする。本実施形態の半導体装置１０では、第１ドリフト層３８のｎ型不純物濃度が第２ドリフト層３６のｎ型不純物濃度よりも高いので、第１ドリフト層３８の抵抗が低い。したがって、電子が、第１ドリフト層３８を低損失で通過することができる。このように、第１ドリフト層３８のｎ型不純物濃度を第２ドリフト層３６のｎ型不純物濃度よりも高くすることで、ＭＯＳＦＥＴのオン抵抗を低減することができる。
ゲート電極２０の電位を閾値未満に低下させると、チャネルが消失し、電子の流れが停止する。すなわち、ＭＯＳＦＥＴがオフする。ＭＯＳＦＥＴがオフすると、ボディ層３２と第２ドリフト層３６の界面３５（ｐ型とｎ型の界面）、及び、ボディ層３２と耐圧層３４の界面３３（ｐ型とｎ型の界面、または、ｐ型とｉ型の界面）からそれらの周囲に空乏層が広がる。
第２ドリフト層３６には、界面３５から空乏層が広がる。本実施形態では、第２ドリフト層３６のｎ型不純物濃度が第１ドリフト層３８のｎ型不純物濃度よりも低いので、第２ドリフト層３６に空乏層が広がり易い。したがって、第２ドリフト層３６の略全体が空乏化される。このため、ゲート絶縁膜１８に高い電界が印加されることが抑制される。
第１ボディ層３２ａのｐ型不純物濃度が高いので、界面３３から伸びる空乏層は、第１ボディ層３２ａ側（すなわち、上側）へはほとんど伸びない。これによって、界面３３から伸びる空乏層がソース層３０へ達すること（すなわち、パンチスルー）が防止される。
界面３３から伸びる空乏層は、耐圧層３４側（すなわち、下側）へ伸びる。界面３３から伸びる空乏層は、耐圧層３４を超えて第１ドリフト層３８内まで伸びる。このため、耐圧層３４と第１ドリフト層３８の略全体が空乏化される。したがって、耐圧層３４と第１ドリフト層３８内で電界分布が生じる。
界面３３近傍の空乏層内では、高い電界が生じやすい。特に、界面３３と界面３５の境界である角部３７の下部で高い電界が生じやすい。これに対し、本実施形態では、角部３７の下部を含む界面３３の下部全体に、耐圧層３４が設けられている。耐圧層３４のｎ型不純物濃度が低いことによって、耐圧層３４内における電界が緩和される。また、耐圧層３４は、バンドギャップが大きい材料によって構成されているので、耐圧層３４は絶縁破壊し難い。したがって、耐圧層３４内で高い電界が生じても、絶縁破壊が生じ難い。このように、耐圧層３４によって、界面３３近傍で絶縁破壊が生じることが抑制される。したがって、半導体装置１０は高い耐圧を有する。
また、上述したように、第１ドリフト層３８にも空乏層が広がる。第１ドリフト層３８は、耐圧層３４及び第２ドリフト層３６よりもｎ型不純物濃度が高い。したがって、第１ドリフト層３８内では、ｎ型不純物濃度による電界緩和効果は低い。しかしながら、第１ドリフト層３８は、界面３３から離れた位置に配置されているので、第１ドリフト層３８ではそれほど高い電界は生じない。したがって、第１ドリフト層３８のｎ型不純物濃度が高くても、特に問題は生じない。
以上に説明したように、この半導体装置１０では、バンドギャップが大きい耐圧層３４がボディ層３２の下部に配置されていることによって、ＭＯＳＦＥＴの高い耐圧が実現されている。また、耐圧層３４よりも下側（すなわち、高い電界が生じない範囲）に位置する第１ドリフト層３８のｎ型不純物濃度を、第２ドリフト層３６のｎ型不純物濃度よりも高くすることによって、ＭＯＳＦＥＴの低いオン抵抗が実現されている。このように、本実施形態の半導体装置１０によれば、高い耐圧と低いオン抵抗を有するＭＯＳＦＥＴを実現することができる。
次に、半導体装置１０の製造方法について説明する。まず、図２に示すように、ドレイン層４０、第１ドリフト層３８、耐圧層３４、第１ボディ層３２ａ、及び、第２ボディ層３２ｂの積層構造を形成する。すなわち、ドレイン層４０上に、第１ドリフト層３８、耐圧層３４、第１ボディ層３２ａ、及び、第２ボディ層３２ｂを順番にエピタキシャル成長させる。ドレイン層４０の厚みは約４００μｍであり、ドレイン層４０のｎ型不純物濃度は約１×１０１８ｃｍ−３である。第１ドリフト層３８の厚みは約５μｍであり、第１ドリフト層３８のｎ型不純物濃度は約２×１０１６ｃｍ−３である。耐圧層の厚みは約０．０２μｍである。第１ボディ層３２ａの厚みは約０．５μｍであり、第１ボディ層３２ａのｐ型不純物濃度は約５×１０１９ｃｍ−３である。第２ボディ層３２ｂの厚みは約１．５μｍであり、第２ボディ層３２ｂのｐ型不純物濃度は約５×１０１８ｃｍ−３である。図２に示すように各層を形成したら、ｐ型不純物の活性化のためにアニール（８５０℃、５分）を実施する。
次に、図３に示すように、第２ボディ層３２ｂ上に、マスク６０（酸化シリコン層）を形成し、バッファードフッ酸によってマスク６０を選択的にエッチングして開口部６０ａを形成する。次に、開口部６０ａ内の半導体層をドライエッチングする。これによって、第２ボディ層３２ｂ、第１ボディ層３２ａ、及び、耐圧層３４を貫通して第１ドリフト層３８に達する開口６２を形成する。上述したように、第２ボディ層３２ｂと第１ボディ層３２ａはＧａＮにより構成されており、耐圧層３４はＡｌＧａＮにより構成されており、第１ドリフト層３８はＧａＮによって構成されている。したがって、開口６２を形成するためのエッチング工程中に、エッチングレートが変化する。より詳細には、開口６２が耐圧層３４に達した段階で、エッチング対象がＧａＮからＡｌＧａＮに変わるので、エッチングレートが低下する。また、開口６２が耐圧層３４を貫通して第１ドリフト層３８に達した段階で、エッチング対象がＡｌＧａＮからＧａＮに変わるので、エッチングレートが上昇する。したがって、エッチングレートの変化を検出することで、開口６２が第１ドリフト層３８に達したことを判別することができる。あるいは、エッチング装置にＡｌ比率を検出できる機能が設けられている場合には、一旦Ａｌが検出され、その後Ａｌが検出されなくなったときに、開口６２が第１ドリフト層３８に達したと判別することができる。開口６２が第１ドリフト層３８に達したのと略同時にエッチングを停止することで、開口６２の底面を第１ドリフト層３８の表面と略一致させることができる。これによって、第１ドリフト層３８を過剰にエッチングすることを防止することができる。エッチング後に、マスク６０を除去する。
次に、図４に示すように、エピタキシャル成長によって、基板上に第２ドリフト層３６を形成する。このとき、開口６２内に第２ドリフト層３６が形成される。
次に、図５に示すように、ＣＭＰ（Chemical Mechanical Polishing）によって、基板の表面を平坦化する。これによって、第２ボディ層３２ｂ上に位置する第２ドリフト層３６を除去する。第２ボディ層３２ｂの厚みは、１．５μｍ未満となる。
次に、図６に示すように、イオン注入によってソース層３０を形成する。より詳細には、シリコンを３×１０１５ｃｍ−２のドーズ量で注入し、その後、注入したｎ型不純物の活性化のために基板をアニール処理（１０００℃、２０分）することで、ソース層３０を形成する。
次に、図７に示すように、基板の表面全体を覆うように、ゲート絶縁膜１８を形成し、ゲート絶縁膜１８のポストアニールを実施する。さらに、ゲート絶縁膜１８上にゲート電極２０を形成する。
次に、図８に示すように、ゲート絶縁膜１８とゲート電極２０をパターニングする。
次に、図９に示すように、イオン注入によって第３ボディ層３２ｃを形成する。
次に、基板の上面にソース電極１４を形成する。次に、基板の下面にドレイン電極１６を形成する。以上の工程によって、図１に示す半導体装置１０が完成する。
以上に説明したように、この製造方法によれば、耐圧層３４の材料（ＡｌＧａＮ）が第１ドリフト層３８（ＧａＮ）の材料と異なることで、これらの材料の界面でエッチングレートが変化する。したがって、開口６２を形成するときに、エッチングレートに基づいて開口６２が第１ドリフト層３８に達したことを判別することができる。あるいは、エッチング装置にＡｌ比率を検出できる機能が設けられている場合には、一旦Ａｌが検出され、その後Ａｌが検出されなくなったときに、開口６２が第１ドリフト層３８に達したと判別することができる。このため、開口６２の底面を第１ドリフト層３８の上面と略一致させることができる。このため、開口６２の深さ（すなわち、第２ドリフト層３６の深さ）のばらつきを抑制することができる。これによって、半導体装置１０の量産時に、半導体装置１０の特性のばらつきを抑制することができる。
なお、上述した実施形態では、ボディ層３２の下部全体に耐圧層３４が設けられていた。しかしながら、ボディ層３２の下部のうちの電界集中が問題となる箇所のみに耐圧層３４を設けてもよい。例えば、図１０に示すように、角部３７の下部（すなわち、ボディ層３２の下面のうちの第２ドリフト層３６側の端部）に耐圧層３４を設け、その他の範囲ではボディ層３２の下面に第１ドリフト層３８が接していてもよい。
また、上述した実施形態では、第１ドリフト層３８がＧａＮによって構成されており、耐圧層３４がＡｌＧａＮによって構成されていた。しかしながら、耐圧層３４のバンドギャップが第１ドリフト層３８のバンドギャップよりも大きいという関係が満たされれば、耐圧層３４と第１ドリフト層３８はどのような材料によって構成されていてもよい。第１ドリフト層３８は、例えば、ＧａＮ、ＡｌＧａＮまたはＧａ２Ｏ３によって構成されていてもよい。また、耐圧層３４は、例えば、ＡｌＧａＮまたはＡｌＮによって構成されていてもよい。なお、第１ドリフト層３８と耐圧層３４は、共にＡｌＧａＮによって構成されていてもよい。この場合、耐圧層３４のＡｌ比率を、第１ドリフト層３８のＡｌ比率よりも高くすることで、耐圧層３４のバンドギャップを第１ドリフト層３８のバンドギャップよりも高くすることができる。
また、上述した実施形態では、ドレイン層４０が単一の層として示されていた。しかしながら、ドレイン層４０が、第１ドリフト層３８に接するバッファ層と、バッファ層とドレイン電極１６の間に配置されている高濃度層を有していてもよい。この場合、バッファ層のｎ型不純物濃度を第１ドリフト層３８のｎ型不純物濃度よりも高くし、高濃度層のｎ型不純物濃度をバッファ層のｎ型不純物濃度よりも高くすることができる。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の半導体装置では、耐圧層が、ボディ層の下面のうちの第２ドリフト層側の端部に接していてもよい。
ボディ層の下面の第２ドリフト層側の端部には、電界が集中し易い。したがって、この位置に耐圧層を設けることで、半導体装置の耐圧をより向上させることができる。
本明細書が開示する一例の半導体装置では、第１ドリフト層が、ＧａＮにより構成されており、耐圧層が、ＡｌＧａＮまたはＡｌＮにより構成されていてもよい。
本明細書が開示する一例の半導体装置では、耐圧層のｎ型不純物濃度が、第１ドリフト層のｎ型不純物濃度よりも低くてもよい。
この構成によれば、耐圧層内における電界を抑制することができる。これによって、半導体装置の耐圧をより向上させることができる。
本明細書が開示する一例の半導体装置では、第２ドリフト層のｎ型不純物濃度が、第１ドリフト層のｎ型不純物濃度よりも低くてもよい。
このような構成によれば、第２ドリフト層に空乏層が広がり易くなり、ゲート絶縁膜に印加される電界を抑制することができる。
本明細書が開示する一例の半導体装置では、前記ボディ層が、第１ボディ層と第２ボディ層を有していてもよい。第１ボディ層は、耐圧層上に配置されていてもよい。第２ボディ層は、前記第１ボディ層よりも低いｐ型不純物濃度を有し、前記第１ボディ層上に配置されており、前記第２ドリフト層と前記ソース層の間において前記ゲート電極に対向していてもよい。
このような構成によれば、第１ボディ層のｐ型不純物濃度が高いので、ボディ層と耐圧層の界面から上側に空乏層が広がり難くなる。これによって、パンチスルーを防止することができる。
本明細書が開示する一例の半導体装置は、第１ドリフト層に対して下側から接しており、第１ドリフト層よりもｎ型不純物濃度が高いｎ型のドレイン層をさらに有していてもよい。
また、本明細書は、新たな半導体装置の製造方法を提案する。この製造方法は、第１〜第６工程を有する。前記第１工程は、ＧａＮによって構成されているｎ型の第１ドリフト層上に、ＡｌＧａＮによって構成されているｉ型またはｎ型の耐圧層を成長させる工程である。前記第２工程は、前記耐圧層上に、ｐ型のボディ層を形成する工程である。前記第３工程は、エッチングによって、前記ボディ層と前記耐圧層を貫通して前記第１ドリフト層に達する開口を形成する工程である。前記第４工程は、前記開口内に、ｎ型の第２ドリフト層を形成する工程である。前記第５工程は、前記ボディ層によって前記第１ドリフト層、前記第２ドリフト層、及び、前記耐圧層から分離されているｎ型のソース層を形成する工程である。前記第６工程は、前記ソース層と前記第２ドリフト層の間に位置する前記ボディ層に対してゲート絶縁膜を介して対向するゲート電極を形成する工程である。
この製造方法では、ボディ層と耐圧層をエッチングすることによってボディ層と耐圧層を貫通して第１ドリフト層に達する開口を形成する。このとき、開口が耐圧層を貫通したタイミングで、エッチング対象が耐圧層から第１ドリフト層に変わる。耐圧層（すなわち、ＡｌＧａＮ）と第１ドリフト層（すなわち、ＧａＮ）の材料が異なるので、このときにエッチングレートが変化する。このエッチングレートの変化を検出することで、開口が第１ドリフト層に達したことを判別することができる。あるいは、エッチング装置にＡｌ比率を検出できる機能が設けられている場合には、一旦Ａｌが検出され、その後Ａｌが検出されなくなったときに、開口が第１ドリフト層に達したと判別することができる。したがって、開口が第１ドリフト層に達した段階でエッチングを停止すれば、第１ドリフト層が過剰にエッチングされることを防止することができる。したがって、この製造方法によれば、半導体装置の量産時に、半導体装置の特性のばらつきを抑制することができる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０ ：半導体装置
１２ ：半導体基板
１４ ：ソース電極
１６ ：ドレイン電極
１８ ：ゲート絶縁膜
２０ ：ゲート電極
３０ ：ソース層
３２ ：ボディ層
３２ａ ：第１ボディ層
３２ｂ ：第２ボディ層
３２ｃ ：第３ボディ層
３４ ：耐圧層
３６ ：第２ドリフト層
３８ ：第１ドリフト層
４０ ：ドレイン層

Claims (8)

  1. 半導体装置であって、
    ｎ型の第１ドリフト層と、
    前記第１ドリフト層上に配置されているｉ型またはｎ型の耐圧層と、
    前記耐圧層上に配置されているｐ型のボディ層と、
    前記第１ドリフト層上に配置されており、前記耐圧層の側面と前記ボディ層の側面に接しているｎ型の第２ドリフト層と、
    前記ボディ層上に配置されており、前記ボディ層によって前記第１ドリフト層、前記第２ドリフト層、及び、前記耐圧層から分離されているｎ型のソース層と、
    前記第２ドリフト層と前記ソース層の間に位置する前記ボディ層に対してゲート絶縁膜を介して対向しているゲート電極、
    を備え、
    前記耐圧層が、前記第１ドリフト層よりもバンドギャップが大きい材料によって構成されている半導体装置。
  2. 前記耐圧層が、前記ボディ層の下面のうちの前記第２ドリフト層側の端部に接している請求項１の半導体装置。
  3. 前記第１ドリフト層が、ＧａＮにより構成されており、
    前記耐圧層が、ＡｌＧａＮまたはＡｌＮにより構成されている、
    請求項１または２の半導体装置。
  4. 前記耐圧層のｎ型不純物濃度が、前記第１ドリフト層のｎ型不純物濃度よりも低い請求項１〜３のいずれか一項の半導体装置。
  5. 前記第２ドリフト層のｎ型不純物濃度が、前記第１ドリフト層のｎ型不純物濃度よりも低い請求項１〜４のいずれか一項の半導体装置。
  6. 前記ボディ層が、
    前記耐圧層上に配置されている第１ボディ層と、
    前記第１ボディ層よりも低いｐ型不純物濃度を有し、前記第１ボディ層上に配置されており、前記第２ドリフト層と前記ソース層の間において前記ゲート電極に対向している第２ボディ層、
    を有する請求項１〜５のいずれか一項の半導体装置。
  7. 前記第１ドリフト層に対して下側から接しており、前記第１ドリフト層よりもｎ型不純物濃度が高いｎ型のドレイン層をさらに有する請求項１〜６のいずれか一項の半導体装置。
  8. 半導体装置の製造方法であって、
    ＧａＮによって構成されているｎ型の第１ドリフト層上に、ＡｌＧａＮによって構成されているｉ型またはｎ型の耐圧層を成長させる工程と、
    前記耐圧層上に、ｐ型のボディ層を形成する工程と、
    エッチングによって、前記ボディ層と前記耐圧層を貫通して前記第１ドリフト層に達する開口を形成する工程と、
    前記開口内に、ｎ型の第２ドリフト層を形成する工程と、
    前記ボディ層によって前記第１ドリフト層、前記第２ドリフト層、及び、前記耐圧層から分離されているｎ型のソース層を形成する工程と、
    前記ソース層と前記第２ドリフト層の間に位置する前記ボディ層に対してゲート絶縁膜を介して対向するゲート電極を形成する工程、
    を有する製造方法。
JP2018059700A 2018-03-27 2018-03-27 半導体装置とその製造方法 Pending JP2019175908A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018059700A JP2019175908A (ja) 2018-03-27 2018-03-27 半導体装置とその製造方法
US16/298,068 US20190305124A1 (en) 2018-03-27 2019-03-11 Semiconductor device and manufacturing method for semiconductor device
DE102019107294.8A DE102019107294A1 (de) 2018-03-27 2019-03-21 Halbleitervorrichtung und Herstellungsverfahren für eine Halbleitervorrichtung
CN201910221349.0A CN110310995A (zh) 2018-03-27 2019-03-22 半导体装置和半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018059700A JP2019175908A (ja) 2018-03-27 2018-03-27 半導体装置とその製造方法

Publications (1)

Publication Number Publication Date
JP2019175908A true JP2019175908A (ja) 2019-10-10

Family

ID=67910114

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018059700A Pending JP2019175908A (ja) 2018-03-27 2018-03-27 半導体装置とその製造方法

Country Status (4)

Country Link
US (1) US20190305124A1 (ja)
JP (1) JP2019175908A (ja)
CN (1) CN110310995A (ja)
DE (1) DE102019107294A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021114507A (ja) * 2020-01-16 2021-08-05 株式会社デンソー 半導体装置
CN114530504A (zh) * 2022-02-14 2022-05-24 南京晟芯半导体有限公司 一种高阈值SiC MOSFET器件及其制造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019008556A1 (de) * 2019-03-14 2020-09-17 Semiconductor Components Industries, Llc Feldeffekttransistorstruktur mit isoliertem Gate mit abgeschirmter Quelle und Verfahren
US10784373B1 (en) * 2019-03-14 2020-09-22 Semiconductor Components Industries, Llc Insulated gated field effect transistor structure having shielded source and method

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2081219B1 (en) * 1999-12-24 2011-01-05 Sumitomo Electric Industries, Ltd. Junction field effect transistor
JP2010232355A (ja) * 2009-03-26 2010-10-14 Toshiba Corp 半導体装置
US7936007B2 (en) * 2009-04-16 2011-05-03 Fairchild Semiconductor Corporation LDMOS with self aligned vertical LDD backside drain
JP6087552B2 (ja) * 2012-09-21 2017-03-01 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
DE112015004093B4 (de) * 2015-01-16 2023-09-28 Fuji Electric Co., Ltd. Siliciumcarbid-halbleitervorrichtung und verfahren zum herstellen einer siliciumcarbid-halbleitervorrichtung

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021114507A (ja) * 2020-01-16 2021-08-05 株式会社デンソー 半導体装置
JP7380236B2 (ja) 2020-01-16 2023-11-15 株式会社デンソー 半導体装置
CN114530504A (zh) * 2022-02-14 2022-05-24 南京晟芯半导体有限公司 一种高阈值SiC MOSFET器件及其制造方法
CN114530504B (zh) * 2022-02-14 2023-10-10 南京晟芯半导体有限公司 一种高阈值电压SiC MOSFET器件及其制造方法

Also Published As

Publication number Publication date
DE102019107294A1 (de) 2019-10-02
CN110310995A (zh) 2019-10-08
US20190305124A1 (en) 2019-10-03

Similar Documents

Publication Publication Date Title
TWI722323B (zh) 場效電晶體
US7915617B2 (en) Semiconductor device
US9117850B2 (en) Method and system for a gallium nitride vertical JFET with self-aligned source and gate
WO2013001677A1 (ja) 半導体装置とその製造方法
KR101982402B1 (ko) 반도체 장치와 그 제조 방법
JP2009117649A (ja) 半導体装置
JP2019175908A (ja) 半導体装置とその製造方法
JP6593294B2 (ja) 半導体装置
JP6160216B2 (ja) 半導体装置
US10283598B2 (en) III-V heterojunction field effect transistor
JP2013503479A (ja) 誘電体チャネル空乏層を有するトランジスタ及び関連する製造方法
JP2012238898A (ja) ワイドバンドギャップ半導体縦型ｍｏｓｆｅｔ
JP2020025054A (ja) 半導体装置とその製造方法
JP2005244180A (ja) 炭化けい素半導体素子の製造方法
JP2023000187A (ja) 半導体装置とその製造方法
JP7115145B2 (ja) 半導体装置の製造方法
US9728599B1 (en) Semiconductor device
JP4128117B2 (ja) 半導体装置
JP7120886B2 (ja) スイッチング素子の製造方法
JP7052659B2 (ja) 窒化物半導体装置とその製造方法
KR20200039235A (ko) 반도체 소자 및 그 제조 방법
JP2020061518A (ja) 半導体装置とその製造方法
JP2019040960A (ja) 窒化物半導体装置
WO2019019395A1 (zh) 一种碳化硅开关器件及制作方法
JP2019004084A (ja) 半導体装置