DE112015003834B4

DE112015003834B4 - Abtasten mehrerer referenzpegel in nichtflüchtigen speicherelementen

Info

Publication number: DE112015003834B4
Application number: DE112015003834.5T
Authority: DE
Inventors: Xiaowei Jiang; Chang Siau; Siu Lung Chan
Original assignee: SanDisk Technologies LLC
Current assignee: SanDisk Technologies LLC
Priority date: 2014-10-07
Filing date: 2015-09-21
Publication date: 2021-08-12
Anticipated expiration: 2035-09-22
Also published as: WO2016057201A1; CN106688043A; DE112015003834T5; US9576673B2; CN106688043B; US20160099070A1

Abstract

Verfahren zum Betreiben eines nichtflüchtigen Speichers, wobei das Verfahren Folgendes umfasst:das Aufbauen einer Abfühlspannung an einem Abfühlknoten, der mit einem Abfühltransistor mit einem Source-Anschluss verbunden ist, wobei der Abfühlknoten einem ausgewählten nichtflüchtigen Arbeitsspeicherelement zugeordnet ist (1502);das Bestimmen, ob der Abfühltransistor in Reaktion auf die Abfühlspannung an dem Abfühlknoten leitet (1504);das Bestimmen eines ersten Zustands des ausgewählten nichtflüchtigen Arbeitsspeicherelements in Bezug auf einen ersten Referenzpegel auf Grundlage dessen, ob der Abfühltransistor in Reaktion auf die Abfühlspannung an dem Abfühlknoten leitet (1506);das Modifizieren einer Spannung an dem Source-Anschluss des Abfühltransistors nach Bestimmen des ersten Zustands in Bezug auf den ersten Referenzpegel (1508);das Bestimmen, ob der Abfühltransistor in Reaktion auf die Abfühlspannung an dem Abfühlknoten leitet, nachdem die Spannung an dem Source-Anschluss des Abfühltransistors modifiziert wurde (1510); unddas Bestimmen eines zweiten Zustands des ausgewählten nichtflüchtigen Arbeitsspeicherelements in Bezug auf einen zweiten Referenzpegel auf Grundlage dessen, ob der Abfühltransistor in Reaktion auf die Abfühlspannung an dem Abfühlknoten nach dem Modifizieren der Spannung an dem Source-Anschluss des Abfühltransistors leitet (1512).

Description

HINTERGRUND
Die vorliegende Offenbarung betrifft eine nichtflüchtige Speichertechnologie.
Halbleiterspeicher erfreuen sich immer größerer Beliebtheit für die Verwendung in verschiedenen elektronischen Geräten. Beispielsweise werden nichtflüchtige Halbleiterspeicher in persönlichen Navigationsgeräten, Mobiltelefonen, Digitalkameras, PDAs, mobilen Computergeräten, nichtmobilen Computergeräten und anderen Geräten eingesetzt. Zu den beliebtesten nichtflüchtigen Halbleiterspeichern zählen Electrical Erasable Programmable Read Only Memory (EEPROM; elektrisch löschbarer, programmierbarer Festarbeitsspeicher) und Flash-Arbeitsspeicher.
Manche EEPROM- oder Flash-Arbeitsspeichervorrichtungen weisen eine Konfiguration auf, die als NAND-Konfiguration bezeichnet wird und in der Arbeitsspeicherzellen als NAND-Folgen gruppiert sind, wobei jede NAND-Folge einer Bitleitung zugeordnet ist. Eine Art von NAND-Arbeitsspeicheranordnung ist eine zweidimensionale Anordnung. Eine weitere Art von NAND- Arbeitsspeicheranordnung ist eine dreidimensionale Anordnung. Eine 3D-NAND-Stapelspeichervorrichtung wird manchmal als Bit-Cost-Scalable(BiCS)-Architektur bezeichnet.
In einer 3D-NAND-BiCS-Architektur kann eine 3D-NAND-Stapelspeichervorrichtung aus einer Anordnung abwechselnder Leiter- und Isolatorschichten ausgebildet werden. Ein Speicherloch wird in die Schichten gebohrt, um viele Speicherschichten gleichzeitig zu definieren. Eine NAND-Folge wird dann ausgebildet, indem das Speicherloch mit geeigneten Materialien gefüllt wird. Eine gerade NAND-Folge erstreckt sich in einem Speicherloch, während Pipe- oder U-förmige NAND-Folgen (P-BiCS) ein Paar vertikaler Spalten von Arbeitsspeicherzellen umfassen, die sich in zwei Speicherlöchern erstrecken und durch eine Pipe-Verbindung verbunden sind. Die Pipe-Verbindung kann aus nicht dotiertem Polysilicium bestehen. Ein dielektrisches Back-Gate kann die Pipe-Verbindung umgeben, wodurch ein Back-Gate-Transistor gebildet wird, um das Leiten der Pipe-Verbindung zu steuern. Steuer-Gates der Arbeitsspeicherzellen werden durch die Leiterschichten bereitgestellt.
Bei Programmierung einer EEPROM- oder Flash-Speichervorrichtung, wie z.B. einer NAND-Flash-Speichervorrichtung, wird typischerweise eine Programmierspannung an das Steuer-Gate (oder eine ausgewählte Wortleitung) angelegt und die Bitleitung wird mit Masse verbunden. Elektronen aus dem Kanal werden in die Ladungsspeicherregion injiziert. Wenn sich Elektronen in der Ladungsspeicherregion ansammeln, wird die Ladungsspeicherregion negativ geladen und die Schwellenspannung der Arbeitsspeicherzelle wird erhöht, so dass die Arbeitsspeicherzelle sich in einem programmierten Zustand befindet.
Typischerweise wird die Programmierspannung (Vpgm) an die Steuer-Gates der Arbeitsspeicherzellen in Form einer Reihe von Impulsen angelegt. Die Stärke der Impulse wird mit jedem auf einen anderen folgenden Impuls um eine vorbestimmte Schrittgröße (z.B. 0,2 V, 0,3 V, 0,4 V etc.) erhöht. In den Zeitspannen zwischen den Impulsen werden Prüfoperationen durchgeführt. Das bedeutet, dass der Programmierpegel jeder Arbeitsspeicherzelle einer Gruppe von Arbeitsspeicherzellen, die parallel programmiert werden, zwischen den Programmierimpulsen jeweils abgefühlt wird, um zu bestimmen, ob er einem Prüfpegel, auf den sie programmiert wird, entspricht oder höher ist. Eine Möglichkeit zur Überprüfung des Programmierens besteht in einem Test der Leitung an einem bestimmten Vergleichspunkt. Jene Arbeitsspeicherzellen, deren ausreichende Programmierung bestätigt wurde, werden beispielsweise durch das Erhöhen ihrer jeweiligen Bitleitungsspannung zur Beendigung des Programmierprozesses für diese Arbeitsspeicherzellen gesperrt.
Aus der US 2008/0019185 A1 ist ein Verfahren zum Programmieren eines nicht flüchtigen Speichers bekannt. Dieses Verfahren umfasst das Aufbauen einer Abfühlspannung an einem Abfühlknoten, der mit einem Abfühltransistor mit einem Source-Anschluss verbunden ist. Hierbei ist der Abfühlknoten einem ausgewählten nicht flüchtigen Arbeitsspeicherelement zugeordnet. Das Verfahren umfasst ferner das Bestimmen, ob der Abfühltransistor in Reaktion auf die Abfühlspannung an den Abfühlknoten leitet sowie das Bestimmen eines ersten Zustandes des ausgewählten nicht flüchtigen Arbeitsspeicherelements in Bezug auf einen Zellstrom von 300nA auf Grundlage dessen, ob der Abfühltransistor in Reaktion auf die Abfühlspannung an dem Abfühlknoten leitet. Es erfolgt ein Bestimmen, ob der Abfühltransistor in Reaktion auf die Abfühlspannung an dem Abfühlknoten leitet, nachdem die Spannung an den Source-Anschluss des Abfühltransistors modifiziert wurde, sowie ferner ein Bestimmen eines zweiten Zustandes des ausgewählten nicht flüchtigen Arbeitsspeicherelements in Bezug auf einen zweiten Referenzpegel auf Grundlage dessen, ob der Abfühltransistor in Reaktion auf die Abfühlspannung an den Abfühlknoten nach dem Modifizieren der Spannung an dem Source-Anschluss des Abfühltransistors leitet.
Ein ähnlicher Stand der Technik ist aus der DE 10 2012 108 545 A1 bekannt, welche ein Verfahren zum Auslesen von Speicherzellen mit unterschiedlichen Schwellwertspannungen ohne Änderung der Wortleitungsspannung, sowie eine nicht flüchtige Speichervorrichtung, die dieses Verfahren verwendet, offenbart.
Figurenliste

1 ist eine Draufsicht einer NAND-Folge.
2 ist ein entsprechendes Schaltungsdiagramm der NAND-Folge.
3 ist eine perspektivische Ansicht einer nichtflüchtigen 3D-Stapelspeichervorrichtung.
4A ist eine Ausführungsform eines Blocks BLKO aus 3, der U-förmige NAND-Folgen umfasst.
4B zeigt eine Querschnittansicht eines Blocks der nichtflüchtigen 3D-Speichervorrichtung aus 4A von SetAO der NAND-Folge aus 4A.
5A zeigt eine Ausführungsform des Blocks BLKO aus 3, der gerade NAND-Folgen umfasst.
5B zeigt eine Querschnittansicht eines Blocks der nichtflüchtigen 3D-Speichervorrichtung aus 5A mit geraden Folgen.
6A zeigt eine Nahansicht der Region 669 der Spalte C0 aus 4B, welche ein Auswahl-Gate SGD0 an der Drain-Seite und eine Arbeitsspeicherzelle MC6,0 zeigt.
6B zeigt eine Querschnittansicht der Spalte C0 aus 6A.
7 ist ein Blockdiagramm eines nichtflüchtigen Speichersystems.
8 ist ein Blockdiagramm eines einzelnen Abfühlblocks.
9A ist ein Ablaufdiagramm, das eine Ausführungsform eines Programmierprozesses beschreibt.
9B zeigt eine Beispielsequenz von Programmierimpulsen und Prüfimpulsen.
10A-E zeigen einen mehrphasigen Programmieransatz, der in einer Ausführungsform des Programmierprozesses aus 9A angewandt werden kann.
11A, 11B, 12A und 12B stellen Details eines Beispiels einer Grob-/Feinprogrammiermethode bereit.
13A zeigt Schwellenverteilungen von Arbeitsspeicherzellen unmittelbar nach Abschluss des Programmierens.
13B zeigt zwei benachbarte Schwellenspannungsverteilungen mit Referenzpegeln für ein Hard Bit (HB) und zwei zugeordnete Soft Bits (SB', SB).
14 zeigt ein Diagramm einer Ausführungsform einer Abfühlschaltkreisabfühlschaltung.
15 ist ein Ablaufdiagramm einer Ausführungsform eines Prozesses, der angewandt wird, um mehrere Zustände einer Arbeitsspeicherzelle zu bestimmen.
16 ist eine schematische Darstellung, die eine Ausführungsform einer Abfühlschaltung zeigt.
17 ist ein Ablaufdiagramm, das eine Ausführungsform des Abfühlens einer Arbeitsspeicherzelle beschreibt.
18 enthält Taktsignale für den Schaltkreis aus 16 für eine Ausführungsform des Prozesses aus 17.
19 ist ein Diagramm zur Veranschaulichung einer Ausführungsform, in der der Auslösepunkt des Abfühlschaltkreises durch eine Erhöhung der Spannung an dem Source-Knoten des Abfühltransistors geändert wird.
20 ist eine Ausführungsform eines Prozesses zur Überprüfung von Arbeitsspeicherzellen während eines Programmiervorgangs.
21 zeigt ein Diagramm für eine Ausführungsform, in der der Auslösepunkt des Abfühlschaltkreises durch eine Erhöhung der Spannung an der unteren Platte eines Abfühlkondensators verändert wird.
22 ist ein Diagramm einer Ausführungsform, die die Spannung eines Abfühlknotens und eines Source-Knotens eines Abfühltransistors modifiziert, um auf mehreren Pegeln abzufühlen.
23 ist ein Ablaufdiagramm einer Ausführungsform eines Prozesses zum Auslesen von einem Hard Bit und zwei Soft Bits.
24 enthält Taktsignale für den Schaltkreis aus 16 für eine Ausführungsform des Prozesses aus 23.
25 ist ein Beispiel für eine Abfühlspannungsspanne, wenn der Takt CLK zwei Mal reduziert wird, um drei Referenzpegel abzufühlen.
26 ist ein Beispiel für eine Abfühlspannungsspanne, wenn der Takt CLK ein Mal reduziert wird und die Source des Abfühltransistors ein Mal erhöht wird, um drei Referenzpegel abzufühlen.

AUSFÜHRLICHE BESCHREIBUNG
Hierin sind Verfahren zum Abfühlen mehrerer Referenzpegel in nichtflüchtigen Speicherelementen offenbart. Mehrere Referenzpegel können ohne Änderung der Spannung an der ausgewählten Wortleitung abgefühlt werden. Eine Ausführungsform umfasst das Bestimmen eines ersten Zustands eines ausgewählten nichtflüchtigen Speicherelements in Bezug auf einen ersten Referenzpegel auf Grundlage dessen, ob ein Abfühltransistor in Reaktion auf eine Abfühlspannung an einem Abfühlknoten leitet. Dann wird eine Spannung an dem Source-Anschluss des Abfühltransistors modifiziert, nachdem der erste Zustand in Bezug auf den ersten Referenzpegel bestimmt wurde. Ein zweiter Zustand des ausgewählten nichtflüchtigen Arbeitsspeicherelements in Bezug auf einen zweiten Referenzpegel wird dann auf Grundlage dessen bestimmt, ob der Abfühltransistor in Reaktion auf die Abfühlspannung an dem Abfühlknoten nach dem Modifizieren der Spannung an dem Source-Anschluss des Abfühltransistors leitet. Dies ermöglicht ein effizientes Abfühlen von zwei unterschiedlichen Referenzpegeln, ohne Änderung der Spannung an der ausgewählten Wortleitung. Dynamischer Leistungsverbrauch ist aufgrund der in Bezug auf den Abfühlknoten niedrigen Kapazität des Abfühltransistors ebenfalls gering. Ausführungsformen können auch die Abfühlspanne verbessern.
Ein Beispiel für ein Arbeitsspeichersystem, das zur Umsetzung der Ausführungsformen geeignet ist, verwendet eine NAND-Flash-Speicher-Architektur, die das Verbinden mehrerer Transistoren in Serie zwischen zwei Auswahl-Gates umfasst. Es ist anzumerken, dass es sich um eine 2D-NAND-Architektur oder eine 3D-NAND-Architektur handeln könnte. Einige hierin beschriebenen Beispiele sind Beispiele einer 2D-NAND-Architektur. Andere hierin beschriebenen Beispiele sind Beispiele einer 3D-NAND-Architektur. Die hierin beschriebenen Verfahren können für 2D-NAND, 3D-NAND angewandt werden, sind aber nicht auf diese beschränkt.
In einer zweidimensionalen Arbeitsspeicherstruktur sind die Halbleiterspeicherelemente in einer einzigen Ebene oder einer einzigen Speichervorrichtungsebene angeordnet. Typischerweise sind Arbeitsspeicherelemente in einer zweidimensionalen Speicherstruktur in einer Ebene (z.B. in einer Ebene in x-z-Richtung) angeordnet, die sich im Wesentlichen parallel zu einer Hauptfläche eines Substrats erstreckt, welches die Arbeitsspeicherelemente trägt. Das Substrat kann ein Wafer sein, auf oder in dem die Schicht der Arbeitsspeicherelemente ausgebildet ist, oder es kann sich um ein Trägersubstrat handeln, das an den Speicherelementen angebracht wird, nachdem diese ausgebildet wurden. In einem nicht einschränkenden Bespiel kann das Substrat einen Halbleiter, wie z.B. Silicium, umfassen.
Die Arbeitsspeicherelemente können in der einzigen Speichervorrichtungsebene in einer geordneten Anordnung, wie z.B. einer Vielzahl von Zeilen und/oder Spalten, angeordnet sein. Die Arbeitsspeicherelemente können jedoch auch in einer unregelmäßigen oder nicht orthogonalen Konfiguration angeordnet sein. Die Arbeitsspeicherelemente können jeweils zwei oder mehr Elektroden oder Kontaktleitungen aufweisen, wie z.B. Bitleitungen und Wortleitungen.
Ein Beispiel für ein nichtflüchtiges Speichersystem, das die hierin beschriebene Technologie umsetzen kann, ist ein Flash-Speichersystem, das die NAND-Struktur nutzt, was die Anordnung mehrerer Transistoren in Serie zwischen zwei Auswahl-Gates umfasst. Die in Serie verbundenen Transistoren und die Auswahl-Gates werden als NAND-Folge bezeichnet. 1 ist eine Draufsicht, die eine NAND-Folge zeigt. 2 ist ein entsprechender Schaltkreis davon. Die in 1 und 2 dargestellte NAND-Folge umfasst vier Transistoren 100, 102, 104 und 106, die in Serie geschaltet sind, und zwischen Auswahl-Gate 120 (an der Drain-Seite) und Auswahl-Gate 122 (an der Source-Seite) vorliegen. Das Auswahl-Gate 120 verbindet die NAND-Folge über den Bitleitungskontakt 126 mit einer Bitleitung 111. Das Auswahl-Gate 122 verbindet die NAND-Folge mit der Source-Leitung 128. Das Auswahl-Gate 120 wird durch das Anlegen geeigneter Spannungen an die Auswahlleitung SGD gesteuert. Das Auswahl-Gate 122 wird durch das Anlegen geeigneter Spannungen an die Auswahlleitung SGS gesteuert. Jeder der Transistoren 100, 102, 104 und 106 weist ein Steuer-Gate und ein Floating-Gate auf. Der Transistor 100 weist beispielsweise das Steuer-Gate 100CG und das Floating-Gate 100FG auf. Der Transistor 102 umfasst das Steuer-Gate 102CG und das Floating-Gate 102FG. Der Transistor 104 umfasst das Steuer-Gate 104CG und das Floating-Gate 104FG. Der Transistor 106 umfasst das Steuer-Gate 106CG und das Floating-Gate 106FG. Das Steuer-Gate 100CG ist mit der Wortleitung WL3 verbunden, das Steuer-Gate 102CG ist mit der Wortleitung WL2 verbunden, das Steuer-Gate 104CG ist mit der Wortleitung WL1 verbunden, und das Steuer-Gate 106CG ist mit der Wortleitung WL0 verbunden.
Es ist anzumerken, dass, wenngleich 1 und 2 vier Arbeitsspeicherzellen in der NAND-Folge zeigen, die Verwendung von vier Arbeitsspeicherzellen nur als Beispiel angeführt ist. Eine NAND-Folge kann weniger als vier Arbeitsspeicherzellen oder mehr als vier Arbeitsspeicherzellen aufweisen. Manche NAND-Folgen weisen beispielsweise 128 Arbeitsspeicherzellen oder mehr auf. Die Erläuterung hierin ist nicht auf eine bestimmte Anzahl von Arbeitsspeicherzellen in einer NAND-Folge beschränkt. In einer Ausführungsform werden NAND-Folgen mit 66 Arbeitsspeicherzellen verwendet, wobei 64 Arbeitsspeicherzellen verwendet werden, um Daten zu speichern, und zwei der Arbeitsspeicherzellen als Scheinarbeitsspeicherzelle bezeichnet werden, da sie keine Daten speichern.
Eine typische Architektur für ein Flash-Speichersystem unter Nutzung einer NAND-Struktur umfasst mehrere NAND-Folgen. Jede NAND-Folge ist über ihr Source-Auswahl-Gate gesteuert durch die Auswahlleitung SGS mit der gemeinsamen Source-Leitung verbunden und über ihr Drain-Auswahl-Gate gesteuert durch die Auswahlleitung SGD mit ihrer zugeordneten Bitleitung verbunden. Jede Bitleitung und die entsprechende/n NAND-Folge/n, die über einen Bitleitungskontakt mit dieser Bitleitung verbunden sind, umfassen die Spalten der Arbeitsspeicherzellanordnung. Bitleitungen werden mit mehreren NAND-Folgen geteilt. Typischerweise verläuft die Bitleitung auf den NAND-Folgen in einer Richtung im rechten Winkel auf die Wortleitungen und ist mit einem Abfühlverstärker verbunden.
Weitere Arten nichtflüchtiger Speichervorrichtungen zusätzlich zu dem NAND-Flash-Speicher können auch verwendet werden, um die hierin beschriebene neue Technologie umzusetzen. Beispielsweise kann auch eine TANOS-Struktur (bestehend aus einer Stapelschicht von TaN-Al₂O₃-SiN-SiO₂ auf einem Siliciumsubstrat), die im Wesentlichen eine Arbeitsspeicherzelle ist, die das Auffangen von Ladung in einer Nitridschicht (anstelle eines Floating-Gates) anwendet, mit der hierin beschriebenen Technologie verwendet werden. Eine weitere Art von Arbeitsspeicherzelle, die in Flash-EEPROM-Systemen nützlich ist, verwendet ein nicht-leitfähiges, dielektrisches Material anstelle eines leitfähigen Floating-Gate zur nichtflüchtigen Ladungsspeicherung. Eine solche Zelle ist in einem Artikel von Chan et al., „A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device", IEEE Electron Device Letters, Band EDL-8, Nr. 3, S. 93-95, März 1987 beschrieben. Ein Drei-Lagen-Dielektrikum bestehend aus Siliciumoxid, Siliciumnitrid und Siliciumoxid („ONO“) ist zwischen einem leitfähigen Steuer-Gate und einer Oberfläche eines halbleitenden Substrats oberhalb des Arbeitsspeicherzellkanals angeordnet. Die Zelle wird durch das Injizieren von Elektronen aus dem Zellkanal in das Nitrid programmiert, wobei die Elektronen in einer begrenzten Region aufgefangen und gespeichert werden. Diese gespeicherte Ladung verändert dann die Schwellenspannung eines Abschnitts des Kanals der Zelle, so dass dies detektierbar ist. Die Zelle wird durch das Injizieren von heißen Löchern in das Nitrid gelöscht. Siehe auch Nozaki et al., „A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application.", IEEE Journal of Solid-State Circuits, Band 26, Nr. 4, S. 497-501, April 1991, worin eine ähnliche Zelle mit Split-Gate-Konfiguration beschrieben wird, in der sich ein dotiertes Polysilicium-Gate über einen Abschnitt des Arbeitsspeicherzellenkanals erstreckt, um einen separaten Auswahl-Transistor zu bilden.
Ein weiteres Beispiel wird durch Eitan et al., „NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell", IEEE Electron Device Letters, Band 21, Nr. 11, S. 543-545, November 2000 beschrieben. Eine ONO-Dielektrikumschicht erstreckt sich über den Kanal zwischen Source- und Drain-Diffusionen. Die Ladung für ein Daten-Bit befindet sich in der Dielektrikumschicht angrenzend an den Drain und die Ladung für das andere Daten-Bit in der Dielektrikumschicht angrenzend an die Source. US-Patente Nr. 5,768,192 und 6,011,725 offenbaren eine nichtflüchtige Arbeitsspeicherzelle mit einem Auffangdielektrikum zwischen zwei Siliciumdioxidschichten. Mehrstufige Datenspeicherung wird durch das separate Lesen der binären Zustände der räumlich getrennten Ladungsspeicherregionen innerhalb des Dielektrikums umgesetzt. Andere Arten nichtflüchtiger Speichertechnologien können ebenfalls angewandt werden.
Die folgende Erläuterung eines Beispiels für eine 3D-Speichervorrichtung wird als eine mögliche Architektur präsentiert, in der Ausführungsformen umgesetzt werden können. Diese Beispiele schließen eine 3D-NAND-Speichervorrichtung ein. Das bedeutet, dass die Vorrichtung NAND-Folgen umfasst. Diese Folgen können den in 1 und 2 dargestellten ähnlich sein, wenngleich anzumerken ist, dass ein Floating-Gate in einer 3D-Speichervorrichtung nicht unbedingt verwendet wird. Wie nachstehend erläutert weisen Arbeitsspeicherzellen in einer Ausführungsform einer 3D-NAND-Speichervorrichtung eine Ladungsauffangregion auf.
Die folgende Erörterung eines Beispiels für eine 3D-Speichervorrichtung wird als eine mögliche Architektur präsentiert, in der Ausführungsformen umgesetzt werden können. Diese Beispiele schließen eine 3D-NAND-Speichervorrichtung ein. Das bedeutet, dass die Vorrichtung NAND-Folgen umfasst. Diese Folgen können den in 1 und 2 dargestellten ähnlich sein, wenngleich anzumerken ist, dass ein Floating-Gate in einer 3D-Speichervorrichtung nicht unbedingt verwendet wird. Wie nachstehend erläutert weisen Arbeitsspeicherzellen in einer Ausführungsform einer 3D-NAND-Speichervorrichtung eine Ladungsauffangregion auf.
3 ist eine perspektivische Ansicht einer nichtflüchtigen 3D-Stapelspeichervorrichtung. Die 3D-Speichervorrichtung 300 umfasst ein Substrat 301. In einer Ausführungsform besteht das Substrat 301 aus Silicium. Auf dem Substrat befinden sich die Arbeitsspeicherzellblöcke BLKO und BLK1 und ein Umfangsbereich 406 mit einer Schaltung, die durch die Blöcke verwendet wird. Das Substrat 301 kann auch eine Schaltung unter den Blöcken gemeinsam mit einer oder mehreren unteren Metallschichten aufweisen, die in leitfähigen Wegen strukturiert sind, um Signale der Schaltung zu transportieren. Die Blöcke sind in einer mittleren Region 302 der Speichervorrichtung ausgebildet. Die Schaltung, die mit dem Betrieb der Arbeitsspeicherzellen in Zusammenhang steht, kann oberhalb oder innerhalb des Substrats 301 vorliegen. In einer Ausführungsform ist die nichtflüchtige Speichervorrichtung monolithisch auf einer oder mehreren physikalischen Ebenen von Arbeitsspeicherzellanordnungen mit einem auf dem Substrat 301 angeordneten aktiven Bereich ausgebildet.
In einer oberen Region 303 der Speichervorrichtung sind eine oder mehrere obere Metallschichten in leitfähigen Wegen strukturiert, um Signale der Schaltung zu transportieren. Jeder Block umfasst einen Arbeitsspeicherzellenstapelbereich, wo abwechselnde Schichten des Stapels Wortleitungen darstellen. In einem möglichen Ansatz weist jeder Block entgegengesetzt gestapelte Seiten auf, von welchen sich vertikale Kontakte nach oben zu einer oberen Metallschicht erstrecken, um Verbindungen mit leitfähigen Wegen herzustellen. Wenngleich als Beispiel zwei Blöcke dargestellt sind, können auch weitere Blöcke verwendet werden, die sich in x- und/oder y-Richtung erstrecken.
In einem möglichen Ansatz stellt die Länge der Ebene in x-Richtung eine Richtung dar, in der Signalwege zu Wortleitungen sich in der einen oder den mehreren oberen Metallschichten erstrecken, und die Breite der Ebene in y-Richtung stellt eine Richtung dar, in der Signalwege zu Bitleitungen sich in einer oder mehreren der oberen Metallschichten erstrecken. Die z-Richtung stellt eine Höhe der Speichervorrichtung dar.
In einer Ausführungsform sind die NAND-Folgen U-förmig. In einer anderen Ausführungsform sind die NAND-Folgen gerade. 4A zeigt eine Ausführungsform eines Blocks BLKO aus 3, der U-förmige NAND-Folgen umfasst. Der Block BLK0A umfasst U-förmige NAND-Folgen, die in Sätzen angeordnet sind (SetA0, ... SetAn, worin n-1 Sätze von NAND-Folgen in einem Block vorhanden sind). Jeder Satz von NAND-Folgen ist einer Bitleitung (BLA0, BLA1, BLA2, BLA3, ... BLAn) zugeordnet. In einer Ausführungsform weist jede NAND-Folge ein Auswahl-Gate an der Drain-Seite auf, das in der Lage ist, die NAND-Folge mit ihrer Bitleitung zu verbinden oder von dieser zu trennen. Die Auswahl-Gates an der Drain-Seite in einem Satz von NAND-Folgen können einzeln auswählbar sein, so dass eine NAND-Folge in dem Satz zu einem bestimmten Zeitpunkt ausgewählt werden kann. In einem Ansatz gehören alle NAND-Folgen in einem Block, die einer Bitleitung zugeordnet sind, zu demselben Satz. Jede U-förmige NAND-Folge weist demnach zwei Spalten von Arbeitsspeicherzellen auf - eine Spalte an der Drain-Seite und eine Spalte an der Source-Seite. SetA0 umfasst beispielsweise die NAND-Folgen NSA0 (mit der Spalte C0 an der Drain-Seite und der Spalte C1 an der Source-Seite), NSA1 (mit der Spalte C3 an der Drain-Seite und der Spalte C2 an der Source Seite), NSA2 (mit der Spalte C4 an der Drain-Seite und der Spalte C5 an der Source-Seite), NSA3 (mit der Spalte C7 an der Drain-Seite und der Spalte C6 an der Source-Seite), NSA4 (mit der Spalte C8 an der Drain-Seite und der Spalte C9 an der Source-Seite) und NSA5 (mit der Spalte C11 an der Drain-Seite und der Spalte C10 an der Source-Seite). Die Source-Leitungen erstrecken sich quer zu den Bitleitungen und schließen SLAO, SLA1 und SLA2 ein. Die Source-Leitungen verbinden die Spalten an der Source-Seite von benachbarten NAND-Folgen in einem Satz. SLA0 verbindet beispielsweise C1 und C2, SLA1 verbindet C5 und C6 und SLA 2 verbindet C9 und C10. In einem Ansatz sind die Source-Leitungen in einem Block miteinander verbunden und werden durch einen Treiber angesteuert. Die Bitleitungen und die Source-Leitungen liegen in diesem Beispiel oberhalb der Arbeitsspeicherzellanordnung vor.
4B zeigt eine Querschnittansicht eines Blocks der nichtflüchtigen 3D-Speichervorrichtung aus 4A von SetA0 der NAND-Folgen aus 4A. Spalten von Arbeitsspeicherzellen C0 bis C11 sind in dem mehrschichtigen Stapel dargestellt. Der Stapel 477 umfasst das Substrat 301, einen Isolationsfilm 409 auf dem Substrat und eine Back-Gate-Schicht BG, bei der es sich um eine leitfähige Schicht handelt, auf dem Isolationsfilm. Ein Graben ist in Abschnitten des Back-Gate unterhalb von Paaren der Arbeitsspeicherzellspalten einer U-förmigen NAND-Folge bereitgestellt. Materialschichten, die in den Spalten bereitgestellt sind, um die Arbeitsspeicherzellen auszubilden, sind auch in den Gräben bereitgestellt, und der verbleibende Raum in den Gräben ist mit einem Halbleitermaterial gefüllt, um Verbindungsabschnitte 463 bis 468 bereitzustellen, die die Spalten verbinden. Das Back-Gate verbindet somit die beiden Spalten jeder U-förmigen NAND-Folge. NSA0 umfasst beispielsweise die Spalten C0 und C1 und den Verbindungsabschnitt 463. NSA0 weist ein Drain-Ende 678 und ein Source-Ende 472 auf. NSA1 umfasst die Spalten C2 und C3 und den Verbindungsabschnitt 464. NSA1 weist ein Drain-Ende 706 und ein Source-Ende 474 auf. NSA2 umfasst die Spalten C4 und C5 und den Verbindungsabschnitt 665. NSA3 umfasst die Spalten C6 und C7 und den Verbindungsabschnitt 466. NSA4 umfasst die Spalten C8 und C9 und den Verbindungsabschnitt 467. NSA5 umfasst die Spalten C10 und C11 und den Verbindungsabschnitt 468.
Die Source-Leitung SLA0 ist mit den Source-Enden 472 und 474 von zwei benachbarten Speicherfolgen NSA0 bzw. NSA1 in dem Satz SetA0 von Speicherfolgen verbunden. Die Source-Leitung SLA0 ist auch mit anderen Speicherfolgensätzen verbunden, die in x-Richtung hinter NSA0 und NSA1 vorliegen. Es ist dabei im Gedächtnis zu behalten, dass zusätzliche U-förmige NAND-Folgen in dem Stapel 477 sich hinter den in dem Querschnitt dargestellten U-förmigen NAND-Folgen erstrecken, d.h. entlang der x-Achse. Die U-förmigen NAND-Folgen NSA0 bis NSA5 befinden sich jeweils in unterschiedlichen Subblöcken, sind aber Teil eines gemeinsamen Satzes von NAND-Folgen (SetA0).
Ein Spaltabschnitt 408 ist ebenfalls als Beispiel dargestellt. In dem Querschnitt sind mehrere Spaltabschnitte zu sehen, wobei jeder Spaltabschnitt zwischen den Spalten an Drain- bzw. Source-Seite einer U-förmigen NAND-Folge vorliegen. Abschnitte der Source-Leitungen SLAO, SLA1, SLA2 sind ebenfalls dargestellt. Ein Abschnitt der Bitleitung BLA0 ist auch dargestellt.
Kurze gestrichelte Linien zeigen Arbeitsspeicherzellen und Auswahl-Gates wie sie nachstehend erläutert werden. Demnach zeigt 4B Folgen (z.B. NAND-Folgen) nichtflüchtiger Arbeitsspeicherelemente, die auf dem Substrat 301 in mehreren physikalischen Ebenen einer dreidimensionalen Speicheranordnung ausgebildet sind. Jede der Folgen weist einen aktiven Bereich auf, der einen Kanal umfasst, der sich vertikal durch die physikalischen Ebenen erstreckt. Jede Folge umfasst nichtflüchtige Arbeitsspeicherelemente und ein Select-Gate an der Drain-Seite in der SG-Schicht.
5A zeigt eine Ausführungsform von Block BLKO aus 3, der gerade NAND-Folgen umfasst. Der Block BLK0B umfasst gerade NAND-Folgen, die in Sätzen (SetB0, SetB1, SetB2, SetB3,..., SetBn, wobei n-1 Sätze in einem Block vorliegen) angeordnet sind. Jeder Satz von NAND-Folgen ist einer Bitleitung zugeordnet (BLB0, BLB1, BLB2, BLB3, ..., BLBn). In einem Ansatz gehören alle NAND-Folgen in einem Block, die einer Bitleitung zugeordnet sind, zu demselben Satz. Jede gerade NAND-Folge weist eine Spalte von Arbeitsspeicherzellen auf. Beispielsweise umfasst SetA0 die NAND-Folgen NSB0, NSB1, NSB2, NSB3, NSB4 und NSB5. Source-Leitungen erstrecken sich parallel zu der Bitleitung und schließen SLB0, SLB1, SLB2, SLB3, ..., SLBn ein. In einem Ansatz sind die Source-Leitungen in einem Block verbunden und werden durch einen Treiber angesteuert. Die Bitleitungen sind in diesem Beispiel oberhalb der Arbeitsspeicherzellanordnung angeordnet, und die Source-Leitungen sind unterhalb der Arbeitsspeicherzellanordnung angeordnet.
5B zeigt eine Querschnittansicht eines Blocks der nichtflüchtigen 3D-Speichervorrichtung aus 5A mit geraden Folgen. Die Ansicht zeigt einen Abschnitt des Satzes SetB0 von NAND-Folgen aus 5A. Spalten von Arbeitsspeicherzellen, die den NAND-Folgen NSB0 bis NSB5 entsprechen, sind in dem mehrschichtigen Stapel dargestellt. Der Stapel 577 umfasst ein Substrat 301, einen Isolationsfilm 409 auf dem Substrat und einen Abschnitt einer Source-Leitung SLB1. Es ist zu beachten, dass die weiteren geraden NAND-Folgen in einem Subblock sich vor und hinter den in dem Querschnitt dargestellten NAND-Folgen erstrecken, d.h. entlang der x-Achse. Die NAND-Folgen NSB0 bis NSB5 befinden sich jeweils in einem anderen Subblock, sind aber Teil desselben Satzes von NAND-Folgen (SetB0). NSB0 weist ein Source-Ende 503 und ein Drain-Ende 501 auf. Ein Spalt 502 ist ebenfalls mit anderen Spalten dargestellt. Ein Abschnitt der Bitleitung BLB0 ist ebenfalls dargestellt. Gestrichelte Linien stellen Arbeitsspeicherzellen und Select-Gates dar, wie nachstehend näher erläutert wird.
Eine Region 669 des Stapels ist in 6A detaillierter dargestellt. 6A zeigt eine Nahansicht der Region 669 der Spalte C0 in 4B, welche ein Select-Gate SGD0 an der Drain-Seite und eine Arbeitsspeicherzelle MC6,0 zeigt. 6B zeigt eine Querschnittansicht der Spalte C0 aus 6A. In einem möglichen Ansatz ist jede Schicht ringförmig und nur der Kernfüllstoff ist zylinderförmig. Es ist zu beachten, dass die Region 669 der Spalte C0 aus 4B für das Beispiel einer U-förmigen 3D-NAND-Folge gedacht ist. Die Diagramme und Erläuterungen für 6A und 6B gelten jedoch auch für eine gerade 3D-NAND-Folge.
Die Region 669 zeigt Abschnitte der dielektrischen Schichten D6 bis D8 und der leitfähigen Schichten WL6 und SG. Jede Spalte umfasst eine Reihe von Schichten, die entlang der Seitenwände der Spalte abgeschieden sind. Diese Schichten können Oxid-Nitrid-Oxid- und Polysilicium-Schichten umfassen, die beispielsweise unter Anwendung von Atomlagenabscheidung abgeschieden werden. Beispielsweise kann ein Blockoxid als Schicht 696 abgeschieden werden, ein Nitrid, wie z.B. SiN, als Ladungsauffangschicht, kann als Schicht 697 abgeschieden werden, ein Tunneloxid kann als Schicht 698 abgeschieden werden, ein Polysiliciumkörper oder -kanal kann als Schicht 699 abgeschieden werden und ein Kernfüllstoffdielektrikum kann als Region 695 abgeschieden werden. Der Polysiliciumkörper oder -kanal 699 kann auch als aktiver Bereich bezeichnet werden. Weitere Arbeitsspeicherzellen werden in allen Spalten auf ähnliche Weise ausgebildet.
Wenn eine solche Arbeitsspeicherzelle programmiert wird, werden Elektronen in einem Abschnitt der Ladungsauffangschicht gespeichert, die der Arbeitsspeicherzelle zugeordnet ist. Elektronen werden beispielsweise durch die Symbole „-“ in der Ladungsauffangschicht 697 für MC6,0 dargestellt. Diese Elektronen werden von dem Polysiliciumkörper und durch das Tunneloxid in die Ladungsauffangschicht gezogen. Die Schwellenspannung einer Arbeitsspeicherzelle wird im Verhältnis zu der Menge gespeicherter Ladung erhöht.
7 zeigt eine Speichervorrichtung 710 mit Lese-/Schreibschaltkreisen zum parallelen Lesen und Programmieren einer Seite von Arbeitsspeicherzellen (z.B. eines mehrstufigen NAND-Flash-Speichers). Die Speichervorrichtung 710 kann einen oder mehrere Speicherchips 712 umfassen. Der Speicherchip 712 umfasst eine Anordnung (zweidimensional oder dreidimensional) von Arbeitsspeicherzellen 700, Steuerschaltung 720 und Lese-/Schreibschaltkreise 730A und 730B. In einer Ausführungsform wird Zugriff auf die Speicheranordnung 700 durch verschiedene Umfangsschaltungen symmetrisch an entgegengesetzten Seiten der Anordnung umgesetzt, so dass die Dichte von Zugriffsleitungen und Schaltungen auf jeder Seite halbiert wird. Die Lese-/Schreibschaltkreise 730A und 730B umfassen mehrere Abfühlblöcke, 702, die das parallele Lesen oder Programmieren einer Seite von Arbeitsspeicherzellen ermöglichen. Die Speicheranordnung 700 kann durch Wortleitungen über Zeilen-Decodierer 740A und 740B und durch Bitleitungen über Spalten-Decodierer 742A und 742B angesprochen werden. In einer typischen Ausführungsform ist eine Steuervorrichtung 744 Teil derselben Speichervorrichtung 710 (z.B. einer entfernbaren Speicherkarte oder eines entfernbaren Speicherpakets) wie der eine oder die mehreren Speicherchips 712. Befehle und Daten werden zwischen Host und Steuervorrichtung 744 über Leitungen 732 und zwischen der Steuervorrichtung und dem einen oder den mehreren Speicherchips 712 über Leitungen 734 übertragen. Manche Speichersysteme können mehrere Chips 712 umfassen, die mit der Steuervorrichtung 744 in Kommunikation stehen.
Steuerschaltung 720 kooperiert mit den Lese-/Schreibschaltkreisen 730A und 730B zur Durchführung von Speicheroperationen an der Speicheranordnung 700. Die Steuerschaltung 720 umfasst eine Zustandsmaschine 722, einen On-Chip-Adressendecodierer 724 und ein Leistungssteuerungsmodul 726. Die Zustandsmaschine 722 stellt eine Steuerung auf Chipebene für Speicheroperationen bereit. Der On-Chip-Adressendecodierer 724 stellt eine Adressenschnittstelle zwischen jener bereit, die durch den Host oder eine Speichersteuervorrichtung verwendet wird, und der Hardware-Adresse, die durch die Decodierer 740A, 740B, 742A und 742B verwendet wird. Das Leistungssteuerungsmodul 726 steuert die Leistung und Spannungen, die den Wort- und Bitleitungen während Speicheroperationen zugeführt werden. In einer Ausführungsform umfasst das Leistungssteuerungsmodul 726 eine oder mehrere Ladungspumpen, die höhere Spannungen als die Versorgungsspannung erzeugen kann/können. Steuerschaltung 720, Leistungssteuerung 726, Decodierer 724, Zustandsmaschine 722, Decodierer 740A/B und 742A/B, die Lese-/Schreibschaltkreise 730A/B und die Steuervorrichtung 744 können kollektiv oder einzeln als ein oder mehrere Verwaltungsschaltkreise (oder als „Verwaltungsschaltung“) bezeichnet werden.
8 ist ein Blockdiagramm eines einzelnen Abfühlblocks 702, der in einen Kernabschnitt, der als Abfühlmodul 880 bezeichnet wird, und einen gemeinsamen Abschnitt 890 unterteilt ist. In einer Ausführungsform liegt ein separates Abfühlmodul 880 für jede Bitleitung und ein gemeinsamer Abschnitt 890 für einen Satz mehrerer Abfühlmodule 880 vor. In einem Beispiel umfasst ein Abfühlblock einen gemeinsamen Abschnitt 890 und acht Abfühlmodule 880. Jedes der Abfühlmodule in einer Gruppe kommuniziert mit dem zugeordneten gemeinsamen Abschnitt über einen Daten-Bus 872.
Das Abfühlmodul 880 umfasst eine Abfühlschaltung 870, die bestimmt, ob ein Leitungsstrom in einer angeschlossenen Bitleitung 111 über oder unter einem vorbestimmten Pegel liegt. In manchen Ausführungsformen umfasst das Abfühlmodul 880 einen Schaltkreis, der im Allgemeinen als Abfühlverstärker bezeichnet wird. Das Abfühlmodul 880 umfasst auch einen Bitleitungs-Latch 882, der verwendet wird, um einen Spannungszustand auf der angeschlossenen Bitleitung 111 einzustellen. Ein vorbestimmter Zustand, der in dem Bitleitungs-Latch 882 gelatcht ist, resultiert beispielsweise darin, dass die angeschlossene Bitleitung in eine zustandsbezeichnende Programmsperre (z.B. Vdd) gezogen wird.
Der gemeinsame Abschnitt 890 umfasst einen Prozessor 892, einen Satz von Daten-Latches 894 und eine I/O-Schnittstelle 896, die zwischen dem Satz von Daten-Latches 894 und dem Datenbus 820 geschaltet ist. Der Prozessor 892 führt Berechnungen durch. Eine seiner Funktionen besteht beispielsweise darin, die in der abgefühlten Arbeitsspeicherzelle gespeicherten Daten zu bestimmen und die bestimmten Daten in dem Satz von Daten-Latches zu speichern. Der Satz von Daten-Latches 894 wird verwendet, um Datenbits zu speichern, die durch den Prozessor 892 im Zuge einer Ausleseoperation bestimmt wurden. Er wird auch verwendet, um Datenbits zu speichern, die von dem Datenbus 820 im Zuge einer Programmieroperation importiert wurden. Die importierten Datenbits stellen Schreibdaten dar, die in den Arbeitsspeicher programmiert werden sollen. Die I/O-Schnittstelle 896 stellt eine Schnittstelle zwischen Daten-Latches 894 und dem Datenbus 820 bereit.
Während des Auslesens oder Abfühlens wird der Systembetrieb durch die Zustandsmaschine 722 gesteuert, die die Versorgung der angesprochenen Zelle mit unterschiedlichen Steuer-Gate-Spannungen steuert. Beim Durchgehen der verschiedenen vordefinierten Steuer-Gate-Spannungen (z.B. der Auslesereferenzspannungen oder der Prüfreferenzspannungen), die den unterschiedlichen Speicherzuständen entsprechen, die durch den Arbeitsspeicher unterstützt werden, kann es sein, dass das Abfühlmodul 880 bei einer dieser Spannungen auslöst und eine Ausgabe von dem Abfühlmodul 880 an den Prozessor 892 über den Bus 872 bereitgestellt wird. Dann bestimmt der Prozessor 892 den resultierenden Speicherzustand unter Berücksichtigung des/der Auslösemoments/e des Abfühlmoduls und der Information über die angelegte Steuer-Gate-Spannung von der Zustandsmaschine über die Eingangsleitungen 893. Dann wird ein binärer Code für den Speicherzustand berechnet und die resultierenden Datenbits werden in Daten-Latches 894 gespeichert. In einer anderen Ausführungsform des Kernabschnitts hat der Bitleitungs-Latch 882 die doppelte Aufgabe, als Signalspeicher für das Speichern der Ausgabe des Abfühlmoduls 880 und als Bitleitungs-Latch wie oben beschrieben zu dienen.
Es wird vorweggenommen, dass manche Ausführungen mehrere Prozessoren 892 umfassen. In einer Ausführungsform umfasst jeder Prozessor 892 eine Ausgangsleitung (in 8 nicht dargestellt), so dass jede der Ausgangsleitungen durch ODER-Funktionen verknüpft ist. In manchen Ausführungsformen werden die Ausgangsleitungen invertiert, bevor sie mit der durch eine ODER-Funktion verknüpften Leitung verbunden werden. Diese Konfiguration ermöglicht, dass während des Programmprüfprozesses rasch überprüft wird, wann der Programmierprozess abgeschlossen ist, da die Zustandsmaschine, die die mittels ODER-Funktion verknüpfte Leitung aufnimmt, bestimmen kann, wann alle Bits, die programmiert werden, den gewünschten Pegel erreicht haben. Wenn jedes Bit beispielsweise den gewünschten Pegel erreicht hat, wird eine logische Null an die mittels ODER-Funktion verknüpfte Leitung gesendet (oder eine Daten-Eins wird invertiert). Wenn alle Bits einen Daten-0 ausgeben (oder eine invertierte Daten-1), weiß die Zustandsmaschine, dass der Programmierprozess beendet werden muss. In Ausführungsformen, in welchen jeder Prozessor mit acht Abfühlmodulen kommuniziert, kann es sein, dass die Zustandsmaschine (in manchen Ausführungsformen) die mittels ODER-Funktion verknüpfte Leitung acht Mal auslesen muss, oder zu dem Prozessor 892 wird eine Logik hinzugefügt, um die Ergebnisse der zugeordneten Bitleitungen zu sammeln, so dass die Zustandsmaschine die mittels ODER-Funktion verknüpfte Leitung nur einmal auslesen muss. In manchen Ausführungsformen, die viele Abfühlmodule aufweisen, können die mittels ODER-Funktion verknüpften Leitungen der vielen Abfühlmodule in Sätzen von N Abfühlmodulen gruppiert sein, und die Gruppen können dann gruppiert werden, um einen binären Baum zu bilden.
Während des Programmierens oder Prüfens werden die zu programmierenden Daten von dem Datenbus 820 im Satz von Daten-Latches 894 gespeichert. Die Programmieroperation, die durch die Zustandsmaschine gesteuert wird, umfasst eine Reihe von Programmierspannungsimpulsen (mit steigenden Stärken), die gleichzeitig an die Steuer-Gates der angesprochenen Arbeitsspeicherzellen angelegt werden, so dass die Arbeitsspeicherzellen gleichzeitig programmiert werden. Auf jeden Programmierimpuls folgt ein Prüfprozess, um zu bestimmen, ob die Arbeitsspeicherzelle auf den gewünschten Zustand programmiert wurde. Der Prozessor 892 überwacht den überprüften Speicherzustand im Vergleich zu dem gewünschten Speicherzustand. Wenn die beiden übereinstimmen, stellt der Prozessor 892 den Bitleitungs-Latch 882 so ein, dass er bewirkt, dass die Bitleitung in eine zustandsbezeichnende Programmsperre versetzt wird. Dadurch wird die an die Bitleitung 111 gekoppelte Arbeitsspeicherzelle für weiteres Programmieren gesperrt, selbst wenn sie Programmierimpulsen an ihrem Steuer-Gate ausgesetzt wird. In anderen Ausführungsformen belädt der Prozessor zu Beginn den Bitleitungs-Latch 882 und die Abfühlschaltung stellt diesen während des Prüfprozesses auf einen Sperrwert ein.
Der Daten-Latch-Stapel 894 enthält einen Stapel von Daten-Latches, die dem Abfühlmodul entsprechen. In einer Ausführungsform gibt es drei (oder vier oder eine andere Anzahl) Daten-Latches pro Abfühlmodul 880. In manchen Ausführungen (aber nicht notwendigerweise) sind die Daten-Latches als Schieberegister ausgeführt, so dass die darin gespeicherten parallelen Daten für den Datenbus 820 in serielle Daten umgewandelt werden und umgekehrt. In einer bevorzugten Ausführungsform können alle Daten-Latches, die dem Lese-/Schreibblock der Arbeitsspeicherzellen entsprechen, verbunden werden, um ein Blockschieberegister zu bilden, so dass ein Datenblock durch serielle Übertragung ein- oder ausgegeben werden kann. Insbesondere ist die Bank an Lese-/Schreibmodulen so angepasst, dass jeder seiner Sätze von Daten-Latches Daten in oder aus dem Datenbus in jener Reihenfolge verschiebt, als ob sie Teil eines Schieberegisters für den gesamten Lese-/Schreibblock wären.
9A ist ein Ablaufdiagramm, das eine Ausführungsform eines Verfahrens zur Durchführung des Programmierens von Arbeitsspeicherzellen beschreibt, die mit einer gemeinsamen Wortleitung mit einem oder mehreren Zielen (z.B. Datenzuständen oder Schwellenspannungsbereichen) verbunden ist. Typischerweise wird die während eines Programmiervorgangs an das Steuer-Gate angelegte Programmierspannung in Form einer Reihe von Programmierimpulsen angelegt. Zwischen den Programmierimpulsen liegt ein Satz von Prüfimpulsen zur Durchführung der Überprüfung vor. In vielen Ausführungen wird die Magnitude der Programmierimpulse mit jedem fortlaufenden Impuls um eine vorbestimmte Schrittgröße erhöht. 9B zeigt eine Beispielsequenz von Programmierimpulsen 964, 965, 966 und Prüfimpulsen 967.
In Schritt 570 in 9A wird die Programmierspannung (Vpgm) mit der Ausgangshöhe (z.B. -12-16 V oder ein anderer geeigneter Pegel) initialisiert und ein Programmierzähler PC, der durch die Zustandsmaschine 722 verwaltet wird, wird bei 1 initialisiert. In Schritt 972 wird ein Programmierimpuls des Programmiersignals Vpgm an die ausgewählte Wortleitung (die für das Programmieren ausgewählte Wortleitung) angelegt. In einer Ausführungsform ist die gesamte Gruppe von Arbeitsspeicherzellen, die gleichzeitig programmiert werden, mit derselben Wortleitung (der ausgewählten Wortleitung) verbunden. Die nicht ausgewählten Wortleitungen können eine oder mehrere spannungserhöhende Spannungen (z.B. -7-11 V) aufnehmen, um Spannungserhöhungsschemata durchzuführen, die auf dem Gebiet der Erfindung bekannt sind. Wenn eine Arbeitsspeicherzelle programmiert werden soll, wird die entsprechende Bitleitung in einer Ausführungsform mit Masse verbunden. Wenn die Arbeitsspeicherzelle andererseits ihre aktuelle Schwellenspannung beibehalten soll, kann die entsprechende Bitleitung mit Vdd verbunden werden, um das Programmieren zu sperren. In Schritt 972 wird der Programmierimpuls gleichzeitig an alle Arbeitsspeicherzellen angelegt, die mit der ausgewählten Wortleitung verbunden sind, so dass alle Arbeitsspeicherzellen, die mit der ausgewählten Wortleitung verbunden sind, gleichzeitig programmiert werden. Das bedeutet, dass sie im selben Zeitraum (oder in überlappenden Zeiträumen) programmiert werden. Auf diese Weise wird bei allen Arbeitsspeicherzellen, die mit der ausgewählten Wortleitung verbunden sind, gleichzeitig deren Schwellenspannung verändert, wenn sie nicht für das Programmieren gesperrt wurden.
In Schritt 974 werden die geeigneten Arbeitsspeicherzellen unter Verwendung von geeigneten Zielpegelsätzen zur Durchführung einer oder mehrerer Prüfoperationen überprüft. In einer Ausführungsform wird der Prüfprozess dadurch durchgeführt, dass getestet wird, ob die Schwellenspannungen der für das Programmieren ausgewählten Arbeitsspeicherzellen die entsprechende Prüfvergleichsspannung erreicht haben. Bezugnehmend auf 9B kann es mehrere Prüfimpulse 967 zwischen den Programmierimpulsen geben, um in Bezug auf unterschiedliche Programmzustände zu testen. Dies wird nachstehend ausführlicher unter Bezugnahme auf 10A-E erläutert. In manchen Ausführungsformen wird ein Test in Bezug auf mehrere Prüfpegel durchgeführt, während dieselbe Spannung an die ausgewählte Wortleitung angelegt wird. Weitere Details werden nachstehend erläutert.
In Schritt 976 wird bestimmt, ob alle Arbeitsspeicherzellen ihre Zielschwellenspannungen erreicht haben (bestanden). Wenn dies der Fall ist, ist der Programmierprozess abgeschlossen und war erfolgreich, da alle ausgewählten Arbeitsspeicherzellen in ihren Zielzustand programmiert wurden und dieser Zustand überprüft wurde. Ein Status „BESTANDEN“ wird in Schritt 978 berichtet. Wenn in Schritt 976 bestimmt wird, dass nicht alle der Arbeitsspeicherzellen ihre Zielschwellenspannung erreicht haben (nicht bestanden), wird der Programmierprozess mit Schritt 980 fortgesetzt. Es ist anzumerken, dass es in manchen Ausführungsformen einen niedrigen Prüfreferenzpegel und einen hohen Prüfreferenzpegel gibt. Dies wird nachstehend beispielsweise in Verbindung mit dem Prozess aus 20 erläutert.
In Schritt 980 zählt das System die Anzahl an Arbeitsspeicherzellen, die noch nicht ihre jeweilige Zielschwellenspannungsverteilung erreicht haben. Das bedeutet, dass das System die Anzahl an Zellen zählt, die den Prüfprozess nicht bestanden haben. Dieses Zählen kann durch die Zustandsmaschine, die Steuervorrichtung oder andere Logikelemente durchgeführt werden. In einer Ausführung speichert jeder der Abfühlblöcke 702 (siehe 7) den Status (bestanden/nicht bestanden) der jeweiligen Zellen. Diese Werte können unter Verwendung eines digitalen Zählers gezählt werden. Wie oben beschrieben, weisen viele der Abfühlblöcke ein Ausgangssignal auf, das mittels ODER-Funktion verknüpft ist. Demnach kann das Überprüfen einer Leitung anzeigen, dass keine Zelle einer großen Gruppe von Zellen die Überprüfung nicht bestanden haben. Durch das geeignete Organisieren der Leitungen, die mittels ODER-Funktion verknüpft sind (z.B. in einer einem binären Baum ähnlichen Struktur), kann ein binäres Suchverfahren angewandt werden, um die Anzahl an Zellen zu bestimmen, die nicht bestanden haben. Auf diese Weise kann das Zählen rasch abgeschlossen werden, wenn eine geringe Anzahl von Zellen nicht bestanden hat. Wenn eine große Anzahl von Zellen nicht bestanden hat, dauert das Zählen länger. In einer anderen Alternative kann jeder der Abfühlverstärker eine analoge Spannung oder einen analogen Strom ausgeben, wenn die entsprechende Arbeitsspeicherzelle nicht bestanden hat, und ein Schaltkreis, der analoge Spannungen oder analoge Ströme summiert, kann verwendet werden, um die Anzahl an Arbeitsspeicherzellen, die nicht bestanden haben, zu zählen.
In einer Ausführungsform gibt es eine Gesamtzahl, die die Gesamtanzahl von Speicherzellen widerspiegelt, welche aktuell programmiert werden und den letzten Prüfschritt nicht bestanden haben. In einer anderen Ausführungsform werden für jeden Datenzustand separate Zählungen durchgeführt.
In Schritt 982 wird bestimmt, ob die in Schritt 980 bestimmte Anzahl geringer ist als ein vorbestimmter Grenzwert oder diesem entspricht. In einer Ausführungsform entspricht der vorbestimmte Grenzwert der Anzahl an Bits, die durch ECC während eines Ausleseprozesses für die Arbeitsspeicherzellenseite korrigiert werden kann. Wenn die Anzahl von Zellen, die nicht bestanden haben, dem vorbestimmten Grenzwert entspricht oder geringer ist, kann der Programmierprozess beendet werden und ein „Bestanden“-Status wird in Schritt 978 berichtet. In dieser Situation wurden ausreichend Arbeitsspeicherzellen korrekt programmiert, so dass die wenigen verbleibenden Arbeitsspeicherzellen, die nicht vollständig programmiert wurden, mittels ECC während des Ausleseprozesses korrigiert werden können. In manchen Ausführungsformen wird in Schritt 980 die Anzahl von Zellen, die nicht bestanden haben, für jeden Sektor, jeden Zieldatenzustand oder jede andere Einheit gezählt, und jene Zahlen werden einzeln oder kollektiv in Schritt 582 mit einem Schwellenwert verglichen.
In einer anderen Ausführungsform kann der vorbestimmte Grenzwert geringer sein als die Anzahl von Bits, die mittels ECC während eines Ausleseprozesses korrigiert werden kann, um zukünftige Fehler zuzulassen. Wenn weniger als alle Arbeitsspeicherzellen für eine Seite programmiert werden oder eine Anzahl nur für einen Datenzustand (oder weniger als alle Zustände) verglichen wird, kann der vorbestimmte Grenzwert ein Teil (anteilig oder nicht anteilig) der Anzahl von Bits sein, die mittels ECC während eines Ausleseprozesses für die Arbeitsspeicherzellenseite korrigiert werden kann. In manchen Ausführungsformen wird der Grenzwert nicht vorab festgelegt. Stattdessen verändert er sich auf Grundlage der Anzahl an Fehlern, die bereits für die Seite gezählt wurden, der Anzahl an durchgeführten Programmier-Lösch-Zyklen oder anderer Kriterien.
Wenn die Anzahl an Arbeitsspeicherzellen, die nicht bestanden haben, nicht unter dem vorbestimmten Grenzwert liegt, wird der Programmierprozess mit Schritt 984 fortgesetzt und der Programmierzähler PC wird mit dem Programmiergrenzwert (PL) verglichen.
Beispiele für Programmiergrenzwerte sind 20 und 30; es können jedoch auch andere Werte verwendet werden. Wenn der Programmierzähler PC nicht unter dem Programmiergrenzwert PL liegt, wird der Programmierprozess als gescheitert erachtet und ein „NICHT BESTANDEN“-Status wird in Schritt 988 berichtet. Wenn der Programmierzähler PC niedriger als der Programmiergrenzwert PL ist, wird der Prozess mit Schritt 586 fortgesetzt, wobei der Programmierzähler PC in dieser Zeit um 1 hinaufgesetzt wird und die Programmierspannung Vpgm auf die nächste Stärke gesteigert wird. Der nächste Impuls weist beispielsweise eine Stärke auf, die um eine Schrittgröße (z.B. eine Schrittgröße von 0,1-0,4 V) höher ist als der letzte Impuls. Nach Schritt 986 schleift der Prozess zu Schritt 972 zurück und ein weiterer Programmierimpuls wird an die ausgewählte Wortleitung angelegt.
10A-E zeigen einen mehrphasigen Programmieransatz, der in einer Ausführungsform des Programmierprozesses aus 9A angewandt werden kann. Die finalen Programmierzustände (S0-S7) sind in 10E dargestellt. Es ist anzumerken, dass es einen Prüfpegel (Vv1, Vv2, Vv3, Vv4, Vv5, Vv6, Vv7) gibt, der den Zuständen S1-S7 zugeordnet ist. Diese Prüfpegel können den Prüfimpulsen in 9B entsprechen.
In der Ausführungsform aus 10A-E umfasst der Programmierprozess drei Phasen. Vor dem Programmieren werden die Arbeitsspeicherzellen gelöscht, so dass alle Arbeitsspeicherzellen, die mit einer Wortleitung verbunden sind, eine gelöschte Schwellenspannungsverteilung E aufweisen, wie in 10A dargestellt. Diese gemeinsame Wortleitung, die den Arbeitsspeicherzellen zugeordnet ist, die programmiert werden sollen, wird als eine ausgewählte Wortleitung bezeichnet. Es ist anzumerken, dass andere Arbeitsspeicherzellen als die der ausgewählten Wortleitung zugeordneten Arbeitsspeicherzellen zusammen gelöscht werden können. Beispielsweise könnten alle Arbeitsspeicherzellen in einem Block oder einem Teil des Blocks zusammen gelöscht werden.
Während der ersten Programmierphase werden jene Arbeitsspeicherzellen, deren Ziel (aufgrund der in diesen Arbeitsspeicherzellen zu speichernden Daten) Datenzustände S4, S5, S6 oder S7 sind, auf einen Zwischenzustand IM programmiert. Diese Arbeitsspeicherzellen haben das Ziel, die Datenzustände S0, S1, S2 oder S3 zu erreichen, und verbleiben in der gelöschten Schwellenspannungsverteilung E. Die erste Phase ist graphisch in 10B dargestellt. Arbeitsspeicherzellen, die in den Zwischenzustand IM programmiert werden, werden auf eine Zielschwellenspannung von VvlM programmiert.
Während der zweiten Phase des Programmierprozesses aus 10A-E werden Arbeitsspeicherzellen auf einen Prüfpegel programmiert, der etwas unter dem letztlich geplanten Prüfpegel liegt. Dies ist in 10C dargestellt, wobei die Prüfpegel Vv1', Vv2', Vv3', Vv4', Vv5', Vv6', Vv7' jedem Zustand zugeordnet sind. Die Verteilungen sind als S1', S2', S3', S4', S5', S6' und S7' bezeichnet, um anzuzeigen, dass diese nicht den finalen Programmierzuständen entsprechen. Diese können als „diffuse Zustände“ bezeichnet werden. Es ist anzumerken, dass Vv1' beispielsweise niedriger ist als Vv1. Es ist nicht notwendig, dass es für jeden Zustand einen niedrigeren Prüfpegel gibt. Es könnte beispielsweise für den höchsten Zustand keinen niedrigeren Prüfpegel Vv7' geben. Stattdessen könnten Arbeitsspeicherzellen für den höchsten Zustand direkt auf den höheren Prüfpegel Vv7 programmiert werden. Die zweite Phase kann als Grobprogrammierphase bezeichnet werden.
Während der dritten Phase des Programmierprozesses aus 10A-E werden die Arbeitsspeicherzellen auf ihren finalen Programmierstatus programmiert. Dies ist in 10D dargestellt, wobei die Prüfpegel Vv1, Vv2, Vv3, Vv4, Vv5, Vv6, Vv7 jedem Zustand zugeordnet sind. Während der dritten Phase kann die Programmiergeschwindigkeit reduziert werden, wodurch eine engere Schwellenspannungsverteilung erzielt werden kann. Die dritte Phase kann als Feinprogrammierphase bezeichnet werden. Es ist anzumerken, dass die zweite und dritte Phase zusammen durchgeführt werden können. Weitere Details sind nachstehend angeführt.
Während der zweiten Phase werden Arbeitsspeicherzellen, die sich in der gelöschten Schwellenspannungsverteilung E befinden, auf einen der Pegel Vv1', Vv2', Vv3' oder Vv4' programmiert. Jene Arbeitsspeicherzellen, die beispielsweise in den diffusen Zustand S3' programmiert werden sollen, werden von der gelöschten Schwellenspannungsverteilung E in den diffusen Zustand S3' programmiert; jene Arbeitsspeicherzellen, die in den Datenzustand S2 programmiert werden sollen, werden von der gelöschten Schwellenspannungsverteilung E in den diffusen Zustand S2' programmiert; jene Arbeitsspeicherzellen, die in den Datenzustand S1 programmiert werden sollen, werden von der gelöschten Schwellenspannungsverteilung E in den diffusen Zustand S1' programmiert; und jene Arbeitsspeicherzellen, die in den Datenzustand S0 versetzt werden sollen, werden während der zweiten Phase des Programmierprozesses nicht programmiert. Demnach wird die gelöschte Schwellenspannungsverteilung E zu Datenzustand S0. Während der zweiten Phase werden Arbeitsspeicherzellen aus dem Zwischenzustand IM in unterschiedliche Datenzustände S4-S7 programmiert. Jene Arbeitsspeicherzellen, die in den Datenzustand S7 programmiert werden sollen, werden beispielsweise aus dem Zwischenzustand IM in den diffusen Zustand S7' programmiert; jene Arbeitsspeicherzellen, die in den Datenzustand S6 programmiert werden sollen, werden aus dem Zwischenzustand IM in den diffusen Zustand S6' programmiert; beide Arbeitsspeicherzellen, die in den Datenzustand S5 programmiert werden sollen, werden aus dem Zwischenzustand IM in den diffusen Zustand S5' programmiert; und jene Arbeitsspeicherzellen, die in den Datenzustand S4 programmiert werden sollen, werden aus dem Zwischenzustand IM in den diffusen Zustand S4' programmiert. Diese zweite Programmierungsphase ist in 10C veranschaulicht.
Wie aus 10C hervorgeht, überlappen am Ende der zweiten Programmierungsphase die diffusen Zustände S1'-S7' mit benachbarten diffusen Zuständen. Der diffuse Zustand S1' überlappt beispielsweise mit dem diffusen Zustand S2', der diffuse Zustand S2' überlappt mit den diffusen Zuständen S1' und S3', der diffuse Zustand S3' überlappt mit den diffusen Zuständen S2' und S4', der diffuse Zustand S4' überlappt mit den diffusen Zuständen S3' und S5', der diffuse Zustand S5' überlappt mit den diffusen Zuständen S4' und S6' und der diffuse Zustand S6' überlappt mit den diffusen Zuständen S5' und S7'. In manchen Ausführungsformen überlappen manche oder alle der diffusen Zustände nicht.
In der dritten Programmierphase werden die Verteilungen von den diffusen Zuständen S1' -S7' auf die finalen Zustände S1-S7 eingeengt. Die ist graphisch in 10D dargestellt. Wie oben angemerkt, können sich manche Arbeitsspeicherzellen in der dritten Phase befinden, während sich andere in der zweiten Phase befinden. Eine Arbeitsspeicherzelle kann auch die zweite oder dritte Phase überspringen. Wie angemerkt, ist die zweite Phase nicht für alle Zustände erforderlich. Die Schwellenspannung einer Arbeitsspeicherzelle könnte auch in demselben Programmierimpuls, mit dem sie den niedrigen Prüfpegel überschritten hat, über den hohen Prüfpegel steigen; in diesem Fall wird sie nicht langsam programmiert, wie das in der dritten Phase der Fall ist. In manchen Ausführungsformen ist der Datenzustand S0 weiter als die Datenzustände S1-S7.
Es ist anzumerken, dass viele Variationen des Programmierens möglich sind. Anstelle von acht Zuständen kann es zwei, vier, sechzehn oder eine beliebige andere Anzahl an Zuständen geben. Es gibt auch viele mögliche Variationen der Programmierphasen. Das Programmieren in den Zwischenzustand IM kann beispielsweise in einer Ausführungsform übersprungen werden.
Wenn Daten in mehrere Zustände programmiert werden (beispielsweise nicht binär programmiert werden), ist es wichtig, dass der Programmierprozess ausreichend präzise ist, so dass der Ausleseprozess eindeutig zwischen den unterschiedlichen Schwellenspannungsverteilungen unterscheiden kann. Je enger die Schwellenspannungsverteilung, desto einfacher ist es beispielsweise, die Speicherzellen eindeutig auszulesen.
Wie oben angemerkt, umfasst eine Lösung für das Erzielen enger Schwellenspannungsverteilungen ohne unangemessenes Verlangsamen des Programmierprozesses sowohl niedrige als auch hohe Prüfpegel für einen bestimmten Zustand. Das Programmieren auf den niedrigen Prüfpegel kann als Grobprogrammierphase bezeichnet werden. Dies umfasst einen Versuch zur rascheren Steigerung einer Schwellenspannung, wobei weniger auf das Erzielen einer engen Schwellenspannungsverteilung geachtet wird. Das Programmieren auf den hohen Prüfpegel kann als Feinprogrammierphase bezeichnet werden. Dies stellt einen Versuch zur langsameren Erhöhung der Schwellenspannung zum Erreichen der Zielschwellenspannung dar, während gleichzeitig eine engere Schwellenspannungsverteilung erzielt wird.
11A, 11B, 12A und 12B stellen mehr Details eines Beispiels einer Grob-/Feinprogrammiermethode bereit. 11 A und 12A zeigen die Schwellenspannung der Arbeitsspeicherzellen, die programmiert werden. 11 B und 12B zeigen die Bitleitungsspannungen für die Arbeitsspeicherzellen, die programmiert werden. Dieses Beispiel aus 11A, 11B, 12A und 12B verwendet zwei Prüfpegel, die in den Figuren als Vv' und Vv bezeichnet werden. Der finale Zielpegel ist Vv. 10C und 10D zeigen Beispiele solcher niedrigen und hohen Prüfpegel für mehrere Zustände.
Wenn eine Schwellenspannung der Arbeitsspeicherzelle Vv erreicht hat, wird die Arbeitsspeicherzelle für weiteres Programmieren durch das Anlegen einer Sperrspannung an die Bitleitung, die dieser Arbeitsspeicherzelle entspricht, gesperrt. Die Bitleitungsspannung kann beispielsweise auf Vinhibit gesteigert werden (siehe 11 B und 12B). Wenn eine Arbeitsspeicherzelle jedoch eine Schwellenspannung nahe dem (aber niedriger als der) Zielwert Vv erreicht hat, wird die Schwellenspannungsverschiebung für die Arbeitsspeicherzelle während folgender Programmierimpulse durch das Anlegen einer bestimmten Vorspannung, typischerweise in der Größenordnung von 0,3 V bis 0,8 V, an die Bitleitung verlangsamt. Da die Geschwindigkeit der Schwellenspannungsverschiebung während der nächsten paar Programmierimpulse reduziert ist, kann die finale Schwellenspannungsverteilung enger sein als mit anderen Programmierverfahren. Zur Umsetzung dieses Verfahrens wird ein zweiter Prüfpegel verwendet, der geringer ist als jener von Vv. Dieser zweite Prüfpegel ist in 11A und 12A als Vv' dargestellt, wobei gilt: Vv > Vv'. Wenn die Schwellenspannung der Arbeitsspeicherzelle höher ist als Vv', aber niedriger als Vv, wird die Schwellenspannungsverschiebung der Arbeitsspeicherzelle für die folgenden Programmierimpulse durch das Anlegen einer Bitleitungsvorspannung Vs (12B) reduziert. Es ist anzumerken, dass in diesem Fall zwei Prüfoperationen für jeden Zustand angewandt werden können. Eine Prüfoperation mit dem entsprechenden Vv für jeden Zustand und eine Prüfoperation mit dem entsprechenden Vv' für jeden Zustand. Es ist anzumerken, dass es sein kann, dass manche Zustände, wie z.B. der höchste Zustand, keinen niedrigen Prüfpegel aufweisen.
11 A und 11B zeigen das Verhalten einer Arbeitsspeicherzelle, deren Schwellenspannung sich in einem Programmierimpuls zum Zeitpunkt t2 über Vv' und Vv bewegt. Die Schwellenspannung ist in 11 A beispielsweise so dargestellt, dass sie Vv' und Vv zwischen t2 und t3 passiert. Vor t3 befindet sich die Arbeitsspeicherzelle demnach in der Grobprogrammierphase. Nach t3 befindet sich die Arbeitsspeicherzelle im Sperrmodus.
12A und 12B zeigen eine Arbeitsspeicherzelle, die sowohl in die Grob- als auch in die Feinprogrammierphase eintritt. Die Schwellenspannung der Arbeitsspeicherzelle passiert Vv' zwischen Zeitpunkt t2 und Zeitpunkt t3 (z.B. durch einen Programmierimpuls, der beginnend zu t2 angelegt wird). Vor t3 befindet sich die Arbeitsspeicherzelle in der Grobprogrammierphase. Nach t3 wird die Bitleitungsspannung auf Vs gesteigert; somit befindet sich die Arbeitsspeicherzelle in der Feinprogrammierphase. Zwischen t3 und t4 übersteigt die Schwellenspannung der Arbeitsspeicherzelle Vv; somit wird die Arbeitsspeicherzelle für weiteres Programmieren durch das Erhöhen der Bitleitungsspannung auf Vinhibit zum Zeitpunkt t4 gesperrt. Wenn das Grob-/Feinprogrammierschema nicht angewandt wird, könnte die Schwellenspannung der Arbeitsspeicherzelle Vv viel weiter übersteigen als in 12A dargestellt.
Die Spannung Vv ist höher als die Spannung Vv', wobei die Differenz als Δ bezeichnet wird (siehe 12A). Eine Möglichkeit zum Erreichen des unmittelbar vorstehenden Grob-/Feinprogrammierprozesses besteht in der Anwendung von zwei aufeinanderfolgenden Prüfoperationen mit zwei unterschiedlichen Steuer-Gate-(Wortleitungs-) Spannungen für jeden Datenzustand. Die Wellenform aus 9B würde beispielsweise vierzehn Prüfimpulse anstelle von sieben umfassen, wenn die Arbeitsspeicherzellen in die Zustände S1-S7 programmiert werden. Zwei aufeinander folgende Prüfoperationen für jeden Datenzustand verlangsamen jedoch den Programmier-/Prüfprozess, da die Zeit, die zur Änderung der Wortleitungsspannung erforderlich ist, länger als erwünscht ist. Werden die Wortleitungen beispielsweise länger, um mit mehr Arbeitsspeicherzellen verbunden zu werden, werden die RC-Verzögerungen länger und bewirken eine Verlangsamung des Prozesses der Änderung der Wortleitungsspannung. Auf ähnliche Weise wird die Störkapazität zwischen Wortleitungen größer, da die Wortleitungen enger beabstandet sind, was ebenfalls eine Steigerung der RC-Verzögerung bewirkt.
Um das Problem der geringeren Geschwindigkeit des Programmier-/Prüfprozesses aufgrund der Dauer des Änderns der Wortleitungsspannung zu lösen, kann eine Variation des oben beschriebenen Grob-/Feinprogrammierprozesses angewandt werden, bei der die Steuer-Gate- (Wortleitungs-) Spannung für beide Prüfoperationen (Überprüfen bei Vv' und Vv) für jeden Datenzustand gleich ist. In diesem Schema testet der Abfühlverstärker 870 in Bezug auf zwei verschiedene Schwellenspannungen (z.B. Vv' und Vv), indem die Arbeitsspeicherzelle in Bezug auf zwei Ströme abgefühlt wird. In einer Ausführungsform wird das Abfühlen zur Überprüfung auf Vv' und Vv ohne Änderung der Spannung auf der ausgewählten Wortleitung durchgeführt. Weitere Details werden nachstehend erläutert.
13A zeigt Schwellenverteilungen von Arbeitsspeicherzellen unmittelbar nach Abschluss des Programmierens mit Auslesereferenzpegeln Vr1, Vr2, Vr3, Vr4, Vr5, Vr6 und Vr7. Der Auslesepegel Vr1 wird verwendet, um zu testen, ob Arbeitsspeicherzellen eine Schwellenspannung ober- oder unterhalb dieses Pegels aufweisen. Durch Testen auf alle Auslesereferenzpegel kann eine Bestimmung vorgenommen werden, in welchem Zustand sich jede Arbeitsspeicherzelle befindet.
Jedoch kann zwischen den Schwellenspannungsverteilungen eine gewisse Überlappung bestehen. Dies ist in 13B für zwei benachbarte Zustände abgebildet. Diese Überlappung könnte in gewissem Maße bei der Programmierung passieren, beispielsweise aufgrund der Tatsache, dass manche Arbeitsspeicherzellen überprogrammiert oder unterprogrammiert werden. Auch könnten sich die Schwellenspannungsverteilungen im Laufe der Zeit ausbreiten, beispielsweise aufgrund von Auslesestörungen. Eine Auslesestörung ist ein Phänomen, bei dem sich die Schwellenspannung einer Arbeitsspeicherzelle aufgrund einer an die Arbeitsspeicherzelle angelegten Spannung geringfügig ändert.
In einer Ausführungsform werden Soft Bits verwendet, um die Genauigkeit von Auslesevorgängen zu verbessern. Die Auslesepegel Vr1, Vr2, Vr3, Vr4, Vr5, Vr6 und Vr7 können als „Hard Bits“ bezeichnet werden. Wie oben erwähnt kann eine Fehlerkorrektur verwendet werden, um den Zustand, in den eine Arbeitsspeicherzelle programmiert werden sollte, genau zu bestimmen, auch wenn ihre derzeitige Schwellenspannung nicht im korrekten Bereich liegt.
13B zeigt zwei benachbarte Schwellenspannungsverteilungen mit Referenzpegeln für ein Hard Bit (HB) und zwei zugeordnete Soft Bits (SB', SB). Das Hard Bit steht für einen der Auslesepegel Vr1-Vr7. In diesem Beispiel befinden sich die Soft Bits um das Zentrum von einer der zwei Schwellenspannungsverteilungen. Dies ist nur ein Beispiel. Es könnte auch mehr als zwei dem Hard Bit zugeordnete Soft Bits geben.
In einer Ausführungsform wird eine Arbeitsspeicherzelle beim Referenzpegel des Hard Bits und den Referenzpegeln der zwei Soft Bits abgefühlt. Diese Information kann in einen Fehlerkorrektursteuerungsprozess eingespeist werden. Dies stellt weitere Daten bereit, die von der Korrektur-Engine zum Beschleunigen oder anderweitigen Unterstützen der der Konvergenz im Fehlerkorrekturprozess verwendet werden können. In einer Ausführungsform wird das Abfühlen des Hard Bits und der zwei Soft Bits durchgeführt, ohne die Spannung auf der ausgewählten Wortleitung zu ändern.
14 ist ein Diagramm einer Ausführungsform einer Abfühlschaltkreisabfühlschaltung 870 (siehe 8). Die Schaltung 870 kann verwendet werden, um mehrere Schwellenspannungspegel abzufühlen, während dieselbe Spannung an die ausgewählte Wortleitung angelegt wird. Der Schaltkreis 870 weist eine Ladungsspeichervorrichtung 1416 mit einem als Abfühlknoten (SEN) dienenden Knoten auf. Ein zweiter Knoten der Ladungsspeichervorrichtung 1416 ist mit einem Taktsignal (CLK) bereitgestellt. Das Taktsignal CLK kann verwendet werden, um die Spannung am Abfühlknoten SEN einzustellen. In einer Ausführungsform ist die Ladungsspeichervorrichtung 1416 mit einem Kondensator implementiert.
Der Abfühlknoten (SEN) ist mit einer Abfühlvorrichtung 1414 verbunden. Die Abfühlvorrichtung 1414 fühlt die Spannung am SEN-Knoten ab und bestimmt, ob die Spannung oberhalb/unterhalb eines Zielpegels ist. Das kann verwendet werden, um zu bestimmen, ob eine Arbeitsspeicherzelle eine Schwellenspannung oberhalb/unterhalb eines Referenzpegels hat. Der Knoten 1411 der Abfühlvorrichtung 1414 ist mit einem Signal SRC bereitgestellt. Das SRC-Signal kann verwendet werden, um den Zielpegel, auf den die Abfühlvorrichtung 1414 testet, zu modifizieren. Dies kann als Einstellen des Auslösepunkts der Abfühlvorrichtung 1414 bezeichnet werden. In einer Ausführungsform ist die Abfühlvorrichtung 1414 mit einem Transistor implementiert. Somit kann der Auslösepunkt dadurch definiert werden, ob sich der Transistor in Reaktion auf die Spannung an SEN einschaltet oder nicht.
Der Daten-Latch 1412 speichert ein Ergebnis der Abfühlvorrichtung 1414, das von der Daten-Ausgangsleitung bereitgestellt wird. Der Daten-Latch 1412 gibt ein Rücksetzsignal RST ein, das den Daten-Latch 1412 zwischen Abfühlvorgängen zurücksetzt.
Der Vorladeschaltkreis 1404 stellt eine Spannung am SEN-Knoten ein. Das erfolgt, um eine Initialreferenzspannung am Abfühlknoten SEN einzustellen. Dies wird in einer Ausführungsform durch Laden der Ladungsspeichervorrichtung 1416 erreicht.
Der Bitleitungsverbindungsschaltkreis 1402 verbindet/trennt die Ladungsspeichervorrichtung 1416 von der Bitleitung. Die Bitleitung ist der Arbeitsspeicherzelle, die abgefühlt wird, zugeordnet. Nachdem eine Referenzspannung an das Steuer-Gate der ausgewählten Arbeitsspeicherzelle angelegt wurde, wird die Ladungsspeichervorrichtung 1416 mit der Bitleitung verbunden, um dem Leitungsstrom der ausgewählten Arbeitsspeicherzelle das Entladen der Ladungsspeichervorrichtung 1416 für eine Abfühlzeit zu erlauben. Dann wird die Ladungsspeichervorrichtung 1416 von der Bitleitung getrennt, um die Spannung am Abfühlknoten SEN zu stabilisieren, so dass der Zustand der Arbeitsspeicherzelle abgefühlt werden kann.
15 ist ein Ablaufdiagramm einer Ausführungsform eines Vorgangs, der verwendet wird, um mehrere Referenzpegel zu bestimmen, während dieselbe Spannung an die ausgewählte Wortleitung angelegt wird. In einer Ausführungsform wird der Vorgang verwendet, um einen Low-Prüfpegel und einen High-Prüfpegel abzufühlen, während dieselbe Spannung an die ausgewählte Wortleitung angelegt wird. In einer Ausführungsform wird der Vorgang als Teil eines Vorgangs, der ein Hard Bit und Soft Bits ausliest, verwendet, während dieselbe Spannung an die ausgewählte Wortleitung angelegt wird. 23 zeigt, wie der Vorgang aus 15 erweitert werden kann, um ein Hard Bit und zwei Soft Bits auszulesen. Es wird auf den Schaltkreis 870 aus 14 verwiesen, um die Erklärung des Vorgangs aus 15 zu erleichtern. Es ist anzumerken, dass vor dem Vorgang aus 15 eine Referenzspannung an die ausgewählte Wortleitung angelegt werden kann.
In Schritt 1502 wird eine Abfühlspannung auf dem Abfühlknoten SEN aufgebaut. In einer Ausführungsform wird der Abfühlknoten SEN mit dem Gate eines Abfühltransistors verbunden, der einen mit SRC verbundenen Source-Anschluss aufweist. Der Abfühlknoten SEN ist einem ausgewählten nichtflüchtigen Speicherelement zugeordnet. Ein ausgewähltes nichtflüchtiges Speicherelement bedeutet eines, das als abzufühlendes ausgewählt ist. In einer Ausführungsform ist das ausgewählte nichtflüchtige Speicherelement auf einer dem Abfühlknoten SEN zugeordneten NAND-Folge.
Das Aufbauen der Abfühlspannung am Abfühlknoten kann das Aufbauen einer Spannung umfassen, die für einen Zustand des ausgewählten nichtflüchtigen Arbeitsspeicherelements repräsentativ ist. Schritt 1502 kann das Verbinden des Abfühlknotens SEN mit dem ausgewählten nichtflüchtigen Speicherelement umfassen, um einem Leitungsstrom des ausgewählten nichtflüchtigen Arbeitsspeicherelements zu erlauben, den Abfühlknoten bis zu einem gewissen Grad zu entladen. Weitere Details sind unten erörtert.
In Schritt 1504 wird eine Bestimmung vorgenommen, ob die Abfühlvorrichtung 1414 einen Strom in Reaktion auf die Abfühlspannung auf dem Abfühlknoten SEN leitet. Beispielsweise wird eine Bestimmung vorgenommen, ob ein Abfühltransistor einen signifikanten Strom leitet oder sich in Reaktion auf die Spannung am Abfühlknoten SEN einschaltet. Zu diesem Zeitpunkt könnte der Knoten 1411 der Abfühlvorrichtung 1414 mit Masse verbunden sein, als eine Möglichkeit.
In Schritt 1506 wird ein Zustand des ausgewählten nichtflüchtigen Arbeitsspeicherelements mit Bezug auf einen ersten Referenzpegel bestimmt, basierend darauf, ob die Abfühlvorrichtung 1414 in Reaktion auf die Abfühlspannung am Spannungsknoten SEN einen Strom leitet. Als ein Beispiel wird eine Bestimmung vorgenommen, ob die Speicherzelle eine Schwellenspannung oberhalb/unterhalb eines Low-Prüfpegels (z.B. eines der Pegel Vv1' - Vv7') aufweist. Als ein anderes Beispiel wird eine Bestimmung vorgenommen, ob die Arbeitsspeicherzelle eine Schwellenspannung oberhalb/unterhalb eines Soft-Bit-Pegels (z.B. Soft Bit SB' in 13B) aufweist. Diese Bestimmung kann durch eine mit dem Abfühlschaltkreis 870 verbundene Schaltung vorgenommen werden. Beispielsweise können Daten aus dem Daten-Latch 1412 dem Prozessor 892, der Steuerschaltung 720 und/oder der Steuervorrichtung 744 bereitgestellt werden, um diese Bestimmung vorzunehmen.
In Schritt 1508 wird die Spannung am Knoten 1411 der Abfühlvorrichtung 1414 (z.B. ein Source-Anschluss des Abfühltransistors) modifiziert. Beispielsweise wird das Signal SRC verwendet, um die Spannung am Knoten 1411 der Abfühlvorrichtung 1414 zu modifizieren. In einer Ausführungsform wird die Spannung am Knoten 1411 in Schritt 1508 erhöht, um der Abfühlvorrichtung 1414 zu erlauben, auf einen anderen Referenzpegel zu testen.
In Schritt 1510 wird eine Bestimmung vorgenommen, ob die Abfühlvorrichtung 1414 in Reaktion auf die Abfühlspannung am Abfühlknoten SEN einen Strom leitet, mit der vorliegenden Spannung am Knoten 1411. Beispielsweise wird eine Bestimmung vorgenommen, ob die Abfühlvorrichtung 1414 einen signifikanten Strom leitet oder sich in Reaktion auf die Spannung am Abfühlknoten SEN, angesichts der vorliegenden Spannung am Knoten 1411, einschaltet.
In Schritt 1512 wird ein Zustand des ausgewählten nichtflüchtigen Arbeitsspeicherelements mit Bezug auf einen zweiten Referenzpegel bestimmt, basierend darauf, ob die Abfühlvorrichtung 1414 in Reaktion auf die Abfühlspannung am Abfühlknoten SEN einen Strom leitet. Als ein Beispiel wird eine Bestimmung vorgenommen, ob die Arbeitsspeicherzelle eine Schwellenspannung oberhalb/unterhalb eines High-Prüfpegels aufweist. Als ein anderes Beispiel wird eine Bestimmung vorgenommen, ob die Arbeitsspeicherzelle eine Schwellenspannung oberhalb/unterhalb eines Hard-Bit-Pegels oder eines anderen Soft-Bit-Pegels als in Schritt 1506 aufweist. Diese Bestimmung kann, wie in Schritt 1506 erörtert, durch eine mit dem Abfühlschaltkreis 1400 verbundene Schaltung vorgenommen werden.
Es ist anzumerken, dass die Spannung an der ausgewählten Wortleitung zwischen den Schritten 1504 und 1510 konstant bleiben kann.
16 ist ein schematisches Diagramm, das eine Ausführungsform der Abfühlschaltung 870 (siehe 8 und 14) abbildet. Die Abfühlschaltung 870 könnte während des Vorgangs aus 15 sowie anderer unten beschriebener Vorgänge verwendet werden. Wie unten beschrieben wird der Schaltkreis aus 16 einen Kondensator (oder eine andere Ladungsspeichervorrichtung) auf einen Vorladewert vorladen, den Kondensator für eine Abfühlzeit durch die Arbeitsspeicherzelle entladen und nach der Abfühlzeit eine Spannung am Kondensator abfühlen. Obwohl 16 einen Kondensator 1416 zeigt, kann in manchen Ausführungsformen jede geeignete Ladungsspeichervorrichtung diesen Kondensator 1416 ersetzen oder ergänzen. Die Abfühlspannung wird anzeigen, ob die Arbeitsspeicherzelle den Strom, auf den abgefühlt wird, geleitet hat, was anzeigt, ob die Schwellenspannung der Arbeitsspeicherzelle größer oder kleiner ist als die Schwellenspannung, auf die getestet wird. Wenn die Schwellenspannung der Arbeitsspeicherzelle größer ist als die Schwellenspannung, auf die getestet wird, dann wird die Arbeitsspeicherzelle während einer Prüfoperation in die Feinphase eintreten oder die Programmierung abschließen, gegebenenfalls basierend auf den oben beschriebenen Vorgängen. Somit kann der Schaltkreis aus 16 für das oben erörterte Grob-/Feinprogrammieren oder für andere Systeme verwendet werden, die kein Grob-/Feinprogrammieren verwenden. In manchen Ausführungsformen kann der Schaltkreis aus 16 für Auslesevorgänge verwendet werden. Beispielsweise können Hard und Soft Bits bei Auslesevorgängen ausgelesen werden.
16 zeigt einen Transistor 1600, der mit der Bitleitung und einem Transistor 1602 verbunden ist. Der Transistor 1600 empfängt das Signal BLS an seinem Gate und wird verwendet, um die Bitleitung zu verbinden oder zu isolieren. Der Transistor 1602 empfängt das Signal BLC an seinem Gate und wird als Spannungsklemmung verwendet. Die Gate-Spannung BLC ist auf eine konstante Spannung vorgespannt, die gleich der gewünschten Bitleitungsspannung plus der Schwellenspannung des Transistors 1602 ist. Die Funktion des Transistors 1602 ist daher das Erhalten einer konstanten Bitleitungsspannung während eines Abfühlvorgangs (während des Auslesens oder Prüfens), auch wenn sich der Strom durch die Bitleitung ändert.
Der Transistor 1602 ist mit dem Transistor 1402 verbunden. Der Transistor 1402 ist mit dem Kondensator 1416 verbunden. Der Zweck des Transistors 1402 ist, den Kondensator 1416 mit der Bitleitung zu verbinden und den Kondensator 1416 von der Bitleitung zu trennen, so dass der Kondensator 1416 mit der Bitleitung in selektiver Kommunikation steht. Mit anderen Worten reguliert der Transistor 1402 die Abfühlzeit. Das heißt, während der Transistor 1402 eingeschaltet ist, kann der Kondensator 1416 durch die Bitleitung entladen, und während der Transistor 1402 abgeschaltet ist, kann der Kondensator 1416 nicht durch die Bitleitung entladen.
Der SEN-Knoten, über den der Transistor 1402 mit dem Kondensator 1416 verbunden ist, ist auch mit dem Gate des Abfühltransistors 1414 verbunden. Somit ist die obere Platte des Kondensators 1416 mit dem Gate des Abfühltransistors 1414 verbunden. Die untere Platte des Kondensators 1416 ist mit dem Taktsignal CLK verbunden. Der Zweck des Taktsignals CLK ist, die Spannung an der oberen Platte des Kondensators 1416 zu anzuheben oder zu senken und somit die Spannung am Abfühlknoten SEN zu anzuheben oder zu senken.
Der SEN-Knoten ist auch mit einem Transistor 1610 verbunden, der mit einem Transistor 1618 verbunden ist. Das Signal HLL ist am Gate des Transistors 1610 bereitgestellt. Das Signal LAT ist am Gate des Transistors 1618 bereitgestellt. Ein Zweck der Transistoren 1610 und 1618 ist, den Abfühlknoten SEN vorzuladen. Eine Spannung (z.B. Vdd oder eine andere Spannung) wird an die Source des Transistors 1618 angelegt. Durch geeignetes Vorspannen der Transistoren 1618 und 1610 kann die an die Source des Transistors 1618 angelegte Spannung verwendet werden, um den Kondensator 1416 vorzuladen. Nach dem Vorladen kann der Kondensator 1416 durch die Bitleitung über den Transistor 1402 entladen (vorausgesetzt, dass die Transistoren 160 und 1602 leiten).
Der Abfühltransistor 1414 weist einen Source-Knoten 1411 auf, der mit einem Source-Signal SRC bereitgestellt ist. Ein Zweck des Source-Signals SRC ist, den Referenzpegel, auf den der Abfühltransistor 1414 testet, anzupassen. Mit anderen Worten modifiziert das Source-Signal SRC den Auslösepunkt des Abfühltransistors 1414. Der Drain des Abfühltransistors 1414 ist mit einem Strobe-Transistor 1612 verbunden. Das Gate des Strobe-Transistors 1612 ist mit einem Strobe-Signal STRO bereitgestellt. Ein Zweck des Strobe-Transistors 1612 ist, den Abfühltransistor 1414 mit dem Latch-Schaltkreis 1412 zu verbinden.
Der Latch-Schaltkreis 1412 umfasst die Transistoren 1640, 1642, 1644, 1650, 1652 und 1654. Der Transistor 1650 empfängt das Strobe-Signal STRO an seinem Gate. Der Transistor 1640 empfängt ein Rücksetzsignal RST an seinem Gate. Die Gates der Transistoren 1652 und 1654 sind miteinander verbunden. Die LAT-Spannung im Daten-Latch 1412 stellt einen Zustand der Arbeitsspeicherzelle dar. In einer Ausführungsform wird LAT auf high sein, wenn die Arbeitsspeicherzelle eine Überprüfungsbedingung besteht, und auf low, wenn die Arbeitsspeicherzelle die Überprüfungsbedingung nicht besteht. Somit bedeutet in einer Ausführungsform eine hohe LT, dass die Arbeitsspeicherzelle eine Schwellenspannung oberhalb des Referenzpegels aufweist. Somit bedeutet in einer Ausführungsform LAT auf low, dass die Arbeitsspeicherzelle eine Schwellenspannung unterhalb des Referenzpegels aufweist.
Ein Rücksetztransistor 1460 ist mit den Gates der Transistoren 1652 und 1654 verbunden. Das Gate des Rücksetztransistors 1460 ist mit dem Rücksetzsignal RST bereitgestellt. Somit kann das Rücksetzsignal RST zum Rücksetzen des Latch 1412 verwendet werden.
Wie oben erörtert wird der Kondensator 1416 über die Transistoren 1610 und 1618 vorgeladen. Dies wird die Spannung am Koten SEN auf einen Vorladespannungspegel (Vpre) anheben. Wenn sich der Transistor 1402 einschaltet, kann der Kondensator 1416 seine Ladung durch die Bitleitung und die ausgewählte Arbeitsspeicherzelle entladen, wenn die Schwellenspannung der Arbeitsspeicherzelle unterhalb des Spannungspegels, auf den getestet wird, ist. Wenn der Kondensator 1416 zum Entladen in der Lage ist, dann wird die Spannung am Kondensator (am SEN-Knoten) sinken.
Die Vorladespannung (Vpre) am SEN-Knoten ist größer als die Schwellenspannung des Transistors 1414; daher ist der Transistor 1414 vor der Abfühlzeit eingeschaltet (leitend). Da der Transistor 1414 während der Abfühlzeit eingeschaltet ist, sollte der Transistor 1612 ausgeschaltet sein. Wenn der Kondensator 1416 während der Abfühlzeit nicht entlädt, dann wird die Spannung am SEN-Knoten oberhalb der Schwellenspannung des Transistors 1414 bleiben. Wenn der Abfühltransistor 1414 eingeschaltet ist und der Transistor 1612 eingeschaltet ist, wird LAT in einer Ausführungsform im Daten-Latch 1412 auf high gehen.
Wenn der Kondensator 1416 während der Abfühlzeit ausreichend entlädt, dann wird sich die Spannung am SEN-Knoten unter die Schwellenspannung des Transistors 1414 verringern; wodurch der Transistor 1414 abgeschaltet wird. In diesem Fall wird LAT im Daten-Latch 1412 in einer Ausführungsform auf low sein. Die Spannung bei LAT im Daten-Latch 1412 kann einer Schaltung außerhalb des Abfühlschaltkreises 870 bereitgestellt werden. In einer Ausführungsform ist ein Komplement der Spannung an LAT im Daten-Latch 1412 an eine Verwaltungsschaltung außerhalb des Abfühlschaltkreises 870 bereitgestellt. Somit kann der Zustand der Arbeitsspeicherzelle mit Bezug auf einen Referenzpegel (z.B. Schwellenspannung) durch den Abfühlschaltkreis 870 und/oder durch eine Verwaltungsschaltung außerhalb des Abfühlschaltkreises 870 bestimmt werden.
17 ist ein Ablaufdiagramm, das eine Ausführungsform des Abfühlens einer Arbeitsspeicherzelle beschreibt. Der Vorgang umfasst eine beispielhafte Implementation der Schritte 1502 und 1504 des Vorgangs aus 15. Der Vorgang aus 17 kann durch den Schaltkreis aus 16 ausgeführt werden. Der Vorgang aus 17 nimmt eine Struktur an, in der eine Ladungsspeichervorrichtung 1416 ihre Ladung durch die ausgewählte Arbeitsspeicherzelle entladen wird, um einen Strom zu detektieren. Ein Beispiel einer solchen Struktur ist zumindest teilweise durch 16 abgebildet, wie oben beschrieben. In dem Beispiel aus 16 umfasst die Ladungsspeichervorrichtung 1416 einen Kondensator. Jedoch können in anderen Ausführungsformen auch andere Arten von Ladungsspeichervorrichtungen verwendet werden. 18 enthält Zeitsignale, auf die im Zuge der Erörterung von 17 verwiesen wird.
In Schritt 1702 aus 17 wird der Kondensator (oder eine andere Ladungsspeichervorrichtung) auf ein vorbestimmtes Spannungsniveau vorgeladen. Bezugnehmend auf 18 ist zwischen Zeitpunkt t0 und t1 HLL auf high und LAT auf low. Diese Zustände schalten beide Transistoren 1618 und 1610 ein, wodurch die obere Platte des Kondensators 1416 mit Vdd (oder einer anderen Spannung) verbunden wird. Zum Zeitpunkt t1 ist die Spannung an SEN gleich der Vorladungsspannung Vpre. Es ist anzumerken, dass Vpre nicht Vdd sein muss, da die Zeit, für die HLL auf high ist, eingestellt werden kann, um eine geeignete Vpre zu errichten. Zum Zeitpunkt t1 ist HLL auf low, wodurch der Transistor 1610 abgeschaltet wird, um das Vorladen zu beenden.
In Schritt 1704 wird die Spannung am Kondensator 1416 (oder einer anderen Ladungsspeichervorrichtung) erhöht. Bezug nehmend auf 18 wird zum Zeitpunkt t2 das Taktsignal CLK erhöht. Dies hat den Effekt, dass die Spannung an SEN um ein ähnliches Maß erhöht wird. Bezugnehmend auf 16 hat das Erhöhen von CLK an der unteren Platte des Kondensators 1416 den Effekt, dass die obere Platte des Kondensators 1416 (oder Abfühlknoten SEN) um ein ähnliches Maß erhöht wird.
In Schritt 1706 wird der vorgeladene Kondensator (oder eine andere Ladungsspeichervorrichtung) mit der Bitleitung verbunden. Bezug nehmend auf 18 geht das Signal XXL zum Zeitpunkt t3 auf high. Es wird auch angemerkt, dass BLC zu diesem Zeitpunkt auf high sein kann. Ebenso kann BLS zu diesem Zeitpunkt auf high sein. Nun auf 16 Bezug nehmend, wird XXL an das Gate des Transistors 1402 bereitgestellt, wodurch der Transistor 1402 eingeschaltet wird. Auch die Transistoren 1600 und 1602 sind zu diesem Zeitpunkt eingeschaltet. Dies verbindet den Abfühlknoten SEN mit der Bitleitung.
In Schritt 1708 wird dem Kondensator 1416 erlaubt, seine Ladung durch die Bitleitung und eine NAND-Folge (einschließlich der ausgewählten Arbeitsspeicherzelle, die abgefühlt wird) zu entladen. Das System wird für eine Abfühlzeit in Schritt 1708 warten. Bezugnehmend auf 18 bleibt das Signal XXL von Zeitpunkt t3 bis t4 auf high. Es ist anzumerken, dass der gesamte Vorgang nur eine Abfühlzeit erfordert.
Ebenso auf 18 Bezug nehmend wird, zwischen t3 und t4, der Abfühlknoten SEN entladen. Drei unterschiedliche Entladungsraten sind abgebildet. Diese Raten werden nachfolgend im Detail erörtert. Kurz gesagt wird eine Kurve 1802 einer Arbeitsspeicherzelle mit einem niedrigen Leitungsstrom zugeordnet, eine Kurve 1084 wird einer Arbeitsspeicherzelle mit einem mittleren Leitungsstrom zugeordnet und eine Kurve 1806 wird einer Arbeitsspeicherzelle mit einem hohen Leitungsstrom zugeordnet. Anders ausgedrückt wird die Kurve 1802 einer Arbeitsspeicherzelle mit einer Schwellenspannung oberhalb eines höheren Referenzpegels zugeordnet. Die Kurve 1804 wird einer Arbeitsspeicherzelle mit einer Schwellenspannung zwischen einem unteren Referenzpegel und dem höheren Referenzpegel zugeordnet. Die Kurve 1806 wird einer Arbeitsspeicherzelle mit einer Schwellenspannung unterhalb des unteren Referenzpegels zugeordnet.
In Schritt 1710 wird die Spannung am Kondensator 1416 verringert. Bezug nehmend auf 18 wird das Taktsignal CLK zum Zeitpunkt t5 gesenkt. Dies hat den Effekt, dass die Spannung bei SEN um ein ähnliches Maß gesenkt wird.
In Schritt 1712 wird die Spannung am Kondensator 1416 getestet. Das System wird die Spannungsänderung über den Kondensator von der Vorladespannung zu der in Schritt 1712 detektierten Spannung berechnen. Auf 18 Bezug nehmend geht zum Zeitpunkt t6 das Strobe-Signal STRO auf high. Es wird ebenso angemerkt, dass davor, zum Zeitpunkt t5, das Rücksetzsignal RST auf low ging, um den Latch-Schaltkreis zurückzusetzen. Bezug nehmend auf 16 ist der Abfühltransistor 1414 in Reaktion auf die Spannung am Abfühlknoten SEN entweder eingeschaltet oder ausgeschaltet. Wenn das Strobe-Signal STRO auf high ist, ist der Transistor 1612 eingeschaltet, was einen Strompfad zwischen dem Abfühltransistor 1414 und dem Latch-Schaltkreis 1412 bereitstellt. Der Wert von LAT im Daten-Latch 1412 wird basierend darauf, ob der Abfühltransistor 1414 leitet, gesetzt. Es gibt drei in 18 abgebildete LAT-Zustände. LAT (low) entspricht der niedrigen Stromleitungskurve 1802, LAT (mittel) entspricht der mittleren Stromleitungskurve 1804, LAT (high) entspricht der hohen Stromleitungskurve 1806. Diese drei LAT-Bedingungen werden nachfolgend im Detail erörtert.
In einer Ausführungsform wird der Auslösepunkt der Abfühlschaltung 870 durch das Erhöhen der Spannung am Source-Knoten des Abfühltransistors 1414 geändert. 19 ist ein Diagramm zur Veranschaulichung dieser Ausführungsform. Das Diagramm zeigt die Spannung am Abfühlknoten (SEN) im Zeitablauf. Dieser Zeitrahmen entspricht t3-t11 in 18. Die folgende Diskussion wird ein Beispiel verwenden, in dem Verify low Vv' der niedrige Referenzpegel ist und Verify high Vv der hohe Referenzpegel ist.
Jedoch müssen die müssen die niedrigen und hohen Referenzpegel nicht für das Überprüfen von low und für das Überprüfen von high sein.
Die Kurve 1802 ist einer Arbeitsspeicherzelle mit einem niedrigen Leitungsstrom zugeordnet, die Kurve 1084 ist einer Arbeitsspeicherzelle mit einem mittleren Leitungsstrom zugeordnet und die Kurve 1806 ist einer Arbeitsspeicherzelle mit einem hohen Leitungsstrom zugeordnet. Ebenso abgebildet sind „effektive Auslösepunkte“. Das sind die Spannungen, bei denen der Abfühltransistor 1414 von ausgeschaltet zu eingeschaltet wechseln wird. Der effektive Auslösepunkt wechselt beim Erhöhen der Spannung am Source-Knoten 1411 des Abfühltransistors 1414. Dies ereignet sich zwischen der Phase zum Abfühlen zum Überprüfen von Low und der Phase zum Abfühlen zum Überprüfen von High.
Eine Arbeitsspeicherzelle mit einem sehr niedrigen Leitungsstrom weist eine relativ hohe Schwellenspannung auf. Somit sollte es sowohl die Tests Verify Low Vv' als auch Verify High Vv bestehen. Dies spiegelt sich in Kurve 1802 wider.
Eine Arbeitsspeicherzelle mit einem mittleren Leitungsstrom weist eine Schwellenspannung zwischen dem Verify-Low-Vv'-Pegel und dem Verify-High-Vv-Pegel auf und sollte somit den Test Verify Low bestehen, aber den Test Verify High nicht bestehen. Somit sollte sie den Test Verify Low Vv' bestehen, aber den Test Verify High Vv nicht bestehen. Dies spiegelt sich in Kurve 1804 wider.
Eine Arbeitsspeicherzelle mit einem hohen Leitungsstrom weist eine Schwellenspannung unterhalb des Verify-Low-Vv'-Pegels und des Verify-High-Vv-Pegels auf und sollte somit weder den Test Verify Low noch den Test Verify High bestehen. Dies spiegelt sich in Kurve 1806 wider.
Es wird erneut auf 16 verwiesen, um zu erklären, wie das Erhöhen der Spannung am Source-Knoten 1411 des Abfühltransistors 1414 den Auslösepunkt ändert. Der Auslösepunkt ist die Schwellenspannung des Abfühltransistors 1414 plus der Spannung am Source-Knoten 1411, in einer Ausführungsform. Durch Erhöhen der Spannung am Source-Knoten 1411 erhöht sich der Auslösepunkt. Der Auslösepunkt könnte durch Senken der Spannung am Source-Knoten 1411 gesenkt werden.
Es ist anzumerken, dass die Kapazität des Abfühltransistors 1414 relativ gering sein kann. Daher kann ein Ändern der Spannung am Source-Knoten 1411 rasch mit geringem Stromverbrauch erreicht werden. Dies sind dadurch wichtige Vorzüge, dass das Verringern der Überprüfungszeit und das Verringern des Stromverbrauchs signifikante Vorteile sind.
20 ist eine Ausführungsform eines Vorgangs zum Überprüfen von Arbeitsspeicherzellen während eines Programmiervorgangs. In diesem Vorgang werden Arbeitsspeicherzellen auf einen Low- und einen High-Prüfpegel überprüft. Dies kann für etwas, das als „Quick Pass Write“ (QPW) bezeichnet wird, verwendet werden. Es wird auf den beispielhaften Schaltkreis aus 16 und das beispielhafte Zeitdiagramm aus 18 verwiesen. Der Vorgang aus 20 verwendet die in 19 verwendete Technik des Erhöhens der Spannung am Source-Knoten 1411 des Abfühltransistors 1414.
In Schritt 2002 wird eine Spannung an die Wortleitung angelegt, um die ausgewählte Arbeitsspeicherzelle zu programmieren und zu überprüfen und gleichzeitig den Spannungspegel der Bitleitung, mit der die Arbeitsspeicherzelle verbunden ist, auf einem konstanten Wert zu halten. Die Wortleitungsspannung wird basierend auf dem überprüften Datenzustand angelegt. Wie oben erklärt werden verschiedene Steuer-Gate-Spannungen verwendet, um die Programmierung auf verschiedene Datenzustände hin zu überprüfen. Wie oben erörtert wird es für zumindest manche der Datenzustände zwei Abfühlvorgänge geben, einen für das jeweilige Vv' und einen für das jeweilige Vv. Dieselbe Wortleitungsspannung wird für beide Abfühlvorgänge für einen gegebenen Datenzustand an die Wortleitung angelegt.
In Schritt 2004 wird das System für den ersten Abfühlvorgang Strom über die Arbeitsspeicherzelle abfühlen. Dies wird verwendet, um zu bestimmen, ob sich die Arbeitsspeicherzelle auf dem Verify-Low-Vv'-Pegel befindet. Wenn die Arbeitsspeicherzelle eine Schwellenspannung über dem Verify-Low-Vv'-Pegel aufweist, sollte sie keinen signifikanten Strom leiten. Wenn die Arbeitsspeicherzelle eine Schwellenspannung unter dem Verify-Low-Vv'-Pegel aufweist, sollte sie einen signifikanten Strom leiten.
Bezug nehmend auf das Zeitdiagramm aus 18 kann sich dieses Abfühlen zwischen den Zeitpunkten t6 und t7 ereignen. Somit wird angemerkt, dass die verschiedenen Schritte des Vorladens des Abfühlknotens SEN und des Entladens des Abfühlknotens SEN in die Bitleitung vor Schritt 1904 durchgeführt werden können. Das Abfühlen wurde oben bis zu diesem Punkt mi Bezug auf den Vorgang aus 17 beschrieben. In einer Ausführungsform geht LAT auf high, wenn die Arbeitsspeicherzelle den Test Verify Low besteht. Arbeitsspeicherzellen mit einem niedrigen Leitungsstrom (Kurve 1802) oder mittleren Leitungsstrom (Kurve 1804) bestehen den Test Verify Low und haben daher LAT auf high. Bezug nehmend auf 18 ist LAT auf high zwischen Zeitpunkt t6 und t8 für Arbeitsspeicherzellen mit einem niedrigen Strom oder mittleren Strom.
In Schritt 1906 wird das System für den zweiten Abfühlvorgang Strom durch die Arbeitsspeicherzelle abfühlen. Dies wird verwendet, um zu bestimmen, ob sich die Arbeitsspeicherzelle am High-Prüfpegel Vv befindet. Bezug nehmend auf das Zeitdiagramm aus 18 kann sich dieses Abfühlen zwischen den Zeitpunkten t10 und t11 ereignen.
Bezug nehmend auf 18 kann, nachdem der erste Abfühlvorgang zum Zeitpunkt t7 vorbei ist, Folgendes durchgeführt werden. Das Rücksetzsignal RST wird zwischen den Zeitpunkten t8 und t9 auf high gebracht, um den Latch 1412 zurückzusetzen. Das Source-Signal SRC wird zum Zeitpunkt t9 erhöht. Dies ändert den Auslösepunkt des Abfühltransistors 1414. Bezug nehmend auf 19 erhöht dies den Auslösepunkt, um das Abfühlen für den High-Prüfpegel einzurichten.
Zum Zeitpunkt t10 wird das Strobe-Signal STRO erhöht. Dies wiederum verbindet den Abfühltransistor 1414 mit dem Latch 1412. Abhängig davon, ob sich der Abfühltransistor 1414 einschaltet und einen Strom leitet, wird der Wert von LAT im Latch 1412 dementsprechend eingestellt.
In einer Ausführungsform geht LAT auf high, wenn die Arbeitsspeicherzelle den Test Verify High besteht. Arbeitsspeicherzellen mit einem niedrigen Leitungsstrom (Kurve 1802) bestehen den Test Verify High und weisen somit LAT auf high auf. Jedoch bestehen Arbeitsspeicherzellen mit einem mittleren oder hohen Leitungsstrom (Kurve 1804 bzw. 106) den Test Verify High nicht und weisen somit LAT auf low auf. Bezug nehmend auf 18 ist LAT auf high zwischen nach Zeitpunkt t10 für Arbeitsspeicherzellen mit einem niedrigen Leitungsstrom. LAT ist auf low zwischen nach Zeitpunkt t10 für andere Arbeitsspeicherzellen.
Es ist anzumerken, dass die Schritte 2004 und 2006 beide durchgeführt werden können, während die Spannung, die in Schritt 2002 an die Wortleitung angelegt wurde, konstant bleibt.
Wenn bestimmt wird, dass die Schwellenspannung der Arbeitsspeicherzelle größer oder gleich Vv ist (siehe Schritt 2008), dann wird die Arbeitsspeicherzelle in Schritt 2016 für diesen speziellen Programmiervorgang von weiterer Programmierung gesperrt.
Wenn jedoch bestimmt wird, dass die Schwellenspannung der Arbeitsspeicherzelle geringer als Vv ist, dann wird bestimmt, ob die Schwellenspannung in der Arbeitsspeicherzelle größer oder gleich Vv' ist (Schritt 2010). Wenn die Schwellenspannung in der Arbeitsspeicherzelle größer oder gleich Vv' ist, dann wird in Schritt 2014 die Bitleitungsspannung auf Vs erhöht, um das Programmieren zu verlangsamen und in die Feinphase einzutreten. Wenn die Schwellenspannung unter Vv' ist, dann wird in Schritt 2012 die Bitleitungsspannung bei Vs aufrechterhalten, so dass zusätzliche Grobprogrammierung durchgeführt werden kann.
In einer Ausführungsform wird die Spannung an der unteren Platte des Kondensators 1416 modifiziert, um in der Lage zu sein, mit derselben an die ausgewählte Wortleitung angelegten Spannung auf verschiedene Referenzpegel zu testen. 21 zeigt ein Diagramm, um das Vorangegangene zu veranschaulichen. Das Diagramm zeigt die Spannung am Abfühlknoten (SEN) im Zeitablauf. Dieser Zeitrahmen entspricht t3-t11 in 18. Dies ist für ein Beispiel, in dem das Überprüfen von low und das Überprüfen von high getestet werden, wie durch die Zeitachse angezeigt.
Die Kurve 1802 ist einer Arbeitsspeicherzelle mit einem niedrigen Leitungsstrom zugeordnet, Kurve 1084 ist einer Arbeitsspeicherzelle mit einem mittleren Leitungsstrom zugeordnet und Kurve 1806 ist einer Arbeitsspeicherzelle mit einem hohen Leitungsstrom zugeordnet. Ebenso abgebildet ist der „Auslösepunkt“. Dies ist die Spannung, bei der der Abfühltransistor 1414 von ausgeschaltet zu eingeschaltet wechseln wird.
Eine Arbeitsspeicherzelle mit einem sehr niedrigen Leitungsstrom weist eine relativ hohe Schwellenspannung auf. Somit sollte sie sowohl den Test Verify Low Vv' als auch den Test Verify High Vv bestehen. Dies spiegelt sich in Kurve 1802 wider.
Eine Arbeitsspeicherzelle mit einem mittleren Leitungsstrom weist eine Schwellenspannung zwischen dem Verify-Low-Vv'-Pegel und dem Verify-High-Vv-Pegel auf und sollte somit den Test Verify Low bestehen, aber den Test Verify High nicht bestehen. Somit sollte sie den Test Verify Low Vv' bestehen, aber den Test Verify High Vv nicht bestehen. Dies spiegelt sich in Kurve 1804 wider.
Eine Arbeitsspeicherzelle mit einem hohen Leitungsstrom weist eine Schwellenspannung unterhalb des Verify-Low-Vv'-Pegels und des Verify-High-Vv-Pegels und sollte somit sowohl den Test Verify Low als auch den Test Verify High nicht bestehen. Dies spiegelt sich in Kurve 1806 wider.
Es wird erneut auf 16 Bezug genommen, um zu erklären, wie ein Verringern der Spannung auf der unteren Platte des Kondensators 1416 das Testen von mehreren Referenzpegeln erlaubt. Durch Erhöhen der Spannung an der unteren Platte des Kondensators 1416 erhöht sich die Spannung am Abfühlknoten SEN. Dies ändert die Spannung am Gate des Abfühltransistors 1414.
Die vorangegangene Technik kann mit der Technik des Modifizierens der Spannung am Source-Knoten 1411 des Abfühltransistors 1414 kombiniert werden. In einer Ausführungsform wird das Kombinieren dieser zwei Techniken verwendet werden, um ein Hard Bit und zwei Soft Bits auszulesen. 22 zeigt ein Diagramm zur Veranschaulichung einer Ausführungsform des Kombinierens der zwei Techniken, um ein Hard Bit HB und zwei Soft Bits SB', SB auszulesen.
Die vier Kurven 2202, 2204, 2206 und 2208 in 22 entsprechen Arbeitsspeicherzellen, die sich mit Bezug auf die Soft und Hard Bits in einer von vier verschiedenen Regionen befinden. Bezug nehmend auf 13B sollten Arbeitsspeicherzellen mit einer Schwellenspannung unter SB' in Reaktion auf eine an die ausgewählte Wortleitung angelegte Spannung den höchsten Leitungsstrom aufweisen. Diese Arbeitsspeicherzellen sind der Kurve 2208 zugeordnet. Arbeitsspeicherzellen mit einer Schwellenspannung zwischen SB' und HB sind der Kurve 2206 zugeordnet. Arbeitsspeicherzellen mit einer Schwellenspannung zwischen HB und SB sind der Kurve 2204 zugeordnet. Arbeitsspeicherzellen mit einer Schwellenspannung zwischen über SB sollten in Reaktion auf eine an die ausgewählte Wortleitung angelegte Spannung den niedrigsten Leitungsstrom aufweisen. Diese Arbeitsspeicherzellen sind der Kurve 2202 zugeordnet.
Die Zeitachse zeigt, dass der erste Abfühlvorgang zum Abfühlen von SB' (das niedrigere Soft Bit) da ist. Dann wird die Spannung am SEN-Knoten gesenkt. Der nächste Abfühlvorgang ist für das Hard Bit HB. Dann wird die Spannung am Source-Knoten 1411 des Abfühltransistors angehoben. Dies modifiziert den effektiven Auslösepunkt. Der nächste Abfühlvorgang ist für das obere Soft Bit SB.
22 zeigt auch Ober-/Unter-Bedingungen für jede Kurve für jeden Abfühlvorgang. Diese beziehen sich darauf, ob die Arbeitsspeicherzelle eine Schwellenspannung oberhalb oder unterhalb des Prüfpegels aufweist. Bei Kurve 2208 weist die Arbeitsspeicherzelle eine Schwellenspannung unterhalb des Referenzpegels für alle drei Fälle auf. Bei Kurve 2206 weist die Arbeitsspeicherzelle eine Schwellenspannung oberhalb vom SB'-Referenzpegel, aber unterhalb für die zwei anderen Fälle auf. Bei Kurve 2204 weist die Arbeitsspeicherzelle eine Schwellenspannung oberhalb von sowohl dem SB'-Referenzpegel als auch dem HB-Referenzpegel, aber unterhalb für den SB-Referenzpegel auf. Bei Kurve 2202 weist die Arbeitsspeicherzelle eine Schwellenspannung oberhalb des Referenzpegels für alle drei Fälle auf.
23 ist ein Ablaufdiagramm einer Ausführungsform eines Vorgangs zum Auslesen eines Hard Bits und zweier Soft Bits. Die in 22 beschriebene Technik kann verwendet werden. 24 zeigt Zeitsignale für eine Ausführungsform, in der der Schaltkreis aus 16 verwendet wird.
Der Vorgang beginnt mit der Durchführung der Schritte 1502-1506 aus dem Vorgang aus 15. Diese Schritte bauen eine Spannung am Abfühlknoten SEN auf, bestimmen, ob der Abfühltransistor 1414 in Reaktion auf die Spannung am Abfühlknoten SEN leitet, und bestimmen basierend darauf, ob der Abfühltransistor leitet, einen Zustand der ausgewählten Arbeitsspeicherzelle. Diese Schritte können verwendet werden, um zu bestimmen, ob die Schwellenspannung der Arbeitsspeicherzelle oberhalb/unterhalb des Pegels des unteren Soft Bits SB' liegt.
Bezug nehmend auf 24 wird zwischen den Zeitpunkten t6 und t7 das Strobe-Signal STRO verwendet, um das Ergebnis des ersten Abfühlvorgangs zu latchen. Der Abfühlknoten SEN zeigt vier verschiedene Kurven 2202, 2204, 2206 und 2208, die vier verschiedenen Mengen an Leitungsstrom der ausgewählten Arbeitsspeicherzelle entsprechen. Diese beziehen sich auf die bereits in 22 diskutierten Kurven. Es gibt vier verschiedene Latch-Zustände LAT1, LAT2, LAT3 und LAT4. Diese beziehen sich auf die Spannung am mit LAT markierten Knoten im Daten-Latch 1412. LAT1 entspricht der Kurve 2202. LAT2 entspricht der Kurve 2204. LAT3 entspricht der Kurve 2206. LAT4 entspricht der Kurve 2208. Beim ersten Abfühlvorgang weist nur der Fall mit dem höchsten Strom (Kurve 2208) eine Arbeitsspeicherzelle mit einer Schwellenspannung unterhalb des Referenzpegels auf. Der Low-Zustand von LAT4 weist auf diese Situation hin. Der High-Zustand von LAT1-LAT3 deutet darauf hin, dass die Arbeitsspeicherzelle ihre Schwellenspannung oberhalb des Referenzpegels hat.
In Schritt 2302 wird eine Spannung am Abfühlknoten modifiziert. Bezug nehmend auf 24 wird zum Zeitpunkt t9 das Taktsignal CLK um dasselbe Maß gesenkt. Dies hat den Effekt, dass die Spannung an der oberen Platte des Kondensators 1416 gesenkt wird.
In Schritt 2304 bestimmt das System, ob der Abfühltransistor 1414 in Reaktion auf die Spannung am Abfühlknoten leitet. Dies kann verwendet werden, um auf das Hard Bit HB zu testen. Bezug nehmend auf 24 wird zwischen den Zeitpunkten t10 und t11 das Strobe-Signal STRO auf high gebracht. Dies veranlasst den Latch-Schaltkreis 1412, den Zustand der Arbeitsspeicherzelle zu speichern, basierend darauf, ob der Abfühltransistor 1414 einen Strom leitet oder nicht.
In Schritt 2306 bestimmt das System einen Zustand der ausgewählten Arbeitsspeicherzelle basierend darauf, ob der Abfühltransistor leitet. Die Schritte 2302-2306 können verwendet werden, um zu bestimmen, ob die Schwellenspannung der Arbeitsspeicherzelle oberhalb/unterhalb des Hard-Bit-Pegels HB ist. Die Spannung am mit LAT markierten Knoten im Daten-Latch 1412 kann verwendet werden, um den Zustand der ausgewählten Arbeitsspeicherzelle zu bestimmen. Beim Testen auf das Hard Bit HB sollten Arbeitsspeicherzellen mit Schwellenspannungen unterhalb des HB-Referenzpegels einen relativ hohen Strom leiten (entspricht den Kurven 2206 und 2208). Bei solchen Zellen wird LAT auf low sein, wie von LAT3 und LAT4 zwischen den Zeitpunkten t10 und t11 angezeigt. Andererseits sollten Arbeitsspeicherzellen mit Schwellenspannungen oberhalb des HB-Referenzpegels einen relativ niedrigen Strom leiten (entspricht den Kurven 2202 und 2204). Bei solchen Zellen wird LAT auf high sein, wie durch LAT1 und LAT2 zwischen den Zeitpunkten t10 und t11 angezeigt.
Der Vorgang führt dann die Schritte 1508-1512 aus dem Vorgang aus 15 durch. Diese Schritte modifizieren eine Spannung am Source-Anschluss 1411 des Abfühltransistors 1414, bestimmen, ob der Abfühltransistor 1414 in Reaktion auf die Spannung am Abfühlknoten SEN leitet, und bestimmen einen Zustand der ausgewählten Arbeitsspeicherzelle, basierend darauf, ob der Abfühltransistor leitet. Diese Schritte können verwendet werden, um zu bestimmen, ob die Schwellenspannung der Arbeitsspeicherzelle oberhalb/unterhalb des oberen Soft-Bit-Pegels SB ist.
Bezug nehmend auf 24 wird das Source-Signal SRC zum Zeitpunkt t13 angehoben. Der Effekt davon auf den Auslösepunkt des Abfühltransistors 1414 wurde bereits erörtert. Zwischen den Zeitpunkten t14 und t15 wird das Strobe-Signal STRO auf high gebracht. Dies veranlasst den Latch-Schaltkreis 1412, den Zustand der Arbeitsspeicherzelle zu speichern, basierend darauf, ob der Abfühltransistor 1414 einen Strom leitet oder nicht.
Beim Testen auf das obere Soft Bit SB sollten Arbeitsspeicherzellen mit Schwellenspannungen unterhalb des Referenzpegels des oberen Soft Bits SB einen relativ hohen Strom leiten (entspricht den Kurven 2204, 2206 und 2208). Bei solchen Zellen wird LAT auf low sein, wie von LAT2, LAT3 und LAT4 nach dem Zeitpunkt t14 angezeigt. Andererseits sollten Arbeitsspeicherzellen mit Schwellenspannungen oberhalb des Referenzpegels des oberen Soft Bits SB einen relativ niedrigen Strom leiten (entspricht der Kurve 2202). Bei solchen Zellen wird LAT auf high sein, wie von LAT1 nach dem Zeitpunkt t14 angezeigt.
Die im Vorgang von 23 gezeigte Technik des Modifizierens der Spannung am SEN-Knoten (z.B. Schritt 2302) kombiniert mit dem Modifizieren der Spannung am Source-Knoten des Abfühltransistors kann im Vergleich zum erneuten Modifizieren der Spannung am SEN-Knoten, ohne die Spannung am Source-Knoten des Abfühltransistors zu modifizieren, eine bessere Abfühlspanne bereitstellen.
25 und 26 stellen ein Beispiel bereit, um das Vorangegangene zu veranschaulichen. 25 ist ein Beispiel für eine Abfühlspannungsspanne, wenn das Taktsignal CLK zweimal abgesenkt wird, um drei Referenzpegel abzufühlen. 26 ist ein Beispiel einer Abfühlspannungsspanne, bei dem das Taktsignal CLK einmal abgesenkt wird und die Source des Abfühltransistors einmal angehoben wird, um drei Referenzpegel abzufühlen.
Nun auf 25 Bezug nehmend sind das Taktsignal und die Spannung am Abfühlknoten SEN über der Zeit abgebildet. Der Abfühlknoten SEN beginnt bei Vdd, was die Vorladespannung ist. Das Taktsignal CLK beginnt bei 0 V und erhöht sich auf 1,5 V, was den Abfühlknoten SEN um ein entsprechendes Maß erhöht. Der Abfühlknoten Sen wird dann durch die Bitleitung entladen, wie hierin erörtert. Die drei Kurven beziehen sich auf drei unterschiedliche Entladeraten, abhängig von der Schwellenspannung der Arbeitsspeicherzelle. Am Ende der Entladezeit sind die Kurven bei 2,0 V, 1,5 V bzw. 1,0 V.
Die Taktspannung CLK wird dreimal abgesenkt. Dies ist in diesem Beispiel gleichmäßig auf 0,5V-Schritte aufgeteilt. Somit sinkt das Taktsignal auf 1,0 V beim Abfühlen von SB', auf 0,5 V beim Abfühlen von HB und auf 0 V beim Abfühlen von SB. Dies verursacht ein entsprechendes Abfallen der Spannung am Abfühlknoten SEN. Es ist anzumerken, dass in diesem Beispiel der Abfühlknoten Sen nicht auf unter 0 V absinkt.
Die Spannungsabfühlspanne ist durch die Differenz zwischen der Anfangsabfühlknotenspannungen für die zwei extremsten Fälle gegeben. Dies beträgt in diesem Beispiel 1,0 V.
Nun auf 26 Bezug nehmend sind das Taktsignal CLK, das Source-Signal SRC und die Spannung am Abfühlknoten SEN in Gegenüberstellung zur Zeit abgebildet. Der Abfühlknoten SEN beginnt bei Vdd, was die Vorladespannung ist. Das Taktsignal CLK beginnt bei 0 V und erhöht sich auf 1,5 V, was den Abfühlknoten SEN um dasselbe Maß erhöht. Der Abfühlknoten SEN wird dann durch die Bitleitung entladen, wie hierin erörtert. Die drei Kurven beziehen sich auf drei unterschiedliche Entladeraten, abhängig von der Schwellenspannung der Arbeitsspeicherzelle. Am Ende der Entladezeit sind die Kurven bei 2,5 V, 2,0 V bzw. 1,3 V. Es ist anzumerken, dass sich die Abfühlzeit in diesem Beispiel vom Beispiel aus 25 unterscheiden kann.
Die Taktspannung CLK wird zweimal abgesenkt. Dies wird auf ein Abfallen um 0,7 V gefolgt von einem Abfallen um 0,8 V aufgeteilt. Somit sinkt das Taktsignal auf 0,8 V beim Abfühlen von SB' und auf 0 V beim Abfühlen von HB und auch beim Abfühlen von SB. Dies verursacht ein entsprechendes Abfallen in der Spannung am Abfühlknoten SEN. Es ist anzumerken, dass in diesem Beispiel der Abfühlknoten Sen nicht auf unter 0 V absinkt.
In diesem Beispiel wird das Source-Signal SRC vor dem Abfühlen des oberen Soft Bits SB angehoben. In diesem Beispiel wird SRC um 0,5 V angehoben.
Die Spannungsabfühlspanne ist durch die Differenz zwischen der Anfangsabfühlknotenspannungen für die zwei extremsten Fälle gegeben. Dies beträgt in diesem Beispiel 1,2 V. Ein Grund für die zusätzliche Spanne ist, dass das Taktsignal CLK im Beispiel von 26 einmal weniger abgesenkt wird.
Die Zunahme der Spannungspanne bezieht sich auf die Spannungsspanne unter Verwendung der Technik aus 26 minus der Spannungsspanne unter Verwendung der Technik aus 25. Allgemeiner kann die Zunahme der Spannungsspanne wie folgt ausgedrückt werden. $Vmargin Gain=V3* (l1 - l3) / l2$
In Gleichung 1 ist I1 der Strom des niedrigeren Soft Bits SB', I2 ist der Strom des Hard Bits HB und I3 ist der Strom des oberen Soft Bits. Diese Ströme beziehen sich auf den Leitungsstrom, den eine Arbeitsspeicherzelle mit einer Schwellenspannung gleich dem Referenzpegel aufweisen soll, wenn eine Referenzspannung an das Steuer-Gate der Arbeitsspeicherzelle angelegt wird. V3 ist das finale Abfallen des Taktsignals CLK in dem Verfahren, das das zusätzliche Abfallen von CLK verwendet. Somit kann die Technik von 26 helfen, die Spannungsspanne zu verbessern, zumindest in Relation zu der Technik von 25.
Eine Ausführungsform umfasst ein Verfahren zum Betreiben eines nichtflüchtigen Speichers, der Folgendes umfasst. Eine Abfühlspanne wird an einem Abfühlknoten, verbunden mit einem Abfühltransistor, der einen Source-Anschluss aufweist, aufgebaut. Der Abfühlknoten ist einem ausgewählten nichtflüchtigen Speicherelement zugeordnet. Eine Bestimmung wird vorgenommen, ob der Abfühltransistor in Reaktion auf die Abfühlspannung am Abfühlknoten leitet. Ein erster Zustand des ausgewählten nichtflüchtigen Speicherelements wird mit Bezug auf einen ersten Pegel bestimmt, basierend darauf, ob der Abfühltransistor in Reaktion auf die Abfühlspannung am Abfühlknoten leitet. Eine Spannung auf dem Source-Anschluss des Abfühltransistors wird verändert, nachdem der erste Zustand mit Bezug auf den ersten Referenzpegel bestimmt wurde. Eine Bestimmung wird vorgenommen, ob der Abfühltransistor in Reaktion auf die Abfühlspannung am Abfühlknoten leitet, nachdem die Spannung am Source-Anschluss des Abfühltransistors modifiziert wurde. Ein zweiter Zustand des ausgewählten nichtflüchtigen Arbeitsspeicherelements wird mit Bezug auf einen zweiten Referenzpegel bestimmt, basierend darauf, ob der Abfühltransistor in Reaktion auf die Abfühlspannung am Abfühlknoten leitet, nachdem die Spannung am Source-Anschluss des Abfühltransistors modifiziert wurde. In einer Ausführungsform umfasst das Modifizieren der Spannung am Source-Anschluss des Abfühltransistors das Erhöhen einer Spannung am Source-Anschluss.
In einer Ausführungsform wird zusätzlich zum vorangegangenen Absatz Folgendes durchgeführt. Eine Spannung am Abfühlknoten wird modifiziert, nachdem ein Zustand des ausgewählten nichtflüchtigen Arbeitsspeicherelements mit Bezug auf den ersten Pegel bestimmt wurde. Eine Bestimmung wird vorgenommen, ob der Abfühltransistor in Reaktion auf die modifizierte Spannung am Abfühlknoten leitet. Ein Zustand des ausgewählten nichtflüchtigen Arbeitsspeicherelements wird mit Bezug auf einen dritten Referenzpegel bestimmt, basierend darauf, ob der Abfühltransistor in Reaktion auf die modifizierte Spannung am Abfühlknoten leitet. Das Modifizieren der Spannung am Source-Anschluss des Abfühltransistors wird durchgeführt, nachdem bestimmt wurde, ob der Abfühltransistor in Reaktion auf die modifizierte Spannung am Abfühlknoten leitet. Der dritte Referenzpegel befindet sich zwischen dem ersten Referenzpegel und dem zweiten Referenzpegel.
Eine Ausführungsform umfasst eine nichtflüchtige Speichervorrichtung, die eine Vielzahl von nichtflüchtigen Speicherelementen, eine Vielzahl von Bitleitungen, die der Vielzahl von nichtflüchtigen Speicherelementen zugeordnet ist, und eine Verwaltungsschaltung, die mit der Vielzahl von nichtflüchtigen Speicherelementen und der Vielzahl von Bitleitungen gekoppelt ist, umfasst. Die Verwaltungsschaltung umfasst eine Vielzahl von Abfühlschaltkreisen. Ein Abfühlschaltkreis umfasst eine Ladungsspeichervorrichtung und einen mit der Ladungsspeichervorrichtung verbundenen Abfühltransistor. Die Verwaltungsschaltung baut eine Abfühlspannung auf der Ladungsspeichervorrichtung eines gegebenen Abfühlschaltkreises auf. Der gegebene Abfühlschaltkreis ist einer ersten der Bitleitungen zugeordnet. Die erste Bitleitung ist einem ausgewählten nichtflüchtigen Speicherelement der Vielzahl von nichtflüchtigen Speicherelementen zugeordnet. Die Verwaltungsschaltung bestimmt, ob der Abfühltransistor im gegebenen Abfühlschaltkreis in Reaktion auf eine Abfühlspannung an der Ladungsspeichervorrichtung leitet. Die Verwaltungsschaltung bestimmt einen Zustand des ausgewählten nichtflüchtigen Arbeitsspeicherelements mit Bezug auf einen ersten Referenzpegel, basierend darauf, ob der Abfühltransistor in Reaktion auf eine Abfühlspannung auf der Ladungsspeichervorrichtung leitet. Die Abfühlschaltung modifiziert eine Spannung am Source-Anschluss des Abfühltransistors nach dem Bestimmen des Zustands mit Bezug auf den ersten Referenzpegel. Die Verwaltungsschaltung bestimmt, ob der Abfühltransistor in Reaktion auf eine Abfühlspannung an der Ladungsspeichervorrichtung leitet, nachdem die Spannung am Source-Anschluss des Abfühltransistors modifiziert wurde. Die Verwaltungsschaltung bestimmt einen Zustand des ausgewählten nichtflüchtigen Arbeitsspeicherelements mit Bezug auf einen zweiten Referenzpegel, basierend darauf, ob der Abfühltransistor in Reaktion auf die Abfühlspannung an der Ladungsspeichervorrichtung leitet, nachdem die Spannung am Source-Anschluss des Abfühltransistors modifiziert wurde.
Eine Ausführungsform umfasst das Verfahren des Betreibens eines nichtflüchtigen Speichers, wobei das Verfahren Folgendes umfasst. Eine Abfühlspannung wird auf einem Abfühlkondensator, der mit einer Bitleitung gekoppelt ist, aufgebaut. Der Abfühlkondensator weist eine untere Platte und eine obere Platte auf. Der Abfühlkondensator ist mit einem Abfühltransistor, der einen Source-Anschluss aufweist, verbunden. Ein ausgewähltes nichtflüchtiges Speicherelement ist der Bitleitung zugeordnet. Eine Bestimmung wird vorgenommen, ob der Abfühltransistor in Reaktion auf die Abfühlspannung an der oberen Platte des Abfühlkondensators leitet. Eine Spannung an der unteren Platte des Abfühlkondensators wird verringert, nachdem bestimmt wurde, ob der Abfühlkondensator in Reaktion auf die Abfühlspannung am Abfühlkondensator leitet. Eine Bestimmung wird vorgenommen, ob der Abfühltransistor in Reaktion auf die Abfühlspannung an der oberen Platte des Abfühlkondensators leitet, nachdem die Spannung an der unteren Platte des Abfühlkondensators verstärkt wurde. Eine Spannung am Source-Anschluss des Abfühltransistors wird erhöht, nachdem bestimmt wurde, ob der Abfühltransistor nach dem Verstärken der Spannung an der unteren Platte leitet. Eine Bestimmung wird vorgenommen, ob der Abfühltransistor in Reaktion auf die Spannung an der oberen Platte des Abfühlkondensators leitet, nachdem die Spannung am Source-Anschluss des Abfühltransistors erhöht wurde. Zustände des ausgewählten nichtflüchtigen Arbeitsspeicherelements werden mit Bezug auf einen ersten Referenzpegel, einen zweiten Referenzpegel und einen dritten Referenzpegel bestimmt, basierend darauf, ob der Abfühltransistor in den obigen Vorgängen leitete.
In einer Ausführungsform ist der erste Referenzpegel im obigen Absatz ein Referenzpegel eines ersten Soft Bits, der zweite Referenzpegel ist ein Referenzpegel eines zweiten Soft Bits und der dritte Referenzpegel ist ein Referenzpegel eines Hard Bits.
Eine Ausführungsform umfasst eine dreidimensionale nichtflüchtige Speichervorrichtung, die eine Vielzahl von Wortleitungsschichten, eine Vielzahl von Isolationsschichten, die sich mit den Wortleitungsschichten in einem Stapel abwechseln, eine Vielzahl von nichtflüchtigen Steuerelementfolgen, eine Vielzahl von Bitleitungen, die den nichtflüchtigen Speicherelementfolgen zugeordnet sind, eine Vielzahl von Abfühlschaltkreisen, die jeweils einen Abfühlknoten und einen mit dem Abfühlknoten verbundenen Abfühltransistor umfassen, und eine Verwaltungsschaltung umfasst. Jede nichtflüchtige Speicherelementfolge umfasst eine Vielzahl von nichtflüchtigen Speicherelementen. Jedes der nichtflüchtigen Speicherelemente ist einer der Vielzahl von Wortleitungen zugeordnet. Die Verwaltungsschaltung steht in Kommunikation mit der Vielzahl von Wortleitungsschichten, der Vielzahl von Bitleitungen, der Vielzahl von Strings und der Vielzahl von Abfühlschaltkreisen. Die Verwaltungsschaltung baut eine Abfühlspannung am Abfühlknoten eines gegebenen Abfühlschaltkreises auf. Der gegebene Abfühlschaltkreis ist einer ersten Bitleitung der Bitleitungen zugeordnet. Die erste Bitleitung ist einem ausgewählten nichtflüchtigen Speicherelement der Vielzahl von nichtflüchtigen Speicherelementen zugeordnet. Die Verwaltungsschaltung bestimmt, ob der Abfühltransistor im gegebenen Abfühlschaltkreis in Reaktion auf die Abfühlspannung am Abfühlknoten leitet. Die Verwaltungsschaltung bestimmt einen Zustand des ausgewählten nichtflüchtigen Arbeitsspeicherelements mit Bezug auf einen ersten Pegel, basierend darauf, ob der Abfühltransistor in Reaktion auf die Abfühlspannung am Abfühlknoten leitet. Die Verwaltungsschaltung modifiziert eine Spannung am Source-Anschluss des Abfühltransistors, nachdem der Zustand mit Bezug auf den ersten Pegel bestimmt wurde. Die Verwaltungsschaltung bestimmt, ob der Abfühltransistor in Reaktion auf die Abfühlspannung am Abfühlknoten leitet, nachdem die Spannung am Source-Anschluss des Abfühltransistors modifiziert wurde. Die Verwaltungsschaltung bestimmt einen Zustand des ausgewählten nichtflüchtigen Arbeitsspeicherelements mit Bezug auf einen zweiten Pegel, basierend darauf, ob der Abfühltransistor in Reaktion auf die Abfühlspannung am Abfühlknoten leitet, nachdem die Spannung am Source-Anschluss des Abfühltransistors modifiziert wurde.
Die vorangegangene detaillierte Beschreibung der Erfindung wurde zu Zwecken der Veranschaulichung und Beschreibung dargelegt. Sie erhebt keinen Anspruch auf Vollständigkeit und soll die Erfindung nicht auf die offenbarte präzise Form beschränken. Viele Modifikationen und Variationen sind angesichts obiger Lehren möglich. Die beschriebenen Ausführungsformen wurden gewählt, um die Grundlagen der Erfindung und ihrer praktischen Anwendung bestmöglich zu erklären, um dadurch Fachleuten auf dem Gebiet der Erfindung zu ermöglichen, die Erfindung für die angedachte Verwendung passend in verschiedenen Ausführungsformen und mit verschiedenen Modifikationen bestmöglich einzusetzen. Es ist vorgesehen, dass der Schutzumfang der Erfindung durch die hier angehängten Patentansprüche definiert wird.

Claims

Verfahren zum Betreiben eines nichtflüchtigen Speichers, wobei das Verfahren Folgendes umfasst: das Aufbauen einer Abfühlspannung an einem Abfühlknoten, der mit einem Abfühltransistor mit einem Source-Anschluss verbunden ist, wobei der Abfühlknoten einem ausgewählten nichtflüchtigen Arbeitsspeicherelement zugeordnet ist (1502); das Bestimmen, ob der Abfühltransistor in Reaktion auf die Abfühlspannung an dem Abfühlknoten leitet (1504); das Bestimmen eines ersten Zustands des ausgewählten nichtflüchtigen Arbeitsspeicherelements in Bezug auf einen ersten Referenzpegel auf Grundlage dessen, ob der Abfühltransistor in Reaktion auf die Abfühlspannung an dem Abfühlknoten leitet (1506); das Modifizieren einer Spannung an dem Source-Anschluss des Abfühltransistors nach Bestimmen des ersten Zustands in Bezug auf den ersten Referenzpegel (1508); das Bestimmen, ob der Abfühltransistor in Reaktion auf die Abfühlspannung an dem Abfühlknoten leitet, nachdem die Spannung an dem Source-Anschluss des Abfühltransistors modifiziert wurde (1510); und das Bestimmen eines zweiten Zustands des ausgewählten nichtflüchtigen Arbeitsspeicherelements in Bezug auf einen zweiten Referenzpegel auf Grundlage dessen, ob der Abfühltransistor in Reaktion auf die Abfühlspannung an dem Abfühlknoten nach dem Modifizieren der Spannung an dem Source-Anschluss des Abfühltransistors leitet (1512).
Verfahren nach Anspruch 1, worin das Aufbauen einer Abfühlspannung an einem Abfühlknoten Folgendes umfasst: das Laden des Abfühlknotens (1702); das Verbinden des Abfühlknotens mit einer Bitleitung, die dem ausgewählten nichtflüchtigen Arbeitsspeicherelement zugeordnet ist (1706); und das Zulassen des Entladens des Abfühlknotens durch einen von der Bitleitung ausgehenden Strom (1708).
Verfahren nach Anspruch 1 oder 2, worin das Modifizieren einer Spannung an dem Source-Anschluss des Abfühltransistors Folgendes umfasst: das Erhöhen einer Spannung an dem Source-Anschluss.
Verfahren nach einem der Ansprüche 1 bis 3, das ferner Folgendes umfasst: das Modifizieren einer Spannung an dem Abfühlknoten nach dem Bestimmen eines Zustands des ausgewählten nichtflüchtigen Arbeitsspeicherelements in Bezug auf den ersten Pegel (2302); das Bestimmen, ob der Abfühltransistor in Reaktion auf die modifizierte Spannung an dem Abfühlknoten leitet (2304); und das Bestimmen eines Zustands des ausgewählten nichtflüchtigen Arbeitsspeicherelements in Bezug auf einen dritten Referenzpegel auf Grundlage dessen, ob der Abfühltransistor in Reaktion auf die modifizierte Spannung an dem Abfühlknoten leitet, wobei das Modifizieren einer Spannung an einem Source-Anschluss des Abfühltransistors durchgeführt wird, nachdem bestimmt wurde, ob der Abfühltransistor in Reaktion auf die modifizierte Spannung an dem Abfühlknoten leitet, wobei der dritte Referenzpegel zwischen dem ersten Referenzpegel und dem zweiten Referenzpegel liegt (2306).
Verfahren nach einem der Ansprüche 1 bis 4, worin der erste Referenzpegel angibt, ob das ausgewählte nichtflüchtige Arbeitsspeicherelement eine Schwellenspannung oberhalb oder unterhalb einer ersten Schwellenspannung aufweist, und der zweite Referenzpegel angibt, ob das ausgewählte nichtflüchtige Arbeitsspeicherelement eine Schwellenspannung oberhalb oder unterhalb einer zweiten Schwellenspannung aufweist.
Verfahren nach einem der Ansprüche 1 bis 5, worin das Aufbauen der Abfühlspannung an dem Abfühlknoten Folgendes umfasst: das Anlegen einer Spannung an eine Wortleitung, die dem ausgewählten nichtflüchtigen Arbeitsspeicherelement zugeordnet ist, und das Zulassen des Entladens des Abfühlknotens durch einen von einer Bitleitung ausgehenden Strom, die dem ausgewählten nichtflüchtigen Arbeitsspeicherelement zugeordnet ist, wobei dieser aus dem Anlegen der Spannung an die Wortleitung resultiert.
Verfahren nach einem der Ansprüche 1 bis 3 oder 5 bis 6, worin der erste Pegel ein Low-Prüfpegel für einen Zustand und der zweite Pegel ein High-Prüfpegel für denselben Zustand ist.
Verfahren nach Anspruch 1, worin der Abfühlknoten einen Abfühlkondensator umfasst, der eine untere und eine obere Platte aufweist, wobei die obere Platte mit einem Gate des Abfühltransistors verbunden ist.
Nichtflüchtige Speichervorrichtung, die Folgendes umfasst: eine Vielzahl nichtflüchtiger Arbeitsspeicherelemente; eine Vielzahl an Bitleitungen (111, BLA0-BLAn, BLB0-BLBn), die der Vielzahl nichtflüchtiger Arbeitsspeicherelemente zugeordnet sind, und eine Verwaltungsschaltung (720, 730, 740, 742, 744), die mit der Vielzahl nichtflüchtiger Arbeitsspeicherelemente und der Vielzahl an Bitleitungen verbunden ist, wobei die Verwaltungsschaltung eine Vielzahl an Abfühlschaltkreisen (870) umfasst, die Folgendes umfasst: eine Ladungsspeichervorrichtung (1416) und einen Abfühltransistor (1414), der mit der Ladungsspeichervorrichtung verbunden ist, wobei die Verwaltungsschaltung eine Abfühlspannung an der Ladungsspeichervorrichtung eines bestimmten Abfühlschaltkreises aufbaut, wobei der bestimmte Abfühlschaltkreis einer ersten der Bitleitungen zugeordnet ist, wobei die erste Bitleitung einem ausgewählten nichtflüchtigen Arbeitsspeicherelement aus der Vielzahl nichtflüchtiger Arbeitsspeicherelemente zugeordnet ist, wobei die Verwaltungsschaltung bestimmt, ob der Abfühltransistor im bestimmten Abfühlschaltkreis in Reaktion auf die Abfühlspannung an der Ladungsspeichervorrichtung leitet, wobei die Verwaltungsschaltung einen Zustand des ausgewählten nichtflüchtigen Arbeitsspeicherelements in Bezug auf einen ersten Referenzpegel auf Grundlage dessen bestimmt, ob der Abfühltransistor in Reaktion auf die Abfühlspannung an der Ladungsspeichervorrichtung leitet, wobei die Verwaltungsschaltung eine Spannung an dem Source-Anschluss des Abfühltransistors nach dem Bestimmen des Zustands in Bezug auf den ersten Referenzpegel modifiziert, wobei die Verwaltungsschaltung bestimmt, ob der Abfühltransistor in Reaktion auf die Abfühlspannung an der Ladungsspeichervorrichtung nach dem Modifizieren der Spannung an dem Source-Anschluss des Abfühltransistors leitet, und wobei die Verwaltungsschaltung einen Zustand des ausgewählten nichtflüchtigen Arbeitsspeicherelements in Bezug auf einen zweiten Referenzpegel auf Grundlage dessen bestimmt, ob der Abfühltransistor in Reaktion auf die Abfühlspannung an der Ladungsspeichervorrichtung nach dem Modifizieren der Spannung an dem Source-Anschluss des Abfühltransistors leitet.
Vorrichtung nach Anspruch 9, worin die Verwaltungsschaltung, die die Ladungsspeichervorrichtung lädt, die Ladungsspeichervorrichtung mit der zugeordneten Bitleitung verbindet und zulässt, dass ein von der zugeordneten Bitleitung ausgehender Strom die Ladungsspeichervorrichtung entlädt, wenn die Abfühlspannung an der Ladungsspeichervorrichtung aufgebaut wird.
Vorrichtung nach Anspruch 9 oder 10, worin die Verwaltungsschaltung eine Spannung an dem Source-Anschluss erhöht, um die Spannung an dem Source-Anschluss zu modifizieren.
Vorrichtung nach einem der Ansprüche 9 bis 11, worin die Verwaltungsschaltung eine Spannung an der Ladungsspeichervorrichtung nach dem Bestimmen eines Zustands des ausgewählten nichtflüchtigen Arbeitsspeicherelements in Bezug auf den ersten Referenzpegel modifiziert, wobei die Verwaltungsschaltung bestimmt, ob der Abfühltransistor in Reaktion auf die modifizierte Spannung an der Ladungsspeichervorrichtung leitet, wobei die Verwaltungsschaltung einen Zustand des ausgewählten nichtflüchtigen Arbeitsspeicherelements in Bezug auf einen dritten Referenzpegel auf Grundlage dessen bestimmt, ob der Abfühltransistor in Reaktion auf die modifizierte Spannung an der Ladungsspeichervorrichtung leitet, wobei die Verwaltungsschaltung die Spannung an dem Source-Anschluss des Abfühltransistors modifiziert, nachdem bestimmt wurde, ob der Abfühltransistor in Reaktion auf die modifizierte Spannung an der Ladungsspeichervorrichtung leitet, und wobei der dritte Referenzpegel zwischen dem ersten Referenzpegel und dem zweiten Referenzpegel liegt.
Vorrichtung nach einem der Ansprüche 9 bis 12, worin die Verwaltungsschaltung ein erstes Ergebnis in Reaktion darauf speichert, ob der Abfühltransistor in Reaktion auf die Abfühlspannung an der Ladungsspeichervorrichtung leitet, wobei das erste Ergebnis anzeigt, ob das ausgewählte nichtflüchtige Arbeitsspeicherelement, das der Bitleitung zugeordnet ist, eine Schwellenspannung oberhalb oder unterhalb einer ersten Zielschwellenspannung aufweist, wobei die Verwaltungsschaltung ein zweites Ergebnis in Reaktion darauf speichert, ob der Abfühltransistor in Reaktion auf die Abfühlspannung an der Ladungsspeichervorrichtung leitet, wobei das zweite Ergebnis anzeigt, ob das ausgewählte nichtflüchtige Arbeitsspeicherelement, das der Bitleitung zugeordnet ist, eine Schwellenspannung oberhalb oder unterhalb einer zweiten Zielschwellenspannung aufweist.
Vorrichtung nach einem der Ansprüche 9 bis 13, worin die Verwaltungsschaltung bei Aufbau der Abfühlspannung an der Ladungsspeichervorrichtung durch die Verwaltungsschaltung eine Spannung an eine dem ausgewählten nichtflüchtigen Arbeitsspeicherelement zugeordnete Wortleitung anlegt und die Verwaltungsschaltung das Entladen der Ladungsspeichervorrichtung durch Strom, der von der Bitleitung ausgeht und aus dem Anlegen der Spannung an die Wortleitung resultiert, zulässt.
Vorrichtung nach einem der Ansprüche 9 bis 14, worin die Vielzahl nichtflüchtiger Arbeitsspeicherelemente Teil einer 3D-Speicheranordnung ist.