DE102018106111A1 - Selektives Boosting von Strom in Speicherkanälen basierend auf einem Datenmuster oder physischen Nicht-Uniformitäten - Google Patents

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Abstract

Es werden Techniken bereitgestellt, um einen Strom in Kanälen der Speicherketten während Erfassungsoperationen basierend auf einem Datenmuster oder einem Muster von physischen Nichtuniformitäten wie z.B. nichtuniformen Kanalbreiten zu boosten. In einem Aspekt werden Erfassungsschaltkreise für Speicherketten modifiziert, die typischerweise Metadaten in einem hohen programmierten Zustand speichern. Ein Bitleitungs-Feststell-Transistor in diesen Erfassungsschaltkreisen kann mit einer relativ niedrigen Schwellwertspannung konfiguriert sein, was in einer relativ hohen Feststellspannung resultiert, was wiederum einen höheren Kettenstrom während der Erfassung bewirkt. Die niedrigere Schwellwertspannung kann durch zumindest eins von einer kürzeren Steuer-Gate-Länge, einer kleineren Oxiddicke, einer kleineren Oxid-dielektrischen Konstante oder einer größeren Source- und/oder Drain-Dotierungskonzentration erreicht werden. In einem anderen Aspekt werden Speicherketten, von denen erwartet wird, dass sie typischerweise hohe Zustandsdaten speichern, mit einem relativ dickeren Kanal und/oder einer größeren Dotierungskonzentration hergestellt.

Description

  • Hintergrund
  • Die vorliegende Technologie betrifft den Betrieb von Speichervorrichtungen.
  • Halbleiterspeichervorrichtungen sind populärer für die Verwendung in verschiedenen elektronischen Vorrichtungen geworden. Zum Beispiel wird nichtflüchtiger Halbleiterspeicher in Mobiltelefonen, Digitalkameras, Personal Digital Assistants, mobilen Berechnungsvorrichtungen, nichtmobilen Berechnungsvorrichtungen und anderen Vorrichtungen verwendet.
  • Ein Ladungs-Speicher-Material wie z.B. ein Floating Gate oder ein Ladungs-Einfang-Material kann in solchen Speichervorrichtungen verwendet werden, um eine Ladung zu speichern, die einen Datenzustand repräsentiert. Ein Ladungseinfangmaterial kann vertikal in einer dreidimensionalen (3D) gestapelten Speicherstruktur oder horizontal in einer zweidimensionalen (2D) Speicherstruktur angeordnet werden. Ein Beispiel einer 3D-Speicherstruktur ist die Bit-Cost-Scalable (BiSC) Architektur, die einen Stapel von alternierenden leitenden und dielektrischen Schichten aufweist.
  • Eine Speichervorrichtung weist Speicherzellen auf, die in Ketten angeordnet werden können, zum Beispiel, wo Auswahl-Gate-Transistoren an den Enden der Kette bereitgestellt werden, um einen Kanal der Kette selektiv mit einer Source-Leitung oder Bitleitung zu verbinden. Darüber hinaus können Erfassungsschaltkreise mit den Bitleitungen zum Erfassen eines Stroms in den Ketten verbunden werden. Jedoch werden verschiedene Herausforderungen präsentiert beim Betreiben solcher Speichervorrichtungen.
  • Figurenliste
  • Gleich-nummerierte Elemente beziehen sich auf gemeinsame Komponenten in den verschiedenen Figuren.
    • 1A ist ein Blockdiagramm einer Beispielspeichervorrichtung.
    • 1B stellt ein Beispiel des Temperatur-erfassenden Schaltkreises 115 aus 1A dar.
    • 2 ist ein Blockdiagramm, das eine Ausführungsform eines Erfassungsblocks 51-53 aus 1A darstellt.
    • 3 stellt eine Konfiguration einer NAND-Kette und Komponenten zum Erfassen dar.
    • 4 stellt eine Stromerfassung basierend auf einer Änderung in der Spannung in einer Beispielimplementierung des Stromerfassungsmoduls 402 in 3 dar.
    • 5 stellt eine Beispielimplementierung des BLC-Transistors 404 aus 3 dar.
    • 6 ist eine perspektivische Ansicht einer Speichervorrichtung 600, die einen Satz von Blöcken in einer Ebene in einer Beispiel-3D-Konfiguration der Speicherstruktur 126 aus 1 aufweist.
    • 7A stellt eine Beispiel-Querschnittsansicht eines Abschnitts eines der Blöcke aus 6 dar.
    • 7B stellt einen Beispieltransistor 500 dar.
    • 8 stellt eine Nahaufnahmeansicht des Bereiches 622 des Stapels aus 7A dar.
    • 9A stellt eine Beispielimplementierung der Speicherstruktur 126 aus 1A dar, die NAND-Ketten in Unter-Blöcken in einer 3D-Konfiguration aufweist.
    • 9B stellt eine perspektivische Ansicht von Unterblöcken SB0-SB3 dar, die konsistent mit 9A ist.
    • 10A stellt eine ursprüngliche Schwellwertverteilung einer Beispiel-Zwei-Pass-Programmierungs-Operation dar, die vier Datenzustände involviert.
    • 10B stellt eine Schwellwertverteilung dar, die sich nach einem ersten Passieren der Beispiel-zwei-Pass-Programmier-Operation aus 10A ergibt.
    • 10C stellt eine Schwellwertverteilung dar, die sich nach einem zweiten Passieren der Beispiel-Zwei-Pass-Programmieroperation aus 10A ergibt.
    • 11A stellt eine ursprüngliche Schwellwertverteilung einer Beispiel-Zwei-Pass-Programmieroperation dar, die acht Datenzustände involviert.
    • 11B stellt eine Schwellwertverteilung dar, die sich nach einem ersten Passieren der Beispiel-Zwei-Pass-Programmieroperation aus 11A ergibt.
    • 11C stellt eine Schwellwertverteilung dar, die sich nach einem zweiten Passieren der Beispiel-Zwei-Pass-Programmieroperation aus 11A ergibt.
    • 12 stellt eine Serie von Programm-Verifikations-Iterationen in einem Beispiel eines Programmier-Passierens für eine untere Datenseite dar, konsistent mit 10B und 11B.
    • 13 stellt eine Serie von Programm-Verifikations-Iterationen in einem Beispiel eines Programmier-Passierens für eine obere Datenseite dar, konsistent mit 10C.
    • 14 stellt eine graphische Darstellung von Beispielwellenformen in einer Leseoperation dar.
    • 15A stellt einen Beispielprozess zum Programmieren von Speicherzellen dar.
    • 15B stellt einen anderen Beispielprozess zum Programmieren von Speicherzellen dar.
    • 15C stellt einen Beispielprozess zum Lesen von Speicherzellen dar.
    • 16A stellt einen Beispielblock von Speicherzellen dar, der einen Nutzerdatenbereich und einen Metadatenbereich aufweist.
    • 16B stellt Speicherketten und jeweilige BLC-Transistoren in dem Beispielblock von Speicherzellen aus 16A dar.
    • 16C stellt eine Beispielsäule einer Speicherkette mit einer Kanalschicht mit einer relativ kleinen Breite dar.
    • 16D stellt eine Beispielsäule einer Speicherkette mit einer Kanalschicht mit einer relativ großen Breite dar.
    • 17A stellt ein Beispiel des Metadatenbereiches aus 16A dar, wobei die Zellen alle in dem gelöschten (1) Zustand vorliegen.
    • 17B stellt ein Beispiel des Metadatenbereiches aus 16A dar, wobei die Zellen alle in dem programmierten Zustand (0) vorliegen.
    • 17C stellt ein Beispiel des Metadatenbereiches aus 16A dar, wobei Bytes von gelöschten Zustandsdaten und programmierten Zustandsdaten in aufeinanderfolgenden Reihen alternieren.
    • 18 stellt einen Satz von Speicherketten in einem Block dar, wobei die Kanalbreiten der Speicherketten gemäß eines Wiederholungsmusters aufgrund von Nicht-Uniformitäten in dem Herstellungsprozess variieren.
    • 19A stellt einen Beispielprozess zum Identifizieren von Speicherketten dar, von denen es wahrscheinlich ist, dass sie Speicherzellen in einem hohen Zustand aufweisen.
    • 19B stellt einen Beispielprozess zum Identifizieren von Speicherketten dar, von denen es wahrscheinlich ist, dass sie einen niedrigen Strom während einer Leseoperation aufweisen.
    • 19C stellt einen Beispielprozess zum Programmieren eines Satzes von Speicherzellen während des Klammerns einer Bitleitungsspannung dar.
  • Detaillierte Beschreibung
  • Eine Speichervorrichtung wird bereitgestellt, in der Strom in Kanälen von Speicherketten basierend auf einem Datenmuster oder physischen Nicht-Uniformitäten wie z.B. nicht-uniformen Kanalbreiten der Speicherketten geboostet wird.
  • In manchen Speichervorrichtungen werden Speicherzellen miteinander verbunden, wie z.B. in NAND-Ketten in einem Block oder Unter-Block. Jede NAND-Kette weist eine Anzahl von Speicherzellen auf, die in Serie zwischen einem oder mehreren Drain-Seiten-SG-Transistoren (SGD-Transistoren), auf einer Drain-Seite der NAND-Kette, die mit einer Bitleitung verbunden ist und einem oder mehreren Source-Seiten-SG-Transistoren (SGS-Transistoren), auf einer Source-Seite der NAND-Kette, die mit einer Source-Leitung verbunden ist, verbunden sind. Ferner können die Speicherzellen mit einer gemeinsamen Steuer-Gate-Leitung (z.B. Wortleitung) angeordnet werden, die als ein Steuer-Gate agiert. Ein Satz von Wortleitungen erstreckt sich von der Source-Seite eines Blockes zu der Drain-Seite eines Blockes. Speicherzellen können genauso in anderen Typen von Ketten und auf andere Arten verbunden werden.
  • In einer 3D-Speicherstruktur können die Speicherzellen in vertikalen Ketten in einem Stapel angeordnet werden, wobei der Stapel alternierende leitende und dielektrische Schichten aufweist. Die leitenden Schichten agieren als Wortleitungen, die mit den Speicherzellen verbunden sind. Die Speicherketten erstrecken sich in Speicherlöchern, die in dem Stapel gebildet sind.
  • Die Speicherzellen können Datenspeicherzellen aufweisen, die geeignet sind, um Nutzerdaten zu speichern und Dummy- oder Nicht-Daten-Speicherzellen aufweisen, die ungeeignet sind, um Nutzerdaten zu speichern. Eine Dummy-Wortleitung ist mit einer Dummy-Speicherzelle verbunden. Eine oder mehrere Dummy-Speicherzellen können an den Drain- und/oder Source-Enden einer Kette von Speicherzellen bereitgestellt werden, um einen allmählichen Übergang in dem Kanal-Spannungs-Gradienten bereitzustellen.
  • Während einer Programmieroperation werden die Speicherzellen gemäß einer Wortleitungsprogrammierreihenfolge programmiert. Zum Beispiel kann das Programmieren bei der Wortleitung an der Source-Seite des Blockes beginnen und zu der Wortleitung an der Drain-Seite des Blockes fortfahren. In einem Zugang wird eine Wortleitung vollständig programmiert, bevor eine nächste Wortleitung programmiert wird. Zum Beispiel wird eine erste Wortleitung WL0 unter Verwendung eines oder mehrerer Programmier-Passier-Vorgänge programmiert, bis das Programmieren beendet ist. Als nächstes wird eine zweite Wortleitung WL1 unter Verwendung einer oder mehrere Programmier-Passier-Vorgänge programmiert, bis das Programmieren beendet ist und so weiter. Ein Programmier-Passier-Vorgang kann einen Satz von zunehmenden Programmierspannungen aufweisen, die auf die Wortleitung in jeweiligen Programmierschleifen oder Programm-Verifikations-Iterationen angewandt werden. Verifikationsoperationen können nach jeder Programmierspannung durchgeführt werden, um zu bestimmen, ob die Speicherzellen das Programmieren beendet haben. Wenn das Programmieren für eine Speicherzelle beendet wird, kann sie von weiterem Programmieren ausgeschlossen werden, während das Programmieren für andere Speicherzellen in nachfolgenden Programmierschleifen fortfährt.
  • Die Speicherzellen können auch gemäß einer Unter-Block-Reihenfolge programmiert werden, wobei Speicherzellen in einem Unter-Block oder einem Abschnitt eines Blockes programmiert werden, bevor Speicherzellen in einem anderen Unter-Block programmiert werden.
  • Jede Speicherzelle kann mit einem Datenzustand gemäß Schreibdaten in einem Programmierbefehl assoziiert sein. Basierend auf ihrem Datenzustand wird eine Speicherzelle entweder in dem gelöschten Zustand bleiben oder zu einem programmierten Datenzustand programmiert werden. Zum Beispiel gibt es in einer Ein-Bit-pro-Zelle-Speichervorrichtung zwei Datenzustände einschließlich dem gelöschten Zustand und dem programmierten Zustand. In einer Zwei-Bit-Pro-Zelle-Speichervorrichtung gibt es vier Datenzustände und drei höhere Datenzustände, die als die A-, B- und C-Datenzustände bezeichnet werden (siehe 10C). In einer Drei-Bit-Pro-Zelle-Speichervorrichtung gibt es acht Datenzustände einschließlich dem gelöschten Zustand Er und sieben höheren Datenzuständen, die als die B-G-Zustände (siehe 11B) bezeichnet werden. In einer Vier-Bit-Pro-Zelle-Speichervorrichtung gibt es sechzehn Datenzustände einschließlich dem gelöschten Zustand und fünfzehn höheren Datenzuständen.
  • Nachdem die Speicherzellen programmiert sind, können die Daten in einer Leseoperation zurückgelesen werden. Eine Leseoperation kann das Anwenden einer Serie von Lesespannungen auf eine Wortleitung, während die Erfassungsschaltung bestimmt, ob Zellen, die mit der Wortleitung verbunden sind, in einem leitenden oder nichtleitenden Zustand sind, involvieren. Wenn eine Zelle in einem nichtleitenden Zustand ist, überschreitet die Schwellwertspannung (Vth) der Speicherzelle die Lesespannung. Die Lesespannungen werden bei Niveaus eingestellt, von denen erwartet wird, dass sie zwischen den Schwellwertspannungsniveaus von angrenzenden Datenzuständen vorliegen.
  • Jedoch ist es während Erfassungsoperationen, die Lese- und Verifikationsoperationen umfassen, schwierig, niedrige Ströme in den Speicherketten zu erfassen. Zum Beispiel gibt es in einer 3D-Speicher-Struktur einen Trend, mehr Schichten zusammen zu stapeln, um die Dichte der Speichervorrichtung zu verbessern. Jedoch erhöht dies die Höhe der Vorrichtung und daher die Länge und den Widerstand des Kanals. Dies resultiert in einem niedrigeren Strom in dem Kanal während Erfassungsoperationen, was das Erfassen schwieriger macht. Der Erfassungsschwellwertstrom, der der minimale Strom ist, der eine Zelle repräsentiert, die in einem leitenden Zustand ist, wird gezwungen, niedriger zu werden, was die Erfassungsoperation anfälliger für verschiedene Arten von Erfassungslärm macht und als ein Ergebnis die Erfassungsgenauigkeit reduziert. Darüber hinaus, wird die Erfassungszeit erhöht, da eine längere Zeit gebraucht wird, um das Erfassen zu stabilisieren und den Erfassungslärm zu minimieren. Dies erhöht die Zeit für eine Lese- oder Verifikations-/Programmieroperation.
  • Es ist wünschenswert, den Kanalstrom und den Schwellwerterfassungsstrom bei einem relativ hohen Niveau aufrechtzuerhalten, um eine Erhöhung in der Dauer der Erfassungsoperationen zu vermeiden. Das Anheben der Bitleitungsvorspannung während des Lese-/Verifikations-Erfassens ist eine Art des Erhöhens des Kanalstroms während einer Erfassungsoperation. Jedoch erhöht dies den Energieverbrauch. Das Aufrechterhalten eines genügend hohen Kanalstroms in sämtlichen Speicherkanälen während Lese-/Verifikationsoperationen für höhere Lese-/Programmier-Geschwindigkeiten während des Minimierens eines Energieverbrauchs ist ein Problem beim Boosten der Gesamtspeicherleistung geworden.
  • Die Techniken, die hierin bereitgestellt werden, adressieren die obigen und andere Themen. Die Techniken halten einen ausreichenden Kanalstrom in sämtlichen Speicherketten während Erfassungsoperationen aufrecht, während der Energieverbrauch minimiert wird. Während der Dauer werden Lärm und Genauigkeit verbessert.
  • Die Techniken erkennen, dass der Erfassungsprozess durch Kanäle mit dem niedrigsten Strom unter sämtlichen der Speicherketten, die erfasst werden, beschränkt ist. Die Techniken halten ein Erfassungsschwellwertniveau und eine Erfassungsgeschwindigkeit durch Verbessern des Kanalstroms in den Speicherketten aufrecht, bei denen es am wahrscheinlichsten ist, dass sie einen niedrigen Strom während der Erfassung aufweisen in der Abwesenheit der korrektiven Maßnahmen, die hierin bereitgestellt werden. In manchen Fällen werden die Niedrigstromspeicherketten bei bestimmten festen physischen Orten in einem Block gefunden. Zum Beispiel kann es auf jeder Wortleitung bestimmte Byte-Orte geben, die verwendet werden, um Metadaten zu speichern. Die Metadaten können z.B. verwendet werden, um eine Information über die Programmierbedingung von Daten in einem Nutzerdatenbereich der Wortleitung bereitzustellen, wie z.B. der Programmier-Lösch-Zyklus-heißen Zählung, einem Programmierzeiteindruck, der die Zeit der letzten Programmierung der Wortleitung angibt, der Programmiertemperatur, die eine Temperatur zu der Zeit der letzten Programmierung der Wortleitung angibt, ein Untere-Seite-Programmier-Flag, das angibt, ob eine untere Seite in die Wortleitung programmiert worden ist und so weiter. Wenn diese Metadaten programmiert werden, werden oftmals die Speicherzellen an derselben Position auf vielen Wortleitungen des Blocks zu demselben Datenzustand programmiert werden (selbes Vth-Niveau). Wenn jener Datenzustand relativ hoch ist, kann der Kanalstrom auf jenen Speicherketten ganz niedrig sein und kann die Leistung im Sinne von Erfassungsdauer, Lärm und Genauigkeit reduzieren.
  • Wenn es für eine kleine Anzahl von Speicher-Ketten wahrscheinlich ist, dass sie einen besonders niedrigen Kanalstrom aufweisen, kann eine höhere Bitleitungsvorspannung während des Erfassens jener Speicherketten bereitgestellt werden. Die Erfassungsschaltkreise können einen Bitleitungs-Feststell-(BLC) Transistor aufweisen, der eine Spannung auf der Bitleitung während des Erfassens einstellt. Die BLC-Transistoren der Erfassungsschaltkreise eines Blockes weisen ihre Steuer-Gates typischerweise miteinander und mit einer gemeinsamen Spannungsquelle verbunden auf. Entsprechend ist es nicht möglich, die Bitleitungsvorspannung für die niedrigen Stromketten zu erhöhen ohne die verbleibenden Ketten zu beeinflussen. Eine Lösung ist, selektiv eine höhere Bitleitungsvorspannung für die niedrigen Stromketten bereitzustellen. Es wird vorgeschlagen, dass die BLC-Transistoren für die niedrigen Stromketten mit einem niedrigeren Vth hergestellt werden. Auf diese Weise wird eine höhere Bitleitungsvorspannung auf die niedrigen Stromketten angewandt, wodurch der Strom erhöht wird, während eine normale Bitleitungsvorspannung immer noch für die Mehrzahl der Speicherketten verwendet werden, kann, um den Energieverbrauch niedrig zu halten. Ein niedrigeres Vth eines BLC-Transistors kann z.B. durch Modifizieren der physischen Konfiguration des Transistors wie hierin diskutiert realisiert werden.
  • In einem Aspekt ist ein Satz von Speicherketten mit jeweiligen Erfassungsschaltkreisen verbunden. Ein erster Satz der Speicherketten weist Metadaten auf, die gegebenenfalls nicht-zufällig sind. In manchen Fällen weisen die Metadaten Zellen auf, die typischerweise in einem hochprogrammierten Datenzustand vorliegen. Speicherketten mit diesen hohen Zustandszellen werden einen relativ niedrigen Strom während der Erfassungsoperationen aufweisen. Zum Kompensieren können die Erfassungsschaltkreise für den zweiten Satz von Speicherketten anders sein als die Erfassungsschaltkreise für den ersten Satz von Speicherketten. In einem Zugang weisen die Erfassungsschaltkreise für den zweiten Satz von Speicherketten einen Bitleitungs-Feststell-Transistor auf, der eine niedrigere Schwellwertspannung aufweist verglichen mit den Erfassungsschaltkreisen für den ersten Satz von Speicherketten. Die niedrigere Schwellwertspannung kann auf verschiedene Arten erreicht werden wie z.B. durch zumindest eins von einer kürzeren Steuer-Gate-Länge, einer kleineren Oxid-Dicke, einer niedrigeren Oxid-dielektrischen Konstante oder einer größeren Source- und/oder Drain-Dotierungs-Konzentration oder lonenimplantierungs-Energie/Portion. Daher können die Erfassungsschaltkreise und die Bitleitungs-Feststell-Transistoren gemäß einem erwarteten Datenmuster in den assoziierten Ketten der Speicherzellen konfiguriert werden.
  • Die niedrigere Schwellwertspannung erlaubt eine höhere Spannung auf der Bitleitung, wenn der Bitleitungs-Feststell-Transistor als ein Source-Follower-Transistor konfiguriert ist. Das heißt, die Source-Spannung ist gleich zu der Gate-Spannung minus der Schwellwert-Spannung als eine Annäherung.
  • In einem anderen Aspekt werden Speicherketten, von denen erwartet wird, dass sie typischerweise hohe Zustandsdaten speichern, mit einem relativ dickeren Kanal und/oder größerer Dotierungskonzentration hergestellt. Daher basiert die Kanaldicke und/oder Dotierungskonzentration auf einem erwarteten Datenmuster in den assoziierten Ketten der Speicherzellen. Ein dickerer Kanal und eine größere Dotierkonzentration resultiert in einem größeren Strom während des Erfassens.
  • In einem anderen Aspekt gibt es ein wiederholtes Muster in der Dicke der Kanalbreiten der Speicherketten aufgrund einer Nicht-Uniformität in dem Herstellungsprozess. Die Bitleitungs-Feststell-Transistoren können gemäß dem Muster konfiguriert werden, so dass Ketten mit einem relativ engen Kanal eine relativ niedrigere Schwellwertspannung aufweisen.
  • In einem anderen Aspekt wird der Ort der hohen Zustandsdaten in verschiedenen Wortleitungen variiert und mit niedrigen Zustandsdaten alterniert, um eine exzessive Anzahl von hohen Zustandszellen zu vermeiden und dadurch den Speicherkettenstrom zu erhöhen.
  • Die obigen und andere Merkmale werden hierin diskutiert.
  • 1A ist ein Blockdiagramm einer Beispielspeichervorrichtung. Die Speichervorrichtung 100 wie z.B. ein nichtflüchtiges Speichersystem kann einen oder mehrere Speicherchips 108 aufweisen. Der Speicherchip 108 weist eine Speicherstruktur 126 von Speicherzellen wie z.B. einen Array von Speicherzellen, eine Steuerschaltung 110 und Lese-/Schreibschaltkreise 128 auf. Die Speicherstruktur 126 ist durch Wortleitungen über einen Reihendekoder 124 und durch Bitleitungen über einen Spaltendekoder 132 adressierbar. Die Lese-/Schreib-Schaltkreise 128 weisen mehrere Erfassungsblöcke 51, 52, ..., 53 (Erfassungsschaltung) auf und erlauben einer Seite von Speicherzellen parallel gelesen oder programmiert zu werden. Typischerweise ist eine Steuereinheit 122 in derselben Speichervorrichtung 100 (z.B. eine entfernbare Speicherkarte) wie der eine oder die mehreren Speicherchips 108 vorliegend. Die Steuereinheit kann getrennt von den Speicherchips sein. Befehle und Daten werden zwischen dem Host 140 und der Steuereinheit 122 über einen Datenbus 122 und zwischen der Steuereinheit und dem einen oder den mehreren Speicherchips 108 über Leitungen 118 transferiert.
  • Die Speicherstruktur kann 2D oder 3D sein. Die Speicherstruktur kann einen oder mehrere Array(s) von Speicherzellen aufweisen einschließlich eines 3D-Arrays. Die Speicherstruktur kann eine monolithische 3D-Speicherstruktur aufweisen, in der mehrere Speicherniveaus oberhalb (und nicht in) eines einzelnen Substrats gebildet sind wie z.B. einem Wafer ohne dazwischenliegende Substrate. Die Speicherstruktur kann jeden Typ von nichtflüchtigem Speicher aufweisen, der monolithisch in einem oder mehreren physischen Niveaus von Arrays von Speicherzellen mit einem aktiven Bereich, der oberhalb eines Silizium-Substrates angeordnet ist, gebildet ist. Die Speicherstruktur kann in einer nichtflüchtigen Speichervorrichtung mit einer Schaltung vorliegen, die mit dem Betrieb der Speicherzellen assoziiert ist, ob die assoziierte Schaltung oberhalb oder innerhalb des Substrates ist.
  • Die Steuerschaltung 110 kooperiert mit den Lese-/Schreibschaltkreisen 128, um Speicheroperationen auf der Speicherstruktur 126 durchzuführen und weist eine Zustandsmaschine 112, einen auf dem Chip befindlichen Adressdekoder 114, einen Temperatur-Erfassungs-Schaltkreis 115 und ein Energiesteuermodul 116 auf. Die Zustandsmaschine 112 stellt eine Chip-Niveau-Steuerung von Speicheroperationen bereit. Ein Speicherbereich 113 kann bereitgestellt werden, z.B. für Betriebsparameter und Software/Code. In einer Ausführungsform ist die Zustandsmaschine durch die Software programmierbar. In anderen Ausführungsformen verwendet die Zustandsmaschine keine Software und ist vollständig in Hardware implementiert (z.B. elektrische Schaltkreise).
  • Der auf dem Chip befindliche Adressdekoder 114 stellt eine Adressschnittstelle zwischen jener, die von dem Host oder eine einer Speichersteuereinheit verwendet wird und der Hardwareadresse, die von den Dekodern 124 und 132 verwendet wird, bereit. Eine Steuerung kann ein Schaltkreis sein, der konfiguriert ist, um eine Position eines Untersatzes von Speicherzellen zu variieren, die Metadaten in verschiedenen Wortleitungen eines Satzes von Wortleitungen zugewiesen sind, wenn eine Temperatur unter einem Schwellwert ist. Siehe z.B. 17C. Siehe 1B für weitere Details eines Temperatur-erfassenden Schaltkreises.
  • Das Energiesteuermodul 116 steuert die Energie und Spannungen, die zu den Wortleitungen, Auswahl-Gate-Leitungen, Bitleitungen und Source-Leitungen während Speicheroperationen geliefert werden. Es kann Treiber für Wortleitungen, SGS- und SGD-Transistoren und Source-Leitungen aufweisen. Die Erfassungsblöcke können Bitleitungstreiber in einem Zugang aufweisen. Ein SGS-Transistor ist ein Auswahl-Gate-Transistor an einem Source-Ende oder einer Source-Seite einer NAND-Kette und ein SGD-Transistor ist ein Auswahl-Gate-Transistor an einem Drain-Ende oder einer Drain-Seite einer NAND-Kette.
  • In einigen Implementierungen können einige der Komponenten kombiniert werden. In verschiedenen Konzipierungen können eine oder mehrere der Komponenten (alleine oder in Kombination), die andere sind als Speicherstruktur 126 als zumindest ein Steuerschaltkreis betrachtet werden, der konfiguriert ist, um die Techniken, die hierin beschrieben sind, durchzuführen, einschließlich der Schritte der Prozesse, die hierin beschrieben sind. Zum Beispiel kann ein Steuerschaltkreis irgendeines von oder eine Kombination von Steuerschaltung 110, Zustandsmaschine 112, Dekodern 114 und 132, Energiesteuermodul 116, Erfassungsblöcken 51, 52, ..., 53, Lese-/Schreibschaltkreisen 128, Steuereinheit 122 und so weiter aufweisen.
  • Die nicht auf dem Chip befindliche Steuereinheit 122 (die in einer Ausführungsform ein elektrischer Schaltkreis ist) kann einen Prozessor 122c, Speichervorrichtungen (Speicher) wie z.B. ROM 122a und RAM 122b und eine Fehler-Korrektur-Code- (ECC) Maschine 245 aufweisen. Die ECC-Maschine kann eine Anzahl von Lesefehlern korrigieren.
  • Eine Speicherschnittstelle 122d kann auch bereitgestellt werden. Die Speicherschnittstelle in Kommunikation mit ROM, RAM und Prozessor ist ein elektrischer Schaltkreis, der eine elektrische Schnittstelle zwischen der Steuereinheit und dem Speicherchip bereitstellt. Zum Beispiel kann die Speicherschnittstelle das Format oder Timing der Signale ändern, einen Puffer bereitstellen, von Ruckeln isolieren, I/O latchen und so weiter. Der Prozessor kann Befehle an die Steuerschaltung 110 (oder jede andere Komponente der Speicherchips) über die Speicherschnittstelle 122d ausgeben.
  • Die Speichervorrichtung weist einen Code wie z.B. einen Satz von Instruktionen auf und der Prozessor ist betreibbar, um den Satz von Instruktionen auszuführen, um die Funktionalität, die hierin beschrieben ist, bereitzustellen. Alternativ oder zusätzlich kann der Prozessor auf Code von einer Speichervorrichtung 126a der Speicherstruktur wie z.B. einem reservierten Bereich von Speicherzellen in einer oder mehrerer Wortleitungen zugreifen.
  • Zum Beispiel kann Code von der Steuereinheit bereitgestellt werden, um auf die Speicherstruktur zuzugreifen wie z.B. für Programmier- Lese- und Löschoperationen. Der Code kann Boot-Code und Steuer-Code (z.B. einen Satz von Instruktionen) aufweisen. Der Boot-Code ist eine Software, die die Steuereinheit während einem Boot- oder Hochfahr-Prozess initialisiert und der Steuereinheit ermöglicht, auf die Speicherstruktur zuzugreifen. Der Code kann von der Steuereinheit verwendet werden, um eine oder mehrere Speicherstrukturen zu steuern. Beim Einschalten nimmt der Prozessor 122c den Boot-Code von dem ROM 122a oder der Speichervorrichtung 126a zur Ausführung und der Boot-Code initialisiert die Systemkomponenten und lädt den Steuer-Code in den Ram 122b. Sobald der Steuer-Code in den RAM geladen ist, wird er von dem Prozessor ausgeführt. Der Steuer-Code weist Treiber auf, um grundlegend Aufgaben durchzuführen wie z.B. Steuern und Zuweisen von Speicher, Priorisieren des Verarbeitens von Instruktionen und Steuern von Input- und Output-Anschlüssen.
  • Allgemein kann der Steuer-Code Instruktionen aufweisen, um die Funktionen, die hierin beschrieben sind, durchzuführen, einschließlich der Schritte der Flussdiagramme, die weiter unten diskutiert werden und die Spannungswellenformen bereitzustellen einschließlich jener, die weiter unten diskutiert werden. Ein Steuer-Schaltkreis kann konfiguriert werden, um die Instruktionen auszuführen, um die Funktionen durchzuführen, die hierin beschrieben sind.
  • In einer Ausführungsform ist der Host eine Berechnungsvorrichtung (z.B. Laptop, Desktop, Smartphone, Tablet, Digitalkamera), die einen oder mehrere Prozessoren, eine oder mehrere Prozessor-lesbare Speichervorrichtungen (RAM, ROM, Flash-Speicher, Festplattenlaufwerk, Solid-State-Speicher) aufweisen, die Prozessor-lesbaren Code (z.B. Software) zum Programmieren des einen oder der mehreren Prozessoren zum Durchführen der Verfahren, die hierin beschrieben sind, speichern. Der Host kann auch zusätzlichen Systemspeicher, eine oder mehrere Input/Output-Schnittstellen und/oder eine oder mehrere Input-/Output-Vorrichtungen in Kommunikation mit dem einen oder mehreren Prozessoren aufweisen.
  • Andere Typen von nichtflüchtigem Speicher zusätzlich zu dem NAND-Flash-Speicher können auch verwendet werden.
  • Halbleiterspeichervorrichtungen weisen flüchtige Speichervorrichtungen wie z.B. Dynamic Random Access Memory- (DRAM) oder Static Random Access Memory- (SRAM) Vorrichtungen, nichtflüchtige Speichervorrichtungen wie z.B. Resistive Random Access Memory (ReRAM), Electrically Erasable programmable Read Only Memory (EEPROM), Flash-Speicher (der auch als ein Untersatz von EEPROM betrachtet werden kann), Ferroelectric Random Access Memory (FRAM) und Magnetoresistive Random Access Memory (MRAM) und andere Halbleiterelemente, die in der Lage sind, Information zu speichern, auf. Jeder Typ von Speichervorrichtung kann verschiedene Konfigurationen aufweisen. Zum Beispiel können Flash-Speicher-Vorrichtungen in einer NAND- oder einer NOR-Konfiguration konfiguriert werden.
  • Die Speichervorrichtungen können aus passiven und/oder aktiven Elementen in sämtlichen Kombinationen gebildet werden. Als nichtbeschränkendes Beispiel weisen passive Halbleiterspeicherelemente ReRAM-Vorrichtungselemente auf, die in einigen Ausführungsformen ein Widerstands-Schaltungs-Speicher-Element wie z.B. ein Anti-Fuse- oder Phasenänderungsmaterial und optional ein Führungselement wie z.B. eine Diode oder einen Transistor aufweisen. Ferner weisen als nichtbeschränkendes Beispiel aktive Halbleiterspeicherelemente EEPROM und Flash-Speicher-Vorrichtungselemente auf, die in einigen Ausführungsformen Elemente aufweisen, die einen Ladungs-Speicher-Bereich enthalten, wie z.B. ein Floating-Gate, leitende Nanopartikel oder ein Ladungsspeicherdielektrisches Material.
  • Mehrere Speicherelemente können konfiguriert werden, so dass sie in Serie verbunden werden oder so dass auf jedes Element individuell zugegriffen werden kann. Als nichtbeschränkendes Beispiel enthalten Flash-Speicher-Vorrichtungen in einer NAND-Konfiguration (NAND-Speicher) typischerweise Speicherelemente, die in Serie verbunden sind. Eine NAND-Kette ist ein Beispiel eines Satzes von in Serie verbundenen Transistoren, die Speicherzellen und SG-Transistoren aufweisen.
  • Ein NAND-Speicher-Array kann konfiguriert werden, so dass der Array aus mehreren Ketten von Speicher zusammengesetzt ist, wobei eine Kette aus mehreren Speicherelementen besteht, die eine einzelne Bitleitung teilen und auf sie als Gruppe zugegriffen wird. Alternativ können Speicherelemente konfiguriert sein, so dass auf jedes Element individuell zugegriffen werden kann, z.B. ein NOR-Speicher-Array. NAND- und NOR-Speicherkonfigurationen sind Beispiele und Speicherelemente können auf andere Weise konfiguriert werden.
  • Die Halbleiterspeicherelemente, die innerhalb und/oder über einem Substrat angeordnet sind, können in zwei oder drei Dimensionen angeordnet werden, wie z.B. einer 2D-Speicherstruktur oder einer 3D-Speicherstruktur.
  • In einer 2D-Speicherstruktur sind die Halbleiterspeicherelemente in einer einzelnen Ebene oder einem einzelnen Speichervorrichtungsniveau angeordnet. Typischerweise werden in einer 2D-Speicherstruktur Speicherelemente in einer Ebene angeordnet (z.B. in einer x-y-Richtungs-Ebene), die sich im Wesentlichen parallel zu einer Hauptoberfläche eines Substrates erstreckt, das die Speicherelemente unterstützt. Das Substrat kann ein Wafer sein, über oder in dem die Schicht der Speicherelemente gebildet ist oder es kann ein Trägersubstrat sein, das an den Speicherelementen befestigt ist, nachdem sie gebildet sind. Als ein nichtbeschränkendes Beispiel kann das Substrat einen Halbleiter wie z.B. Silizium aufweisen.
  • Die Speicherelemente können in dem einzelnen Speichervorrichtungsniveau in einem geordneten Array wie z.B. in einer Mehrzahl von Reihen und/oder Spalten angeordnet werden. Jedoch können die Speicherelemente in nichtregulären oder nichtorthogonalen Konfigurationen angeordnet werden. Die Speicherelemente können jedes zwei oder mehrere Elektroden oder Kontaktleitungen wie z.B. Bitleitungen und Wortleitungen aufweisen.
  • Ein 3D-Speicher-Array ist angeordnet, so dass Speicherelemente mehrere Ebenen oder mehrere Speichervorrichtungsniveaus besetzen, wodurch eine Struktur in drei Dimensionen gebildet wird (d.h. in der x-, y- und z-Richtung, wobei die z-Richtung im Wesentlichen senkrecht und die x- und y-Richtung im Wesentlichen parallel zu der Hauptoberfläche des Substrates ist).
  • Als ein nichtbeschränkendes Beispiel kann eine 3D-Speicherstruktur vertikal als ein Stapel von mehreren 2D-Speichervorrichutngsniveaus angeordnet werden. Als ein anderes nichtbeschränkendes Beispiel kann ein 3D-Speicher-Array als mehrere vertikale Spalten (z.B. Spalten, die sich im Wesentlichen senkrecht zu der Hauptoberfläche des Substrats erstrecken, d.h. in der y-Richtung) angeordnet sein, wobei jede Spalte mehrere Speicherelemente aufweist. Die Spalten können in einer 2D-Konfiguration z.B. einer x-y-Ebene angeordnet werden, was in einer 3D-Anordnung von Speicherelementen resultiert, mit Elementen auf mehreren vertikal gestapelten Speicherebenen. Andere Konfigurationen von Speicherelementen in drei Dimensionen können auch einen 3D-Speicher-Array konstituieren.
  • Als nichtbeschränkendes Beispiel können in einem 3D-NAND-Speicher-Array die Speicherelemente zusammengekoppelt werden, um eine NAND-Kette innerhalb eines einzelnen horizontalen (z.B. x-y-) Speichervorrichtungsniveaus zu bilden. Alternativ können die Speicherelemente zusammengekoppelt werden, um eine vertikale NAND-Kette zu bilden, die mehrere horizontale Speichervorrichtungsniveaus überquert. Andere 3D-Konfigurationen können vorgestellt werden, wobei einige NAND-Ketten Speicherelemente in einem einzelnen Speicherniveau enthalten, während andere Ketten Speicherelemente enthalten, die mehrere Speicherniveaus überspannen. 3D-Speicher-Arrays können auch in einer NOR-Konfiguration und in einer ReRAM-Konfiguration konzipert werden.
  • Typischerweise werden in einem monolithischen 3D-Speicher-Array ein oder mehrere Speicher-Vorrichtungs-Niveaus oberhalb eines einzelnen Substrats gebildet. Optional kann der monolithische 3D-Speicher-Array auch eine oder mehrere Speicherschichten zumindest teilweise innerhalb des einzelnen Substrats aufweisen. Als ein nichtbeschränkendes Beispiel kann das Substrat einen Halbleiter wie z.B. Silizium aufweisen. In einem monolithischen 3D-Array werden die Schichten, die jedes Speichervorrichtungsniveau des Arrays konstituieren, typischerweise auf den Schichten der darunterliegenden Speichervorrichtungsniveaus des Arrays gebildet. Jedoch können Schichten von angrenzenden Speichervorrichtungsniveaus eines monolithischen 3D-Speicher-Arrays geteilt werden oder dazwischenliegende Schichten zwischen Speichervorrichtungsniveaus aufweisen.
  • 2D-Arrays können getrennt gebildet werden und dann zusammengepackt werden, um eine nichtmonolithische Speicherstruktur mit mehreren Speicherschichten zu bilden. Zum Beispiel können nichtmonolithisch gestapelte Speicher durch Bilden von Speicherniveaus auf getrennten Substraten und dann Stapeln der Speicherniveaus übereinander konstruiert werden. Die Substrate können verdünnt oder von den Speicherniveaus vor dem Stapeln entfernt werden, aber da die Speichervorrichtungsniveaus ursprünglich über getrennten Substraten gebildet werden, sind die resultierenden Speicher-Arrays keine monolithischen 3D-Speicher-Arrays. Ferner können mehrere 2D-Speicher-Arrays oder 3D-Speicher-Arrays (monolithisch oder nicht-monolithisch) auf getrennten Chips gebildet und dann zusammengepackt werden, um eine gestapelte-Chip-Speicher-Vorrichtung zu bilden.
  • Eine assoziierte Schaltung wird typischerweise für den Betrieb der Speicherelemente und zur Kommunikation mit den Speicherelementen benötigt. Als nichtbeschränkende Beispiele können Speichervorrichtungen eine Schaltung aufweisen, die zum Steuern und Ansteuern von Speicherelementen verwendet werden, um Funktionen wie z.B. Programmieren und Lesen zu erreichen. Diese assoziierte Schaltung kann auf demselben Substrat vorliegen wie die Speicherelemente und/oder auf einem getrennten Substrat. Zum Beispiel kann eine Steuereinheit für Speicher-Lese-Schreib-Operationen auf einem getrennten Steuereinheit-Chip und/oder auf demselben Substrat wie die Speicherelemente angeordnet sein.
  • Ein Fachmann wird anerkennen, dass diese Technologie nicht auf die 2D- und 3D-Beispielstrukturen beschränkt ist, die beschrieben sind, sondern alle relevanten Speicherstrukturen innerhalb des Geistes und Umfangs der Technologie wie hierin beschrieben und wie von dem Fachmann verstanden abdeckt.
  • 1B stellt ein Beispiel des Temperatur-Erfassungs-Schaltkreises 115 aus 1A dar. Der Schaltkreis weist pMOSFETs 131a, 131b und 134, bipolare Transistoren 133a und 133b und Widerstände R1, R2 und R3 auf. I1, I2 und I3 bezeichnen Ströme. Voutput ist eine Temperatur-basierte Output-Spannung, die auf einem Analog-zu-Digital- (ADC) Converter 129 bereitgestellt wird. Vbg ist eine temperatur-unabhängige Spannung. Ein Spannungs-Niveau-Erzeugungs-Schaltkreis 135 verwendet Vbg, um eine Anzahl von Spannungsniveaus einzustellen. Zum Beispiel kann eine Referenzspannung in mehrere Niveaus durch einen Widerstands-Dividierer-Schaltkreis herunterdividiert werden.
  • Der ADV vergleicht Voutput mit den Spannungsniveaus und wählt ein nächstes Zusammenpassen unter den Spannungsniveaus aus, wodurch ein entsprechender Digitalwert (VTemp) an den Prozessor ausgegeben wird. Dies sind Daten, die eine Temperatur der Speichervorrichtung angeben. Der ROM fusioniert 123 Speicherdaten, die das zusammenpassende Spannungsniveau in einem Zugang mit einer Temperatur korrelieren. Der Prozessor verwendet dann die Temperatur, um Temperatur-basierte Parameter in der Speichervorrichtung einzustellen.
  • Vbg wird durch Hinzufügen der Basis-Emitter-Spannung (Vbe) über dem Transistor 131b und dem Spannungsabfall über dem Widerstand R2 erhalten. Der bipolare Transistor 133a weist einen größeren Bereich (um einen Faktor N) als der Transistor 133b auf. Die PMOS-Transistoren 131a und 131b sind gleich in der Größe und werden in einer derzeitigen Spiegelkonfiguration angeordnet, so dass die Ströme I1 und I2 im Wesentlichen gleich sind. Wir haben Vbg=Vbe+R2×I2 und I1=Ve/R1, so dass I2=Ve/R1. Als ein Ergebnis Vbg=Vbe+R2xkt In(N)/R1xq, wobei T die Temperatur ist, k die Boltzmann-Konstante ist und y eine Einheit der elektrischen Ladung ist. Die Source des Transistors 134 ist mit einer Versorgungsspannung Vdd verbunden und der Knoten zwischen dem Drain des Transistors und dem R3 des Widerstands ist die Output-Spannung Voutput. Das Gate des Transistors 134 ist mit demselben Terminal wie die Gates der Transstores 131a und 131b verbunden und der Strom durch den Transistor 134 spiegelt den Strom durch die Transistoren 131a und 131b.
  • 2 ist ein Blockdiagramm, das eine Ausführungsform eines Erfassungsblocks 51-53 aus 1A darstellt. Ein individueller Erfassungsblock 51 ist in einen oder mehrere Kernabschnitte, die als Erfassungsmodule 180 oder Erfassungsverstärker bezeichnet werden und einen gemeinsamen Abschnitt, der als Verwaltungsschaltkreis 190 bezeichnet wird, partitioniert. In einer Ausführungsform wird es ein getrenntes Erfassungsmodul 180 für jede Bitleitung und einen gemeinsamen Verwaltungsschaltkreis 190 für einen Satz von mehreren, z.B. vier oder acht Erfassungsmodulen 180 geben. Jedes der Erfassungsmodule in einer Gruppe kommuniziert mit dem assoziierten Verwaltungsschaltkreis über einen Datenbus 172. Daher gibt es einen oder mehrere Verwaltungsschaltkreise, die mit den Erfassungsmodulen eines Satzes von Speicherelementen kommunizieren.
  • Das Erfassungsmodul 180 weist eine Erfassungsschaltung 170 auf, die das Erfassen durch Bestimmen, ob ein Leistungsstrom in einer verbundenen Bitleitung oberhalb oder unterhalb eines vorbestimmten Schwellwertniveaus ist, durchführt. Das Erfassungsmodul 180 weist auch einen Bitleitungs-Latch 182 auf, der verwendet wird, um eine Spannungsbedingung auf der verbundenen Bitleitung einzustellen. Zum Beispiel wird ein vorbestimmter Zustand, der in dem Bitleitungs-Latch 182 gelatcht ist, darin resultieren, dass die verbundene Bitleitung zu einer Zustands-bestimmenden Programmiersperre (z.B. 1,5-3V) gezogen wird. Als ein Beispiel kann ein Flag=0 das Programmieren sperren, während das Flag=1 nicht das Programmieren sperrt.
  • Der Verwaltungsschaltkreis 190 weist einen Prozessor 192, vier Beispielsätze von Daten-Latches 194-197 und eine I/O-Schnittstelle 196 auf, die zwischen den Satz von Daten-Latches 194 und den Daten-Bus 120 gekoppelt ist. Ein Satz von Daten-Latches kann für jedes Erfassungsmodul bereitgestellt werden und Daten-Latches, die durch LDL und UDL identifiziert werden, können für jeden Satz bereitgestellt werden. In manchen Fällen können zusätzliche Daten-Latches verwendet werden. LDL speichert ein Bit für eine niedrigere Datenseite und UDL speichert ein Bit für eine obere Datenseite. Dies ist in einer Vier-Niveau- oder Zwei-Bits-pro-Speicherelement-Speichervorrichtung. Ein zusätzliches Daten-Latch pro Bitleitung kann für jedes zusätzliche Daten-Bit pro Speichereinheit bereitgestellt werden.
  • Der Prozessor 192 führt Berechnungen durch, wie z.B. die Daten in dem erfassten Speicherelement zu bestimmen und die bestimmten Daten in dem Satz von Daten-Lachtes zu speichern. Jeder Satz von Daten-Latches 194-197 wird verwendet, um Daten-Bits zu speichern, die von dem Prozessor 192 während einer Leseoperation bestimmt werden und um Daten-Bits zu speichern, die von dem Datenbus 120 während einer Programmieroperation importiert werden, die Schreibdaten repräsentiert, die dafür gedacht sind, um in den Speicher programmiert zu werden. Die I/O-Schnittstelle 196 stellt eine Schnittstelle zwischen den Daten-Latches 194-197 und dem Datenbus 120 bereit.
  • Während des Lesens ist der Betrieb des Systems unter der Steuerung der Zustandsmaschine 112, die die Versorgung von verschiedenen Steuer-Gate-Spannungen an das adressierte Speicherelement steuert. Während sie durch die verschiedenen vordefinierten Steuer-Gate-Spannungen schreitet, die den verschiedenen Speicherzuständen entsprechen, die durch den Speicher unterstützt werden, kann das Erfassungsmodul 180 bei einer dieser Spannungen stolpern und ein entsprechender Output wird von dem Erfassungsmodul 180 gegenüber dem Prozessor 192 über den Bus 182 bereitgestellt. An dem Punkt bestimmt der Prozessor 192 den resultierenden Speicherzustand durch Betrachtung der Stolper-Ereignis(se) des Erfassungsmoduls und der Information über die angewandte Steuer-Gate-Spannung von der Zustandsmaschine über die Inputleitungen 193. Dann berechnet sie ein binäres Kodieren für den Speicherzustand und speichert die resultierenden Datenbits in Daten-Latches 194-197. In einer anderen Ausführungsform des Verwaltungsschaltkreises 190 dient der Bitleitungs-Latch 182 der doppelten Pflicht, sowohl als ein Latch zum Latchen des Outputs des Erfassungsmoduls 180 als auch als ein Bitleitungs-Latch wie oben beschrieben.
  • Manche Implementierungen können mehrere Prozessoren 192 aufweisen. In einer Ausführungsform wird jeder Prozessor 192 eine Output-Leitung (nicht dargestellt) derart aufweisen, dass jede der Output-Leitungen mit einer Wired-OR-Leitung zusammen verbunden ist. In manchen Ausführungsformen werden die Output-Leitungen invertiert, bevor sie mit der Wired-OR-Leitung verbunden werden. Diese Konfiguration ermöglicht eine schnelle Bestimmung während des Programmierverifikationsprozesses davon, wenn der Programmierprozess beendet worden ist, wobei die Zustandsmaschine, die das Wired-OR empfängt, bestimmen kann, wenn sämtliche der Bits, die programmiert werden, das gewünschte Niveau erreicht haben. Zum Beispiel wird, wenn jedes Bit sein gewünschtes Niveau erreicht hat, eine logische Null für das Bit an die Wired-OR-Leitung gesendet (oder eine Daten-Eins wird invertiert). Wenn sämtliche der Bits eine Daten-0 ausgeben (oder eine Daten-Eins, die invertiert ist), dann kann die Zustandsmaschine den Programmierprozess beenden. Weil jeder Prozessor mit acht Erfassungsmodulen kommuniziert, benötigt die Zustandsmaschine das Lesen der Wired-OR-Leitung acht mal oder Logik wird zu dem Prozessor 192 hinzugefügt, um die Ergebnisse der assoziierten Bitleitungen derart zu akkumulieren, dass die Zustandsmaschine nur die Wired-OR-Leitung einmal lesen muss. Ähnlich kann die globale Zustandsmaschine durch korrektes Auswählen der logischen Niveaus erfassen, wenn das erste Bit seinen Zustand ändert und die Algorithmen entsprechend ändern.
  • Während Programmier- oder Verifikationsoperationen werden die Daten, die programmiert werden sollen (Schreibdaten) in dem Satz von Daten-Latches 194-197 von dem Datenbus 120 in den LDL- und UDL- Latches in einer Zwei-Bit-pro-Speicherelement-Implementierung gespeichert. In einer Drei-Bit-pro-Speicherelement-Implementierung kann ein zusätzliches Daten-Latch verwendet werden. Die Programmieroperation unter der Steuerung der Zustandsmaschine umfasst eine Serie von Programmierspannungspulsen, die auf die Steuer-Gates der adressierten Speicherelemente angewandt werden. Jeder Programmierpuls wird von einem Zurücklesen (Verifizieren) gefolgt, um zu bestimmen, ob das Speicherelement zu dem gewünschten Speicherzustand programmiert worden ist. In manchen Fällen beobachtet der Prozessor 192 den Zurücklesespeicherzustand relativ zu dem gewünschten Speicherzustand. Wenn die beiden in Übereinstimmung ist, stellt der Prozessor 192 den Bitleitungs-Latch 182 ein, um zu bewirken, dass die Bitleitung zu einem Zustand gezogen wird, der eine Programmsperre bezeichnet. Dies sperrt das Speicherelement, das mit der Bitleitung gekoppelt ist, von weiterer Programmierung, auch wenn Programmierpulse auf ihrem Steuer-Gate erscheinen. In anderen Ausführungsformen lädt der Prozessor ursprünglich den Bitleitungs-Latch 182 und die Erfassungsschaltung stellt ihn auf einen Sperrwert ein während des Verifikationsprozesses.
  • Jeder Satz von Daten-Latches 194-197 kann als ein Stapel von Daten-Latches für jedes Erfassungsmodul implementiert werden. In einer Ausführungsform gibt es drei Daten-Latches pro Erfassungsmodul 180. In einigen Implementierungen werden die Daten-Latches als ein Schieberegister implementiert, so dass die parallelen Daten, die darin gespeichert sind, in serielle Daten für den Datenbus 120 konvertiert werden und umgekehrt. Sämtliche der Daten-Latches, die dem Lese-/Schreibblock der Speicherelemente entsprechen, können zusammen verbunden werden, um ein Blockschieberegister zu bilden, so dass ein Block von Daten durch seriellen Transfer eingegeben oder ausgegeben werden kann. Insbesondere wird das Modul von Lese-/Schreibmodulen angepasst, so dass jedes von seinem Satz von Daten-Latches Daten in oder heraus aus dem Datenbus in Sequenz schieben wird, als ob sie Teil eines Schieberegisters für den gesamten Lese-/Schreibblock sind.
  • Die Daten-Latches identifizieren, wenn ein assoziiertes Speicherelement bestimmte Trassenpfähle in einer Programmieroperation erreicht hat. Zum Beispiel können Latches identifizieren, dass ein Vth eines Speicherelements unter einem bestimmten Verifikationsniveau ist. Die Daten-Latches geben an, ob ein Speicherelement derzeit ein oder mehrere Bits von einer Datenseite speichert. Zum Beispiel können die LDL-Latches verwendet werden, um eine untere Datenseite zu speichern. Ein LDL-Latch wird geschnippt (z.B. von 0 zu 1), wenn ein unteres Seiten-Bit in einem assoziierten Speicherelement gespeichert wird. Ein UDL-Latch wird geschnippt, wenn ein oberes Seiten-Bit in einem assoziierten Speicherelement gespeichert wird. Dies tritt auf, wenn ein assoziiertes Speicherelement das Programmieren beendet, z.B. wenn sein Vth ein Target-Verifikations-Niveau wie z.B. Vva, VvB oder VvC überschreitet.
  • 3 stellt eine Konfiguration einer NAND-Kette und Komponenten zum Erfassen dar. In einer Implementierung werden Erfassungsschaltkreise 400 in dem Erfassungsblock 51 aus 1A bereitgestellt und eine Steuerung 408 wird durch die Steuerschaltung 110 aus 1A bereitgestellt. In einem vereinfachten Beispiel weist eine NAND-Kette 412 vier Speicherelemente auf, die in Kommunikation mit den Wortleitungen WL0, WL1, WL2 und WL3 sind. In der Praxis können zusätzliche Speicherelemente und Wortleitungen verwendet werden. Ferner werden zusätzliche NAND-Ketten typischerweise angrenzend zu einander in einem Block oder einem anderen Satz von nichtflüchtigen Speicherelementen angeordnet. Die Speicherelemente sind mit einem p-Quell-Bereich eines Substrates gekoppelt. Eine Bitleitung 410 mit einer Spannung Vbl wird zusätzlich zu dem Erfassungsschaltkreis 400 dargestellt. Insbesondere ist ein BLS- (Bitleitungserfassungs-)Transistor 406 mit der Bitleitung 410 gekoppelt. Der BLS-Transistor 406 ist ein hoher Spannungstransistor und wird in Reaktion auf eine Steuerung 408 während Erfassungsoperationen geöffnet. Ein BLC-(Bitleitungsfeststell-) Transistor 404 ist ein Niederspannungstransistor, der in Reaktion auf die Steuerung 408 geöffnet wird, um der Bitleitung zu erlauben, mit einem Stromerfassungsmodul 402 zu kommunizieren. Während einer Erfassungsoperation wie z.B. einer Lese- oder Verifikationsoperation tritt eine Vor-Ladungs-Operation auf, in der ein Kondensator in dem Stromerfassungsmodul 402 geladen wird. Der BLC-Transistor 404 kann geöffnet werden, um das Vor-Laden zu erlauben. Auch wird während der Erfassungsoperation eine Verifikationsspannung auf eine Wortleitung von einem oder mehreren Speicherelementen angewandt, die in die Operation involviert sind.
  • Wie am Anfang erwähnt kann der BLC-Transistor anders in den Erfassungsschaltkreisen von verschiedenen Speicherketten basierend auf z.B. einem erwarteten Datenmuster und/oder einem Muster von Nicht-Uniformitäten in dem Herstellungsprozess für die Speichervorrichtung konfiguriert werden.
  • An der Drain-Seite der NAND-Kette 412 wird der BLC-Transistor 406 eingeschaltet, z.B. leitend gemacht oder geöffnet. Zusätzlich wird eine Spannung Vbls auf den BLC-Transistor 404 angewandt, um ihn leitend zu machen. Die Bitleitungsspannung Vbl wird basierend auf der Steuer-Gate-Spannung Vblc minus Vth der BLC-Transistors eingestellt oder festgestellt. Die Bitleitung wird mit dem Source-Terminal des BLC-Transistors verbunden und der BLC-Transistor arbeitet in einer Source-Nachfolger-Konfiguration.
  • Der vorgeladene Kondensator in dem derzeitigen Erfassungsmodul 402 entlädt sich durch die Bitleitung und in die Source, so dass die Source als eine Stromsenke fungiert. Der vorgeladene Kondensator an dem Drain der NAND-Kette kann auf ein Potential vorgeladen werden, das ein Potential der Source überschreitet, so dass ein Strom durch das ausgewählte nichtflüchtige Speicherelement fließt und sich in die Source versenkt, wenn das ausgewählte Speicherelement in dem leitenden Zustand ist.
  • Der vorgeladene Kondensator entlädt sich nicht merklich, wenn das Speicherelement in einem nichtleitenden Zustand ist. Nach einer Entladezeitdauer können resultierende Daten zu einem Verwaltungs-/Steuer-Schaltkreis transferiert werden, um das Programmieren und Steuern des Programmierens jedes Speicherelements zu beobachten und zu steuern.
  • Insbesondere, wenn das ausgewählte Speicherelement in einem leitenden Zustand ist aufgrund der Anwendung von Vcgr, wird ein relativ hoher Strom fließen. Wenn das ausgewählte Speicherelement in einem nichtleitenden Zustand ist, wird kein oder ein relativ kleiner Strom fließen. Das Stromerfassungsmodul 402 kann den Zell-/Speicherelementstrom icell erfassen. In einem möglichen Zugang bestimmt das Stromerfassungsmodul einen Spannungsabfall, der mit einem festen Stromfluss durch die Beziehung ΔV=i•t/C verbunden ist, wobei ΔV der Spannungsabfall ist, i der feste Strom ist, t eine Entladungszeitdauer ist und C die Kapazität des Vorladungs-Kondensators in dem Stromerfassungsmodul ist. Siehe auch 4, die die Stromerfassung basierend auf einer Änderung in de Spannung in einer Beispielimplementierung des Stromerfassungsmoduls 402 in 3 darstellt. Ein größerer Spannungsabfall repräsentiert einen höheren Strom. An dem Ende einer gegebenen Entladezeitdauer kann, da i und C fest sind, ΔV für einen gegebenen Strom bestimmt werden. In einem Zugang wird ein PMOS-Transistor verwendet, um ein Niveau von ΔV relativ zu einem Demarkationswert zu bestimmen. In einem anderen möglichen Zugang dient ein Zellstromdiskriminator als ein Diskriminator oder Komparator von derzeitigen Niveaus durch das Bestimmen, ob der Leitungsstrom höher oder niedriger ist als ein gegebener Demarkationsstrom.
  • Die Spannungserfassung schließt im Gegensatz dazu nicht das Erfassen eines Spannungsabfalls mit ein, der mit einem festen Strom verbunden ist. Anstelle dessen schließt die Spannungserfassung das Bestimmen mit ein, ob eine Ladungsteilung zwischen einem Kondensator in einem Spannungserfassungsmodul und einer Kapazität der Bitleitung auftritt. Der Strom ist nicht fest oder konstant während der Erfassung. Wenig oder keine Ladungsteilung tritt auf, wenn das ausgewählte Speicherelement leitend ist, in welchem Fall die Spannung des Kondensators in dem Spannungserfassungsmodul nicht signifikant abfällt. Die Ladungsteilung tritt auf, wenn das ausgewählte Speicherelement nichtleitend ist, in welchem Fall die Spannung des Kondensators in dem Spannungserfassungsmodul signifikant abfällt.
  • Das derzeitige Erfassungsmodul 402 kann daher bestimmen, ob das ausgewählte Speicherelement in einem leitenden oder nichtleitenden Zustand durch das Niveau des Stromes ist. Allgemein wird ein höherer Strom fließen, wenn das ausgewählte Speicherelement in einem leitenden Zustand ist und ein niedriger Strom wird fließen, wenn das ausgewählte Speicherelement in einem nichtleitenden Zustand ist. Eine Schwellwertspannung des ausgewählten Speicherelements ist oberhalb oder unterhalb eines Vergleichsniveaus, wie z.B. ein Verifikationsniveau oder ein Leseniveau, wenn es in einem nichtleitenden Zustand oder einem leitenden Zustand ist.
  • 5 stellt eine Beispielimplementierung des BLC-Transistors 404 aus 3 dar. Der Transistor kann z.B. ein n-MOSFET sein. Der Transistor weist ein leicht dotiertes p-Typ-Substrat 510 mit einem Source-Terminal 511 und einem Drain-Terminal auf, die schwer n-Typdotiert sind. Es werden metallisierte Kontakte 517 und 513 in einer Oxidschicht 514 bereitgestellt. Die Substratoberfläche ist mit einem dünnen Oxidfilm abgedeckt. Die Gate-Elektrode 515 ist oberhalb der isolierenden Oxid-Schicht und die Körper-Elektrode 516 in dem obigen Diagramm stellt eine Gegenelektrode zu dem Gate bereit. Der dünne Oxidfilm kann z.B. Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4) oder Silitiumoxynitrid (Si2N2O) enthalten.
  • Wie erwähnt, ist die Bitleitungsspannung gleich zu der Spannung an dem Source-Terminal 511. Diese Spannung ist wiederum gleich zu der Steuer-Gate-Spannung minus der Schwellwertspannung (Vth) des Transistors. Um die Bitleitungsspannung zu erhöhen, kann Vth gesenkt werden. Zumindest eine von einer kürzeren Steuer-Gate-Länge (L1), einer kleineren Oxid-Dicke (L2), einer niedrigeren dielektrischen Konstante (für die Oxidschicht 514) oder eine größeren Source- und/oder Drain-Dotier-Konzentration sind mit einem reduzierten Vth assoziiert.
  • Die Steuer-Gate-Länge kann während des Herstellungsprozesses der Speichervorrichtung unter Verwendung geeigneter Maskier-, Depositions- und Ätztechniken eingestellt werden. Daher ist ein Zugang zum Kompensieren für einen niedrigen Strom in einer Speicherkette, eine relativ kürzere Steuer-Gate-Länge für die assoziierten BLC-Transistoren in den Erfassungsschaltkreisen bereitzustellen.
  • Die Oxiddicke kann während des Herstellungsprozesses der Speichervorrichtung unter Verwendung geeigneter Maskier-, Depositions- und Ätztechniken eingestellt werden. Daher ist ein Zugang zum Kompensieren für einen niedrigen Strom in einer Speicherkette, eine relativ kleinere Oxiddicke für die assoziierten BLC-Transistoren in den Erfassungsschaltkreisen bereitzustellen.
  • Bezüglich der dielektrischen Konstante der Oxidschicht, wie erwähnt, ist eine untere Oxid-dielektrische Konstatne mit einem reduzierten Vth assoziiert. Daher ist ein Zugang, einen niedrigen Strom in einer Speicherkette zu kompensieren, ein Gate-Oxid in dem BLC-Transistor mit einer relativ kleineren dielektrischen Konstante bereitzustellen. Zum Beispiel kann Siliziumdioxid (SiO2) mit einer dielektrischen Konstante von etwa 3,9 anstelle von Siliziumoxynitrid (SI2N2O) mit einer dielektrischen Konstante von etwa 4,6 verwendet werden.
  • Die Dotierungskonzentration kann während des Herstellungsprozesses der Speichervorrichtung unter Verwendung eines geeigneten Dotierungs-Prozesses z.B. Ionen-Implantierung oder Diffusion eingestellt werden. Die lonen-Implantierung schließt das Beschleunigen geladener Dotierstoffe (Ionen) in einem elektrischen Feld und das Strahlen des Dotierungsstoffes auf einen Wafer mit ein. Die Eindringtiefe kann basierend auf der Spannung eingestellt werden, die verwendet wird, um die Ionen zu beschleunigen. Eine größere Dotierungsstoffkonzentration kann mit einer längeren Zeitdauer der lonenimplantierung assoziiert werden.
  • Die Diffusion schließt den Netztransport von Molekülen aus einem Bereich höherer Konzentration zu einem niedrigerer Konzentration durch zufällige molekulare Bewegung mit ein. Das Resultat der Diffusion ist ein allmähliches Mischen von Materialien. Die Geschwindigkeit des Diffusionsprozesses hängt von mehreren Faktoren ab einschließlich dem Dotierungsstoff, dem Konzentrationsgradienten, der Temperatur, dem Substrat und der kristallographischen Orientierung des Substrats. Die Diffusionsverfahren umfassen eine Diffusion von der Gasphase, einer festen Quelle oder eine flüssigen Quelle. Für eine Diffusion aus der Gasphase wird ein Trägergas wie z.B. Stickstoff oder Argon mit dem gewünschten Dotierstoff in gasförmiger Form angereichert und gegenüber dem Silizium-Wafer bereitgestellt. Phosphor oder Arsen sind Beispieldotierstoffe zum Bereitstellen der n-Typ-Source-/Drain-Bereiche 511 und 512. Eine größere Dotierstoff-Konzentration kann mit einem längeren Diffusionszeitraum, eine höheren Konzentration des Dotierstoffes in dem Trägergas und einer höheren Temperatur assoziiert werden.
  • Daher ist ein Zugang zum Kompensieren eines niedrigen Stromes in einer Speicherkette, eine relativ größere Dotierkonzentration in den- Source- und/oder Drain-Bereichen der assoziierten BLC-Transistoren in den Erfassungsschaltkreisen bereitzustellen.
  • Die obigen Zugänge können genauso gut kombiniert werden.
  • 6 ist eine perspektivische Ansicht einer Speichervorrichtung 600, die einen Satz von Blöcken in einer Ebene in einer Beispiel-3D-Konfiguration der Speicherstruktur 126 aus 1 aufweist. Auf dem Substrat 601 sind Beispielblöcke BLK0, BLK1, BLK2 und BLK3 von Speicherzellen (Speicherelemente) und periphere Bereiche mit einer Schaltung zur Verwendung durch die Blöcke. Der periphere Bereich 604 verläuft entlang einer Kante jedes Blockes, während der periphere Bereich 605 an einem Ende des Satzes von Blöcken vorliegt.
  • Die Schaltung kann Spannungstreiber aufweisen, die mit den Steuer-Gate-Schichten, Bitleitungen und Source-Leitungen der Blöcke verbunden werden können. Das Substrat kann auch eine Schaltung unter den Blöcken tragen, entlang mit einer oder mehreren Metallschichten, die in leitenden Pfaden angeordnet sind, um Signale der Schaltung zu tragen. Die Blöcke werden in einem Zwischenbereich 602 der Speichervorrichtung gebildet. In einem oberen Bereich 603 der Speichervorrichtung sind eine oder mehrere obere Metallschichten in leitenden Pfaden angeordnet, um Signale der Schaltung zu tragen. Jeder Block weist einen gestapelten Bereich von Speicherzellen auf, wobei alternierende Niveaus des Stapels Wortleitungen repräsentieren. In einem möglichen Zugang weist jeder Block gegenüberliegende gestufte Seiten auf, von denen sich vertikale Kontakte aufwärts zu einer oberen Metallschicht erstrecken, um Verbindungen zu leitenden Pfaden zu bilden. Während vier Blöcke als ein Beispiel dargestellt werden, können zwei oder mehr Blöcke verwendet werden, die sich in der x- und/oder y-Richtung erstrecken. Typischerweise ist die Länge der Blöcke viel länger in der x-Richtung als die Breite in der y-Richtung.
  • In einem möglichen Zugang sind die Blöcke in einer Ebene und die Länge der Ebene in der x-Richtung repräsentiert eine Richtung, in der Signalpfade zu Wortleitungen sich in der einen oder mehreren oberen Metallschichten erstrecken (eine Wortleitung oder SGD-Leitungsrichtung) und die Breite der Ebene in der y-Richtung repräsentiert eine Richtung, in der Signalpfade zu Bitleitungen sich in der einen oder mehreren oberen Metallschichten (einer Bitleitungsrichtung) erstrecken. Die z-Richtung repräsentiert eine Höhe der Speichervorrichtung. Die Blöcke können auch in mehreren Ebenen angeordnet sein.
  • 7A stellt eine Beispiel-Querschnittsansicht eines Abschnittes von einem der Blöcke aus 6 dar. Der Block weist einen Stapel 610 von alternierenden leitenden und dielektrischen Schichten auf. Der Block weist leitende Schichten auf, die vertikal voneinander beabstandet sind und die leitenden Schichten weisen Wortleitungen auf, die mit Speicherzellen verbunden sind, und Auswahl-Gate-Leitungen, die mit SGD- und SGS-Transistoren verbunden sind.
  • In diesem Beispiel weisen die leitenden Schichten oder Platten zwei SGD-Schichten, zwei SGS-Schichten und vier Dummy- Wortleitungsschichten (oder Wortleitungen) WLD1, WLD2, WLD3 und WLD4 zusätzlich zu Datenwortleitungsschichten (oder Wortleitungen) WLL0-WLL10 auf. WLD2 ist eine oberste Dummy-Wortleitungsschicht und WLD1 ist eine andere Dummy-Wortleitungsschicht, die unter der obersten Dummy-Wortleitungsschicht und oberhalb der obersten Drain-Seiten-Datenwortleitung WLL10 ist. WLD3 und WLD4 sind Source-Seiten Dummy-Wortleitungsschichten. Die dielektrischen Schichten werden als DL0-DL19 bezeichnet. Ferner sind Bereiche des Stapels, die NAND-Ketten NS1 und NS2 aufweisen, dargestellt. Jede NAND-Kette umfasst ein Speicherloch 618 oder 619, das mit Materialien gefüllt ist, die Speicherzellen angrenzend zu Wortleitungen bilden. Ein Bereich 622 des Stapels wird detaillierter in 8 gezeigt.
  • Der Stapel weist ein Substrat 611 auf. In einem Zugang weist ein Abschnitt der Source-Leitung SL eine n-Typ-Diffusionsschicht 611a in dem Substrat auf, die in Kontakt mit einem Source-Ende jeder Kette von Speicherzellen in einem Block ist. Die n-Typ-Diffusionsschicht 611a ist in einem p-Typ-Quell-Bereich 611b ausgebildet, der wiederum in einem n-Typ-Quellbereich 611c gebildet ist, der wiederum in einem p-Typ-Halbleitersubstrat 611d gebildet ist, in einer möglichen Implementierung. Die n-Typ-Source-Diffusionsschicht kann von sämtlichen der Blöcke in einer Ebene in einem Zugang geteilt werden.
  • NS1 weist ein Source-Ende 613 an einer Unterseite 616b des Stapels 616 oder der Mehrzahl von Wortleitungsschichten und einem Drain-Ende 615 an einer Oberseite 616a des Stapels oder der Mehrzahl von Wortleitungsschichten auf. Lokale Zwischenverbindungen wie z.B. Zwischenverbindung 617 kann periodisch über dem Stapel bereitgestellt werden. Die lokalen Zwischenverbindungen können Metall-gefüllte Schlitze sein, die sich durch den Stapel erstrecken, wie z.B. um die Source-Leitung/das Substrat mit einer Leitung oberhalb des Stapels zu verbinden. Das Metall 617d ist von den Wortleitungsschichten durch ein Isoliermaterial 617c isoliert. Die Schlitze können während der Bildung der Wortleitungen verwendet werden und nachfolgend mit Metall gefüllt werden. Spezifisch kann ein Stapel mit einem Opfermaterial wie z.B. SiN für die Wortleitungsschichten gebildet werden, die mit dielektrischen Schichten wie z.B. Oxid alternieren. Schlitze werden periodisch in dem Stapel herunter zu dem Substrat geätzt, wodurch Abschnitte des Opfermaterials exponiert werden. Ein Ätzmittel wie z.B. heiße Phosphorsäure wird in den Schlitzen deponiert, um das Opfermaterial zu entfernen, wodurch Lücken gebildet werden. Ein Metall wird dann in den Lücken über Schlitze deponiert, wodurch die endgültigen Wortleitungsschichten gebildet werden. Nachfolgend wird das Metall in den Schlitzen weggereinigt und das Isoliermaterial 617c wird entlang der Seitenwände der Schlitze deponiert. Ein Loch wird in die Unterseite der Isolierschicht geätzt. Der Rest der Schlitze wird mit dem Metall 617d gefüllt, das sich durch das Loch zu dem Substrat und hoch zu der Oberseite des Stapels erstreckt, wodurch ein leitende Pfad oder eine lokale Zwischenverbindung von der Unterseite zu der Oberseite des Stapels gebildet wird.
  • Ein Abschnitt einer Bitleitung BL0 wird auch dargestellt. Ein leitendes Kontaktloch verbindet das Drain-Ende jeder Speicherkette mit einer Bitleitung. Zum Beispiel verbindet ein leitendes Kontaktloch 621 das Drain-Ende 615 mit BL0. Die lokale Zwischenverbindung 617 weist eine Oberseite 617a und eine Unterseite 617b auf. Die Unterseite wird durchgeätzt, um einen Kontakt mit dem Substrat bereitzustellen.
  • In einem Zugang weist der Block von Speicherzellen einen Stapel von alternierenden Steuer-Gate- und dielektrischen Schichten auf und die Speicherzellen sind in vertikal sich erstreckenden Speicherlöchern in dem Stapel angeordnet.
  • In einem Zugang weist jeder Block eine terrassierte Kante auf, in der vertikale Zwischenverbindungen, z.B. Säulen oder Pfosten, sich mit jeder Schicht verbinden, einschließlich der SGS-, WL- und SGD-Schichten und sich aufwärts zu horizontalen Pfaden zu Spannungsquellen erstrecken. Siehe 15.
  • Dieses Beispiel weist zwei SGD-Transistoren, zwei Drain-Seiten-Dummy-Speicherzellen, zwei Source-Seiten-Dummy-Speicherzellen und zwei SGS-Transistoren in jeder Kette als ein Beispiel auf. Allgemein können ein oder mehrere SGD-Transistoren und ein oder mehrere SGS-Transistoren in einer Speicherkette bereitgestellt werden.
  • Ein Isolier-Bereich IR kann bereitgestellt werden, um Abschnitte der SGD-Schichten von einander zu trennen, um eine unabhängig angetriebene SGD-Leitung oder einen Schichtabschnitt pro Unterblock bereitzustellen. Der Isolierbereich weist ein isolierendes Material wie z.B. Oxid auf. In einem Beispiel sind die Wortleitungsschichten gemeinsam zu sämtlichen Unterblöcken in einem Block. Die Drain-Seiten-Dummy-Wortleitungsschichten können einen getrennten Abschnitt für jeden Unter-Block aufweisen, von dem ein Abschnitt durch mehrere Unterblöcke eines Blockes geteilt wird, wovon ein Abschnitt durch mehrere Unterblöcke eines Blockes aber weniger als sämtliche der Unterblöcke des Blocks und/oder einen einzelnen Abschnitt geteilt werden, der von sämtlichen Unterblöcken eines Blockes geteilt wird.
  • 7B stellt einen Beispieltransistor 500 dar. Der Transistor weist ein Steuer-Gate CG, einen Drain D, eine Source S und einen Kanal CH auf. Während einer Programmieroperation weist der Transistor eine positive Gate-zu-Kanal-Spannung auf. Während einer Löschoperation weist der Transistor eine positive Kanal-zu-Gate-Spannung auf.
  • 8 stellt eine Nahansicht des Bereiches 622 des Stapels aus 7A dar. Speicherzellen sind bei verschiedenen Niveaus des Stapels an der Kreuzung einer Wortleitungsschicht und eines Speicherloches gebildet. In diesem Beispiel werden SGD-Transistoren 680 und 681 oberhalb von Dummy-Speicherzellen 682 und 683 und einer Datenspeicherzelle MC bereitgestellt. Eine Anzahl von Schichten kann entlang der Seitenwand (SW) des Speicherloches 630 und/oder innerhalb jeder Wortleitungsschicht, z.B. unter Verwendung atomarer Schichtdeposition deponiert werden. Zum Beispiel kann jede Säule 699 oder Spalte, die durch die Materialien innerhalb eines Speicherloches gebildet wird, ein Blockoxid 667, eine Ladungseinfangschicht 663 oder einen Film wie z.B. Siliziumnitrid (Si3N4) oder anderes Nitrid, eine Tunnelschicht 664 (wie z.B. ein Oxid), eine Kanalschicht 665 (z.B. Polysilizium enthaltend) und einen dielektrischen Kern 666 aufweisen. Eine Wortleitungsschicht kann ein Block-Hoch-k-Material 660, eine Metallbarriere 661 und ein leitendes Material 662 wie z.B. Wolfram als ein Steuer-Gate aufweisen. Zum Beispiel werden Steuer-Gates 690, 691, 692, 693 und 694 bereitgestellt. Zusätzliche Säulen sind ähnlich in den verschiedenen Speicherlöchern gebildet. Eine Säule kann einen spaltenförmigen aktiven Bereich (AA) einer NAND-Kette bilden. Die Kanalschicht weist eine Dicke Th auf. Wie hierin erwähnt, kann die Kanaldicke größer für Speicherketten sein, von denen erwartet wird, dass sie hohe Zustandsspeicherzellen in einem Zugang aufweisen. Diese erhöhte Breite stellt einen reduzierten Widerstand und daher einen erhöhten Strom bereit. Siehe 16C und 16D.
  • Die Kanalbreite kann während des Herstellungsprozesses gesteuert werden. In einem Zugang werden Speicherlöcher gebildet und Kanalfilme werden in einem Teil des Stapels deponiert, z.B. assoziiert mit Nutzerdaten, getrennt von der Bildung von Speicherlöchern und der Deposition der Kanalschicht in einem anderen Teil des Stapels, z.B. assoziiert mit Metadaten. Die Deposition der Kanalschicht kann über einen relativ längeren Zeitraum auftreten, um eine relativ dickere Kanalschicht bereitzustellen.
  • Wenn eine Speicherzelle programmiert wird, werden Elektronen in einem Abschnitt der Ladungseinfangschicht gespeichert, die mit der Speicherzelle assoziiert ist. Diese Elektronen werden in die Ladungseinfangschicht von dem Kanal und durch die Tunnelschicht gezogen. Der Vth einer Speicherzelle wird in Proportion zu dem Betrag der gespeicherten Ladung erhöht. Während einer Löschoperation kehren die Elektronen zu dem Kanal zurück.
  • Jedes der Speicherlöcher kann mit einer Mehrzahl von ringförmigen Schichten gefüllt werden, die eine Blockieroxidschicht, eine Ladungseinfangschicht, eine Tunnelschicht und eine Kanalschicht aufweisen. Ein Kernbereich jedes der Speicherlöcher ist mit einem Körpermaterial gefüllt und die Mehrzahl der ringförmigen Schichten ist zwischen dem Kernbereich und der Wortleitung in jedem der Speicherlöcher.
  • Die NAND-Kette kann betrachtet werden, einen Floating-Körperkanal aufzuweisen, weil die Länge des Kanals nicht auf einem Substrat gebildet ist. Ferner wird die NAND-Kette durch eine Mehrzahl von Wortleitungsschichten oberhalb einander in einem Stapel bereitgestellt und getrennt voneinander durch dielektrische Schichten.
  • 9A stellt eine Beispielimplementierung der Speicherstruktur 126 aus 1A dar, die NAND-Ketten in Unter-Blöcken in einer 3D-Konfiguration aufweist. In einem Zugang wird ein Block BLK von Speicherzellen aus einem Stapel von alternierenden leitenden und dielektrischen schichten gebildet. Der Block weist leitende Schichten auf, die vertikal voneinander beabstandet sind und die leitenden Schichten, die vertikal voneinander beabstandet sind, weisen Wortleitungen auf, die mit den Speicherzellen verbunden sind und Auswahl-Gate-Leitungen, die mit SGD- (Drain-Seiten-Auswahl-Gate-) und SGS- (Source-Seiten-Auswahl-Gate)Transistoren verbunden sind. In diesem Beispiel weisen die leitenden Schichten zwei SGD-Schichten, zwei SGS-Schichten und vier Dummy-Wortleitungsschichten (oder Wortleitungen) WLD1, WLD2, WLD3 und WLD 4 zusätzlich zu den Datenwortleitungsschichten (oder Wortleitungen) WLL0-WLL10 auf. Die dielektrischen Schichten werden als DL0-DL19 bezeichnet. Jede NAND-Kette kann in einem Speicherloch in dem Stapel gebildet sein und ist mit Materialien gefüllt sein, die Speicherzellen angrenzend zu den Wortleitungen bilden.
  • Ferner kann jeder Block in Unter-Blöcke unterteilt werden und jeder Unter-Block weist mehrere NAND-Ketten auf, wobei eine Beispiel-NAND-Kette dargestellt ist. Zum Beispiel weisen die Unterblöcke SB0, SB1, SB2 und SB3 mehrere NAND-Ketten 300n, 310n, 320n und 330n auf. Die NAND-Ketten weisen Daten-Wortleitungen, Dummy-Wortleitungen und Auswahl-Gate-Leitungen auf. Jeder Unterblock weist einen Satz von NAND-Ketten auf, die sich in der x-Richtung erstrecken und die eine gemeinsame SGD-Leitung aufweisen. SB0 weist SGD-Leitungen oder SGD-Schichten-Abschnitte 810 und 814 in den SGD0- und SGD1-Schichten auf. SB1 weist SGD-Schichtenabschnitte 811 und 815 in den SGD0- und SGD1-Schichten auf. SB2 weist SGD-Schichtenabschnitte 812 und 816 in den SGD0- und SGD1-Schichten auf. SB3 weist SGD-Schichten-Abschnitte 813 und 817 in den SGD0- und SGD1-Schichten auf. Jede der Datenwortleitungsschichten WLL0 bis WLL10 und der SGS-Schichten SGS0 und SGS1 wird von sämtlichen der Unterblöcke SB0 bis SB3 geteilt.
  • Die NAND-Ketten 300n, 310n, 320n und 330n sind in den Unter-Blöcken SB0, SB1, SB2 und SB3 vorliegend. Das Programmieren des Blockes kann ein Unterblock pro Zeitpunkt auftreten. Innerhalb jedes Unterblocks kann eine Wortleitungsprogrammierreihenfolge befolgt werden, z.B. durch Beginnen bei WL0, die Source-Seiten-Wortleitung und nachfolgende eine Wortleitung zu einem Zeitpunkt bis WLL10, die Drain-Seiten-Wortleitung.
  • Die NAND-Ketten 300n, 310n, 320n und 330n weisen Kanäle 300a, 310a, 320a und 330a auf. Jeder Kanal weist ein Drain-Ende und ein Source-Ende auf. Zum Beispiel weist der Kanal 300a ein Drain-Ende 390 und ein Source-Ende 391 auf.
  • Zusätzlich weist die NAND-Kette 300n SGS-Transistoren 300 und 301, die Dummy-Speicherzellen 302 und 303, die Datenspeicherzellen 304, 305, 306, 307, 308, 309, 310, 311, 312, 313 und 314, die Dummy-Speicher-Zellen 315 und 316 und SGD-Transistoren 317 und 318 auf.
  • Die NAND-Kette 310n weist SGS-Transistoren 320 und 321, die Dummy-Speicherzellen 322 und 323, die Datenspeicherzellen 324, 325, 326, 327, 328, 329, 330, 331, 332, 333 und 334, die Dummy-Speicherzellen 335 und 336 und SGD-Transistoren 337 und 338 auf.
  • NAND-Kette 320n weist SGS-Transistoren 340 und 341, Dummy-Speicherzellen 342 und 343, Datenspeicherzellen 344, 345, 346, 347, 348, 349, 350, 351, 352, 353 und 354, Dummy-Speicherzellen 355 und 356 und SGD-Transistoren 357 und 358 auf.
  • Die NAND-Kette 330n weist SGS-Transistoren 360 und 361, Dummy-Speicherzellen 362 und 363, Datenspeicherzellen 364, 365, 366, 367, 368, 369, 370, 371, 372, 373 und 374, Dummy-Speicherzellen 375 und 376 und SGD-Transistoren 377 und 378 auf.
  • 9B stellt eine perspektivische Ansicht von Unter-Blöcken SB0-SB3 konsistent mit 9A dar. Ein Unterblock ist ein Abschnitt eines Blockes und repräsentiert einen Satz von Speicherketten, die zusammen programmiert sind und die eine gemeinsame SGD-Leitung aufweisen. Auch ist jede Speicherkette in einem Unterblock mit einer anderen Bitleitung in einem Zugang verbunden.
  • Beispielspeicherzellen werden dargestellt, die sich in der x-Richtung entlang von Wortleitungen in jedem Unterblock erstrecken. Jede Speicherzelle wird als ein Kubus der Einfachheit halber dargestellt. SB0 weist NAND-Ketten 300n, 301n, 302n und 303n auf. SB1 weist NAND-Ketten 310n, 311n, 312n und 313n auf. SB2 weist NAND-Ketten 320n, 321n, 322n und 323n auf. SB3 weist NAND-Ketten 330n, 331n, 332n und 333n auf. Bitleitungen werden mit Sätzen von NAND-Ketten verbunden. Zum Beispiel ist eine Bitleitung BL0 mit NAND-Ketten 300n, 310n, 320n und 330n verbunden, eine Bitleitung BL1 ist mit NAND-Ketten 301n, 311n, 321n verbunden, eine Bitleitung BL2 ist mit NAND-Ketten 302n, 312n, 322n und 332n verbunden, eine Bitleitung BL3 ist mit NAND-Ketten303n, 313n, 323n und 333n verbunden. Ein Erfassungsschaltkreis kann mit jeder Bitleitung verbunden werden. Zum Beispiel sind Erfassungsschaltkreise 400, 400a, 400b und 400c mit Bitleitungen BL0, BL1, BL2u und BL3 verbunden. Die NAND-Ketten sind Beispiele von vertikalen Speicherketten, die sich aufwärts von einem Substrat erstrecken.
  • Das Programmieren und Lesen kann für ausgewählte Zellen einer Wortleitung und eines Unterblocks zu einem Zeitpunkt auftreten. Dies erlaubt jeder ausgewählten Zelle, von einer jeweiligen Bitleitung gesteuert zu werden. Zum Beispiel ist ein Beispielsatz 395 von Speicherzellen (einschließlich einer Beispielspeicherzelle 380) im SB0 mit WLL4 verbunden. Ähnlich weisen die Sätze 396, 397 und 398 Datenspeicherzellen in SB1, SB2 und DB3 auf, die mit WLL4 verbunden sind.
  • 10 stellt eine ursprüngliche Schwellwertverteilung einer Beispiel-Zwei-Pass-Programmieroperation dar, die vier Datenzustände mit einschließt. Ursprünglich sind die Zellen alle in dem gelöschten (Er)- Zustand, wie durch die Schwellwertverteilung (Vth) Verteilung 900 repräsentiert. Die vertikale Achse gibt die Anzahl von Zellen an und die horizontale Achse gibt ein Vth an.
  • 10B stellt eine Schwellwertverteilung dar, die nach einem ersten Passiervorgang der Beispiel-Zwei-Pass-Programmieroperation aus 10A resultiert. Basierend auf Schreibdaten wie angegeben werden die Zellen, die in dem Er-Zustand bleiben sollen, oder zu dem A-Zustand programmiert werden sollen, durch die Vth-Verteilung 900 repräsentiert, während Zellen, die zu den B- und C- Zuständen programmiert werden sollen, zu einer Zwischen- (INT) Verteilung 902 programmiert werden. Dieses Programmier-Passieren kann als ein Zwischenpassieren bezeichnet werden, in dem ein Verifikationsniveau von VvINT verwendet wird.
  • 10c stellt eine Schwellwertverteilung dar, die nachdem einem zweiten Passiervorgang der Beispiel-Zwei-Pass-Programmierungsoperation aus 10A resultiert. Basierend auf Schreibdaten wie angegeben werden die Zellen, die in dem Er-Zustand bleiben sollen, durch die Vth-Verteilung 900 repräsentiert. Die Zellen, die zu dem A-Zustand unter Verwendung einer Verifikationsspannung von VvV programmiert werden sollen, werden durch die Verteilung 910 repräsentiert. Die Zellen, die zu den B- und C-Zuständen unter Verwendung von Verifikationsspannungen VvB und VvC programmiert werden sollen, werden durch die Verteilungen 912 und 914 repräsentiert. Jeder Datenzustand repräsentiert zwei Datenbits wie dargestellt. Allgemein kann ein Multi-Pass-Programmier-Prozess dabei helfen, engere Vth-Verteilungen zu erreichen, insbesondere für die höheren Zustände. Lesespannungen VrI, VrB und VrC können zum Lesen der Zustände der Zellen in einer Leseoperation verwendet werden.
  • 11A stellt eine ursprüngliche Schwellwertverteilung einer Beispiel-Zwei-Pass-Programmieroperation dar, die acht Datenzustände involviert. Ursprünglich liegen die Zellen alle in dem gelöschten (Er) Zustand vor, wie er von der Schwellwertverteilung (Vth) Verteilung 1100 repräsentiert wird. Die vertikale Achse gibt die Anzahl von Zellen an und die horizontale Achse gibt ein Vth an.
  • 11B stellt eine Schwellwertverteilung dar, die nach einem ersten Passiervorgang der Beispiel-Zwei-Pass-Programmieroperation aus 11A resultiert. Basierend auf Schreibdaten wie angegeben werden die Zellen, die in dem Er-Zustand bleiben sollen oder zu dem A-, B- und C- Zustand programmiert werden sollen, durch die Vth-Verteilung 1100 repräsentiert, während die Zellen, die zu dem D-, E-, F- und G- Zustand programmiert werden sollen, zu einer Zwischen- (INT) Verteilung 1102 programmiert werden. Dieser Programmier-Passier-Vorgang kann als Zwischen-Passiervorgang bezeichnet werden, in dem ein Verifikationsniveau von VvINT verwendet wird.
  • 11C stellt eine Schwellwertverteilung dar, die nach einem zweiten Passiervorgang der Beispiel-Zwei-Pass-Programmieroperation aus 11A resultiert. Basierend auf den Schreibdaten wie angegeben werden die Zellen, die in dem Er-Zustand bleiben sollen, durch die Vth-Verteilung 1100 repräsentiert. Die Zellen, die zu dem A-, B- und C-Zustand unter Verwendung von Verifikationsspannungen von Vva, VvB und VvC programmiert werden sollen, werden durch die Vth-Verteilungen 1110, 1112 und 1114 repräsentiert. Die Zellen, die zu dem D-, E-, F- und F-Zustand unter Verwendung von Verifikationsspannungen von VvD, VvE, VvF und VvG programmiert werden sollen, werden durch die Vth-Verteilungen 1116, 1118, 1120 und 1122 repräsentiert. Jeder Datenzustand repräsentiert drei Daten-Bits wie angegeben. Die Lesespannungen VrA, VrB und VrC können zum Lesen der Zustände der Zellen in einer Leseoperation verwendet werden.
  • Andere Beispielprogrammieroperationen können zusätzliche Datenzustände und/oder Programmierpassiervorgängen verwenden. Eine Einzel-Pass-Programmieroperation könnte auch verwendet werden.
  • 12 stellt eine Serie von Programm-Verifikations-Iterationen in einem Beispiel eines Programmier-Passiervorgangs für eine untere Datenseiten dar, konsistent mit 10B und 11B. Die horizontale Achse stellt Programm-Verifikations- (PV) Iterationsanzahl oder Zeit dar und die vertikale Achse stellt eine Spannung dar. Der Pulszug 1300 weist eine Serie von Programmierpulsen 1301-1309 auf. Beispielverifikationspulse weisen einen INT-Zustands-Verifikationspuls 1310 (VvINT) auf. Der Pulszug 1300 ist ein Beispiel eines ersten Schrittes von Schritt-weisen zunehmenden Programmierspannungen. Vpgm_init1 ist ein Beispiel eines ursprünglichen Wertes eines ersten Satzes von Schritt-weisen zunehmenden Programmierspannungen.
  • Ein Pulszug weist typischerweise Programmierpulse auf, die schrittweise eine Amplitude in einer oder mehrere Programm-Verifikations-Iterationen eines Programmierpassiervorgangs unter Verwendung einer variierenden Schrittgröße erhöhen. In manchen Fällen erhöhen sich die Programmierpulse in jeder Programmier-Verifikationsiteration nach der ersten. Ein neuer Pulszug kann in jedem Programmierpassiervorgang angewandt werden, beginnend bei einem ursprünglichen Niveau und endend bei einem endgültigen Niveau, das ein maximal erlaubtes Niveau nicht überschreitet. Die ursprünglichen Niveaus können dieselben oder verschiedene in verschiedenen Programmierpassiervorgängen sein. Die endgültigen Niveaus können auch dieselben oder verschiedene in verschiedenen Programmierpassiervorgängen sein. Die Schrittgrö0e kann dieselbe oder anders in den verschiedenen Programmierpassiervorgängen sein. In einigen Fällen wird eine kleinere Schrittgröße in einem endgültigen Programmierpassiervorgang verwendet, um Vth-Verteilungsbreiten zu reduzieren.
  • 13 stellt eine Serie von Programmier-Verifikations-Iterationen in einem Beispiel eines Programmier-Passiervorgangs für eine obere Datenseite dar, konsistent mit 10C. Eine ähnliche Serie von Programmier-Verifikations-Iterationen kann für das Beispiel des Programmierpassiervorgangs aus 11C bereitgestellt werden. Die horizontale Achse stelle eine Programmier-Verifikations-Iterations-Anzahl (PV) dar und die vertikale Achse stellt eine Steuer-Gate- oder Wortleitungsspannung dar. Der Pulszug 1500 weist einer Serie von Programmierpulsen 1501-1515 auf, die auf eine Wortleitung angewandt werden, die für das Programmieren ausgewählt ist. Der Pulszug 1500 ist ein Beispiel von einem zweiten oder dritten Satz von schrittweise zunehmenden Programmierspannungen. Vpgm_init2 ist ein Beispiel eines ursprünglichen Wertes eines dritten Satzes von schrittweise zunehmenden Programmierspannungen. Ein, zwei oder drei Verifikationspulse werden nach jedem Programmierpuls als ein Beispiel bereitgestellt, basierend auf den Target-Datenzuständen, die verifiziert werden. Zum Beispiel können ein oder mehr von einem Beispiel-A-Zustands-Verifikationspuls 1520 (VvA), B-Zustands-Verifikationspuls 1521 (VvB) und C-Zustands-Verifikationspuls 1522 (VvC) in verschiedenen Programmierverifikationsiterationen angewandt werden.
  • 14 stellt eine graphische Darstellung von Beispielwellenformen in einer Leseoperation dar. Eine Leseoperation kann das Lesen einer Anzahl von Datenseiten involvieren - drei Seiten in diesem Beispiel. Eine Steuer-Gate-Lesespannung wird auf eine ausgewählte Wortleitung angewandt, während eine Passier-Spannung, Vpass auf die verbleibenden nicht ausgewählten Wortleitungen angewandt wird. Ein Erfassungsschaltkreis wird dann verwendet um zu bestimmen, ob eine Zelle in einem leitenden Zustand ist. Vpass wird hochgefahren und dann getrennt zurück heruntergefahren während der Lesespannungen jeder der unteren, mittleren und oberen Seiten, wie durch die graphischen Darstellungen 970, 971 und 972 dargestellt. Dieses Beispiel ist für eine Acht-Zustands-Speichervorrichtung, konsistent mit 11C. Das Beispiel kann für weniger Zustände (z.B. vier Zustände und zwei Seiten) oder zusätzliche Zustände (z.B. sechzehn Zustände und vier Seiten) modifiziert werden.
  • Für die erste Seite wird der A- und E- Zustand unter Verwendung einer Lesespannungswellenform 970a mit Spannungen VrA und VrE gelesen. Für die zweite Seite wird der B-, D- und F- Zustand unter Verwendung der Lesespannungswellenform 971a mit Spannungen VrB, VrD und VrF gelesen. Für die dritte Seite wird der C- und G- Zustand unter Verwendung der Lesespannungswellenform 972a mit Spannungen von VrC und VrG gelesen. Optional können die Bitleitung und/oder Source-Leitung in einer Leseoperation aufgeladen werden.
  • 15A stellt einen Beispielprozess für Programmierspeicherzellen dar. Eine Zwei-Pass-Programmieroperation, die konsistent mit 10A-10C und 11A-11C ist, ist dargestellt. Schritt 1530 beginnt dem ersten Passiervorgang einer Programmieroperation. Schritt 1531 wählt eine Wortleitung für das Programmieren aus. Schritt 1532 stellt eine ursprüngliche Programmierspannung (Vpgm) ein. Schritt 1533 umfasst das Anwenden einer Programmierspannung auf die ausgewählte Wortleitung. Passspannungen können auf die nicht ausgewählten und Dummy-Wortleitungen angewandt werden. Schritt 1534 involviert das Durchführen von Verifikationstests, z.B. durch Anwenden von Verifikationsspannungen. Ein Entscheidungsschritt 1535 bestimmt, ob das Programmieren der ausgewählten Wortleitung beendet wird, z.B. ob die Verifikationstests passiert werden. Wenn der Entscheidungsschritt 1535 wahr ist, bestimmt ein Entscheidungsschritt 1537, ob der erste Passiervorgang für alle Wortleitungen durchgeführt wird, z.B. in einem Unterblock oder einem Block. Wenn der Entscheidungsschritt 1537 wahr ist, beginnt Schritt 1538 den zweiten Passiervorgang der Programmieroperation.
  • Wenn Schritt 1535 falsch ist, inkrementiert Schritt 1536 die Programmierspannung und Schritt 1533 beginnt die nächste Programm-Verifikations-Iteration oder Schleife. Wenn Schritt 1537 falsch ist, wählt Schritt 1531 eine andere Wortleitung für das Programmieren aus.
  • In dem zweiten Passiervorgang der Programmieroperation wählt Schritt 1539 eine Wortleitung für das Programmieren aus. Schritt 1540 stellt eine ursprüngliche Programmierspannung (Vpgm) ein. Schritt 1541 umfasst das Anwenden einer Programmierspannung auf die ausgewählte Wortleitung. Die Passspannungen können auf die nicht ausgewählten und die Dummy-Wortleitungen angewandt werden. Schritt 1542 involviert das Durchführen von Verifikationstests. Ein Entscheidungsschritt 1543 bestimmt, ob das Programmieren der ausgewählten Wortleitung beendet wird, z.B. ob die Verifikationstests passiert sind. Wenn der Entscheidungsschritt 1543 wahr ist, bestimmt ein Entscheidungsschritt 1545, ob der zweite Passiervorgang für sämtliche Wortleitungen z.B. in einem Unterblock oder Block durchgeführt wird. Wenn der Entscheidungsschritt 1545 wahr ist, wird die Programmieroperation bei Schritt 1546 beendet.
  • Wenn Schritt 1543 falsch ist, inkrementiert der Schritt 1544 die Programmierspannung und Schritt 1541 beginnt die nächste Programm-Verifikations-Iteration oder Schleife. Wenn Schritt 1545 falsch ist, wählt Schritt 1539 eine andere Wortleitung für das Programmieren aus.
  • Dieser Beispielprozess involviert daher das Programmieren der Speicherzellen jeder Wortleitung in einem Satz von Wortleitungen, eine Wortleitung zu einem Zeitpunkt in einem Programmierpassiervorgang. Sobald der erste Programmierpassiervorgang für alle Wortleitungen beendet ist, programmiert der Prozess die Speicherzellen jeder Wortleitung in dem Satz von Wortleitungen, eine Wortleitung zu einem Zeitpunkt, in einem zweiten Programmierpassiervorgang. In diesem Zugang kann der Metabereich jeder Wortleitung verwendet werden, um anzugeben, ob die Zellen der Wortleitung den ersten Programmierpassiervorgang beendet haben. Allgemein sind die Zellen eines Blockes ursprünglich in dem gelöschten Zustand. Die interne Steuereinheit der Speichervorrichtung kann nachverfolgen, von welcher Wortleitung sie zuletzt programmiert hat. Jedoch verfolgt die Steuereinheit gegebenenfalls nicht nach, ob sie bei dem ersten oder zweiten Programmierpassiervorgang ist. Darüber hinaus kann die Steuereinheit eine Programmieroperation unterbrechen, um andere Aufgaben höherer Priorität durchzuführen und dann das Programmieren fortsetzen.
  • Entsprechend können in einer Ausführungsform einige der Zellen in dem Metadatenbereich programmiert werden, um anzugeben, ob die Wortleitung den ersten Programmierpassiervorgang beendet hat. Zum Beispiel können in dem Acht-Zustands-Beispiel aus 11C die Zellen in dem Metadatenbereich in dem gelöschten Zustand gehalten werden, um anzugeben, dass die Zellen der Wortleitung den ersten Programmierpassiervorgang nicht beendet haben. Dies gibt auch an, dass die Zellen der Wortleitung den zweiten Programmierpassiervorgang nicht beendet haben. Die Zellen in dem Metadatenbereich können zu einem der höheren Zustände programmiert werden, um anzugeben, dass die Zellen der Wortleitung den ersten Programmierpassiervorgang beendet haben. Es ist wünschenswert, einen Datenzustand für dies zu verwenden, der weit von dem gelöschten Zustand entfernt ist, so dass die Daten verlässlich gespeichert werden können, auch wenn die Vth-Verteilungen der Zellen in dem Metadatenbereich sich aufgrund von Störungen, Umweltbedingungen, Defekten und anderen Faktoren signifikant ändern. Zum Beispiel könnte der E-, F- oder G-Zustand verwendet werden, da diese von dem gelöschten Zustand durch mehrere andere Zustände getrennt sind.
  • In einem anderen möglichen Zugang werden die Zellen in dem Metadatenbereich zu einem Mittelbereichzustand wie z.B. dem C- oder D-Zustand programmiert, um anzugeben, dass die Nutzerdatenzellen der Wortleitung den ersten Programmier-Passier-Vorgang beendet haben, aber nicht den zweiten Programmierpassiervorgang und die Zellen in dem Metadatenbereich werden zu einem höheren Zustand wie z.B. dem F- oder G-Zustand programmiert um anzugeben, dass die Nutzerdatenzellen der Wortleitung den zweiten Programmierpassiervorgang beendet haben.
  • In vielen Fällen sind die Zellen eines Blockes in einem Zustand, in dem sie das Programmieren beendet haben. Die Zellen in dem Metadatenbereich werden daher in einem hohen Zustand sein, was potentiell zu einem Niedrigstromproblem in der Abwesenheit von den korrektiven Maßnahmen führt, die hierin bereitgestellt werden.
  • Die Zellen in dem Metadatenbereich können verwendet werden, um sowohl verschiedene andere Typen von Information als auch eine Anzahl von Programmier-Lösch-Zyklen, einen Zeitstempel, der die Zeit des letzten Programmiervorgangs der Wortleitungen angibt und Daten, die eine Temperatur zu dem Zeitpunkt des letzten Programmiervorgangs der Wortleitungen angeben, zu speichern. Der Zeitstempel und die Temperatur können verwendet werden, um einen Leseprozess (z.B. Lesespannungen) für die Wortleitung anzupassen, die einen Datenspeicherverlust bedingt, der zunimmt, wenn die vergangene Zeit seit der letzten Programmieroperation zunimmt. Die Temperatur kann auch ein Faktor beim Einstellen der Lesespannungen sein. Abhängig von dem verwendeten Kodierschema könnten diese Typen von Metadaten auch darin resultieren, dass die Zellen in einem hohen Zustand sind.
  • 15B stellt einen anderen Beispielprozess zum Programmieren von Speicherzellen dar. Eine Zwei-Pass-Programmieroperation, die mit 10A-10C und 11A-11C konsistent ist, ist dargestellt. Schritt 1550 beginnt den ersten Passiervorgang einer Programmieroperation. Schritt 1551 wählt eine Wortleitung zum Programmieren aus. Schritt 1552 stellt eine ursprüngliche Programmierspannung (Vpgm) ein. Schritt 1553 umfasst das Anwenden der Programmierspannung auf die ausgewählte Wortleitung. Schritt 1554 umfasst das Durchführen von Verifikationstests. Ein Entscheidungsschritt 1555 bestimmt, ob die Verifikationstests passiert werden. Wenn der Entscheidungsschritt 1555 wahr ist, beginnt der zweite Passiervorgang der Programmieroperation bei Schritt 1557.
  • Wenn Schritt 1555 falsch ist, inkrementiert Schritt 1556 die Programmierspannung und Schritt 1553 beginnt die nächste Programmier-Verifikationsiteration oder Schleife.
  • In dem zweiten Passiervorgang der Programmieroperation stellt Schritt 1558 eine ursprüngliche Programmierspannung (Vpgm) ein. Schritt 1559 umfasst das Anwenden der Programmierspannung auf die ausgewählte Wortleitung. Schritt 1560 involviert das Durchführen von Verifikationstests. Ein Entscheidungsschritt 1561 bestimmt, ob die Verifikationstests passiert werden. Wenn der Entscheidungsschritt 1561 wahr ist, bestimmt ein Entscheidungsschritt 1563, ob es eine nächste Wortleitung zum Programmieren gibt. Wenn der Entscheidungsschritt 1563 wahr ist, wird eine Wortleitung bei Schritt 1551 ausgewählt. Wenn der Entscheidungsschritt 1563 falsch ist, wird die Programmieroperation bei Schritt 1564 beendet.
  • Wenn Schritt 1561 falsch ist, inkrementiert Schritt 1562 die Programmierspannung und Schritt 1559 beginnt die nächste Programmier-Verifikationsiteration oder Schleife.
  • Dieser Beispielprozess involviert daher das Programmieren der Speicherzellen jeder Wortleitung unter Verwendung eines ersten Programmierpassiervorgangs und dann eines zweiten Programmierpassiervorgangs, bevor das Programmieren einer nächsten Wortleitung begonnen wird.
  • Einige der Zellen in dem Metadatenbereich können programmiert werden, um anzugeben, ob die Wortleitung den ersten Programmierpassiervorgang oder den ersten oder zweiten Programmierpassiervorgang beendet hat, wie vorher diskutiert worden ist.
  • 15C stellt einen Beispielprozess zum Lesen von Speicherzellen dar. Schritt 1570 beginnt eine Leseoperation. Schritt 1571 wählt eine Wortleitung zum Lesen aus. Schritt 1572 umfasst das Anwenden einer Steuer-Gate-Lesespannung auf die ausgewählte Wortleitung. Passierspannungen können auf die nicht ausgewählten und Dummy-Wortleitungen angewandt werden. Schritt 1573 involviert das Erfassen eines leitenden Zustands der ausgewählten Zellen, z.B. ob die Zellen leitend oder nicht-leitend sind. Dies kann unter Verwendung einer Erfassungsschaltung durchgeführt werden, die mit den Speicherketten über Bitleitungen verbunden ist.
  • Ein Entscheidungsschritt 1574 bestimmt, ob das Lesen der ausgewählten Wortleitung beendet wird, z.B. ob sämtliche der Steuer-Gate-Lesespannungen angewandt worden sind. Wenn der Entscheidungsschritt 1574 wahr ist, bestimmt ein Entscheidungsschritt 1576, ob es eine nächste Wortleitung zum Lesen gibt. Wenn der Entscheidungsschritt 1576 falsch ist, wird die Leseoperation bei Schritt 1577 beendet. Wenn der Entscheidungsschritt 1576 wahr ist, wird eine nächste Wortleitung zum Lesen bei Schritt 1571 ausgewählt. Wenn der Entscheidungsschritt 1574 falsch ist, stellt der Schritt 1575 die nächste Steuer-Gate-Lesespannung ein und Schritt 1572 wendet die nächste Steuer-Gate-Lesespannung und andere Spannungen an.
  • 16A stellt einen Beispielblock 1600 von Speicherzellen dar, der einen Nutzerdatenbereich 1601 und einen Metadatenbereich 1602 aufweist. Die Daten werden typischerweise in Einheiten von Seiten angeordnet. Eine Seite ist eine Einheit des Lesens oder Schreibens in der Speichervorrichtung. Eine Seite kann in einem Zugang einen Satz von Zellen aufweisen, der mit einer gemeinsamen Steuerleitung wie z.B. einer Wortleitung verbunden ist. Eine Datenseite kann einen Nutzerdatenabschnitt und einen Hilfs- oder Metadatenabschnitt aufweisen, wie erwähnt. Der Nutzerdatenabschnitt kann ein Bereich sein, der von einer Hostvorrichtung adressierbar ist. In einem Beispiel ist die Länge der Seite 2112 Bytes und weist 2048 Bytes auf, die für Nutzerdaten zugewiesen sind und 64 Bytes, die für Metadaten zugewiesen sind. Die Metadaten können verschiedene Typen von Information aufweisen, wie z.B. Fehlerkorrektur-Code- (ECC)- Daten, die durch Kodieren der assoziierten Nutzerdaten erhalten werden. Ein anderer Typ von Metadaten identifiziert den Programmierpassiervorgang, den die Zellen der assoziierten Wortleitung in einer Mehr-Passiervorgänge-Operation beendet haben.
  • Ein Satz von Erfassungsschaltkreisen 1610 ist mit dem Block assoziiert. Zum Beispiel kann ein jeweiliger Erfassungsschaltkreis mit jeder jeweiligen Speicherkette in dem Block verbunden sein. Der Satz von Erfassungsschaltkreisen kann einen ersten Satz von Erfassungsschaltkreisen 1611 eines ersten Typs (Typ 1), die mit den Zellen in dem Nutzerdatenbereich assoziiert sind und einen zweiten Satz von Erfassungsschaltkreisen 1612 eines zweiten Typs (Typ 2), die mit den Zellen in dem Metadatenbereich assoziiert sind, aufweisen. In einer Ausführungsform weisen die Typ-2-Erfassungsschaltkreise einen BLC-Transistor mit einem kleineren Vth als die BLC-Transistoren der Typ-1-Erfassungsschaltkreise auf, um die Präsenz der hohen Zustandsdaten in dem Metadatenbereich zu kompensieren.
  • Die Nutzerdaten weisen typischerweise zufällige Daten auf. Das heißt, die Nutzerdaten werden relativ einheitlich in den verschiedenen Datenzuständen gespeichert. Die Metadaten können Daten aufweisen, die dazu tendieren, nicht-zufällig zu sein, und bei denen es wahrscheinlich ist, dass sie durch Zellen in hohen Datenzuständen in einigen Situationen repräsentiert werden. Die Speicherketten mit hohen Zustandsmetadaten können einen Untersatz der Speicherketten aufweisen, die den Metadaten zugewiesen sind.
  • 16B stellt Speicherketten und jeweilige BLC-Transistoren in dem Beispielblock der Speicherzellen aus 16A dar. Diese Ansicht stellt Speicherketten 1640-1641 in dem Nutzerdatenbereich 1601 und Speicherketten 1642-1643 in dem Metadatenbereich 1602 dar. Die Speicherketten 1640-1643 weisen Beispielspeicherzellen 1644-1647 dar.
  • Die Typ-1-Erfassungsschaltkreise 1611 weisen BLC-Transistoren 1613-1614 in einem ersten Satz von Transistoren 1615 und in den Erfassungsschaltkreisen 1613a-1614a auf. Die BLC-Transistoren 1613-1614 weisen Steuer-Gates 1613-1614 und Source-Terminals 1613s-1614s auf, die mit den Speicherketten 1640-1641 über Bitleitungen 1613b-1614b verbunden sind. Die Typ-2-Erfassungsschaltkreise 1612 weisen BLC-Transistoren 1616-1617 in einem zweiten Satz von Transistoren 1619 in den Erfassungsschaltkreisen 1616a-1617a auf. Die BLC-Transistoren 1616-1617 weisen Steuer-Gates 1616g-1617g und Source-Terminals 1616s-1617s auf, die mit den Speicherketten 1642-1643 über Bitleitungen 1616b-1617b verbunden sind. Eine BLC-Steuerleitung 1618 empfängt eine Spannung Vblc von einer Spannungsquelle 1648 und ist mit den Steuer-Gates von jedem der BLC-Transistoren für den Block in einem Zugang verbunden.
  • Jeder der Erfassungsschaltkreise kann ähnlich zu dem Erfassungsschaltkreis 400 aus 4 zum Beispiel sein.
  • Dieses Beispiel involviert eine Mehrzahl von Speicherketten, wobei jede Kette einen Satz von in Serie verbundenen Speicherzellen unter einem Satz von Speicherzellen aufweist. Ferner gibt es eine Mehrzahl von Erfassungsschaltkreisen 1613a-1614a und 1616a-1616a, wobei jeder Erfassungsschaltkreis einen Transistor 1613-1614 und 1616-1617 mit einem Source-Terminal 1613s-1614s und 1616s-1617s aufweist, das jeweils mit einer Speicherkette 1640-1643 von einer Mehrzahl von Speicherketten verbunden ist, wobei Steuer-Gates 1613g-1614g und 1616g-1617g der Transistoren mit einer gemeinsamen Spannungsquelle 1648 verbunden sind, wobei die Transistoren einen ersten Satz von Transistoren 1613-1614, die mit einem ersten Satz von Speicherketten 1640, 1641 verbunden sind und einem zweiten Satz von Transistoren 1616-1617, die mit einem zweiten Satz von Speicherketten 1642 und 1643 verbunden sind, aufweisen und wobei der erste Satz von Transistoren eine höhere Schwellwertspannung aufweist als der zweite Satz von Transistoren.
  • Die Drain-Terminals der BLC-Transistoren können mit einer Spannungsquelle verbunden sein, die hoch genug ist, um den BLC-Transistoren zu erlauben, in einer Source-Follower-Konfiguration zu arbeiten.
  • 16C stellt eine Beispielsäule 1660 einer Speicherkette mit einer Kanalschicht 1662 mit einer relativ kleinen Breite oder Dicke Th1 dar. Ein dielektrischer Kern und andere Schichten 1661, z.B. ein Blockoxid, eine Ladungseinfangschicht und eine Tunnelschicht werden auch bereitgestellt. Wie erwähnt wird eine Speicherkette mit einer relativ kleinen Kanalbreite einen relativ kleinen Strom aufweisen.
  • Eine Option ist, die Kanalbreite herzustellen, breiter für Speicherketten zu sein, in denen von den Zellen erwartet wird, dass sie in einem hohen Zustand für einen wesentlichen Abschnitt der Lebenszeit der Speichervorrichtung sind. Dies ist ein Beispiel zur Herstellung der Kanalbreite basierend auf einem Datenmuster.
  • 16D stellt eine Beispielsäule 1670 einer Speicherkette mit einer Kanalschicht 1672 mit einer relativ großen Breite oder Dicke Th2>Th1 dar. Ein dielektrischer Kern 1673 und andere Schichten 1671, z.B. ein Blockoxid, eine Ladungseinfangschicht und eine Tunnelschicht werden auch bereitgestellt.
  • 17A stellt ein Beispiel des Metadatenbereiches 1602 aus 16A dar, wobei die Zellen alle in dem gelöschten (1) Zustand sind. In 17A-18 wird jede Speicherzelle durch ein Rechteck dargestellt. Die Zellen liegen in sechzehn Speicherketten und elf Wortleitungen vor. In diesem Fall können sechzehn Bits oder zwei Bytes von Metadaten auf jeder Wortleitung gespeichert werden. Die Speicherketten weisen einen Satz von Speicherketten 1602a und einen anderen Satz von Speicherketten 1602b auf.
  • Die sechzehn Zellen in jeder Wortleitung können Daten speichern, die angeben, ob die Wortleitung einen bestimmten Programmierpassiervorgang in einer Multi-Pass-Programmieroperation beendet hat. Zur Verlässlichkeit können die Daten redundant in jedem der sechzehn Bits gespeichert werden. Wenn die Daten gebraucht werden, wird jede Zelle gelesen und die Ergebnisse werden unter Verwendung eines Mehrheitswahlprozesses evaluiert.
  • 17B stellt ein Beispiel des Metadatenbereiches 1602 aus 16A dar, wobei die Zellen alle in dem programmieren (0) Zustand vorliegen. Die Zellen sind alle in einem relativ hohen Zustand, so dass der Strom in den Ketten während der Erfassung klein sein wird, es sei denn, dass eine Gegenmaßnahme durchgeführt wird wie z.B. das Anpassen der BLC-Transistoren, um eine höhere Feststellspannung (über ein niedrigeres Vth) aufzuweisen, das Erhöhen der Kanalbreite und/oder das Erhöhen einer Kanaldotierungskonzentration.
  • 17C stellt ein Beispiel des Metadatenbereiches 1602 aus 16A dar, wobei Bytes der gelöschten Zustandsdaten (1) und programmierten Zustandsdaten (0) in aufeinanderfolgenden Reihen alternieren. Zum Beispiel weist die Reihe von WLL0 einen Satz von acht Zellen 1710 in dem Satz von Speicherketten 1602a in dem 1-Zustand und einen Satz von acht Zellen 1711 in dem Satz von Speicherketten 1602b in dem 0-Zustand auf. Die nächste Reihe von WLL1 weist einen Satz von acht Zellen 1712 in dem Satz von Speicherketten 1602a in dem 0-Zustand und einen Satz von acht Zellen 1713 in dem Satz von Speicherketten 1602b in dem 1-Zustand auf. In diesem Zugang werden die Zellen in dem 1 (gelöschten Zustand) nicht verwendet, um Daten zu speichern. Die Zellen in dem 0- (hohen) Zustand werden verwendet, um Daten zu speichern, aber ihre relative Position wird in den verschiedenen Wortleitungen variiert. Dies reduziert die Anzahl von hohen Zustandszellen in einer gegebenen Speicherkette, so dass der Strom nicht zu niedrig wird.
  • Eine andere Option ist, die Sätze von Zellen über mehr als zwei mögliche Sätze von Speicherketten zu variieren. Eine andere Option ist, die Sätze von Zellen über verschiedene Wortleitungen zu variieren, aber nicht notwendig in alternierenden Wortleitungen. Zum Beispiel kann in dem Satz von Speicherketten 1602a ein Byte von 1en in WLL0 und WLL1 bereitgestellt werden, gefolgt von einem Byte von 0en in WLL2 und WLL3 und so weiter. In dem Satz von Speicherketten 1602b kann ein Byte von 0en in WLL0 und WLL1 bereitgestellt werden, gefolgt von Bytes von 1en in WLL2 und WLL3 und so weiter.
  • In einem Zugang kann ein Steuerschaltkreis konfiguriert sein, um eine Position eines Untersatzes von Speicherzellen, die zu Metadaten in verschiedenen Wortleitungen eines Satzes von Wortleitungen zugewiesen sind, wenn eine Temperatur unter einem Schwellwert ist. Wenn die Temperatur abnimmt, nimmt der Vth der BLC-Transistoren zu, was in einer kleineren Feststellspannung auf den Niedrigstromspeicherketten resultiert. Um dieser Wirkung entgegenzuwirken und die Probleme zu vermeiden, die mit übermäßig niedrigem Kettenstrom während des Erfassens assoziiert sind, können die Orte der Zellen, die Metadaten zugewiesen sind, in verschiedenen Wortleitungen variiert werden, um eine Anzahl von hohen Zustandszellen in einer gegebenen Kette zu reduzieren. Dies reduziert den Kettenwiderstand und erhöht den Kettenstrom. Diese Variation kann basierend auf einer Temperatur in einem Zugang ausgelöst werden, so dass die Variation nicht verwendet wird, wenn die Temperatur oberhalb eines Schwellwertes ist. Die Variation wird zu dem Zeitpunkt des Programmierens implementiert. Die Technik ist hilfreich, wenn eine Erfassungsoperation auftritt, wenn die Temperatur unter dem Schwellwert ist.
  • Der Untersatz der Speicherzellen, die den Metadaten zugewiesen sind, kann Daten speichern, die angeben, ob eine jeweilige Wortleitung eines Satzes von Wortleitungen das Programmieren beendet hat. Der Untersatz der Speicherzellen, die den Metadaten zugewiesen sind, ist in einem relativ hohen Schwellwertspannungszustand, wenn das Programmieren für die jeweilige Wortleitung beendet worden ist und in einem relativ niedrigen Schwellwertspannungszustand, wenn das Programmieren nicht für die jeweilige Wortleitung beendet worden ist.
  • In einem anderen Zugang ist der Untersatz der Speicherzellen, die Metadaten zugewiesen sind, in dem relativ niedrigen Schwellwertspannungszustand, wenn zumindest ein Programmierpassiervorgang, aber weniger als alle Programmierpassiervorgänge einer Multi-Pass-Programmieroperation für die jeweilige Wortleitung beendet worden ist.
  • In einem anderen Zugang unterscheidet sich eine Position des Untersatzes der Speicherzellen, die Metadaten zugewiesen sind, in verschiedenen Wortleitungen des Satzes von Wortleitungen
  • In einem anderen Zugang ist ein Steuerschaltkreis konfiguriert, um eine Position des Untersatzes der Speicherzellen zu variieren, die in verschiedenen Wortleitungen des Satzes von Wortleitungen zu Metadaten zugewiesen sind, wenn eine Temperatur unter einem Schwellwert ist.
  • Ein Programmierprozess kann modifiziert werden, um die Temperatur zu überprüfen. Wenn die Temperatur unter einem Schwellwert ist, kann das Programmieren der Metadatenzellen wie diskutiert modifiziert werden. In einem Zugang reduziert die Modifikation eine Redundanz der Metadaten. Zum Beispiel wird in 17C ein Daten-Byte anstelle von zwei Bytes verwendet, so dass die Redundanz um eine Hälfte reduziert wird. Jedoch kann es immer noch eine ausreichende Redundanz geben, wenn jede Zelle ein selbiges Bit speichert und ein Leseergebnis wird von einem Mehrheitswahlprozess erhalten.
  • 18 stellt einen Satz von Speicherketten in einem Block dar, wobei die Kanalbreiten der Speicherketten gemäß einem Wiederholungsmuster aufgrund von Nichtuniformitäten in dem Herstellungsprozess variieren. Die Speicherketten sind von 0-31 an der Unterseite nummeriert, während ein BLC-Transistor-Typ (entweder T1, Typ 1 oder T2, Typ 2) an der Oberseite für jede Speicherkette dargestellt ist. In diesem Muster ist jeder vierte Transistor von Typ T2 und die verbleibenden Transistoren sind von Typ T1. Zum Beispiel sind die Transistoren von Typ T1 mit den Speicherketten assoziiert, die mit 0-2, 4-6, 8-10, 12-14, 16-18, 20-22, 24-26 und 28-30 nummeriert sind und die Transistoren von Typ T2 sind assoziiert mit den Speicherketten, die mit 3, 7, 11, 15, 19, 23, 27 und 31 nummeriert sind. Die Typ-T2-Transistoren können einen niedrigeren Vth aufweisen, zum Beispiel, um die assoziierten Speicherketten mit einer reduzierten Kanalbreite aufgrund von Nichtuniformitäten in dem Herstellungsprozess zu kompensieren. Eine weitere Option ist, Transistoren von mehr als zwei Typen zu haben, um die assoziierten Speicherketten mit reduzierten Kanalbreiten von zwei oder mehr Typen zu kompensieren.
  • In einem anderen Beispiel ist jeder andere Transistor konfiguriert, von einem Typ zu sein und die verbleibenden Transistoren sind konfiguriert, von einem anderen Typ zu sein.
  • Zum Beispiel können in einer 2D-Speichervorrichtung Nichtuniformitäten durch mehrere Musterungs-Lithographie-Techniken wie z.B. Abstandshalter-basierte Doppelmusterung oder Quadrupel-Abstandshalter-Musterung bewirkt werden. Diese Techniken können in systematischen Variationen in der Kanalbreite und dem entsprechenden Speicherkettenwiderstand resultieren. Die Variationen können durch Wafer-Niveau-Trends und Layout-Muster-Abhängigkeiten bewirkt werden. Faktoren können chemische mechanische Poliervariationen umfassen, die Filmdickevariationen, Variationen in der Leitungsbreite aufgrund von optischer Brechung und Interferenz, Masken- oder Linsen-Verzerrungen in dem photolithographischen System oder Plasma-Ätz-Mikroladungs-Effekte bewirken. Nichtuniformitäten können auch in einer 3D-Speichervorrichtung präsent sein.
  • 19A stellt einen Beispielprozess zum Identifizieren von Speicherketten dar, von denen wahrscheinlich ist, dass sie Speicherzellen in einem hohen Zustand aufweisen. Schritt 1900 umfasst das Programmieren eines Blocks von Speicherzellen in einer Speichervorrichtung. Zum Beispiel kann dies das typische Programmieren des Nutzerdatenbereiches und des Metadatenbereiches umfassen. Schritt 1901 umfasst das Lesen von Speicherzellen, um Speicherketten mit hohen Datenzuständen zu identifizieren. Ein hoher Datenzustand kann ein Datenzustand oberhalb eines spezifizierten Datenzustands oder ein Vth-Niveau oberhalb eines spezifizierten Vth zum Beispiel sein. Schritt 1902 umfasst das Speichern von Daten, die einen Abschnitt der Speicherzellen mit einem hohen Datenzustand in jeder Speicherkette identifizieren. Schritt 1903 umfasst das Bestimmen einer Wahrscheinlichkeit, dass eine Speicherkette mehr als einen Schwellwertabschnitt von Zellen in einem hohen Zustand haben wird. Zum Beispiel, angenommen, dass es 5 Passiervorgänge durch Schritte 1900-1903 gibt und dass der Abschnitt der hohen Zustandszellen 80%, 70%, 60%, 90% und 70% ist. Die Wahrscheinlichkeit dafür ist (,8+,7+,6+,9+,7)/5=,74.
  • Schritt 1904 umfasst das Herstellen einer neuen Speichervorrichtung mit einer Modifikation zu den Kanälen und/oder Erfassungsschaltkreisen, um Ketten mit hohen Zustandsspeicherzellen zu kompensieren. Zum Beispiel können dies Ketten sein, für die die Wahrscheinlichkeit ein spezifiziertes Niveau überschreitet. Die Datensammlung der Schritte 1900-1903 kann in einer oder mehreren Speichervorrichtungen auftreten. Eine nützliche Option ist, die Daten für eine Population von Endnutzern eines Satzes von Speichervorrichtungen unter Real-Welt-Bedingungen über einen Zeitraum wie z.B. Wochen oder Monaten zu sammeln. Dies hilft dabei, eine repräsentative Ansicht der Speichervorrichtungsnutzung bereitzustellen. Dieser Zugang sagt das Datenmuster auf einer Pro-Ketten-Basis voraus, um potentielle Niedrigstromketten zu identifizieren. Die Ketten können in dem Metadatenbereich vorliegen, wie erwähnt. Es ist auch möglich, dass Muster in dem Nutzerdatenbereich erfasst werden, die Ketten identifizieren, von denen es wahrscheinlich ist, dass sie einen niedrigen Strom aufgrund dessen aufweisen, dass viele von ihren Zellen in einem hohen Datenzustand sind.
  • 19B stellt einen Beispielprozess zum Identifizieren von Speicherketten dar, von denen wahrscheinlich ist, dass sie einen niedrigen Strom während einer Leseoperation aufweisen. Schritt 1910 umfasst zum Beispiel das Programmieren eines Blocks von Speicherzellen in einer Speichervorrichtung zu einem Datenzustand. Oder die Zellen in jeder Speicherkette können zu verschiedenen Zuständen programmiert werden, aber das Muster sollte dasselbe in jeder Kette sein. Ein Ziel ist, jede Kette in einer ähnlichen Konfiguration bereitzustellen, so dass der Strom in jeder Kette derselbe unter idealen Bedingungen sein würde, in denen es keine physischen Nichtuniformitäten in den Ketten gibt. Schritt 1911 umfasst das Lesen der Speicherzellen während des Messens des Stromes in jeder Kette. Ein Zugang verwendet eine Strommessvorrichtung, um den Strom in einer Testumgebung zu messen anstatt wenn die Speichervorrichtung in den Händen des Endnutzers ist. Schritt 1912 umfasst das Speichern von Daten, die Speicherketten identifizieren mit einem Strom unter einem Schwellwert. Schritt 1913 umfasst das Herstellen einer neuen Speichervorrichtung mit einer Modifikation zu den Kanälen und/oder Erfassungsschaltkreisen und Niedrigstromspeicherketten zu kompensieren.
  • Eine Theorie dieses Prozesses ist, dass Nichtuniformitäten in dem Herstellungsprozess darin resultieren werden, dass einige Ketten einen niedrigeren Strom aufweisen. Zum Beispiel könnte dies aufgrund dessen sein, dass der Kanal dünner als andere Kanäle ist, so dass der Widerstand höher und der Strom daher niedriger ist. Diese Nichtuniformitäten in den getesteten Vorrichtungen werden erwartet, in den neuen Speichervorrichtungen wiederholt zu werden.
  • 19C stellt einen Beispielprozess zum Programmieren eines Satzes von Speicherzellen während des Feststellens einer Bitleitungsspannung dar. Schritt 1920 umfasst das Anwenden einer Steuer-Gate-Spannung auf einen Satz von Speicherzellen, die mit einer Wortleitung und mit jeweiligen Bitleitungen verbunden sind. Schritt 1921 umfasst während der Steuer-Gate-Spannung das Erfassen, ob jede Speicherzelle in einem leitenden oder nichtleitenden Zustand ist während des Feststellens eines ersten Satzes der jeweiligen Bitleitungen bei einem ersten Niveau und des Feststellens eines zweiten Satzes der jeweiligen Bitleitungen bei einem zweiten Niveau, das größer als das erste Niveau ist.
  • Zum Beispiel wird in 16B angenommen, dass WLL10 die ausgewählte Wortleitung ist. Der Satz von Speicherzellen weist die Zellen 1644, 1645, 1646 und 1647 auf. Der erste Satz der jeweiligen Bitleitungen umfasst die Bitleitungen 1613b-1614b und der zweite Satz der jeweiligen Bitleitungen umfasst Bitleitungen 1616b-1617b. Der Prozess kann in Verbindung mit einer Multi-Pass-Programmieroperation wie z.B. in 15A oder 15B oder in einer Einzel-Pass-Programmieroperation vorgesehen sein.
  • Die Speicherzellen, die mit dem zweiten Satz der jeweiligen Bitleitungen verbunden sind, sind wahrscheinlicher in einem höheren Zustand als Speicherzellen, die mit dem zweiten Satz der jeweiligen Bitleitungen verbunden sind.
  • Ferner können Speicherzellen, die mit dem zweiten Satz der jeweiligen Bitleitungen verbunden sind, Metadaten aufweisen, die einen Programmierpassiervorgang in einer Multipass-Programmieroperation nachverfolgen und eine relativ hohe Schwellwertspannung aufweisen, wenn der Programmierpassiervorgang ein endgültiger Programmierpassiervorgang in der Multipass-Programmieroperation ist im Vergleich dazu, wenn der Programmierpassiervorgang ein früherer Programmierpassiervorgang in der Multipassprogrammieroperation ist.
  • Die Speicherzellen, die mit dem ersten Satz der jeweiligen Bitleitungen verbunden sind, können zum Speichern von Nutzerdaten in N Datenzuständen reserviert werden (z.B. N=4 in 10C und N=8 in 11C); und Speicherzellen, die mit dem zweiten Satz der jeweiligen Bitleitungen verbunden sind, speichern die Metadaten in weniger als N Datenzuständen.
  • Das Erfassen umfasst das Erlauben der Erfassungsknoten der Erfassungsschaltkreise, mit den jeweiligen Bitleitungen während des Feststellens des ersten Satzes der jeweiligen Bitleitungen an dem ersten Niveau und dem Klemmen des zweiten Satzes der jeweiligen Bitleitungen an dem zweiten Niveau zu kommunizieren.
  • Das Feststellen des ersten Satzes der jeweiligen Bitleitungen an dem ersten Niveau und das Feststellen des zweiten Satzes der jeweiligen Bitleitungen an dem zweiten Niveau kann das Anwenden einer gemeinsamen Steuer-Gate-Spannung auf einen Transistor in jedem Erfassungsschaltkreis aufweisen, der mit einer der jeweiligen Bitleitungen verbunden ist und der erste Satz von Transistoren hat eine höhere Schwellwertspannung als der zweite Satz von Transistoren.
  • Jeder Transistor kann ein Source-Terminal aufweisen, das mit einer der jeweiligen Bitleitungen verbunden ist und konfiguriert ist als ein Source-Follower, um eine Spannung auf eine der jeweiligen Bitleitungen anzuwenden basierend auf einer Differenz zwischen der gemeinsamen Steuer-Gate-Spannung und der Schwellwertspannung des Transistors.
  • In einer Ausführungsform weist ein Gerät folgendes auf: ein Mittel zum Bereitstellen einer ersten Spannung auf einen ersten Satz von Bitleitungen während einer Erfassungsoperation; ein Mittel zum Bereitstellen einer zweiten Spannung, niedriger als die erste Spannung auf einen zweiten Satz von Bitleitungen während der Erfassungsoperation; und eine gemeinsame Steuer-Gate-Spannung, die mit dem Mittel zum Bereitstellen der ersten Spannung und dem Mittel zum Bereitstellen der zweiten Spannung verbunden ist.
  • Das Mittel zum Bereitstellen der ersten und zweiten Spannung kann die Steuerschaltkreise wie z.B. das Energiesteuermodul 116 und den Spaltendekoder 132 aus 1A, den Erfassungsblock 51 aus 1A und 2 und den Erfassungsschaltkreis 400 aus 3 oder andere logische Hardware und/oder anderen ausführbaren Code, der auf einem Computer-lesbaren Speichermedium gespeichert ist, aufweisen. Das Mittel zum Bereitstellen der gemeinsamen Steuer-Gate-Spannung kann die Steuerschaltkreise wie z.B. das Energiesteuermodul 116 und den Reihendekoder 124 aus 1A oder andere logische Hardware und/oder anderen ausführbaren Code, der auf einem Computer-lesbaren Speichermedium gespeichert ist, aufweisen. Andere Ausführungsformen können ähnliche oder äquivalente Mittel aufweisen.
  • Die vorstehende detaillierte Beschreibung der Erfindung ist für Zwecke der Darstellung und Beschreibung präsentiert worden. Sie ist nicht dafür beabsichtigt, erschöpfend zu sein oder die Erfindung auf die präzise offenbarte Form zu beschränken. Viele Modifikationen und Variationen sind möglich in dem Lichte der obigen Lehren. Die beschriebenen Ausführungsformen wurden ausgewählt, um die Prinzipien der Erfindung und ihre praktische Anwendung bestmöglich zu erklären, um dadurch anderen Fachleuten zu ermöglichen, die Erfindung in verschiedenen Ausführungsformen und mit verschiedenen Modifikationen bestmöglich anzuwenden, die geeignet für die bestimmte betrachtete Verwendung sind. Es ist beabsichtigt, dass der Umfang der Erfindung durch die Ansprüche definiert wird, die hierzu angehängt sind.

Claims (10)

  1. Speichervorrichtung, die folgendes aufweist: eine Mehrzahl von Speicherketten, wobei jede Kette einen Satz von in Serie verbundenen Speicherzellen unter einem Satz von Speicherzellen aufweist; eine Mehrzahl von Erfassungsschaltkreisen, wobei jeder Erfassungsschaltkreis einen Transistor mit einem Source-Terminal, das mit einer jeweiligen Speicherkette der Mehrzahl von Speicherketten verbunden ist, aufweist, wobei Steuer-Gates der Transistoren mit einer gemeinsamen Spannungsquelle verbunden sind, wobei die Transistoren einen ersten Satz von Transistoren, die mit einem ersten Satz von bzw. der Speicherketten verbunden sind und einen zweiten Satz von Transistoren, die mit einem zweiten Satz von Speicherketten verbunden sind, aufweisen und wobei der erste Satz von Transistoren eine höhere Schwellwertspannung aufweist als der zweite Satz von Transistoren.
  2. Speichervorrichtung nach Anspruch 1, wobei: Kanäle des ersten Satzes von Speicherketten breiter sind und/oder eine höhere Dotierungskonzentration aufweisen als Kanäle des zweiten Satzes von Speicherketten.
  3. Speichervorrichtung nach Anspruch 1 oder 2, wobei: der erste Satz von Speicherketten Speicherzellen aufweist, die Nutzerdaten zugewiesen sind; und der zweite Satz von Speicherzellen Speicherzellen aufweist, die Metadaten zugewiesen sind.
  4. Speichervorrichtung nach Anspruch 3, wobei: der Satz von Speicherzellen mit einem Satz von Wortleitungen verbunden ist; ein Untersatz der Speicherzellen Metadaten-Speicherdaten zugewiesen ist, die angeben, ob eine jeweilige Wortleitung des Satzes von Wortleitungen das Programmieren beendet hat; wobei der Untersatz von Speicherzellen, die Metadaten zugewiesen sind, in einem relativ hohen Schwellwertspannungszustand sind, wenn das Programmieren für die jeweilige Wortleitung beendet ist, und in einem relativ niedrigen Schwellwertspannungszustand, wenn das Programmieren für die jeweilige Wortleitung nicht beendet ist.
  5. Speichervorrichtung nach Anspruch 4, wobei: eine Position des Untersatzes der Speicherzellen, die Metadaten zugewiesen sind, unterschiedlich in verschiedenen Wortleitungen des Satzes von Wortleitungen ist.
  6. Speichervorrichtung nach Anspruch 4, die ferner folgendes aufweist: einen Steuerschaltkreis, der konfiguriert ist, um eine Position des Untersatzes der Speicherzellen zu variieren, die den Metadaten in verschiedenen Wortleitungen des Satzes von Wortleitungen zugewiesen sind, wenn eine Temperatur unter einem Schwellwert ist.
  7. Speichervorrichtung nach einem der Ansprüche 1 bis 6, wobei: der zweite Satz von Transistoren verglichen mit dem ersten Satz von Transistoren eine kürzere Steuer-Gate-Länge und/oder eine kleinere Oxiddicke und/oder eine kleinere Oxid-dielektrische Konstante und/oder eine größere Source- und/oder Drain- Dotierungskonzentration aufweist.
  8. Speichervorrichtung nach einem der Ansprüche 1 bis 7, wobei: jeder Transistor als ein Source-Follower konfiguriert ist, um eine Spannung auf einer jeweiligen Speicherkette während einer Erfassungsoperation bereitzustellen; und eine Spannung, die auf den jeweiligen Speicherketten des zweiten Satzes von Transistoren bereitgestellt ist, größer ist als eine Spannung, die auf den jeweiligen Speicherketten des ersten Satzes von Transistoren bereitgestellt ist.
  9. Verfahren, das folgendes umfasst: Anwenden einer Steuer-Gate-Spannung auf einen Satz von Speicherzellen, die mit einer Wortleitung und mit jeweiligen Bitleitungen verbunden sind; und während der Steuer-Gate-Spannung Erfassen, ob jede Speicherzelle in einem leitenden oder nichtleitenden Zustand ist, wobei ein erster Satzes der jeweiligen Bitleitungen bei einem ersten Niveau festgestellt wird und wobei ein zweiter Satz von jeweiligen Bitleitungen bei einem zweiten Niveau festgestellt wird, das größer ist als das erste Niveau.
  10. Verfahren nach Anspruch 9, wobei: Speicherzellen, die mit dem zweiten Satz von jeweiligen Bitleitungen verbunden sind, Metadaten aufweisen, die einen Programmierpassiervorgang in einer Multi-Pass-Programmieroperation nachverfolgen und eine relativ hohe Schwellwertspannung aufweisen, wenn der Programmierpassiervorgang in der Multipass-Programmieroperation ein endgültiger Programmierpassiervorgang ist, ist im Vergleich dazu, wenn der Programmierpassiervorgang ein früherer Programmierpassiervorgang in der Multipassprogrammieroperation ist.
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