CN106688043B

CN106688043B - 读出非易失性存储元件中的多个参考电平

Info

Publication number: CN106688043B
Application number: CN201580047840.6A
Authority: CN
Inventors: X.姜; C.肖; S.L.陈
Original assignee: SanDisk Technologies LLC
Current assignee: SanDisk Technologies LLC
Priority date: 2014-10-07
Filing date: 2015-09-21
Publication date: 2020-07-17
Anticipated expiration: 2035-09-21
Also published as: CN106688043A; US20160099070A1; DE112015003834T5; DE112015003834B4; US9576673B2; WO2016057201A1

Abstract

在此公开了用于在不改变所选择的字线上的电压的情况下读出非易失性存储元件中的多个参考电平的技术。一个方面包括：基于读出晶体管是否响应于读出节点上的读出电压而导通，确定所选择的非易失性存储元件相对于第一参考电平的第一条件。然后，在确定了相对于所述第一参考电平的所述第一条件之后，修改所述读出晶体管的所述源极端子上的电压。接着，基于所述读出晶体管是否响应于所述读出节点上的所述读出电压而导通来确定所述所选择的非易失性存储元件相对于第二参考电平的第二条件。这允许有效地读出两个不同的参考电平。由于所述读出晶体管相对于所述读出节点的低电容，节约了动态功率。

Description

读出非易失性存储元件中的多个参考电平

背景技术

本公开涉及用于非易失性存储的技术。

半导体存储器越来越多地用于各种电子设备中。例如，非易失性半导体存储器被用于个人导航设备、手机、数字照相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备中。电可擦除可编程只读存储器(EEPROM)和闪存器就在最受欢迎的非易失性半导体存储器之中。

一些EEPROM或闪存器设备具有被称为NAND构型的构型，其中存储器单元被分组成NAND串，每个NAND串与位线相关联。一种类型的NAND存储器阵列是二维阵列。另一种类型的NAND存储器阵列是三维阵列。一种3D NAND堆叠存储器设备有时被称为位成本可扩展(BiCS)架构。

在3D NAND BiCS架构中，3D NAND堆叠存储器设备可以由交替的导体层与绝缘体层的阵列形成。在所述层中钻出存储器孔，以便同时限定许多存储器层。接着通过用适当的材料填充存储器孔来形成NAND串。直线NAND串在一个存储器孔中延伸，而管道形或U形NAND(P-BiCS)包括一对竖直列的存储器单元，所述存储器单元在两个存储器孔中延伸并且通过管道连接相结合。这种管道连接可以由未掺杂的多晶硅形成。介电材料和背栅可以环绕所述管道连接从而形成背栅晶体管，以用于控制所述管道连接的导通。所述存储器单元的控制栅是由所述导体层提供的。

当对EEPROM或闪存器设备、例如NAND闪存器设备编程时，典型地向控制栅(或所选择的字线)施加编程电压，并且将位线接地。来自通道的电子被注入电荷储存区域中。当电子在所述电荷储存区域中累积时，所述电荷储存区域变成带负电的，并且存储器单元的阈值电压升高，从而使得所述存储器单元处于编程后的状态。

典型地，将编程电压(Vpgm)作为一系列脉冲施加至所述存储器单元的控制栅。所述脉冲的幅度随着每个随后脉冲增加预定步长(例如，0.2v、0.3v、0.4v或其他)。在所述脉冲之间的期间内，进行验证操作。也就是，在每个编程脉冲之间读出被并行地编程的一组存储器单元中的每个存储器单元的编程电平，以便判定所述编程电平是否等于或大于它正在被编程到的验证电平。验证编程的一种方式是在特定比较点处测试导通。将被验证为被充分编程的存储器单元锁定在外，例如通过将其相应的位线电压升高而停止对所述存储器单元的编程过程。

附图说明

图1是NAND串的顶视图。

图2是所述NAND串的等效电路图。

图3是3D堆叠式非易失性存储器设备的透视图。

图4A描绘了图3的块BLK0的实施例，这个块包括U形NAND串。

图4B描绘了图4A的3D非易失性存储器设备的块的截面视图，这个块具有图4A的NAND串SetA0。

图5A描绘了图3的块BLK0的实施例，这个块包括直线NAND串。

图5B描绘了图5A的3D非易失性存储器设备的块的截面视图，这个块具有直线串。

图6A描绘了图4B的列C0的区域669的特写视图，示出了漏极侧所选栅SGD0和存储器单元MC6,0。

图6B描绘了图6A的列C0的截面视图。

图7是非易失性存储器***的框图。

图8是单独读出块的框图。

图9A描绘一个实施例的编程过程的流程图。

图9B示出了编程脉冲和验证脉冲的一个示例性序列。

图10A-E展示了可以在图9A的编程过程的一个实施例的过程中使用的多阶段编程途径。

图11A、11B、12A和12B提供了粗糙/精细编程方法的一个实例的更多细节。

图13A示出了在编程刚刚完成之后的存储器单元阈值分布。

图13B描绘了硬比特(HB)和两个相关联软比特(SB’，SB)两个相邻阈值电压分布以及参考电平。

图14是读出电路的一个实施例的图。

图15是用于确定存储器单元的多个条件的过程的一个实施例的流程图。

图16是描绘一个实施例的读出电路的示意图。

图17是描绘读出存储器单元的一个实施例的流程图。

图18包含用于图17的过程的一个实施例的图16电路的正时信号。

图19是展示一个实施例的图，在所述实施例中通过增大读出晶体管的源节点上的电压来改变读出电路的跳变点。

图20是在编程操作过程中的验证存储器单元的过程的一个实施例。

图21示出了一个实施例的图，在所述实施例中通过增大读出电容器的底板上的电压来改变读出电路的跳变点。

图22是修改的读出晶体管的读出节点和源节点上的电压以便在多个电平进行读出的一个实施例的图。

图23是读取一个硬比特和两个软比特的过程的一个实施例的流程图。

图24包含用于图23的过程的一个实施例的图16电路的正时信号。

图25是当时钟CLK下降两次以便读出三个参考电平时的读出电压容限的一个实例。

图26是当时钟CLK下降一次并且读出晶体管的源极升高一次以便读出三个参考电平时的读出电压容限的一个实例。

具体实施方式

在此公开了用于读出非易失性存储元件中的多个电平的技术。可以在不改变所选择的字线上的电压的情况下读出多个电平。一个实施例包括基于读出晶体管是否响应于读出节点上的读出电压而导通，而确定所选择的非易失性存储元件相对于第一参考电平的第一条件。接着，在确定了相对于所述第一参考电平的所述第一条件之后，修改所述读出晶体管的所述源极端子上的电压。接着，基于在修改了所述读出晶体管的所述源极端子上的所述电压之后所述读出晶体管是否响应于所述读出节点上的所述读出电压而导通，确定所述所选择的非易失性存储元件相对于第二参考电平的第二条件。这允许在不改变所选择的字线上的电压的情况下读出两个不同的参考电平。而且，由于读出晶体管相对于读出节点的电容低，动态功率低。多个实施例还可以改进读出容限。

适合于实施多个实施例的存储器***的一个实例使用了NAND闪存器架构，这包括在两个选择门之间串联连接多个多个晶体管。要注意，这可以是2D NAND架构或3D NAND架构。在此描述了2D NAND架构的一些实例。在此描述的其他实例是3D NAND架构的。在此描述的技术可以应用于2D NAND、3D NAND，但不局限于此。

在二维存储器结构中，半导体存储器元件被安排在单个平面或单个存储器设备级中。通常，在二维存储器结构中，存储器元件被安排在基本上平行于支撑存储器元件的衬底的主要表面而延伸的平面中(例如，在x-z方向平面中)。衬底可以是在其上方或在其中形成存储器元件层的晶片，或者其可以是在形成存储器元件之后附接至其上的载体衬底。作为非限制性示例，衬底可以包括如硅等半导体。

可以在单个存储器设备级中将存储器元件安排成有序阵列，如在多个行和/或列中。然而，可以在非规则或非正交配置中排列存储器元件。存储器元件中的每个存储器元件可以具有两个或更多个电极或接触线，如位线和字线。

可以实施在此描述的技术的非易失性存储***的一个实例是使用了MAND结构的闪存器***，所述结构包括串联安排多个晶体管、将其夹在两个选择门之间。所述串联晶体管以及所述选择门被称为NAND串。图1是示出一个NAND串的顶视图。图2是其等效电路。图1和2中描绘的NAND串包括串联的并且夹在(漏极侧)选择门120与(源极侧)选择门122之间的四个晶体管100、102、104和106。选择门120将NAND串经由位线接触件126连接至位线111上。选择门122将NAND串连接至源极线128上。通过向选择线SGD施加适当的电压来控制选择门120。通过向选择线SGS施加适当的电压来控制选择门122。晶体管100、102、104和106中的每一个具有控制栅和浮栅。例如，晶体管100具有控制栅100CG和浮栅100FG。晶体管102包括控制栅102CG和浮栅102FG。晶体管104包括控制栅104CG和浮栅104FG。晶体管106包括控制栅106CG和浮栅106FG。控制栅100CG连接至字线WL3上，控制栅102CG连接至字线WL2上，控制栅104CG连接至字线WL1上，并且控制栅106CG连接至字线WL0上。

要注意，虽然图1和2在NAND串中示出了四个存储器单，但使用四个存储器单元仅作为实例提供。NAND串可以具有少于四个存储器单元或者多于四个存储器单元。例如，一些NAND串将具有128个存储器单元或更多。在此的讨论内容不局限于NAND串中任何具体实例的存储器单元。一个实施例使用了具有66个存储器单元的NAND串，其中所述存储器单元中的64个存储器单元用于存储数据并且两个被称为虚设存储器单元，因为它们不存储数据。

使用了NAND结构的闪存器***的典型架构将包括若干NAND串。每个NAND串通过其由选择线SGS控制的源极选择门连接至共用源极线上、并且通过其由选择线SGD控制的漏极选择门连接至其相关联的位线上。每个位线以及经由位线接触件连接至所述位线上的一个或多个NAND串包括所述存储器单元阵列的所述列。位线被多个NAND串共享。典型地，位线在NAND串的顶上沿着垂直于字线的方向延伸并且连接至读出放大器上。

除了NAND闪存器外，还可以使用其他类型的非易失性存储设备来实施在此描述的新技术。例如，对于在此描述的技术，也可以适使用TANOS结构(由硅基本上的堆叠层TaN-Al2O3-SiN-SiO2组成，从根本上是在氮化物层(代替浮栅)中使用电荷收集的存储器单元)。在闪存EEPROM***中有用的另一种类型的存储器单元利用非导电性介电材料来代替导电浮栅以非易失性方式存储电荷。在Chan等人的文章“A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device,”IEEE Electron Device Letters,卷EDL-8，3号，1987年3月，第93-95页中描述了这样的单元。由氧化硅、氮化硅和氧化硅(“ONO”)形成的三联层介电体被夹在导电控制栅与在存储器单元通道上方的半导电衬底的表面之间。通过将电子从所述单元通道注入所述氮化物中来对所述单元编程，其中电子被收集且储存在有限区域内。所储存的电荷接着以可检测的方式改变所述单元的所述通道的一部分的阈值电压。通过向所述氮化物中注入热空穴来擦除所述单元。还参见Nozaki et al.,“A 1-Mb EEPROM withMONOS Memory Cell for Semiconductor Disk Application,”IEEE Journal of Solid-State Circuits,Vol.26,No.4,April 1991,pp.497-501，所述文章描述了处于分离式栅极构型的类似单元，其中掺杂多晶硅栅极延伸跨过所述存储器单元通道的一部分而形成单独的选择晶体管。

Eitan et al.,“NROM:A Novel Localized Trapping,2-Bit NonvolatileMemory Cell,”IEEE Electron Device Letters,vol.21,no.11,November 2000,pp.543-545描述了另一个实例。ONO介电层延伸跨过源漏扩散区之间的通道。一个数据位的电荷位于所述介电层中与漏极相邻，而另一个数据位的电荷位于位于所述介电层中与源极相邻。美国专利号5,768,192和6,011,725公开了具有夹在两个二氧化硅层之间的收集用介电材料的非易失性存储器单元。通过分开地读取所述介电材料内的所述空间上分开的电荷储存区域的二进制状态来实施多状态数据存储。还可以使用其他类型的非易失性存储器技术。

对3D存储器设备的一个实例的以下讨论被呈现为可以实践实施例的一种可能的架构。这些实例包括3D NAND存储器设备。即，所述设备包括多个NAND串。这些串可以类似于图1-2中描绘的那些，但要注意，在3D存储器设备中不一定使用浮栅。如下文将讨论的，在3DNAND存储器设备的一个实施例中，存储器单元具有电荷收集区域。

图3是3D堆叠式非易失性存储器设备的透视图。所述3D存储器设备300包括衬底301。在一个实施例中，所述衬底301是由硅形成的。在所述衬底上为示例性的存储器单元块BLK0和BLK1以及带有供所述块使用的电路的***区域406。所述衬底301还可以在所述块下方携带电路、以及在导电路径方面被图案化的一个或多个下部金属层，用于携带所述电路的信号。所述块是在所述存储器设备的中间区域302中形成。与存储器单元的操作相关联的电路可以在衬底301上方或之内。在一个实施例中，所述非易失性存储器设备在一个或多个物理电平的存储器单元阵列中是整体形成的，具有布置在衬底301上的有源区域。

在所述存储器设备的上部区域303中，一个或多个上部金属层在导电路径中被图案化，用于携带所述电路的信号。每个块包括堆叠的存储器单元区域，其中所述堆叠体的交替电平呈现了字线。在一种可能的途径中，每个块具有相反的分层侧，竖直触点从所述侧向上延伸至上部金属层从而与导电路径形成连接。虽然作为一个实例描绘了两个块，但可以使用在x和/或y方向延伸的附加块。

在一种可能的途径中，所述平面在x方向上的长度代表在所述一个或多个上部金属层中到字线的信号路径延伸所沿着的方向，并且所述平面在y方向上的宽度代表在所述一个或多个上部金属层中到位线的信号路径延伸所沿着的方向。z方向代表所述存储器设备的高度。

在一个实施例中，NAND串具有U形形状。在另一个实施例中，NAND串具有直线形状。图4A描绘了图3的块BLK0的实施例，这个块包括U形NAND串。块BLK0A包括被安排成组的多个U形NAND串(SetA0，...，SetAn，其中一个块中有n-1组NAND串)。每组NAND串与一个位线相关联(BLA0，BLA1，BLA2，BLA3，...，BLAn)。在一个实施例中，每个NAND串能够将NAND串与其位线连接/断开连接的漏极侧选择门。一组NAND串中的漏极侧选择门是单独可选择的，使得在一个给定时刻可以选择这个组中的一个NAND串。在一种途径中，块中的与一个位线相关联的所有NAND串位于同一组中。因此每个U形NAND串具有两列存储器单元-漏极侧列和源极侧列。例如，SetA0包括NAND串NSA0(具有漏极侧列C0和源极侧列C1)、NSA1(具有漏极侧列C3和源极侧列C2)、NSA2(具有漏极侧列C4和源极侧列C5)、NSA3(具有漏极侧列C7和源极侧列C6)、NSA4(具有漏极侧列C8和源极侧列C9)以及NSA5(具有漏极侧列C11和源极侧列C10)。源极线横向于位线延伸并且包括SLA0、SLA1和SLA2。所述源极线连接一组中的相邻NAND串的源极侧列。例如，SLA0连接C1与C2，SLA1连接C5与C6，并且SLA2连接C9与C10。在一种途径中，一个块中的源极线彼此连接并且由一个驱动器驱动。在这个实例中，所述位线和源极线在存储器单元阵列上方。

图4B描绘了图4A的3D非易失性存储器设备的块的截面视图，这个块具有图4A的NAND串SetA0。在所述多层堆叠体中描绘了存储器单元列C0至C11。堆叠体477包括衬底301、在所述衬底上的隔离膜409、以及在所述隔离膜上的背栅层BG，所述背栅层是导电层。在U形NAND串的多对存储器单元列下方、所述背栅的多个部分中提供了沟槽。还在所述沟槽中提供了在所述列中提供的用于形成存储器单元的材料层，并且将所述沟槽中的剩余空间用半导体材料填充以便提供连接所述列的连接部463至468。所述背栅因此连接每个U形NAND串的两个列。例如，NSA0包括列C0和C1以及连接部463。NSA0具有漏极端678和源极端472。NSA1包括列C2和C3以及连接部464。NSA1具有漏极端706和源极端474。NSA2包括列C4和C5以及连接部665。NSA3包括列C6和C7以及连接部466。NSA4包括列C8和C9以及连接部467。NSA5包括列C10和C11以及连接部468。

源极线SLA0分别连接至存储器串SetA0中的两个相邻存储器串NSA0和NSA1的源极端472和474上。源极线SLA0还连接至沿x方向在NSA0和NSA1后方的其他组的存储器串。要记住，堆叠体477中的附加U形NAND串在所述截面中描绘的所述U形NAND串后方延伸成、例如沿着x轴。所述U形NAND串NSA0至NSA5各自位于不同的子块中、但位于共同的一组NAND串(SetA0)中。

作为实例还描绘了狭缝部408。在截面中看到了多个狭缝部，其中每个狭缝部在U形NAND串的漏极侧列与源极侧列之间。还描绘了源极线SLA0、SLA1、SLA2的一部分。还描绘了位线BLA0的一部分。

短虚线描绘了存储器单元和选择门，如下文进一步讨论的。因此，图4B示出了在三维存储器阵列的多个物理电平中、在衬底301上方形成的一串非易失性存储元件(例如，NAND串)所述串中的每一个具有包含通道的有源区域，所述通道竖直地延伸穿过所述物理电平。每个串在SG层中包括多个非易失性存储元件和一个漏极侧选择门。

图5A描绘了图3的块BLK0的实施例，这个块包括直线NAND串。块BLK0B包括安排成多个组的直线NAND串(SetB0，SetB1，SetB2，SetB3，...，SetBn，其中在一个块中存在n-1组)。每组NAND串与一个位线(BLB0，BLB1，BLB2，BLB3，BLBn)相关联。在一种途径中，块中的与一个位线相关联的所有NAND串位于同一组中。每个直线NAND串具有一列存储器单元。例如，SetA0包括NAND串NSB0、NSB1、NSB2、NSB3、NSB4和NSB5。源极线平行于位线延伸并且包括SLB0、SLB1、SLB2、SLB3、...、SLBn。在一种途径中，一个块中的源极线彼此连接并且由一个驱动器驱动。在这个实例中，所述位线在存储器单元阵列上方并且所述源极线在存储器单元阵列下方。

图5B描绘了图5A的3D非易失性存储器设备的块的截面视图，这个块具有直线串。图5A的NAND串setB0的一部分的视图。在所述多层堆叠体中描绘了分别与NAND串NSB0至NSB5相对于的多列存储器单元。堆叠体577包括衬底301、在所述衬底上的隔离膜409、以及源极线SLB1的一部分。要记住，子块中的附加NAND串在截面中描绘的所述NAND串的前方和后方、例如沿着x轴线延伸。所述NAND串SB0至NSB5各自位于不同的子块中、但位于共同的一组NAND串(SetB0)中。NSB0具有源极端503和漏极端501。还描绘了狭缝502以及其他狭缝。还描绘了位线BLB0的一部分。虚线描绘了存储器单元和选择门，如下文进一步讨论的。

在图6A中更详细地描绘了所述堆叠体的区域669。图6A描绘了图4B的列C0的区域669的特写视图，示出了漏极侧所选栅SGD0和存储器单元MC6,0。图6B描绘了图6A的列C0的截面视图。在一种可能的途径中每个层是环形的，除了核填充物是圆柱形的。要记住，图4B的列C0的区域669是针对U形3D NAND串的实例而言。然而，关于图6A和6B的图和讨论也适用于直线3D NAND串。

区域669示出了介电层D6至D8以及导电层WL6和SG的一部分。每个列包括沿着所述列的侧壁延伸的多个层。这些层可以包括例如使用原子层沉积而沉积的氧化物-氮化物-氧化物和多晶硅层。例如，可以沉积块氧化物作为层696，可以沉积氮化物例如SiN电荷收集层作为层697，可以沉积隧道氧化物作为层698，可以沉积多晶硅本体或通道作为层699，可以沉积核填充物介电材料作为区域695。所述多晶硅本体或通道699还可以被称为有源区域。在所有列中类似地形成了其他存储器单元。

当对这样的存储器单元编程时，将电子储存在与所述存储器单元相关联的电荷收集层的一部分中。例如，在MC6,0的电荷收集层697中电子用符号“-”表示。这些电子从所述多晶硅本体、并穿过所述隧道氧化物被抽入所述电荷收集层中。存储器单元的阈值电压与所储存的电荷量成比例地增大。

图7展示了存储器设备710，所述存储器设备具有用于并行地读取一页存储器单元并对其编程的读取/写入电路(例如，NAND多状态闪存器)。存储器设备710可以包括一个或多个存储器裸片或芯片712。存储器裸片712包括存储器单元阵列(二维或三维的)700、控制电路720、以及读取/写入电路730A和730B。在一个实施例中，在存储器阵列700的相反两侧以对称的方式通过所述不同的***电路来实现对所述阵列的访问，从而使得每侧上的存取线路和电路的密度被减半。读取/写入电路730A和730B包括多个读出块702，所述读出块允许并行地读取一页存储器单元或对齐编程。所述存储器阵列700是经由行解码器740A和740B由字线、以及经由列解码器742A和742B由位线可寻址的。在典型的实施例中，在与所述一个或多个存储器裸片712相同的存储器设备710(例如，可去除的存储卡或包)中包含控制器744。在主机与控制器744之间经由线路732、并且在所述控制器与所述一个或多个存储器裸片712之间经由线路734传递命令和数据。一些存储器***可以包括与控制器744通信的多个裸片712。

控制电路720与所述读取/写入电路730A和730B协作来在存储器阵列700上进行存储操作。所述控制电路720包括状态机722、片上地址解码器724以及功率控制模块726。所述状态机722对存储操作提供芯片级别的控制。所述片上地址解码器724在所述主机或存储器控制器所实验的地址与所述解码器740A、740B、742A和742B所实验的硬件地址之间提供地址接口。所述功率控制模块726在存储操作的过程中控制被供应至字线和位线的功率和电压。在一个实施例中，所述功率控制模块726包括可以创造高于电源电压的电压的一个或多个电荷泵。控制电路720、功率控制726、解码器724、状态机722、解码器740A/B&742A/B、读取/写入电路730A/B以及控制器744一起或分开地可以被称为一个或多个管理电路(或称为“管理电路”)。

图8是被划分为核部分(被称为读出模块880)和共用部分890的单独读出块702的框图。在一个实施例中，每个位线存在单独的读出模块880，并且一组多个读出模块880存在一个共用部分890。在一个实例中，读出块将包括一个共用部分890和八个读出模块880。一组中的每个读出模块将与相关联的共用部分经由数据总线872通信。

读出模块880包括读出电路870，所述读出电路判定所连接的位线111中的导通电流是高于还是低于预定电平。在一些实施例中，读出模块880包括常被称为读出放大器的电流。读出模块880还包括用于设定所连接的位线111上的电压条件的位线锁存器882。例如，在位线锁存器882中锁存的预定状态将使得所连接的位线被拉到指定状态的编程抑制(例如，Vdd)。

共用部分890包括处理器892、一组数据锁存器894、以及耦合在这一组数据锁存器894与数据总线820之间的I/O接口896。处理器892执行计算。例如，其功能之一是确定存储在所读出的存储器单元中的数据并且将所确定的数据存储在这一组数据锁存器中。这一组数据锁存器894用于在读取操作中存储所述处理器892确定的数据位。它还用于在编程操作的过程中存储从所述数据总线820导入的数据位。所导入的数据位表示旨在被编程到存储器中的写入数据。I/O接口896提供了数据锁存器894与数据总线820之间的接口。

在读取或读出的过程中，所述***的操作是处于状态机722控制向被寻址单元供应不同控制栅电压的控制下。随着所述控制栅电压阶跃经过与所述存储器支持的多个不同存储器状态相对应的这些不同的预定义控制栅电压(例如，读取参考电压或验证参考电压)，所述读出模块880可以在这些电压之一时跳变，并且将从读出模块880经由总线872提供输出至处理器892。在这个点，处理器892通过考虑所述读出模块的跳变事件以及与从所述状态机经由输入线路893施加的控制栅电压相关的信息来确定所得到的存储器状态。所述处理器接着计算针对所述存储器状态的二进制编码、并且将所得到的数据位存储到数据锁存器894中。在所述核部分的另一个实施例中，位线锁存器882起到双重作用，既作为用于锁存所述读出模块880的输出的锁存器、又用作如上文描述的位线锁存器。

预期的是，一些实现方式将包括多个处理器892。在一个实施例中，每个处理器892将包括输出线路(在图8未绘出)，使得所述输出线路中的每一个通过硬接线-OR’d连接在一起。在一些实施例中，在将所述输出线路连接至所述硬接线-OR线之前反转。这种构型能够在编程过程已经完成时的编程验证过程中实现快速确定，因为接收硬接线-OR线的状态机可以确定被编程的所有位何时达到所希望的电平。例如，当每个位都达到了其所希望的电平时，将所述位的逻辑零发送至硬接线-OR线(或将数据一反转)。当所有的位都输出数据0(或数据一反转)时，则所述状态机知道将终止编程过程。在每个处理器与八个读出模块通信的实施例中，所述状态机可能(在一些实施例中)需要读取所述硬接线-OR线八次，或将逻辑添加到处理器892以便累积相关联位线的结果，使得所述状态机仅需要读取所述硬接线-OR线一次。在具有许多读出模块的一些实施例中，这许多读出模块的硬接线-OR线可以分组成多组N个读出模块，并且接着可以将这个组分形成二进制树。

在编程或验证的过程中，有待编程的数据从数据总线820存储到所述组数据锁存器894中。在所述状态机的控制下，编程操作包括同时施加至所述被寻址的存储器单元的控制栅上的一系列编程电压脉冲(具有渐增的幅度)，所述存储器单元同时被编程至所述编程电压脉冲。每个编程脉冲之后是验证过程，用于确定所述存储器单元是否已被编程至所希望的状态。处理器892监测所验证的存储器状态相对于所希望的存储器状态。当二者相符时，处理器892设定所述位线锁存器882以便致使位线被拉到指定状态的编程抑制。这抑制耦合至位线111上的存储器单元进一步编程，即使它在其控制栅上受到编程脉冲也是如此。在其他实施例中，所述处理器初始地加载所述位线锁存器882，并且所述读出电路在验证过程中将其设定为抑制值。

数据锁存器堆叠体894包含与所述读出模块相对应的数据锁存器堆叠体。在一个实施例中，读出模块880有三个(或四个或其他数量的)数据锁存器。在一些实现方式中(但不作要求)，所述数据锁存器被实施为移位寄存器，使得存储在其中的并行数据被转换成用于数据总线820的串行数据，反之亦然。在一个优选的实施例中，与所述存储器单元读取/写入块相对应的所有数据锁存器可以联系在一起形成块移位寄存器，使得可以通过串行传送来输入或输出数据块。具体地，对这一组读取/写入模块进行适配，使得其一组数据锁存器中的每一个将数据按顺序移入或移出所述数据总线，就好像它们是用于整个读取/写入块的移位寄存器的一部分。

图9A是描述将连接至共用字线上的存储器单元编程到一个或多个目标(例如，数据状态或阈值电压范围)的过程的一个实施例的流程图。典型地，在编程操作的过程中被施加至控制栅上的编程电压是作为一系列编程脉冲施加的。在编程脉冲之间存在一组验证脉冲，用于进行验证。在许多实现方式中，将所述编程脉冲的幅度随着每个后续脉冲增大预定步长。图9B示出了编程脉冲964、965、966和验证脉冲967的一个示例性序列。

在图9A的步骤570中，将编程电压(Vpgm)初始化到起始幅度(例如，～12-16V或另一个适合的电平)，并且将状态机722所维持的编程计数器PC初始化为1。在步骤972中，将编程信号Vpgm的编程脉冲施加至所选择的字线(被选择用于编程的字线)。在一个实施例中，被同时编程的这组存储器单元全都连接至同一字线(所选择的字线)上。所述未被选择的字线可以接收一个或多个升高电压(例如，～7-11伏特)以便进行本领域已知的升高方案。在一个实施例中，如果应当对存储器单元进行编程，则将对应的位线接地。在另一方面，如果所述存储器单元应当保持在其当前阈值电压，则可以将对应的位线连接至Vdd以便抑制编程。在步骤972，将所述编程脉冲同时施加至连接至所选择的字线上的所有存储器单元上，使得连接至所选择的字线上的所有存储器单元被同时编程。也就是，它们在同一时刻(或在重叠时间期间)被编程。以此方式，连接至所选择的字线上的所有存储器单元改变其阈值电压，除非它们已经被锁定在外而不进行编程。

在步骤974，使用适当一组目标电平来验证适当的存储器单元，以进行一个或多个验证操作。在一个实施例中，通过测试被选择用于编程的所述存储器单元的阈值电压是否已经达到适当的验证比较电压，来进行验证过程。参见图9B，在每个编程脉冲之间可以存在若干验证脉冲967，以测试不同的编程状态。将参照图10A-E进一步讨论这一点。在一些实施例中，在向所选择的字线施加相同电压时，测试多个验证电平。下文讨论了进一步的细节。

在步骤976中，判定所有存储器单元是否都已达到其目标阈值电压(通过)。如果是，则编程过程完成并且成功，因为所有所选择的存储器单元都被编程并且被验证为达到其目标状态。在步骤978中报告“通过”状态。如果在976确定不是所有存储器单元都达到其目标阈值电压(失败)，则编程过程继续至步骤980。要注意，在一些实施例中，存在高验证参考电平和高验证参考电平。下文将例如结合图20的过程来讨论这一点。

在步骤980中，所述***对还没有达到其相应目标阈值电压分布的存储器单元的数量进行计数。也就是，所述***对未通过所述验证过程的单元的数量进行计数。这种计数可以由所述状态机、所述控制器、或其他逻辑完成。在一个实现方式中，所述读出块702中的每一个(参见图7)将存储器相应单元的状态(通过/失败)。可以使用数字计数器对这些值计数。如上文描述的，所述读出块中的许多具有硬接线-OR’d连接在一起的输出信号。因此，检查一条线可以指示一大组单元中没有单元未通过验证。通过适当地组织被硬接线-OR连接在一起的线(例如，二进制树状结构)，可以使用对分搜索法来确定失败的单元的数量。以这样的方式，如果少量的单元失败，则计数快速地完成。如果大量的单元失败，则计数花费更长的时间。在另一个替代方案中，所述读出放大器中的每一个，如果其对应存储器单元失败则可以输出模拟电压或电量，并且可以使用模拟电压或电流求和电路来对失败的存储器单元的数量进行计数。

在一个实施例中，存在一个总计数，所述总计数反映了未通过最后一个验证步骤的、当前正被编程的存储器单元的总数量。在另一个实施例中，对每个数据状态保持多个单独的计数。

在步骤982中，判定来自步骤980的计数是否小于或等于预定极限。在一个实施例中，所述预定极限是这页存储器单元的在读取过程中可以通过ECC纠正的位的数量。如果失败单元的数量小于或等于所述预定极限，则编程过程可以停止并且在步骤978中报告“通过”状态。在这种情形中，足够的存储器单元被正确地编程，使得在读取过程中可以使用ECC来纠正剩余的少数还没有被完全编程的存储器单元。在一些实施例中，步骤980将对每个扇区、每个目标数据状态或其他单位的失败单元的数量进行计数，并且在步骤582中将所述计数单独地或一起地与阈值进行比较。

在另一个实施例中，所述预定极限是小于在读取过程中可以通过ECC纠正的位的数量，以允许未来的错误。当对一页中的少于所有存储器单元进行编程、或者比较仅一个数据状态(或少于所有状态)的计数时，所述预定极限可以是这页存储器单元的在读取过程中可以通过ECC纠正的位的数量的一部分(按比例的或不按比例的)。在一些实施例中，这个极限不是预先确定的。而是，它基于已经针对这页计数的错误数量、进行的编程-擦除循环的数量、或其他指标改变。

如果故障存储器单元的数量不小于所述预定极限，则编程过程在步骤984继续，并且相对于编程极限值(PL)来检查编程计数器PC。编程极限值的实例包括20和30；然而，可以使用其他值。如果编程计数器PC不小于编程极限值PL，则认为编程过程已经失败，并且在步骤988中报告FAIL。如果编程计数器PC小于编程极限值PL，则所述过程在步骤586继续，在此时间期间，将编程计数器PC增加1并且将编程电压Vpgm阶跃升高至下一个幅度。例如，下一个脉冲将具有比前一个脉冲大了一个步长(例如，0.1-0.4伏特的步长)的幅度。在步骤986之后，这个过程循环回到步骤972，并且对所选择的字线施加另一个编程脉冲。

图10A-E展示了可以在图9A的编程过程的一个实施例的过程中使用的多阶段编程途径。在图10E中描绘了最终编程状态(S0-S7)。要注意，存在与状态S1-S7相关联的验证电平(Vv1，Vv2，Vv3，Vv4，Vv5，Vv6，Vv7)。这些验证电平可以对应于图9B中的这些验证脉冲。

在图10A-E的实施例中，编程过程包括三个阶段。在编程之前，擦除所述存储器单元，使得连接至共用字线上的所有存储器单元处于擦除后阈值电压分布E内，如图10A所绘。与有待编程的存储器单元相关联的这个共用字线被称为所选择的字线。要注意，除了与所选择的字线相关联的存储器单元之外的存储器单元可以一起被擦除。例如，一个块、或块的某个区段中的所有存储器单元可以一起被擦除。

在第一编程阶段的过程中，将目标(由于有待存储在存储器单元中的数据)是数据状态S4、S5、S6或S7的所述存储器单元编程到中间状态IM。所述存储器单元的目标是数据状态S0、S1、S2或S3并且保持在所述擦除后阈值电压分布E内。用图10B图解地描绘了所述第一阶段。将被编程到中间状态IM的存储器单元编程到目标阈值电压VvIM。

在图10A-E的编程过程的第二阶段的过程中，将存储器单元编程到略微低于其最终既定验证电平的验证电平。这在图10C中描绘出，其中验证电平Vv1’、Vv2’、Vv3’、Vv4’、Vv5’、Vv6’、Vv7’与每个状态相关联。这些分布被标记为S1’、S2’、S3’、S4’、S5’、S6’和S7’，以指示这些不是最终编程状态。这些可以被称为“模糊状态”。要注意，例如Vv1’低于Vv1。并不要求每个状态具有较低验证电平。例如，最高状态可能没有较低验证电平Vv7’。而是，最高状态的存储器单元可以直接编程到较高验证电平Vv7。这个第二阶段可以被称为粗糙编程阶段。

在图10A-E的编程过程的第三阶段的过程中，将存储器单元编程到其最终编程状态。这在图10D中描绘出，其中验证电平Vv1、Vv2、Vv3、Vv4、Vv5、Vv6、Vv7与每个状态相关联。在这个第三阶段的过程中，可以减慢编程速度，这可以帮助创建更紧的阈值电压分布。这个第三阶段可以被称为精细编程阶段。要注意，所述第二阶段和第三阶段可以一起进行。下文讨论了进一步的细节。

在所述第二阶段的过程中，将处于擦除后阈值电压分布E中的存储器单元编程到电平Vv1’、Vv2’、Vv3’或Vv4’之一。例如，在所述编程过程的第二阶段的过程中，将有待编程到数据状态S3的那些存储器单元从擦除后阈值电压分布E编程到模糊状态S3’，将有待编程到数据状态S2的那些存储器单元从擦除后阈值电压分布E编程到模糊状态S2’，将有待编程到数据状态S1的那些存储器单元从擦除后阈值电压分布E编程到模糊状态S1’，并且不对有待处于数据状态S0的那些存储器单元进行编程。因此，擦除后阈值电压分布E变成数据状态S0。而且，在所述第二阶段的过程中，将存储器单元从中间状态IM编程到多个不同数据状态S4-S7。例如，将有待编程到数据状态S7的那些存储器单元从中间状态IM编程到模糊状态S7’，将目标是处于数据状态S6的那些存储器单元从中间状态IM编程到模糊状态S6’，将有待编程到数据状态S5的这两个存储器单元从中间状态IM编程到模糊状态S5’，并且将有待编程到状态S4的那些存储器单元从中间状态IM编程到模糊状态S4’。在图10C中展示了这个第二编程阶段。

如图10C中可见，在所述第二编程阶段结束时，模糊状态S1’-S7’与相邻模糊状态重叠。例如，模糊状态S1’与模糊状态S2’重叠，模糊状态S2’与模糊状态S1’和S3’重叠，模糊状态S3’与模糊状态S2’和S4’重叠，模糊状态S4’与模糊状态S3’和S5’重叠，模糊状态S5’与模糊状态S4’和S6’重叠，并且模糊状态S6’与模糊状态S5’和S7’重叠。在一些实施例中，所述模糊状态中的全部或一些不重叠。

在所述第三编程阶段的过程中，所述分布从模糊状态S1’-S7’到最终状态S1-S7收紧。图10D图解地描绘了这一点。如上文所述，一些存储器单元可能处于所述第三阶段中而其他处于所述第二阶段中。而且，存储器单元可以跳过所述第二或第三阶段。如所指出的，不是所有状态都要求所述第二阶段。而且，在相同的编程脉冲中，存储器单元的阈值电压可以超过所述高验证电平，因为它横穿了所述低验证电平，在此情况下它不经历与所述第三阶段相关联的缓慢编程。在一些实施例中，数据状态S0比数据状态S1-S7宽。

要注意，许多变体的编程是可能的。不同于八个状态，可以存在两个、四个、十六个、或其他数量的状态。所述编程阶段还可能存在许多变体。例如，在一个实施例中跳过了编程到中间状态IM。

当将数据编程到多个状态(例如，不同于二进制编程)时，重要的是，所述编程过程足够准确，而使得读取过程可以明确地在不同阈值电压分布之间区分。例如，阈值电压分布越紧，明确地读取存储器单元就越容易。

如上文指出的，在没有不合理地减慢编程过程的情况下实现紧的阈值电压分布的一种解决方案包括b针对给定状态的低和高验证电平。编程到低验证电平可以被称为粗糙编程阶段。这包括尝试以更快方式升高阈值电压并且较少地关注实现紧的阈值电压分布。编程到高验证电平可以被称为精细编程阶段。这尝试以更慢方式升高阈值电压以便达到目标阈值电压，同时还实现更紧的阈值电压分布。

图11A、11B、12A和12B提供了粗糙/精细编程方法的一个实例的更多细节。图11A和12A描绘了被编程的存储器单元的阈值电压。图11B和12B描绘了被编程的存储器单元的位线电压。图11A、11B、12A和12B的这个实例使用了两个验证电平，在图中表示为Vv’和Vv。最终目标电平是Vv。图10C和10D示出了若干状态的这种低和高验证电平的实例。

当存储器单元的阈值电压已经达到Vv时，将通过向与所述存储器单元相对应的位线施加抑制电压，来抑制所述存储器单元的进一步编程。例如，可以将位线电压升高至V抑制(参见图11B和图12B)。然而，当存储器单元达到接近(但低于)目标值Vv的阈值电压时，通过向所述位线施加典型地在0.3v至0.8v的量级上的某个偏置电压，来减慢后续编程脉冲期间所述存储器单元的阈值电压偏移。由于在接下来的几个编程脉冲期间减小了阈值电压偏移的速率，最终阈值电压分布可以比用其他编程方法时更窄。为了实施这种方法，使用低于Vv的第二验证电平。这个第二验证电平在11A和12A中描绘为Vv’，其中Vv>Vv’。当存储器单元的阈值电压大于Vv’但仍小于Vv时，将通过施加位线偏压Vs来减小在后续编程脉冲期间所述存储器单元的阈值电压偏移(图12B)。要注意在这种情况下，可以对每个状态使用两个验证操作。对每个状态在对应Vv下使用一个验证操作，并且对每个状态在对应Vv’下使用一个验证操作。要注意，某些状态，例如最高状态，可能不具有低验证电平。

图11A和11B示出了在一个编程脉冲中在t2时其阈值电压移动经过了Vv’和Vv的存储器单元的行为。例如，在图11A中描绘阈值电压在t2与t3之间经过Vv’和Vv。因此，在t3之前，所述存储器单元处于所述粗糙阶段中。在t3之后，所述存储器单元处于所述抑制模式中。

图12A和12B描绘了进入粗糙和精细编程阶段二者的存储器单元。所述存储器单元的阈值电压在时刻t2与时刻t3之间(例如，从在t2开始施加编程脉冲时)横穿了Vv’。在t3之前，所述存储器单元处于所述粗糙阶段中。在t3之后，将位线电压升高至Vs；因此，所述存储器单元处于所述精细阶段中。在t3与t4之间，所述存储器单元的阈值电压横穿了Vv；因此，通过在t4将位线电压升高至V抑制，抑制所述存储器单元的进一步编程。如果没有所述使用粗糙/精细编程方案，在所述存储器单元的阈值电压可以超出Vv一个容限，所述容限比图12A中描绘的大得多。

电压Vv比电压Vv’大了被称为Δ的差值(参见图12A)。实现上文刚刚描述的粗糙/精细编程过程的一种可能的方式是对于每个数据状态在两个不同控制栅(字线)电压下施加两个连贯的验证操作。例如，如果存储器单元正在被编程到状态S1-S7，图9B的波形将包括十四个验证脉冲而不是七个。然而，对于每个数据状态具有两个连贯的验证操作减慢了所述编程/验证过程，因为为了改变字线电压而需要的时间比希望的长。例如，随着字线变得越长而与更多存储器单元连接，RC延迟量增加并减慢了改变字线电压的过程。同样，随着字线之间的寄生电容由于更紧密隔开的字线而变得更大，RC延迟量增加。

为了解决编程/验证过程的速度由于为了改变字线电压而需要的时间而减慢的问题，控制栅(字线)电压对于每个数据状态的这两个验证操作(在Vv’和Vv下的操作)而言相同的情况下，可以使用上述粗糙/精细编程过程的变体。在这个方案中，读出放大器870将通过读出所述存储器单元的两个不同电流来测试两个不同阈值电压(例如，Vv’和Vv)。在一个实施例中，在不改变所选择的字线上的电压的情况下针对在Vv’和Vv下的验证进行读出。下文讨论了进一步的细节。

图13A示出了在编程刚刚完成之后具有读取参考电平Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7的存储器单元的阈值分布。读取电平Vr1用于测试存储器单元是否具有高于或低于所述电平的阈值电压。通过测试所有参考电平，可以确定每个存储器单元处于哪个状态。

然而，在阈值电压分布之间可能存在一些重叠。在图13B中对于两个相邻状态描绘了这一点。这种重叠可能在编程时在某种程度上由于例如一些存储器单元被过度编程或编程不足而发生。而且，所述阈值电压分布可能由于例如读取串扰而随时间展开。读取串扰是存储器单元的阈值电压由于被施加来读取所述存储器单元的电压而略微改变。

在一个实施例中，使用软比特来改进读取操作的准确性。读取电平Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7可以被称为“硬比特”。如上文指出的，可以使用错误校正来准确确定存储器单元旨在被编程到的状态，即使其当前阈值电压不是在正确的范围。

图13B描绘了具有硬比特(HB)和两个相关联软比特(SB’，SB)的参考电平的两个相邻阈值电压分布。硬比特是针对读取电平Vrl-Vr7之一。在这个实例中，软比特是在这两个阈值电压分布之一的大约中心处。这仅是一个实例。而且，可能有多于两个软比特与所述硬比特相关联。

在一个实施例中，在所述硬比特参考电平和这两个软比特参考电平处读出存储器单元。这个信息可以被馈送至错误校正控制过程。这提供了可以在错误校正过程中被所述纠正引擎用来加速或以其他方式辅助收敛的更多数据。在一个实施例中，在不改变所选择的字线上的电压的情况下读出这个硬比特和两个软比特。

图14是读出电路870的一个实施例的图(参见图8)。电路870可以用来在向所选择的字线施加相同的电压时读出多个阈值电压电平。电路870具有电荷存储器件1416，所述电荷存储器件具有用作读出节点(SEN)的节点。向所述电荷存储器件1416的第二节点提供时钟信号(CLK)。所述时钟信号CLK可以用来调整所述读出节点SEN处的电压。在一个实施例中，所述电荷存储器件1416是用电容器实施的。

所述读出节点(SEN)连接至读出设备1414上。所述读出设备1414读出在SEN处的电压并且判定所述电压是否高于/低于目标电平。这可以用来判定存储器单元是否具有高于/低于参考电平的阈值电压。向所述读出设备1414的节点1411提供信号SRC。所述SRC信号可以用于修改所述读出设备1414所测试的目标电平。这可以被称为调整所述读出设备1414的跳变点。在一个实施例中，读出设备1414是用晶体管实施的。因此，可以通过所述晶体管是否响应于在SEN处的电压而接通来定义跳变点。

所述数据锁存器1412存储所述读出设备1414的结果，所述结构可以是通过读出线提供的。所述数据锁存器1412输入重设信号RST，所述重设信号在多个读出操作之间重设所述数据锁存器1412。

所述预充电电路1404在所述SEN节点处建立电压。完成这点将在所述读出节点SEN处建立初始参考电压。在一个实施例中，这是通过对所述电荷存储器件1416充电来完成的。

位线连接电路1402将所述电荷存储器件1416与位线相连接/断开连接。所述位线与所读出的存储器单元相关联。在向所选择的存储器单元的控制栅施加了参考电压之后，将所述电荷存储器件1416连接至位线上，以允许所选择的存储器单元的导通电流将所述电荷存储器件1416放电而持续一段读出时间。接着，将所述电荷存储器件1416与所述位线断开连接，以便稳定所述读出节点SEN上的电压，使得可以读出所述存储器单元的所述条件。

图15是用于在向所选择的字线施加相同电压时确定多个参考电平的过程的一个实施例的流程图。在一个实施例中，这个过程用于在向所选择的字线施加相同电压时读出低验证电平和高验证电平。在一个实施例中，这个过程用作在向所选择的字线施加相同电压时读取一个硬比特和多个软比特的过程的一部分。图23示出了可以如何将图15的过程扩展至读取一个硬比特和两个软比特。将参照图14的电路870，以帮助理解图15的过程。要注意，在图15的过程之前，可以向所选择的字线施加参考电压。

在步骤1502中，在读出节点SEN上产生读出电压。在一个实施例中，将读出节点SEN连接至读出晶体管的栅极上，所述读出晶体管具有连接至SRC的源极端子。所述读出节点SEN与所选择的非易失性存储元件相关联。所选择的非易失性存储元件是指所选择的有待读出的一个元件。在一个实施例中，所选择的非易失性存储元件是在与所述读出节点SEN相关联的NAND串上。

在所述读出节点产生读出电压可以包括：产生代表所选择的非易失性存储元件的条件的电压。步骤1502可以包括将读出节点SEN连接至所选择的非易失性存储元件，以允许来自所选择的非易失性存储元件的导通电流来在某种程度上将所述读出节点放电。下文讨论了进一步的细节。

在步骤1504中，判定所述读出设备1414是否响应于所述读出节点SEN上的读出电压导通电流。例如，判定读出晶体管是否响应于所述读出节点SEN上的电压导通显著的电流或接通。在这个时刻，作为一种可能性，可以将读出设备1414的节点1411接地。

在步骤1506中，基于所述读出设备1414是否响应于所述读出节点SEN上的所述读出电压导通电流，确定所选择的非易失性存储元件相对于第一参考电平的条件。作为一个实例，判定所述存储器单元是否具有高于/低于低验证电平(例如，电平Vv1’-Vv7’之一)的阈值电压。作为另一个实例，判定所述存储器单元是否具有高于/低于软比特电平(例如，图13B中的软比特SB’)的阈值电压。这种确定可以由连接至读出电路870上的电路进行。例如，可以将来自数据锁存器1412的数据提供给所述处理器892、控制电路720、和/或控制器744以便进行这种确定。

在步骤1508中，修改读出设备1414的节点1411(例如，所述读出晶体管的源极端子)上的电压。例如，使用信号SRC来修改读出设备1414的节点1411上的电压。在一个实施例中，在步骤1508中增大节点1411上的电压，以允许所述读出设备1414测试不同的参考电平。

在步骤1510中，在节点1411上具有当前电压时，判定所述读出设备1414是否响应于所述读出节点SEN上的读出电压导通电流。例如，在给定了节点1411上的当前电压时，判定读出设备1414是否响应于所述读出节点SEN上的电压导通显著电流或接通。

在步骤1512中，基于所述读出设备1414是否响应于所述读出节点SEN上的所述读出电压导通电流，确定所选择的非易失性存储元件相对于第二参考电平的条件。作为一个实例，判定所述存储器单元是否具有高于/低于高验证电平的阈值电压。作为另一个实例，判定所述存储器单元是否具有高于/低于硬比特电平或不同于步骤1506的软比特电平的阈值电压。这种确定可以由连接至读出电路1400上的电路进行，如在步骤1506中讨论的。

要注意，所选择的字线上的电压在步骤1504与1510之间可以保持恒定。

图16是描绘一个实施例的读出电路870的示意图(参见图8和14)。所述读出电路870可以在图15的过程中、以及下文描述的其他过程中使用。如下文描述的，图16的电流将电容器(或其他电荷存储器件)预充电到预充电幅度、将所述电容器通过所述存储器单元放电而持续一段读出时间、并且在所述读出时间之后读出所述电容器处的电压。虽然图16表征的是一个电容器1416，但在一些实施例中，任何适合的电荷存储器件都可以取代或补充这个电容器1416。读出电压将指示所述存储器单元是否导通了所读出的电流，这是对于所述存储器单元的阈值电压是否大于或小于所测试的阈值电压的指示。如果所述存储器单元的阈值电压大于所测试的阈值电压，则在验证操作的过程中，所述存储器单元将进入精细阶段或完整编程，如基于以上描述的所述编程是合适的。因此，图16的电路可以用于以上讨论的粗糙/精细编程、或用于没有使用粗糙/精细编程的其他***。在一些实施例中，图16的电路可以用于读取操作。例如，在读取操作的过程中可以读取硬比特和软比特。

图16示出了连接至位线和晶体管1602上的晶体管1600。晶体管1600在其栅极处接收信号BLS、并用于连接至或隔离所述位线。晶体管1602在其栅极处接收信号BLC、并用作电压钳。栅极电压BLC被偏置为等于所希望位线电压加上晶体管1602的阈值电压的恒定电压。因此，晶体管1602的作用是在读出操作的过程中(在读取或验证的过程中)维持恒定的位线电压，即使流经所述位线的电流改变。

晶体管1602连接至晶体管1402上。晶体管1402连接至电容器1416上。晶体管1402的目的是将电容器1416连接至位线上并且将电容器1416与所述位线断开连接，使得电容器1416与位线选择性地通信。换言之，晶体管1402调节读出时间。也就是，在晶体管1402接通时，电容器1416可以通过位线放电，并且当晶体管1402切断时，电容器1416不能通过位线放电。

晶体管1402连接至电容器1416之处的SEN节点还连接至读出晶体管1414的栅极上。因此，电容器1416的上板连接至读出晶体管1414的栅极上。电容器1416的下板连接至时钟信号CLK上。时钟信号CLK的目的是升高或较低电容器1416的上板上的电压、并且因此升高或降低所述读出节点SEN上的电压。

所述SEN节点还连接至晶体管1610上，所述晶体管连接至晶体管1618上。向晶体管1610的栅极提供信号HLL。向晶体管1618的栅极提供信号LAT。晶体管1610和1618的目的是对所述读出节点SEN预充电。向晶体管1618的源极施加电压(例如，Vdd或其他电压)。通过适当地偏置晶体管1618和1610，可以使用向晶体管1618的源极施加的电压来对电容器1416预充电。在预充电之后，电容器1416可以通过位线经由晶体管1402放电(假定晶体管160和1602在导通)。

读出晶体管1414具有源节点1411，对所述源节点提供源信号SRC。源信号SRC的目的是调整晶体管1414所测试的参考电平。换言之，源信号SRC修改读出晶体管1414的跳变点。读出晶体管1414的漏极连接至选通晶体管1612上。对所述选通晶体管1612的栅极提供选通信号STRO。所述选通晶体管1612的目的是将读出晶体管1414连接至锁存器电路1412上。

所述锁存器电路1412包括晶体管1640、1642、1644、1650、1652和1654。晶体管1650在其栅极处接收选通信号STRO。晶体管1640在其栅极处接收重设信号RST。晶体管1652和1654的栅极结系在一起。所述数据锁存器1412中的LAT电压代表所述存储器单元的一个条件。在一个实施例中，如果存储器单元通过了验证条件，LAT将高，如果所述存储器单元未通过所述验证条件，则低。因此，在一个实施例中，高LAT是指，所述存储器单元具有高于参考电平的阈值电压。因此，在一个实施例中，高LAT是指，所述存储器单元具有高于参考电平的阈值电压。

重设晶体管1460连接至晶体管1652和1654的栅极上。对重设晶体管1460的栅极提供重设信号RST。因此，所述重设信号RST可以用来重设所述锁存器1412。

如上文讨论的，经由晶体管1610和1618对电容器1416预充电。这将节点SEN处的电压升高至预充电电压电平(Vpre)。当晶体管1402接通时，如果所选择的存储器单元的阈值电压低于所测试的电压电平，电容器1416可以通过位线和所述存储器单元将其电荷放电。如果电容器1416能够放电，则所述电容器处(SEN节点处)的电压将减小。

在SEN节点处的预充电电压(Vpre)大于晶体管1414的阈值电压；因此，在所述读出时间之前，晶体管1414是接通的(导通的)。由于晶体管1414在所述读出时间期间是接通的，则晶体管1612应当切断。如果电容器1416在所述读出时间期间不放电，则SEN节点处的电压将保持高于晶体管1414的阈值电压。在一个实施例中，在所述读出晶体管1414接通且晶体管1612接通的情况下，数据锁存器1412中的LAT变高。

如果电容器1416在所述读出时间期间有效放电，则SEN节点处的电压将下降到低于晶体管1414的阈值电压；由此切断了晶体管1414。在此情况下，在一个实施例中，数据锁存器1412中的LAT将是低的。在数据锁存器1412中的LAT处的电压可以被提供给在所述读出电路870外部的管理电路。在一个实施例中，在数据锁存器1412中的LAT处的电压的一部分被提供给在所述读出电路870外部的管理电路。因此，所述读出电路870和/或在所述读出电路870外部的管理电路可以确定所述存储器单元相对于参考电平(例如，阈值电压)的所述条件。

图17是描绘读出存储器单元的一个实施例的流程图。这个过程包括图15的过程的步骤1502和1504的一个示例性实现方式。图17的过程可以由图16的电路执行。图17的实施例采用了以下结构，其中电荷存储器件1416将通过所选择的存储器单元将其电荷放电以便检测电流。图16至少部分地描绘了这种结构的一个实例，如上文描述的。在图16的实例中，电荷存储器件1416包括电容器。然而，在其他实施例中，还可以使用其他类型的电荷存储器件。图18包含在讨论图17的过程时将提到的正时信号。

在图17的步骤1702中，将所述电容器(或其他电荷存储器件)预充电到预定电压电平。参见图18，在时刻t0与t1之间，HLL高并且LAT低。这些条件将这两个晶体管1618和1610接通，从而将电容器1416的顶板连接至Vdd(或某个其他电压)。在时刻t1，SEN处的电压为所述预充电电压Vpre。要注意，不要求Vpre是Vdd，因为可以对HLL为高的持续时间进行调整以建立适合的Vpre。在时刻t1，HLL低，这切断了晶体管1610从而停止预充电。

在步骤1704中，增大电容器1416(或其他电荷存储器件)上的电压。参见图18，在时刻t2，升高时钟信号CLK。这具有将SEN处的电压升高类似的量的效果。参见图16，升高电容器1416的底板处的CLK具有将电容器1416的顶板(或读出节点SEN)升高类似的量的效果。

在步骤1706，将经预充电的电容器(或其他电荷存储器件)连接至所述位线。参见图18，在时刻t3，信号XXL变高。还要注意，在这个时刻BLC可以高。同样，在这个时刻BLS可以高。现在参见图16，向晶体管1402的栅极提供XXL，因此接通了晶体管1402。而且，在这个时刻晶体管1600和1602是接通的。这将所述读出节点SEN连接至位线上。

在步骤1708中，允许电容器1416通过位线和NAND串放电(包括读出所选择的存储器单元)。在步骤1708中所述***将等待一段读出时间。参见图18，信号XXL从时刻t3到t4保持高。要注意，整个过程仅需要一个读出时间。

还参见图18，在t3与t4之间，所述读出节点SEN放电。描绘了三个不同的放电速率。下文将更全面地讨论这些速率。简要地，曲线1802与具有低导通电流的存储器单元相关联，曲线1084与具有中等导通电流的存储器单元相关联，并且曲线1806与具有高导通电流的存储器单元相关联。换句话说，曲线1802与具有高于较高参考电平的阈值电压的存储器单元相关联。曲线1804与具有的阈值电压在较低参考电平与较高参考电平之间的存储器单元相关联。曲线1806与具有低于所述较低参考电平的阈值电压的存储器单元相关联。

在步骤1710中，将电容器1416上的电压减小。参见图18，在时刻t5，降低时钟信号CLK。这具有将SEN处的电压降低类似的量的效果。

在步骤1712中，测试电容器1416上的电压。所述***将计算所述电容器上的电压从所述预充电电压到在步骤1712中检测到的电压的变化。参见图18，在时刻t6，选通信号STRO变高。还要注意，在此之前在时刻t5时，重设信号RST变低以便重设所述锁存器电路。参见图16，所述晶体管1414将响应于读出节点SEN上的电压而接通或切断。在选通信号STRO高时，晶体管1612接通，这在读出晶体管1414与锁存器电路1412之间提供了电流路径。将基于所述读出晶体管1414是否导通来设定所述数据锁存器1412中的LAT的值。存在图18中描绘了三个LAT条件。LAT(低)对应于低电流导通曲线1802，LAT(中)对应于中等电流导通曲线1804，LAT(高)对应于高电流导通曲线1806。下文将更全面地讨论这三个LAT条件。

在一个实施例中，通过增大读出晶体管1414的源节点上的电压来改变读出电路870的跳变点。图19是用于展示这个实施例的图。这个图示出了读出节点(SEN)上的电压随时间的变化。时间框架对应于图18中的t3-t11。以下讨论将使用以下实例：其中低验证Vv’是低参考电平，并且高验证Vv是高参考电平。然而，所述低和高参考电平不需要用于低验证和高验证。

曲线1802与具有低导通电流的存储器单元相关联，曲线1084与具有中等导通电流的存储器单元相关联，并且曲线1806与具有高导通电流的存储器单元相关联。还描绘了“有效跳变点”。在多个电压下，读出晶体管1414将从切断转变成接通。当增大读出晶体管1414的源节点1411上的电压时，有效跳变点改变。着在读出低验证的阶段与读出高验证的阶段之间发生。

具有非常低的导通电流的存储器单元具有相对高的阈值电压。因此，它应当通过低验证Vv’和高验证Vv测试二者。这用曲线1802反映出。

具有中等导通电流的存储器单元具有在低验证Vv’电平与高验证Vv电平之间的阈值电压、并且因此应该通过低验证、但不能通过高验证。因此，它应当通过低验证Vv’测试、但不能通过高验证Vv测试。这用曲线1804反映出。

具有高导通电流的存储器单元具有低于低验证Vv’电平和高验证Vv电平的阈值电压、并且因此应该不能通过低验证和高验证二者。这用曲线1806反映出。

再次参见图16来解释增大读出晶体管1414的源节点1411上的电压如何改变跳变点。在一个实施例中，跳变点是读出晶体管1414的阈值电压加上源节点1411上的电压。通过增大源节点1411上的电压，跳变点增加。可以通过减小源节点1411上的电压，可以减小跳变点。

要注意，读出晶体管1414的电容可以相对低。因此，可以以极小的电流消耗快速地改变源节点1411上的电压。这些是重要的优点，因为减小验证的时间以及减小电流消耗是显著的益处。

图20是在编程操作过程中的验证存储器单元的过程的一个实施例。在这个过程中，验证存储器单元为低和高验证电平。这可以用于所谓的“快通写入”(QPW)。将参照图16的示例性电路和图18的示例性正时图。图20的过程使用了在图19中描述的用于升高读出晶体管1414的源节点1411上的电压的技术。

在步骤2002中，对于正在编程和验证的所选择的存储器单元，向字线施加电压，同时将所述存储器单元所连接的位线的电压电平维持在恒定值。这个字线电压是基于正在验证的数据状态施加的。如上文解释的，使用不同的控制栅电压来验证编程到不同数据状态。如上文讨论的，对于所述数据状态中的至少一些，将存在两个读出操作，一个针对相应的Vv’并且一个针对相应的Vv。针对给定数据状态的这两个读出操作，向字线施加相同的字线电压。

在步骤2004中，对于第一读出操作，所述***将读出流经所述存储器单元的电流。这用于判定所述存储器单元是否处于低验证电平Vv’。如果所述存储器单元具有高于低验证电平Vv’的阈值电压，则它应当不导通显著的电流。如果所述存储器单元具有低于低验证电平Vv’的阈值电压，则它应当导通显著的电流。

参见图18的正时图，这种读出可以在时刻t6与t7之间进行。因此，要注意，对读出节点SEN预充电以及将读出节点SEN放电至位线的这各个步骤可以在步骤1904之前进行。上文关于图17的过程描述了直至这个点的读出。在一个实施例中，当所述存储器单元通过了低验证测试时，LAT变高。具有低导通电流(曲线1802)或中等导通电流(曲线1804)的存储器单元通过了低验证测试、并且因此使得LAT高。参见图18，对于具有低电流或中等电流的存储器单元，LAT在时刻t6与t8之间高。

在步骤1906中，对于第二读出操作，所述***将读出流经所述存储器单元的电流。这用于判定所述存储器单元是否处于高验证电平Vv。参见图18的正时图，这种读出可以在时刻t10与t11之间进行。

参见图18，在第一读出操作于时刻t7结束之后，可以进行以下内容。使重设信号RST在时刻t8与t9之间变高以便重设所述锁存器1412。在时刻t9升高源信号SRC。这改变了所述读出晶体管1414的跳变点。参见图19，这升高了有效跳变点从而设定针对高验证电平的读出。

在时刻t10，升高选通信号STRO。这再次将读出晶体管1414连接至锁存器1412。取决于读出晶体管1414是否接通和导通电流，将相应地设定锁存器1412中的LAT。

在一个实施例中，当所述存储器单元通过了高验证测试时，LAT变高。具有低导通电流(曲线1802)的存储器单元通过了高验证测试、并且因此使得LAT高。然而，具有中等或高导通电流的存储器单元(分别为曲线1804和106)不能通过所述高验证测试、并且因此使得LAT低。参见图18，对于具有低导通电流的存储器单元，LAT在时刻t10之后高。对于其他存储器单元，LAT在时刻t10之后低。

要注意，步骤2004和2006均可以在步骤2002中向字线施加的电压保持恒定时进行。

如果所述存储器单元的阈值电压大于或等于Vv(参见步骤2008)，则在步骤2016中将所述存储器单元锁定在外而不进行这个编程过程的进一步编程。然而，如果所述存储器单元的阈值电压小于Vv，则判定所述存储器单元中的阈值电压是否大于或等于Vv’(步骤2010)。如果所述存储器单元中的阈值电压大于或等于Vv’，则在步骤2014中，将位线电压升高至Vs以便减慢编程并进入精细阶段。如果所述阈值电压低于Vv’，则在步骤2012中，将位线电压维持在Vs，使得可以进行附加粗糙编程。

在一个实施例中，修改电容器1416的底板上的电压以便能够在向所选择的字线施加相同的电压的情况下测试不同的参考电平。图21示出了用于展示以上内容的图。这个图示出了读出节点(SEN)上的电压随时间的变化。时间框架对应于图18中的t3-t11。这是测试低验证和高验证的一个实例，如时间轴所指示的。

曲线1802与具有低导通电流的存储器单元相关联，曲线1084与具有中等导通电流的存储器单元相关联，并且曲线1806与具有高导通电流的存储器单元相关联。还描绘了“跳变点”。这是以下电压：在所述电压下，读出晶体管1414将从切断转变成接通。

再次参见图16来解释，减小电容器1416的底板上的电压如何允许测试多个参考电平。通过增大电容器1416的底板上的电压，读出节点SEN上的电压增大。这改变了所述读出晶体管1414的栅极处的电压。

以上技术可以与修改所述读出晶体管1414的源节点1411上的电压的技术进行组合。在一个实施例中，组合这两种技术以用于读取一个硬比特和两个软比特。图22示出了用于展示组合这两种技术来读取一个硬比特HB和两个软比特SB’、SB的一个实施例的图。

图22中的这四条曲线2202、2204、2206和2208对应于在四个不同区域之一中的存储器单元与软比特和硬比特的关系。参见图13B，具有低于SB’的阈值电压的存储器单元应当响应于向所选择的字线施加电压而具有最高导通电流。这些存储器单元与曲线2208相关联。具有在SB’与HB之间的阈值电压的存储器单元与曲线2206相关联。具有在HB与SB之间的阈值电压的存储器单元与曲线2204相关联。具有高于SB的阈值电压的存储器单元应当响应于向所选择的字线施加电压而具有最高导通电流。这些存储器单元与曲线2202相关联。

所述时间轴示出了，第一读出操作将读出SB’(较低软比特)。接着，SEN节点上的电压向下移动。下一个读出操作是用于硬比特HB。接着，所述读出晶体管的源节点1411上的电压向上移动。这修改了有效跳变点。下一个读出操作是用于较高软比特HB。

图22还示出了每个读出操作的每条曲线的高于/低于条件。这些是指存储器单元是否具有高于或低于参考电平的阈值电压。对于曲线2208，所述存储器单元对于所有情况都具有低于参考电平的阈值电压。对于曲线2206，所述存储器单元具有的阈值电压高于SB’参考电平、但对于另两种情况是低于它。对于曲线2204，所述存储器单元具有的阈值电压高于SB’参考电平和HB参考电平、但低于SB参考电平。对于曲线2202，所述存储器单元对于所有情况都具有高于参考电平的阈值电压。

图23是读取一个硬比特和两个软比特的过程的一个实施例的流程图。可以使用图22中描述的技术。图24示出了在其中使用了图16的电路的一个实施例的正时信号。

这个过程从图15的过程起通过进行步骤1502-1506开始。这些步骤在读出节点SEN上产生电压、确定所述读出晶体管1414是否响应于所述读出节点SEN上的电压而导通、并且基于所述读出晶体管是否导通而确定所选择的存储器单元的条件。这些步骤可以用于判定所述存储器单元的阈值电压是否高于/低于较低软比特电平SB’。

参见图24，使用时刻t6与t7之间的选通信号STRO来所测所述第一读出操作的结果。所述读出节点SEN示出了四条不同曲线2202、2204、2206和2208，所述曲线对应于所选择的存储器单元的四个不同量的导通电流。这些涉及已经在图22中讨论过的曲线。存在四个不同的锁存器条件LAT1、LAT2、LAT3和LAT4。这些涉及在数据锁存器1412中标记为LAT的节点处的电压。LAT1对应于曲线2202。LAT2对应于曲线2204。LAT3对应于曲线2206。LAT4对应于曲线2208。对于第一读出操作，仅最高电流的情况(曲线2208)具有的存储器单元的阈值电压低于参考电平。LAT4的低条件指示了这种情形。LAT1-LAT3的高条件指示了所述存储器单元的阈值电压高于参考电平。

在步骤2302中，修改所述读出节点上的电压。参见图24，在时刻t9，将时钟信号CLK降低某个量。这具有降低电容器1416的顶板上的电压的效果。

在步骤2304中，所述***判定所述读出晶体管1414是否响应于所述读出节点上的电压而导通。这可以用于测试硬比特HB。参见图24，在时刻t10与t11之间，使得选通STRO变高。这致使所述锁存器电路1412基于所述读出晶体管1414是否导通电流而存储所述存储器单元的所述条件。

在步骤2306中，所述***基于所述读出晶体管是否导通而确定所选择的存储器单元的条件。步骤2302-2306可以用于判定所述存储器单元的阈值电压是否高于/低于硬比特电平HB。在数据锁存器1412中标记为LAT的节点上的电压可以用于确定所选择的存储器单元的所述条件。当测试硬比特HB时，具有低于HB参考电平的阈值电压的存储器单元应当导通相对高的电流(对应于曲线2206和2208)。对于这样的单元，LAT将低，如由时刻t10与t11之间的LAT3和LAT4指示的。另一方面，具有高于HB参考电平的阈值电压的存储器单元应当导通相对低的电流(对应于曲线2202和2204)。对于这样的单元，LAT将高，如由时刻t10与t11之间的LAT1和LAT2指示的。

这个过程接着从图15的过程起进行步骤1508-1512。这些步骤修改所述读出晶体管1414的源极端子1411上的电压、确定所述读出晶体管1414是否响应于所述读出节点SEN上的电压而导通、并且基于所述读出晶体管是否导通而确定所选择的存储器单元的条件。这些步骤可以用于判定所述存储器单元的阈值电压是否高于/低于较高软比特电平SB。

参见图24，在时刻t13升高源信号SRC。这对于读出晶体管1414的跳变点的影响已经讨论过。在时刻t14与t15之间，使得选通STRO变高。这致使所述锁存器电路1412基于所述读出晶体管1414是否导通电流而存储所述存储器单元的所述条件。

当测试较高软比特SB时，具有低于较高软比特SB参考电平的阈值电压的存储器单元应当导通相对高的电流(对应于曲线2204、2206和2208)。对于这样的单元，LAT将低，如由时刻t14之后的LAT2、LAT3和LAT4指示的。另一方面，具有高于较高软比特SB参考电平的阈值电压的存储器单元应当导通相对低的电流(对应于曲线2202)。对于这样的单元，LAT将高，如由时刻t14之后的LAT1指示的。

在图23的过程中使用的用于修改所述SEN节点上的电压(例如，步骤2302)的技术与用于修改所述读出晶体管的源节点上的电压的技术相组合，可以与在不修改所述读出晶体管的源节点上的电压的情况下在其他时刻修改所述SEN节点上的电压相比，提供更好的读出容限。

图25和26提供了一个实例来帮助展示以上内容。图25是当时钟CLK下降两次以便读出三个参考电平时的读出电压容限的一个实例。图26是当时钟CLK下降一次并且读出晶体管的源极升高一次以便读出三个参考电平时的读出电压容限的一个实例。

现在参见图25，描绘了时钟信号和读出节点SEN上的电压对比时间的关系。读出节点SEN起始为Vdd，这是预充电电压。时钟CLK起始为0V并增大至1.5V，这将读出节点SEN增大了对应的量。接着将读出节点SEN通过位线进行放电，如在此讨论的。这三条曲线涉及取决于存储器单元的阈值电压的三个不同放电速率。在放电时间结束时，所述曲线分别为2.0V、1.5V和1.0V。

时钟CLK电压下降了三次。在这个实例中，这被均匀划分为多个0.5V的阶跃。因此，时钟在读出Sb’时下降至1.0V、在读出HB时下降至0.5V、并且在读出SB时下降至0V。这造成了读出节点SEN的电压的对应下降。要注意，在这个实例中，读出节点SEN没有下降到低于0V。

电压读出容限是由这两个最极端情况的起始读出节点电压之间的差给出的。在这个实例中，这是1.0V。

现在参见图26，描绘了时钟信号CLK、源信号SRC、和读出节点SEN上的电压对比时间的关系。读出节点SEN起始为Vdd，这是预充电电压。时钟CLK起始为0V并增大至1.5V，这将读出节点SEN增大了对应的量。接着将读出节点SEN通过位线进行放电，如在此讨论的。这三条曲线涉及取决于存储器单元的阈值电压的三个不同放电速率。在放电时间结束时，所述曲线分别为2.5V、2.0V和1.3V。要注意，在这个实例中的读出时间可以不同于图25的实例。

时钟CLK电压下降了两次。这被分为0.7V的下降、接着是0.8V的下降。因此，时钟在读出SB’时下降至0.8V、并且在读出HB且在读出SB时下降至0V。这造成了读出节点SEN的电压的对应下降。要注意，在这个实例中，读出节点SEN没有下降到低于0V。

在这个实例中，在读出较高软比特SB之间升高源信号SRC。在这个实例中，将SRC升高0.5V。

电压读出容限是由这两个最极端情况的起始读出节点电压之间的差给出的。在这个实例中，这是1.2V。这个附加容限的原因是，在图26的实例中，时钟CLK信号的下降少了一次。

电压容限增益是指使用图26的技术的电压容限减去使用图25的技术的电压容限。更总体来说，电压容限增益可以如下表示。

V_容限增益＝V3*(I1-I3)/I2(1)

在等式1中，I1是较低软比特SB’电流，I2是硬比特HB电流，并且I3是较高软比特SB电流。这些电流是指在给定了向所述存储器单元的控制栅施加的参考电压的情况下，预期具有的阈值电压等于参考电平的存储器单元将具有的导通电流。V3是在使用了CLK的附加下降的方法中时钟信号CLK的最后下降。因此，图26的技术可以至少相对于图25的技术帮助改进电压容限。

一个实施例包括一种操作非易失性存储设备的方法，所述方法包括以下内容。在连接至具有源极端子的读出晶体管上的读出节点产生读出电压。所述读出节点与所选择的非易失性存储元件相关联。判定所述读出晶体管是否响应于所述读出节点上的所述读出电压而导通。基于所述读出晶体管是否响应于所述读出节点上的所述读出电压而导通，确定所述所选择的非易失性存储元件相对于第一电平的第一条件。在确定了相对于所述第一参考电平的所述第一条件之后，修改所述读出晶体管的所述源极端子上的电压。在修改了所述读出晶体管的所述源极端子上的所述电压之后，判定所述读出晶体管是否响应于所述读出节点上的所述读出电压而导通。基于在修改了所述读出晶体管的所述源极端子上的所述电压之后所述读出晶体管是否响应于所述读出节点上的所述读出电压而导通，确定所述所选择的非易失性存储元件相对于第二参考电平的第二条件。在一个实施例中，所述修改所述读出晶体管的所述源极端子上的电压包括增大所述源极端子上的电压。

在一个实施例中，除了前一段落之后，进行以下内容。在确定了所选择的非易失性存储元件相对于所述第一电平的条件之后，修改所述读出节点上的电压。判定所述读出晶体管是否响应于所述读出节点上的经修改的电压而导通。基于所述读出晶体管是否响应于所述读出节点上的所述经修改的电压而导通，确定所述所选择的非易失性存储元件相对于第三参考电平的条件。在判定了所述读出晶体管是否响应于所述读出节点上的所述经修改的电压而导通之后，修改所述读出晶体管的所述源极端子上的所述电压。所述第三参考电平在所述第一参考电平与所述第二参考电平之间。

一个实施例包括一种非易失性存储设备，所述非易失性存储设备包括多个非易失性存储元件、与所述多个非易失性存储元件相关联的多个位线、以及耦合至所述多个非易失性存储元件和所述多个位线上的管理电路。所述管理电路包括多个读出电路。读出电路包括电荷存储器件以及连接至所述电荷存储器件上的读出晶体管。所述管理电路在给定读出电路的电荷存储器件上产生读出电压。所述给定读出电路与所述位线中的第一位线相关联。所述第一位线与所述多个非易失性存储元件中的所选择的非易失性存储元件相关联。所述管理电路判定所述给定读出电路中的读出晶体管是否响应于所述电荷存储器件上的所述读出电压而导通。所述管理电路基于所述读出晶体管是否响应于所述电荷存储器件上的所述读出电压而导通，来确定所述所选择的非易失性存储元件相对于第一参考电平的条件。所述管理电路在确定了相对于所述第一参考电平的所述条件之后，修改所述读出晶体管的所述源极端子上的电压。所述管理电路在修改了所述读出晶体管的所述源极端子上的所述电压之后，判定所述读出晶体管是否响应于所述电荷存储器件上的所述读出电压而导通。所述管理电路基于在修改了所述读出晶体管的所述源极端子上的所述电压之后所述读出晶体管是否响应于所述电荷存储器件上的读出电压而导通，来确定所述所选择的非易失性存储元件相对于第二参考电平的条件。

一个实施例包括一种操作非易失性存储设备的方法，所述方法包括以下内容。在耦合至位线上的读出电容器上产生读出电压。所述读出电容器具有底板和顶板。所述读出电容器连接至具有源极端子的读出晶体管上。所选择的非易失性存储元件与所述位线相关联。判定所述读出晶体管是否响应于所述读出电容器的顶板上的读出电压而导通。在判定了所述读出晶体管是否响应于所述读出电容器上的读出电压而导通之后，减小所述读出电容器的底板上的电压。在升高了所述读出电容器的底板上的电压之后，判定所述读出晶体管是否响应于所述读出电容器的顶板上的读出电压而导通。在判定了所述读出晶体管在升高了所述底板上的电压之后导通之后，增大所述读出晶体管的所述源极端子上的电压。在增大了所述读出晶体管的所述源极端子上的所述电压之后，判定所述读出晶体管是否响应于所述读出电容器的顶板上的读出电压而导通。基于所述读出晶体管在以上操作中是否导通，确定所述所选择的非易失性存储元件相对于第一参考电平、第二参考电平和第三参考电平的条件。

在一个实施例中，前一段落中的第一参考电平是第一软比特参考电平，所述第二参考电平是第二软比特参考电平，并且第三参考电平是硬比特参考电平。

一个实施例包括一种3D非易失性存储设备，所述非易失性存储设备包括多个字线层、在堆叠体中的与所述字线层交替的多个绝缘体层、多个非易失性存储元件串、与所述非易失性存储元件串相关联的多个位线、多个读出电路(各自包括读出节点和连接至所述读出节点上的读出晶体管)、以及管理电路。每个非易失性存储元件串包括多个非易失性存储元件。所述非易失性存储元件各自与所述多个字线中的一个字线相关联。所述管理电路与所述多个字线层、所述多个位线、所述多个串、以及所述多个读出电路通信。所述管理电路在给定读出电路的读出节点上产生读出电压。所述给定读出电路与位线中的第一位线相关联。所述第一位线与所述多个非易失性存储元件中的所选择的非易失性存储元件相关联。所述管理电路判定所述给定读出电路中的读出晶体管是否响应于所述读出节点上的所述读出电压而导通。所述管理电路基于所述读出晶体管是否响应于所述读出节点上的所述读出电压而导通，来确定所述所选择的非易失性存储元件相对于第一电平的条件。所述管理电路在确定了相对于所述第一电平的所述条件之后，修改所述读出晶体管的所述源极端子上的电压。所述管理电路在修改了所述读出晶体管的所述源极端子上的所述电压之后，判定所述读出晶体管是否响应于所述读出节点上的所述读出电压而导通。所述管理电路基于在修改了所述读出晶体管的所述源极端子上的所述电压之后所述读出晶体管是否响应于所述读出节点上的所述读出电压而导通，来确定所述所选择的非易失性存储元件相对于第二电平的条件。

本发明的以上详细说明是为了展示和说明的目的提出的。并未旨在详尽地展示或将本发明限制在所公开的确切形式。鉴于以上教导，许多修改和变化都是可能的。选择所描述的所述实施例是为了最好地解释本发明的原理及其实践应用，由此使得本领域其他技术人员能够用适合预期的具体用途的多个不同实施例和多种不同的修改来最好地利用本发明。意图是，本发明的范围由所附权利要求书限定。

Claims

1.一种非易失性存储设备，包括：

所选择的非易失性存储元件；

电荷存储装置和感测装置，所述电荷存储装置耦合至所述所选择的非易失性存储元件，所述感测装置具有耦合至所述电荷存储装置的控制端子，

预充电电路和位线连接电路，所述位线连接电路配置为，响应于来自状态机的信号，在所述电荷存储装置上产生感测电压，所述感测电压基于将所述所选择的非易失性存储元件连接到所述电荷存储装置达一段感测时间而产生；

处理器，所述处理器配置为，响应于基于将所述所选择的非易失性存储元件连接到所述电荷存储装置达所述感测时间而在所述电荷存储装置上产生的所述感测电压，来确定所述感测装置是否激活；

所述处理器还配置为，基于所述感测装置是否响应于在所述电荷存储装置上产生的感测电压而激活，来确定所述所选择的非易失性存储元件相对于第一参考电平的第一条件，

电压电源，所述电压电源配置为，在确定所述第一条件之后，响应于来自所述状态机的信号而修改所述感测装置的第二端子上的电压；

所述处理器配置为，在响应于基于将所述所选择的非易失性存储元件连接到所述电荷存储装置达所述感测时间而在所述电荷存储装置上产生的所述感测电压来修改所述第二端子上的电压之后，来确定所述感测装置是否激活，

所述处理器配置为，基于在修改所述感测装置的第二端子上的所述电压之后所述感测装置是否响应于所述电荷存储装置上的所述感测电压而激活，来确定所述所选择的非易失性存储元件相对于第二参考电平的第二条件。

2.如权利要求1所述的非易失性存储设备，其中所述位线连接电路配置为将所述电荷存储装置连接到位线达所述感测时间，以允许来自所述位线的电流将所述电荷存储装置放电达所述感测时间。

3.如权利要求1所述的非易失性存储设备，其中所述电压电源响应于来自所述状态机的信号而增加所述第二端子上的电压，以便于修改所述第二端子上的电压。

4.如权利要求1所述的非易失性存储设备，其中所述预充电电路配置为，在确定所述所选择的非易失性存储元件相对于所述第一参考电平的所述第一条件之后，修改所述电荷存储装置上的电压，所述处理器配置为响应于所述电荷存储装置上的修改的电压来确定所述感测装置是否激活，所述处理器配置为基于所述感测装置是否响应于所述电荷存储装置上的修改的电压而激活来确定所述所选择的非易失性存储元件相对于第三参考电平的第三条件，所述电压电源配置为在确定所述感测装置是否响应于所述电荷存储装置上的修改的电压而激活之后来修改所述感测装置的第一端子上的电压，所述第三参考电平在所述第一参考电平和所述第二参考电平之间。

5.如权利要求1所述的非易失性存储设备，还包括数据锁存器，所述数据锁存器响应于，在修改所述感测装置的第二端子上的电压之前所述感测装置是否响应于所述电荷存储装置上的感测电压而激活来存储第一结果，所述第一结果指示所述所选择的非易失性存储元件是否具有高于或低于第一目标阈值电压的阈值电压，所述数据锁存器响应于，在修改所述感测装置的第二端子上的电压之后所述感测装置是否响应于所述电荷存储装置上的感测电压而激活来存储第二结果，所述第二结果指示所述所选择的非易失性存储元件是否具有高于或低于第二目标阈值电压的阈值电压。

6.如权利要求1所述的非易失性存储设备，其中当所述预充电电路和位线连接电路在所述电荷存储装置上产生所述感测电压时，所述电压电源响应于来自所述状态机的信号将电压施加到与所述所选择的非易失性存储元件相关联的字线。

7.如权利要求1所述的非易失性存储设备，其中所述所选择的非易失性存储元件是3D存储器阵列的一部分。

8.如权利要求1所述的非易失性存储设备，其中所述所选择的非易失性存储元件包括存储数据的电荷俘获区域。

9.如权利要求1所述的非易失性存储设备，其中所述感测装置包括具有源极端子的晶体管，其中所述第二端子为所述源极端子。

10.一种操作非易失性存储装置的方法，包括：

在连接到感测装置的感测节点上产生感测电压，包括将感测节点连接到所选择的非易失性存储元件，以将所述感测节点放电达一段感测时间；

基于所述感测装置是否响应于基于将所述感测节点放电达所述感测时间在所述感测节点上产生的所述感测电压而激活，来确定所述所选择的非易失性存储元件相对于第一参考电平的第一条件；

在确定相对于所述第一参考电平的所述第一条件之后，修改所述感测装置的节点上的电压；以及

基于在修改所述感测装置的节点上的所述电压之后，所述感测装置是否响应于基于将所述感测节点放电达所述感测时间在所述感测节点上产生的感测电压而激活，来确定所述所选择的非易失性存储元件相对于第二参考电平的第二条件。

11.如权利要求10所述的方法，其中修改所述感测装置的节点上的电压包括：

增加所述感测装置的感测节点上的电压。

12.如权利要求10所述的方法，其中在感测节点上产生感测电压包括：

对所述感测节点进行充电；

将所述感测节点连接到与所述所选择的非易失性存储元件相关联的位线；以及

允许来自所述位线的电流对所述感测节点放电达所述感测时间。

13.如权利要求10所述的方法，还包括：

在确定所述所选择的非易失性存储元件相对于所述第一参考电平的所述第一条件之后，修改所述感测节点上的电压；

在修改所述感测装置的节点上的所述电压之前，确定所述感测装置是否响应于所述感测节点上的修改的电压而激活；以及

基于在修改所述感测装置的节点上的所述电压之前所述感测装置是否响应于所述感测节点上的修改的电压而激活，来确定所述非易失性存储元件相对于第三参考电平的第三条件，其中在确定所述感测装置是否响应于所述感测节点上的修改的电压而激活之后，执行修改所述感测装置的节点上的电压，所述第三参考电平在所述第一参考电平和所述第二参考电平之间。

14.权利要求10所述的方法，其中所述第一参考电平为所述所选择的非易失性存储元件是否具有高于或低于第一阈值电压的阈值电压，其中所述第二参考电平为所述所选择的非易失性存储元件是否具有高于或低于第二阈值电压的阈值电压。

15.如权利要求10所述的方法，还包括：

将电压施加到与所述所选择的非易失性存储元件相关联的字线；

其中将所述感测节点连接到所述所选择的非易失性存储元件以对所述感测节点进行放电达所述感测时间包括允许来自与所述所选择的非易失性存储元件相关联的位线的电流，所述电流是由于将所述电压施加到所述字线以对所述感测节点进行放电达所述感测时间而产生的。

16.如权利要求10所述的方法，其中所述第一参考电平是针对状态的低验证电平，并且所述第二参考电平是针对相同状态的高验证电平。

17.如权利要求10所述的方法，其中所述感测装置是包括源极端子的感测晶体管，其中修改所述感测装置的节点上的所述电压包括修改所述感测晶体管的源极端子上的电压。

18.一种3D非易失性存储设备，包括：

多个字线层；

与堆叠体中的所述字线层交替的多个绝缘体层；

多个非易失性存储元件串，每个非易失性存储元件串包括多个非易失性存储元件，所述非易失性存储元件中的每个与所述多个字线层中的一个相关联；

与所述非易失性存储元件串相关联的多个位线；

多个感测电路，每个感测电路包括感测节点和连接至所述感测节点上的感测晶体管；以及

管理电路，所述管理电路与所述多个字线层、所述多个位线、所述多个非易失性存储元件串、以及所述多个感测电路通信，其中所述管理电路在给定感测电路的感测节点上产生感测电压，所述给定感测电路与所述位线中的第一位线相关联，所述第一位线与所述多个非易失性存储元件中的所选择的非易失性存储元件相关联，其中所述管理电路确定所述给定感测电路中的感测晶体管是否响应于所述感测节点上的所述感测电压而导通，其中所述管理电路基于所述感测晶体管是否响应于所述感测节点上的所述感测电压而导通，来确定所述所选择的非易失性存储元件相对于第一电平的条件，其中所述管理电路在确定相对于所述第一电平的所述条件之后，修改所述感测晶体管的源极端子上的电压，其中所述管理电路在修改所述感测晶体管的源极端子上的所述电压之后，确定所述感测晶体管是否响应于所述感测节点上的所述感测电压而导通，其中所述管理电路基于在修改所述感测晶体管的所述源极端子上的所述电压之后所述感测晶体管是否响应于所述感测节点上的所述感测电压而导通，来确定所述所选择的非易失性存储元件相对于第二电平的条件。

19.一种操作非易失性存储装置的方法，所述方法包括：

a)在耦合至位线上的感测电容器上产生感测电压，所述感测电容器具有底板和顶板，其中所述感测电容器连接至具有源极端子的感测晶体管上，其中所选择的非易失性存储元件与所述位线相关联；

b)确定所述感测晶体管是否响应于所述感测电容器的顶板上的感测电压而导通；

c)在确定所述感测晶体管是否响应于所述感测电容器上的感测电压而导通之后，减小所述感测电容器的底板上的电压；

d)在升高所述感测电容器的底板上的电压之后，确定所述感测晶体管是否响应于所述感测电容器的顶板上的感测电压而导通；

e)在确定所述感测晶体管在升高所述底板上的电压之后而导通之后，增大所述感测晶体管的所述源极端子上的电压；

f)在增大了所述感测晶体管的所述源极端子上的所述电压之后，确定所述感测晶体管是否响应于所述感测电容器的顶板上的感测电压而导通；以及

g)基于所述感测晶体管分别在所述b)、所述d)和所述f)中是否导通，检测所述所选择的非易失性存储元件相对于第一参考电平、第二参考电平和第三参考电平的条件。

20.如权利要求19所述的方法，其中在耦合至位线的感测电容器上产生感测电压包括：

使所述所选择的非易失性存储元件在所述位线中生成电流；以及

将所述检测电容器进行放电达一段感应时间。