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Die
Erfindung betrifft ein Verfahren und eine Vorrichtung zum Vergleichen
von binären
Datenworten, und insbesondere ein Verfahren und eine Vorrichtung
zum Vergleichen von redundanten Datenworten mittels einem Mikroprozessor.
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Bei
sicherheitsrelevanten Systemen, wie z.B. einem ABS-Regelsystem in
einem Kraftfahrzeug, in denen Fehlfunktionen der Elektronik sicher detektiert
werden müssen,
werden gerade bei den entsprechenden Steuereinrichtungen solcher
Systeme üblicherweise
Redundanzen zur Fehlererkennung vorgesehen. So ist beispielsweise
in bekannten ABS-Systemen jeweils der komplette Mikrocontroller dupliziert,
wobei die gesamten ABS-Funktionen redundant berechnet und auf Übereinstimmung
geprüft werden.
Tritt eine Diskrepanz der Ergebnisse auf, so wird das ABS-System
abgeschaltet.
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Anstelle
von zwei kompletten Mikrocontrollern werden zur Kostenreduktion
bekanntermaßen zwei
CPUs (zentrale Recheneinheiten) auf einem Silizium-Chip implementiert.
Dabei werden ebenfalls alle Funktionen redundant berechnet und die
jeweiligen Ausgabewerte miteinander verglichen. Ein solcher Mikrocontroller
wird als Dual-Core-Rechner bezeichnet. Bei einem Dual-Core-Rechner
erfolgt in der Regel ein bit-genauer Vergleich der redundant berechneten
Daten. Daraus resultiert, daß auch
bei einer Diskrepanz der niederwertigen Bits von Daten (LSB, least
significant bits) eine für
den Fehlerfall spezifizierte Systemreaktion, wie beispielsweise
ein Abschalten, auftritt, obwohl sich ein solcher Fehler in den
niederwertigen Daten-Bits nicht signifikant auswirken würde. Darauf
folgt ein Verfügbarkeitsproblem,
da das System demgemäß auch in
Fehlerfällen abgeschaltet
wird, in denen eine Abschaltung nicht erforderlich wäre.
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Allgemein
betrachtet erfolgt bei derzeitigen Systemen eine von der Relevanz
der verfälschten Daten
unabhängige
Fehlerbehandlung. Mit anderen Worten hat es eine gleiche Systemreaktion
zur Folge, egal, ob ein Fehler in höherwertigen oder niederwertigen
Bits, Adressen oder Daten auftritt.
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Eine
vergleichbare Problematik tritt auch im Einsatz redundanter Kommunikationssysteme
zu Tage. Dort werden Nachrichten einzelner Kanäle in der Regel mit einer Prüfsumme,
z.B. CRC, ausgestattet, wobei jedoch die Codierung und Decodierung
jeweils in einem Kommunikationscontroller, und nicht im Mikrocontroller
selbst erfolgt, der die eigentliche Quelle bzw. das Ziel der Daten
ist.
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VORTEILE DER
ERFINDUNG
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Das
Verfahren und die Vorrichtung zum Vergleichen von binären Datenworten
gemäß der vorliegenden
Erfindung mit den Merkmalen des Anspruchs 1 bzw. 7 weist gegenüber bekannten
Lösungsansätzen den
Vorteil auf, daß eine
situationsgerechte Fehlerbehandlung in Abhängigkeit von der Relevanz der zu
vergleichenden Daten und von der Wertigkeit der fehlerhaften Bits
ermöglicht
wird.
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Mit
anderen Worten wird eine auf die Wertigkeit der Daten bezogene Fehler-"Lokalisierung" und folglich die
Möglichkeit
einer situationsabhängigen Fehlerbehandlung
bereitgestellt. Daraus ergibt sich gegenüber bekannten Realisierungen
eine Erhöhung der
Verfügbarkeit,
z.B. eines Prozessorsystems, da bei Fehlern, die keine signifikanten
Systemauswirkungen haben, eine andere Fehlerbehandlungsstrategie
als eine Pauschal-Fehlerbehandlungsstrategie eingesetzt werden kann.
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Gemäß der vorliegenden
Erfindung wird somit ein Verfahren zum Vergleichen von binären Datenworten
mit den Schritten bereitgestellt: Aufteilen eines ersten und zweiten
miteinander zu vergleichenden Datenwortes jeweils in mindestens
ein Teilwort höherwertiger
Bits und ein Teilwort niederwertiger Bits; separates Vergleichen
jeweils der Teilworte in jeweils einer Vergleichseinrichtung; und
Verknüpfen der
Vergleichszwischenergebnisse der Vergleichseinrichtungen in einer
Verknüpfungseinrichtung,
vorzugsweise einem UND-Gatter, zu einem Gesamtergebnis in Abhängigkeit
eines Steuersignals, welches an einer Korrektureinrichtung anliegt,
die zwischen mindestens einer der Vergleichseinrichtungen und der
Verknüpfungseinrichtung
geschaltet ist.
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In
den Unteransprüchen
finden sich vorteilhafte Weiterbildungen und Verbesserungen des
im Anspruch 1 angegebenen Verfahrens sowie der in Anspruch 6 angegebenen
Vorrichtung zum Vergleich von binären Datenworten.
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Gemäß einer
bevorzugten Weiterbildung erfolgt das Aufteilen der Datenworte in
einem Mikroprozessorsystem, in welchem redundante Datenworte auf Übereinstimmung überprüft werden.
Dies hat den Vorteil, daß in
einem Mikroprozessorsystem entsprechend redundante Datenworte in
Teilworte aufgespaltet miteinander von der Relevanz abhängig verglichen
werden können.
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Gemäß einer
weiteren bevorzugten Weiterbildung wird in Abhängigkeit des Steuersignals und/oder
eines negativen Vergleichszwischenergebnisses ein Ersatzergebnis
anstelle des Vergleichszwischenergebnisses der Vergleichseinrichtung
der Teilworte der niederwertigen Bits mit dem Vergleichszwi schenergebnis
der Vergleichseinrichtung der Teilworte der höherwertigen Bits verknüpft. Dies
birgt den Vorteil eines positiven Gesamtergebnisses, obwohl bei
den niederwertigen Bits beim Vergleich beider Datenworte eine Diskrepanz
aufgetreten ist. Aufgrund des positiven Gesamtergebnisses wird somit keine
Fehlerstrategie initiiert.
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Gemäß einer
weiteren bevorzugten Weiterbildung wird das Steuersignal durch das
Steuerwerk eines Mikroprozessors gebildet, welches die Ausgabe des
Ersatzwertes anstelle des Vergleichszwischenergebnisses in Abhängigkeit
von einer Zieladresse der zu vergleichenden Datenworte erzeugt. Somit
wird eine einfache Möglichkeit
der Steuerung, ob der Ersatzwert anstelle des Vergleichszwischenergebnisses
ausgegeben werden soll, bereitgestellt.
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Gemäß einer
weiteren bevorzugten Weiterbildung wird das Steuersignal durch das
Steuerwerk eines Mikroprozessors gebildet, welches die Ausgabe des
Ersatzwertes anstelle des Vergleichszwischenergebnisses in Abhängigkeit
von Anweisungen im Programm-Code des Mikroprozessors erzeugt. Auch
hier wird vorteilhaft eine alternative Steuerung, ob der Ersatzwert
anstelle des Vergleichszwischenergebnisses ausgegeben werden soll,
bereitgestellt.
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ZEICHNUNG
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Ein
Ausführurgsbeispiel
der Erfindung ist in der Zeichnung dargestellt und in der nachfolgenden Beschreibung
näher erläutert.
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Es
zeigt:
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1 ein schematisches Blockdiagramm zur
Erläuterung
einer Ausführungsform
der vorliegenden Erfindung.
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In 1 ist ein schematisches Blockschaltbild
einer exemplarischen Vergleichsschaltung dargestellt. Darin wird
ein erstes Datenwort A mit einem zweiten Datenwort B verglichen,
wobei in einer ersten Vergleichseinrichtung 10, vorzugsweise
einem Komparator, jeweils ein Teilwort hA, hB höhenwertiger Bits und in einer
zweiten Vergleichseinrichtung 11, vorzugsweise ebenfalls
einem Komparator, ein weiteres Teilwort nA, nB niederwertiger Bits
der zu vergleichenden Datenworte A, B miteinander verglichen werden.
In einer Einrichtung (nicht dargestellt) zum Aufteilen von Datenworten
werden die jeweiligen Datenworte A, B entsprechend in die Teildatenworte
hA, nA; hB, nB separiert in Teilworte mit Bits einer hohen Wertigkeit
hA, hB und niedriger Wertigkeit nA, nB.
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Ein
Vergleichszwischenergebnis 12 der Vergleichseinrichtung 10 der
Teildatenworte hA, hB höherer
Wertigkeit wird mit einem Vergleichszwischenergebnis 13 der
Vergleichseinrichtung 11 der Teildatenworte nA, nB niedriger
Wertigkeit in einer Verknüpfungseinrichtung 14 miteinander
zu einem Gesamtergebnis 15 verknüpft. Die Verknüpfungseinrichtung 14 wird
vorzugsweise aus einem UND-Gatter gebildet.
In Abhängigkeit
eines Steuersignals 16, vorzugsweise von einem Steuerwerk
eines Mikrocontrollers, auf welchem vorzugsweise der Datenwortvergleich
abläuft,
wird entweder das Vergleichszwischenergebnis 13 des Teildatenwortvergleichs
der Bits niedrigerer Wertigkeit nA, nB oder ein Ersatzwert 17,
vorzugsweise eine 1, aus diesem Strang an die Verknüpfungseinrichtung 14 weitergegeben.
Vorzugsweise ergeht das Vergleichszwischenergebnis 13 an
eine Zähleinrichtung 18,
welche die positiven und/oder negativen Vergleichsergebnisse detektiert. Ein
positives Vergleichsergebnis resultiert, wenn beide Teildatenworte,
z.B. nA und nB, bit-genau übereinstimmen.
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Das
Steuersignal 16 wird einer Korrektureinrichtung 19,
vorzugsweise einem Multiplexer, zugeführt, welcher eingangsseitig
mit dem Ersatzwert 17 und dem Vergleichszwischenergebnis 13 beaufschlagt
ist und dessen Ausgang mit der Verknüpfungseinrichtung 14 in
Verbindung steht. Ist das Vergleichszwischenergebnis 12 des
Teildatenwortvergleichs mit Bits höherer Wertigkeit positiv, das
Vergleichszwischenergebnis 13 des Teildatenwortvergleichs
mit Bits niedrigerer Wertigkeit jedoch negativ, d.h. im unteren
Bit-Bereich besteht eine Diskrepanz zwischen dem Datenwort A und
dem redundanten zu vergleichenden Datenwort B, so besteht über das Steuersignal 16 bzw.
die Korrektureinrichtung 19 die Möglichkeit, einen Ersatzwert 17 anstelle
des negativen Vergleichsergebnisses 13 an die Verknüpfungseinrichtung 14 weiterzugeben
und somit dennoch ein positives Gesamtergebnis des Vergleichs 15 abzugeben,
so daß keine
besondere Fehlerprozedur, wie beispielsweise ein Abschalten, erfolgt.
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Durch
Aufteilung eines Datenwortes A, B in mehrere Teilworte hA, nA; hB,
nB und durch einen getrennten Vergleich der jeweiligen Teilworte
hA, hB; nA, nB kann festgestellt werden, ob ein Fehler in den höher- oder
niederwertigen Bits eines Datenwortes A, B aufgetreten ist. Normalerweise
muß jeder
der Teilvergleiche in den Vergleichseinrichtungen 10, 11 ein
positives Resultat aufweisen, damit das Gesamtergebnis positiv,
d.h. gültig,
ist. Dies gilt auch gemäß der vorliegenden
Erfindung bei Primärdaten,
d.h. wichtigen Daten, wie beispielsweise Adress- und Statusdaten.
Des weiteren treten jedoch auch Sekundärdaten, d.h. weniger wichtige
Daten, auf, wie beispielsweise Führungsgrößen, Stellgrößen, Regelgrößen, bei
denen eine Abweichung in den Bits mit niedriger Wertigkeit keine
signifikante Auswirkung auf das Systemverhalten zeigt, eine Abweichung
bei den Bits höherer
Wertigkeit jedoch eine Fehlerbehandlung, d.h. eine besondere Fehlerstrategie,
erfordert. Deshalb soll bei den Sekundärdaten ein negatives Vergleichszwischenergebnis 13 bei
Bits niederer Wertigkeit keine Abschaltung des Systems zur Folge haben.
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Mit
Hilfe eines von einem Steuerwerk (nicht dargestellt) gebildeten
Signals 16 wird umgeschaltet, ob nur das Teilergebnis 13 des
Vergleichs der höherwertigen
Bits oder auch das Teilergebnis des Vergleichs der niederwertigen
Bits zur Bildung des Gesamtergebnisses 15 herangezogen
wird. Zusätzlich wird
die Information 13 bereitgestellt, ob der Vergleich der
niederwertigen Bits nA, nB ein positives Resultat aufweist. Vorzugsweise
erzeugt das Steuerwerk (nicht dargestellt) die Steuersignale 16 zur
Umschaltung zwischen dem Vergleichszwischenergebnissignal 13 und
dem Ersatzwert 17 zur Bildung des Gesamtergebnisses 15 in
Abhängigkeit
von der Zieladresse der zu vergleichenden Daten A, B. Dabei müssen bestimmte
Register für
Daten, welche bit-genau verglichen werden sollen, z.B. mittels eines
Programm-Counters für
Adreßdaten,
gekennzeichnet sein. Alternativ dazu erzeugt das Steuerwerk (nicht dargestellt)
die Steuersignale 16 zur Umschaltung, vorzugsweise aufgrund
von Zusatzbefehlen im Programm-Code. Dabei kann von einem Programmierer festgelegt
werden, welche Daten verglichen werden sollen.
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Der
Einsatz dieser Erfindung in Verbindung mit zu vergleichenden Daten,
z.B. aus redundantem Empfang oder redundanter Berechnung, ist beispielsweise
in allen sicherheitsrelevanten Fahrzeugsystemen, wie z.B. ABS, ESP,
Lenk- und Fahrwerkregelungen, vorstellbar.
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Obwohl
die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels
beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise
modifizierbar.
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So
ist insbesondere eine Aufteilung und ein entsprechender Vergleich
der miteinander zu vergleichenden Datenworte in mehr als zwei Teildatenworte vorstellbar.
Darüber
hinaus besteht die Möglichkeit, die
Relevanz der zu vergleichenden Teilworte auch anders festzulegen
als über
niederwertige und höherwertige
Bits. Außerdem
sind die beschriebenen Elemente, wie Komparatoren, Zähler, UND-Gatter bzw. Multiplexer,
beispielhaft zu betrachten.