DE68923736T2

DE68923736T2 - Dekoder für Hamming kodierte Daten.

Info

Publication number: DE68923736T2
Application number: DE68923736T
Authority: DE
Inventors: David Robert Tarrant
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1988-05-27
Filing date: 1989-05-22
Publication date: 1996-03-21
Anticipated expiration: 2009-05-23
Also published as: EP0343742B1; EP0343742A2; DE68923736D1; US5111462A; JPH0243820A; EP0343742A3; JP2900943B2

Description

Die Erfindung bezieht sich auf einen Dekoder für Hamming-kodierte Daten in Form eines seriellen Bitstromes, von dem aufeinanderfolgende Blöcke Hamming-kodiert sind. Die Erfindung bezieht sich ebenfalls auf ein Verfahren zum Dekodieren Hamming-kodierter Daten. Die Erfindung ist insbesondere anwendbar auf Dekoder zum Gebrauch beim Empfang von Videotextinformation.
Das Dokument: "World System Teletext and Data Broadcasting System- Technical Specification", Dezember 1987, veröffentlicht von "Department of Trade and Industry of the U.K. Government" beschreibt ein System zum Übertragen von Videotextinformation in Fernsehsystemen mit einer Zeilenzahl von 625 und 525 Zeilen.
Diese Spezifikation beschreibt u.a. den Gebrauch sogenannter "EXTEN- SION"-Pakete und einige dieser Pakete aber insbesondere das sogenannte "Paket 26", "Paket 28", "Paket 29" und einige Versionen von "Paket 27" haben kodierte Daten, die unter Anwendung des 24/18-Hamming-Kodierungssystem kodiert sind, wobei jeweils 18 Datenbits durch 6 Schutzbits geschützt werden. Diese Form von Hamming-Kodierung ermöglicht es, daß ein einziger Bitfehler detektiert und korrigiert wird und daß innerhalb der Gruppe von 24 Bits 2 Bitfehler detektiert werden. Derartige Extensionspakete werden benutzt als Hilfe zur Steuerung des Videotextdekoders oder zum Liefern zusätzlicher Information, so daß bessere Dekoder das äußere der Basiswiedergabeseite verbessern können. Die Verbesserungen können die Form haben von akzentuierten Zeichen, verbesserter graphischer Darstellungen usw. Es ist deswegen notwendig bei einem Videotextdekoder eines Videotext-Empfangers Mittel vorzusehen zum Dekodieren der 24/18 Hamming-geschützter Daten.
Bisher erfolgte die Dekodierung einiger der Hamming-geschützten Daten in dem Videotextdekoder mittels eines Mikroprozessors, unter Verwendung von Software-Techniken, aber dies stellt hohe Anforderungen an den Mikroprozessor und bietet nur ein Kompromiß der Leistung des Dekoders. Es wäre vorteilhaft, wenn die Dekodierung unter Verwendung geeigneter Hardware durchgeführt werden könnte, wobei diese Hardware auf der integrierten Schaltung des Videotextdekoders einverleibt werden könnte, wodurch die Anforderung an den Mikroprozessor verringert würde.
Aufgabe der vorliegenden Erfindung ist es nun, einen Dekoder für Hamming-kodierte Daten zu schaffen, der in Hardware-Form implementiert werden kann.
Ein Aspekt der vorliegenden Erfindung schafft dazu einen Dekoder für Hamming-kodierte Daten in Form eines seriellen Bitstromes, wobei aufeinanderfolgende Blöcke Hamming-kodiert sind, mit dem Kennzeichen, daß der genannte Dekoder einen Reihe-zu-Parallel-Wandler aufweist zum Umwandeln jedes der genannten Blöcke in eine Anzahl aufeinander folgender paralleler Bytes, eine Anzahl erster Paritätsprüfungsschaltungen zum Durchführen einer Paritätsprüfung bei allen Bytes eines Blocks, die Teilüberprüfungsschaltungen aufweisen zum Durchführen aufeinanderfolgender Teilparitätsprüfungen an jedem der Bytes eines Blocks, wenn das Byte empfangen wird, und mit einer Paritätsüberprüfung an den genannten aufeinanderfolgenden Teilparitätsprüfungen, und eine Anzahl zweiter Paritätsprüfungsschaltungen zum Durchführen von Paritätsüberprüfungen an wenigstens einem Teil von selektierten Bytes bei Empfang derselben. Die Ausgänge der genannten ersten und zweiten Paritätsüberprüfüngsschaltungen werden dekodiert zum Erhalten eines Ausgangs, der indikativ ist, ob das Hamming-kodierte Datenblock nützlich ist oder nicht. Dadurch wird erreicht, daß es nicht notwendig ist, auf den Empfang aller Bits eines Blocks zu warten, bevor man mit der Dekodierung anfangen kann.
Die Teilparitätsüberprüfungen, die an aufeinanderfolgenden Bytes eines Blocks durchgeführt werden, berücksichtigen vorzugsweise die Teilparitätsüberprüfung, die an dem vorhergehenden Byte durchgeführt wurden. Dies ermöglicht, daß die Teilparitätsüberprüfung an jedem Byte und die Paritätsüberprüfung an aufeinanderfolgenden Teilparitätsüberprüfungen von ein und derselben Paritätsüberprüfungsschaltung durchgeführt werden können.
Bei einer bevorzugten Ausführungsform, bei der der serielle Datenstrom aus Blöcken von 24 Bits besteht, und jeder Block 18 Datenbits und 6 Hamming-kodierte Schutzbits aufweist, wird vorgesehen, daß der Reihe-zu-Parallel-Wandler jeden Block in drei aufeinanderfolgende Bytes umwandelt, wobei vier erste Paritätsüberprüfungsschaltungen vorgesehen werden zum Durchführen aufeinanderfolgender Paritätsüberprüfungen an jedem der genannten Bytes, und wobei zwei zweite Paritätsüberprüfungsschaltungen vorgesehen sind zum Durchführen von Paritätsüberprüfungen an wenigstens einem Teil der zweiten und dritten Bytes des genannten Blocks.
Auf vorteilhafte Weise kann ein Byteverzögerungsmittel vorgesehen werden zum Verzögern jedes Blocks von Bytes bis die genannten Paritätsüberprüfungen durchgeführt worden sind und ein Paritätsüberprüfungsdekoder, dem die Ausgänge der genannten Paritätsüberprüfungsschaltungen zugeführt werden, wobei dieser Dekoder an dem verzögerten Block von Bytes zum Erhalten eines fehlerkorrigierten Ausgangs wirksam ist.
Es kann ebenfalls vorgesehen sein, daß jede der genannten ersten Paritätsüberprüfungsschaltungen einen Paritätsprüfer hat, dessen Ausgang einem Latch zugeführt wird, wobei der Ausgang des genannten Latch als Eingang zu dem genannten Paritätsprüfer über ein UND-Gatter zugeführt wird und zwar abhängig davon, welches Byte jedes Blocks überprüft wird.
Nach einem anderen Aspekt der vorliegenden Erfindung wird ein Videotextdekoder mit einem Dekoder nach dem genannten ersten Aspekt geschaffen.
Nach einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren geschaffen zum Dekodieren Hamming-kodierter Daten in Form eines seriellen Bitstromes, wobei aufeinanderfolgende Blöcke Hamming-kodiert sind, mit dem Kennzeichen, daß die Verfahrensschritte der Seriell-zu-Parrllel-Umwandlung von jedem der genannten Blöcke in eine Anzahl aufeinanderfolgender paralleler Bytes, wobei eine Anzahl erster Paritätsüberprüfungen an allen Bytes eines Blocks dadurch durchgeführt werden, daß aufeinanderfolgende Teilparitätsüberprüfungen an jedem der Bytes eines Blocks durchgeführt werden, wenn jedes Byte empfangen wird und mit einer Paritätsüberprüfung an den genannten aufeinanderfolgenden Teilparitätsüberprüfungen, wobei eine Anzahl zweiter Paritätsüberprüfungen an wenigstens einem Teil von selektierten Bytes durchgeführt wird, wenn diese empfangen werden und das Dekodieren (PCD) der genannten ersten und zweiten Paritätsüberprüfungen zum Erhalten eines Ausgangs (F), der indikativ ist, dafür, ob der Hamming-kodierte Datenblock nützlich ist oder nicht. Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im Folgenden näher beschrieben. Es zeigen:
Fig. 1 eine Tabelle, die nützlich ist bei der Erläuterung der Wirkungsweise eines Dekoders für 24/18 Hamming-kodierte Daten; und
Fig. 2 ein Blockschaltbild eines Dekoders für Hamming-kodierte Daten nach der vorliegenden Erfindung.
In der obengenannten Veröffentlichung: "World System - Teletext and Data Broadcasting System - Technical Specification" wird in APPENDIX 3 unter dem Teil "HAMMING PROTECTED DATA" und in der zugeordneten Fig. 2 die genaue Form beschrieben welche die obengenannten 24/18 Hamming-kodierten Daten annehmen und ebenfalls wird beschrieben, welche Paritätsüberprüfungen ein Dekoder braucht, um darin Fehler zu detektieren.
Fig. 1 zeigt eine Tabelle, die nützlich ist bei der Erläuterung der Wirkungsweise eines derartigen Dekoders.
In der Reihe (a) der Fig. 1 steht eine Gruppe von drei Bytes B1, B2 und B3, die in Kombination ein Triplet T mit 24 Bits bilden, die bequemlichkeitshalber durch b1 bis b24 nummeriert sind. In der Reihe (b) der Fig. 1 ist dargestellt, ob die Bits b1 bis b24 Information oder Datenbits D oder aber Schutzbits P sind. Es dürfte einleuchten, daß die Bits b1, b2, b4, b8 und b16 binär gewichtete Schutzbits P sind und das Bit b24 ist eine Paritätsüberprüfung über die ganzen drei Bytes, wobei die restlichen achtzehn Bits Informationbits D sind. In den Reihen (c) in Fig. 1 sind die jeweiligen Paritätsüberprüfungen P1 bis P6 angegeben, die von einem Dekoder durchgeführt werden müssen um zu bestimmen, ob das Triplet T fehlerfrei ist oder nicht. Das Symbol x wird benutzt um die Kombination von Bits des Triplets anzugeben, da auf Parität für jede der Paritätsüberprüfungen P1 bis P6 überprüft werden muß.
Bei bekannten Videotextdekodern wurde die Dekodierung des Triplets T, dargestellt in der Reihe (a) nach Fig. 1 entsprechend den Paritätsüberprüfungen P1 bis P6 durchgeführt von dem Mikroprozessor desselben und es wäre zu bevorzugen, wenn die Dekodierung unter Verwendung von Hardware durchgeführt werden könnte, die auf der integrierten Schaltung des Videotextdekoders vorgesehen werden könnte, wodurch der Mikroprozessors keine andere Verarbeitungsaufgaben hat.
Es dürfte einleuchten, wie dies in den Reihen (c) der Tabelle in Fig. 1 ersichtlich ist, daß was die Paritätsüberprüfungen P1, P2, P3 und P6 anbelangt, die Teile der Paritätsüberprüfungen, die sich auf jedes der Bytes B1, B2 und B3 des Triplets T beziehen, dieselben sind für jedes Byte. Bei der Paritätsüberprüfung P1 werden beispielsweise die ungeradzahligen Bits jedes der Bytes B1, B2 und B3 überprüft; bei Paritätsüberprüfung P2 die zweiten, dritten, sechsten und siebenten Bits jedes der Bytes B1, B2 und B3; bei der Paritätsüberprüfung P3 werden die vierten, fünften, sechsten und siebenten Bits jedes der Bytes B1, B2 und B3 überprüft und bei der Paritätsüberprüfung P6 werden alle Bits jedes Bytes überprüft. Auch die Paritätsüberprüfdngen P4 und P5 sind insofern gleich daß die ersten sieben Bits eines Bytes bei der Paritätsüberprüfung einschließlich des letzten Bits des vorhergehenden Bytes.
Wegen dieser Ähnlichkeit bei den Paritätsüberprüfungen bei jedem der Bytes B1, B2 und B3 ist es günstig, daß es nicht notwendig ist, auf den Empfang aller Bits B1 bis B24 des Triplets T zu warten, bevor mann mit der Dekodierung anfangen kann, sondern daß Teilparitätsüberprüfungen gestartet werden können, sobald das erste Byte B1 des Triplets T empfangen worden ist, wobei Teilparitätsüberprüfungen wiederholt werden, falls notwendig, für die restlichen Bytes zusammen mit den anderen notwendigen Paritätsüberprüfungen. Ein Dekoder für Hamming-kodierte Daten, der nach diesem Verfahren arbeitet, ist in Fig. 2 dargestellt.
In Fig. 2 werden die vierundzwanzig Bits des Triplets T in serieller Form einem Reihe-zu-Parallel-Wandler 1 zugeführt, der diese Bits in drei aufeinanderfolgende 8-Bit Bytes umwandelt, die über den parallelen Ausgangsbus B befördert werden. Die Ausgänge von dem Bus B werden selektiv sechs Paritätsüberprüfungsschaltungen PC1 bis PC6 zugeführt, die den Paritätsüberprüfungen P1 bis P6 in der Reihe (c) in Fig. 1 der Zeichnung entsprechen.
Die Paritätsüberprüfungsschaltung PC1 hat die Ausgänge von dem Bus B entsprechend den ungeradzahligen Bits jedes Bytes, die derselben zugeführt werden und schafft beispielsweise eine ungerade Paritätsüberprüfung an den zugeführten Eingängen und liefert einen Ausgang, der in Latch L1 gespeichert wird. Der Ausgang des Latch L1 wird einem Paritätsüberprüfungdekoder PCD zugeführt, dessen Wirkungsweise untenstehend erläutert wird und ebenfalls einem UND-Gatter A1. Der andere Eingang des UND-Gatters A1 wird hoch gesetzt, wenn Byte B2 oder B3 von der Paritätsüberprüfungsschaltung PC1 verarbeitet wird, in welchem Fall der Ausgang von dem Latch L1 als Eingang zu der Paritätsüberprüfungsschaltung PC1 zurückgeführt wird und in die durchgeführte Paritätsüberprüfung aufgenommen wird. Die bisher beschriebene Paritätsüberprüfungsschaltung arbeitet wie folgt:
Sobald das erste Byte B1 des Triplets an dem Bus B erscheint schafft die Paritätsüberprüfungsschaltung PC1 eine Teilparitätsüberprüfung an den derselben zugeführten Eingängen und liefert einen Ausgang zu dem Latch L1. Zu der Zeit, wo nur das Byte B1 verarbeitet worden ist, wird der zweite Eingang zu dem UND-Gatter A1 niedrig gemacht und der Ausgang von dem Latch L1 wird nicht zu der Paritätsüberprüfungsschaltung PC1 zurückgeführt.
Wenn das zweite Byte B2 eines Triplets an dem Bus B erscheint, wird der zweite Eingang zu dem UND-Gatter A1 hoch gesetzt und der Ausgang von dem Latch L1, der übereinstimmt mit der Teilparitätsüberprüfung, durchgeführt am Byte B1 des Triplets, wird als Eingang zu der Paritätsüberprüfungsschaltung PC1 zurückgeführt. Die Paritätsüberprüfungsschaltung PC1 schafft eine weitere Teilparitätsüberprüfung an den derselben zugeführten Eingängen und liefert zu dem Latch L1 einen Ausgang.
Wenn das dritte Byte B3 eines Triplets an dem Bus B erscheint, wird der zweite Eingang zu dem UND-Gatter A1 hoch gehalten und der Ausgang von dem Latch L1, der übereinstimmt mit der Teilparitätsüberprüfung, die an den Bytes B1 und B2 des Triplets durchgeführt sind, wird als Eingang zu der Paritätsüberprüfungsschaltung PC1 zurückgeführt. Die Paritätsüberprüfungsschaltung schafft eine weitere Teilparitätsüberprüfung an den derselben zugeführten Eingängen und liefert zu dem Latch L1 einen Ausgang. Der schlußendliche Ausgang, der dem Latch L1 zugeführt wird, entspricht der Paritätsüberprüfung P1, wie diese auf schematische Weise in den Reihen (c) nach Fig. 1 dargestellt ist.
Die Paritätsüberprüfungsschaltungen PC2, PC3 und PC6 mit ihrem betreffenden Latch und UND-Gatter arbeiten auf dieselbe Art und Weise wie die Paritätsüberprüfungsschaltung PC1, mit Ausnahme davon, daß verschiedene Kombination der Ausgänge von dem Bus B denselben zugeführt werden. Beispielsweise:
Die Paritätsüberprüfungsschaltung PC2 erhalt die zweiten, dritten, fünften und sechsten Bits jedes Byte und liefert einen Ausgang zu dem Latch L2, der der Paritätsüberprüfung P2, dargestellt in den Reihen (c) nach Fig. 1 entspricht;
die Paritätsüberprüfungsschaltung PC3 erhält die vierten, fünften, sechsten und siebenten Bits jedes Bytes und liefert einen Ausgang zu dem Latch L3, der der Paritätsüberprüfung P3, dargestellt in den Reihen (c) nach Fig. 1 entspricht; und
die Paritätsüberprüfungsschaltung PC6 erhält alle Bits von jedem Byte und liefert einen Ausgang zu dem Latch L6, der der Paritätsüberprüfung P6, dargestellt in den Reihen (c) nach Fig. 1 entspricht.
Die Paritätsüberprüfungsschaltung PC4 schafft eine Paritätsüberprüfung an den ersten sieben Bits des Bytes B2 und an dem letzten Bit des vorhergehenden Bytes, wie in dem Latch L7 und liefert einen Ausgang zu dem Latch L4, der vor dem Byte B2 festgehalten wird, bis er aktualisiert ist.
Die Paritätsüberprüfungsschaltung PC5 schaffte eine ähnliche Paritätsüberprüfung an den entsprechenden Bits in den Bytes B3 und B2 und liefert einen Ausgang zu dem Latch L5, der für das Byte B3 festgehalten wird, bis es aktualisiert ist.
Die in den Latchen L4 und L5 festgehaltenen Ausgänge entsprechen den Paritätsüberprüfungen P4 bzw. P5, die in den Reihen (c) nach Fig. 1 dargestellt sind.
Die Ausgänge 01 bis 06 von den Latchen L1 bzw. L6 werden als Eingänge dem Paritätsüberprüfungsdekoder PCD zugeführt. Der Ausgangsbus B wird ebenfalls einer Verzögerungsanordnung zugeführt, die auf bequemliche Weise in Form eines Schieberegisters SR ausgebildet ist, so daß die Bytes B1, B2 und B3 des Triplets, die in dem oben beschriebenen Paritätsüberprüfungsverfahren verarbeitet worden sind, an dem Dekoder D verfügbar sind, so daß jede erforderliche Korrektur, wie durch die Ausgänge 01 bis 06 bestimmt, wie untenstehend noch erläutert wird, durchgeführt werden kann. In Fig. 2 ist eine Zeitgeberschaltung 2 vorgesehen zur Steuerung der Zeitgabe der jeweiligen Teil-oder Vollparitätsüberprüfungen usw. und zwar auf bekannte Art und Weise.
Die von jeder der ungeradzahligen Paritätsüberprüfungsschaltungen PC1 bis PC6 durchgeführten Paritätsüberprüfungen liefern eine logische "0", wenn die Paritätsüberprüfung positiv ist, d. h. einwandfrei und eine logische "1", wenn die Paritätsüberprüfung negativ ist, d.h. es ist ein Paritätsfehler detektiert. Auf diese Weise werden die Ausgänge 01 bis 06 der Paritätsüberprüfungsschaltungen PC1 bzw. PC6 eine logische "0" oder eine logische "1" sein und zwar je nachdem ob die betreffende Paritätsüberprüfung positiv oder negativ ist.
Nun werden die Paritätsüberprüfungen P1 bis P5, wie in den Reihen (c) in Fig. 1 dargestellt, näher betrachtet. Wenn beispielsweise vorausgesetzt wird, daß in dem Bit B13 ein Fehler steckt, dann ist es ersichtlich, daß das Bit 13 in jeder der Paritätsüberprüfungen P1, P3 und P3 da drin ist und die Ausgänge 01, 03 und 04, die diesen Paritätsüberprüfungen entsprechen, werden je eine logische "1" sein. Die Ausgänge 02 und 05 werden eine logische "0" sein.
Wenn die Ausgänge 01 bis 05 in der untenstehenden Reihenfolge betrachtet werden:
05 04 03 02 01
kann die Kombination dieser Ausgänge dazu benutzt werden, festzustellen, welches einzelne Bit der 24 Bits eines Triplets eventuell fehlerhaft ist und es wäre möglich, daß dieses Bit korrigiert wird. In dem betreffenden Beispiel wird dann die Binärzahl
0 1 1 0 1
erhalten. Es dürfte einleuchten, daß diese Binärzahl der Zahl 13 entspricht, was wieder der Bitnummer entspricht, die fehlerhaft ist.
Aber es kann passieren, daß zwei Bits der 24 Bits des Triplets fehlerhaft sind und um dies festzustellen, muß der Ausgang 06, der der Paritätsüberprüfung P6 in der Reihe (c) nach Fig. 1 entspricht, im Zusammenhang mit den Ausgängen 01 bis 05 betrachtet werden. Es zeigt sich, daß die folgenden Bedingungen zutreffen:
Wenn 06 logisch "0" ist und 01 bis 05 alle logisch "0" - keine Fehler
Wenn 06 logisch "1" und 01 bis 05 alle logisch "0" sind - Fehler nur in b24
Wenn 06 logisch "1" und 01 bis 05 nicht alle logisch "0" sind - nur ein Bitfehler
Wenn 06 logisch "0" und 01 bis 05 nicht alle logisch "0" sind - doppelter Fehler
Da Einzelfehler korrigierbar sind, ist das Triplet nur wenn ein Doppelfehler vorliegt nicht brauchbar. Aus dem obenstehenden dürfte es einleuchten, daß der Paritätsüberprüfungsdekoder PCD in Fig. 2 bestätigen kann aus den Ausgängen 01 bis 06, die demselben zugeführt werden, den Fehlerstatus eines Triplets, das verarbeitet worden ist, und kann einen korrigierten Datenausgang CD liefern entsprechend den Informationsbits D in dem originalen 24-Bit Triplet und kann einen Ausgang F liefern, der indikativ dafür ist, ob der Datenausgang CD nützliche Daten sind oder nicht.
Beim Gebrauch des anhand der Fig. 2 beschriebenen Dekoders in dem Videotext-Dekoder ermöglicht das Anordnen der jeweiligen Paritätsüberprüfungsschaltungen PC1 bis PC6 und den zugeordneten Schaltungsanordnungen zum Durchführen der notwendigen Paritätsüberprüfungen, die an den Hamming-kodierten Daten durchgeführt werden müssen, daß die meisten aber nicht alle Kodierer in der integrierten Schaltung des Videotext-Dekoders einverleibt werden und erleichtert dadurch die Anforderungen für den Mikroprozessor. Ein weiterer Vorteil wird dadurch erhalten, daß Dekodierung jedes Triplets anfangt, sobald das erste Byte des Triplets empfangen worden ist und es ist nicht notwendig auf den vollständigen Empfang des Triplets zu warten.
Obschon beabsichtigt wird, daß die Anwendung des beschriebenen Dekoders in einem Videotext-Dekoder ist, dürfte es einleuchten, daß ein allgemeiner Gebrauch des Dekoders beabsichtigt wird.

Claims

1. Dekoder für Hamming-kodierte Daten in Form eines seriellen Bitstromes, von dem aufeinanderfolgende Blöcke (T) Hamming-kodiert sind, dadurch gekennzeichnet, daß der genannte Dekoder die nachfolgenden Elemente aufweist:

Reihe-zu-Parallel-Wandlermittel (1) zum Umwandeln jedes der genannten Blöcke in eine Anzahl aufeinander folgender paralleler Bytes (B1,B2,B3),

eine Anzahl erster Paritätsprüfungsschaltungen zum Durchführen einer Paritätsprüfung bei allen Bytes eines Blocks, die Teilüberprüfungsschaltungen (PC1,Li,Ai, i= 1,2,3,6) aufweisen zum Durchführen aufeinanderfolgender Teilparitätsprüfungen an jedem der Bytes eines Blocks, wenn das Byte empfangen wird, und mit einer Paritätsüberprüfung an den genannten aufeinanderfolgenden Teilparitätsprüfungen,

eine Anzahl zweiter Paritätsprüfungsschaltungen (PC4,PCS) zum Durchführen

von Paritätsüberprüfungen an wenigstens einem Teil von selektierten Bytes bei Empfang derselben,

wobei die Ausgangssignale der ersten und zweiten Paritätsüberprüfungsschaltungen dekodiert (PCD) werden zum Erzielen eines Ausgangssignals (F),das angibt, ob der Hamming-kodierte Datenblock brauchbar ist oder nicht.

2. Dekoder nach Anspruch 1, dadurch gekennzeichnet, daß die Teilparitätsüberprüfungen, die an aufeinanderfolgenden Bytes eines Blocks durchgeführt werden, die Teilparitätsüberprüfung berücksichtigen, die an dem vorhergehenden Byte durchgeführt wurden.

3. Dekoder nach Anspruch 1 oder 2, wobei der serielle Datenstrom aus Blöcken (T) von 24 Bits besteht, wobei jeder Block 18 Datenbits und 6 Hammingkodierte Schutzbits aufweist, dadurch gekennzeichnet, daß die Reihe-zu-Parallel- Wandlermittel (1) jeden Block in drei aufeinanderfolgende Bytes umwandelt, wobei vier erste Paritätsüberprüfungsschaltungen (PCi) vorgesehen sind zum Durchführen aufeinanderfolgender Paritätsüberprüfungen an jedem der genannten Bytes, und wobei zwei zweite Paritätsüberprüfungsschaltungen (PC4, PC5) vorgesehen sind zum Durchführen von Paritätsüberprüfungen an wenigstens einem Teil der zweiten und dritten Bytes des genannten Blocks.

4. Dekoder nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet daß Byteverzögerungsmittel (SR) vorgesehen sind zum Verzögern jedes Blocks von Bytes bis die genannten Paritätsüberprüfungen durchgeführt worden sind und Paritätsüberprüfungsdekodermittel (PCD), denen die Ausgänge der genannten Paritätsüberprüfungsschaltungen zugeführt werden, wobei diese Dekodermittel an dem verzögerten Block von Bytes zum Erhalten eines fehlerkorrigierten Ausgangs wirksam sind.

5. Dekoder nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß jede der genannten ersten Paritätsüberprüfungsschaltungen einen Paritätsprüfer (PCi) hat, dessen Ausgang einem Latch (Li) zugeführt wird, wobei der Ausgang des genannten Latch als Eingang zu dem genannten Paritätsprüfer über ein UND-Gatter (Ai) zugeführt wird und zwar abhängig davon, welches Byte jedes Blocks überprüft wird.

6. Videotextdekoder mit:

Mitteln zum Empfangen von Datenpaketen in Form eines seriellen Bitstroms, wobei selektierte Pakete aufeinanderfolgende Hamming-kodierte Datenblöcke aufweisen,

Datenpaketdekodiermitteln;

Mitteln zum Verarbeiten der dekodierten Datenpakete;

dadurch gekennzeichnet, daß die Datenpaketdekodiermittel einen Dekoder für Hamming-kodierte Daten nach einem der vorstehenden Ansprüche aufweisen.

7. Verfahren zum Dekodieren Hamming-kodierter Daten in Form eines seriellen Bitstroms, von dem aufeinanderfolgende Blöcke (T) Hamming-kodiert sind, gekennzeichnet durch die nachfolgenden Verfahrensschritte:

Seriell-zu-Parallel-Umwandlung (1) von jedem der genannten Blöcke in eine Anzahl aufeinanderfolgender paralleler Bytes (B1,B2,B3),

Durchführung einer Anzahl erster Paritätsüberprüfungen an allen Bytes eines Blocks, indem aufeinanderfolgende Teilparitätsüberprüfungen (PCi,Li,Ai, i= 1,2,3,6) an jedem der Bytes eines Blocks, wenn jedes Byte empfangen wird und mit einer Paritätsüberprüfung an den genannten aufeinanderfolgenden Teilparitätsüberprüfungen,

Durchführung einer Anzahl zweiter Paritätsüberprüfungen (PC4,PC5) an wenigstens einem Teil von selektierten Bytes, wenn diese empfangen werden und

Dekodierung (PCD) der genannten ersten und zweiten Paritätsüberprüfungen zum Erhalten eines Ausgangs (F), der indikativ ist, dafür, ob der Hammingkodierte Datenblock nützlich ist oder nicht.