DE3208573A1 - 2 aus 3-auswahleinrichtung bei einem 3-rechnersystem - Google Patents

2 aus 3-auswahleinrichtung bei einem 3-rechnersystem

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DE3208573A1 DE19823208573 DE3208573A DE3208573A1 DE 3208573 A1 DE3208573 A1 DE 3208573A1 DE 19823208573 DE19823208573 DE 19823208573 DE 3208573 A DE3208573 A DE 3208573A DE 3208573 A1 DE3208573 A1 DE 3208573A1
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Description

  • 2 aus 3-Auswahleinrichtung bei einem
  • 3-Rechnersystem Die Erfindung betrifft eine Auswahleinrichtung gemäß dem Oberbegriff des Anspruchs 1.
  • Solche Einrichtungen werden in Rechnersystemen benötigt, in denen sicherheitskritische Information von mehreren Einzelrechnern parallel verarbeitet wird und die Verarbeitungsergebnisse erst ausgegeben werden, wenn sie von einer Mehrheit der Einzel rechner identisch vorliegen.
  • So ist z.B. aus der DE-OS 21 08 496 (insbesondere Figur 2) eine Schaltungsanordnung bekannt, in der die Ausgaben dreier parallel arbeitender Rechner in Vergleichsschaltungen paarweise miteinander verglichen werden. Die Vergleichsergebnisse werden einer Steuerschaltung zugeführt, die einen Mehrheitsentscheid durchführt. Entsprechend dem Ergebnis des Mehrheitsentscheides wird eine Durchschalteinrichtung so angesteuert, daß immer nur diejenige Information auf ubertragungskanäle ausgegeben wird, die von einer Mehrheit der Rechner erarbeitet wurde. Die Ausgänge der Vergleichsschaltungen und der Steuerschaltung sind auf die Rechner zurückgeführt, so daß die einwandfreie Funktion dieser Schaltungste-ile von den Rechnern überwacht werden kann. Eine solche Schaltungsanordnung ist geeignet für Schaltungsanwendungen, bei denen nur wenige Ausgänge, z.B.
  • serielle Datentelegrammausgänge, zur Ausgabe der Verarbeitungsergebnisse der Rechner benötigt werden. Der Aufwand für Vergleicher und Umschalteinrichtungen ist bei solchen Schaltungseinrichtungen etwa proportional der Zahl der benötigten Ausgänge, was besagt, daß bei Anwendungen mit einer großen Zahl von Ausgängen, z.B. bei Einsatz von Mikrprechnern, der Aufwand für eine nach Art der in der DE-OS 21 08 496 beschriebenen Schaltungsanordnung aufgebauten Vergleichs- und Mehrheitsentscheidungsschaltung unverhäLtnismäßig hoch wäre.
  • Es ist ferner bekannt (siehe z.B. DE-OS 30 09 355, insbesondere Seite 3), den jeder Mehrheitsentscheidung notwendigerweise vorausgehenden paarweisen Vergleich der Verarbeitungsergebnisse von den Rechnern selbst vornehmen zu lassen. Die Rechner tauschen hierzu ihre Ergebnisse oder, wie in der DE-OS 30 09 355 weiter beschriebeg aus diesen Ergebnissen gewonnene, reduzierte Datenmengen aus.
  • Wie in diesem Falle ein bei drei Rechnern möglicher Mehrheitsentscheid und eine sichere Ausgabe der von der Rechnermehrheit erarbeiteten Ergebnisse erfolgen kann, geht aus der genannten Druckschrift nicht hervor.
  • Eine solche 2 aus 3-Auswahischaltung, die einen Mehrheitsentscheid und eine solche signaltechnisch sichere Ausgabe des von der Rechnermehrheit erarbeiteten Ergebnisses gestattet, ohne aufwendige, signaltechnisch sichere Schaltungsbauteile zu verwenden, stellt dagegen die Erfindung dar. Sie wird durch die Merkmale des Anspruchs 1 beschrieben.
  • Die Auswahleinrichtung nach der Erfindung eignet sich ganz besonders gut für den Einsatz zusammen mit Mikrorechnern, die eine große Zahl von Ausgängen aufweisen. Dadurch, daß kein paarweiser Vergleich der Verarbeitungsergebnisse mehr außerhalb der Rechner durchgeführt werden muß, fallen die sonst notwendigen,umfangreichen Vergleichsschaltungen weg.
  • Von den Umschaltern werden nicht die einzelnen Ausgänge, sondern die Ausgangssammelleitungen umgeschaltet, so daß der Ausbau der Umschalter nicht mehr von der Zahl der Ausgänge abhängt.
  • Eine Ausgestaltung der Auswahleinrichtung nach der Erfindung ist in Anspruch 2 beschrieben und betrifft eine für ein Mikrorechnersystem geeignete Majoritätsschaltung.
  • Eine weitere Ausgestaltung betrifft die Zuordnung der Rechnerausgänge zu den Umschaltern. Mit ihr wird in Verbindung mit einer in Anspruch 4 angegebenen, besonderen Aufbe r ei t ung der an den Rechner ausgaben anstehenden Verarbeitungsergebnisse maximale Sicherheit mit einer besonders einfachen Umschalterkonfiguration erreicht.
  • Eine weitere zusätzliche Sicherung der auszugebenden Information ergibt sich mit einer in Anspruch 5 beschriebenen Weiterbildung der Auswahleinrichtung nach der Erfindung.
  • Diese Weiterbildung ist insbesondere dann von Vorteil, wenn ohnehin eine Ausgabe von Verarbeitungsergebnissen der Rechner auf serielle Kanäle vorgesehen ist.
  • Anhand einer Figur soll nun ein Ausführungsbeispiel der Auswahlschaltung nach der Erfindung eingehend beschrieben werden und seine Funktion erklärt werden.
  • Die Figur zeigt drei Rechner R1 ... R3, beispielsweise Mikrorechner mit abschaltbaren Ausgaben Al ... A3 und Vergleic#isdaten-Eingaben El ... E3. Alle Rechner erhalten über nicht dargestellte Datenleitungen gleiche Nutzinformationen zugeführt und verarbeiten diese parallel. Sie besitzen voneinander unabhängige Taktgeber und arbeiten deshalb im allgemeinen asynchron. Ein nach jedem Programmabschnitt an der Ausgabe Al ... A3 jedes Rechners anstehendes Verarbeitungsergebnis wird einer alLen drei Rechnern gemeinsamen Umschaltlogik UL und außerdem den Vergleichsdaten-Eingaben der beiden Nachbarrechner zugeführt. Letztere lesen das Verarbeitungsergebnis ein und vergleichen es mit dem selbst gewonnenen Verarbeitungsergebnis. Das Ergebnis des VergLeichs wird über eine Vergleichsaussageleitug VA einer Mehrheitsentscheidungsschaltung MS zugeführt, die abhängig von der vorliegenden Kombination von Vergleichsaussagen der einzelnen Rechner ein zugehöriges Bündel von Steuerbefehlen aus einem nicht dargestellten Festwertspeicher ausgibt. Im einzelnen lassen sich mitteLs der Steuerbefehle JA1 ... JA3 die Ausgaben der Rechner irreversibel abschalten - dies erfolgt z.B. wenn ein Rechner aufgrund der Vergleichsaussagen der anderen Rechner als defekt angesehen werden muß -und es lassen sich über eine Steuerleitung USS in der Steuerlogik UL zwei Umschalter U1 und U2 betätigen. Ein weiterer Steuerbefehl JNV bewirkt, daß das Verarbeitungsergebnis des Rechners R2 in invertierter Form auf die Umschaltlogik ausgegeben wird.
  • Die Umschaltlogik enthält im wesentlichen die Umschalter U1 und U2. Diese werden voneinander unabhängig betätigt und verbinden im ungestörten Betrieb die Ausgaben, d.h. die Ausgangssammelleitungen der Rechner R1 und R3 mit Datenausgabekanälen AK1 bzw. AK2. Dabei ist z.B. die Ausgabe A3 des Rechners R3 immer so aktiviert, daß das abzugebende Verarbeitungsergebnis in invertierter Form ansteht. Auf die Umschalter U1 und U2 und damit auf die Datenausgabekanäle AK1 und AK2 gelangen damit die von zwei verschiedenen Rechnern erarbeiteten Ergebnisse in zueinander antivalenter Form.
  • Eine abschließende Prüfung der auf einen Parallelausgang PA oder auf einen seriellen Datenkanal KS auszugebenden Daten kann damit nach Umwandlung in Parallel/Seriell-Wand-Lerri PS1 und PS2 mittels einer einfachen Antivalenzprüfschaltung AP erfolgen, die ein besonderes Antivalenzprüfsignal APS ausgibt, dessen Vorhandensein ein Kennzeichen dafür ist, daß das ausgegebene Verarbeitungsergebnis fehlerfrei ist.
  • Fällt einer der beiden Rechner R1 oder R3 aus, so wird der Rechner R2 ersatzweise auf den dem defekten Rechner zugeordneten Ausgabekanal aufgeschaltet. Dies geschieht bei Ausfall des Rechners R1 mit dem Umschalter U1, bei Ausfall des Rechners R3 mit dem Umschalter U2. Gleichzeitig wird im Falle , daß derjenige Rechner ausgefallen ist, an dessen Ausgabe das Verarbeitungsergebnis in invertierter Form anstehen soll, durch das Steuersignal JNV die Ausgabe A2 des Rechners R2 derart umgeschaltet, daß das Verarbeitungsergebnis des Rechners R2 ebenfalls in invertierter Form an der Ausgabe ansteht. Damit ist eine sichere Datenausgabe auf zwei zueinander antivalenten Datenausgabekanälen weiterhin gewährleistet. Jede denkbare fehlerhafte Konstellation der Umschalter U1 oder U2 wird durch die AntivaLenzprüfschaltung erkannt, unter anderem auch die einzig mögliche Fehlerschaltung der Umschalter, die eine Versorgung beider Datenausgabekanäle aus einem Rechner bewirken könnte, nämlich die Aufschaltung der Ausgabe des Rechners R2 auf beide Datenausgabekanäle.
  • Leerseite

Claims (5)

  1. Patentansprüche 2 2 aus 3-Auswahleinrichtung für ein 3-Rechner-System, in dem alle Rechner parallel die gleiche Information verarbeiten und in dem ein Verarbeitungsergebnis nur dann zur Weiterverwertung ausgegeben wird, wenn mindestens zwei Rechner zu diesem Ergebnis gelangt sind, d a d u r c h g e k e n n z e i c h n e t , daß jeder Rechner (R1...R3) mit einer abschaltbaren Ausgabe (A1...A3) und einer Vergleichsdateneingabe (E1...E3) ausgestattet ist, wobei letztere zur übernahme der Verarbeitungsergebnisse der beiden anderen Rechner mit den Ausgaben dieser Rechner verbunden ist, daß jeder Rechner einen Vergleich des von ihm erarbeiteten Ergebnisses mit den Ergebnissen der Nachbarrechner durchführt und eine entsprechende Vergleichsaussage an eine Majoritätsschaltung (MS) abgibt und daß die Majoritätsschaltung, abhängig von den Vergleichsaussagen aller Rechner, zwei getrennte Umschalter (U1, u2) ansteuert, welche die Ausgaben jeweils zweier intakter Rechner mit zwei getrennten Datenausgabekanälen (AK1, AK2) verbinden.
  2. 2. 2 aus 3-Auswahtschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Majoritätsschaltung (MS) einen Festwertspeicher enthält, in dem alle möglichen Kombinationen von Vergleichsaussagen der drei Rechner und zugehörige Steuerbefehle für die Umschalter (U1, U2) und die abschaltbaren Ausgaben (A1...A3) der Rechner gespeichert sind und daß die Majoritätsschaltung bei Vorliegen einer Vergleichsaussage die zugehörigen Steuerbefehle ausgibt.
  3. 3. 2 aus 3-Auswahlschaltung nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß die Ausgabe (Al) eines der Rechner (R1) mit dem einen Umschalter (U1), die eines anderen Rechners (R3) mit dem anderen Umschalter (U2) fest verbunden ist und daß die Ausgabe des dritten Rechners (R2) mit beiden Umschaltern verbunden ist und abhängig von einem entsprechenden Steuerbefehl der Majoritätsschaltung (MS) durch den einen Umschalter (U1) mit dem ersten Datenausgabekanal (AK1) oder durch den anderen Umschalter (U2) mit dem zweiten Datenausgabekanal (AK2) verbunden werden kann, wobei die Ausgabe des mit dem jeweiligen Umschalter zuvor fest verbundenen Rechners vom entsprechenden Datenausgabekanal abgetrennt wird.
  4. 2 2aus 3-Auswahischaltung nach Anspruch 3, dadurch gekennzeichnet, daß an den mit den Umschaltern (U1, U2) fest verbundenen Rechnerausgaben (Al, A3) die Verarbeitungsergebnisse der zugehörigen Rechner (R1, R3) in zueinander antivalenter Form anstehen und daß an der Ausgabe (A2) des dritten Rechners (R2) dessen Verarbeitungsergebnis abhängig von einem Steuerbefehl (JNV) der Majoritätsschaltung (MS) in gewöhnlicher oder invertierter Form ansteht.
  5. 5. 2 aus 3-Auswahlschaltung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß an die beiden Datenausgabekanäle (AK1, AK2) ParaLleL/Seriell-Wandler (PS1, PS2) angeschlossen sind, deren Ausgänge mit den Ei#ngängen einer seriellen Antivalenzprüfschaltung (AP) verbunden sind, und daß abhängig vom Ausgangssignal (APS) der Antivalenzprüfschaltung dirn Ausgaben der Rechner und die Rechner selbst abgeschaltet werden können.
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Priority Applications (4)

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DE3208573A DE3208573C2 (de) 1982-03-10 1982-03-10 2 aus 3-Auswahleinrichtung für ein 3-Rechnersystem
US06/470,756 US4616312A (en) 1982-03-10 1983-02-28 2-out-of-3 Selecting facility in a 3-computer system
CA000423226A CA1199119A (en) 1982-03-10 1983-03-09 2-out-of-3 selecting facility in a 3-computer system
ES520454A ES520454A0 (es) 1982-03-10 1983-03-10 Un metodo para seleccionar dos de tres en un sistema de tres computadores.

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DE3208573A DE3208573C2 (de) 1982-03-10 1982-03-10 2 aus 3-Auswahleinrichtung für ein 3-Rechnersystem
US06/470,756 US4616312A (en) 1982-03-10 1983-02-28 2-out-of-3 Selecting facility in a 3-computer system

Publications (2)

Publication Number Publication Date
DE3208573A1 true DE3208573A1 (de) 1983-09-22
DE3208573C2 DE3208573C2 (de) 1985-06-27

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US (1) US4616312A (de)
CA (1) CA1199119A (de)
DE (1) DE3208573C2 (de)
ES (1) ES520454A0 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0299375A2 (de) * 1987-07-11 1989-01-18 Alcatel SEL Aktiengesellschaft Verfahren zum Zuschalten eines Rechners in einem Mehrrechnersystem
WO1994011820A1 (en) * 1992-11-06 1994-05-26 University Of Newcastle Upon Tyne Efficient schemes for constructing reliable computing nodes in distributed systems
WO2009059909A1 (de) * 2007-11-08 2009-05-14 Siemens Aktiengesellschaft Mehrkanalige cpu-kern rechnerarchitektur
US7602958B1 (en) * 2004-10-18 2009-10-13 Kla-Tencor Corporation Mirror node process verification

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58221453A (ja) * 1982-06-17 1983-12-23 Toshiba Corp 多重系情報処理装置
DE3639055C2 (de) * 1986-11-14 1998-02-05 Bosch Gmbh Robert Verfahren zur Betriebsüberwachung und Fehlerkorrektur von Rechnern eines Mehrrechnersystems und Mehrrechnersystem
US4933936A (en) * 1987-08-17 1990-06-12 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Distributed computing system with dual independent communications paths between computers and employing split tokens
AU616213B2 (en) * 1987-11-09 1991-10-24 Tandem Computers Incorporated Method and apparatus for synchronizing a plurality of processors
CA2003338A1 (en) * 1987-11-09 1990-06-09 Richard W. Cutts, Jr. Synchronization of fault-tolerant computer system having multiple processors
AU625293B2 (en) * 1988-12-09 1992-07-09 Tandem Computers Incorporated Synchronization of fault-tolerant computer system having multiple processors
US4965717A (en) * 1988-12-09 1990-10-23 Tandem Computers Incorporated Multiple processor system having shared memory with private-write capability
US4995040A (en) * 1989-02-03 1991-02-19 Rockwell International Corporation Apparatus for management, comparison, and correction of redundant digital data
JPH0692898B2 (ja) * 1989-05-31 1994-11-16 日本精機株式会社 電子式オドメータ
US5239637A (en) * 1989-06-30 1993-08-24 Digital Equipment Corporation Digital data management system for maintaining consistency of data in a shadow set
US5210865A (en) * 1989-06-30 1993-05-11 Digital Equipment Corporation Transferring data between storage media while maintaining host processor access for I/O operations
DE69031443T2 (de) * 1989-06-30 1998-04-23 Digital Equipment Corp Verfahren und Anordnung zur Steuerung von Schattenspeichern
US5247618A (en) * 1989-06-30 1993-09-21 Digital Equipment Corporation Transferring data in a digital data processing system
US5295258A (en) * 1989-12-22 1994-03-15 Tandem Computers Incorporated Fault-tolerant computer system with online recovery and reintegration of redundant components
US5203004A (en) * 1990-01-08 1993-04-13 Tandem Computers Incorporated Multi-board system having electronic keying and preventing power to improperly connected plug-in board with improperly configured diode connections
ATE110478T1 (de) * 1990-08-14 1994-09-15 Siemens Ag Einrichtung zur interruptverteilung in einem mehrrechnersystem.
US5226152A (en) * 1990-12-07 1993-07-06 Motorola, Inc. Functional lockstep arrangement for redundant processors
JP3063334B2 (ja) * 1991-12-19 2000-07-12 日本電気株式会社 高信頼度化情報処理装置
US5428769A (en) * 1992-03-31 1995-06-27 The Dow Chemical Company Process control interface system having triply redundant remote field units
DE69325769T2 (de) * 1992-11-04 2000-03-23 Digital Equipment Corp., Maynard Erkennung von Befehlssynchronisationsfehlern
DE4407396C2 (de) * 1994-03-05 1999-12-02 Abb Patent Gmbh Verfahren zur Durchführung einer redundanten Signalverarbeitung in 2-von-3 Technik
FR2730074B1 (fr) * 1995-01-27 1997-04-04 Sextant Avionique Architecture de calculateur tolerante aux fautes
US5796935A (en) * 1995-07-20 1998-08-18 Raytheon Company Voting node for a distributed control system
DE19740136A1 (de) * 1997-09-12 1999-03-18 Alsthom Cge Alcatel Verfahren zur Isolation eines defekten Rechners in einem fehlertoleranten Mehrrechnersystem
US6449732B1 (en) 1998-12-18 2002-09-10 Triconex Corporation Method and apparatus for processing control using a multiple redundant processor control system
US6550018B1 (en) * 2000-02-18 2003-04-15 The University Of Akron Hybrid multiple redundant computer system
US6732300B1 (en) 2000-02-18 2004-05-04 Lev Freydel Hybrid triple redundant computer system
US7318169B2 (en) * 2002-05-15 2008-01-08 David Czajkowski Fault tolerant computer
US7225037B2 (en) * 2003-09-03 2007-05-29 Unitronics (1989) (R″G) Ltd. System and method for implementing logic control in programmable controllers in distributed control systems
DE102004033263B4 (de) * 2004-07-09 2007-07-26 Diehl Aerospace Gmbh Steuer-und Regeleinheit
EP1764694B1 (de) * 2005-09-16 2008-07-30 Siemens Transportation Systems S.A.S. Redundanzkontrollverfahren und Vorrichtung für sichere Rechnereinheiten
CN101710376B (zh) * 2009-12-18 2012-08-22 浙江大学 安全计算机3取2表决方法硬件平台
CN101751532B (zh) * 2009-12-18 2012-12-05 浙江大学 安全计算机平台安全输出的3取2硬件表决方法
JP2017021617A (ja) * 2015-07-13 2017-01-26 株式会社東芝 多重化制御装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3010803A1 (de) * 1980-03-20 1981-09-24 Siemens AG, 1000 Berlin und 8000 München Schalteinrichtung fuer ein dreirechner-system in eisenbahnanlagen
DE3108871A1 (de) * 1981-03-09 1982-09-16 Siemens AG, 1000 Berlin und 8000 München Einrichtung zur funktionspruefung eines mehrrechnersystems

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1308497A (en) * 1970-09-25 1973-02-21 Marconi Co Ltd Data processing arrangements
DE2202231A1 (de) * 1972-01-18 1973-07-26 Siemens Ag Verarbeitungssystem mit verdreifachten systemeinheiten
GB1434186A (en) * 1972-04-26 1976-05-05 Gen Electric Co Ltd Multiprocessor computer systems
CH556576A (de) * 1973-03-28 1974-11-29 Hasler Ag Einrichtung zur synchronisierung dreier rechner.
US4015246A (en) * 1975-04-14 1977-03-29 The Charles Stark Draper Laboratory, Inc. Synchronous fault tolerant multi-processor system
DE2939487A1 (de) * 1979-09-28 1981-04-16 Siemens AG, 1000 Berlin und 8000 München Rechnerarchitektur auf der basis einer multi-mikrocomputerstruktur als fehlertolerantes system
US4342083A (en) * 1980-02-05 1982-07-27 The Bendix Corporation Communication system for a multiple-computer system
US4375683A (en) * 1980-11-12 1983-03-01 August Systems Fault tolerant computational system and voter circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3010803A1 (de) * 1980-03-20 1981-09-24 Siemens AG, 1000 Berlin und 8000 München Schalteinrichtung fuer ein dreirechner-system in eisenbahnanlagen
DE3108871A1 (de) * 1981-03-09 1982-09-16 Siemens AG, 1000 Berlin und 8000 München Einrichtung zur funktionspruefung eines mehrrechnersystems

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0299375A2 (de) * 1987-07-11 1989-01-18 Alcatel SEL Aktiengesellschaft Verfahren zum Zuschalten eines Rechners in einem Mehrrechnersystem
EP0299375A3 (en) * 1987-07-11 1990-08-01 Standard Elektrik Lorenz Aktiengesellschaft Method for connecting a computer in a multicomputer system
WO1994011820A1 (en) * 1992-11-06 1994-05-26 University Of Newcastle Upon Tyne Efficient schemes for constructing reliable computing nodes in distributed systems
GB2288045A (en) * 1992-11-06 1995-10-04 Univ Newcastle Efficient schemes for constructing reliable computing nodes in distributed systems
GB2288045B (en) * 1992-11-06 1997-02-05 Univ Newcastle Efficient schemes for constructing reliablecomputing nodes in distributed systems
US7602958B1 (en) * 2004-10-18 2009-10-13 Kla-Tencor Corporation Mirror node process verification
WO2009059909A1 (de) * 2007-11-08 2009-05-14 Siemens Aktiengesellschaft Mehrkanalige cpu-kern rechnerarchitektur

Also Published As

Publication number Publication date
DE3208573C2 (de) 1985-06-27
ES8402094A1 (es) 1984-01-01
US4616312A (en) 1986-10-07
CA1199119A (en) 1986-01-07
ES520454A0 (es) 1984-01-01

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