DE10245550B4 - Kompensationsbauelement und Verfahren zu dessen Herstellung - Google Patents
Kompensationsbauelement und Verfahren zu dessen Herstellung Download PDFInfo
- Publication number
- DE10245550B4 DE10245550B4 DE10245550A DE10245550A DE10245550B4 DE 10245550 B4 DE10245550 B4 DE 10245550B4 DE 10245550 A DE10245550 A DE 10245550A DE 10245550 A DE10245550 A DE 10245550A DE 10245550 B4 DE10245550 B4 DE 10245550B4
- Authority
- DE
- Germany
- Prior art keywords
- semiconductor body
- compensation component
- component according
- conductivity type
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 61
- 239000000463 material Substances 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 235000012239 silicon dioxide Nutrition 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 7
- 239000011241 protective layer Substances 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 239000002019 doping agent Substances 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 2
- 238000002513 implantation Methods 0.000 description 44
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000002146 bilateral effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000035876 healing Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
Kompensationsbauelement
mit einer in einen Halbleiterkörper
(1) aus einem Halbleitermaterial mit ebener Oberfläche zwischen
zwei aktiven Zonen (8, 7) vorgesehenen Driftstrecke, bestehend aus
einer gestapelten Schichtenfolge (5, 6) aus Gebieten des einen (6)
und des anderen (5) Leitungstyps, die einen lateralen Abschnitt und
wenigstens einen in Richtung zur Oberfläche des Halbleiterkörpers (1)
geführten
und an ein Ende des lateralen Abschnitts angrenzenden schrägen Abschnitt
haben, dadurch gekennzeichnet, dass der laterale Abschnitt und der wenigstens
eine schräge
Abschnitt unterhalb der ebenen Oberfläche in das Halbleitermaterial
des Halbleiterkörpers (1)
eingebracht sind.
Description
- Die vorliegende Erfindung betrifft ein Kompensationsbauelement mit einer in einem Halbleiterkörper aus einem Halbleitermaterial zwischen zwei aktiven Zonen vorgesehenen Driftstrecke, bestehend aus einer gestapelten Schichtenfolge aus Gebieten des einen und des anderen Leistungstyps, die einen lateralen Abschnitt und wenigstens einen in Richtung zur Oberfläche des Halbleiterkörpers geführten und an ein Ende des lateralen Abschnitts angrenzenden schrägen Abschnitt haben. Außerdem betrifft die Erfindung ein Verfahren zum Herstellen eines derartigen Kompensationsbauelementes.
- Bei Kompensationsbauelementen sind die in Stromflussrichtung in der Driftstrecke angeordneten n- und p-leitenden Gebiete so hoch dotiert, dass im Sperrfall die gesamte Driftstrecke an Ladungen ausgeräumt ist. Im Durchlassfall tragen die n- und p-leitenden Gebiete aber deutlich höher als bei herkömmlichen Bauelementen Gebiete des einen Leitungstyps, also beispielsweise n-leitende Gebiete, zum Stromfluss bei. Damit haben Kompensationsbauelemente bei hoher Sperrfähigkeit einen kleinen Einschaltwiderstand Ron.
- Bekanntlich lassen sich nun Kompensationsbauelemente sowohl als Vertikalbauelemente (vgl. hierzu
US 5 216 275 ) als auch als Lateralbauelemente (vgl. hierzuUS 4 754 310 ) konzipieren. Bei Vertikalbauelementen befinden sich beispielsweise eine Sourceelektrode und eine Gateelektrode auf einer Oberseite eines Halbleiterkörpers, während eine Drainelektrode auf der zu dieser Oberseite gegenüberliegenden Unterseite des Halbleiterkörpers angebracht ist. Die Kompensationsgebiete sind dann n- und p-leitende Schichten, auch Säulen genannt, die sich einander abwechselnd im Innern des Halbleiterkörpers in der Richtung zwischen Source und Drain erstrecken. - Bei Lateralbauelementen können in einem Halbleiterkörper zwei V-förmige Gräben oder Trenche eingebracht sein, von denen ein Trench die Sourceelektrode und die Gateelektrode aufnimmt, während der andere Trench für die Drainelektrode vorgesehen ist. Die Kompensationsgebiete sind hier als übereinander gelagerte und einander abwechselnde n- und p-leitende Schichten im Bereich des Halbleiterkörpers zwischen den beiden Trenchen vorgesehen.
- Für die Herstellung von Kompensationsbauelementen haben solche mit Vertikalstrukturen und solche mit Lateralstrukturen jeweils ihre eigenen Vorteile und Nachteile: bei Vertikalstrukturen können die Sourceelektrode und die Drainelektrode auf den einander gegenüberliegenden Oberflächen des Halbleiterkörpers erheblich einfacher hergestellt werden als Sourceelektrode und Drainelektrode in Lateralstrukturen. Jedoch ist bei Vertikalstrukturen die Erzeugung der die Sperrspannung aufnehmenden Driftstrecke aus einander abwechselnden n- und p-leitenden Gebieten, die sich in vertikaler Richtung erstrecken, in Aufbautechnik durch Mehrfachepitaxie mit jeweils nachfolgender Ionenimplantation und Diffusion beispielsweise in der so genannten CoolMOS-Technologie relativ aufwändig. Dagegen lassen sich bei Lateralstrukturen die einander abwechselnden n- und p-leitenden Gebiete im Vergleich zur Aufbautechnik der Vertikalstrukturen viel einfacher herstellen, indem auf einen Halbleiterwafer nacheinander n- und p-leitende Schichten durch Epitaxie aufgetragen werden. Anstelle einer Epitaxie kann gegebenenfalls auch eine Dotierung durch Implantation vorgenommen werden. Problematisch sind aber bei Lateralstrukturen die Anschlüsse von Source und Drain, da die die Kompensationsgebiete bildenden Schichten möglichst niederohmig mit Source bzw. Drain verbunden werden müssen, was bisher nur mit Hilfe einer aufwändigen Trenchtechnologie mit anschließender Füllung möglich ist.
- Zusammenfassend ist also bei Vertikalstrukturen die Erzeugung der Driftstrecke sehr aufwändig, während bei Lateralstrukturen die Anschlüsse von Source und Drain erhebliche Probleme aufwerfen. Gerade aufgrund dieser Probleme werden bisher lediglich Kompensationsbauelemente in Vertikalstruktur in größerem Umfang realisiert.
- Aus der
DE 100 26 924 A1 ist ein Kompensationsbauelement in Lateralstruktur der eingangs angeführten Art bekannt. Bei diesem bekannten Kompensationsbauelement besteht eine Driftstrecke aus p- und n-leitenden Schichten, welche um einen Trench geführt sind, der mit einer Oxidschicht gefüllt ist. Das heisst, hier sind der laterale Abschnitt sowie die beiden schrägen Abschnitte der Driftstrecke nicht vollkommen in den Halbleiterkörper eingebracht. Sie verlaufen vielmehr zwischen dem Halbleiterkörper und dem in diesem vorgesehenen Trench. Dieses bekannte Kompensationsbauelement wird in der Weise hergestellt, dass mittels eines anisotropen Ätzmittels ein Trench in einen Halbleiterkörper eingebracht wird, sodann die Bodenfläche und die Seitenwände des Trenches abwechselnd mit p- und n-leitenden Schichten versehen werden, anschließend die auf die Oberfläche des Halbleiterkörpers dabei aufgetragenen Schichten in einem Planarisierungsschritt entfernt werden und schließlich der verbliebene Graben auf den Schichten mit einem Isolierstoff oder Silizium gefüllt wird. Diese zahlreichen Prozessschritte sind aufwändig und schwierig zu realisieren. - Es ist daher Aufgabe der vorliegenden Erfindung, ein Kompensationsbauelement anzugeben, das – obwohl in Lateralstruktur gestaltet – an Source und Drain einfach angeschlossen und dennoch ohne großen Aufwand herstellbar ist; außerdem soll ein Verfahren zum Herstellen eines solchen Kompensationsbauelementes geschaffen werden.
- Diese Aufgabe wird bei einem Kompensationsbauelement der eingangs genannten Art dadurch gelöst, dass der laterale Abschnitt und der wenigstens eine schräge Abschnitt unterhalb der ebenen Oberfläche in das Halbleitermaterial des Halbleiterkörpers eingebracht sind.
- Das erfindungsgemäße Verfahren zum Herstellen des Kompensationsbauelementes zeichnet sich dadurch aus, dass wenigstens Gebiete des einen und/oder des anderen Leitungstyps des lateralen Abschnitts und/oder des wenigstens einen schrägen Ab schnitts durch Ionenimplantation mittels einer Maske mit schrägen Kanten hergestellt werden.
- Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
- Bei dem erfindungsgemäßen Kompensationsbauelement kann es sich um einen MOSFET, einen JFET (Junction-FET), eine Schottkydiode oder ein anderes Halbleiterbauelement handeln.
- Der Halbleiterkörper kann aus Silizium, Siliziumcarbid, einem Verbindungshalbleiter oder einem sonstigen Halbleitermaterial hergestellt sein. Auch können der n-Leitfähigkeitstyp und der p-Leitfähigkeitstyp jeweils ausgetauscht werden. Das heißt, bei beispielsweise einem MOSFET kann es sich um einen n-Kanal-Transistor oder um einen p-Kanal-Transistor handeln.
- Weiterhin ist die Erfindung ohne weiteres auch auf integrierte Hochvolt-Halbleiterbauelemente anwendbar, wobei ohne weiteres für den Halbleiterkörper ein SOI-Material (SOI = Silicon-on-Insulator bzw. Silizium-auf-Isolator) angewendet werden kann.
- Wird die Erfindung bei integrierten Hochvolt-Halbleiterbauelementen eingesetzt, so können in der integrierten Schaltung bereits vorhandene Halbleiterbauelemente vor dem Abscheiden der Implantationsmaske mit den schrägen Kanten durch eine dünne Schutzschicht, beispielsweise aus Siliziumnitrid, geschützt werden. Nach der Implantation zur Bildung des lateralen Abschnittes und des schrägen Abschnitts bzw. der schrägen Abschnitte kann dann die Implantationsmaske mit der Schutzschicht als Ätzstopp durch Ätzen abgetragen werden, ohne die vorhandenen Strukturen der integrierten Schaltung zu beeinträchtigen. Anschließend wird dann noch die Schutzschicht entfernt.
- Wesentlich an dem erfindungsgemäßen Verfahren ist, dass durch dieses aufwändige Prozessschritte vermieden werden können. Statt dieser Prozessschritte werden mehrfache Implantationen mit unterschiedlich hohen Energien, die beispielsweise bei einem MOSFET zumindest im Sourcebereich und im Gatebereich durch die Maske mit den schrägen Kanten erfolgen, vorgenommen. Dadurch folgen die durch diese Implantationen erzeugten Gebiete in ihrer Tiefe im Halbleiterkörper den schrägen Kanten der Maske, wobei die Implantationen im dickeren Bereich der Maske ganz abgeschirmt sind. Damit kann sowohl die Tiefe der auf diese Weise erzeugten n- bzw. p-leitenden Gebiete als auch die Dosis dieser Gebiete sehr genau kontrolliert bzw. gesteuert werden. Außerdem bleibt die ursprüngliche Oberfläche des Halbleiterkörpers in ihrer guten Qualität erhalten, so dass – wieder beim Beispiel eines MOSFETs – die Gate-Isolierschicht, das so genannte Gateoxid, ebenfalls in guter Qualität erzeugt werden kann. Schließlich ist es möglich, auf diese Weise die Driftstrecke durch die Implantationen bei der Herstellung des Halbleiterbauelementes erst spät im Prozessablauf zu dotieren, so dass im Wesentlichen nur noch ein Ausheilen der Implantationsschäden und Aktivieren der Dotierung, aber keine starke Diffusion der Dotierungsstoffe, mehr erforderlich sind. Dabei ist es sogar möglich, Source-, Gate- und Drainstrukturen mit Ausnahme der Metallisierung vor der Hochenergieimplantation zur Erzeugung der Driftstrecke praktisch fertig zu stellen und diese Strukturen bei der Hochenergieimplantation durch die Dickenbereiche der Maske zu schützen. Wird die Erfindung auf ein Hochvolt-Halbleiterbauelement in einer integrierten Schaltung angewendet, so können deren andere Strukturen, wie beispielsweise, Bipolartransistoren, Widerstände usw. vor der Hochenergieimplantation zur Erzeugung der Driftstrecke gebildet werden. Auf die dabei verwendbare Schutzschicht wurde bereits oben hingewiesen.
- Wie bereits oben erläutert wurde, ist für die Durchführung des erfindungsgemäßen Verfahrens eine dicke Implantationsmaske mit schrägen Kanten, welche sich in der Form der durch sie bei der Implantation erzeugten Dotierungsgebiete abbilden, von wesentlicher Bedeutung. Diese Implantationsmaske kann ohne weiteres auf die folgende Weise hergestellt werden:
Zunächst wird auf einen Halbleiterkörper, bei dem es sich auch um eine SOI-Struktur handeln kann, eine Siliziumdioxidschicht durch Abscheidung aufgetragen und gegebenenfalls verdichtet. Es schließt sich sodann eine Damage-Implantation an, um an der Oberfläche dieser Siliziumdioxidschicht eine höhere Ätzrate zu erhalten. Sodann wird eine Fotolackschicht aufgetragen, belichtet und entwickelt, wobei diese Fotolackschicht mit etwas Überhang in solchen Bereichen stehen bleibt, in denen auch die Implantationsmaske verbleiben soll. Durch die entwickelte Fotolackschicht wird schließlich eine maskierte Nassätzung der Siliziumdioxidschicht vorgenommen, bei welcher die gewünschte Maskenstruktur mit den schrägen Kanten entsteht. - Anstelle einer Maske aus Siliziumdioxid kann auch eine Maske aus anderem Material, beispielsweise Siliziumnitrid, verwendet werden. Wesentlich ist lediglich, dass diese Maske schräge Kanten hat, welche entsprechend verlaufende Implantationsgebiete im Halbleiterkörper abbilden, und dass die Maske in ihrem dicken Bereich die Implantation sperrt.
- Bei einem MOSFET müssen für den Drainanschluss die Dotierungsgebiete der Driftstrecke nicht selbst an die Oberfläche des Halbleiterkörpers geführt werden. Statt dessen können diese Dotierungsgebiete an ein entsprechend tief diffundiertes n-leitendes Gebiet (für einen n-Kanal-Transistor) oder p-dotiertes Gebiet (für einen p-Kanal-Transistor) angeschlossen werden. In diesem Fall kann im Drainbereich die Maske für die Hochenergieimplantation wie für die Gebiete gleicher Leitfähigkeit in der Driftstrecke geöffnet bleiben.
- In einer Weiterbildung der Erfindung ist es auch möglich, mehrere streifenförmige Bauelementestrukturen nebeneinander vorzusehen, indem sie – beim Beispiel eines Transistors – auf der Source- bzw. Drainseite jeweils gespiegelt ausgestaltet werden.
- Weiterhin ist es möglich, die Dotierungsgebiete in der Driftstrecke für einen Leitungstyp, beispielsweise für die p-Dotierung, vor der Hochenergieimplantation als ein tief diffundiertes Gebiet einzubringen. In diesem Fall werden also lediglich die Dotierungsgebiete eines Leitungstyps, im vorliegenden Beispiel die Gebiete für die n-Dotierung, durch die Hochenergieimplantation mit der Implantationsmaske mit der schrägen Kante erzeugt. Diese durch Ionenimplantation eingebrachten Gebiete teilen dann das tief diffundierte Gebiet in mehrere einzelne Dotierungsgebiete auf, so dass insgesamt die gewünschte Struktur miteinander abwechselnd dotierten Schichten entsteht.
- Für die p-Dotierung kann in vorteilhafter Weise Bor eingesetzt werden. Die n-Dotierung kann beispielsweise mittels Phosphor oder Arsen oder aber auch durch Protonenbestrahlung und nachfolgende Temperung bei einer Temperatur zwischen 400 und 500°C erzeugt werden.
- Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
-
1A –1D Schnittbilder mit einem Halbleiterkörper zur Erläuterung eines ersten Ausführungsbeispiels der Erfindung, -
2A –2D Schnittbilder durch einen MOSFET als einem weiteren Ausführungsbeispiel der Erfindung, -
3A und3B Draufsichten auf den MOSFET der2A bis2D , -
3C eine Variante zu der Ausführungsform der3A und3B , wobei hier mehrere Gateelektroden durch eine Verbindung zusammengefasst und an einen gemeinsamen Anschluss geführt sind, -
4A –4C Schnittbilder zur Erläuterung weiterer Ausführungsbeispiele der Erfindung und -
5A –5C Schnittbilder mit einem Halbleiterkörper zur Erläuterung eines weiteren Ausführungsbeispiels für das erfindungsgemäße Verfahren. - Die Lage der Querschnitte der
2A –2D ist in den3A und3B mit A (durch eine Sourceelektrode für die2A ), B (durch ein Kanalgebiet für die2B ), C (durch die gesamte Driftstrecke für die2C ) und D (senkrecht zu den anderen Querschnitten durch Gate- und Sourcebereich für die2D ) angegeben. -
1A zeigt einen Halbleiterkörper1 , bei dem es sich beispielsweise um ein Siliziumsubstrat oder um eine SOI-Struktur handeln kann. Dieser Halbleiterkörper1 weist eine niedrige n- oder p-Dotierung auf. Auf dem Halbleiterkörper1 ist eine Implantationsmaske2 aus beispielsweise Siliziumdioxid vorgesehen. Wesentlich ist, dass diese Implantationsmaske2 in einer Öffnung3 schräge Kanten4 besitzt und so dick ist, dass sie in ihrem dicken Bereich eine Implantation abschirmen kann. - Gegebenenfalls kann auf dem Halbleiterkörper
1 auch eine Schutzschicht aus beispielsweise Siliziumnitrid vorgesehen sein, die die Implantation nicht beeinträchtigt und es erlaubt, die Maske2 später ohne Beeinträchtigung bereits bestehender Strukturen wieder zu entfernen. Diese Schutzschicht ist durch eine Strichlinie16 angedeutet. - Ein Herstellungsverfahren für diese Implantationsmaske
2 wurde bereits eingangs erläutert. Es sind aber auch andere Herstellungsverfahren möglich, sofern diese die schrägen Kanten4 liefern. -
1B zeigt die Anordnung von1A , nachdem mehrere Implantationen durch die Öffnung3 der Maske2 bzw. durch die Maske2 im Bereich der schrägen Kanten4 vorgenommen wurden. Für diese Implantationen werden Bor für p-Dotierung bzw. Phosphor oder Arsen oder eine Protonenbestrahlung und nachfolgende Temperung bei 400 bis 500°C für n-Dotierung verwendet. Ist beispielsweise der Halbleiterkörper1 schwach n-dotiert, so werden durch die Implantationen p-dotierte Gebiete5 und n-dotierte Gebiete6 geschaffen. Deutlich ist aus der1b zu sehen, wie sich die schräge Kante4 der Implantationsmaske2 in dem Verlauf der Gebiete5 und6 abbildet. Die tiefer liegenden Gebiete5 bzw.6 werden mit höheren Energien als die weiter zur Oberfläche gelegenen Gebiete5 und6 in den Halbleiterkörper1 durch die Ionenimplantation eingebracht. - In
1C ist die Anordnung von1B nach Entfernen der Implantationsmaske2 dargestellt. Dieses Entfernen kann mit einem geeigneten Ätzmittel vorgenommen werden, welches das Material der Implantationsmaske2 , also insbesondere Siliziumdioxid, abträgt, den Halbleiterkörper1 bzw. dessen Implantationsgebiete jedoch nicht angreift. - Anschließend werden, wie in
1D gezeigt ist, Dotierungsgebiete für eine n-dotierte Drainzone7 , eine p-dotierte Kanalzone9 und eine n-dotierte Sourcezone8 in üblicher Weise eingebracht. - Es kann also durch Diffusion oder Implantation mit nachfolgender Temperaturbehandlung erfolgen. Dabei wird beispielsweise zunächst die Kanalzone
9 eindiffundiert, woran sich ein weiterer Diffusionsschritt zur Bildung der Zonen7 ,8 anschließt. - Es sei ausdrücklich vermerkt, dass die Zonen
7 ,8 ,9 auch vor Bildung der Gebiete5 ,6 durch die Implantationen erzeugt werden können. Mit anderen Worten, es werden dann zuerst die Zonen7 ,8 ,9 im Halbleiterkörper1 gebildet. Erst anschließend erfolgen dann die Implantationen mit unterschiedlichen Energien für die Erzeugung der Gebiete5 ,6 . - Die
2A bis2D sowie3A bis3D zeigen Querschnitte (2A bis2D ) bzw. Draufsichten (3A bis3C ) auf einen MOSFET als ein Ausführungsbeispiel des erfindungsgemäßen Halbleiterbauelementes bzw. eines nach dem erfindungsgemäßen Verfahren hergestellten MOSFETs. Dieser MOSFET hat zusätzlich zu der Darstellung von1D noch eine Sourceelektrode10 , eine Drainelektrode11 , eine Isolierschicht12 aus beispielsweise Siliziumdioxid und eine Gateelektrode13 aus insbesondere dotiertem polykristallinem Silizium. - In den Draufsichten der
3A und3B ist zur Verdeutlichung der Darstellung die Metallisierung für die Sourceelektrode10 und die Drainelektrode11 lediglich in den Kontaktlöchern gezeigt. Ebenso ist in3B die Gateelektrode13 weggelassen, um die darunterliegenden Dotierungsgebiete5 ,6 bzw. Teile der Zonen8 und9 sichtbar zu machen. - Aus der
3C ist ersichtlich, wie mehrere Gateelektroden13 zu einem gemeinsamen Anschluss14 geführt werden können. Dieser gemeinsame Anschluss14 kann wie die Gateelektroden13 aus polykristallinem Silizium bestehen. Für die Metallisierungen selbst, also für die Sourceelektrode10 und die Drainelektrode11 kann beispielsweise Aluminium verwendet werden. - Die Dotierungsgebiete
5 ,6 der Driftstrecke müssen nicht beidseitig bis in den Bereich der Oberfläche des Halbleiterkörpers1 geführt werden, wie dies noch in den1 und2 dargestellt ist. Vielmehr können diese Dotierungsgebiete5 ,6 der Driftstrecke auch an ein entsprechend tief diffundiertes Gebiet (beispielsweise eine tief diffundierte Drainzone7' angeschlossen werden, wie dies in dem Schnittbild von4A (entsprechend2C , jedoch ohne Sourceelektrode10 ) gezeigt ist. Bei einem derartigen Ausführungsbeispiel kann im Bereich der Drainelektrode11 die Implantationsmaske2 für die Hochenergieimplantation wie in der Driftstrecke (entsprechend der Öffnung3 ) geöffnet bleiben. Die schräge Kante4 der Implantationsmaske2 wird hier nur im Bereich unterhalb der Gateelektrode13 bzw. im Bereich der Sourceelektrode benötigt. - Die
4B und4C zeigen Ausführungsbeispiele, bei denen mehrere streifenförmige Bauelementstrukturen mit Driftstrecken nebeneinander angeordnet sind, indem diese jeweils auf der Sourceseite (vgl.4B ) bzw. auf der Drainseite (vgl.4C ) gespiegelt strukturiert sind. Auf diese Weise liegt im Ausführungsbeispiel von4B eine gemeinsame Gateelektrode13' vor, während das Ausführungsbeispiel von4C eine gemeinsame Drainelektrode11' für jeweils die beiden spiegelbildlichen Strukturen hat. Selbstverständlich können in beiden Ausführungsbeispielen der4B und4C die jeweiligen tief diffundierten Gebiete der Drainzonen7' durch Drainzonen7 entsprechend dem Ausführungsbeispiel der2 ersetzt werden, so dass die Driftstrecke angrenzend an den lateralen Abschnitt auf beiden Seiten einen schräg zur Oberfläche verlaufenden Abschnitt hat. - Die
5A bis5C zeigen ein weiteres Ausführungsbeispiel des erfindungsgemäßen Verfahrens. - Bei diesem Ausführungsbeispiel wird vor der Hochenergieimplantation durch die Implantationsmaske
2 mit den schrägen Kanten4 und der Öffnung3 in den beispielsweise n–-dotierten Halbleiterkörper1 ein tief diffundiertes p-leitendes Gebiet15 noch vor Herstellung der ebenfalls tief diffundierten Drainzone7' und vor Auftragen der Implantationsmaske2 in den Halbleiterkörper1 eingebracht. Nach Herstellung der Implantationsmaske2 liegt dann die in5A gezeigte Struktur vor. - Durch die Implantationsmaske
2 werden dann mittels Hochenergieimplantation nur die Dotierungsgebiete des zum Leitungstyp des Gebietes15 entgegengesetzten Leitungstyps, im vorliegenden Fall also die n-dotierten Gebiete6 eingebracht. Diese Gebiete6 teilen dann das tief diffundierte Gebiet15 in verschiedene Bereiche auf, wie dies in5A gezeigt ist. Infolge der schrägen Kante4 haben die Gebiete6 einen lateralen Abschnitt im Bereich der Öffnung3 und einen schräg zur Oberfläche verlaufenden Abschnitt im Bereich der Kante4 . Gleiches gilt für die durch diese Gebiete6 unterteilten Bereiche des tief diffundierten Gebietes15 . - In
5C ist schließlich das fertige Halbleiterbauelement mit der Drainelektrode11 und der Gateelektrode13 (entsprechend4A ) dargestellt. - Wesentlich an der vorliegenden Erfindung ist also, dass die Driftstrecke einen lateralen Abschnitt und wenigstens einen schräg zur Oberfläche verlaufenden Abschnitt aus jeweils den Gebieten
5 ,6 hat. Diese beiden Abschnitte sind dabei voll kommen in den Halbleiterkörper1 eingebettet und nicht – wie beim Stand der Technik – um den Rand eines Trenches geführt.
Claims (18)
- Kompensationsbauelement mit einer in einen Halbleiterkörper (
1 ) aus einem Halbleitermaterial mit ebener Oberfläche zwischen zwei aktiven Zonen (8 ,7 ) vorgesehenen Driftstrecke, bestehend aus einer gestapelten Schichtenfolge (5 ,6 ) aus Gebieten des einen (6 ) und des anderen (5 ) Leitungstyps, die einen lateralen Abschnitt und wenigstens einen in Richtung zur Oberfläche des Halbleiterkörpers (1 ) geführten und an ein Ende des lateralen Abschnitts angrenzenden schrägen Abschnitt haben, dadurch gekennzeichnet, dass der laterale Abschnitt und der wenigstens eine schräge Abschnitt unterhalb der ebenen Oberfläche in das Halbleitermaterial des Halbleiterkörpers (1 ) eingebracht sind. - Kompensationsbauelement nach Anspruch 1, dadurch gekennzeichnet, dass an beiden Enden des lateralen Abschnitts jeweils ein schräger Abschnitt vorgesehen ist.
- Kompensationsbauelement nach Anspruch 1, dadurch gekennzeichnet, dass an dem zu dem einen schrägen Abschnitt gegenüberliegenden Ende des lateralen Abschnitts die Gebiete (
6 ) des einen Leitungstyps an ein tief eingebrachtes Gebiet (7' ) des einen Leitungstyps als die eine aktive Zone (7 ) angeschlossen sind. - Kompensationsbauelement nach Anspruch 3, dadurch gekennzeichnet, dass das tief eingebrachte Gebiet (
7' ) eine Drainzone ist. - Kompensationsbauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die gestapelten Schichtfolgen zu wenigstens einer der beiden aktiven Zonen (
8 ,7 ) spiegelbildlich angeordnet sind. - Kompensationsbauelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass als Dotierstoff des einen Leitungstyps Phosphor oder Arsen oder eine Dotierung durch eine Protonenbestrahlung vorgesehen ist.
- Kompensationsbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass als Dotierstoff für den anderen Leitungstyp Bor vorgesehen ist.
- Kompensationsbauelement nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der Halbleiterkörper (
1 ) in einer SOI-Struktur vorgesehen ist. - Kompensationsbauelement nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass es ein MOSFET, ein JFET, ein IGBT oder eine Schottkydiode ist.
- Kompensationsbauelement nach Anspruch 9, dadurch gekennzeichnet, dass wenigstens zwei Gateelektroden (
13 ) durch eine Verbindung zusammengefasst und mit einem gemeinsamen Anschluss (14 ) verbunden sind. - Kompensationsbauelement nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass nur Gebiete (
6 ) eines Leitungstyps in ein tief diffundiertes Gebiet (15 ) des anderen Leitungstyps in der Driftstrecke eingebracht sind. - Verfahren zum Herstellen des Kompensationsbauelementes nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass wenigstens Gebiete (
6 ,5 ) des einen und/oder des anderen Leitungstyps des lateralen Abschnitts und des schrägen Abschnitts der Driftstrecke durch Ionenimplantationen mittels einer Maske (2 ) mit schrägen Kanten (4 ) hergestellt werden. - Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die Ionenimplantationen mit unterschiedlich hohen Energien vorgenommen werden.
- Verfahren nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass die Gebiete (
5 ) des anderen Leitungstyps durch Diffusion eines gemeinsamen tief diffundierten Gebietes (15 ) in den Halbleiterkörper (1 ) eingebracht werden. - Verfahren nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass zum Herstellen der Maske (
2 ) (a) eine insbesondere aus Siliziumdioxid bestehende Isolierschicht auf den Halbleiterkörper (1 ) aufgebracht wird, (c) im Oberflächenbereich der Isolierschicht eine Damage-Implantation vorgenommen wird, (d) auf die Isolierschicht eine Fotolackschicht aufgebracht, belichtet und entwickelt wird, und (e) eine durch die so behandelte Fotolackschicht maskierte Nassätzung der Isolierschicht vorgenommen wird. - Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass vor Schritt (c) (b) die Isolierschicht verdichtet wird.
- Verfahren nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, dass die aktiven Zonen (
8 ,7 ) vor der Ionenimplantation in den Halbleiterkörper (1 ) eingebracht werden. - Verfahren nach einem der Ansprüche 12 bis 17, dadurch gekennzeichnet, dass die Maske (
2 ) auf eine auf dem Halbleiterkörper (1 ) befindliche Schutzschicht (16 ), die insbesondere aus Siliziumnitrid besteht, aufgebracht wird, so dass die Maske (2 ) ohne Beeinträchtigung bereits bestehender Strukturen wieder abgenommen werden kann.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10245550A DE10245550B4 (de) | 2002-09-30 | 2002-09-30 | Kompensationsbauelement und Verfahren zu dessen Herstellung |
US10/675,758 US6878997B2 (en) | 2002-09-30 | 2003-09-30 | Compensation component and method for fabricating the component |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10245550A DE10245550B4 (de) | 2002-09-30 | 2002-09-30 | Kompensationsbauelement und Verfahren zu dessen Herstellung |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10245550A1 DE10245550A1 (de) | 2004-04-15 |
DE10245550B4 true DE10245550B4 (de) | 2007-08-16 |
Family
ID=32009984
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10245550A Expired - Fee Related DE10245550B4 (de) | 2002-09-30 | 2002-09-30 | Kompensationsbauelement und Verfahren zu dessen Herstellung |
Country Status (2)
Country | Link |
---|---|
US (1) | US6878997B2 (de) |
DE (1) | DE10245550B4 (de) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7082856B1 (en) * | 2005-06-14 | 2006-08-01 | E5 Products, Inc. | Wire stripper system |
DE102015106979B4 (de) | 2015-05-05 | 2023-01-12 | Infineon Technologies Austria Ag | Halbleiterwafer und Verfahren zum Herstellen von Halbleitervorrichtungen in einem Halbleiterwafer |
US10186573B2 (en) * | 2015-09-14 | 2019-01-22 | Maxpower Semiconductor, Inc. | Lateral power MOSFET with non-horizontal RESURF structure |
DE102018109242B4 (de) * | 2018-04-18 | 2019-11-14 | Infineon Technologies Dresden Gmbh | Verfahren zum herstellen eines dotierten vergrabenen gebiets und eines dotierten kontaktgebiets in einem halbleiterkörper |
JP6968042B2 (ja) * | 2018-07-17 | 2021-11-17 | 三菱電機株式会社 | SiC−SOIデバイスおよびその製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4754310A (en) * | 1980-12-10 | 1988-06-28 | U.S. Philips Corp. | High voltage semiconductor device |
US5216275A (en) * | 1991-03-19 | 1993-06-01 | University Of Electronic Science And Technology Of China | Semiconductor power devices with alternating conductivity type high-voltage breakdown regions |
DE10026924A1 (de) * | 2000-05-30 | 2001-12-20 | Infineon Technologies Ag | Kompensationsbauelement |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4309764C2 (de) * | 1993-03-25 | 1997-01-30 | Siemens Ag | Leistungs-MOSFET |
GB2309336B (en) * | 1996-01-22 | 2001-05-23 | Fuji Electric Co Ltd | Semiconductor device |
US6081009A (en) * | 1997-11-10 | 2000-06-27 | Intersil Corporation | High voltage mosfet structure |
DE10052170C2 (de) * | 2000-10-20 | 2002-10-31 | Infineon Technologies Ag | Mittels Feldeffekt steuerbares Halbleiterbauelement |
US6768171B2 (en) * | 2000-11-27 | 2004-07-27 | Power Integrations, Inc. | High-voltage transistor with JFET conduction channels |
US6734462B1 (en) * | 2001-12-07 | 2004-05-11 | The United States Of America As Represented By The Secretary Of The Army | Silicon carbide power devices having increased voltage blocking capabilities |
-
2002
- 2002-09-30 DE DE10245550A patent/DE10245550B4/de not_active Expired - Fee Related
-
2003
- 2003-09-30 US US10/675,758 patent/US6878997B2/en not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4754310A (en) * | 1980-12-10 | 1988-06-28 | U.S. Philips Corp. | High voltage semiconductor device |
US5216275A (en) * | 1991-03-19 | 1993-06-01 | University Of Electronic Science And Technology Of China | Semiconductor power devices with alternating conductivity type high-voltage breakdown regions |
DE10026924A1 (de) * | 2000-05-30 | 2001-12-20 | Infineon Technologies Ag | Kompensationsbauelement |
Also Published As
Publication number | Publication date |
---|---|
US6878997B2 (en) | 2005-04-12 |
DE10245550A1 (de) | 2004-04-15 |
US20040067625A1 (en) | 2004-04-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102012204420B4 (de) | Halbleitervorrichtung | |
DE102008000660B4 (de) | Siliziumkarbid-Halbleitervorrichtung | |
DE102013022570B4 (de) | Halbleiterbauelement und verfahren zu seiner herstellung | |
DE10203164B4 (de) | Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung | |
DE102005041793B4 (de) | Top Drain MOSgated Einrichtung und Herstellungsprozess dafür | |
DE102005012217B4 (de) | Lateraler MISFET und Verfahren zur Herstellung desselben | |
EP1145324A2 (de) | Mos-transistorstruktur mit einer trench-gate-elektrode und einem verringerten spezifischen einschaltwiderstand und verfahren zur herstellung einer mos-transistorstruktur | |
DE19642538A1 (de) | Halbleitereinrichtung und Herstellungsverfahren derselben | |
DE102018124708B4 (de) | Schaltelement und Verfahren zum Herstellen desselben | |
DE10133543A1 (de) | Bidirektionales Halbleiterbauelement und Verfahren zu dessen Herstellung | |
DE102009002813B4 (de) | Verfahren zur Herstellung eines Transistorbauelements mit einer Feldplatte | |
DE102008018865A1 (de) | Halbleiterbauelement und Verfahren zu seiner Herstellung | |
DE102008051245A1 (de) | Hochvolttransistor mit hoher Stromtragfähigkeit und Verfahren zur Herstellung | |
DE112013006558T5 (de) | Siliziumcarbidhalbleitervorrichtung | |
DE102014108790B4 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung mit Vorrichtungstrennungsstrukturen und Halbleitervorrichtung | |
DE112018003459T5 (de) | Halbleitervorrichtung und verfahren zum herstellen derselben | |
DE102009010373A1 (de) | Halbleiterbauelement mit einem Halbleiterkörper und Verfahren zur Herstellung desselben | |
DE112018007354T5 (de) | Siliciumcarbid-halbleitereinheit und herstellungsverfahren für dieselbe | |
WO1999056321A1 (de) | Lateraler hochvolt-seitenwandtransistor | |
EP1631990B1 (de) | Herstellungsverfahren für einen feldeffekttransistor | |
EP1027735B1 (de) | Siliziumcarbid-junction-feldeffekttransistor | |
DE102006007096B4 (de) | MOSFET mit Kompensationsstruktur und Randabschluss sowie Verfahren zu dessen Herstellung | |
DE102016202110A1 (de) | Halbleiterstruktur mit Backgate-Gebieten und Verfahren für ihre Herstellung | |
DE102004009521B4 (de) | Hochvolt-PMOS-Transistor, Maske zur Herstellung einer Wanne und Verfahren zur Herstellung eines Hochvolt-PMOS-Transistors | |
DE112018008195T5 (de) | Siliciumcarbid-halbleitereinheit und verfahren zur herstellung derselben |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |