DE10238051A1

DE10238051A1 - Integrierte Flip-Chip-Halbleiterschaltung

Info

Publication number: DE10238051A1
Application number: DE10238051A
Authority: DE
Inventors: Tsuyoshi Nakata; Toshikazu Ootake
Original assignee: NEC Corp
Current assignee: Renesas Electronics Corp
Priority date: 2001-08-22
Filing date: 2002-08-20
Publication date: 2003-04-03
Anticipated expiration: 2022-08-21
Also published as: DE10238051B4; JP2003068852A; JP4353662B2; US20030038377A1; US6841886B2

Abstract

Es ist eine integrierte Flip-Chip-Halbleiterschaltung offenbart, die eine interne Zelle, einen I/O-Puffer als Schnittstelle zwischen der internen Zelle und einer externen Einheit, eine Lötperle, einen GND- oder Netzversorgungsdraht und eine I/O-Puffereinheit auf einem Chip angeordnet hat. In diesem Fall sind die Komponenten mit Ausnahme der I/O-Puffereinheit in einer Baueinheit ausgebildet und auf dem Chip angeordnet und die I/O-Puffereinheit umfasst eine Signallötperle zum Übertragen von Signalen auf die externe Einheit, einen I/O-Puffer mit einem Signalanschluss, der an die Signallötperle angeschlossen ist, einen ersten I/O-Puffer-GND-Draht, der an einen GND-Anschluss des I/O-Puffers angeschlossen ist, und einen ersten I/O-Puffer-Netzversorungsdraht, der an einen Netzversorgungsanschluss des I/O-Puffers angeschlossen ist.

Description

Die vorliegende Erfindung betrifft eine integrierte Flip-Chip-Halbleiterschaltung und insbesondere eine Layoutstruktur einer integrierten Flip-Chip-Halbleiterschaltung. Eine integrierte Flip-Chip-Halbleiterschaltung (im folgenden FC IC abgekürzt) hat ein Merkmal, dass eine Packung und ein Chip statt einer herkömmlichen Drahtbondierung oder automatisierten Bandbondierung (TAB) über eine sphärische Lötperle verbunden sind, und hat eine Struktur, bei der die Lötperle auf einer vollen Oberfläche des Chips als ein Pad angeordnet werden kann.
Im Nachfolgenden wird unter Bezugnahme auf die Fig. 26 bis 28 ein erstes herkömmliches Beispiel beschrieben. Fig. 26 ist eine Draufsicht, die die Layoutstruktur einer FC IC gemäß dem ersten herkömmlichen Beispiel zeigt. In der Fig. 26 ist die FC IC von oben gesehen. Die FC IC des ersten herkömmlichen Beispiels hat eine Struktur, bei der eine Anzahl von Eingangs-/Ausgangspuffern (im nachfolgenden I/O-Puffer bezeichnet) 101 an vier Seiten eines Chips 351 eindimensional angeordnet sind, eine interne Zellenregion 3152 vorgesehen ist, die von einer Zeile von an jeder Seite angeordneten I/O- Puffern 101 umgeben ist, und auf einer Vollfläche des Chips eine Lötperle angeordnet ist. In der Fig. 26 bezeichnet die Bezugsziffer 121 eine interne Zelle und die Bezugsziffer 2535 einen RAM.
Die Fig. 27 ist eine teilweise expandierte Draufsicht auf die FC IC der Fig. 26. Die Anzahl der I/O-Puffer 101, die in einer X-Richtung (oder Y-Richtung) aufgereiht sind, und die Lötperlen 113, 114, 115, 1033 und 1134, die in einer Y-Richtung (oder X-Richtung) angeordnet sind, sind durch Einsetzdrähte 3216, 3217 und 3218 miteinander verbunden.
Die Lötperlen sind als eine I/O-Puffer-GND-Lötperle 113, eine I/O-Puffer-Netzversorgungslötperle 114, eine Signallötperle 115, eine interne Zellen-GND-Lötperle 1033 und eine interne Zellennetzversorgungslötperle 1134 klassifiziert. Die Einsetzdrähte sind als ein I/O-Puffer-GND-Einsetzdraht 3216, ein I/O-Puffer-Netzversorgungseinsetzdraht 3217 und ein Signaleinsetzdraht 3218 klassifiziert.
Ein Signal des I/O-Puffers 101 wird über den Signaleinsetzdraht 3218 auf die Signallötperle 115 übertragen, die am oberen Teil in einer Region des I/O-Puffers 101 oder an einem oberen Teil außerhalb der Region angeordnet ist. Wenn die Anzahl von I/O-Puffern 101 nebeneinander angeordnet sind, sind die I/O-Puffer-GND-Drähte 107 der jeweiligen I/O-Puffer 101 miteinander verbunden, und die I/O-Puffer-Stromversorgungsdrähte 108 sind miteinander verbunden.
Dann ist der I/O-Puffer-GND-Draht 107 über den I/O-Puffer-GND-Einsetzdraht 3216 mit der I/O-Puffer-GND-Lötperle 113 verbunden, die an dem oberen Teil in der Region des I/O-Puffers 101 oder dem oberen Teil außerhalb der Region angeordnet ist. Der I/O- Puffer-Netzversorgungsdraht 108 ist über den I/O-Puffer-Netzversorgungseinsetzdraht mit der I/O-Puffer-Netzversorgungslötperle 114 verbunden, die am oberen Teil der Region des I/O-Puffers 101 oder dem oberen Teil außerhalb der Region angeordnet ist. Demgemäß werden ein Netzversorgungspotential und ein GND-Potential von der I/O- Puffer-Netzversorgungslötperle 114 und der I/O-Puffer-GND-Lötperle 113 zum I/O- Puffer 101 geleitet.
Fig. 28 ist eine Ansicht im Schnitt der in der Fig. 27 gezeigten FC IC, die im Einzelnen die Struktur der Verbindung zwischen der Signallötperle 115 und dem I/O-Puffer 101 zeigt. In der Fig. 28 bezeichnet die Bezugsziffer 300 einen Isolierfilm. Der I/O-Puffer 101 und die interne Zelle 121 sind auf einem Substrat 255 angeordnet.
Ein interner Signalanschluss 209 des I/O-Puffers 101 und ein Signalanschluss 232 der internen Zelle 121 sind miteinander über einen unteren Intersignaldraht 229 verbunden. Ähnlich sind die Signalanschlüsse 232 unterschiedlicher interner Zellen 121 miteinander über den Intersignaldraht 229 verbunden. Ein Signalanschluss 112 des I/O-Puffers ist mit der Signallötperle 115 über den Signaleinsetzdraht 3218, ein Durchgangsloch 3157 und ein oberes Barrieremetall 158 verbunden.
Die FC IC des ersten herkömmlichen Beispiels, das in den Fig. 26 bis 28 gezeigt ist, hat ein Merkmal, dass sie auch als ein FC IC-Substrat dient, wo ein nicht gezeigtes Pad außerhalb des I/O-Puffers 101 angeordnet ist, und eine periphere IC, die eine Packung mit einem Chip über einen Bondierdraht oder TAB verbindet, und die Lötperlen 113, 114, 115, 1033 und 1134 auf einer Vollchipfläche angeordnet sind.
Als Nächstes wird ein zweites herkömmliches Beispiel unter Bezugnahme auf die Fig. 29 und 30 beschrieben. Fig. 29 ist eine Draufsicht, die eine Layoutstruktur einer FC IC gemäß dem zweiten herkömmlichen Beispiel zeigt. Das zweite herkömmliche Beispiel wurde durch die Anmelderin der vorliegenden Erfindung in der japanischen Patentanmeldung Nr. 2000-050240 präsentiert. In der Fig. 29 ist die FC IC von oben gesehen.
Das zweite herkömmliche Beispiel hat eine Struktur, bei der Kombinationen aus einem I/O-Puffer 101, einer I/O-Puffer-GND-Lötperle 113, einer I/O-Puffer-Netzversorgungslötperle 114, einer Signallötperle 115, einem I/O-Puffer-GND-Einsetzdraht 3216 und einem I/O-Puffer-Netzversorgungseinsetzdraht 3217 und einem Signaleinsetzdraht 3218 in einer Gruppe 3453 zusammengefasst sind, und diese Gruppe 3453 ist in einer Region eines ganzen vielfachen einer Sektionsdefinition 3454 beherbergt.
Ein Signalanschluss 112 des I/O-Puffers 101 ist mit der Lötperle 115 über den Signaleinsetzdraht 3218, ein nicht gezeigtes Durchgangsloch und ein oberes Barrieremetall 158 verbunden. Ein GND-Anschluss 110 des I/O-Puffers 101 ist mit der I/O-Puffer- GND-Lötperle 113 über den I/O-Puffer-GND-Einsetzdraht 3216, das nicht gezeigte Durchgangsloch und das obere Barrieremetall 158 verbunden. Ein Netzversorgungsanschluss 111 des I/O-Puffers 101 ist mit der I/O-Puffer-Netzversorgungslötperle 114 über den I/O-Puffer-Netzversorgungseinsetzdraht 3217, das nicht gezeigte Durchgangsloch und das obere Barrieremetall 158 verbunden. Demgemäß werden von der I/O-Puffer- GND-Lötperle 113 und der I/O-Puffer-Netzversorgungslötperle 114, die in der Nähe installiert sind, ein GND-Potential und ein Netzversorgungspotential des I/O-Puffers zugeführt.
Fig. 30 ist eine Chiplayout-Draufsicht, bei der jede Gruppe 3453 der Fig. 29 auf einem Chip 351 angeordnet ist und nur zweifach gekreuzte GND-Drähte und Netzversorgungsdrähte 3519 des I/O-Puffers 101 gezeigt sind. Die Zeichnung zeigt im Einzelnen einen Zustand, bei dem der zweifach gekreuzte GND-Draht und Netzversorgungsdraht, die nebeneinander angeordnet sind, in der Gruppe 3453 miteinander verbunden sind. Das zweite herkömmliche Beispiel, das in den Fig. 29 und 30 gezeigt ist, hat das Merkmal, dass jede Gruppe 3453 auf dem Chip 351 frei angeordnet werden kann.
Das Gestalten einer Zellenbasis-IC kann im Allgemeinen in einen Produktdesignprozess zum spezifischen Gestalten einer IC durch Realisieren einer Schaltung für jedes Produkt, wie beispielsweise der Anordnung des I/O-Puffers 101 und der internen Zelle 121, oder der Verdrahtung zwischen den Signalanschlüssen und einen Basisdesignvorgang zum Vorbereiten einer Datenbank, die für die automatische Herstellungsgestaltung notwendig ist, wie beispielsweise einer Lötperlenanordnung, der Gestaltung des I/O-Puffers 101 und der internen Zellenregion 3152, der Netzversorgungsverdrahtung, deren Schaltungen oder des Layoutdesigns, klassifiziert werden.
Zum Gestalten jedes Produktes wird ein automatisches Designwerkzeug oder dergleichen basierend auf der Datenbank, die durch das Basisdesign vorbereitet worden ist, verwendet. Beim Gestalten jedes Produktes ist, wenn ein Problem bezüglich des Basisdesigns auftritt, die Anzahl der Zurückverfolgungs-Mannstunden groß, steigt die Design-TAT (Anzahl der Arbeitstage). Demgemäß wird das Auftreten von Problemen beim Gestalten jedes Produktes verhindert, indem in dem Basisdesign zu erwartende Probleme verifiziert werden, wie beispielsweise eine Potentialreduktion in der internen Zellenregion.
Als Nächstes wird ein herkömmliches Verfahren zum Gestalten eines FC IC-Produktes anhand der Fig. 31 beschrieben. Die Fig. 31 ist ein Flussdiagramm, das das herkömmliche Verfahren zum Gestalten eines FC IC-Produktes zeigt. Als Erstes wird eine Designinformation für jedes Produkt, eine Designregel (geometrische Designregel) 1601, die Information, wie beispielsweise Verdrahtungsraster oder dergleichen, enthält, eine Packungsinformation 1602, die Information bezüglich der Koordinaten der Lötperlen 113 bis 115, 1033 und 1134, ein Lötperlenrastermaß oder dergleichen enthält, und eine Kundenspezifizierung 1603, die Information bezüglich der Funktion beschreibenden Daten, Pinanordnung, Anzahl der Pins oder dergleichen enthält, im Voraus hergestellt.
Darauf folgend führt ein Designer eine Simulation eines Funktionslevels unter Verwendung eines Simulators oder dergleichen basierend auf der Kundenspezifizierung durch, um eine Operation des Funktionslevels (Schritt 1605) zu überprüfen, und führt dann eine logische Synthese (Schritt 1606) durch, um eine Schaltungsinformation 1607 zu erzeugen, die Schaltungsblocks des I/O-Puffers 101, der internen Zelle 121 und dergleichen als Komponenten umfasst.
Dann wird im Schritt 3607 basierend auf der Designregel 1601, der Packungsinformation 1602, der Kundenspezifizierung 1603 und der Schaltungsinformation 1607 ein Basisdesign durchgeführt, und es wird eine Basisdatenbank 1608, die Information bezüglich der Anordnung des I/O-Puffers 101, der Anordnung der Lötperle und dergleichen enthält, hergestellt. Dieser Schritt 3607 ist spezifisch für die FC IC, und seine Einzelheiten werden unter Bezugnahme auf die Fig. 32 beschrieben.
Dann ordnet der Designer grob den I/O-Puffer 101, die interne Zelle 121, die einen RAM oder ein Makro enthält, den Netzversorgungsdraht und dergleichen, basierend auf der Schaltungsinformation 1607 und der Basisdatenbank 1608, an (Schritt 1609). Dann entscheidet der Designer temporär eine Verdrahtungslänge zwischen den Schaltungsblöcken basierend auf der Basisdatenbank 1608 unter Verwendung eines Computers oder dergleichen und führt eine temporäre Verdrahtungslängensimulation unter Verwendung seiner elektrischen Last (Schritt 1610) durch.
Hier überprüft der Designer das Ergebnis der temporären Verdrahtungslängensimulation und überprüft, ob die IC wie erwartet betrieben wird oder nicht (Schritt 1611). Wenn ein Problem vorhanden ist, wird die Grobanordnung, die im Schritt 1609 durchgeführt worden ist, geändert (Schritt 1613), und dann kehrt der Vorgang zum Schritt 1610 zurück.
Wenn im Schritt 1611 keine Probleme gefunden worden sind, errichtet der Designer die Schaltungsanordnung der gesamten IC einschließlich anderer Schaltungen, die den grob angeordneten Schaltungsblöcken hinzugefügt werden, mittels des Computers, und zwischen den Schaltungen wird eine automatische Verdrahtung durchgeführt (Schritt 1612). Da die realen Verdrahtungslängen in dem Chip alle errichtet sind, führt der Designer hier den Vorgang Überprüfen und Verifizierung der Designregeln durch eine reale Verdrahtungslängenzeitschaltsimulation unter Berücksichtigung der elektrischen Lasten der Drähte durch (Schritt 1614).
Dann überprüft der Designer das Ergebnis der realen Verdrahtungslängenzeitschaltsimulation und der Designregelverifizierung, korrigiert die Anordnung, die im Schritt 1612 gemacht worden ist, wenn ein Problem auftritt (Schritt 1616), und kehrt zum Schritt 1614 zurück. Wenn im Schritt 1611 keine Probleme vorhanden sind, stellt der Designer Maskendaten 1617 des IC-Chips mittels des Computers her.
Als Nächstes wird ein herkömmliches Designverfahren auf der Basis einer FC IC anhand der Fig. 32 beschrieben. Fig. 32 ist ein Flussdiagramm, das das herkömmliche Verfahren zum Gestalten auf der Basis der FC IC zeigt. Fig. 32 zeigt im Einzelnen den Schritt 3607 der Fig. 31. Als Erstes werden vorab als die Designinformation jedes Produktes, die während des Produktdesigns gemäß Fig. 31 erzeugt worden ist, eine Designregel 1601, eine Packungsinformation 2602, eine Kundenspezifizierung 1603 und eine Schaltungsinformation 1607 vorbereitet.
Dann berechnet der Designer eine Fläche einer internen Region, basierend auf der Kundenspezifizierung 1603 und der vorhergehenden Schaltungsinformation 1607 unter Verwendung eines Computers oder dergleichen, und berechnet auch die Anzahl der I/O- Pins (Schritt 1805). Dann berechnet der Designer basierend auf der berechneten Fläche der internen Region und der berechneten Anzahl der I/O-Pins unter Verwendung des Computers oder dergleichen die Chipgröße (Schritt 1806).
Dann sammelt der Designer, wie in der Fig. 29 gezeigt, basierend auf der Packungsinformation 1602 Kombinationen eines I/O-Puffers 101, einer I/O-Puffer-GND-Lötperle 113, einer I/O-Puffer-Netzversorgungslötperle 114, einer Signallötperle 115, eines I/O- Puffer-GND-Einsetzdrahtes 3216, eines I/O-Puffer-Netzversorgungseinsetzdrahtes 3217 und eines Signaleinsetzdrahtes 3218 in einer Gruppe 3453 (Schritt 3707).
Zu diesem Zeitpunkt variiert die Anzahl der Kombinationen von I/O-Puffer 101, der I/O-Puffer-GND-Lötperle 113, der I/O-Puffer-Netzversorgungslötperle 114, der Signallötperle 115, dem I/O-Puffer-GND-Einsetzdraht 3216, dem I/O-Puffer-Netzversorgungseinsetzdraht 3217 und dem Signaleinsetzdraht 3218 von Produkt zu Produkt und hängt von der Kundenspezifizierung 1603 ab.
Dann überprüft der Designer eine Impedanzcharakteristik des Signaleinsetzdrahtes 3218 (Schritt 2708). Der Designer überprüft die Impedanzcharakteristik (Schritt 3709), und wenn ein Problem vorhanden ist, ändert er die Kombinationsformen oder die Anzahl der Kombinationen von I/O-Puffer 101, I/O-Puffer-GND-Lötperle 113, I/O-Puffer-Netzversorgungslötperle 114, Signallötperle 115, I/O-Puffer-GND-Einsetzdraht 3216, I/O-Puffer-Netzversorgungseinsetzdraht 3217 und Signaleinsetzdraht 3218, die im Schritt 3707 gruppiert worden sind. Dann stellt der Designer die Impedanzcharakteristik des Signaleinsetzdrahtes 3218 ein (Schritt 3711) und kehrt zum Schritt 3708 zurück.
Wenn im Schritt 3709 keine Probleme vorhanden sind, arrangiert der Designer temporär die Gruppe 3453, einen RAM 2535, eine Makrozelle und dergleichen auf einem Chip 351 (Schritt 3710). Dann arrangiert der Designer einen GND-Draht und einen Netzversorgungsdraht einer internen Zelle 121, indem der RAM 2535, die Makrozelle und dergleichen, basierend auf einer Netzversorgungsdrahtrastermaßinformation der Designregel 1601, verbindet den GND-Draht mit einer internen Zellen-GND-Lötperle 1033 und den Netzversorgungsdraht mit einer internen Zellennetzversorgungslötperle 1134 (Schritt 3712).
Dann macht der Designer Impedanzmodelle des GND-Drahtes und des Netzversorgungsdrahtes der internen Zelle 121 basierend auf einem Ergebnis der temporären Anordnung im Schritt 3710 und einem Ergebnis der Verdrahtung im Schritt 3712 unter Verwendung des Computers oder dergleichen (Schritt 3713). Darauf folgend schätzt der Designer eine Potentialreduktion basierend auf vorbereiteten Schaltungsmodellen unter Verwendung eines Schaltungssimulators (Schritt 1814).
Der Designer überprüft das Ergebnis der Potentialreduktionssimulation (Schritt 1815). Wenn ein Problem vorhanden ist, ändert der Designer die Kombinationsformen oder die Anzahl der Kombinationen von I/O-Puffer 101, I/O-Puffer-GND-Lötperle 113, I/O-Puffer-Netzversorgungslötperle 114, Signallötperle 115, I/O-Puffer-GND-Einsetzdraht 3216, I/O-Puffer-Netzversorgungseinsetzdraht 3217 und Signaleinsetzdraht 3218, die in der Gruppe gesammelt sind, stellt die Widerstände des I/O-Puffer-GND-Einsetzdrahtes 3216 und des I/O-Puffer-Netzversorgungseinsetzdrahtes 3217 ein (Schritt 3717) und kehrt zum Schritt 3708 zurück.
Wenn im Schritt 1815 keine Probleme vorhanden sind, registriert der Designer die Information bezüglich der Anordnung des GND-Drahtes und des Netzversorgungsdrahtes, die Anordnung der Gruppe 3453, die Pinanordnung oder dergleichen auf einer Basisdatenbank 1608 (Schritt 1816). Demgemäß ist das Layoutdesign des I/O-Puffers 101 und der Lötperlen der FC IC beendet. In den darauf folgenden Schritten wird eine FC IC für jedes Produkt basierend auf der Basisdatenbank 1608 gestaltet.
Als Nächstes werden konventionelle Probleme beschrieben. Als Erstes, wie in den Fig. 27 und 29 gezeigt, tritt in der herkömmlichen FC IC wegen einer Differenz der Verdrahtungslänge zwischen den Signaleinsetzdrähten 3218 eine Unsymmetrie (Phasenverschiebung) auf, was zu einer Verzögerung und Fluktuation führt. Somit ist das Problem eines fehlerhaften Betriebes der Schaltung inhärent.
Insbesondere in der FC IC des zweiten herkömmlichen Beispiels, wie in der Fig. 29 gezeigt, ist es für den Fall der Doppelkreuzungsstruktur der GND- und Netzversorgungsdrähte der Anzahl von I/O-Puffern, die in der Fig. 30 gezeigt ist, notwendig, die I/O-Puffer nebeneinander anzuordnen, wobei an den relativen Positionen des I/O-Puffersignalanschlusses 112 des I/O-Puffers 101 und der Signallötperle 115 eine Varianz auftritt, und die Differenz der Verdrahtungslänge zwischen Signaleinsetzdrähten 3218 wird größer als bei dem ersten herkömmlichen Beispiel.
In der in der Fig. 28 gezeigten herkömmlichen FC IC bewirkt, da der Signaleinsetzdraht 3218 des I/O-Puffers 101 auf der internen Zelle 121 verläuft, eine parasitäre Kapazitanz zwischen dem Signaleinsetzdraht 3218 des I/O-Puffers 101 und dem Intersignaldraht 229 der internen Zelle 121 eine Ausbreitung von Übersprechrauschen und eine Verzögerung und Fluktuation der internen Schaltung. Auf diese Weise ist das Problem eines fehlerhaften Betriebes der Schaltung inhärent gewesen. Insbesondere sind infolge einer höheren Geschwindigkeit der Schaltung, die in den zurückliegenden Jahren erzielt worden ist, die vorstehenden Probleme unübersehbarer geworden.
In dem herkömmlichen Designverfahren der FC IC hängt die Kombination des I/O-Puffers 101 mit den Lötperlen 113 bis 115, 1033 und 1134 von einer Spezifikation jedes Produktes ab, und es ist notwendig, der Layoutinformation die Gruppierung des I/O- Puffers 101, der Lötperlen 113 bis 115, 1033 und 1134 und der Einsetzdrähte 3216 bis 3218 in der Basisdatenbank 1608 für das Produktdesign zuzufügen. Somit ist das Problem eines langen Produktdesign-TAT (Prozesstage) inhärent gewesen.
Wenn als Ergebnis der Anordnung der Gruppe 3453, des GND-Drahtes und des Netzversorgungsdrahtes ein Problem der Impedanznichtübereinstimmung oder einer Potentialreduktion das Problem ist, ist es notwendig, die Gruppenlayoutinformation einzustellen oder zu korrigieren. Somit ist das Problem einer sehr viel längeren Design-TAT inhärent gewesen.
Eine Aufgabe der vorliegenden Erfindung ist es, eine FC IC zu schaffen, die in der Lage ist, die Impedanzcharakteristik zwischen einem I/O-Puffer und einer Signallötperle zu verbessern und das Übersprechrauschen zwischen dem I/O-Puffer und einer internen Zelle zu reduzieren.
Es wird eine integrierte Flip-Chip-Halbleiterschaltung geschaffen, mit einer internen Zelle, einem I/O-Puffer als einer Schnittstelle zwischen der internen Zelle und einer externen Einheit, einer Lötperle, einem GND- oder Netzversorgungsdraht, die in einer Baueinheit gruppiert sind und auf einem Chip angeordnet sind. In diesem Fall ist eine I/O-Puffereinheit auf dem Chip angeordnet, die eine Signallötperle zum Übertragen eines Signals auf die externe Einheit, einen I/O-Puffer mit einem Signalanschluss, der mit der Signallötperle verbunden ist, einen ersten I/O-Puffer-GND-Draht, der an einen GND-Anschluss dieses I/O-Puffers angeschlossen ist und einen ersten I/O-Puffer-Netzversorgungsdraht hat, der an einen Netzversorgungsanschluss des I/O-Puffers angeschlossen ist, aufweist.
Die vorstehenden und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden detaillierten Beschreibung der Erfindung unter Bezugnahme auf die begleitenden Figuren im Einzelnen hervor, in welchen zeigt:
Fig. 1 eine Draufsicht auf ein Chip-Layout einer Flip-Chip-IC gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2 eine teilweise expandierte Ansicht der Flip-Chip-IC gemäß Fig. 1;
Fig. 3 eine Ansicht im Schnitt der Clip-Chip-IC gemäß Fig. 2;
Fig. 4 eine Draufsicht auf ein Layout einer dritten Verdrahtungsschicht einer Basiseinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 5 eine Draufsicht auf Layouts der ersten und zweiten Verdrahtungsschichten der Basiseinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 6 eine Draufsicht auf ein Layout einer dritten Verdrahtungsschicht einer I/O-Puffereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 7 eine Draufsicht auf Layouts der ersten und zweiten Verdrahtungsschichten der I/O-Puffereinheit in der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 8 eine Draufsicht auf ein Layout einer dritten Verdrahtungsschicht einer I/O-Puffer-GND-Einheit der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 9 eine Draufsicht auf ein Layout einer dritten Verdrahtungsschicht einer I/O- Netzversorgungseinheit in der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 10 eine Draufsicht auf ein Layout einer dritten Verdrahtungsschicht einer internen Zellen-GND-Einheit in der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 11 eine Draufsicht auf ein Layout einer dritten Verdrahtungsschicht einer internen Zellennetzversorgungseinheit in der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 12 eine Draufsicht, die ein Layout einer dritten Verdrahtungsschicht einer GND- Einheit zeigt, die keine Lötperlen angeordnet hat, gemäß der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 13 eine Draufsicht, die ein Layout einer dritten Verdrahtungsschicht einer Netzversorgungseinheit zeigt, die keine Lötperlen angeordnet hat, gemäß der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 14 eine Draufsicht auf ein Layout einer dritten Verdrahtungsschicht in einer Teilregion der Fig. 1;
Fig. 15 eine Draufsicht, die ein Layout einer ersten und zweiten Verdrahtungsschicht in einer Teilregion gemäß Fig. 1 zeigt;
Fig. 16 eine perspektivische Darstellung einer Struktur der internen Zellen-GND- und Netzversorgungsdrähte in jeder Einheit;
Fig. 17 ein Schaltbild eines Modells der ersten Verdrahtungsschichtimpedanz der internen Zellen-GND- und Netzversorgungsdrähte gemäß Fig. 16;
Fig. 18 ein Schaltbild eines Modells einer zweiten Verdrahtungsschichtimpedanz der internen Zellen-GND- und Netzversorgungsdrähte gemäß Fig. 16;
Fig. 19 ein Schaltbild eines Modells einer dritten Verdrahtungsschichtimpedanz der internen Zellen-GND- und Netzversorgungsdrähte gemäß Fig. 16;
Fig. 20 ein Flussdiagramm eines Verfahrens zum Designen der Flip-Chip-IC gemäß der Ausführungsform;
Fig. 21 ein Schaltbild, das ein Schaltungsbeispiel der Flip-Chip-IC zeigt;
Fig. 22 ein Flussdiagramm eines Verfahrens zum Designen einer Basis der Flip-Chip- IC gemäß der Ausführungsform;
Fig. 23 eine Draufsicht, die eine Layoutstruktur einer Flip-Chip-IC gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 24 eine Draufsicht, die eine Layoutstruktur einer Flip-Chip-IC gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 25 eine Draufsicht, die eine Layoutstruktur einer Flip-Chip-IC gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 26 eine Draufsicht, die eine Layoutstruktur einer Flip-Chip-IC gemäß einem ersten herkömmlichen Beispiel zeigt;
Fig. 27 eine teilweise ausgedehnte Draufsicht auf die Flip-Chip-IC gemäß Fig. 26;
Fig. 28 eine Ansicht im Schnitt der Flip-Chip-IC gemäß Fig. 27;
Fig. 29 eine Draufsicht, die eine Layoutstruktur einer Flip-Chip-IC gemäß einem zweiten herkömmlichen Beispiel zeigt;
Fig. 30 eine Draufsicht auf das Chip-Layout der Flip-Chip-IC gemäß dem zweiten herkömmlichen Beispiel;
Fig. 31 ein Flussdiagramm, das ein herkömmliches Verfahren zum Designen einer Flip-Chip-IC zeigt; und
Fig. 32 ein Flussdiagramm, das ein herkömmliches Verfahren zum Designen einer Basis einer Flip-Chip-IC zeigt.
Die vorliegende Erfindung hat ein Merkmal, dass eine FC IC aufgebaut werden kann, indem verschiedene Einheiten zuvor vorbereitet werden, wie beispielsweise eine Einheit, die einen I/O-Puffer und eine Lötperle angeordnet hat, eine Einheit, die eine interne Zelle angeordnet hat, eine Einheit, die einen GND-Draht für einen I/O-Puffer und eine Lötperle angeordnet hat, eine Einheit, die einen Netzversorgungsdraht für eine I/O- Puffer und eine Lötperle angeordnet hat, eine Einheit, die einen GND-Draht für eine interne Zelle und eine Lötperle angeordnet hat, eine Einheit, die einen Netzversorgungsdraht für eine interne Zelle und eine Lötperle angeordnet hat, und eine Einheit, die keine Lötperlen angeordnet hat, und indem die jeweiligen Einheiten auf einem IC- Chip angeordnet werden, und das Layout des I/O-Puffers und der Lötperle kann ohne Zerstören einer Impedanzcharakteristik zwischen dem I/O-Puffer und der Lötperle geändert werden, indem die Anordnung der jeweiligen Einheiten während der Spezifikation oder der Designänderung geändert wird.
Im Nachfolgenden werden die bevorzugten Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die begleitenden Figuren beschrieben. Fig. 1 ist eine Draufsicht auf ein Chip-Layout einer FC IC gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Ein Chip 351 hat eine I/O-Puffereinheit 102 mit einem I/O- Puffer und einer Signallötperle, einer I/O-Puffer-GND-Einheit 103 mit einer I/O-Puffer- GND-Lötperle 113, eine I/O-Puffer-Netzversorgungseinheit 104 mit einer I/O-Puffer- Netzversorgungslötperle, eine interne Zelleneinheit 322 mit einer internen Zelle, eine interne Zellen-GND-Einheit 323 mit einer internen Zellen-GND-Lötperle und eine interne Zellennetzversorgungseinheit 324 mit einer internen Zellennetzversorgungslötperle, die auf diesem angeordnet sind.
In der Fig. 1 bezeichnet jeweils "A0" bis "A3", "B0", "B1", "C0" bis "C2", "D0" bis "D7", "E0" bis "E4", "F", "G0" und "G1" eine I/O-Puffereinheit 102, jedes "G" bezeichnet eine I/O-Puffer-GND-Einheit 103, "V" eine I/O-Puffer-Netzversorgungseinheit 104, "N" eine interne Zelleneinheit 322, "Gi" eine interne Zellen-GND-Einheit 323 und "Vi" eine interne Zellennetzversorgungseinheit 324.
Fig. 2 ist eine teilweise expandierte Draufsicht auf die FC IC gemäß Fig. 1. In der Fig. 2 ist die FC IC von oben gesehen. In der Ausführungsform sind eine I/O-Puffer-GND- Einheit mit einer I/O-Puffer-GND-Lötperle 113, drei I/O-Puffereinheiten 102, die jeweils die I/O-Puffer 101 und Signallötperlen 115 haben, und eine I/O-Puffer-Netzversorgungseinheit 104 mit einer I/O-Puffer-Netzversorgungslötperle 114 auf einem Substrat angeordnet. In einer Region, die von dem I/O-Puffer 101 ausgeschlossen ist, ist eine interne Zelle 121 angeordnet.
Ein I/O-Puffer-GND-Anschluss 110 jedes I/O-Puffers 101 ist über einen I/O-Puffer- GND-Draht 107 und den I/O-Puffereinheits-GND-Anschluss 105 und ein oberes Barrieremetall 158 an die I/O-Puffer-GND-Lötperle 113 angeschlossen.
Ähnlich ist ein I/O-Puffer-Netzversorgungsanschluss 111 über einen I/O-Puffer-Netzversorgungsdraht 108, einen I/O-Puffereinheits-Netzversorgungsanschluss 106 und das obere Barrieremetall 158 an die I/O-Puffer-Netzversorgungslötperle 114 angeschlossen. Demgemäß werden von der I/O-Puffer-GND-Lötperle 113 und der I/O-Puffer-Netzversorgungslötperle 114 dem I/O-Puffer 101 ein GND-Potential und ein Netzversorgungspotential zugeführt.
Ein I/O-Puffersignalanschluss 112 des I/O-Puffers 101 ist über ein Durchgangsloch 157 und das obere Barrieremetall 158 an die Signallötperle 115 angeschlossen. An den I/O- Puffer-GND-Draht 107 ist ein Abschirmdraht 156a angeschlossen, und an den I/O-Puffer-Netzversorgungsdraht 108 ist ein Abschirmdraht 156b angeschlossen. Der spezifische Aufbau jeder Einheit wird später beschrieben.
Fig. 3 ist eine Ansicht im Schnitt der in der Fig. 2 gezeigten FC IC, die im Einzelnen eine Verbindungsstruktur zwischen der Signallötperle 115 und dem I/O-Puffer 101 zeigt. In der Fig. 3 bezeichnete eine Bezugsziffer 300 einen Isolierfilm. Auf einem Substrat 255 sind der I/O-Puffer 101 und die interne Zelle 121 angeordnet, und ferner erste, zweite und dritte Schichten angeordnet, auf welchen Metalldrähte angeordnet sind. In der Fig. 3 sind die dazwischen liegenden Isolierfilme zwischen den ersten und zweiten Schichten und zwischen den zweiten und dritten Schichten weggelassen worden.
Ein interner Signalanschluss 209 des I/O-Puffers 101 und ein Signalanschluss 232 der internen Zelle 121 sind miteinander durch einen Intersignaldraht 292 der ersten Schicht mittels eines automatischen Verdrahtungswerkzeuges oder dergleichen verbunden. Ähnlich sind die Signalanschlüsse 232 verschiedener interner Zellen 121 miteinander durch den Intersignaldraht 229 verbunden.
Der Signalanschluss 112 des I/O-Puffers ist über das Durchgangsloch 157 und das obere Barrieremetall 158 an die Signallötperle 115 angeschlossen. Die Abschirmdrähte 156a und 156b sind zwischen der internen Zelle 121 und der Signallötperle 115 angeordnet.
Als Nächstes folgt die Bildung einer Basiseinheit als Basis für jede Einheit. Fig. 4 ist eine Draufsicht auf ein Layout einer dritten Verdrahtungsschicht der Basiseinheit und Fig. 5 ist eine Draufsicht, die ein Layout der ersten und zweiten Verdrahtungsschichten der Basiseinheit zeigt. Die Basiseinheit ist auf einer Einheitsregion 459 ausgebildet. Die Größen der Einheitsregion 459 in der X- und Y-Richtung sind gleich dem Lötperlenrastermaß.
Die dritte Verdrahtungsschicht ist in der Fig. 4 nicht im Einzelnen gezeigt. Auf der dritten Verdrahtungsschicht ist jedoch ein Isolierfilm ausgebildet, und auf dem Isolierfilm ist ein Barrieremetall 158 ausgebildet. Auf dem Barrieremetall 158 werden Lötperlen 113, 114, 115, 1033 und 1133, die Signalpads, Netzversorgungspads oder GND- Pads werden, ausgebildet.
Auf den ersten und zweiten Schichten unterhalb der dritten Schicht sind, wie in der Fig. 5 gezeigt, interne Zellen-GND-Drähte 527 mit Verdrahtungsrasterabständen, die bezogen auf die Lötperlenrasterabstände durch eine ganze Zahl geteilt sind, interne Zellennetzversorgungsdrähte 528 mit Verdrahtungsrasterabständen, die mit Bezug auf die Lötperlenrasterabstände ähnlich durch eine ganze Zahl geteilt sind, interne Zellen- GND-Anschlüsse 530, die an die internen Zellen-GND-Drähte 517 angeschlossen sind, und interne Zellennetzversorgungsanschlüsse 531, die an die internen Zellennetzversorgungsdrähte 528 angeschlossen sind, angeordnet.
Wie später beschrieben, sind die internen Zellen-GND- und Netzversorgungsdrähte 527 und 528 der ersten Schicht und die internen Zellen-GND- und Netzversorgungsdrähte 527 und 528 der zweiten Schicht in zueinander rechtwinkligen Richtungen angeordnet. Der interne Zellen-GND-Draht 527 der ersten Schicht und der interne Zellen-GND- Draht 527 der zweiten Schicht sind miteinander verbunden, und der interne Zellennetzversorgungsdraht 528 der ersten Schicht und der interne Zellennetzversorgungsdraht 528 der zweiten Schicht sind miteinander beide über nicht gezeigte Durchgangslöcher miteinander verbunden.
Wenn die Einheiten nebeneinander angeordnet sind, sind die internen Zellen-GND-Anschlüsse 530 zwischen den benachbarten Einheiten miteinander verbunden, und die internen Zellennetzversorgungsanschlüsse 531 sind ebenfalls miteinander verbunden. Demgemäß kann ein GND-Potential und ein Netzversorgungspotential der internen Zelle 121 den benachbarten Einheiten zugeführt werden, wodurch eine interne Zellenregion 3152 aufgebaut wird, in welcher die interne Zelle 121 angeordnet ist.
Als Nächstes wird der Aufbau der in der Fig. 2 gezeigten I/O-Puffereinheit 102 unter Bezugnahme auf die Fig. 6 und 7 beschrieben. Fig. 6 ist eine Draufsicht, die das Layout einer dritten Verdrahtungsschicht der in der Fig. 2 gezeigten I/O-Puffereinheit 102 zeigt, und Fig. 7 ist eine Draufsicht, die die ersten und zweiten Verdrahtungsschichten der I/O-Puffereinheit 102 zeigt.
Wie in der Fig. 6 gezeigt, hat die dritte Schicht der I/O-Puffereinheit 102 den I/O-Puffer-GND-Draht 107 zum Anschließen des GND-Anschlusses 110 des I/O-Puffers 101 an die I/O-Puffer-GND-Lötperle 113, den I/O-Puffer-Netzversorgungsdraht 108 zum Anschließen des Netzversorgungsanschlusses 111 des I/O-Puffers 101 an die I/O-Puffer-Netzversorgungsperle 114, den Abschirmdraht 156a, der mit dem I/O-Puffer-GND- Draht 107 verbunden ist, den Abschirmdraht 156b, der mit dem I/O-Puffer-Netzversorgungsdraht 108 verbunden ist, den I/O-Puffereinheits-GND-Anschluss 105 zum Verbinden der benachbarten Einheiten mit dem I/O-Puffer-GND-Draht 107, dem I/O-Puffer-Netzversorgungsanschluss 106 zum Verbinden der benachbarten Einheiten mit dem I/O-Puffer-Netzversorgungsdraht 108 und das Durchgangsloch 157 zum Verbinden des Signalanschlusses 112 des I/O-Puffers 101 mit der Signallötperle 115, die auf dieser angeordnet sind. Auf dieser dritten Schicht ist ein Isolierfilm ausgebildet, auf dem Isolierfilm ist ein Barrieremetall 158 ausgebildet, und auf dem Barrieremetall 158 ist eine Signallötperle 115 ausgebildet.
Auf den ersten und zweiten Schichten unterhalb der dritten Schicht sind, wie in der Fig. 7 gezeigt, der interne Zellen-GND-Anschluss 530, der interne Zellennetzversorgungsanschluss 531, die internen Zellen-GND- und Netzversorgungsdrähte 527 und 528 mit Verdrahtungsrasterabständen, die mit Bezug auf die Lötperlenrasterabstände durch eine ganze Zahl geteilt sind, der GND-Anschluss 110 des I/O-Puffers 101, der Netzversorgungsanschluss 111 des I/O-Puffers 101, der Signalanschluss 112 des I/O-Puffers 101 und der interne Signalanschluss 209 (in der Fig. 7 nicht gezeigt) des I/O-Puffers 101 angeordnet. Unter der ersten Schicht ist der I/O-Puffer 101 angeordnet.
Der Signalanschluss 112 des I/O-Puffers 101 und die Signallötperle 115 sind miteinander über das Durchgangsloch 157, das auf dem Signalanschluss 112 ausgebildet ist, und das Barrieremetall 158, das auf dem Durchgangsloch 157 ausgebildet ist, miteinander verbunden. Der GND-Anschluss 118 des I/O-Puffers 101 und der I/O-Puffereinheits- GND-Anschluss 105 sind miteinander über den I/O-Puffer-GND-Draht 107, der auf dem GND-Anschluss 110 ausgebildet ist, verbunden. Der Netzversorgungsanschluss 111 des I/O-Puffers 101 und der I/O-Puffereinheits-Netzversorgungsanschluss 106 sind miteinander über den I/O-Puffer-Netzversorgungsdraht 108, der auf dem Netzversorgungsanschluss 111 ausgebildet ist, verbunden.
Als Nächstes wird der Aufbau der in der Fig. 2 gezeigten I/O-Puffer-GND-Einheit 103 beschrieben. Fig. 8 ist eine Draufsicht, die das Layout einer dritten Verdrahtungsschicht der in der Fig. 2 gezeigten I/O-Puffer-GND-Einheit 103 zeigt. Die dritte Schicht der I/O-Puffer-GND-Einheit 103 enthält den I/O-Puffereinheits-GND-Anschluss 105 und den I/O-Puffer-GND-Draht 107, die auf dieser angeordnet sind.
Auf dieser dritten Schicht ist ein Isolierfilm ausgebildet, auf dem Isolierfilm ist ein Barrieremetall 158 ausgebildet, und auf dem Barrieremetall 158 ist eine I/O-Puffer- GND-Lötperle 113 ausgebildet. Der I/O-Puffereinheits-GND-Anschluss 105 ist über die I/O-Puffer-GND-Verdrahtung 107, das nicht gezeigte Durchgangsloch, welches in dem Isolierfilm ausgebildet ist, und das Barrieremetall 158 mit der I/O-Puffer-GND-Lötperle 113 verbunden. Die Strukturen der ersten und zweiten Schichten der I/O-Puffer- GND-Einheit 103 sind ähnlich wie die in der Fig. 5 gezeigten, und daher wird deren Beschreibung weggelassen.
Als Nächstes wird der Aufbau der in der Fig. 2 gezeigten I/O-Puffer-Netzversorgungseinheit 104 beschrieben. Fig. 9 ist eine Draufsicht, die das Layout einer dritten Verdrahtungsschicht der I/O-Puffer-Netzversorgungseinheit 104 zeigt. Die dritte Schicht der I/O-Puffer-Netzversorgungseinheit 104 hat den I/O-Puffereinheits-Netzversorgungsanschluss 106 und die I/O-Puffer-Netzversorgungsverdrahtung 108, die auf dieser angeordnet sind.
Auf dieser dritten Schicht ist ein Isolierfilm ausgebildet, auf dem Isolierfilm ist ein Barrieremetall 158 ausgebildet, und auf dem Barrieremetall 158 ist eine I/O-Puffer- Netzversorgungslötperle 114 ausgebildet. Der I/O-Puffereinheits-Netzversorgungsanschluss 106 ist über die I/O-Puffer-Netzversorgungsverdrahtung 108, das nicht gezeigte Durchgangsloch, das in dem Isolierfilm ausgebildet ist, und das Barrieremetall 158 mit der I/O-Puffer-Netzversorgungslötperle 114 verbunden. Die Strukturen der ersten und zweiten Schichten der I/O-Puffer-Netzversorgungseinheit 104 sind ähnlich wie die in der Fig. 5 gezeigten, und daher wird deren Beschreibung weggelassen.
Als Nächstes wird der Aufbau der internen Zellen-GND-Einheit 323 beschrieben. Fig. 10 ist eine Draufsicht, die das Layout einer dritten Verdrahtungsschicht der internen Zellen-GND-Einheit 323 zeigt. Die dritte Schicht der internen Zellen-GND-Einheit 323 hat den internen Zelleneinheits-GND-Anschluss 525 und die interne Zellen-GND-Verdrahtung 527, die mit dem internen Zelleneinheits-GND-Anschluss 525 verbunden ist, welche auf dieser angeordnet sind.
Auf dieser dritten Schicht ist ein Isolierfilm ausgebildet, auf dem Isolierfilm ist ein Barrieremetall 158 ausgebildet, und auf dem Barrieremetall 158 ist eine interne Zellen- GND-Lötperle 1033 ausgebildet. Der interne Zelleneinheits-GND-Anschluss 525 ist mit der internen Zellen-GND-Lötperle 1033 über die interne Zellen-GND-Verdrahtung 527, das nicht gezeigte Durchgangsloch, welches in dem Isolierfilm ausgebildet ist, und das Barrieremetall 158 verbunden. Wenn die Einheiten nebeneinander angeordnet sind, sind die internen Zelleneinheits-GND-Anschlüsse 525 zwischen den benachbarten Einheiten miteinander verbunden.
Strukturen der ersten und zweiten Schichten der internen Zellen-GND-Einheit 323 sind ähnlich wie die in der Fig. 5 gezeigten. Die interne Zellen-GND-Verdrahtung 527 der dritten Schicht und die interne Zellen-GND-Verdrahtung 527 der zweiten Schicht sind miteinander über ein nicht gezeigtes Durchgangsloch verbunden.
Als Nächstes wird der Aufbau der internen Zellennetzversorgungseinheit 324 beschrieben. Fig. 11 ist eine Draufsicht, die das Layout einer dritten Verdrahtungsschicht der internen Zellennetzversorgung 324 zeigt. Die dritte Schicht der internen Zellennetzversorgungseinheit 324 hat den internen Zelleneinheitsnetzversorgungsanschluss 526 und die interne Zellennetzversorgungsdrahtung 528, die mit dem internen Zelleneinheitsnetzversorgungsanschluss 526 verbunden ist, welche auf dieser angeordnet sind.
Auf dieser dritten Schicht ist ein Isolierfilm ausgebildet, auf dem Isolierfilm ist ein Barrieremetall 158 ausgebildet, und auf dem Barrieremetall 158 ist eine interne Zellennetzversorgungslötperle 1134 ausgebildet. Der interne Zelleneinheitsnetzversorgungsanschluss 526 ist über die interne Zellennetzversorgungsverdrahtung 528, das nicht gezeigte Durchgangsloch, das in dem Isolierfilm ausgebildet ist, und das Barrieremetall 158 mit der internen Zellennetzversorgungslötperle 1134 verbunden.
Strukturen der ersten und zweiten Schichten der internen Zellennetzversorgungseinheit 324 sind ähnlich wie die in der Fig. 5 gezeigten. Die interne Zellennetzversorgungsverdrahtung 528 der dritten Schicht und die interne Zellennetzversorgungsverdrahtung 528 der zweiten Schicht sind miteinander über ein nicht gezeigtes Durchgangsloch verbunden.
Als Nächstes wird der Aufbau der GND-Einheit, die keine Lötperlen angeordnet hat, beschrieben. Fig. 12 ist eine Draufsicht, die das Layout einer dritten Verdrahtungsschicht einer GND-Einheit 401, welche keine Lötperlen angeordnet hat, zeigt. Die dritte Schicht der GND-Einheit 401 hat den internen Zelleneinheits-GND-Anschluss 525 und die interne Zellen-GND-Verdrahtung 527, die an den internen Zelleneinheits-GND-Anschluss 525 angeschlossen ist, welche auf dieser angeordnet sind.
Strukturen der ersten und zweiten Schichten der GND-Einheit 401 sind ähnlich wie die in der Fig. 5 gezeigten, und daher wird deren Beschreibung weggelassen.
Als Nächstes wird der Aufbau der Netzversorgungseinheit, welche keine Lötperlen angeordnet hat, beschrieben. Fig. 13 ist eine Draufsicht, die das Layout einer dritten Verdrahtungsschicht der Netzversorgungseinheit 402, welche keine Lötperlen angeordnet hat, zeigt. Die dritte Schicht der Netzversorgungseinheit 402 hat den internen Zelleneinheitsnetzversorgungsanschluss 526 und die interne Zellennetzversorgungsverdrahtung 528, die mit dem internen Zelleneinheitsnetzversorgungsanschluss 526 verbunden ist, welche auf dieser angeordnet sind. Strukturen der ersten und zweiten Schichten der internen Zellennetzversorgungseinheit 402, welche keine Lötperlen angeordnet hat, sind ähnlich wie die in der Fig. 5 gezeigten, und daher wird deren Beschreibung weggelassen.
Wenn die interne Zelle 121 in der GND-Einheit 401 oder der Netzversorgungseinheit 402 angeordnet ist, wird die GND-Einheit 401 oder die Netzversorgungseinheit 402 die vorstehende interne Zelleneinheit 322. Ein GND-Anschluss der internen Zelle 121 ist an die interne Zellen-GND-Verdrahtung 527 der ersten Schicht angeschlossen, und ein Netzversorgungsanschluss der internen Zelle 121 ist an die interne Zellennetzversorgungsverdrahtung 528 der ersten Schicht angeschlossen.
Wie vorstehend beschrieben, bestehen die Einheiten der sieben Typen, wie in den Fig. 7 bis 13 gezeigt, aus der Basiseinheit, die in den Fig. 4 und 5 gezeigt ist, und diese Einheiten sind nebeneinander auf dem Chip 351 angeordnet. Diese Anordnung ist in der Draufsicht gemäß Fig. 1 auf das Chip-Layout gezeigt. Fig. 14 ist eine Draufsicht, die ein Layout einer dritten Verdrahtungsschicht in einer Region an der linken unteren Seite der Fig. 1 zeigt, und Fig. 15 ist eine Draufsicht, die ein Layout der ersten und zweiten Verdrahtungsschichten in derselben Region zeigt.
Wie in der Fig. 14 gezeigt, ist die I/O-Puffer-GND-Verdrahtung 107 der I/O-Puffereinheit 102 durch den I/O-Puffereinheits-GND-Anschluss 105 mit der I/O-Puffer-GND- Verdrahtung 107 der benachbarten I/O-Puffer-GND-Einheit 103 verbunden. Die I/O- Puffer-Netzversorgungsverdrahtung 108 der I/O-Puffereinheit 102 ist über den I/O-Puffereinheits-Netzversorgungsanschluss 106 der I/O-Puffer-Netzversorgungsverdrahtung 108 der benachbarten I/O-Puffer-Netzversorgungseinheit 104 verbunden.
Wenn die I/O-Puffereinheiten 102 nebeneinander liegen, sind die entsprechenden I/O- GND-Verdrahtungen 107 derselben miteinander über den I/O-Puffereinheits-GND-Anschluss 105 verbunden, und die entsprechenden I/O-Puffer-Netzversorgungsverdrahtungen 108 sind miteinander über den I/O-Puffereinheits-Netzversorgungsanschluss 106 verbunden.
Die internen Zellen-GND-Verdrahtungen 527 der ersten und zweiten Schichten jeder Einheit sind mit den internen Zellen-GND-Verdrahtungen 527 der ersten und zweiten Schichten einer benachbarten Einheit über den internen Zellen-GND-Anschluss 530verbunden. Die internen Zellennetzversorgungsverdrahtungen 528 der ersten und zweiten Schichten jeder Einheit sind mit den internen Zellennetzversorgungsverdrahtungen 528 der ersten und zweiten Schichten einer benachbarten Einheit über den internen Zellennetzversorgungsanschluss 531 verbunden.
Als Nächstes wird der Aufbau der internen Zellen-GND- und -Netzversorgungsverdrahtungen 527 und 528 in jeder Einheit beschrieben. Fig. 16 ist eine perspektivische Ansicht einer Struktur der internen Zellen-GND- und -Netzversorgungsverdrahtungen 527 und 528 in jeder Einheit. Fig. 16 zeigt ein Beispiel einer internen Zellen-GND-Einheit 323 oder einer internen Zellennetzversorgungseinheit 324.
In jeder Einheit sind interne Zellen-GND- und Netzversorgungsverdrahtungen 527 und 528 alternierend auf einer ersten Schicht 1961 angeordnet. Auf einer zweiten Schicht 1963 sind interne Zellen-GND- und Netzversorgungsverdrahtungen 527 und 528 so alternierend angeordnet, dass sie rechtwinklig zu den Verdrahtungen der ersten Schicht 1961 liegen. Die internen Zellen-GND-Verdrahtungen 527 der ersten und zweiten Schichten 1961 und 1963 sind miteinander durch ein Durchgangsloch 1962 verbunden, und die internen Zellennetzversorgungsverdrahtungen 528 der ersten und zweiten Schichten 1961 und 1963 sind ebenfalls durch das Durchgangsloch 1962 miteinander verbunden.
Für den Fall der internen Zellen-GND-Einheit 323 oder der internen Zellennetzversorgungseinheit 324 ist eine interne Zellen-GND-Verdrahtung 527 oder eine interne Zellennetzversorgungsverdrahtung 528 auf einer dritten Schicht 1965 vorgesehen. Die internen Zellen-GND-Verdrahtungen 527 der zweiten und dritten Schichten 1963 und 1965 sind miteinander durch ein Durchgangsloch 1964 verbunden und die internen Zellennetzversorgungsverdrahtungen 528 der zweiten und dritten Schichten 1963 und 1965 sind miteinander ebenfalls durch das Durchgangsloch 1964 verbunden.
Im Fall der internen Zellen-GND-Einheit 323 ist die interne Zellen-GND-Verdrahtung 527 der dritten Schicht 1965 über ein nicht gezeigtes Durchgangsloch, das in einem Isolierfilm auf der dritten Schicht 1965 ausgebildet ist, und ein Barrieremetall 158, das auf dem Isolierfilm ausgebildet ist, mit der internen Zellen-GND-Lötperle 1033 verbunden.
Im Fall der internen Zellennetzversorgungseinheit 324 ist die interne Zellennetzversorgungsverdrahtung 528 der dritten Schicht 1965 über das nicht gezeigte Durchgangsloch, welches in dem Isolierfilm auf der dritten Schicht 1965 ausgebildet ist, und das Barrieremetall 158, das auf dem Isolierfilm ausgebildet ist, mit der internen Zellennetzversorgungslötperle 1134 verbunden. Für die interne Zellen-GND- und Netzversorgungsverdrahtungen 527 und 528 der dritten Schicht 1965 werden dicke und breite Verdrahtungen verwendet, um an die Lötperlen 1033 und 1134 angepasst zu sein.
Die interne Zelle 121 ist zwischen den internen Zellen-GND- und Netzversorgungsverdrahtungen 527 und 528 angeordnet. Der Intersignaldraht 229 der internen Zelle 121 ist zwischen den internen Zellen-GND- und Netzversorgungsverdrahtungen 527 und 528 der ersten Schicht hindurch geführt. Der I/O-Puffer 101 und die interne Zelle 121 (Makrozelle oder RAM) sind in der Region angeordnet, welche keine internen Zellen-GND- oder Netzversorgungsverdrahtungen 527 oder 528 hat.
Fig. 2 zeigt die Anordnung einer Schaltung, die ein Äquivalent zu dem in der Fig. 29 gezeigten zweiten herkömmlichen Beispiel ist. Wenn die Einheiten, wie in der Fig. 2 gezeigt, nebeneinander angeordnet sind, sind die I/O-Puffer-GND-Drähte 107 der entsprechenden Einheiten miteinander über den I/O-Puffereinheits-GND-Anschluss 105 verbunden, und die I/O-Puffer-Netzversorgungsdrähte 108 der entsprechenden Einheiten sind miteinander über den I/O-Puffereinheits-Netzversorgungsanschluss 106 verbunden. Anders ausgedrückt, der Vorgang des Anordnens der entsprechenden Einheiten umfasst auch das Anschließen der I/O-Puffer-GND- und -Netzversorgungsdrähte 107 und 108.
Demgemäß wird von der I/O-Puffer-GND-Lötperle 113 der I/O-Puffer-GND-Einheit 103 an den GND-Anschluss 110 des I/O-Puffers 101 ein GND-Potential geleitet, und von der I/O-Puffer-Netzversorgungslötperle 114 der I/O-Puffer-Netzversorgungseinheit 104 wird ein Netzversorgungspotential an den Netzversorgungsanschluss 111 des I/O- Puffers 101 geleitet.
Der I/O-Puffersignalanschluss 112 des I/O-Puffers 101 jeder I/O-Puffereinheit 102 ist jeweils einzeln an die Signallötperle 115 angeschlossen, die in derselben Einheit angeordnet ist. Auf diese Art und Weise umfasst der Vorgang des Anordnens jeder Einheit auch eine herkömmliche Pinanordnung.
Wie in der Fig. 3 gezeigt, sind der I/O-Puffersignalanschluss 112 und die direkt oberhalb des Signalanschlusses 112 angeordnete Signallötperle 115 miteinander über das Durchgangsloch 157 und das Barrieremetall 158 verbunden. Auf diese Art und Weise können der I/O-Puffersignalanschluss 112 und die Signallötperle 115 miteinander mit der kürzesten Distanz verbunden werden.
Ferner kann, wie in der Fig. 3 gezeigt, dadurch, dass der Durchgang des Signaleinsetzdrahtes 3218 an der internen Zelle 121 im Gegensatz zu dem Fall des herkömmlichen Beispiels verhindert ist, und durch Vorsehen der Abschirmdrähte 156a und 156b zwischen den Signaleinsetzdrähten (das Durchgangsloch 257, das Barrieremetall 158 und die Signallötperle 115) gemäß der Ausführungsform und der internen Zelle 121, parasitäre Kapazitanz zwischen dem Signaleinsetzdraht und dem Intersignaldraht 229 verringert werden. Auf diese Art und Weise ist es möglich, den Effekt des Übersprechrauschens und Zittern (jitter) des Intersignaldrahtes 229 zu reduzieren.
Als Nächstes wird die Verbindung zwischen der internen Zelle 121 und den internen Zellen-GND- und -Netzversorgungsdrähten 527 und 528 beschrieben. Die interne Zelle 121 ist in einer Region angeordnet, in welcher der I/O-Puffer 101 nicht angeordnet ist, und ist mit den internen Zellen-GND- und -Netzversorgungsdrähten 527 und 528 verbunden. Dann wird der interne Zellen-GND-Draht 527 mit der internen Zellen-GND- Einheit 323 verbunden, und der interne Zellennetzversorgungsdraht 528 wird mit der internen Zellennetzversorgungseinheit 324 verbunden. Demgemäß wird allein durch Anordnen der Einheiten nebeneinander ein Potential von außerhalb des Chips zugeführt.
Daher umfasst der Einheitenanordnungsvorgang der Ausführungsform auch das Anschließen der internen Zellen-GND- und -Netzversorgungsdrähte 527 und 528. Der Intersignaldraht 229 wird unter Vermeidung der Region, in welcher der I/O-Puffer-GND- Anschluss 110, der I/O-Puffer-Netzversorgungsanschluss 111 und der I/O-Puffer 101 angeordnet sind, gesetzt. Auf diese Art und Weise kann eine herkömmliche Verdrahtungscharakteristik sichergestellt werden.
Gemäß der Ausführungsform kann durch nebeneinander Anordnen der Einheiten auf dem Chip 351 das Chip-Layout der FC IC gebildet werden, die den I/O-Puffer 101, die interne Zellen-GND-Verdrahtung 527, die interne Netzversorgungsverdrahtung 528, den I/O-Puffer-GND-Draht 107, den I/O-Puffer-Netzversorgungsdraht 108 und die Lötperlen 113, 114, 115, 1033 und 1134 aufweist.
Als Nächstes wird ein Verdrahtungsimpedanzmodell der internen Struktur der internen Zellenregion jeder Einheit beschrieben. Fig. 17 ist ein Schaltbild, das ein Verdrahtungsimpedanzmodell der ersten Schicht 1961 der internen Zellen-GND- und -Netzversorgungsdrähte 527 und 528, die in der Fig. 16 gezeigt sind, zeigt, Fig. 18 ist ein Schaltbild, das ein Verdrahtungsimpedanzmodell der zweiten Schicht 1963 zeigt, und Fig. 19 ist ein Schaltbild, das ein Verdrahtungsimpedanzmodell der dritten Schicht 1965 zeigt.
Hierbei sind die ersten, zweiten und dritten Schichten, die aus den internen Zellen- GND- und -Netzversorgungsdrähten 527 und 528 bestehen, jeweils durch Drahtwiderstände 2071, 2173 und 2275 und die Durchgangslöcher 1962 und 1964 jeweils durch die Durchgangslöcher 2072 und 2174 substituiert. Dann ist die interne Zelle 121 durch eine Konstantstromquelle 2976 substituiert, die interne Zellen-GND-Lötperle 1033 durch ein GND-Potential und die interne Zellennetzversorgungslötperle 1134 durch eine Konstantstromquelle 2277 substituiert. Ferner sind die Einheitsnetzversorgungsanschlüsse 525 und 526 durch einen Netzversorgungsanschluss 2078 eines Impedanzmodells substituiert.
Auf diese Art und Weise wird ein Verdrahtungsimpedanzmodell ähnlich demjenigen, das jeweils in der Fig. 17 bis 19 gezeigt ist, erhalten. Für ein Impedanzschaltungsnetzwerk jeder Einheit sind die Anschlüsse 2078 basierend auf der Anordnung der jeweiligen Einheiten miteinander verbunden, und es wird ein Impedanzschaltungsnetzwerk eines Chip-Layouts aufgebaut. Durch dieses Verdrahtungsimpedanzmodell können Potentialreduktionen in den GND- und Netzversorgungsdrähten der internen Zelle 121 verifiziert werden.
Als Nächstes wird ein Verfahren zum Designen eines FC IC-Produktes gemäß der vorliegenden Erfindung unter Bezugnahme auf die Fig. 20 beschrieben. Fig. 20 ist ein Flussdiagramm, das ein Verfahren zum Designen eines FC IC-Produktes gemäß der Ausführungsform zeigt. Als Erstes werden zuvor als Designinformation für jedes Produkt eine Designregel (geometrische Designregel) 1601, die Information, wie beispielsweise ein Verdrahtungsrastermaß oder dergleichen enthält, eine Packungsinformation 1602, die Information bezüglich der Koordinaten der Lötperlen 113 bis 115, 1033 und 1134, ein Lötperlenrastermaß oder dergleichen enthält, und eine Kundenspezifikation 1603, die Information bezüglich der funktionsbeschreibenden Daten, Schreiben, Pinanordnung, der Anzahl der Pins oder dergleichen enthält, vorab hergestellt.
Dann wird im Schritt 1604 basierend auf der Packungsinformation 1602 und der Kundenspezifikation 1603 ein Basisdesign durchgeführt, und es wird eine Basisdatenbank 1608, die Information bezüglich der Anordnung der GND- und Netzversorgungsdrähte, der Einheitsanordnung, Pinanordnung oder dergleichen enthält, erzeugt. Eine Einzelheit dieses Schrittes 1604 wird anhand der Fig. 22 beschrieben.
Darauf folgend führt ein Designer eine Simulation eines Funktionslevels unter Verwendung eines Simulators oder dergleichen, basierend auf der Kundenspezifikation 1603 durch, um die Funktionsweise des Funktionslevels zu überprüfen (Schritt 1605), und führt dann eine logische Synthese (Schritt 1606) durch, um die Schaltungsinformation 1607 zu erzeugen, welche die Schaltungsblöcke des I/O-Puffers 101, die interne Zelle 121 und dergleichen als Komponenten enthält.
Dann führt im Schritt 3607 der Designer eine Grobanordnung des I/O-Puffers 101, der internen Zelle 121, die einen RAM oder ein Makro enthält, des Netzversorgungsdrahtes und dergleichen, basierend auf der Schaltungsinformation 1607 und der Basisdatenbank 1608, durch (Schritt 1609). Dann entscheidet der Designer temporär eine Verdrahtungslänge zwischen den Schaltungsblöcken basierend auf der Basisdatenbank 1608 unter Verwendung eines Computers oder dergleichen und führt eine temporäre Verdrahtungslängensimulation unter Verwendung ihrer elektrischen Last durch (Schritt 1610).
Hierbei überprüft der Designer ein Ergebnis der temporären Verdrahtungslängensimulation und überprüft, ob die IC wie erwartet arbeitet oder nicht (Schritt 1611). Wenn ein Problem auftritt, wird die Grobanordnung, die im Schritt 1609 durchgeführt worden ist, geändert (Schritt 1613), und dann kehrt der Vorgang zum Schritt 1610 zurück.
Wenn im Schritt 1611 keine Probleme gefunden worden sind, errichtet der Designer die Schaltungsanordnung der gesamten IC einschließlich anderer Schaltungen, die den grob angeordneten Schaltungsblöcken zugefügt werden, mittels des Computers, und zwischen den Schaltungen wird eine automatische Verdrahtung durchgeführt (Schritt 1612). Da die realen Verdrahtungslängen in dem Chip alle errichtet sind, führt hier der Designer eine Funktionsüberprüfung und Designregelverifikation durch die reale Verdrahtungslängenzeitschaltsimulation unter Berücksichtigung der elektrischen Lasten der Drähte durch (Schritt 1614).
Dann überprüft der Designer die Ergebnisse der realen Verdrahtungslängenzeitschaltsimulation und der Designregelverifikation, korrigiert die Anordnung, die im Schritt 1612 durchgeführt worden ist, wenn ein Problem auftritt (Schritt 1616), und kehrt zum Schritt 1614 zurück. Wenn im Schritt 1611 keine Probleme sind, stellt der Designer Maskendaten 1617 des IC-Chips mittels des Computers her. Es ist das Basisdesign des Schrittes 1604 bei dem vorstehenden Produktdesignverfahren, welches sich von dem herkömmlichen Produktdesignverfahren unterscheidet.
Als Nächstes wird ein Verfahren zum Designen einer Basis einer FC IC gemäß der Ausführungsform unter Bezugnahme auf die Fig. 21 und 22 beschrieben. Fig. 21 ist ein Schaltbild, das ein Schaltungsbeispiel einer FC IC zeigt, und Fig. 22 ist ein Flussdiagramm, das das Verfahren zum Designen der Basis des FC IC zeigt. Fig. 22 zeigt im Einzelnen den Schritt 1604 der Fig. 20.
Eine in der Fig. 21 gezeigte IC hat Eingangspufferschaltungen a0 bis a2, b0 bis b1 und c0 bis c3, eine interne Zelle 121, Ausgangspufferschaltungen d0 bis d7, e0 bis e4, f und g0 bis g1, Eingangspins A0 bis A2, B0 bis B1 und C0 bis C3 und Ausgangspins D0 bis D7, E0 bis E2 und G0 bis G1.
Es sei angenommen, dass die Designregel und die Packungsinformation ein I/O-Puffer- GND-Potential von = 0 V, ein I/O-Puffer-Netzversorgungspotential von 1,8 V, eine interne Zellen-GND-Potential von 0 V, einen Drei-Schichten-Verdrahtungsvorgang, ein Verdrahtungsrastermaß von 1 µm und ein Lötperlenrastermaß von 200 µm definieren.
Um als Erstes die Bedingung des Rastermaßes von 1 µm oder höher, die durch die Designregel 1601 definiert ist, zu erfüllen, teilt der Designer das Lötperlenrastermaß 200 µm, das durch die Packungsinformation 1601 definiert ist, durch eine beliebige ganze Zahl, beispielsweise 200, um ein Netzversorgungsverdrahtungsrastermaß von 1 µm und eine Einheitsgröße von 200 µm × 200 µm zu bestimmen und eine Größe einer Basiseinheit zu bestimmen (Schritt 1820).
Dann führt der Designer eine Anordnung des I/O-Puffers 101 und der Signallötperle 115 in einer I/O-Puffereinheit 102 mit der Basiseinheit als einer Basis, einer I/O-Puffer- GND-Lötperle 113 in einer I/O-Puffer-GND-Einheit 103, einer I/O-Puffer-Netzversorgungslötperle 114 in einer I/O-Puffer-Netzversorgungseinheit 104, einer internen Zellen-GND-Lötperle 1033 in einer internen Zellen-GND-Einheit 323 und einer internen Zellennetzversorgungslötperle 1134 in einer internen Zellennetzversorgungseinheit 324 durch (Schritt 1821).
Ferner führt, wie in den Fig. 6 und 7 gezeigt, der Designer eine Anordnung des I/O- Puffer-GND-Drahtes 107, eines I/O-Puffer-Netzversorgungsdrahtes 108, der Abschirmdrähte 156a und 156b, eines I/O-Puffereinheits-GND-Anschlusses 105, eines I/O-Puffereinheits-Netzversorgungsanschlusses 106, eines Durchgangsloches 156, eines internen Zellen-GND-Anschlusses 530, eines internen Zellennetzversorgungsanschlusses 531, eines internen Zellen-GND-Drahtes 527 und eines internen Zellennetzversorgungsdrahtes 528 in der I/O-Puffereinheit 102 durch und stellt Einheitslayoutdaten 1823 her, die ein Layout in der I/O-Puffereinheit 102 anzeigen (Schritt 1822).
Ähnlich, wie in der Fig. 8 gezeigt, führt der Designer eine Anordnung eines I/O-Puffereinheits-GND-Anschlusses 105, eines I/O-Puffer-GND-Drahtes 107, eines internen Zellen-GND-Anschlusses 530, eines internen Zellennetzversorgungsanschlusses 531, eines internen Zellen-GND-Drahtes 527 und eines internen Zellennetzversorgungsdrahtes 528 in der I/O-Puffer-GND-Einheit 103 durch und stellt die Einheitslayoutdaten 1823 her. Wie in der Fig. 9 gezeigt, führt der Designer eine Anordnung des I/O-Puffereinheits-Netzversorgungsanschlusses 106, eines I/O-Puffer-Netzversorgungsdrahtes 108, eines internen Zellen-GND-Anschlusses 530, eines internen Zellennetzversorgungsanschlusses 531, eines internen Zellen-GND-Drahtes 527 und eines internen Zellennetzversorgungsdrahtes 528 in der I/O-Puffer-Netzversorgungseinheit 104 durch und stellt Einheitslayoutdaten 1823 her (Schritt 1822).
Wie in der Fig. 10 gezeigt, führt der Designer eine Anordnung des internen Zelleneinheitsanschlusses 528, eines internen Zellen-GND-Anschlusses 530, eines internen Zellennetzversorgungsanschlusses 531, eines internen Zellen-GND-Drahtes 527 und eines internen Zellennetzversorgungsdrahtes 528 in der internen Zellen-GND-Einheit 323 durch und stellt Einheitslayoutdaten 1823 her. Wie in der Fig. 11 gezeigt, führt der Designer eine Anordnung eines internen Zelleneinheitsnetzversorgungsanschlusses 526, eines internen Zellen-GND-Anschlusses 530, eines internen Zellennetzversorgungsanschlusses 531, eines internen Zellen-GND-Drahtes 527 und eines internen Zellennetzversorgungsdrahtes 528 in der internen Zellennetzversorgungseinheit 324 durch und stellt Einheitslayoutdaten 1823 her (Schritt 1822).
Ferner führt, wie in der Fig. 12 gezeigt, der Designer die Anordnung eines internen Zelleneinheits-GND-Anschlusses 525, eines internen Zellen-GND-Anschlusses 530, eines internen Netzversorgungsanschlusses 531, eines internen Zellen-GND-Drahtes 527 und eines internen Zellennetzversorgungsdrahtes 528 in der GND-Einheit durch, welche keine Lötperlen angeordnet hat, und stellt die Einheitslayoutdaten 1823 her. Wie in der Fig. 13 gezeigt, führt der Designer die Anordnung eines internen Zelleneinheitsnetzversorgungsanschlusses 526, eines internen Zellen-GND-Anschlusses 530, eines internen Zellennetzversorgungsanschlusses 531, eines internen Zellen-GND- Drahtes 527 und eines internen Zellennetzversorgungsdrahtes 528 in der Netzversorgungseinheit, welche keine Lötperlen angeordnet hat, durch und stellt Einheitslayoutdaten 1823 her (Schritt 1822).
Dann extrahiert der Designer ein Verdrahtungsimpedanzmodell der internen Zellen- GND- und -Netzversorgungsdrähte, die in den Fig. 17 und 19 gezeigt sind, basierend auf den Einheitslayoutdaten 1823 unter Verwendung des Computers oder dergleichen (Schritt 1824), und bildet ein Netzversorgungsverfahrungsmodell 1825.
In diesem Fall wird die Verbindung zwischen dem I/O-Puffersignalanschluss 112 und der Signallötperle 115 durch das Durchgangsloch 157, das obere Barrieremetall 158 und dergleichen mit einem kürzesten Abstand durchgeführt. Demgemäß ist es nicht notwendig, eine Impedanzcharakteristik des I/O-Puffersignalanschlusses 112 und der Signallötperle 115 jedes Produktes zu überprüfen. In der Stufe des Produktdesigns können die Schritt 3707, 3708, 3709, 3710, 3712 und 3713, die bei dem herkömmlichen Produktdesignverfahren notwendig sind, weggelassen werden.
Dann berechnet der Designer eine Fläche einer internen Region, die ein 10M-Gate ist, basierend auf der Kundenspezifikation 1603 und der vorhergehenden Schaltungsinformation 1607 unter Verwendung eines Computers oder dergleichen, und auch der Anzahl der I/O-Pins, die 144 sein soll (Schritt 1805). Dann berechnet der Designer die Chipgröße, die 2,4 mm × 2,4 mm sein soll, und zwar basierend auf der berechneten Fläche der internen Region und der berechneten Anzahl der I/O-Pins unter Verwendung des Computers oder dergleichen (Schritt 1806).
Darauf folgend führt der Designer eine Anordnung der jeweiligen Einheiten basierend auf der Packungsinformation 1602 und der Kundenspezifikation 1603 durch, um ein Chip-Layout ähnlich demjenigen wie in der Fig. 1 gezeigt, zu entscheiden (Schritt 1810). Dann stellt der Designer ein Impedanznetzwerkmodell eines IC-Chips basierend auf dem Einheitsnetzversorgungsverdrahtungsmodell 1826 jeder Einheit und des Einheitsanordnungsergebnisses des Schrittes 1810 unter Verwendung des Computers oder dergleichen her und bestimmt basierend auf dem hergestellten Impedanznetzwerkmodell unter Verwendung eines Schaltungssimulators eine Potentialreduktion (Schritt 1814). Das Impedanznetzwerkmodell des Chips kann gemäß einer Neuanordnung der Einheiten geändert werden.
Der Designer überprüft das Ergebnis der Potentialreduktionssimulation (Schritt 1815). Wenn ein Problem vorhanden ist, ändert der Designer die Einheitsanordnung, die im Schritt 1810 durchgeführt worden ist (Schritt 1815), und kehrt zum Schritt 1814 zurück. Wenn im Schritt 1815 kein Problem auftritt, registriert der Designer die Information bezüglich der Anordnung des GND-Drahtes und des Netzversorgungsdrahtes, der Einheitsanordnung, der Pinanordnung oder dergleichen in einer Basisdatenbank 1608 (Schritt 1816). Demgemäß ist das Basisdesign (Schritt 1604) der FC IC beendet.
Die Vorteile der vorliegenden Erfindung werden unter Bezugnahme auf die Fig. 2 und 3 beschrieben. Wie in der Fig. 3 gezeigt, besteht ein erster Vorteil der Ausführungsform darin, dass der I/O-Puffersignalanschluss 112 und die Signallötperle 115 miteinander auf dem kürzesten Weg verbunden werden können und die Impedanz der Drähte verringert werden kann.
Da für die jeweiligen I/O-Puffer 101 identische I/O-Puffereinheiten 102 verwendet werden, wird gemäß der vorliegenden Ausführungsform die Differenz der Impedanzcharakteristika unter den Signalen, welche in den jeweiligen I/O-Puffern verarbeitet werden, verringert, wodurch die Notwendigkeit des Einstellens einer Unsymmetriedifferenz (skewing) zwischen den Signalen eliminiert wird.
Wenn beispielsweise angenommen wird, dass, wie im zweiten herkömmlichen Beispiel gemäß Fig. 29, ein Signaldrahtwiderstand 0,04 Ω□ beträgt, ein Durchgangslochswiderstand 2 Ω pro Einheit, eine parasitäre Kapazitanz des Einsetzdrahtes 1 fF/gm, eine Einsetzdrahtbreite 10 µm, eine Einsetzdrahtlänge 100 bis 400 µm und die Anzahl der Durchgangslöcher 10 × 10 beträgt, dann sind ein Signaldrahtwiderstand auf 0,4 bis 1,6 Ω, eine parasitäre Kapazitanz eines Einsetzdrahtes auf 2 bis 8 pF und ein Durchgangslochwiderstand auf 0,02 Ω gesetzt.
Andererseits ist in der Fig. 2 ein Einsetzdraht nur ein Durchgangslochkissen, eine Einsetzdrahtbreite 10 µm, eine Einsetzdrahtlänge 10 µm und die Anzahl der Durchgangslöcher 10 × 10. Demgemäß ist ein Durchgangslochwiderstand auf 0,2 Ω und die parasitäre Kapazitanz des Einsetzdrahtes auf 0,1 pF gesetzt.
Wenn zwischen den Signalen der I/O-Puffer 101 basierend auf einer Zeitkonstante von CR (Kapazitanz und Widerstand) eine Verzerrungsdifferenz ermittelt wird, wird bei dem zweiten herkömmlichen Beispiel gemäß Fig. 29 [(1,6 + 0,02) × 8]-[(0,4 + 0,02) × 2] = 12,12 psec gesetzt. In der Fig. 2 ist eine Verbesserung auf 0 psec erfolgt, da die Einsetzdrahtlängendifferenz der Signalleitungen eliminiert ist.
Gemäß der Ausführungsform, wie sie in der Fig. 3 gezeigt ist, kann durch Verhindern des Durchgangs des Signaleinsetzdrahtes 3218 an der internen Zelle 12, was gegenüber dem Fall des herkömmlichen Beispiels ein Unterschied ist, und durch Verwenden der Abschirmdrähte 156a und 156b die parasitäre Kapazitanz zwischen dem Signaleinsetzdraht und dem Intersignaldraht 229 reduziert werden. Somit ist es möglich, den Effekt des Übersprechrauschens und Flackern des Intersignaldrahtes 229 zu reduzieren.
Wenn beispielsweise der Signaleinsetzdraht 3218 eine Einschichtverdrahtung ist, werden der Intersignaldraht 229 der internen Zelleneinschichtverdrahtung und der Signaleinsetzdraht 3218 und der Intersignaldraht 229 Seite an Seite mit 200 µm/min eines Lötperlenrastermaßes bei dem herkömmlichen Beispiel gemäß Fig. 28 betrieben, unter der Annahme, dass die Einheitskapazitanz zwischen der Einschichtverdrahtung und der Dreischichtverdrahtung 0,125 fF/µm ist, dann beträgt die gekoppelte Kapazitanz 25 fG. Somit ist bei dem herkömmlichen Beispiel das Verhältnis der parasitären Kapazitanz zwischen der Einschichtverdrahtung und dem Substrat zu derjenigen zwischen der Einschichtverdrahtung und der Dreischichtverdrahtung auf 2 : 1 gesetzt, was Flackern und Übersprechrauschen erzeugt, welches einen fehlerhaften Betrieb verursacht.
Andererseits sind gemäß der vorliegenden Ausführungsform keine Einsetzdrähte vorhanden, es ist verhindert, dass die Signaldrähte der internen Zelle 121 nebeneinander laufen und die gekoppelte Kapazitanz wird durch die Abschirmdrähte 156a und 156b 0 fF. Somit ist es möglich, jegliches Flackern und fehlerhaftes Arbeiten, das durch Übersprechrauschen verursacht wird, zu verhindern.
Fernerhin kann gemäß der Ausführungsform, wie in dem Flussdiagramm gemäß der Fig. 20 und 22 gezeigt, das Chip-Layout der FC IC gebildet werden, indem die Schritte 1820, 1821, 1822, 1824 und 1810 hinzugefügt werden, und durch Kombinieren der Einheitslayoutdaten 1823 unabhängig von der Kundenspezifikation können die Schritte 3707, 3708, 3709, 3710, 3711, 3712 und 3713 des herkömmlichen Beispieles weggelassen werden und der Basisdesignvorgang kann vom herkömmlichen Schritt 3607 (Fig.32) bis zum Schritt 1604 (Fig. 22) vereinfacht werden. Auf diese Art und Weise ist es möglich, das Chip-Layout der FC IC nach der Errichtung der Kundeninformation durch eine kleinere Anzahl von Schritten zu gestalten.
Bei dem herkömmlichen Basisdesign wird, wenn ein Problem, wie beispielsweise eine Impedanznichtübereinstimmung oder eine Potentialreduktion, als ein Ergebnis des Anordnens der Gruppe 3453 und der GND- und Netzversorgungsdrähte auftritt, die gruppierte Layoutinformation eingestellt oder korrigiert werden, und es müssen in diesem Fall viele Rückkehrschritte durchgeführt werden, wodurch folglich die Design-TAT erweitert wird.
Andererseits sind gemäß der Ausführungsform, selbst wenn ein Problem der Potentialreduktion auftritt, die Rückkehrschritte nur vier, das heißt die Schritt 1817, 1810, 1814 und 1815. Somit kann die Design-TAT verkürzt werden. Darüber hinaus kann bei der vorliegenden Ausführungsform, selbst wenn die Spezifikation oder das Design geändert wird, eine derartige Änderung allein durch Neuanordnen der Einheiten gelöst werden.
Während bei dem herkömmlichen Beispiel für die Gruppenkreierung, Anordnung, die Netzversorgungsmodellextraktion und Potentialreduktionssimulation zehn Tage erforderlich sind, sind bei der Ausführungsform für die Einheitskreation und Anordnung nur zwei Tage notwendig, und für die Netzversorgungsmodellextraktion und Potentialreduktionssimulation ist nur ein Tag erforderlich, wodurch vorteilhafter Weise die Design-TAT (Vorgangstage) auf drei Tage verkürzt wird. Darüber hinaus kann die Design- TAT, die bei dem herkömmlichen Beispiel fünf Tage zum Ändern der Spezifikation oder für das Design erfordert, vorteilhafterweise auf 1,5 Tage verkürzt werden, da eine Änderung der Spezifikation oder des Designs nur durch Neuanordnen der Einheiten gelöst werden kann.
Als Nächstes wird eine zweite Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die begleitenden Figuren im Einzelnen beschrieben. Fig. 23 ist eine Draufsicht, die eine Layoutstruktur einer FC IC gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt. Komponenten, die ähnlich wie diejenigen der ersten Ausführungsform sind, sind durch ähnliche Bezugsziffern bezeichnet. In der Fig. 23 ist die FC IC von oben gesehen.
In der Ausführungsform sind zwei I/O-Puffer 102a vorgesehen, von denen jeder einen Komplementärsignal-I/O-Puffer 101a enthält, der in einer Einheit ausgebildet ist, um zwei I/O-Puffersignalanschlüsse 112a und 112b zum Bearbeiten von zwei komplementären Signalen zu haben.
In der Ausführungsform sind auf einem Substrat eine I/O-Puffer-GND-Einheit 103, zwei I/O-Puffereinheiten 102a und eine I/O-Puffer-Netzversorgungseinheit 104 angeordnet. Eine interne Zelle 121 ist in einer Region angeordnet, in welcher der I/O-Puffer 101a ausgeschlossen ist.
Das Anschließen der I/O-Puffersignalanschlüsse 112a und 112b ist ähnlich wie dasjenige bei der ersten Ausführungsform. Das heißt, der I/O-Puffersignalanschluss 112a und eine Signallötperle 115a werden über ein Durchgangsloch 157a, das auf dem Signalanschluss 112a ausgebildet ist, und ein oberes Barrieremetall 158, das auf der oberen Schicht des Durchgangsloches 157a ausgebildet ist, miteinander verbunden. Der I/O- Puffersignalanschluss 112b und die Signallötperle 115b werden ebenfalls miteinander über ein Durchgangsloch 157b, das auf dem Signalanschluss 112b ausgebildet ist, und ein Barrieremetall 158, das auf der oberen Schicht des Durchgangsloches 157b ausgebildet ist, miteinander verbunden.
Ein I/O-Puffer-GND-Anschluss 110 des I/O-Puffers 101a ist über einen I/O-Puffer- GND-Draht 101, einen I/O-Puffereinheits-GND-Anschluss 105 und das obere Barrieremetall 158 an die I/O-Puffer-GND-Lötperle 113 angeschlossen.
Ähnlich ist ein I/O-Puffer-Netzversorgungsanschluss 111 des I/O-Puffers 101a über einen I/O-Puffer-Netzversorgungsdraht 108, einen I/O-Puffereinheits-Netzversorgungsanschluss 106 und das obere Barrieremetall 158 an eine I/O-Puffer-Netzversorgungslötperle 114 angeschlossen. Andere Ausbildungen sind ähnlich wie diejenigen bei der ersten Ausführungsform, und daher wird deren Beschreibung weggelassen.
Als Nächstes wird eine dritte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die begleitenden Figuren im Einzelnen beschrieben. Fig. 24 ist eine Draufsicht, die eine Layoutstruktur einer FC IC gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt. Komponenten, die ähnlich wie diejenigen der ersten Ausfiührungsform sind, sind durch ähnliche Bezugsziffern bezeichnet. In der Fig. 24 ist die FC IC von oben gesehen.
In der Ausführungsform sind vier I/O-Puffereinheiten 102b vorgesehen, von denen jede einen Komplementärsignal-I/O-Puffer 101b aufweist, der in einer Einheit ausgebildet ist, um zwei I/O-Puffersignalanschlüsse 112a und 112b zur Bearbeitung von zwei komplementären Signalen und zwei Endanschlüsse 112c und 112d zu haben.
In der Ausführungsform sind eine I/O-Puffer-GND-Einheit 103, die vier I/O-Puffereinheiten 102b, eine I/O-Puffer-Netzversorgungseinheit 104 auf einem Substrat angeordnet. In einer Region, in der der I/O-Puffer 101b ausgeschlossen ist, ist eine interne Zelle 121 angeordnet.
Das Anschließen der I/O-Puffersignalanschlüsse 112a und 112b und der I/O-Pufferendanschlüsse 112c und 112d ist ähnlich wie dasjenige bei der ersten Ausführungsform. Das heißt, der I/O-Puffersignalanschluss 112a und eine Signallötperle 115a werden miteinander durch ein Durchgangsloch 157a, das auf dem Signalanschluss 112a ausgebildet ist, und ein Barrieremetall 158, das auf der oberen Schicht des Durchgangsloches 157a ausgebildet ist, miteinander verbunden. Auch der I/O-Puffersignalanschluss 112b und eine Signallötperle 115b werden durch ein Durchgangsloch 157b, das auf dem Signalanschluss 112b ausgebildet ist, und ein Barrieremetall 158, das auf der oberen Schicht des Durchgangsloches 157b ausgebildet ist, miteinander verbunden.
Der I/O-Pufferendanschluss 112c wird durch ein Durchgangsloch 157, das auf dem Endanschluss 112c ausgebildet ist, und ein Barrieremetall 158, das auf der oberen Schicht des Durchgangsloches 157c ausgebildet ist, miteinander verbunden. Auch der I/O-Pufferendanschluss 112d und eine Signallötperle 115d werden durch ein Durchgangsloch 157d, das auf dem Endanschluss 112d ausgebildet ist, und ein Barrieremetall 158, das auf der oberen Schicht des Durchgangsloches 157d ausgebildet ist, miteinander verbunden.
Ein I/O-Puffer-GND-Anschluss 110 des I/O-Puffers 101b ist über einen I/O-Puffer- GND-Draht 107, einen I/O-Puffereinheits-GND-Anschluss 105 und das obere Barrieremetall 158 an eine I/O-Puffer-GND-Lötperle 113 angeschlossen.
Ähnlich ist ein I/O-Puffer-Netzversorgungsanschluss 111 des I/O-Puffers 101b über einen I/O-Puffer-Netzversorgungsdraht 108, einen I/O-Puffereinheits-Netzversorgungsanschluss 106 und das obere Barrieremetall 158 an eine I/O-Puffer-Netzversorgungslötperle 114 angeschlossen. Andere Ausbildungen sind ähnlich wie diejenigen bei der ersten Ausführungsform und deren Beschreibung wird daher weggelassen.
Als Nächstes wird eine vierte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die begleitenden Figuren im Einzelnen beschrieben. Fig. 25 ist eine Draufsicht, die eine Layoutstruktur einer FC IC gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigt. Komponenten ähnliche wie jene der ersten Ausführungsform sind durch ähnliche Bezugsziffern bezeichnet. In der Fig. 25 ist die FC IC von oben gesehen.
In der Ausführungsform ist eine RAM/Makroeinheit 2502 vorgesehen, die eine Anzahl von RAM- oder Makrozellen aufweist, die in einer Einheit in einer Region angeordnet und ausgebildet sind, welche eine Größe hat, die um ein ganzzahliges Vielfaches größer als die Einheitsregion 459 ist.
In der Ausführungsform sind eine I/O-Puffer-GND-Einheit 103, die zwei I/O-Puffereinheiten 102a, eine RAM/Makroeinheit 2502 mit einem RAM 2535 und einer Makrozelle 2536, die größer als die Einheitsregion 459 ist, in einer Region angeordnet, welche eine Größe hat, die um das Sechsfache größer als die Einheitsregion 459 ist, eine I/O-Puffer-Netzversorgungseinheit 104, eine interne Zellen-GND-Einheit 323 und eine interne Zellennetzversorgungseinheit 324 auf einem Substrat angeordnet. Eine interne Zelle 121 ist in einer Region angeordnet, in der die RAM/Makroeinheit 2502 ausgeschlossen ist.
Ein Makrosignalanschluss 2512 der Makrozelle 2536 ist mit der direkt darüber liegenden Signallötperle 115 über ein Durchgangsloch 157, das in dem Signalanschluss 1512 ausgebildet ist, und ein oberes Barrieremetall 158, das auf der oberen Schicht des Durchgangsloches 157 ausgebildet ist, verbunden. Andere Ausbildungen sind ähnlich wie diejenigen der ersten Ausführungsform und daher wird deren Beschreibung weggelassen. Um zu verhindern, dass α-Strahlen von der Lötperle abgestrahlt werden, dürfen auf dem RAM 2535 (oder der Makrozelle 2536) keine Lötperlen angeordnet sein.
Gemäß der vorliegenden Erfindung ist die I/O-Puffereinheit mit der Signallötperle, dem I/O-Puffer, den ersten I/O-Puffer-GND-Draht und den ersten I/O-Puffer-Netzversorgungsdraht auf dem Chip angeordnet. Somit ist eine Verdrahtungslänge zwischen dem I/O-Puffer und der Signallötperle von dem einen I/O-Puffer zu dem anderen gleich, und eine Differenz in den Impedanzcharakteristika ist zwischen den durch die I/O-Puffer verarbeiteten Signalen reduziert, da für die jeweiligen I/O-Puffer die gleiche I/O-Puffereinheit verwendet wird. Daher ist es möglich, eine Verzerrungsdifferenz zwischen den Signalen zu reduzieren. Da eine Verdrahtungslänge zwischen dem I/O-Puffer und der Signallötperle kürzer als diejenige im herkömmlichen Fall gesetzt ist und der Durchgang des Signaleinsetzdrahtes an der internen Zelle verhindert ist, ist es möglich, die Wirkung von Übersprechrauschen zwischen dem I/O-Puffer und der internen Zelle und Flackern des Drahtes zwischen den Signalen zu reduzieren. Darüber hinaus treten, selbst wenn die Anordnung der I/O-Puffereinheit gemäß der Spezifikation jedes Produktes geändert wird, keine Änderungen zwischen dem I/O-Puffer und der Signallötperle auf. Somit können jegliche Änderungen der Impedanzcharakteristik zwischen dem I/O-Puffer und der Signallötperle verhindert werden.
Allein durch Anordnen der I/O-Puffer-GND-Einheit neben der I/O-Puffereinheit wird der I/O-Puffer-GND-Draht automatisch zwischen den Einheiten geschaltet. Somit kann der Vorgang des Anschließens des I/O-Puffer-GND-Drahtes unnötig gemacht werden.
Allein durch Anordnen der I/O-Puffer-Netzversorgungseinheit neben der I/O-Puffereinheit wird der I/O-Puffer-Netzversorgungsdraht automatisch zwischen den Einheiten angeschlossen. Auf diese Art und Weise kann der Vorgang des Anschließens des I/O- Puffer-Netzversorgungsdrahtes unnötig gemacht werden.
Allein durch Anordnen der internen Zellen-GND-Einheit oder der GND-Einheit, welche keine Lötperlen hat, neben der anderen Einheit ist der Draht der internen Zelle zwischen den Einheiten automatisch angeschlossen. Auf diese Art und Weise kann der Vorgang des Anschließens des internen Zellen-GND-Drahtes unnötig gemacht werden.
Allein durch Anordnen der internen Zellennetzversorgungseinheit oder der Netzversorgungseinheit, welche keine Lötperlen hat, neben der anderen Einheit, ist der interne Zellennetzversorgungsdraht automatisch zwischen den Einheiten verbunden. Auf diese Art und Weise kann der Vorgang des Anschließens des internen Zellennetzversorgungsdrahtes unnötig gemacht werden.
Durch Anordnen des I/O-Puffers direkt unterhalb der Signallötperle und Verbinden des Signalanschlusses des I/O-Puffers mit der Signallötperle über das Durchgangsloch, können der I/O-Puffer und die Signallötperle miteinander mit kürzestem Abstand verbunden werden, so dass die Verdrahtungsimpedanz verringert werden kann und es nicht notwendig ist, eine Impedanzcharakteristik zwischen dem I/O-Puffer und der Signallötperle für jedes Produkt zu überprüfen.
Durch Anordnen des Abschirmdrahtes um das Durchgangsloch kann die parasitäre Kapazitanz zwischen dem Signaleinsetzdraht und dem Intersignaldraht der internen Zelle verringert werden. Auf diese Art und Weise ist es möglich, den Effekt des Übersprechrauschens zwischen dem I/O-Puffer und der internen Zelle und Flackern des Intersignaldrahtes zu vermindern.
Weiterhin kann durch Anordnen der internen Zellen-GND- und Netzversorgungsdrähte jeder Einheit in einem Rastermaß, das um 1/ganze Zahl kleiner als das Lötperlenrastermaß ist, es möglich gemacht werden, die internen Zellen-GND- und Netzversorgungsdrähte zwischen benachbarten Einheiten außergewöhnlich leicht anzuschließen.
Obwohl die Erfindung anhand der spezifischen Ausführungsformen beschrieben worden ist, dient diese Beschreibung nicht zur Begrenzung. Verschiedene Modifikationen der offenbarten Ausführungsformen sind für den Fachmann unter Bezugnahme auf die Beschreibung der Erfindung klar ersichtlich. Es ist daher zu ersehen, dass die anhängenden Patentansprüche jegliche Modifikationen oder Ausführungsformen, wenn sie innerhalb des wahren Umfanges der Erfindung fallen, abdecken.

Claims

1. Integrierte Flip-Chip-Halbleiterschaltung mit:
einer internen Zelle;
einem I/O-Puffer als Schnittstelle zwischen der internen Zelle und einer externen Einheit;
einer Lötperle;
einem GND- oder Netzversorgungsdraht; und
einer I/O-Puffereinheit, die auf einem Chip angeordnet ist,
wobei die Komponenten mit Ausnahme der I/O-Puffereinheit in einer Baueinheit ausgebildet und auf dem Chip angeordnet sind und die I/O-Puffereinheit eine Signallötperle zum Übertragen von Signalen auf die externe Einheit, einen I/O-Puffer mit einem Signalanschluss, der an die Signallötperle angeschlossen ist, einen ersten I/O-Puffer-GND-Draht, der an einen GND-Anschluss des I/O-Puffers angeschlossen ist, und einen ersten I/O-Puffer-Netzversorgungsdraht aufweist, der an einen Netzversorgungsanschluss des I/O-Puffers angeschlossen ist.

2. Integrierte Flip-Chip-Halbleiterschaltung nach Anspruch 1, weiterhin mit einer I/O-Puffer-GND-Einheit, die auf dem Chip angeordnet ist, die eine I/O-Puffer- GND-Lötperle aufweist, um ein GND-Potential von der externen Einheit zum I/O-Puffer zu leiten, und einen zweiten I/O-Puffer-GND-Draht aufweist, der an die I/O-Puffer-GND-Lötperle und an den ersten I/O-Puffer-GND-Draht der benachbart angeordneten I/O-Puffereinheit angeschlossen ist.

3. Integrierte Flip-Chip-Halbleiterschaltung nach Anspruch 1, weiterhin mit einer I/O-Puffer-Netzversorgungseinheit, die auf dem Chip angeordnet ist, welche aufweist eine I/O-Puffer-Netzversorgungslötperle zum Zuführen eines Netzversorgungspotentials von einer externen Einheit zu dem I/O-Puffer und einen zweiten I/O-Puffer-Netzversorgungsdraht, der an die I/O-Puffer-Netzversorgungslötperle und den ersten I/O-Puffer-Netzversorgungsdraht der benachbart angeordneten I/O-Puffereinheit angeschlossen ist.

4. Integrierte Flip-Chip-Halbleiterschaltung nach Anspruch 1, weiterhin mit einer internen Zellen-GND-Einheit, die auf dem Chip angeordnet ist, welche aufweist eine interne Zellen-GND-Lötperle zum Zuführen eines GND-Potentials von der externen Einheit auf die interne Zelle, und einen zweiten internen Zellen- GND-Draht hat, der an die interne Zellen-GND-Lötperle und einen ersten internen Zellen-GND-Draht einer weiteren benachbart angeordneten Einheit angeschlossen ist.

5. Integrierte Flip-Chip-Halbleiterschaltung nach Anspruch 1, weiterhin mit einer internen Zellennetzversorgungseinheit, die auf dem Chip angeordnet ist, welche aufweist eine interne Zellennetzversorgungslötperle zum Zuführen eines Netzversorgungspotentials von der externen Einheit auf die interne Zelle und einen zweiten internen Zellennetzversorgungsdraht, der mit der internen Zellennetzversorgungslötperle und einem ersten internen Zellennetzversorgungsdraht einer weiteren benachbart angeordneten Einheit verbunden ist.

6. Integrierte Flip-Chip-Halbleiterschaltung nach Anspruch 1, weiterhin mit einer GND-Einheit, die keine Lötperlen hat, welche auf dem Chip angeordnet ist, die einen dritten internen Zellen-GND-Draht hat, der an einen ersten internen Zellen-GND-Draht einer weiteren benachbart angeordneten Einheit angeschlossen ist.

7. Integrierte Flip-Chip-Halbleiterschaltung nach Anspruch 1, weiterhin mit einer Netzversorgungseinheit, die keine Lötperlen hat, welche auf dem Chip angeordnet ist, welche einen dritten internen Zellennetzversorgungsdraht aufweist, der an einen ersten internen Zellennetzversorgungsdraht einer weiteren benachbart angeordneten Einheit angeschlossen ist.

8. Integrierte Flip-Chip-Halbleiterschaltung nach Anspruch 1, wobei jede Einheit eine Größe hat, die gleich/kleiner als ein Lötperlenrastermaß ist.

9. Integrierte Flip-Chip-Halbleiterschaltung nach Anspruch 1, wobei der I/O-Puffer direkt unterhalb der Signallötperle angeordnet ist und der Signalanschluss des I/O-Puffers über ein Durchgangsloch mit der Signallötperle verbunden ist.

10. Integrierte Flip-Chip-Halbleiterschaltung nach Anspruch 9, wobei die I/O-Puffereinheit einen Abschirmdraht aufweist, der um das Durchgangsloch angeordnet ist und mit dem ersten I/O-Puffer-GND-Draht oder dem ersten I/O-Puffer- Netzversorgungsdraht verbunden ist.

11. Integrierte Flip-Chip-Halbleiterschaltung nach Anspruch 1, weiterhin mit einer Einheit, die auf dem Chip angeordnet ist, welche eine Größe hat, die um ein ganzzahliges Vielfaches größer als das Lötperlenrastermaß ist, und eine Zelle hat, die größer als das Lötperlerastermaß ist.

12. Integrierte Flip-Chip-Halbleiterschaltung nach Anspruch 1, wobei die internen Zellen-GND- und -Netzversorgungsdrähte jeder Einheit in einem Rastermaß gleich 1/ganze Zahl des Lötperlenrastermaßes angeordnet sind.