JP3221415B2 - アナログ信号パッドのシールド法、および半導体集積回路 - Google Patents
アナログ信号パッドのシールド法、および半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はアナログ回路とディ
ジタル回路が混在するＬＳＩのノイズ対策に関する。
ジタル回路が混在するＬＳＩのノイズ対策に関する。
【０００２】
【従来の技術】近年、高集積技術の進展により、アナロ
グ回路とディジタル回路を混在させたシステムを１チッ
プ上で実現しようとする動きがある。また、このような
システムオンチップの方向性から、多ピン化かつピン間
隔が狭くなる傾向があり、チップ上のパッドを千鳥足状
に配置したりパッドとパッドの間隔を縮小すること等が
実施される。その結果、多くの場合、高精度な信号を扱
うアナログ回路側が、電源電圧間をフルスイングするデ
ィジタル回路が発生するノイズの影響を受け、パッド間
ではディジタルパッドからアナログ信号パッドにノイズ
が直接的に飛び込むことが起こる。
グ回路とディジタル回路を混在させたシステムを１チッ
プ上で実現しようとする動きがある。また、このような
システムオンチップの方向性から、多ピン化かつピン間
隔が狭くなる傾向があり、チップ上のパッドを千鳥足状
に配置したりパッドとパッドの間隔を縮小すること等が
実施される。その結果、多くの場合、高精度な信号を扱
うアナログ回路側が、電源電圧間をフルスイングするデ
ィジタル回路が発生するノイズの影響を受け、パッド間
ではディジタルパッドからアナログ信号パッドにノイズ
が直接的に飛び込むことが起こる。
【０００３】そこで、この種のアナログ／ディジタル混
在ＬＳＩ上のパッド配置においては、アナログ信号パッ
ドへの直接的なノイズの飛び込みによる影響を防ぐ（あ
るいは、小さくする）ように、以下の方法がこれまで採
られてきた。
在ＬＳＩ上のパッド配置においては、アナログ信号パッ
ドへの直接的なノイズの飛び込みによる影響を防ぐ（あ
るいは、小さくする）ように、以下の方法がこれまで採
られてきた。
【０００４】一つは、図１０に示す様に、アナログ信号
用のパッド３６の周りにアナログ電源用のパッド３３，
３５やアナロググランド用のパッド３４、または未使用
のパッド３８等を配置する方法である。これは、大きな
ノイズ源となるディジタルパッドをアナログ信号用パッ
ドの周りに配置せずアナログ信号用パッドにその周りか
ら極力ノイズが乗らないようにする方法である。
用のパッド３６の周りにアナログ電源用のパッド３３，
３５やアナロググランド用のパッド３４、または未使用
のパッド３８等を配置する方法である。これは、大きな
ノイズ源となるディジタルパッドをアナログ信号用パッ
ドの周りに配置せずアナログ信号用パッドにその周りか
ら極力ノイズが乗らないようにする方法である。
【０００５】また一つは、アナログ信号用のパッド３６
とディジタル信号用のパッド３２又は３９との間にみら
れる様に、これら間にそれぞれアナロググランド用のパ
ッド３４や未使用のパッド３８、またはアナログ電源の
パッドなどをノイズの緩和材として用いてアナログ信号
用のパッド３６にノイズが直接飛び込まない様にする方
法である。
とディジタル信号用のパッド３２又は３９との間にみら
れる様に、これら間にそれぞれアナロググランド用のパ
ッド３４や未使用のパッド３８、またはアナログ電源の
パッドなどをノイズの緩和材として用いてアナログ信号
用のパッド３６にノイズが直接飛び込まない様にする方
法である。
【０００６】
【発明が解決しようとする課題】しかしながら、これら
の方法は外部ピンに接続するアナログ電源やアナロググ
ランドのパッドが少なく、アナログ信号パッドの周りの
パッドを全てアナログ系で配置することが困難であると
か、レイアウト上の配線の引き回しが難しくなり不要な
チップ面積の増大を招いてしまうとか、または、未使用
のパッドを用いることでチップ面積を増加させてしまう
といった問題が生じてしまうという欠点があった。
の方法は外部ピンに接続するアナログ電源やアナロググ
ランドのパッドが少なく、アナログ信号パッドの周りの
パッドを全てアナログ系で配置することが困難であると
か、レイアウト上の配線の引き回しが難しくなり不要な
チップ面積の増大を招いてしまうとか、または、未使用
のパッドを用いることでチップ面積を増加させてしまう
といった問題が生じてしまうという欠点があった。
【０００７】なお、特開平６−７７２２８号公報（同公
報の第４図、第５図など）において、ＬＳＩ素子の電極
パッド上のバンプの周りをグランド層で囲んでバンプを
シールドし、バンプへのノイズの進入を低減する技術が
開示されている。しかし、この公報によるものでは、図
１１に示すように、ノイズをシールドするグランド層４
１は平面方向においてバンプ４２の側面の周りだけを囲
み、パッド４３の側面の周りを囲んでいない。したがっ
て、この技術においてもパッドがアナログ信号用のもの
である場合、その近くのパッドがディジタルパッドであ
ると、アナログ信号用パッドにディジタルパッドからノ
イズが飛び込む問題は依然として残る。そこで本発明の
目的は、上記従来技術の欠点に鑑み、アナログ／ディジ
タル混在型半導体回路装置において、配線レイアウトの
際にパッド配置による制限を受けることなく、アナログ
信号パッドへの直接的なノイズの飛び込みによる影響を
防止、あるいは小さく出来るアナログ／ディジタル混在
型半導体集積回路およびアナログ信号パッドのシールド
方法を提供することにある。
報の第４図、第５図など）において、ＬＳＩ素子の電極
パッド上のバンプの周りをグランド層で囲んでバンプを
シールドし、バンプへのノイズの進入を低減する技術が
開示されている。しかし、この公報によるものでは、図
１１に示すように、ノイズをシールドするグランド層４
１は平面方向においてバンプ４２の側面の周りだけを囲
み、パッド４３の側面の周りを囲んでいない。したがっ
て、この技術においてもパッドがアナログ信号用のもの
である場合、その近くのパッドがディジタルパッドであ
ると、アナログ信号用パッドにディジタルパッドからノ
イズが飛び込む問題は依然として残る。そこで本発明の
目的は、上記従来技術の欠点に鑑み、アナログ／ディジ
タル混在型半導体回路装置において、配線レイアウトの
際にパッド配置による制限を受けることなく、アナログ
信号パッドへの直接的なノイズの飛び込みによる影響を
防止、あるいは小さく出来るアナログ／ディジタル混在
型半導体集積回路およびアナログ信号パッドのシールド
方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本願の第１発明は、アナログ回路とディジタル回路が
混在する領域を含み前記アナログ回路用のグランドと前
記ディジタル回路用のグランドとが別に設けられた半導
体集積回路におけるアナログ信号パッドのシールド方法
であって、前記アナログ回路用のアナログ信号パッドの
周りを配線層で囲み、該配線層を前記アナログ回路用の
グランドに接続したことを特徴とする。この方法および
この方法を実施した半導体集積回路によれば、アナログ
信号パッドへの周辺パッドからのノイズの影響を小さく
できるので、パッド配置上の制限を受けることが無い。
つまり、ノイズ源の近くにアナログ信号パッドを配置す
ることが可能である。
に本願の第１発明は、アナログ回路とディジタル回路が
混在する領域を含み前記アナログ回路用のグランドと前
記ディジタル回路用のグランドとが別に設けられた半導
体集積回路におけるアナログ信号パッドのシールド方法
であって、前記アナログ回路用のアナログ信号パッドの
周りを配線層で囲み、該配線層を前記アナログ回路用の
グランドに接続したことを特徴とする。この方法および
この方法を実施した半導体集積回路によれば、アナログ
信号パッドへの周辺パッドからのノイズの影響を小さく
できるので、パッド配置上の制限を受けることが無い。
つまり、ノイズ源の近くにアナログ信号パッドを配置す
ることが可能である。
【０００９】第２発明は、アナログ回路とディジタル回
路が混在する領域を含み前記アナログ回路用のグランド
と前記ディジタル回路用のグランドとが別に設けられた
半導体集積回路におけるアナログ信号パッドのシールド
方法であって、前記ディジタル回路用のディジタルパッ
ドの周りを配線層で囲み、該配線層を前記ディジタル回
路用のグランドに接続したことを特徴とする。この方法
およびこの方法を実施した半導体集積回路によれば、他
のパッドに与えるノイズの影響を小さくできるので、パ
ッド配置上の制限を受けることが無い。つまり、ノイズ
に敏感なアナログ系の近くにディジタルパッドを配置す
ることが可能である。
路が混在する領域を含み前記アナログ回路用のグランド
と前記ディジタル回路用のグランドとが別に設けられた
半導体集積回路におけるアナログ信号パッドのシールド
方法であって、前記ディジタル回路用のディジタルパッ
ドの周りを配線層で囲み、該配線層を前記ディジタル回
路用のグランドに接続したことを特徴とする。この方法
およびこの方法を実施した半導体集積回路によれば、他
のパッドに与えるノイズの影響を小さくできるので、パ
ッド配置上の制限を受けることが無い。つまり、ノイズ
に敏感なアナログ系の近くにディジタルパッドを配置す
ることが可能である。
【００１０】第３発明は、アナログ回路とディジタル回
路が混在する領域を含み前記アナログ回路用のグランド
と前記ディジタル回路用のグランドとが別に設けられた
半導体集積回路におけるアナログ信号パッドのシールド
方法であって、前記アナログ回路用のアナログ信号パッ
ドの周りと前記ディジタル回路用のディジタルパッドの
周りとをそれぞれ配線層で囲み、該配線層のうち、前記
アナログ信号パッドの周りを囲んだ配線層については前
記アナログ回路用のグランドへ、前記ディジタルパッド
の周りを囲んだ配線層については前記ディジタル回路用
のグランドへ接続することを特徴とする。この発明によ
る方法およびこの方法を実施した半導体集積回路によれ
ば、アナログ信号パッドに対して、周辺のディジタルパ
ッドからのノイズの影響を小さくできるので、パッド配
置上の制限を受けることが無い。つまり、ノイズ源とな
るディジタルパッドの近くにアナログ信号パッドを配置
することが可能である。
路が混在する領域を含み前記アナログ回路用のグランド
と前記ディジタル回路用のグランドとが別に設けられた
半導体集積回路におけるアナログ信号パッドのシールド
方法であって、前記アナログ回路用のアナログ信号パッ
ドの周りと前記ディジタル回路用のディジタルパッドの
周りとをそれぞれ配線層で囲み、該配線層のうち、前記
アナログ信号パッドの周りを囲んだ配線層については前
記アナログ回路用のグランドへ、前記ディジタルパッド
の周りを囲んだ配線層については前記ディジタル回路用
のグランドへ接続することを特徴とする。この発明によ
る方法およびこの方法を実施した半導体集積回路によれ
ば、アナログ信号パッドに対して、周辺のディジタルパ
ッドからのノイズの影響を小さくできるので、パッド配
置上の制限を受けることが無い。つまり、ノイズ源とな
るディジタルパッドの近くにアナログ信号パッドを配置
することが可能である。
【００１１】第４発明は、第１又は第３発明において、
前記アナログ信号パッドの周りの全てを配線層で囲むこ
とを特徴とする。この発明よる方法およびこの方法を実
施した半導体集積回路によれば、パッド配置上の制限を
受けること無く、アナログ信号パッドに対して、平面的
に全ての方向からのノイズの影響を小さくすることが可
能である。
前記アナログ信号パッドの周りの全てを配線層で囲むこ
とを特徴とする。この発明よる方法およびこの方法を実
施した半導体集積回路によれば、パッド配置上の制限を
受けること無く、アナログ信号パッドに対して、平面的
に全ての方向からのノイズの影響を小さくすることが可
能である。
【００１２】第５発明は、第２又は第３の発明におい
て、前記ディジタルパッドの周りの全てを配線層で囲む
ことを特徴とする。この発明よる方法およびこの方法を
実施した半導体集積回路によれば、パッド配置上の制限
を受けること無く、他のパッドに与えるノイズの影響を
小さくできる。
て、前記ディジタルパッドの周りの全てを配線層で囲む
ことを特徴とする。この発明よる方法およびこの方法を
実施した半導体集積回路によれば、パッド配置上の制限
を受けること無く、他のパッドに与えるノイズの影響を
小さくできる。
【００１３】第６発明は、第３発明において、前記アナ
ログ信号パッドの周りの前記ディジタルパッド側のみを
配線層で囲むことを特徴とする。この発明によれば、第
４発明よりも小さな配線面積で、隣接するディジタルパ
ッドからのノイズの影響を小さくすることが可能であ
る。
ログ信号パッドの周りの前記ディジタルパッド側のみを
配線層で囲むことを特徴とする。この発明によれば、第
４発明よりも小さな配線面積で、隣接するディジタルパ
ッドからのノイズの影響を小さくすることが可能であ
る。
【００１４】第７発明は、第３発明において、前記ディ
ジタルパッドの周りの前記アナログ信号パッド側のみを
配線層で囲むことを特徴とする。この発明によれば、第
５発明よりも小さな配線面積で、アナログ信号パッドの
方向に出ていくディジタルパッドからのノイズを小さく
することが可能である。
ジタルパッドの周りの前記アナログ信号パッド側のみを
配線層で囲むことを特徴とする。この発明によれば、第
５発明よりも小さな配線面積で、アナログ信号パッドの
方向に出ていくディジタルパッドからのノイズを小さく
することが可能である。
【００１５】第８発明は、前記シールド配線が半導体集
積回路の最上配線層に設けられていることを特徴とす
る。この発明によれば、他の最上配線層からのノイズの
影響を小さくすることが可能である。
積回路の最上配線層に設けられていることを特徴とす
る。この発明によれば、他の最上配線層からのノイズの
影響を小さくすることが可能である。
【００１６】第９発明は、第８発明において、前記シー
ルド配線が、前記最上配線層と、半導体集積回路の中間
配線層と、前記最上配線層と前記中間配線層を接続する
スルー層とにより設けられ、前記パッドの周りが前記最
上配線層から前記中間配線層にわたって囲まれたことを
特徴とする。この発明によれば、最上から中間までの他
の配線層から受けるアナログ信号パッドへのノイズの影
響を小さくすることが可能である。
ルド配線が、前記最上配線層と、半導体集積回路の中間
配線層と、前記最上配線層と前記中間配線層を接続する
スルー層とにより設けられ、前記パッドの周りが前記最
上配線層から前記中間配線層にわたって囲まれたことを
特徴とする。この発明によれば、最上から中間までの他
の配線層から受けるアナログ信号パッドへのノイズの影
響を小さくすることが可能である。
【００１７】第１０発明は、第８発明において、前記シ
ールド配線が、前記最上配線層と、半導体集積回路の最
下配線層と、前記最上配線層と前記最下配線層を接続す
るスルー層とにより設けられ、前記パッドの周りが前記
最上配線層から前記最下配線層にわたって囲まれたこと
を特徴とする。この発明によれば、最上から最下までの
他の配線層から受けるアナログ信号パッドへのノイズの
影響を小さくすることが可能である。
ールド配線が、前記最上配線層と、半導体集積回路の最
下配線層と、前記最上配線層と前記最下配線層を接続す
るスルー層とにより設けられ、前記パッドの周りが前記
最上配線層から前記最下配線層にわたって囲まれたこと
を特徴とする。この発明によれば、最上から最下までの
他の配線層から受けるアナログ信号パッドへのノイズの
影響を小さくすることが可能である。
【００１８】第１１発明は、第１０発明において、前記
最下配線層に、前記パッドと相対する面状の配線が設け
られていることを特徴とする。この発明によれば、半導
体基板の全ての層から受けるアナログ信号パッドへのノ
イズの影響を小さくすることが可能である。
最下配線層に、前記パッドと相対する面状の配線が設け
られていることを特徴とする。この発明によれば、半導
体基板の全ての層から受けるアナログ信号パッドへのノ
イズの影響を小さくすることが可能である。
【００１９】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００２０】図１は本発明によるアナログ信号パッドの
シールド方法を好適に実施したアナログ／ディジタル混
在半導体集積回路の一例を示す平面図である。
シールド方法を好適に実施したアナログ／ディジタル混
在半導体集積回路の一例を示す平面図である。
【００２１】図１において、アナログ回路とディジタル
回路が混在する領域１がシリコンチップに形成されてい
る。このシリコンチップを別の回路基板と接続可能にす
るため、チップ表面にはアナログ回路のアナログ信号パ
ッド３とアナログ電源パッド５とアナロググランドパッ
ド７、並びにディジタル回路のディジタルパッド２とデ
ィジタル電源パッド４とディジタルグランドパッド６が
それぞれ任意の数で配置されている。さらに、チップ表
面にはアナロググランド８やディジタルグランド９など
も配置されている。これは近年のＬＳＩの低電圧化のた
め、Ｉ／Ｏバッファと内部回路領域とを分離するため
に、電源やグランドをガードリングとして用いている。
本例では例えばパッド間隔は５０〜１００μｍ、パッド
径はφ５０〜１００μｍである。なお、図１では、各パ
ッドから領域１のアナログ回路やディジタル回路、さら
にはアナロググランド８やディジタルグランド９に引き
回す配線を省略している。
回路が混在する領域１がシリコンチップに形成されてい
る。このシリコンチップを別の回路基板と接続可能にす
るため、チップ表面にはアナログ回路のアナログ信号パ
ッド３とアナログ電源パッド５とアナロググランドパッ
ド７、並びにディジタル回路のディジタルパッド２とデ
ィジタル電源パッド４とディジタルグランドパッド６が
それぞれ任意の数で配置されている。さらに、チップ表
面にはアナロググランド８やディジタルグランド９など
も配置されている。これは近年のＬＳＩの低電圧化のた
め、Ｉ／Ｏバッファと内部回路領域とを分離するため
に、電源やグランドをガードリングとして用いている。
本例では例えばパッド間隔は５０〜１００μｍ、パッド
径はφ５０〜１００μｍである。なお、図１では、各パ
ッドから領域１のアナログ回路やディジタル回路、さら
にはアナロググランド８やディジタルグランド９に引き
回す配線を省略している。
【００２２】本発明によれば、図１に示すようにアナロ
グ信号パッド３の隣りまたは周辺にディジタルパッド２
を配置することができ、配線レイアウトの際にパッド配
置による制限を受けることがない。このような効果を奏
する本発明の好ましい様々な実施例を以下に挙げる。
グ信号パッド３の隣りまたは周辺にディジタルパッド２
を配置することができ、配線レイアウトの際にパッド配
置による制限を受けることがない。このような効果を奏
する本発明の好ましい様々な実施例を以下に挙げる。
【００２３】図２に本発明の第１の実施形態によるアナ
ログ信号パッドのシールド方法を示す。この図に示すよ
うに、アナロググランド８に接続されたシールド配線１
０がアナログ信号パッド３の周囲に施されている。この
ように、アナログ信号パッド３の周りを全てシールド配
線１０で囲み、シールド配線１０をアナロググランド８
に接続したことで、アナログ信号パッド３の周辺から飛
び込むノイズの影響を小さくすることができる。
ログ信号パッドのシールド方法を示す。この図に示すよ
うに、アナロググランド８に接続されたシールド配線１
０がアナログ信号パッド３の周囲に施されている。この
ように、アナログ信号パッド３の周りを全てシールド配
線１０で囲み、シールド配線１０をアナロググランド８
に接続したことで、アナログ信号パッド３の周辺から飛
び込むノイズの影響を小さくすることができる。
【００２４】なお、この例ではアナログ信号パッド側を
シールド配線１０で囲んだが、ノイズ発生源であるディ
ジタルパッド側を囲んでもよい。すなわち、ディジタル
パッドの周りを全て配線で囲み、その配線をディジタル
グランドに接続する構成でもよい。
シールド配線１０で囲んだが、ノイズ発生源であるディ
ジタルパッド側を囲んでもよい。すなわち、ディジタル
パッドの周りを全て配線で囲み、その配線をディジタル
グランドに接続する構成でもよい。
【００２５】また、図３に本発明の第２の実施形態によ
るアナログ信号パッドのシールド方法を示す。この図に
示す形態では、アナロググランド８に接続されたシール
ド配線１１がアナログ信号パッド３の周りのディジタル
パッド２側のみに施されている。このように、アナログ
信号パッド３の周りのディジタルパッド２側のみをシー
ルド配線１１で囲み、シールド配線１１をアナロググラ
ンド８に接続したことでも、ディジタルパッド２側から
飛び込むノイズの影響を小さくすることができる。
るアナログ信号パッドのシールド方法を示す。この図に
示す形態では、アナロググランド８に接続されたシール
ド配線１１がアナログ信号パッド３の周りのディジタル
パッド２側のみに施されている。このように、アナログ
信号パッド３の周りのディジタルパッド２側のみをシー
ルド配線１１で囲み、シールド配線１１をアナロググラ
ンド８に接続したことでも、ディジタルパッド２側から
飛び込むノイズの影響を小さくすることができる。
【００２６】また、図４に本発明の第３の実施形態によ
るアナログ信号パッドのシールド方法を示す。この図に
示す形態では、ディジタルグランド９に接続されたシー
ルド配線１２がディジタル信号パッド２の周囲に施さ
れ、アナロググランド８に接続されたシールド配線１３
がアナログ信号パッド３の周囲に施されている。このよ
うに、ディジタル信号パッド２の周りを全てシールド配
線１２で囲み、シールド配線１２をディジタルグランド
９に接続し、かつ、アナログ信号パッド３の周りを全て
シールド配線１３で囲み、シールド配線１３をアナログ
グランド８に接続したことで、アナログ信号パッドの周
辺から飛び込むノイズの影響を小さくすることができ、
更に図３に示した実施形態よりも、隣接するディジタル
パッド２から飛び込むノイズの影響を小さくすることが
できる。
るアナログ信号パッドのシールド方法を示す。この図に
示す形態では、ディジタルグランド９に接続されたシー
ルド配線１２がディジタル信号パッド２の周囲に施さ
れ、アナロググランド８に接続されたシールド配線１３
がアナログ信号パッド３の周囲に施されている。このよ
うに、ディジタル信号パッド２の周りを全てシールド配
線１２で囲み、シールド配線１２をディジタルグランド
９に接続し、かつ、アナログ信号パッド３の周りを全て
シールド配線１３で囲み、シールド配線１３をアナログ
グランド８に接続したことで、アナログ信号パッドの周
辺から飛び込むノイズの影響を小さくすることができ、
更に図３に示した実施形態よりも、隣接するディジタル
パッド２から飛び込むノイズの影響を小さくすることが
できる。
【００２７】また図５に本発明の第４の実施形態による
アナログ信号パッドのシールド方法を示す。この図に示
す形態では、ディジタルグランド９に接続されたシール
ド配線１４がディジタル信号パッド２の周りのアナログ
信号パッド３側のみに施され、アナロググランド８に接
続されたシールド配線１５がアナログ信号パッド３の周
りのディジタルパッド２側のみに施されている。このよ
うに、ディジタル信号パッド２の周りのアナログ信号パ
ッド３側のみをシールド配線１４で囲み、シールド配線
１４をディジタルグランド９に接続し、かつ、アナログ
信号パッド３の周りのディジタルパッド２側をシールド
配線１５で囲み、シールド配線１５をアナロググランド
８に接続したことで、図３に示した実施形態よりもディ
ジタルパッド２側から飛び込むノイズの影響を小さくす
ることができ、更に図４に示した実施形態よりもパッド
周辺の配線面積を小さくすることができる。
アナログ信号パッドのシールド方法を示す。この図に示
す形態では、ディジタルグランド９に接続されたシール
ド配線１４がディジタル信号パッド２の周りのアナログ
信号パッド３側のみに施され、アナロググランド８に接
続されたシールド配線１５がアナログ信号パッド３の周
りのディジタルパッド２側のみに施されている。このよ
うに、ディジタル信号パッド２の周りのアナログ信号パ
ッド３側のみをシールド配線１４で囲み、シールド配線
１４をディジタルグランド９に接続し、かつ、アナログ
信号パッド３の周りのディジタルパッド２側をシールド
配線１５で囲み、シールド配線１５をアナロググランド
８に接続したことで、図３に示した実施形態よりもディ
ジタルパッド２側から飛び込むノイズの影響を小さくす
ることができ、更に図４に示した実施形態よりもパッド
周辺の配線面積を小さくすることができる。
【００２８】また図６に、上記第１から第４の実施形態
としてそれぞれ挙げたアナログ信号パッドのシールド方
法を好適に実施する半導体集積回路の断面構造の一例を
示す。この図において、シリコン基板上にＳｉＯ2が形
成されている。そのＳｉＯ2の最下層には第１Ａｌ（ア
ルミニウム）層１６からなる配線が形成されている。前
記ＳｉＯ2の中間層には第２Ａｌ層１７からなる配線が
形成され、第２Ａｌ層１７からなる中間配線層は第１Ａ
ｌ層１６からなる最下配線層に第１スルー層１９によっ
て接続されている。さらに前記ＳｉＯ2の最上層には第
３Ａｌ層１８からなるアナログ信号パッド３およびシー
ルド配線３０ａが少なくとも形成されている。つまり、
アナロググランドに接続されアナログ信号パッド３の周
りを囲むシールド配線１０はアナログ信号パッド３と同
じ最上配線層から構成されている。なお、シールド配線
３０ａの平面形状は図２及び図３に示したようにアナロ
グ信号パッドの周りを全て囲む円形や多角形などの形
状、あるいはディジタルパッド側のみを囲むＵ形やＶ形
などの形状である。
としてそれぞれ挙げたアナログ信号パッドのシールド方
法を好適に実施する半導体集積回路の断面構造の一例を
示す。この図において、シリコン基板上にＳｉＯ2が形
成されている。そのＳｉＯ2の最下層には第１Ａｌ（ア
ルミニウム）層１６からなる配線が形成されている。前
記ＳｉＯ2の中間層には第２Ａｌ層１７からなる配線が
形成され、第２Ａｌ層１７からなる中間配線層は第１Ａ
ｌ層１６からなる最下配線層に第１スルー層１９によっ
て接続されている。さらに前記ＳｉＯ2の最上層には第
３Ａｌ層１８からなるアナログ信号パッド３およびシー
ルド配線３０ａが少なくとも形成されている。つまり、
アナロググランドに接続されアナログ信号パッド３の周
りを囲むシールド配線１０はアナログ信号パッド３と同
じ最上配線層から構成されている。なお、シールド配線
３０ａの平面形状は図２及び図３に示したようにアナロ
グ信号パッドの周りを全て囲む円形や多角形などの形
状、あるいはディジタルパッド側のみを囲むＵ形やＶ形
などの形状である。
【００２９】このように最上配線層のアナログ信号パッ
ド３と同じ層において、アナログ信号パッド３の周りを
シールド配線３０ａで囲み、シールド配線３０ａをアナ
ロググランドへ接続することにより、アナログ信号パッ
ド３に、その隣りまたは周辺の最上層に存在しているデ
ィジタルパッドから飛び込むノイズを小さくすることが
できる。
ド３と同じ層において、アナログ信号パッド３の周りを
シールド配線３０ａで囲み、シールド配線３０ａをアナ
ロググランドへ接続することにより、アナログ信号パッ
ド３に、その隣りまたは周辺の最上層に存在しているデ
ィジタルパッドから飛び込むノイズを小さくすることが
できる。
【００３０】なお、ここではアナログ信号パッド３とシ
ールド配線３０ａが最上配線層のみで構成されている
が、最上配線層が他の層の配線層とスルー層により接続
されている場合にも本発明は適用される。
ールド配線３０ａが最上配線層のみで構成されている
が、最上配線層が他の層の配線層とスルー層により接続
されている場合にも本発明は適用される。
【００３１】図７に、本発明の第５の実施形態によるア
ナログ信号パッドのシールド方法を好適に実施した半導
体集積回路の断面図を示す。この図において、シリコン
基板上に形成されたＳｉＯ2の最下層には、第１Ａｌ層
２０からなる配線が形成されている。前記ＳｉＯ2の中
間層には第２Ａｌ層２１からなる配線が形成されてい
る。さらに前記ＳｉＯ2の最上層には、第３Ａｌ層２２
からなるアナログ信号パッド３およびシールド配線３０
ｂの一部が少なくとも形成されている。なお、最上配線
層におけるシールド配線３０ｂの一部の平面形状は図２
及び図３に示したようにアナログ信号パッドの周りを全
て囲む円形や多角形などの形状、あるいはディジタルパ
ッド側のみを囲むＵ形やＶ形などの形状である。
ナログ信号パッドのシールド方法を好適に実施した半導
体集積回路の断面図を示す。この図において、シリコン
基板上に形成されたＳｉＯ2の最下層には、第１Ａｌ層
２０からなる配線が形成されている。前記ＳｉＯ2の中
間層には第２Ａｌ層２１からなる配線が形成されてい
る。さらに前記ＳｉＯ2の最上層には、第３Ａｌ層２２
からなるアナログ信号パッド３およびシールド配線３０
ｂの一部が少なくとも形成されている。なお、最上配線
層におけるシールド配線３０ｂの一部の平面形状は図２
及び図３に示したようにアナログ信号パッドの周りを全
て囲む円形や多角形などの形状、あるいはディジタルパ
ッド側のみを囲むＵ形やＶ形などの形状である。
【００３２】さらに、第２Ａｌ層２１からなる中間配線
層は、最上配線層に在るシールド配線３０ｂの一部と同
じ環形状の配線２１ａを有し、この中間配線層の配線２
１ａと最上配線層に在るシールド配線３０ｂの一部とは
環状の第２のスルー層２４で接続されている。第１Ａｌ
層２０からなる最下配線層もまた、最上配線層に在るシ
ールド配線３０ｂの一部と同じ環形状の配線２０ａを有
し、この最下配線層の配線２０ａと中間配線層の配線２
１ａとは環状の第１のスルー層２３で接続されている。
層は、最上配線層に在るシールド配線３０ｂの一部と同
じ環形状の配線２１ａを有し、この中間配線層の配線２
１ａと最上配線層に在るシールド配線３０ｂの一部とは
環状の第２のスルー層２４で接続されている。第１Ａｌ
層２０からなる最下配線層もまた、最上配線層に在るシ
ールド配線３０ｂの一部と同じ環形状の配線２０ａを有
し、この最下配線層の配線２０ａと中間配線層の配線２
１ａとは環状の第１のスルー層２３で接続されている。
【００３３】以上のようにシールド配線３０ｂは、アナ
ログ信号パッド３を囲む最上層の配線と中間層の環状配
線２１ａとを環状の第２スルー層２４により接続し、さ
らに中間層の環状配線２１ａと最下層の環状配線２０ａ
とを環状の第１スルー層２３により接続した構成からな
る。つまり、アナログ信号パッド３の周りを最上配線層
から中間配線層さらには最下配線層にわたって囲むシー
ルド配線３０ｂを設け、シールド配線３０ｂをアナログ
グランドに接続することで、アナログ信号パッド３に、
その隣りまたは周辺に存在する最上層のディジタルパッ
ドおよび該ディジタルパッドに繋がる上層から下層まで
の内層の配線から伝わるノイズの影響を小さくでき、図
６に示した構造よりもその効果は大きい。
ログ信号パッド３を囲む最上層の配線と中間層の環状配
線２１ａとを環状の第２スルー層２４により接続し、さ
らに中間層の環状配線２１ａと最下層の環状配線２０ａ
とを環状の第１スルー層２３により接続した構成からな
る。つまり、アナログ信号パッド３の周りを最上配線層
から中間配線層さらには最下配線層にわたって囲むシー
ルド配線３０ｂを設け、シールド配線３０ｂをアナログ
グランドに接続することで、アナログ信号パッド３に、
その隣りまたは周辺に存在する最上層のディジタルパッ
ドおよび該ディジタルパッドに繋がる上層から下層まで
の内層の配線から伝わるノイズの影響を小さくでき、図
６に示した構造よりもその効果は大きい。
【００３４】また図８に、本発明の第６の実施形態によ
るアナログ信号パッドのシールド方法を好適に実施した
半導体集積回路の断面図を示す。この図で示す形態は、
上記の第５の実施の形態に示した最下層である第１Ａｌ
層２０の環状配線２０ａに、アナログ信号パッド３と相
対する面状の配線２０ｂを接続した構成である。したが
って、シールド配線３０ｃは、アナログ信号パッド３を
囲む最上層の配線と中間層の環状配線２１ａとを環状の
第２スルー層２４により接続し、さらに中間層の環状配
線２１ａと最下層の面状配線２０ｂとを環状の第１スル
ー層２３により接続したものになる。
るアナログ信号パッドのシールド方法を好適に実施した
半導体集積回路の断面図を示す。この図で示す形態は、
上記の第５の実施の形態に示した最下層である第１Ａｌ
層２０の環状配線２０ａに、アナログ信号パッド３と相
対する面状の配線２０ｂを接続した構成である。したが
って、シールド配線３０ｃは、アナログ信号パッド３を
囲む最上層の配線と中間層の環状配線２１ａとを環状の
第２スルー層２４により接続し、さらに中間層の環状配
線２１ａと最下層の面状配線２０ｂとを環状の第１スル
ー層２３により接続したものになる。
【００３５】このようにアナログ信号パッド３の周り
（最上層から最下層まで）と、アナログ信号パッド３の
下方とにおいてシールド配線３０ｃで囲み、シールド配
線３０ｃをアナロググランドに接続したことにより、半
導体基板の全ての層からアナログ信号パッドが受けるノ
イズの影響を小さくすることができ、図７に示した構造
よりもその効果は大きい。
（最上層から最下層まで）と、アナログ信号パッド３の
下方とにおいてシールド配線３０ｃで囲み、シールド配
線３０ｃをアナロググランドに接続したことにより、半
導体基板の全ての層からアナログ信号パッドが受けるノ
イズの影響を小さくすることができ、図７に示した構造
よりもその効果は大きい。
【００３６】上記の第４から第６の実施の形態では３層
からなる配線層を示したが、本発明は他の多層配線にも
適用される。また、これらの形態ではアナログ信号パッ
ドの周りにシールド配線を施す場合を示したが、ディジ
タルパッドの周りにシールド配線を施す場合もこれらの
形態と同じ構成を採ることができる。ただし、ディジタ
ルパッドの周りに施したシールド配線はディジタルグラ
ンドに接続する必要がある。
からなる配線層を示したが、本発明は他の多層配線にも
適用される。また、これらの形態ではアナログ信号パッ
ドの周りにシールド配線を施す場合を示したが、ディジ
タルパッドの周りにシールド配線を施す場合もこれらの
形態と同じ構成を採ることができる。ただし、ディジタ
ルパッドの周りに施したシールド配線はディジタルグラ
ンドに接続する必要がある。
【００３７】さらに、上記の種々の形態として挙げたシ
ールド方法は、画像処理や音声処理に用いるＬＳＩに好
ましく適用できる。図９に本発明のシールド方法を適用
した画像処理用ＬＳＩの一例を示す。この図に示すよう
に画像処理用ＬＳＩでは、内部回路領域１に例えばＣＰ
Ｕ、ＬＯＧＩＣなどのディジタル回路とＳＲＡＭ（Stat
ic RAM）、ＡＤＣ（AD Converter）、ＤＡＣ（DA Co
nverter）、ＰＬＬ（Phase Locked Loop circuit）
などのアナログ／ディジタル混在回路とが含まれてい
る。このような内部回路領域１の周囲には外部端子とし
てのパッドが千鳥足状に複数個配置されている。このよ
うな画像処理用ＬＳＩにおいても、本発明のシールド方
法を採ると、図９に見られるように、アナログ信号パッ
ド３に隣接した場所にディジタルパッド２やディジタル
電源パッド４を配置することができる。つまり、ノイズ
対策として、図１０に示した従来例のように、アナログ
信号パッドとディジタルパッドの間やアナログ信号パッ
ドの周囲にアナログ系のパッドを配置する必要がなくな
り、パッド配置が制限されないので、従来よりもチップ
面積が減少し、配線の引き回しの自由度も高くなる。
ールド方法は、画像処理や音声処理に用いるＬＳＩに好
ましく適用できる。図９に本発明のシールド方法を適用
した画像処理用ＬＳＩの一例を示す。この図に示すよう
に画像処理用ＬＳＩでは、内部回路領域１に例えばＣＰ
Ｕ、ＬＯＧＩＣなどのディジタル回路とＳＲＡＭ（Stat
ic RAM）、ＡＤＣ（AD Converter）、ＤＡＣ（DA Co
nverter）、ＰＬＬ（Phase Locked Loop circuit）
などのアナログ／ディジタル混在回路とが含まれてい
る。このような内部回路領域１の周囲には外部端子とし
てのパッドが千鳥足状に複数個配置されている。このよ
うな画像処理用ＬＳＩにおいても、本発明のシールド方
法を採ると、図９に見られるように、アナログ信号パッ
ド３に隣接した場所にディジタルパッド２やディジタル
電源パッド４を配置することができる。つまり、ノイズ
対策として、図１０に示した従来例のように、アナログ
信号パッドとディジタルパッドの間やアナログ信号パッ
ドの周囲にアナログ系のパッドを配置する必要がなくな
り、パッド配置が制限されないので、従来よりもチップ
面積が減少し、配線の引き回しの自由度も高くなる。
【００３８】
【発明の効果】以上説明したように、本発明は、アナロ
グ回路とディジタル回路が混在する半導体集積回路にお
いて、アナロググランドに接続されたシールド配線でア
ナログ信号パッドを囲む事と、ディジタルグランドに接
続されたシールド配線でディジタルパッドを囲む事の両
方またはいずれか一方を実施することにより、配線レイ
アウトの際にパッド配置による制限を受けることなく、
アナログ信号パッドにそれと隣り合うディジタルパッド
やその周辺から飛び込むノイズを防ぐあるいは小さくで
きるという効果を奏する。
グ回路とディジタル回路が混在する半導体集積回路にお
いて、アナロググランドに接続されたシールド配線でア
ナログ信号パッドを囲む事と、ディジタルグランドに接
続されたシールド配線でディジタルパッドを囲む事の両
方またはいずれか一方を実施することにより、配線レイ
アウトの際にパッド配置による制限を受けることなく、
アナログ信号パッドにそれと隣り合うディジタルパッド
やその周辺から飛び込むノイズを防ぐあるいは小さくで
きるという効果を奏する。
【図１】本発明によるアナログ信号パッドのシールド方
法を好適に実施したアナログ／ディジタル混在半導体集
積回路の一例を示す平面図である。
法を好適に実施したアナログ／ディジタル混在半導体集
積回路の一例を示す平面図である。
【図２】本発明の第１の実施形態によるアナログ信号パ
ッドのシールド方法を表す平面図である。
ッドのシールド方法を表す平面図である。
【図３】本発明の第２の実施形態によるアナログ信号パ
ッドのシールド方法を表す平面図である。
ッドのシールド方法を表す平面図である。
【図４】本発明の第３の実施形態によるアナログ信号パ
ッドのシールド方法を表す平面図である。
ッドのシールド方法を表す平面図である。
【図５】本発明の第４の実施形態によるアナログ信号パ
ッドのシールド方法を表す平面図である。
ッドのシールド方法を表す平面図である。
【図６】本発明の第１から第４の実施形態としてそれぞ
れ挙げたアナログ信号パッドのシールド方法を好適に実
施するアナログ／ディジタル混在半導体集積回路の断面
構造の一例を示す図である。
れ挙げたアナログ信号パッドのシールド方法を好適に実
施するアナログ／ディジタル混在半導体集積回路の断面
構造の一例を示す図である。
【図７】本発明の第５の実施形態によるアナログ信号パ
ッドのシールド方法を好適に実施した半導体集積回路を
示す断面図である。
ッドのシールド方法を好適に実施した半導体集積回路を
示す断面図である。
【図８】本発明の第６の実施形態によるアナログ信号パ
ッドのシールド方法を好適に実施した半導体集積回路を
示す断面図である。
ッドのシールド方法を好適に実施した半導体集積回路を
示す断面図である。
【図９】本発明のシールド方法の種々の実施形態を適用
可能な画像処理用ＬＳＩの一例を示す平面図である。
可能な画像処理用ＬＳＩの一例を示す平面図である。
【図１０】従来のアナログ／ディジタル混在ＬＳＩ上の
パッド配置の一例を示す平面図である。
パッド配置の一例を示す平面図である。
【図１１】特開平６−７７２２８号公報によるバンプの
シールド構造を示す断面図である。
シールド構造を示す断面図である。
１ アナログ回路とディジタル回路の混在する領域 ２ ディジタルパッド ３ アナログ信号パッド ４ ディジタル電源パッド ５ アナログ電源パッド ６ ディジタルグランドパッド ７ アナロググランドパッド ８ アナロググランド ９ ディジタルグランド １０，１１，１２，１３，１４，１５，３０ａ，３０
ｂ，３０ｃ シールド配線 １６，２０，２５ 第１Ａｌ層 １７，２１，２６ 第２Ａｌ層 １８，２２，２７ 第３Ａｌ層 １９，２３，２８ 第１スルー層 ２４，２９ 第２スルー層
ｂ，３０ｃ シールド配線 １６，２０，２５ 第１Ａｌ層 １７，２１，２６ 第２Ａｌ層 １８，２２，２７ 第３Ａｌ層 １９，２３，２８ 第１スルー層 ２４，２９ 第２スルー層
Claims (5)
- 【請求項１】 アナログ回路とディジタル回路とが混在
する領域を含み前記アナログ回路用のグランドと前記デ
ィジタル回路用のグランドとが別に設けられた半導体集
積回路であって、 該アナログ回路用のアナログ信号パッドと、該アナログ
信号パッドの隣りに配置された前記ディジタル回路用の
ディジタルパッドとは、 少なくとも前記ディジタル回路用のグランドに接続され
前記ディジタルパッドの周りを囲む配線と前記アナログ
回路用のグランドに接続され前記アナログ信号パッドの
周りを囲む配線の一方を有することを特徴とした半導体
集積回路。 - 【請求項２】 前記アナログ回路用のグランドとデジタ
ル回路用のグランドとは各々、前記アナログ回路とデジ
タル回路とが混在する領域の外周囲を完全に囲っている
ことを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 前記シールド配線が半導体集積回路の最
上配線層に設けられていることを特徴とした請求項１ま
たは２のいずれか１項に記載の半導体集積回路。 - 【請求項４】 前記シールド配線が、前記最上配線層
と、半導体集積回路の中間配線層と、前記最上配線層と
前記中間配線層を接続するスルー層とにより設けられ、
前記パッドの周りが前記最上配線層から前記中間配線層
にわたって囲まれたことを特徴とした請求項３に記載の
半導体集積回路。 - 【請求項５】 前記シールド配線が、前記最上配線層
と、半導体集積回路の最下配線層と、前記最上配線層と
前記最下配線層を接続するスルー層とにより設けられ、
前記パッドの周りが前記最上配線層から前記最下配線層
にわたって囲まれたことを特徴とした請求項４に記載の
半導体集積回路。
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