DE102020127961A1 - Speicherschaltung und schreibverfahren - Google Patents

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DE102020127961A1
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memory
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Shih-Lien Linus Lu
Bo-Feng YOUNG
Han-Jong Chia
Yu-Ming Lin
Sai-Hooi Yeong
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Speicherschaltung umfasst ein Speicherarray und eine Steuerschaltung. Eine erste Spalte des Speicherarrays umfasst eine Auswahlleitung, eine erste und eine zweite Bitleitung, einen ersten Untersatz Speicherzellen, der mit der Auswahlleitung und der ersten Bitleitung gekoppelt ist, und einen zweiten Untersatz Speicherzellen, der mit der Auswahlleitung und der zweiten Bitleitung gekoppelt ist. Die Steuerschaltung ist konfiguriert, gleichzeitig jedes aus der Auswahlleitung und der ersten Bitleitung zu aktivieren, und in einem Zeitraum, in dem die Auswahlleitung und die Bitleitung gleichzeitig aktiviert sind, eine erste Mehrzahl von Wortleitungen zu aktivieren, wobei jede Wortleitung der ersten Mehrzahl von Wortleitungen mit einer Speicherzelle des ersten Untersatzes von Speicherzellen gekoppelt ist.

Description

  • PRIORITÄTSANSPRUCH
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/031,171 , eingereicht am 28. Mai 2020, die durch Bezugnahme vollumfänglich in die vorliegende Anmeldung aufgenommen ist.
  • HINTERGRUND
  • In einigen Anwendungen umfassen integrierte Schaltungen (ICs) Speicherschaltungen, die Daten in nichtflüchtigem Speicher (NVM) speichern, in dem Daten nicht verloren gehen, wenn die IC abgeschaltet wird. Arten von NVM-Zellen umfassen Dreiterminalvorrichtungen, in denen eine Dielektrikumschicht zwischen einem Gate und jeweils zwei Source-/Drain-Terminals (S/D-Terminals) eine oder mehrere Eigenschaften aufweist, die in der Lage sind, in Reaktion auf angelegte Spannungen geändert zu werden, sodass erkennbare Eigenschaftenvariationen verwendet werden, um gespeicherte logische Zustände darzustellen. In einigen Fällen umfasst die Dielektrikumschicht ein ferromagnetisches Material und die Vorrichtung wird als eine ferroelektrische Direktzugriffsspeicherzelle (FRAM-Zelle oder FeRAM-Zelle) bezeichnet.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A bis 1D sind Diagramme einer Speicherschaltung nach einigen Ausführungsformen.
    • 1E und 1F sind Diagramme von Speicherschaltungsbetriebsparametern nach einigen Ausführungsformen.
    • 2 ist ein Diagramm einer Speicherzelle nach einigen Ausführungsformen.
    • 3 ist ein Ablaufdiagramm eines Verfahrens zum Schreiben von Daten auf ein Speicherarray nach einigen Ausführungsformen.
    • 4 ist ein Ablaufdiagramm eines Verfahrens zum Schreiben von Daten auf ein Speicherarray nach einigen Ausführungsformen.
    • 5 ist ein Ablaufdiagramm eines Verfahrens zum Schreiben von Daten auf ein Speicherarray nach einigen Ausführungsformen.
    • 6A bis 6E sind Diagramme eines Speicherarrays nach einigen Ausführungsformen.
    • 7A bis 7H sind Diagramme eines Speicherarrays nach einigen Ausführungsformen.
    • 8A und 8B sind Diagramme eines Speicherarrays nach einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Funktionen des dargelegten Inhalts bereit. Spezifische Beispiele von Bauteilen, Werten, Operationen, Materialien, Anordnungen oder dergleichen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele, die nicht als einschränkend zu verstehen sind. Andere Bauteile, Werte, Operationen, Materialien, Anordnungen oder dergleichen werden betrachtet. Beispielsweise kann das Bilden eines ersten Elements oder eines zweiten Elements in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt gebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Elemente zwischen dem ersten und dem zweiten Element gebildet werden können, sodass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Weiterhin kann diese Offenbarung Referenzziffern und/oder -buchstaben der verschiedenen Beispiele wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen erklärten Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in der Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Bezeichnungen, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • In verschiedenen Ausführungsformen kann eine Speicherschaltung, die Dreiterminalspeicherzellen umfasst, Daten auf mehrere Zellen in einer einzigen Spalte gleichzeitig Schreiben, was Spaltenschreibschemas und Algorithmen ermöglicht, in denen Daten auf mehrere Zeilen und Spalten gleichzeitig geschrieben werden. Im Vergleich mit Ansätzen, in denen Daten nicht auf mehrere Zellen in einer einzigen Spalte gleichzeitig geschrieben werden, können solche Speicherschaltungen eine erhöhte Schreibbandbreite aufweisen, sodass die allgemeinen Schreibzeiten ohne Verschlimmerung von Schreibstörungsereignissen verringert werden.
  • 1A bis 1D sind Diagramme einer Speicherschaltung 100 nach einigen Ausführungsformen. 1A zeigt Speicherschaltung 100 allgemeine, und jede von 1B bis 1D zeigt ein nicht einschränkendes Beispiel einer Programmieroperation auf Speicherschaltung 100.
  • Speicherschaltung 100 umfasst ein Speicherarray 110, gekoppelt mit einem Wortleitungstreiber 120 und einer Lese-/Schreibe-Schnittstelle 130, und eine Steuerschaltung 140, gekoppelt mit Wortleitungstreiber 120 und Lese-/Schreibe-Schnittstelle 130. Die Speicherschaltung 100 ist konfiguriert, in der Lage zu ein, einige oder alle aus einem Verfahren auszuführen, z. B. eines oder alle aus den Verfahren 300, 400 oder 500 wie nachfolgend bezüglich 3 bis 5 beschrieben, wobei Daten auf mehrere Zellen in einer einzigen Spalte gleichzeitig geschrieben werden, wie nachfolgend beschrieben.
  • Speicherschaltung 100 wird zum Zweck der Illustration vereinfacht. In verschiedenen Ausführungsformen umfasst Speicherschaltung 100 verschiedene Elemente neben denen, die in 1A bis 1D dargestellt sind, oder ist anderweitig angeordnet, um die nachfolgend beschriebenen Operationen auszuführen.
  • Zwei oder mehr Elemente werden basierend auf einer oder mehreren direkten Signalverbindungen und/oder einer oder mehreren indirekten Signalverbindungen, die eine oder mehrere Logikvorrichtungen umfassen, z. B. einen Umrichter oder ein Logikgate, zwischen den zwei oder mehr Schaltungselementen als gekoppelt betrachtet. In einigen Ausführungsformen sind Signalkommunikationen zwischen den zwei oder mehr gekoppelten Schaltungselementen in der Lage, durch die eine oder die mehreren Logikvorrichtungen modifiziert zu werden, z. B. invertiert oder bedingt gemacht zu werden.
  • Das Speicherarray 110 umfasst Speicherzellen 112, die in Spalten Co bis C3 und Zeilen Ro bis R5 angeordnet sind. Speicherzellen 112 sind in 1A bis 1D zum Zweck der Illustration schematisch dargestellt, sodass zwei Untersätze der Speicherzellen jeder der Spalten Co bis C3 separat vertikal ausgerichtet sind. In verschiedenen Ausführungsformen sind einige oder alle der Speicherzellen 112 von Spalten C0 bis C3 physisch in einer Reihe angeordnet, die sich in einer ersten Richtung erstreckt, d. h. vertikal oder horizontal, und einige oder alle der Speicherzellen 112 der Zeilen Ro bis R5 sind physisch in einer Reihe angeordnet, die sich in einer zweiten Richtung erstreckt, d. h. horizontal oder vertikal.
  • Die Zahlen der Zeilen und Spalten der Speicherzellen 112, die in 1A bis 1D dargestellt sind, sind nicht einschränkende Beispiele, die zu Illustrationszwecken verwendet werden. In verschiedenen Ausführungsformen umfasst das Speicherarray 110 umfasst mehr als sechs Zeilen R0 bis R5 und/oder mehr als vier Spalten C0 bis C3. In einigen Ausführungsformen umfasst das Speicherarray 110 die Anzahl Zeilen von 64 bis 1024. In einigen Ausführungsformen umfasst das Speicherarray 110 die Anzahl Zeilen von 128 bis 512. In einigen Ausführungsformen umfasst das Speicherarray 110 die Anzahl Spalten von acht bis 256. In einigen Ausführungsformen umfasst das Speicherarray 110 die Anzahl Spalten von 36 bis 96.
  • In der Ausführungsform, die in 1A bis 1D dargestellt ist, umfasst das Speicherarray 110 Zeilen R0 bis R5 und Spalten C0 bis C3, angeordnet entlang jeweiliger Zeilen- und Spaltenabmessungen (nicht beschriftet). In einigen Ausführungsformen weist das Speicherarray 110 eine dreidimensionale Anordnung (3D-Anordnung) auf, auch bezeichnet als eine gestapelte Anordnung, die umfasst eine oder mehrere Arrayschichten (nicht dargestellt) umfasst, die rechtwinklig zu den Zeilen- und Spaltenabmessungen der Einzelschicht angeordnet sind, die in 1A bis 1D dargestellt ist, sodass das Speicherarray 110 Zeilen und Spalten neben den in 1A bis 1D dargestellten umfasst.
  • Eine Speicherzelle 112 ist eine Dreiterminalvorrichtung, umfassend eine oder mehrere Dielektrikumschichten zwischen einem Gate und jedem von zwei S/D-Terminals (nicht einschränkende Beispiele in 2 dargestellt). Die eine oder die mehreren Dielektrikumschichten umfassen ein oder mehrere Dielektrika, z. B. ein ferroelektrisches Material, die Eigenschaften aufweisen, die in Reaktion auf angelegte Spannungen gesteuert werden können, sodass variierende Eigenschaftszustände als Darstellungen gespeicherter Logikebenen verwendet werden können, d. h. logisch hoher und logisch niedriger Ebenen, wie nachfolgend beschrieben. In einigen Ausführungsformen ist eine Speicherzelle 112 eine NVM-Zelle, z. B. eine FRAM-Zelle. In einigen Ausführungsformen umfasst eine Speicherzelle 112 eine Speicherzelle 200 wie nachfolgend bezüglich 2 beschrieben.
  • In Programmieroperationen ist eine bestimmte Speicherzelle 112 konfiguriert, in Reaktion auf den Empfang einer ersten Spannung an dem Gate und einer zweiten Spannung an beiden S/D-Terminals auf einen vorhersehbaren Zustand programmiert zu werden, und in Reaktion auf den Empfang einer Referenz- oder Erdungsspannung an dem Gate und beiden S/D-Terminals in dem vorhersehbaren Zustand zu bleiben. In der folgenden Beschreibung wird die bestimmte Speicherzelle 112 als in dem ersten Szenario vollständig gewählt und in dem zweiten Szenario abgewählt beschrieben. Basierend auf der Dreiterminalanordnung und der Konfiguration des Speicherarrays 110 wie nachfolgend beschrieben, ist die bestimmte Speicherzelle 112 in der Lage, verschiedene Kombinationen der ersten, zweiten und Referenzspannungen außer denen des ersten und des zweiten Szenarios zu empfangen, z. B. in Reaktion auf Programmieraktivität an anderen Speicherzellen 112. In der folgenden Beschreibung wird die bestimmte Speicherzelle 112 als teilweise durch Empfangen einer der Kombinationen außer denen des ersten und des zweiten Szenarios gewählt beschrieben.
  • Die bestimmte Speicherzelle 112 ist in der Lage, in Reaktion auf einige Teilauswahlszenarios in dem vorhersehbaren Zustand zu bleiben und in Reaktion auf andere Teilauswahlszenarios in einen unvorhersehbaren Zustand geschaltet zu werden. Wie nachfolgend beschrieben sind durch Steuerung von Schreiboperationen zum Vermeiden der Teilauswahlszenarios, die Speicherzellen 112 in unvorhersehbare Zustände schalten, mehrere Speicherzellen 112 in einer einzigen Spalte in der Lage, gleichzeitig programmiert zu werden, was die Schreiboperationseffizienz im Vergleich mit Ansätzen verbessert, in denen Daten nicht auf mehrere Zellen in einer einzigen Spalte gleichzeitig geschrieben werden.
  • Jede Speicherzelle 112 einer Zeile R0 bis R5 umfasst das Gate, das mit einer entsprechenden Wortleitung WLo bis WL5 gekoppelt ist, konfiguriert, eine jeweilige Wortleitungsspannung VWo bis VW5 zu tragen, und jede Speicherzelle 112 einer Spalte C0 bis C3 umfasst ein S/D-Terminal, das mit einer jeweiligen Auswahlleitung S0 bis S3 gekoppelt ist, die konfiguriert ist, eine jeweilige Auswahlleitungsspannung VSo bis VS3 zu tragen. In jeder Spalte C0 bis C3 umfassen Speicherzellen 112 an abwechselnden Positionen S/D-Terminals, die entweder mit entsprechenden Bitleitungen BL0 bis BL3 gekoppelt sind, die konfiguriert sind, jeweilige Bitleitungsspannungen VB0 bis VB3 zu tragen, oder mit entsprechenden Bitleitungen BL1 bis BL4, die konfiguriert sind, jeweilige Bitleitungsspannungen VB1 bis VB4 zu tragen. Jede Wortleitung WL0 bis WL5 ist mit Wortleitungstreiber 120 gekoppelt, und jede Auswahlleitung S0 bis S3 und Bitleitung BL0 bis BL4 ist mit Lese-/Schreibe-Schnittstelle 130 gekoppelt.
  • Jede Spalte C0 bis C3 umfasst daher eine erste Untermenge (im Folgenden als Untersatz bezeichnet) Speicherzellen 112, der mit der entsprechenden Auswahlleitung S0 bis S3 gekoppelt ist, und eine erste Bitleitung von Bitleitungen BLo bis BL4, und eine zweite Untermenge (im Folgenden als Untersatz bezeichnet) Speicherzellen 112, der mit der entsprechenden Auswahlleitung S0 bis S3 gekoppelt ist, und eine zweite Bitleitung von Bitleitungen BLo bis BL4, wobei jede der Bitleitungen BL1 bis BL3 dadurch durch ein jeweiliges Paar benachbarte Spalten C0/C1, C1/C2 oder C2/C3 geteilt wird.
  • In der Ausführungsform, die in 1A bis 1D dargestellt ist, sind die Speicherzellen 112 an den abwechselnden Positionen, die mit den entsprechenden Bitleitungen BL0 bis BL3 gekoppelt sind, ferner an abwechselnde der Wortleitungen WLo bis WL5 gekoppelt, d. h. Wortleitungen WL1, WL3 und WL5, und die Speicherzellen 112 an den abwechselnden Positionen, die an entsprechende Bitleitungen BL1 bis BL4 gekoppelt sind, sind ferner an abwechselnde der Wortleitungen WLo bis WL5 gekoppelt, d. h. Wortleitungen WLo, WL2 und WL4. In einer bestimmten aus Spalten C0 bis C3 ist der erste Untersatz Speicherzellen 112 dadurch mit den ungeraden Wortleitungen WLo bis WL5 gekoppelt, und der zweite Untersatz Speicherzellen 112 ist daher mit den geraden Wortleitungen WLo bis WL5 gekoppelt.
  • In einigen Ausführungsformen umfasst die Speicherschaltung 100 eine andere Anordnung als die in 1A bis 1D dargestellte, sodass ein erster und ein zweiter Untersatz von Speicherzellen 112 in einer bestimmten der Spalten C0 bis C3 mit Gruppierungen von Wortleitungen außer der ungeraden/geraden Gruppierung von Wortleitungen WL0 bis WL5 gekoppelt ist. In einem nichteinschränkenden Beispiel sind ein erster und ein zweiter Untersatz von Speicherzellen 112 mit einer entsprechenden ersten und einer zweiten Gruppe von Wortleitungen WL0 bis WL5 gekoppelt, und jede Gruppe umfasst benachbarte Paare von Wortleitungen WL0 bis WL5, die durch benachbarte Paare von Wortleitungen WL0 bis WL5 getrennt sind, die in der anderen Gruppe enthalten sind, sodass jede Gruppe ungerade und gerade Wortleitungen WL0 bis WL5 umfasst.
  • In der in 1A bis 1D dargestellten Ausführungsform entspricht die Position jeder der 24 Speicherzellen 112 einem Schnittpunkt einer der vier Spalten C0 bis C3 und der sechs Zeilen R0 bis R5, sodass eine bestimmte Speicherzelle 112 durch ihre entsprechende Spalte und Zeile identifiziert werden kann. Z. B. entspricht die Speicherzelle 112 ganz unten rechts der Position C3/Ro.
  • Wortleitungstreiber 120 ist eine elektronische Schaltung, die konfiguriert ist, Wortleitungsspannungen VW0 bis VW5 an entsprechenden Wortleitungen WL0 bis WL5 basierend auf einem oder mehreren Steuersignalen (nicht dargestellt) zu erzeugen, die von Steuerschaltung 140 oder von einer oder mehreren Schaltungen (nicht dargestellt) außerhalb der Speicherschaltung 100 empfangen werden. Wortleitungstreiber 120 ist konfiguriert, jede der Wortleitungsspannungen VWo bis VW5 anzutreiben, generisch bezeichnet als eine Wortleitungsspannung VWx, entweder auf die Referenzspannungsebene, z. B. die Erdungsspannungsebene, oder auf eine oder mehrere andere Spannungsebenen, um die entsprechende Wortleitung WL0 bis WL5 während Lese- und Schreiboperationen zu aktivieren. Während einer Lese- oder Schreiboperation verursacht das Aktivieren einer bestimmten Wortleitung WL0 bis WL5 daher, dass eine oder mehrere Zielspeicherzellen 112, die mit der bestimmten Wortleitung WL0 bis WL5 gekoppelt sind, vollständig gewählt wird, und andere Speicherzellen 112, die mit der bestimmten Wortleitung WL0 bis WL5 gekoppelt sind, teilweise gewählt werden, wie weiter nachfolgend beschrieben.
  • Die Lese-/Schreibe-Schnittstelle 130 ist eine elektronische Schaltung, die konfiguriert ist, Auswahlleitungsspannungen VS0 bis VS3 an entsprechenden Auswahlleitungen SL0 bis SL3 und Bitleitungsspannungen VB0 bis VB4 an entsprechenden Bitleitungen BL0 bis BL4 basierend auf einem oder mehreren Steuersignalen (nicht dargestellt) zu erzeugen, die von Steuerschaltung 140 oder von einer oder mehreren Schaltungen (nicht dargestellt) außerhalb der Speicherschaltung 100 empfangen werden. Die Lese-/Schreibe-Schnittstelle 130 ist konfiguriert, jede der Auswahlleitungsspannungen VS0 bis VS3, generisch bezeichnet als eine Auswahlleitungsspannung VSx, und jede der Bitleitungsspannungen VB0 bis VB4, generisch bezeichnet als eine Bitleitungsspannung BLx, in der Weise anzutreiben, die oben bezüglich Wortleitungsspannungen VWo bis VW5 beschrieben ist, um die entsprechenden Auswahlleitungen SL0 bis SL3 und Bitleitungen BL0 bis BL4 während Lese- und Schreiboperationen zu aktivieren. Während einer Lese- oder Schreiboperation verursacht das Aktivieren einer bestimmten Auswahlleitung SL0 bis SL3 oder Bitleitung BL0 bis BL4 dadurch, dass eine oder mehrere Zielspeicherzellen 112, die mit der bestimmten Auswahlleitung SL0 bis SL3 oder Bitleitung BL0 bis BL4 gekoppelt sind, vollständig gewählt werden, und andere Speicherzellen 112, die mit der bestimmten Auswahlleitung SL0 bis SL3 oder Bitleitung BL0 bis BL4 gekoppelt sind, teilweise gewählt werden, wie weiter nachfolgend beschrieben.
  • Die Lese-/Schreibe-Schnittstelle 130 ist ferner konfiguriert, eine oder mehrere weitere Leseoperationen auszuführen, z. B. eine/n oder mehrere Ströme, Spannungen oder Spannungsdifferenzen zu messen, basierend auf einem oder mehreren Signalen, die auf einer oder einer Kombination von Auswahlleitungen SL0 bis SL3 oder Bitleitungen BL0 bis BL4, empfangen werden, in denen ein Zustand einer gewählten Speicherzelle 112 erkannt wird, wobei der Zustand auf die gespeicherte logisch hohe Ebene oder logisch niedrige Ebene hinweist.
  • Die Steuerschaltung 140 ist eine elektronische Schaltung, die konfiguriert ist, die Operation der Speicherschaltung 100 durch Erzeugen des einen oder der mehreren Steuersignale, die durch Wortleitungstreiber 120 und Lese-/Schreibe-Schnittstelle 130 empfangen wurden, den Ausführungsformen, die nachfolgend beschrieben sind, entsprechend zu steuern. In verschiedenen Ausführungsformen umfasst die Steuerschaltung 140 einen Hardwareprozessor 142 und ein nichttransitorisches computerlesbares Speichermedium 144. Das Speichermedium 144 ist unter anderem mit d. h. Speichern, Computerprogrammcodes, d. h. einem Satz ausführbarer Anweisungen codiert. Die Ausführung der Anweisungen durch Hardwareprozessor 142 stellt (mindestens teilweise) ein Speicherschaltungsoperationstool dar, das einen Abschnitt oder alles von, z. B., das Verfahren 300 wie nachfolgend bezüglich 3 beschrieben, das Verfahren 400 wie nachfolgend bezüglich 4 beschrieben und/oder das Verfahren 500 wie nachfolgend bezüglich 5 beschrieben (nachfolgend die genannten Prozesse und/oder Verfahren).
  • Der Prozessor 142 ist elektrisch an E/A-Schnittstelle, und mit dem computerlesbaren Speichermedium 144 und über einen Bus mit einem Netzwerk gekoppelt (Details nicht dargestellt). Die Netzwerkschnittstelle ist mit einem Netzwerk (nicht dargestellt) verbunden, sodass Prozessor 142 und das computerlesbare Speichermedium 144 in der Lage sind, sich mit externen Elementen über das Netzwerk zu verbinden. Der Prozessor 142 ist konfiguriert, den Computerprogrammcode auszuführen, der in dem computerlesbarem Speichermedium 144 codiert ist, um die Steuerschaltung 140 und die Speicherschaltung 100 zu veranlassen, für die Ausführung eines Abschnitts oder aller der genannten Prozesse und/oder Verfahren verwendbar zu sein. In einer oder mehreren Ausführungsformen ist der Prozessor 142 eine zentrale Prozessoreinheit (CPU), ein Mehrfachprozessor, ein verteiltes Prozessorsystem, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder eine geeignete Verarbeitungseinheit.
  • In einer oder mehr Ausführungsformen ist das computerlesbare Speichermedium 144 ist ein elektronisches, magnetisches, optisches, elektromagnetisches, infrarotes und/oder ein Halbleitersystem (oder ein solcher Apparat oder eine solche Vorrichtung). Beispielsweise umfasst ein computerlesbares Speichermedium 144 einen Halbleiter- oder Solid-State-Speicher, ein Magnetband, eine entfernbare Computerdiskette, einen Direktzugriffsspeicher (RAM), einen statischen RAM (SRAM), einen dynamischen RAM (DRAM), einen Festwertspeicher (ROM), eine steife Magnetscheibe und/oder eine optische Scheibe. In eine oder mehr Ausführungsformen, die optische Scheiben verwendet, umfasst das computerlesbare Speichermedium 704 eine „Compact Disk-Read Only Speicher“ (CD-ROM), eine „Compact Disk-Read/Write“ (CD-R/W) und/oder eine „Digital Video Disc“ (DVD).
  • In einem oder mehreren Ausführungsformen speichert das Speichermedium 144 den Computerprogrammcode, der konfiguriert ist, die Steuerschaltung 140 zu veranlassen, die Steuersignale zu erzeugen, sodass sie zum Ausführen eines Abschnitts oder aller der genannten Prozesse und/oder Verfahren verwendet werden können. In einer oder mehr Ausführungsformen speichert das Speichermedium 144 auch Informationen, die die Ausführung eines Abschnitts oder aller der benannten Prozesse und/oder Verfahren erleichtert. In einer oder mehreren Ausführungsformen speichert das Speichermedium 144 ein oder mehrere Datensätze, z. B. mehrere Datenstrukturen, wie nachfolgend bezüglich der genannten Prozesse und/oder Verfahren beschrieben.
  • Jede Speicherzelle 112 ist konfiguriert, in Reaktion auf den Empfang der Wortleitungsspannung VWx mit einer ersten Gatespannungsebene und den Empfang jeder der Auswahlleitungsspannung VSx und der Bitleitungsspannung VBx mit einer ersten S/D-Spannungsebene an dem entsprechenden S/D-Terminal in einer ersten Schreiboperation auf einen ersten Zustand der logisch hohen Ebene entsprechend programmiert zu werden. Die Speicherzelle 112 ist konfiguriert, in Reaktion auf den Empfang der Wortleitungsspannung VWx mit einer zweiten Gatespannungsebene und den Empfang jeder der Auswahlleitungsspannung VSx und der Bitleitungsspannung VBx mit einer zweiten S/D-Spannungsebene in einer zweiten Schreiboperation auf einen zweiten Zustand der logisch niedrigen Ebene entsprechend programmiert zu werden. In verschiedenen Ausführungsformen weisen die erste und die zweite Gatespannungsebene gegenteilige Polaritäten auf und/oder die erste und die zweite S/D Spannungsebene weisen gegenteilige Polaritäten auf. In verschiedenen Ausführungsformen weisen die erste und die zweite Gatespannungsebene selbe Größen auf und/oder die erste und die zweite S/D Spannungsebene weisen selbe Größen auf.
  • Jede Speicherzelle 112 wird damit konfiguriert, in der ersten und der zweiten Schreiboperation in Reaktion auf die vollständige Auswahl programmiert zu werden, d. h. auf den Empfang jede aus einer Wortleitungsspannung VWx, Auswahlleitungsspannung VSx und Bitleitungsspannung VBx. Die Speicherzelle 112 ist auch konfiguriert, in Reaktion auf vier Nichtprogrammierungsteilauswahlkombinationen in einem vorhersehbaren Zustand (nicht programmiert) zu bleiben und in Reaktion auf eine fünfte Teilauswahlkombination in einen unvorhersehbaren Zustand geschaltet zu werden. Wie nachfolgend beschrieben umfassen in den verschiedenen Ausführungsformen Schreiboperationen, dass jede Speicherzelle 112 entweder vollständig gewählt ist, oder das Empfangen einer der vier Nichtprogrammierungsteilauswahlkombinationen ohne Empfang der fünften Teilauswahlkombination, wodurch das Schalten in einen unvorhersehbaren Zustand vermieden wird.
  • Wie nachfolgend beschrieben entspricht jede der vier Nichtprogrammierungskombinationen der Wortleitungsspannung VWx, Auswahlleitungsspannung VSx und Bitleitungsspannung VBx und der fünften Kombination, in der die bestimmte Speicherzelle 112 in einem unvorhersehbaren Zustand platziert wird, einem Schreibstörereignis, in dem eine oder mehrere Speicherzellen 112 außer der bestimmten Speicherzelle 112 in der ersten oder der zweiten Schreiboperation programmiert ist.
  • In der ersten Nichtprogrammierungskombination empfängt die bestimmte Speicherzelle 112 Wortleitungsspannung VWx, die die erste oder die zweite Gatespannungsebene aufweist, während sie jede der Auswahlleitungsspannung VSx und Bitleitungsspannung VBx, die die Erdungs- oder Referenzspannungsebene aufweist empfängt, an jedem der S/D-Terminals. In der in 1A bis 1D dargestellten Ausführungsform erscheint die erste Nichtprogrammierungskombination, wenn eine Speicherzelle 112 in derselben Zeile R0 bis R5 wie die der bestimmten Speicherzelle 112 vollständig in der ersten oder der zweiten Schreiboperation gewählt wird.
  • Wie in 1B dargestellt ist, veranlasst in einem ersten nicht einschränkenden Beispiel die vollständige Auswahl von Speicherzelle 112 in Position C1/R1 in der ersten oder der zweiten Schreiboperation, dass die Wortleitungsspannung VW1 auf der Wortleitung WL1 die erste oder die zweite Gatespannungsebene aufweist (kollektiv als Vg dargestellt), Auswahlleitungsspannungen VSx außer der Auswahlleitungsspannung VS1 auf der Auswahlleitung SL1 die Erdungsspannungsebene aufweisen (als oV dargestellt), und Bitleitungsspannungen VBx außer der Bitleitungsspannung VB1 auf der Bitleitung BL1 die Erdungsspannungsebene 0V aufweisen, was dazu führt, dass jede der Speicherzellen 112 in den Positionen C0/R1, C2/R1, und C3/R1 die erste Nichtprogrammierungskombination empfängt.
  • In der zweiten Nichtprogrammierungskombination empfängt die bestimmte Speicherzelle 112 jede aus einer Auswahlleitungsspannung VSx und Bitleitungsspannung VBx, die die erste oder die zweite S/D-Spannungsebene aufweisen, am Gate, während sie Wortleitungsspannung VWx empfängt, die die Erdungs- oder Referenzspannungsebene aufweist. In der in 1A bis 1D dargestellten Ausführungsform erscheint die zweite Nichtprogrammierungskombination, wenn eine Speicherzelle 112 in derselben Spalte C0 bis C3 und ein Untersatz von Speicherzellen 112 in der Spalte C0 bis C3 wie die der bestimmten Speicherzelle 112 vollständig in der ersten oder der zweiten Schreiboperation gewählt wird.
  • In dem ersten nichteinschränkenden Beispiel, das in 1B dargestellt ist, veranlassen Auswahlleitungsspannung VS1 auf der Auswahlleitung SL1, die die erste oder die zweite S/D-Spannungsebene (kollektiv als Vsd bezeichnet) aufweist, Bitleitungsspannung VB1 auf der Bitleitung BL1, die die entsprechende erste oder die zweite S/D-Spannungsebene Vsd aufweist, und Wortleitungsspannungen VWx außer der Wortleitungsspannung VW1 auf der Wortleitung WL1, die die Erdungsspannungsebene oV aufweisen, Speicherzellen 112 in den Positionen C1/R3 und C1/R5, die zweite Nichtprogrammierungskombination zu empfangen.
  • In der dritten Nichtprogrammierungskombination empfängt die bestimmte Speicherzelle 112 Auswahlleitungsspannung VSx, die die erste oder die zweite S/D-Spannungsebene aufweist, während sie jede der Bitleitungsspannung VBx und VWx empfängt, die die Erdungs- oder Referenzspannungsebene aufweisen. In der in 1A bis 1D dargestellten Ausführungsform erscheint die dritte Nichtprogrammierungskombination, wenn eine Speicherzelle 112 in derselben Spalte C0 bis C3 und ein anderer Untersatz von Speicherzellen 112 in der Spalte C0 bis C3 wie die der bestimmten Speicherzelle 112 vollständig in der ersten oder der zweiten Schreiboperation gewählt wird.
  • In dem ersten nichteinschränkenden Beispiel, das in 1B dargestellt ist, veranlassen Auswahlleitungsspannung VS1 auf der Auswahlleitung SL1, die eine erste oder eine zweite S/D-Spannungsebene Vsd aufweist, Bitleitungsspannungen VBx außer Bitleitungsspannung VB1 auf der Bitleitung BL1, die die Erdungsebene oV aufweist, und Wortleitungsspannungen VWx außer der Wortleitungsspannung VW1 auf der Wortleitung WL1, die die Erdungsspannungsebene oV aufweisen, Speicherzellen 112 in den Positionen C1/ R0, C1/R2 und C1/R4, die dritte Nichtprogrammierungskombination zu empfangen.
  • In der vierten Nichtprogrammierungskombination empfängt die bestimmte Speicherzelle 112 Bitleitungsspannung VBx, die die erste oder die zweite S/D-Spannungsebene aufweist, während sie die Auswahlleitungsspannung VSx und die Wortleitungsspannung VWx empfängt, die die Erdungs- oder Referenzspannungsebene aufweisen. In der Ausführungsform, die in 1A bis 1D dargestellt ist, tritt die vierte Nichtprogrammierungskombination auf, wenn eine Speicherzelle 112 in einer Spalte C0 bis C3, die zu der der bestimmten Speicherzelle 112 benachbart ist und eine Bitleitung BL1 bis BL3 mit der bestimmten Speicherzelle 112 teilt, vollständig in der ersten oder der zweiten Schreiboperation gewählt wird.
  • In dem ersten nichteinschränkenden Beispiel, das in 1B dargestellt ist, veranlassen Bitleitungsspannung VB1 auf der Bitleitung BL1, die eine erste oder eine zweite S/D-Spannungsebene Vsd aufweist, Auswahlleitungsspannungen VSx außer Auswahlleitungsspannung VS1 auf der Auswahlleitung SL1, die die Erdungsebene 0V aufweist, und Wortleitungsspannungen VWx außer der Wortleitungsspannung VW1 auf der Wortleitung WL1, die die Erdungsspannungsebene 0V aufweisen, Speicherzellen 112 in den Positionen C0/ R0, C0/R2 und C0/R4, die vierte Nichtprogrammierungskombination zu empfangen.
  • In der fünften Kombination ist die bestimmte Speicherzelle 112 in der Lage, in Reaktion auf das Empfangen der Teilprogrammierungskombination der Wortleitungsspannung VWx, die die erste oder die zweite Gatespannungsebene aufweist, und die Bitleitungsspannung, VBx, die die entsprechende eine aus der ersten oder der zweiten S/D-Spannungsebene aufweist, während sie Auswahlleistungsspannung VSx empfängt, die die Erdungs- oder Referenzspannungsebene aufweist, in einem unvorhersehbaren Zustand platziert zu werden.
  • In der Ausführungsform, die in 1A bis 1D dargestellt ist, tritt die fünfte Kombination auf, wenn zwei oder mehr Speicherzellen 112 in einer selben Spalte C0 bis C3 wie die der bestimmten Speicherzelle 112 gleichzeitig programmiert sind, indem sie vollständig in der ersten oder der zweiten Schreiboperation ausgewählt werden, und die zwei oder mehr Speicherzellen 112 mindestens eine Speicherzelle 112 in jedem aus dem ersten und dem zweiten Untersatz von Speicherzellen 112 in derselben Spalte C0 bis C3 umfassen.
  • In einem zweiten nichteinschränkenden Beispiel, das in 1C dargestellt ist, veranlasst das gleichzeitige vollständige Auswählen jeder der Speicherzellen 112 in den Positionen C1/R1 und C1/R2 in der erste oder der zweiten Schreiboperation, dass jede der Wortleitungsspannungen VW1 auf der Wortleitung WL1 und VW2 auf der Wortleitung WL2 die erste oder die zweite Gatespannungsebene Vg aufweisen, jede der Bitleitungsspannungen VB1 auf der Bitleitung BL1 und VB2 auf der Bitleitung BL2 die entsprechende ersten oder die zweite S/D-Spannungsebene Vsd, aufweisen, und die Auswahlleitungsspannungen VSx außer der Auswahlleitungsspannung VS1 auf der Auswahlleitung SL1 die Erdungsspannungsebene 0V aufweisen, wodurch jede der Speicherzellen 112 in den Positionen C0/R2 und C2/R1 veranlasst wird, die fünfte Kombination zu empfangen, wodurch potenziell jede der Speicherzellen 11 in den Positionen C0/R2 und C2/R1 in einen unvorhersehbaren Zustand versetzt wird.
  • Die Speicherschaltung 100 ist konfiguriert, in der Lage zu sein, gleichzeitig zwei oder mehr Speicherzellen 112 durch Ausführen der ersten und der zweiten Schreiboperation auf die zwei oder mehr Speicherzellen 112 in einer selben Spalte C0 bis C3 zu programmieren, wobei jede der zwei oder mehr Speicherzellen 112 in einem selben Untersatz Speicherzellen 112 in derselben Spalte C0 bis C3 umfasst sind. Weil jede der zwei oder mehr Speicherzellen 112 in demselben Untersatz Speicherzellen 112 umfasst sind, vermeiden Speicherzellen 112 außer den zwei oder mehr Speicherzellen 112 das Empfangen der fünften Kombination und werden entweder teilweise durch Empfangen einer der ersten bis vierten Nichtprogrammierungskombinationen ausgewählt oder durch Empfangen einer jeder der Wortleitungsspannung VWx, Auswahlleitungsspannung VSx und Bitleitungsspannung VBx, die die Erdungsspannungsebene aufweisen, abgewählt.
  • In einem dritten nichteinschränkenden Beispiel, das in 1D dargestellt ist, veranlasst das gleichzeitige Programmieren durch vollständige Auswahl jeder der Speicherzellen 112 in den Positionen C1/R1 und C1/R3 in der ersten oder der zweiten Schreiboperation, dass jede der Wortleitungsspannungen VW1 auf der Wortleitung WL1 und VW3 auf der Wortleitung WL3 die erste oder die zweite Gatespannungsebene Vg aufweisen, die Auswahlleitungsspannung VS1 auf der Auswahlleitung SL1 die entsprechende erste oder die zweite S/D-Spannungsebene aufweist, die Bitleitungsspannung VB1 auf der Bitleitung BL1 die entsprechende erste oder die zweite S/D-Spannungsebene Vsd aufweist, und jede Spannung außer den Wortleitungsspannungen VW1 und VW3, der Auswahlleitungsspannung VS1 und der Bitleitungsspannung VB1 die Erdungsspannungsebene aufweist. Gleichzeitiges Programmieren jeder der Speicherzellen 112 in den Positionen C1/R1 C1/R3 in der ersten oder der zweiten Schreiboperation veranlasst damit jede der Speicherzellen 112 in den Positionen C0/R1, C2/R1, C3/R1, C0/R3, C2/R3 und C3/R3, die erste Nichtprogrammierungskombination zu empfängt, die Speicherzelle 112 in Position C1/R5, die zweite Programmierungskombination empfängt, jede der Speicherzellen 112 in den Positionen C1/R0, C1/R2 und C1/R4 die dritte Nichtprogrammierungskombination empfängt und jede der Speicherzellen 112 in den Positionen C0/R0, C0/R2 und C0/R4 die vierte Nichtprogrammierungskombination empfängt. Alle anderen Speicherzellen 112 in Speicherarray 110 empfangen damit jede der Wortleitungsspannung VWx, Auswahlleitungsspannung VSx und Bitleitungsspannung VBx, die die Erdungsspannungsebene 0V aufweisen.
  • 1E und 1F sind Diagramme der Speicherschaltungsbetriebsparameter nach einigen Ausführungsformen, die dem dritten nichteinschränkenden Beispiel der Operation der Speicherschaltung 100 entsprechen, die in 1D dargestellt sind. 1E ist ein Timingdiagramm der ersten Schreiboperation entsprechend, in der die Speicherzellen 112 in den Positionen C1/R1 und C1/R3 gleichzeitig auf den ersten Zustand programmiert sind, der der logisch hohen Ebene entspricht, und 1F ist ein Timingdiagramm, das der zweiten Schreiboperation entspricht, in der die Speicherzellen 112 in den Positionen C1/R1 und C1/R3 gleichzeitig auf den zweiten Zustand programmiert sind, der der logisch niedrigen Ebene entspricht.
  • Wie in 1E gezeigt ist, umfasst die erste Schreiboperation den Übergang jeder aus der Auswahlleitungsspannung VS1 und Bitleitungsspannung VB1 von der Erdungsspannungsebene oV auf die erste S/D-Spannungsebene gleich -Vsd für einen ersten Zeitraum (nicht beschriftet), gefolgt davon, dass jede aus einer Auswahlleitungsspannung VS1 und Bitleitungsspannung VB1 von der ersten S/D-Spannungsebene -Vsd auf die Erdungsspannungsebene oV übergeht. Während des ersten Zeitraums, in dem jede der Auswahlleitungsspannung VS1 und Bitleitungsspannung VB1 die erste S/D-Spannungsebene - Vsd aufweist, geht jede der Wortleitungsspannungen VW1 und VW3 für einen zweiten Zeitraum (nicht beschriftet) von der Erdungsspannungsebene 0V auf die erste Gatespannungsebene gleich +Vg über, gefolgt davon, dass jede der Wortleitungsspannungen VW1 und VW3 von der ersten Gatespannungsebene +Vg auf die Erdungsspannungsebene oV übergehen.
  • Wie in 1F gezeigt ist, umfasst die zweite Schreiboperation den Übergang jeder aus der Auswahlleitungsspannung VS1 und Bitleitungsspannung VB1 von der Erdungsspannungsebene oV auf die zweite S/D-Spannungsebene gleich +Vsd für einen dritten Zeitraum (nicht beschriftet), gefolgt davon, dass jede aus einer Auswahlleitungsspannung VS1 und Bitleitungsspannung VB1 von der zweiten S/D-Spannungsebene +Vsd auf die Erdungsspannungsebene 0V übergeht. Während des dritten Zeitraums, in dem jede der Auswahlleitungsspannung VS1 und Bitleitungsspannung VB1 die zweite S/D-Spannungsebene +Vsd aufweist, geht jede der Wortleitungsspannungen VW1 und VW3 für einen vierten Zeitraum (nicht beschriftet) von der Erdungsspannungsebene 0V auf die zweite Gatespannungsebene gleich -Vg über, gefolgt davon, dass jede der Wortleitungsspannungen VW1 und VW3 von der zweiten Gatespannungsebene -Vg auf die Erdungsspannungsebene oV übergeht.
  • Die Spannungsebenen- und Timingbeziehungen, die in 1E und 1F dargestellt sind, sind nichteinschränkende Beispiele für den Zweck der Illustration. In verschiedenen Ausführungsformen weisen eine oder mehrere der ersten oder der zweiten S/D-Spannungen - Vsd oder +Vsd, die erste oder die zweite Gatespannungsebene +Vg oder -Vg, oder die Erdungsspannungsebene oV relative Werte auf, die von denen aus 1E und 1F abweichen. In verschiedenen Ausführungsformen weisen eine oder mehrere der ersten bis vierten Zeiträume relativ den anderen der ersten bis vierten Zeiträume andere Dauern auf als in 1E und 1F dargestellt ist.
  • Die Operationen, die in 1B bis 1F dargestellt sind, sind nichteinschränkende Beispiele für den Zweck der Illustration. In verschiedenen Ausführungsformen umfassen Programmierungsoperationen das Programmieren einer oder mehrerer Speicherzellen 112 neben denen, die in 1B bis 1E umfasst sind, nach den verschiedenen Ausführungsformen wie nachfolgend beschrieben.
  • Wie in 1B bis 1F illustriert ist, ermöglicht durch Konfiguration zum gleichzeitigen Programmieren mehrerer Zellen in einer einzigen Spalte in der ersten und der zweiten Schreiboperation die Speicherschaltung 100 Spaltenschreibschemas, z. B. nach einem oder beiden der Verfahren 300 oder 400, die nachfolgend beschrieben sind, und Algorithmen, z. B. nach Verfahren 500 wie nachfolgend beschrieben, in denen Daten gleichzeitig auf mehrere Zeilen und Spalten geschrieben werden. Im Vergleich mit Ansätzen, in denen Daten nicht auf mehrere Zellen in einer einzigen Spalte gleichzeitig geschrieben werden, können solche Speicherschaltungen eine erhöhte Schreibbandbreite aufweisen, sodass die allgemeinen Schreibzeiten ohne Verschlimmerung von Schreibstörungsereignissen verringert werden.
  • 2 ist ein Diagramm einer Speicherzelle 200 nach einigen Ausführungsformen. Die Speicherzelle 200, in einigen Ausführungsformen auch als NVM-Zelle 200 oder FRAM-Zelle 200 bezeichnet, ist als eine oder mehrere Instanzen von Speicherzelle 112 verwendbar, die oben bezüglich 1A bis 1F beschrieben sind. Die Speicherzelle 200 umfasst ein Substrat 200B, S/D-Strukturen 200SD, die in Substrat 200B positioniert sind, eine Dielektrikumschicht 200D, die über dem Substrat 200B liegt, und eine Gateelektrode 200G, die über der Dielektrikumschicht 200D und dem Substrat 200B liegt.
  • Die Gateelektrode 200G entspricht dem Gate der Speicherzelle 112, ist mit der Wortleitung WLx gekoppelt, dadurch konfiguriert, Wortleitungsspannung VWx zu empfangen; eine erste S/D-Struktur 200SD entspricht dem ersten S/D-Terminal von Speicherzelle 112, ist mit der Auswahlleitung SLx gekoppelt und ist dadurch konfiguriert, die Auswahlleitungsspannung VSx zu empfangen; und eine zweite S/D-Struktur 200SD entspricht dem zweiten S/D-Terminal von Speicherzelle 112, ist mit der Bitleitung BLx gekoppelt und ist dadurch konfiguriert, Bitleitungsspannung VBx zu empfangen, jeweils oben bezüglich 1A bis 1F beschrieben.
  • Die Dielektrikumschicht 200D umfasst eine oder mehrere Dielektrika, die konfiguriert sind, elektrisch Gateelektrode 200G von Substrat 200B und S/D-Strukturen 200SD zu isolieren. Die eine oder mehreren Dielektrika umfassen mindestens ein ferroelektrisches Material, z. B. Bleizirkonattitanat (PZT), das in der Lage ist, in Reaktion auf die Wortleitungsspannung VWx geändert zu werden, die an Gateelektrode 200G empfangen wird, die Auswahlleitungsspannung VSx, die an der ersten S/D-Struktur 200SD empfangen wird, und die Bitleitungsspannung VBx, die an der zweiten S/D-Struktur 200SD empfangen wird. In einigen Ausführungsformen ist das mindestens eine ferroelektrische Material in der Lage, basierend auf Dipolen geändert zu werden, die in Reaktion auf die empfangenen Spannungen ausgerichtet sind, sodass eine erste Dipolausrichtung Speicherzelle 200 entspricht, die auf eine logisch hohe Ebene programmiert ist, und eine zweite Dipolausrichtung Speicherzelle 200 entspricht, die auf die logisch niedrige Ebene programmiert ist.
  • Durch Einschließen von Speicherzelle 200 als eine oder mehrere Instanzen von Speicherzelle 112, ist Speicherschaltung 100 in der Lage, die oben beschriebenen Vorteile umzusetzen.
  • FIG: 3 ist ein Ablaufdiagramm von Verfahren 300 zum Schreiben von Daten auf ein Speicherarray nach einigen Ausführungsformen. Verfahren 300 kann mit einer Speicherschaltung verwendet werden, z. B. der oben bezüglich 1A bis 1F beschriebenen Speicherschaltung 100. Die Sequenz, in der die Operationen von Verfahren 300 in 3 dargestellt sind, dient nur Illustrationszwecken; die Operationen von Verfahren 300 sind in der Lage, gleichzeitig oder in Reihenfolgen ausgeführt zu werden, die sich von den in 3 dargestellten unterscheiden.
  • In einigen Ausführungsformen werden Operationen neben denen, die in 3 dargestellt sind, vor, zwischen, während und/oder nach den Operationen ausgeführt, die in 3 dargestellt sind. In einigen Ausführungsformen sind die Operationen von Verfahren 300 ein Untersatz eines Verfahrens des Betriebs eines IC, z. B. eines Prozessors, eines Logikspeichers, oder einer Signalverarbeitungsschaltung oder dergleichen. In verschiedenen Ausführungsformen sind eine oder mehrere Operationen von Verfahren 300 ein Untersatzverfahren 400 oder 500 wie nachfolgend bezüglich 4 und 5 beschrieben.
  • In Operation 310 ist jede aus einer Auswahlleitung und einer Bitleitung einer Spalte von Speicherzellen gleichzeitig aktiviert. Die Spalte der Speicherzellen umfasst eine Auswahlleitung und eine erste und eine zweite Bitleitung, und das gleichzeitige Aktivieren jeder der Auswahlleitung und der Bitleitung umfasst das Aktivieren jeder der Auswahlleitung und der ersten Bitleitung, die mit einem ersten Untersatz der Speicherzellen gekoppelt ist, wobei ein zweiter Untersatz der Speicherzellen mit der Auswahlleitung und der zweiten Bitleitung gekoppelt ist.
  • In einigen Ausführungsformen ist eines aus dem ersten oder dem zweiten Untersatz von Speicherzellen in geraden Zeilen von Speicherzellen des Speicherarrays positioniert, und der andere aus dem ersten oder dem zweiten Untersatz von Speicherzellen ist in ungeraden Zeilen von Speicherzellen des Speicherarrays positioniert.
  • In einigen Ausführungsformen umfasst das gleichzeitige Aktivieren jeder der Auswahlleitung und der Bitleitung der Spalte von Speicherzellen das gleichzeitige Aktivieren einer Auswahlleitung SL0 bis SL4 und einer entsprechenden der Bitleitungen BL0 bis BL3 oder BL1 bis BL4 einer entsprechenden Spalte C0 bis C3 von Speicherarray 110 wie oben bezüglich Speicherschaltung 100 und 1A bis 1F beschrieben.
  • Das gleichzeitige Aktivieren jeder der Auswahlleitung und der Bitleitung der Spalte von Speicherzellen umfasst, dass die Speicherzellen Dreiterminalspeicherzellen sind, z. B. die oben bezüglich 1A bis 1F beschriebenen Speicherzellen 112. In einigen Ausführungsformen sind die Speicherzellen NVM-Zellen, z. B. FRAM-Zellen. In einigen Ausführungsformen sind die oben Speicherzellen 200 die oben bezüglich 2 beschriebenen Speicherzellen 112.
  • In einigen Ausführungsformen umfasst das gleichzeitige Aktivieren jeder der Auswahlleitung und der Bitleitung das Treiben jeder der Auswahlleitung und der Bitleitung auf eine S/D-Spannungsebene, die eine erste Polarität aufweist. In einigen Ausführungsformen umfasst das gleichzeitige Aktivieren jeder der Auswahlleitung und der Bitleitung das Treiben der zweiten Bitleitung auf eine Referenzspannungsebene, z. B. eine Erdungsspannungsebene.
  • In verschiedenen Ausführungsformen ist das gleichzeitige Aktivieren jeder der Auswahlleitung und der Bitleitung Teil des Programmierens des ersten Untersatzes Speicherzellen auf eine logisch hohe Ebene in einer ersten Schreiboperation, oder Teil des Programmierens des ersten Untersatzes Speicherzellen auf eine logisch niedrige Ebene in einer zweiten Schreiboperation.
  • In einigen Ausführungsformen ist die Spalte eine erste Spalte von mehreren Spalten von Speicherzellen, und das gleichzeitige Aktivieren jeder der Auswahlleitung und der Bitleitung der Spalte von Speicherzellen umfasst das gleichzeitige Aktivieren von Auswahlleitungen und Bitleitungen mehrerer Spalten der mehreren Spalten.
  • In Operation 320 wird in einem Zeitraum, in dem die Auswahlleitung und Bitleitung gleichzeitig aktiviert werden, eine erste Mehrzahl von Wortleitungen aktiviert, wobei jede Wortleitung der ersten Mehrzahl von Wortleitungen mit einer Speicherzelle der Spalte von Speicherzellen gekoppelt ist. Aktivieren der ersten Mehrzahl von Wortleitungen umfasst das Aktivieren der ersten Mehrzahl von Wortleitungen, die an den ersten Untersatz Speicherzellen gekoppelt sind, wobei eine zweite Mehrzahl von Wortleitungen mit dem zweiten Untersatz Speicherzellen gekoppelt sind.
  • In verschiedenen Ausführungsformen umfasst das Aktivieren der ersten Mehrzahl von Wortleitungen das Aktivieren der ersten Mehrzahl von Wortleitungen entweder einigen oder allen der ungeraden Zeilen der ersten Spalte von Speicherzellen oder einigen oder allen der geraden Zeilen der ersten Spalte von Speicherzellen entsprechend.
  • In einigen Ausführungsformen umfasst das Aktivieren der ersten Mehrzahl von Wortleitungen das Aktivieren von zwei oder mehr der Wortleitungen WLo bis WL5 wie oben bezüglich Speicherschaltung 100 und 1A bis 1F beschrieben.
  • In einigen Ausführungsformen umfasst das Aktivieren der ersten Mehrzahl von Wortleitungen das Treiben jeder Wortleitung der ersten Mehrzahl von Wortleitungen auf eine Gatespannungsebene, die eine zweite Polarität aufweist, die der ersten Polarität entgegengesetzt ist. In einigen Ausführungsformen umfasst das Aktivieren der ersten Mehrzahl von Wortleitungen das Treiben jeder Wortleitung der ersten Mehrzahl von Wortleitungen auf die Gatespannungsebene, die eine selbe Größe aufweist wie die S/D-Spannungsebene.
  • In einigen Ausführungsformen umfasst das Aktivieren der Mehrzahl von Wortleitungen das Treiben jeder Wortleitung der zweiten Mehrzahl von Wortleitungen auf eine Referenzspannungsebene.
  • In verschiedenen Ausführungsformen ist das Aktivieren der ersten Mehrzahl von Wortleitungen Teil des Programmierens des ersten Untersatzes Speicherzellen auf die logisch hohe Ebene in der ersten Schreiboperation, oder Teil des Programmierens des ersten Untersatzes Speicherzellen auf die logisch niedrige Ebene in der zweiten Schreiboperation.
  • In einigen Ausführungsformen ist die Spalte eine erste Spalte von mehreren Spalten von Speicherzellen, und das Aktivieren der ersten Mehrzahl von Wortleitungen umfasst, dass jede Wortleitung der ersten Mehrzahl von Wortleitungen mit einer Speicherzelle jeder Spalte der mehreren Spalten gekoppelt ist.
  • Durch Ausführen einiger oder aller der Operationen von Verfahren 300 sind mehrere Zellen in einer einzigen Spalte gleichzeitig in Schreiboperationen programmiert, wodurch die Vorteile umgesetzt werden, die oben bezüglich Speicherschaltung 100 geklärt werden.
  • FIG: 4 ist ein Ablaufdiagramm eines Verfahrens 400 zum Schreiben von Daten auf ein Speicherarray nach einigen Ausführungsformen. Verfahren 400 kann mit einer Speicherschaltung verwendet werden, z. B. der Speicherschaltung 100, die oben bezüglich 1A bis 1F beschrieben ist.
  • Die Sequenz, in der die Operationen von Verfahren 400 in 4 dargestellt sind, dient nur Illustrationszwecken; die Operationen von Verfahren 400 sind in der Lage, in Reihenfolgen ausgeführt zu werden, die sich von den in 4 dargestellten unterscheiden. In einigen Ausführungsformen werden Operationen neben denen, die in 4 dargestellt sind, vor, zwischen, während und/oder nach den Operationen ausgeführt, die in 4 dargestellt sind. In einigen Ausführungsformen sind die Operationen von Verfahren 400 ein Untersatz eines Verfahrens des Betriebs eines IC, z. B. eines Prozessors, eines Logikspeichers, oder einer Signalverarbeitungsschaltung oder dergleichen. In einigen Ausführungsformen sind die Operationen von Verfahren 500 ein Untersatz eines Verfahrens des Ausführens eines Speicherarraytests.
  • Nach verschiedenen Ausführungsformen umfasst das Speicherarray Zeilen und Spalten von Speicherzellen, und das Schreiben von Daten auf die Speicherarray kann durch Programmieren von Speicherzellen nach Zeile oder nach Spalte ausgeführt werden. Das Programmieren einer bestimmten Zeile umfasst das sequenzielle Ausführen der ersten und der zweiten Schreiboperation je einmal, sodass insgesamt zwei Untersätze Speicherzellen auf die hohe oder die niedrige Ebene programmiert wird. Das Programmieren einer bestimmten Spalte umfasst das sequenzielle Ausführen der ersten und der zweiten Schreiboperation je zweimal, einmal auf jeden von zwei Untersätzen, die oben 1A bis 3 betreffend beschrieben sind, sodass insgesamt vier Untersätze Speicherzellen auf die hohe oder die niedrige Ebene programmiert wird. Dementsprechend verlangt Fällen, in denen eine Anzahl Zeilen, die in einer Programmieroperation programmiert werden, größer als zweimal eine Anzahl von Spalten ist, die in der Programmierungsoperation programmiert werden, das Programmieren der Speicherzellen nach Spalte das Ausführen von weniger Schreiboperationen als verlangt sind, um die Speicherzellen nach Zeile zu programmieren. In solchen Fällen ist das Programmieren der Speicherzellen nach Spalte dadurch effizienter als das Programmieren nach Zeile.
  • In Operation 410 wird in einigen Ausführungsformen eine Anzahl von Zeilen eines Speicherarrays, die in einer Programmierungsoperation programmiert werden, als mehr als zweimal eine Anzahl von Spalten des Speicherarrays bestimmt, die in der Programmierungsoperation programmiert werden. In einigen Ausführungsformen umfasst die Programmierungsoperation eine Gesamtheit des Speicherarrays, und das Bestimmen, dass die Anzahl Zeilen größer als zweimal die Anzahl Spalten ist, umfasst das Bestimmen, dass eine Gesamtanzahl Zeilen in dem Speicherarray größer als zweimal eine Gesamtanzahl von Spalten in dem Speicherarray sind. In einigen Ausführungsformen ist das Bestimmen, dass die Anzahl Zeilen größer als zweimal die Anzahl Spalten ist, Teil des Konfigurierens einer Speicherschaltung, z. B. Speicherschaltung 100, wie oben bezüglich 1A bis 1F beschrieben ist.
  • In einigen Ausführungsformen umfasst die Programmierungsoperation einen Abschnitt des Speicherarrays, z. B. eine teilweise Schreiboperation, und das Bestimmen, dass die Anzahl Zeilen größer als zweimal die Anzahl Spalten ist, umfasst das Bestimmen, dass ein Untersatz der Gesamtanzahl Zeilen in dem Speicherarray größer als zweimal ein Untersatz der Gesamtanzahl von Spalten in dem Speicherarray sind.
  • In einigen Ausführungsformen umfasst das Bestimmen, dass die Anzahl Zeilen größer als zweimal die Anzahl Spalten ist, das bestimmen, dass ein Untersatz oder die Gesamtanzahl von Zeilen R0 bis R5 größer als zweimal ein Untersatz oder die Gesamtanzahl von Spalten C0 bis C3 ist, wie oben bezüglich Speicherschaltung 100 und 1A bis 1F beschrieben.
  • In Operation 420 sind ein erster Untersatz Speicherzellen in einer ersten Spalte des Speicherarrays gleichzeitig auf eine erste Logikebene programmiert, indem eine erste Auswahlleitung der ersten Spalte und eine erste Bitleitung der ersten Spalte programmiert werden. Gleichzeitig umfasst das Programmieren des ersten Untersatzes Speicherzellen in der ersten Spalte des Speicherarrays das Ausführen der Operationen 310 und 320 von Verfahren 300, das oben bezüglich 3 beschrieben ist.
  • In verschiedenen Ausführungsformen umfasst das Programmieren einer Speicherzelle, z. B. des ersten Untersatzes Speicherzellen, auf die erste logische Ebene, dass die erste logische Ebene die logisch hohe Ebene ist und eine zweite logische Ebene die logisch niedrige Ebene ist, oder umfasst, dass die erste logische Ebene die logisch niedrige Ebene ist und die zweite logische Ebene die logisch hohe Ebene ist.
  • In einigen Ausführungsformen umfasst das Aktivieren der ersten Auswahlleitung der ersten Spalte und der ersten Bitleitung der ersten Spalte das gleichzeitige Aktivieren einer Auswahlleitung SL0 bis SL4 und einer entsprechenden der Bitleitungen BL0 bis BL3 oder BL1 bis BL4 einer entsprechenden Spalte C0 bis C3 von Speicherarray 110 wie oben bezüglich Speicherschaltung 100 und 1A bis 1F beschrieben.
  • In einigen Ausführungsformen umfasst das gleichzeitige Programmieren des ersten Untersatzes Speicherzellen auf die erste logische Ebene durch Aktivieren der ersten Auswahlleitung und der ersten Bitleitung das Treiben der ersten Auswahlleitung und der ersten Bitleitung auf eine erste S/D-Spannungsebene, die eine erste Polarität aufweist. In einigen Ausführungsformen umfasst das gleichzeitige Programmieren des ersten Untersatzes Speicherzellen auf die erste logische Ebene das Treiben eines ersten Untersatzes Wortleitungen auf eine erste Gatespannungsebene, die eine zweite Polarität aufweist.
  • In Operation 430 werden in einigen Ausführungsformen ein zweiter Untersatz Speicherzellen in der ersten Spalte gleichzeitig auf die erste logische Ebene programmiert, indem die erste Auswahlleitung und eine zweite Bitleitung der ersten Spalte aktiviert wird. Gleichzeitig umfasst das Programmieren des zweiten Untersatzes Speicherzellen in der ersten Spalte des Speicherarrays das Ausführen der Operationen 310 und 320 von Verfahren 300, das oben bezüglich 3 beschrieben ist.
  • In einigen Ausführungsformen umfasst das Aktivieren der ersten Auswahlleitung der ersten Spalte und der zweiten Bitleitung der ersten Spalte das gleichzeitige Aktivieren einer Auswahlleitung SL0 bis SL4 und einer entsprechenden der Bitleitungen BL0 bis BL3 oder BL1 bis BL4 einer entsprechenden Spalte C0 bis C3 von Speicherarray 110 wie oben bezüglich Speicherschaltung 100 und 1A bis 1F beschrieben.
  • In einigen Ausführungsformen umfasst das gleichzeitige Programmieren des zweiten Untersatzes Speicherzellen auf die erste logische Ebene durch Aktivieren der ersten Auswahlleitung und der zweiten Bitleitung das Treiben der ersten Auswahlleitung und der zweiten Bitleitung auf die erste S/D-Spannungsebene, die die erste Polarität aufweist. In einigen Ausführungsformen umfasst das gleichzeitige Programmieren des zweiten Untersatzes Speicherzellen auf die erste logische Ebene das Treiben eines zweiten Untersatzes Wortleitungen auf die erste Gatespannungsebene, die die zweite Polarität aufweist.
  • In Operation 440 werden in einigen Ausführungsformen ein dritter Untersatz Speicherzellen in der ersten Spalte gleichzeitig auf die zweite logische Ebene programmiert, indem die zweite Auswahlleitung und die erste Bitleitung aktiviert wird. Gleichzeitig umfasst das Programmieren des dritten Untersatzes Speicherzellen in der ersten Spalte des Speicherarrays das Ausführen der Operationen 310 und 320 von Verfahren 300, das oben bezüglich 3 beschrieben ist.
  • In einigen Ausführungsformen umfasst das Aktivieren der ersten Auswahlleitung der ersten Spalte und der ersten Bitleitung der ersten Spalte das gleichzeitige Aktivieren einer Auswahlleitung SL0 bis SL4 und einer entsprechenden der Bitleitungen BL0 bis BL3 oder BL1 bis BL4 einer entsprechenden Spalte C0 bis C3 von Speicherarray 110 wie oben bezüglich Speicherschaltung 100 und 1A bis 1F beschrieben.
  • In einigen Ausführungsformen umfasst das gleichzeitige Programmieren des dritten Untersatzes Speicherzellen auf die zweite logische Ebene durch Aktivieren der ersten Auswahlleitung und der ersten Bitleitung das Treiben der ersten Auswahlleitung und der ersten Bitleitung auf eine zweite S/D-Spannungsebene, die die zweite Polarität aufweist. In einigen Ausführungsformen umfasst das gleichzeitige Programmieren des dritten Untersatzes Speicherzellen auf die zweite logische Ebene das Treiben eines dritten Untersatzes Wortleitungen auf eine zweite Gatespannungsebene, die die erste Polarität aufweist.
  • In Operation 450 werden in einigen Ausführungsformen ein vierter Untersatz Speicherzellen in der ersten Spalte gleichzeitig auf die zweite logische Ebene programmiert, indem die zweite Auswahlleitung und die zweite Bitleitung aktiviert wird. Gleichzeitig umfasst das Programmieren des vierten Untersatzes Speicherzellen in der ersten Spalte des Speicherarrays das Ausführen der Operationen 310 und 320 von Verfahren 300, das oben bezüglich 3 beschrieben.
  • In einigen Ausführungsformen umfasst das Aktivieren der ersten Auswahlleitung der ersten Spalte und der zweiten Bitleitung der ersten Spalte das gleichzeitige Aktivieren einer Auswahlleitung SL0 bis SL4 und einer entsprechenden der Bitleitungen BL0 bis BL3 oder BL1 bis BL4 einer entsprechenden Spalte C0 bis C3 von Speicherarray 110 wie oben bezüglich Speicherschaltung 100 und 1A bis 1F beschrieben.
  • In einigen Ausführungsformen umfasst das gleichzeitige Programmieren des vierten Untersatzes Speicherzellen auf die zweite logische Ebene durch Aktivieren der ersten Auswahlleitung und der zweiten Bitleitung das Treiben der ersten Auswahlleitung und der zweiten Bitleitung auf die zweite S/D-Spannungsebene, die die zweite Polarität aufweist. In einigen Ausführungsformen umfasst das gleichzeitige Programmieren des vierten Untersatzes Speicherzellen auf die zweite logische Ebene das Treiben eines vierten Untersatzes Wortleitungen auf die zweite Gatespannungsebene, die die erste Polarität aufweist.
  • Operationen 420 bis 450 werden nacheinander in einer beliebigen Reihenfolge ausgeführt, wodurch in einigen Ausführungsformen jede Speicherzelle in der ersten Spalte auf eine der logisch hohen oder niedrigen Ebenen programmiert wird oder in einigen Ausführungsformen ein Abschnitt der Speicherzellen in der ersten Spalte auf eine der logisch hohen oder logisch niedrigen Ebene programmiert wird, wobei der Abschnitt der Programmierungsoperation entspricht.
  • In Operation 460 ist in einigen Ausführungsformen jeder aus einem fünften, einem sechsten, einem siebten und einem achten Untersatz Speicherzellen in einer zweiten Spalte des Speicherarrays gleichzeitig programmiert. Das gleichzeitige Programmieren jedes aus dem fünften, dem sechsten, dem siebten und dem achten Untersatz von Speicherzellen in der zweiten Spalte des Speicherarrays umfasst das gleichzeitige Programmieren eines fünften Untersatzes Speicherzellen in einer zweiten Spalte des Speicherarrays auf die erste logische Ebene durch Aktivieren einer zweiten Auswahlleitung der zweiten Spalte und einer dritten Bitleitung der zweiten Spalte, das gleichzeitige Programmieren eines sechsten Untersatzes Speicherzellen in der zweiten Spalte auf die erste logische Ebene durch Aktivieren der zweiten Auswahlleitung und einer vierten Bitleitung der zweiten Spalte, das gleichzeitige Programmieren eines siebten Untersatzes Speicherzellen in der zweiten Spalte auf die zweite logische Ebene durch Aktivieren der zweiten Auswahlleitung und der dritten Bitleitung, und das gleichzeitige Programmieren eines achten Untersatzes Speicherzellen in der zweiten Spalte auf die zweite logische Ebene durch Aktivieren der zweiten Auswahlleitung und der vierten Bitleitung.
  • Jedes aus dem gleichzeitigen Programmieren des fünften bis achten Untersatzes von Speicherzellen in der zweiten Spalte des Speicherarrays umfasst das Ausführen von Operationen 310 und 320 von Verfahren 300 wie hierin bezüglich 3 beschrieben, sodass die Speicherzellen der zweiten Spalte des Speicherarrays in der Weise programmiert sind, die oben bezüglich Operationen 420 bis 450 beschrieben ist.
  • In Operation 470 wird in einigen Ausführungsformen Operation 460 für alle Spalten des Speicherarrays wiederholt, das in der Programmierungsoperation umfasst ist. Durch Wiederholung von Operation 460 für alle Spalten ist jede Speicherzelle in dem Speicherarray, die in der Programmierungsoperation umfasst ist, d. h. ein Abschnitt oder alle der Speicherzellen in dem Speicherarray, auf eine der logisch hohen oder niedrigen Ebenen programmiert.
  • In einigen Ausführungsformen umfasst das Speicherarray mehrere Schichten von Spalten und Zeilen, und die das Wiederholen von Operation 460 umfasst das Wiederholen von Operation 460 auf jeder Schicht der mehreren Schichten, die in der Programmierungsoperation umfasst sind.
  • Durch Ausführen einiger oder aller der Operationen von Verfahren 400 sind mehrere Zellen in einem Abschnitt oder allen der Spalten eines Speicherarrays gleichzeitig in einer ersten und einer zweiten Schreiboperation programmiert, wodurch die Vorteile umgesetzt werden, die oben bezüglich Speicherschaltung 100 geklärt werden. In Fällen, in denen die Anzahl Zeilen in dem Speicherarray, die in einer Programmierungsoperation programmiert wird, größer als zweimal die Anzahl Spalten ist, die in der Programmierungsoperation programmiert wird, führt die Ausführung von Verfahren 400 zu weniger Programmieroperationen als Ansätze, in denen mehrere Zellen in einer Spalte nicht gleichzeitig programmiert sind, wodurch die Gesamtprogrammierzeit verringert wird.
  • FIG: 5 ist ein Ablaufdiagramm von Verfahren 500 zum Schreiben von Daten auf ein Speicherarray nach einigen Ausführungsformen. Verfahren 500 kann mit einer Speicherschaltung verwendet werden, z. B. der Speicherschaltung 100, die oben bezüglich 1A bis 1F beschrieben ist.
  • Die Sequenz, in der die Operationen von Verfahren 500 in 5 dargestellt sind, dient nur Illustrationszwecken; die Operationen von Verfahren 500 sind in der Lage, gleichzeitig oder in Reihenfolgen ausgeführt zu werden, die sich von den in 5 dargestellten unterscheiden. In einigen Ausführungsformen werden Operationen neben denen, die in 5 dargestellt sind, vor, zwischen, während und/oder nach den Operationen ausgeführt, die in 5 dargestellt sind. In einigen Ausführungsformen sind die Operationen von Verfahren 500 ein Untersatz eines Verfahrens des Betriebs eines IC, z. B. eines Prozessors, eines Logikspeichers, oder einer Signalverarbeitungsschaltung oder dergleichen. In einigen Ausführungsformen sind die Operationen von Verfahren 500 ein Untersatz eines Verfahrens des Ausführens eines Speicherarraytests.
  • 6A bis 6E sind Diagramme eines Speicherarrays 600, 7A bis 7H sind Diagramme eines Speicherarrays 700, und 8A und 8B sind Diagramme eines Speicherarrays 800 nach einigen Ausführungsformen. Jedes der Speicherarrays 600, 700, und 800 kann als Speicherarray 110, das oben bezüglich Speicherschaltung 100 und 1A bis 1F beschrieben ist, in einer Ausführungsform verwendet werden, die acht Spalten (nicht beschriftet) und sechs Zeilen (nicht beschriftet) umfasst.
  • 6A bis 6E, 7A bis 7H, 8A und 8B zeigen nicht einschränkende Beispiele, die den Operationen von Verfahren 500 wie nachfolgend beschrieben entsprechen. In 6A bis 6E, 7A bis 7H, 8A und 8B ist die logisch hohe Ebene als ein „1“ dargestellt, und die logisch niedrige Ebene ist als eine „o“ dargestellt.
  • Durch Ausführen einiger oder aller der Operationen wie nachfolgend beschrieben umfasst Verfahren 500 das Ausführen eines Algorithmus, in dem mehrere Zellen in einer einzigen Spalte gleichzeitig in einer Schreiboperation basierend auf identifizierenden Untersätzen von Speicherzellen programmiert werden, die passende Datenstrukturen aufweisen, und das gleichzeitige Programmieren der identifizierten Untersätze von Speicherzellen in der Programmierungsoperation. Die passenden Datenstrukturen werden durch Zugriff auf eine Speichervorrichtung, z. B. Speichermedium 144 wie oben bezüglich 1A bis 1D beschrieben, identifiziert, konfiguriert zum Speichern mehrerer Datenstrukturen, die in der Programmierungsoperation umfasst sind.
  • In Operation 505 werden in einigen Ausführungsformen die mehreren Datenstrukturen an der Speichervorrichtung empfangen, z. B. Speichermedium 144 wie oben bezüglich 1A bis 1D beschrieben. In verschiedenen Ausführungsformen umfasst das Empfangen der mehreren Datenstrukturen das Empfangen der Zeilen und Spalten von hohen und niedrigen logischen Ebenen, die in einer aus 6E, 7H oder 8B dargestellt sind.
  • In Operation 510 sind in einigen Ausführungsformen die mehreren Datenstrukturen in einer Speichervorrichtung gespeichert. In verschiedenen Ausführungsformen umfasst das Speichern der mehreren Datenstrukturen in der Speichervorrichtung umfasst das Speichern der mehreren Datenstrukturen in der Speichervorrichtung, die in einer Speicherschaltung umfasst ist, einschließlich des Speicherarrays oder in einer Schaltung, die sich außerhalb der Speicherschaltung befindet, die das Speicherarray umfasst. In einigen Ausführungsformen umfasst das Speichern der mehreren Datenstrukturen in der Speichervorrichtung das Speichern der mehreren Datenstrukturen in Speichermedium 144 wie oben bezüglich Speicherschaltung 100 und 1A bis 1F beschrieben.
  • Die mehreren Datenstrukturen entsprechen Daten, die konfiguriert sind, um in der Programmierungsoperation auf einen Abschnitt oder alle der Speicherarrays geschrieben zu werden. Die mehreren Datenstrukturen entsprechen einem Array, z. B. einer Gesamtheit des Speicherarrays, sodass jede Datenstruktur der mehreren Datenstrukturen einer Spalte oder einer Zeile des Arrays entspricht. In verschiedenen Ausführungsformen ist die Entsprechung jeder Datenstruktur der einen aus einer Spalte oder einer Zeile vorgegeben oder als Teil des Abrufens einer oder mehrerer Datenstrukturen von der Speichervorrichtung bestimmbar.
  • Die Speichervorrichtung ist konfiguriert, Zugriffszeiten aufzuweisen, die wesentlich schneller sind als die, die in der Programmierungsoperation umfasst sind, sodass der Zugriff auf die mehreren Datenstrukturen sich nicht wesentlich auf die Gesamtlänge der Programmierungsoperation auswirkt. In einigen Ausführungsformen umfasst die Speichervorrichtung eine SRAM- oder DRAM-Konfiguration.
  • In Operation 520 wird eine erste Datenstruktur einem ersten Untersatz Speicherzellen entsprechend identifiziert, der in einer ersten Leitung angeordnet ist, die sich in einer ersten Arrayabmessung erstreckt und sich an einer ersten Position entlang einer zweiten Arrayabmessung befindet. Das Identifizieren der ersten Datenstruktur umfasst das Identifizieren einer Struktur von logisch hohen Bits, die sich in der ersten Leitung erstrecken, oder einer Struktur von logisch niedrigen ist, die sich in der ersten Leitung erstrecken.
  • In einigen Ausführungsformen entspricht die erste Leitung einer ersten Spalte von Speicherzellen, die sich z. B. vertikal erstreckt, die erste Position entspricht einer ersten Position innerhalb einer Zeile von Speicherzellen, die sich z. B. horizontal erstreckt, und die erste Datenstruktur entspricht einem ersten Untersatz Speicherzellen in der ersten Spalte, z. B. dem ersten Untersatz Speicherzellen 112, der auf eine erste Bitleitung BLo bis BL4 einer entsprechenden Spalte C0 bis C3 gekoppelt ist, wie oben bezüglich 1A bis 1F beschrieben ist.
  • In einigen Ausführungsformen entspricht die erste Zeile entspricht einer ersten Zeile von Speicherzellen, die erste Position entspricht einer ersten Position innerhalb einer Spalte von Speicherzellen, und die erste Datenstruktur entspricht einem Untersatz Speicherzellen in einer Wortleitung einer ersten Mehrzahl Wortleitungen, z. B. ungeraden Wortleitungen WL1, WL3 und WL5 oder geraden Wortleitungen WL0, WL2 und WL4, die mit ersten Untersätzen von Speicherzellen 112 von jeder der Spalten C0 bis C3 gekoppelt sind, die oben bezüglich 1A bis 1F beschrieben sind.
  • In einigen Ausführungsformen entspricht die erste Zeile der obersten Zeile, die in 6A bis 6E dargestellt ist, und das Identifizieren der ersten Datenstruktur umfasst das Identifizieren der entsprechenden Struktur niedriger logischer Ebenen, die in 6A dargestellt ist, oder der entsprechenden Struktur hoher logischer Ebenen, die in 6C dargestellt ist. In einigen Ausführungsformen entspricht die erste Zeile der obersten oder dritten Zeile, die in 7A bis 7H dargestellt ist, und das Identifizieren der ersten Datenstruktur umfasst das Identifizieren der entsprechenden Struktur niedriger logischer Ebenen, die in 7A oder 7B dargestellt ist. In einigen Ausführungsformen entspricht die erste Zeile der linkten Spalte, die in 8A und 8B dargestellt ist, und das Identifizieren der ersten Datenstruktur umfasst das Identifizieren der entsprechenden Struktur niedriger logischer Ebenen, die in 8A dargestellt ist.
  • In einigen Ausführungsformen basiert das Identifizieren der ersten Datenstruktur basierend auf der ersten Zeile einer der ersten Spalte oder der ersten Zeile entsprechend auf einer vorbestimmten Assoziation der Datenstrukturen mit entweder Spalten oder Zeilen. In einigen Ausführungsformen umfasst das Identifizieren der ersten Datenstruktur basierend auf der ersten Zeile einer der ersten Spalte oder der ersten Zeile das Auswählen des Spalten- oder Zeilenentsprechungstyps basierend auf der Bewertung der mehreren Datenstrukturen.
  • In einigen Ausführungsformen umfasst das Bewerten der mehreren Datenstrukturen das Vergleichen von Anzahlen von Programmieroperationen basierend jedem Entsprechungstyp. In einigen Ausführungsformen umfasst das Bewerten der mehreren Datenstrukturen das Vergleichen von Zahlen von Spalten und Zeilen, z. B. das Bestimmen, dass eine Anzahl von Zeilen des Speicherarrays, die in einer Programmierungsoperation programmiert sind, größer ist als zweimal die Anzahl Spalten des Speicherarrays, die in der Programmierungsoperation programmiert sind.
  • In einigen Ausführungsformen umfasst das Identifizieren der ersten Datenstruktur dem ersten Untersatz Speicherzellen entsprechend den Zugriff auf die Speichervorrichtung, z. B. Speichermedium 144, wie nachfolgend bezüglich 1A bis 1D beschrieben.
  • In Operation 530 wird eine zweiter Untersatz von Speicherzellen der ersten Datenstruktur entsprechend identifiziert, wobei der zweite Untersatz Speicherzellen in einer zweiten Leitung angeordnet ist, die sich in der ersten Arrayabmessung erstreckt und sich an einer zweiten Position entlang einer zweiten Arrayabmessung befindet. Das Identifizieren des zweiten Untersatzes Speicherzellen, die der ersten Datenstruktur entsprechen, umfasst das Abgleichen einer zweiten Datenstruktur mit der ersten Datenstruktur, wobei auf die zweite Datenstruktur mit dem zweiten Untersatz Speicherzellen zugegriffen wird.
  • In einigen Ausführungsformen ist der zweite Untersatz ein Untersatz mehrerer Untersätzen, und das Identifizieren des zweiten Untersatzes Speicherzellen der ersten Datenstruktur entsprechend umfasst das Identifizieren der mehreren Untersätzen der ersten Struktur entsprechend, wobei jeder Untersatz der mehreren Untersätzen sich in der ersten Arrayabmessung erstreckt und sich in einer entsprechenden Position entlang der zweiten Arrayabmessung befindet.
  • In einigen Ausführungsformen entspricht die zweite Leitung einer zweiten Spalte von Speicherzellen, und die zweite Position entspricht einer zweiten Position innerhalb der Zeile von Speicherzellen. In einigen Ausführungsformen ist die zweite Spalte eine Spalte von mehreren Spalten, und das Identifizieren des zweiten Untersatzes Speicherzellen, die der ersten Datenstruktur entsprechen, umfasst das Identifizieren von Untersätzen von Speicherzellen jeder Spalte der mehreren Spalten, die der ersten Datenstruktur entsprechen. In einigen Ausführungsformen umfasst das Identifizieren der Untersätze von Speicherzellen jeder Spalte der mehreren Spalten, die der ersten Datenstruktur entsprechen, das Identifizieren einer Gesamtheit der Untersätze von Speicherzellen jeder Spalte der mehreren Spalten, die der ersten Datenstruktur entsprechen, die in der Programmierungsoperation umfasst sind.
  • In einigen Ausführungsformen umfasst das Identifizieren des zweiten Untersatzes Speicherzellen, die der ersten Datenstruktur entsprechen, das Identifizieren erster Untersätze von Speicherzellen 112 von Spalten C0 bis C3, die oben bezüglich 1A bis 1F beschrieben sind.
  • In einigen Ausführungsformen entspricht die zweite Leitung einer zweiten Zeile von Speicherzellen, die zweite Position entspricht einer zweiten Position innerhalb der Spalte von Speicherzellen, und das Identifizieren des zweiten Untersatzes Speicherzellen, die der ersten Datenstruktur entsprechen, umfasst, dass die zweite Zeile eine Zeile der ersten Mehrzahl von Zeilen ist. In einigen Ausführungsformen ist die zweite Zeile eine Zeile einer ersten Mehrzahl Zeilen, und das Identifizieren des zweiten Untersatzes Speicherzellen, die der ersten Datenstruktur entsprechen, umfasst das Identifizieren von Untersätzen von Speicherzellen jeder Zeile der ersten Mehrzahl Zeilen, die der ersten Datenstruktur entsprechen. In einigen Ausführungsformen umfasst das Identifizieren der Untersätze von Speicherzellen jeder Zeile der ersten Mehrzahl Zeilen, die der ersten Datenstruktur entsprechen, das Identifizieren einer Gesamtheit der Untersätze von Speicherzellen jeder Zeile der mehreren Zeilen, die der ersten Datenstruktur entsprechen, die in der Programmierungsoperation umfasst sind.
  • In einigen Ausführungsformen umfasst das Identifizieren des zweiten Untersatzes Speicherzellen, die der ersten Datenstruktur entsprechen, das Identifizieren von Speicherzellen 112 von ungeradzahligen Zeilen R1, R3 und R5, oder geradzahligen Zeilen R0, R2 und R4, die oben bezüglich 1A bis 1F beschrieben sind.
  • In einigen Ausführungsformen umfasst das Identifizieren des zweiten Untersatzes Speicherzellen, die der ersten Datenstruktur entsprechen, den Zugriff auf die Speichervorrichtung, z. B. Speichermedium 144, wie nachfolgend bezüglich 1A bis 1D beschrieben.
  • In einigen Ausführungsformen umfasst das Identifizieren des zweiten Untersatzes Speicherzellen, die der ersten Datenstruktur entsprechen, das Nichtidentifizieren eines zweiten Untersatzes Speicherzellen, die der ersten Datenstruktur entsprechen.
  • In einigen Ausführungsformen umfasst das Identifizieren des zweiten Untersatzes Speicherzellen das Identifizieren der dritten und der fünften Zeile, die in 6A oder 6C dargestellt sind. In einigen Ausführungsformen umfasst das Identifizieren des zweiten Untersatzes Speicherzellen das Nichtidentifizieren einer weiteren Zeile wie in 7A dargestellt, oder das Identifizieren der fünften Zeile, wie in 7B dargestellt. In einigen Ausführungsformen umfasst das Identifizieren des zweiten Untersatzes Speicherzellen das Identifizieren der zweiten bis achten Spalte, die in 8A dargestellt sind
  • In Operation 540 sind der erste und der zweite Untersatz von Speicherzellen gleichzeitig auf eine erste oder eine zweite logische Ebene programmiert. In verschiedenen Ausführungsformen umfasst das Programmieren einer Speicherzelle, z. B. des ersten und des zweiten Untersatzes Speicherzellen, auf die erste oder die zweite logische Ebene, dass die erste logische Ebene die logisch hohe Ebene ist und die zweite logische Ebene die logisch niedrige Ebene ist, oder umfasst, dass die erste logische Ebene die logisch niedrige Ebene ist und die zweite logische Ebene die logisch hohe Ebene ist.
  • In einigen Ausführungsformen ist der zweite Untersatz ein Untersatz der mehreren Untersätze, die in Operation 530 identifiziert wurden, und das gleichzeitige Programmieren des ersten und des zweiten Untersatzes von Speicherzellen auf der ersten logischen Ebene umfasst das gleichzeitige Programmieren die mehreren Untersätzen auf der ersten logischen Ebene.
  • Das gleichzeitige Programmieren des ersten und des zweiten Untersatzes von Speicherzellen umfasst das Aktivieren einer Auswahlleitung und einer ersten Bitleitung jeder Spalte von Speicherzellen, die in dem ersten und dem zweiten Untersatz von Speicherzellen umfasst, sind, und das Aktivieren jeder Wortleitung der ersten Mehrzahl von Wortleitungen.
  • In einigen Ausführungsformen umfasst das gleichzeitige Programmieren des ersten und des zweiten Untersatzes von Speicherzellen auf die erste logische Ebene das Ausführen von Operationen 310 und 320 von Verfahren 300, wie oben bezüglich 3 beschrieben.
  • In einigen Ausführungsformen, in denen ein zweiter Untersatz Speicherzellen nicht als der ersten Datenstruktur entsprechend identifiziert wurde, umfasst das gleichzeitige Programmieren des ersten und des zweiten Untersatzes von Speicherzellen das Programmieren des ersten Untersatzes Speicherzellen ohne das Programmieren eines zweiten Untersatzes Speicherzellen.
  • In einigen Ausführungsformen umfasst das gleichzeitige Programmieren des ersten und des zweiten Untersatzes Speicherzellen das gleichzeitige Programmieren der obersten, der dritten und der fünften Zeile, die in 6A oder 6C dargestellt sind. In einigen Ausführungsformen umfasst das gleichzeitige Programmieren des ersten und des zweiten Untersatzes Speicherzellen das gleichzeitige Programmieren der obersten Zeile in 7A oder das gleichzeitige Programmieren der dritten und der fünften Zeile, die in 7B dargestellt sind. In einigen Ausführungsformen umfasst das gleichzeitige Programmieren des ersten und des zweiten Untersatzes von Speicherzellen das gleichzeitige Programmieren der linken bis zur achten Spalte, die in 8A dargestellt sind.
  • In Operation 550 werden in einigen Ausführungsformen einige oder alle Operationen 520 bis 540 wiederholt, bis alle Speicherzellen des Speicherarrays, die in der Programmierungsoperation programmiert werden, auf die erste oder die zweite logische Ebene programmiert wurden.
  • Das Wiederholen der Operation 520 umfasst eines oder beides davon, dass die erste Datenstruktur eine erste Datenstruktur ist, die sich von den ersten Datenstrukturen unterscheidet, die zuvor durch Ausführen von Operation 520 identifiziert wurden, oder der erste Untersatz Speicherzellen ein erster Untersatz Speicherzellen ist, der sich von den ersten Untersätzen Speicherzellen unterscheidet, die zuvor durch Ausführung von Operation 520 identifiziert wurden. Das Wiederholen der Operationen 530 und 540 basiert dadurch auf einmaligen Kombinationen erster Datenstrukturen und erster Untersätze von Speicherzellen.
  • In einigen Ausführungsformen entsprechen die ersten Untersätze von Speicherzellen Spalten, und das Wiederholen einiger oder aller der Operationen 520 bis 540 umfasst das Ausführen der Operationen 520 bis 540 basierend auf einem ersten Untersatz Speicherzellen in jeder aus einer ersten Spalte bis zu einer letzten Spalte, z. B. in Reihe nach Spaltennummer. In einigen Ausführungsformen umfasst das Ausführen der Operationen 520 bis 540 basierend auf dem ersten Untersatz Speicherzellen in jeder von der ersten Spalte bis zur letzten Spalte das Umgehen einer bestimmten Spalte, wenn alle der Speicherzellen in der bestimmten Spalte zuvor programmiert wurden.
  • In einigen Ausführungsformen entsprechen die ersten Untersätzen von Speicherzellen Spalten und das Wiederholen einiger oder aller der Operationen 520 bis 540 umfasst für eine bestimmte Spalte das Ausführen von Operationen 520 bis 540 für jede der vier Kombinationen von Programmierspeicherzellen auf die logisch hohe und logisch niedrige Ebene, und das Programmieren des ersten und des zweiten Untersatzes von Speicherzellen der bestimmten Spalte, z. B. ungeradzahliger und geradzahliger Zeilen.
  • In einigen Ausführungsformen entsprechen die ersten Untersätze von Speicherzellen Zeilen, und das Wiederholen einiger oder aller der Operationen 520 bis 540 umfasst das Ausführen der Operationen 520 bis 540 basierend auf einem ersten Untersatz Speicherzellen in jeder aus einer ersten Zeile bis zu einer letzten Zeile, z. B. in Reihe nach Zeilennummer. In einigen Ausführungsformen umfasst das Ausführen der Operationen 520 bis 540 basierend auf dem ersten Untersatz Speicherzellen in jeder von der ersten Zeile bis zur letzten Zeile das Umgehen einer bestimmten Zeile, wenn alle der Speicherzellen in der bestimmten Zeile zuvor programmiert wurden.
  • In einigen Ausführungsformen entsprechen die ersten Untersätzen von Speicherzellen Zeilen und das Wiederholen einiger oder aller der Operationen 520 bis 540 umfasst für eine bestimmte Spalte das Ausführen von Operationen 520 bis 540 für jede der zwei Kombinationen von Programmierspeicherzellen auf die logisch hohe und logisch niedrige Ebene.
  • In einigen Ausführungsformen umfasst das Wiederholen einiger oder aller Operationen 520 bis 540 das Programmieren des Speicherarrays 600 durch Ausführen jeder der Operationen 520 bis 540 basierend auf ersten Untersätzen von Speicherzellen, die Zeilen entsprechen, wie in 6A bis 6E dargestellt. 6A zeigt das Ausführen von Operationen 520 bis 540 zum Programmieren einer ersten Mehrzahl von Untersätzen von Speicherzellen einer ersten Mehrzahl von Zeilen auf die logisch niedrige Ebene. 6B zeigt das Ausführen von Operationen 520 bis 540 zum Programmieren einer ersten Mehrzahl von Untersätzen von Speicherzellen einer zweiten Mehrzahl von Zeilen auf die logisch niedrige Ebene. 6C zeigt das Ausführen von Operationen 520 bis 540 zum Programmieren einer zweiten Mehrzahl von Untersätzen von Speicherzellen der ersten Mehrzahl von Zeilen auf die logisch hohe Ebene. 6D zeigt das Ausführen von Operationen 520 bis 540 zum Programmieren einer zweiten Mehrzahl von Untersätzen von Speicherzellen einer zweiten Mehrzahl von Zeilen auf die logisch hohe Ebene. 6E zeigt Speicherarray 600 nach dem Ausführen der Programmierungsoperation durch Wiederholung einiger oder aller Operationen 520 bis 540, wodurch die mehreren Datenstrukturen, die in der Speichervorrichtung gespeichert sind, abgeglichen werden, z. B. Speichermedium 144 wie oben bezüglich 1A bis 1D beschrieben.
  • In einigen Ausführungsformen umfasst das Wiederholen einiger oder aller Operationen 520 bis 540 das Programmieren des Speicherarrays 700 durch Ausführen jeder der Operationen 520 bis 540 basierend auf ersten Untersätzen von Speicherzellen, die Zeilen entsprechen, wie in 7A bis 7E dargestellt. 7A zeigt das Ausführen von Operationen 520 bis 540 zum Programmieren eines ersten Untersatzes von Speicherzellen einer ersten Mehrzahl von Zeilen auf die logisch niedrige Ebene. 7B zeigt das Ausführen von Operationen 520 bis 540 zum Programmieren einer ersten Mehrzahl von Untersätzen von Speicherzellen der zweiten Mehrzahl von Zeilen auf die logisch niedrige Ebene. 7C zeigt das Ausführen von Operationen 520 bis 540 zum Programmieren einer ersten Mehrzahl von Untersätzen von Speicherzellen einer zweiten Mehrzahl von Zeilen auf die logisch niedrige Ebene. 7D zeigt das Ausführen von Operationen 520 bis 540 zum Programmieren eines zweiten Untersatzes von Speicherzellen einer zweiten Mehrzahl von Zeilen auf die logisch niedrige Ebene. 7E zeigt das Ausführen von Operationen 520 bis 540 zum Programmieren eines zweiten Untersatzes von Speicherzellen der ersten Mehrzahl von Zeilen auf die logisch hohe Ebene. 7F zeigt das Ausführen von Operationen 520 bis 540 zum Programmieren eines zweiten Untersatzes von Speicherzellen einer zweiten Mehrzahl von Zeilen auf die logisch hohe Ebene. 7G zeigt das Ausführen von Operationen 520 bis 540 zum Programmieren einer zweiten Mehrzahl von Untersätzen von Speicherzellen der ersten Mehrzahl von Zeilen auf die logisch hohe Ebene. 7H zeigt das Ausführen von Operationen 520 bis 540 zum Programmieren einer zweiten Mehrzahl von Untersätzen von Speicherzellen der zweiten Mehrzahl von Zeilen auf die logisch hohe Ebene, wodurch die Programmierungsoperation auf Speicherarray 700 durch Wiederholen einiger oder aller der Operationen 520 bis 540 abgeschlossen wird, um die mehreren Datenstrukturen, die auf der Speichervorrichtung gespeichert sind, z. B. Speichermedium 144 wie oben bezüglich 1A bis 1D beschrieben, abzugleichen.
  • In einigen Ausführungsformen umfasst das Wiederholen einiger oder aller Operationen 520 bis 540 das Programmieren des Speicherarrays 800 durch Ausführen jeder der Operationen 520 bis 540 basierend auf ersten Untersätzen von Speicherzellen, die Spalten entsprechen, wie in 8A bis 8B dargestellt. 8A zeigt das Ausführen von Operationen 520 bis 540 zum Programmieren einer ersten Mehrzahl von Untersätzen von Speicherzellen jeder Spalte auf die logisch niedrige Ebene. 6B zeigt das Ausführen von Operationen 520 bis 540 zum Programmieren einer zweiten Mehrzahl von Untersätzen von Speicherzellen jeder Spalte auf die logisch hohe Ebene, wodurch die Programmierungsoperation auf Speicherarray 800 durch Wiederholen einiger oder aller der Operationen 520 bis 540 abgeschlossen wird, um die mehreren Datenstrukturen, die auf der Speichervorrichtung gespeichert sind, z. B. Speichermedium 144 wie oben bezüglich 1A bis 1D beschrieben, abzugleichen.
  • In einigen Ausführungsformen wird das Wiederholen einiger oder aller Operationen 520 bis 540 mindestens teilweise unter Verwendung der Steuerschaltung 140 ausgeführt, die oben bezüglich Speicherschaltung 100 und 1A bis 1F beschrieben wird.
  • In einigen Ausführungsformen umfasst das Speicherarray mehrere Schichten von Spalten und Zeilen, und die das Wiederholen von einigen oder allen Operation 520 bis 540 umfasst das Wiederholen von einigen oder allen Operation 520 bis 540 auf jeder Schicht der mehreren Schichten, die in der Programmierungsoperation umfasst sind.
  • Durch Ausführen einiger oder aller der Operationen von Verfahren 500 wird ein Algorithmus ausgeführt, in dem mehrere Zellen in einer einzigen Spalte gleichzeitig in einer Schreiboperation programmiert sind, wodurch die Vorteile umgesetzt werden, die oben bezüglich Speicherschaltung 100 geklärt werden. Durch das Identifizieren von Untersätzen von Speicherzellen, die übereinstimmende Datenstrukturen aufweisen, und das gleichzeitige Programmieren der identifizierten Untersätze von Speicherzellen in der Programmierungsoperation führt die Ausführung von Verfahren 500 zu weniger Programmierungsoperationen als Ansätze, in denen Untersätze von Speicherzellen, die übereinstimmende Datenstrukturen aufweisen, nicht gleichzeitig programmiert werden, was die gesamte Programmierungszeit verringert.
  • In einigen Ausführungsformen umfasst eine Speicherschaltung ein Speicherarray, das eine erste Spalte umfasst, wobei die erste Spalte eine Auswahlleitung, eine erste und eine zweite Bitleitung, einen ersten Untersatz Speicherzellen, der mit der Auswahlleitung und der ersten Bitleitung gekoppelt ist, und einen zweiten Untersatz Speicherzellen, der mit der Auswahlleitung und der zweiten Bitleitung gekoppelt ist, sowie eine Steuerschaltung umfasst, die konfiguriert ist, gleichzeitig jede aus der Auswahlleitung und der ersten Bitleitung zu aktivieren und während eines Zeitraums, in dem die Auswahlleitung und die erste Bitleitung gleichzeitig aktiviert sind, die erste Mehrzahl Wortleitungen zu aktivieren, wobei jede Wortleitung der ersten Mehrzahl Wortleitungen an eine Speicherzelle des ersten Untersatzes Speicherzellen gekoppelt ist. In einigen Ausführungsformen ist die Steuerschaltung konfiguriert, während des Zeitraums, in dem die Auswahlleitung und die erste Bitleitung gleichzeitig aktiviert sind, die zweite Bitleitung zu veranlassen, eine Referenzspannungsebene aufzuweisen. In einigen Ausführungsformen ist jede Wortleitung einer zweiten Mehrzahl von Wortleitungen mit einer Speicherzelle des zweiten Untersatzes Speicherzellen gekoppelt, und die Steuerschaltung ist konfiguriert, während des Zeitraums, in dem die Auswahlleitung und die erste Bitleitung gleichzeitig aktiviert sind, die zweite Mehrzahl von Wortleitungen zu veranlassen, eine Referenzspannungsebene aufzuweisen. In einigen Ausführungsformen ist eines aus dem ersten oder dem zweiten Untersatz von Speicherzellen in geraden Zeilen von Speicherzellen des Speicherarrays positioniert, und der andere aus dem ersten oder dem zweiten Untersatz von Speicherzellen ist in ungeraden Zeilen von Speicherzellen des Speicherarrays positioniert. In einigen Ausführungsformen ist die Steuerschaltung konfiguriert, gleichzeitig jede der Auswahlleitung und der ersten Bitleitung durch Treiben jeder der Auswahlleitung und der Bitleitung auf eine S/D-Spannungsebene zu aktivieren, die eine erste Polarität aufweist, und die erste Mehrzahl von Wortleitungen durch Treiben jeder Wortleitung der ersten Mehrzahl von Wortleitungen auf eine Gatespannungsebene zu aktivieren, die eine zweite Polarität aufweist, die der ersten Polarität entgegengesetzt ist. In einigen Ausführungsformen weisen die S/D-Spannungsebene und die Gatespannungsebene eine selbe Größe auf. In einigen Ausführungsformen umfasst jede Speicherzelle des ersten und des zweiten Untersatzes von Speicherzellen eine FRAM-Zelle.
  • In einigen Ausführungsformen umfasst ein Verfahren zum Schreiben von Daten auf ein Speicherarray das gleichzeitige Programmieren eines ersten Untersatzes Speicherzellen in einer ersten Spalte des Speicherarrays auf eine erste logische Ebene durch Aktivieren einer ersten Auswahlleitung der ersten Spalte und einer ersten Bitleitung der ersten Spalte, und das gleichzeitige Programmieren eines zweiten Untersatzes Speicherzellen in der ersten Spalte auf die erste logische Ebene durch Aktivieren der ersten Auswahlleitung und einer zweiten Bitleitung der ersten Spalte, wobei jede Speicherzelle des Speicherarrays eine Dreiterminalspeicherzelle ist. In einigen Ausführungsformen umfasst das Verfahren das gleichzeitige Programmieren eines dritten Untersatzes Speicherzellen in der ersten Spalte auf eine zweite logische Ebene durch Aktivieren der ersten Auswahlleitung und der ersten Bitleitung, und das gleichzeitige Programmieren eines vierten Untersatzes Speicherzellen in der ersten Spalte auf die zweite logische Ebene durch Aktivieren der ersten Auswahlleitung und der zweiten Bitleitung. In einigen Ausführungsformen umfasst jedes aus dem Aktivieren der ersten Auswahlleitung und der ersten Bitleitung und dem Aktivieren der ersten Auswahlleitung und der zweiten Bitleitungen das Treiben der ersten Auswahlleitung und der ersten oder der zweiten Bitleitung auf eine erste S/D-Spannungsebene, die eine erste Polarität aufweist, wenn der erste oder der zweite Untersatz Speicherzellen auf die erste logische Ebene programmiert wird, und das Treiben der ersten Auswahlleitung und der ersten oder der zweiten Bitleitung auf eine zweite S/D-Spannungsebene, die eine zweite Polarität aufweist, wenn der dritte oder vierte Untersatz Speicherzellen auf die zweite logische Ebene programmiert wird. In einigen Ausführungsformen umfasst jedes aus dem gleichzeitigen Programmieren des ersten Untersatzes Speicherzellen auf die erste logische Ebene und dem gleichzeitigen Programmieren des zweiten Untersatzes Speicherzellen auf die erste logische Ebene das gleichzeitige Treiben eines entsprechenden Untersatzes Wortleitungen auf eine erste Gatespannungsebene, die die zweite Polarität aufweist, und jedes aus dem gleichzeitigen Programmieren des dritten Untersatzes Speicherzellen auf die zweite logische Ebene und dem gleichzeitigen Programmieren des vierten Untersatzes Speicherzellen auf die zweite logische Ebene umfasst das gleichzeitige Treiben eines entsprechenden Untersatzes Wortleitungen auf eine zweite Gatespannungsebene, die die erste Polarität aufweist. In einigen Ausführungsformen umfasst das Verfahren das gleichzeitige Programmieren eines fünften Untersatzes Speicherzellen in einer zweiten Spalte des Speicherarrays auf die erste logische Ebene durch Aktivieren einer zweiten Auswahlleitung der zweiten Spalte und einer dritten Bitleitung der zweiten Spalte, das gleichzeitige Programmieren eines sechsten Untersatzes Speicherzellen in der zweiten Spalte auf die erste logische Ebene durch Aktivieren der zweiten Auswahlleitung und einer vierten Bitleitung der zweiten Spalte, das gleichzeitige Programmieren eines siebten Untersatzes Speicherzellen in der zweiten Spalte auf die zweite logische Ebene durch Aktivieren der zweiten Auswahlleitung und der dritten Bitleitung, und das gleichzeitige Programmieren eines achten Untersatzes Speicherzellen in der zweiten Spalte auf die zweite logische Ebene durch Aktivieren der zweiten Auswahlleitung und der vierten Bitleitung. In einigen Ausführungsformen umfasst jede Dreiterminalspeicherzelle des Speicherarrays eine FRAM-Zelle. In einigen Ausführungsformen ist das Verfahren ein Abschnitt einer Programmierungsoperation und umfasst vor dem gleichzeitigen Programmieren des ersten Untersatzes Speicherzellen und dem gleichzeitigen Programmieren des zweiten Untersatzes Speicherzellen das Bestimmen, dass eine Anzahl Zeilen des Speicherarrays, die in der Programmierungsoperation programmiert wird, größer ist als zweimal die Anzahl von Spalten des Speicherarrays, die in der Programmierungsoperation programmiert ist.
  • In einigen Ausführungsformen umfasst ein Verfahren zum Schreiben von Daten auf ein Speicherarray das Identifizieren einer ersten Datenstruktur, die einem ersten Untersatz Speicherzellen entspricht, der in einer ersten Leitung angeordnet ist, die sich in einer ersten Arrayabmessung erstreckt und sich an einer ersten Position entlang einer zweiten Arrayabmessung befindet, das Identifizieren eines zweiten Untersatzes Speicherzellen, der der ersten Datenstruktur entspricht, wobei der zweite Untersatz Speicherzellen in einer zweiten Leitung angeordnet ist, die sich in der ersten Arrayabmessung erstreckt und an einer zweiten Position entlang der zweiten Arrayabmessung platziert ist, und das gleichzeitige Programmieren des ersten und des zweiten Untersatzes von Speicherzellen auf eine erste logische Ebene. In einigen Ausführungsformen entspricht die erste und die zweite Leitung einer jeweiligen ersten und einer zweiten Spalte von Speicherzellen, wobei jede der ersten und der zweiten Position einer Position innerhalb einer Zeile von Speicherzellen entspricht, und das gleichzeitige Programmieren des ersten und des zweiten Untersatzes von Speicherzellen auf die erste logische Ebene umfasst das Aktivieren einer Auswahlleitung und einer ersten Bitleitung in jeder der ersten und der zweiten Spalte. In einigen Ausführungsformen umfasst das Verfahren das Identifizieren einer zweiten Datenstruktur, die einem dritten Untersatz Speicherzellen der Speicherzellen der ersten Spalte entspricht, das Identifizieren eines vierten Untersatzes Speicherzellen, der der zweiten Datenstruktur entspricht, wobei der vierte Untersatz Speicherzellen in einer dritten Spalte von Speicherzellen umfasst ist, die sich an einer dritten Position innerhalb der Zeile von Speicherzellen befindet, und das gleichzeitige Programmieren des dritten und des vierten Untersatzes von Speicherzellen auf die erste logische Ebene, das gleichzeitige Programmieren des dritten und des vierten Untersatzes von Speicherzellen auf die erste logische Ebene, einschließlich des Aktivierens der Auswahlleitung und einer zweiten ersten Bitleitung in der ersten Spalte. In einigen Ausführungsformen entspricht die erste und die zweite Leitung einer jeweiligen ersten und einer zweiten Zeile von Speicherzellen, wobei jede der ersten und der zweiten Position einer Position innerhalb einer Zeile von Speicherzellen entspricht, und das gleichzeitige Programmieren des ersten und des zweiten Untersatzes von Speicherzellen auf die erste logische Ebene umfasst das Aktivieren einer Auswahlleitung und einer ersten Bitleitung der Spalte. In einigen Ausführungsformen umfasst das Verfahren das Identifizieren einer zweiten Datenstruktur, die einem dritten Untersatz Speicherzellen der Speicherzellen einer dritten Zeile von Speicherzellen, die sich in einer dritten Position innerhalb der Spalte befinden, das Identifizieren eines vierten Untersatzes Speicherzellen, der der zweiten Datenstruktur entspricht, wobei der vierte Untersatz Speicherzellen in einer vierten Zeile von Speicherzellen umfasst ist, die sich an einer vierten Position innerhalb der Spalte befindet, und das gleichzeitige Programmieren des dritten und des vierten Untersatzes von Speicherzellen auf die erste logische Ebene, das gleichzeitige Programmieren des dritten und des vierten Untersatzes von Speicherzellen auf die erste logische Ebene, einschließlich des Aktivierens der Auswahlleitung und einer zweiten Bitleitung in der Spalte. In einigen Ausführungsformen umfasst jedes aus dem Identifizieren der ersten Datenstruktur, die dem ersten Untersatz Speicherzellen entspricht, und dem Identifizieren des zweiten Untersatzes Speicherzellen, der der ersten Datenstruktur entspricht, das Zugreifen auf eine Speichervorrichtung, auf der Schreibdaten gespeichert sind, die die erste Datenstruktur umfassen.
  • Obiges umschreibt Merkmale mehrerer Ausführungsformen, mit denen Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen. Fachleute auf dem Gebiet sollten verstehen, dass sie diese Offenbarung leicht als Grundlage für das Design oder die Änderung anderer Prozesse und Strukturen verwenden können, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hierin eingeführten Ausführungsformen zu erreichen. Fachleute auf dem Gebiet sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang dieser Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/031171 [0001]

Claims (20)

  1. Speicherschaltung, aufweisend: ein Speicherarray, aufweisend eine erste Spalte, die erste Spalte aufweisend: eine Auswahlleitung; eine erste und eine zweite Bitleitung; eine erste Untermenge Speicherzellen, die mit der Auswahlleitung und der ersten Bitleitung gekoppelt ist; und eine zweite Untermenge Speicherzellen, die mit der Auswahlleitung und der zweiten Bitleitung gekoppelt ist; und eine Steuerschaltung, konfiguriert zum: gleichzeitigen Aktivieren jeder der Auswahlleitung und der ersten Bitleitung, und in einem Zeitraum, in dem die Auswahlleitung und die Bitleitung gleichzeitig aktiviert sind, Aktivieren einer ersten Mehrzahl von Wortleitungen, wobei jede Wortleitung der ersten Mehrzahl von Wortleitungen mit einer Speicherzelle der ersten Untermenge von Speicherzellen gekoppelt ist.
  2. Speicherschaltung aus Anspruch 1, wobei die Steuerschaltung konfiguriert ist, während des Zeitraums, in dem die Auswahlleitung und die erste Bitleitung gleichzeitig aktiviert sind, die zweite Bitleitung zu veranlassen, eine Referenzspannungsebene aufzuweisen.
  3. Speicherschaltung aus Anspruch 1 oder 2, wobei jede Wortleitung einer zweiten Mehrzahl von Wortleitungen mit einer Speicherzelle der zweiten Untermenge Speicherzellen gekoppelt ist, und die Steuerschaltung konfiguriert ist, während des Zeitraums, in dem die Auswahlleitung und die erste Bitleitung gleichzeitig aktiviert sind, die zweite Mehrzahl Wortleitungen zu veranlassen, eine Referenzspannungsebene aufzuweisen.
  4. Speicherschaltung aus einem der vorhergehenden Ansprüche, wobei die erste oder die zweite Untermenge von Speicherzellen in geradzahligen Zeilen von Speicherzellen des Speicherarrays positioniert ist, und der andere von der ersten und der zweiten Untermenge von Speicherzellen in ungeradzahligen Zeilen von Speicherzellen des Speicherarrays positioniert ist.
  5. Speicherschaltung aus einem der vorhergehenden Ansprüche, wobei die Steuerschaltung konfiguriert ist: gleichzeitig jede der Auswahlleitung und der Bitleitung durch Treiben jeder der Auswahlleitung und der Bitleitung auf eine Source-/Drain-Spannungsebene (S/D-Spannungsebene), die eine erste Polarität aufweist, zu aktivieren, und die erste Mehrzahl von Wortleitungen durch Treiben jeder Wortleitung der ersten Mehrzahl von Wortleitungen auf eine Gatespannungsebene, die eine zweite Polarität aufweist, die der ersten Polarität entgegengesetzt ist, zu aktivieren.
  6. Speicherschaltung aus Anspruch 5, wobei die S/D-Spannungsebene und die Gatespannungsebene dieselbe Größe aufweisen.
  7. Speicherschaltung aus einem der vorhergehenden Ansprüche, wobei jede Speicherzelle der ersten und der zweiten Untermenge Speicherzellen eine ferroelektrische Direktzugriffspeicherzelle (FRAM-Zelle) aufweist.
  8. Verfahren zum Schreiben von Daten auf ein Speicherarray, das Verfahren aufweisend: gleichzeitiges Programmieren einer ersten Untermenge Speicherzellen in einer ersten Spalte des Speicherarrays auf eine erste logische Ebene durch Aktivieren einer ersten Auswahlleitung der ersten Spalte und einer ersten Bitleitung der ersten Spalte; und gleichzeitiges Programmieren einer zweiten Untermeng Speicherzellen in der ersten Spalte auf die erste logische Ebene durch Aktivieren der ersten Auswahlleitung und einer zweiten Bitleitung der ersten Spalte, wobei jede Speicherzelle des Speicherarrays eine Dreiterminalspeicherzelle ist.
  9. Verfahren aus Anspruch 8, ferner umfassend: gleichzeitiges Programmieren einer dritten Untermenge Speicherzellen in der ersten Spalte auf eine zweite logische Ebene durch Aktivieren der ersten Auswahlleitung und der ersten Bitleitung; und gleichzeitiges Programmieren einer vierten Untermenge Speicherzellen in der ersten Spalte auf die zweite logische Ebene durch Aktivieren der ersten Auswahlleitung und der zweiten Bitleitung.
  10. Verfahren aus Anspruch 9, wobei das Aktivieren der ersten Auswahlleitung und der ersten Bitleitung und das Aktivieren der ersten Auswahlleitung und der zweiten Bitleitung umfasst: Treiben der ersten Auswahlleitung und der ersten oder der zweiten Bitleitung auf eine erste Source-/Drain-Spannungsebene (S/D-Spannungsebene), die eine erste Polarität aufweist, wenn die erste oder die zweite Untermenge Speicherzellen auf die erste logische Ebene programmiert wird; und Treiben der ersten Auswahlleitung und der ersten oder der zweiten Bitleitung auf eine zweite S/D-Spannungsebene, die eine zweite Polarität aufweist, wenn die dritte oder die vierte Untermenge Speicherzellen auf die zweite logische Ebene programmiert wird.
  11. Verfahren aus Anspruch 9 oder 10, wobei jedes das gleichzeitige Programmieren der ersten Untermenge Speicherzellen auf die erste logische Ebene und das gleichzeitige Programmieren der zweiten Untermenge Speicherzellen auf die erste logische Ebene umfasst, gleichzeitig eine entsprechende Untermenge Wortleitungen auf eine erste Gatespannungsebene zu treiben, die die zweite Polarität aufweist, und das gleichzeitige Programmieren der dritten Untermenge Speicherzellen auf die zweite logische Ebene und das gleichzeitige Programmieren der vierten Untermenge Speicherzellen auf die zweite logische Ebene umfasst, gleichzeitig eine entsprechende Untermenge Wortleitungen auf eine zweite Gatespannungsebene zu treiben, die die erste Polarität aufweist.
  12. Verfahren nach einem der Ansprüche 9 bis 11, ferner umfassend: gleichzeitiges Programmieren einer fünften Untermenge Speicherzellen in einer zweiten Spalte des Speicherarrays auf die erste logische Ebene durch Aktivieren einer zweiten Auswahlleitung der zweiten Spalte und einer dritten Bitleitung der zweiten Spalte; gleichzeitiges Programmieren einer sechsten Untermenge Speicherzellen in der zweiten Spalte auf die erste logische Ebene durch Aktivieren der zweiten Auswahlleitung und einer vierten Bitleitung der zweiten Spalte; gleichzeitiges Programmieren einer siebten Untermenge Speicherzellen in der zweiten Spalte auf die zweite logische Ebene durch Aktivieren der dritten Auswahlleitung und der ersten Bitleitung; und gleichzeitiges Programmieren einer achten Untermenge Speicherzellen in der zweiten Spalte auf die zweite logische Ebene durch Aktivieren der zweiten Auswahlleitung und der vierten Bitleitung.
  13. Verfahren aus einem der Ansprüche 8 bis 12, wobei jede Dreiterminalspeicherzelle des Speicherarrays eine ferroelektrische Direktzugriffspeicherzelle (FRAM-Zelle) umfasst.
  14. Speicher aus einem der Ansprüche 8 bis 13, wobei das Verfahren ein Abschnitt einer Programmierungsoperation ist, und das Verfahren ferner vor dem gleichzeitigen Programmieren der ersten Untermenge Speicherzellen und dem gleichzeitigen Programmieren der zweiten Untermenge Speicherzellen bestimmt, dass eine Anzahl Zeilen des Speicherarrays, die in der Programmierungsoperation programmiert wird, größer ist als zweimal die Anzahl von Spalten des Speicherarrays, die in der Programmierungsoperation programmiert ist.
  15. Verfahren zum Schreiben von Daten auf ein Speicherarray, das Verfahren umfassend: Identifizieren einer ersten Datenstruktur einer ersten Untermenge Speicherzellen entsprechend, die in einer ersten Leitung angeordnet ist, die sich in einer ersten Arrayabmessung erstreckt und sich an einer ersten Position entlang einer zweiten Arrayabmessung befindet; Identifizieren einer zweiten Untermenge von Speicherzellen der ersten Datenstruktur entsprechend, wobei der zweite Untermenge Speicherzellen in einer zweiten Leitung angeordnet ist, die sich in der ersten Arrayabmessung erstreckt und sich an einer zweiten Position entlang der zweiten Arrayabmessung befindet; und gleichzeitiges Programmieren der ersten und der zweiten Untermenge Speicherzellen auf eine erste logische Ebene.
  16. Verfahren aus Anspruch 15, wobei die erste und die zweite Leitung jeweils einer ersten und einer zweiten Spalte von Speicherzellen entsprechen, jede aus der ersten und der zweiten Position einer Position innerhalb einer Zeile von Speicherzellen entspricht, und das gleichzeitige Programmieren der ersten und des zweiten Untermenge von Speicherzellen auf die erste logische Ebene das Aktivieren einer Auswahlleitung und der ersten Bitleitung in jeder der ersten und der zweiten Spalte umfasst.
  17. Verfahren aus Anspruch 16, ferner umfassend: Identifizieren einer zweiten Datenstruktur einer dritten Untermenge Speicherzellen der Speicherzellen der ersten Spalte entsprechend; Identifizieren einer vierten Untermenge Speicherzellen der zweiten Datenstruktur entsprechend, wobei die vierte Untermenge Speicherzellen in einer dritten Spalte von Speicherzellen umfasst ist, die sich an einer dritten Position innerhalb der Zeile von Speicherzellen befindet; und gleichzeitiges Programmieren der dritten und der vierten Untermenge von Speicherzellen auf die erste logische Ebene, wobei das gleichzeitige Programmieren der dritten und der vierten Untermenge von Speicherzellen auf die erste logische Ebene umfasst, die Auswahlleitung und eine zweite erste Bitleitung in der ersten Spalte zu aktivieren.
  18. Verfahren aus einem der Ansprüche 15 bis 17, wobei die erste und die zweite Leitung jeweils einer ersten und einer zweiten Zeile von Speicherzellen entsprechen, jede aus der ersten und der zweiten Position einer Position innerhalb einer Spalte von Speicherzellen entspricht, und das gleichzeitige Programmieren der ersten und der zweiten Untermenge von Speicherzellen auf die erste logische Ebene das Aktivieren einer Auswahlleitung und der ersten Bitleitung der Spalte umfasst.
  19. Verfahren aus Anspruch 18, ferner umfassend: Identifizieren einer zweiten Datenstruktur einer dritten Untermenge Speicherzellen einer dritten Zeile Speicherzellen entsprechend, die sich an einer dritten Position innerhalb der Spalte befindet; Identifizieren einer vierten Untermenge Speicherzellen der zweiten Datenstruktur entsprechend, wobei die vierte Untermenge Speicherzellen in einer vierten Spalte von Speicherzellen umfasst ist, die sich an einer vierten Position innerhalb der Spalte befindet; und gleichzeitiges Programmieren der dritten und der vierten Untermenge von Speicherzellen auf die erste logische Ebene, wobei das gleichzeitige Programmieren der dritten und der vierten Untermenge von Speicherzellen auf die erste logische Ebene umfasst, die Auswahlleitung und eine zweite Bitleitung in der Spalte zu aktivieren.
  20. Verfahren aus einem der Ansprüche 15 bis 19, wobei jedes aus dem Identifizieren der ersten Datenstruktur, die der ersten Untermenge Speicherzellen entspricht, und dem Identifizieren der zweiten Untermenge Speicherzellen, die der ersten Datenstruktur entspricht, das Zugreifen auf eine Speichervorrichtung, auf der Schreibdaten gespeichert sind, die die erste Datenstruktur umfassen, umfasst.
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