CN109074846B - 编程过程中与字线相关且与温度相关的通过电压 - Google Patents

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Abstract

本发明提供了用于避免过编程的技术，该过编程可能发生在连接至在字线块的源极侧处的数据字线的存储器单元上。在所述数据字线和相邻的虚设字线之间的编程电压期间产生所述通道电位的梯度。该梯度生成电子‑空穴对，这可能导致过编程，其中所述过编程在较高温度下更严重。在一个方面，当所述温度相对较高时，并且当所述所选择的字线在一个或多个源极侧字线集中时，将未选择的字线的通过电压设置为相对较低。另一方面，当所述温度相对较高时，并且当所述所选择的字线不在所述一个或多个源极侧字线中时，将所述通过电压设置为相对较高。

Description

编程过程中与字线相关且与温度相关的通过电压
背景
本技术涉及存储设备的操作。
半导体存储设备已经变得越来越普遍用于各种电子设备中。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备和其他设备中。
电荷存储材料(诸如浮栅)或电荷捕获材料可用于此类存储设备中以存储表示数据状态的电荷。电荷捕获材料可以垂直布置在三维(3D)堆叠存储器结构中或水平布置在二维(2D)存储器结构中。3D存储器结构的一个示例是位成本可扩展(BiCS)体系结构，其包括交替的导电层和电介质层的堆叠。
存储设备包括存储器单元，该存储器单元可被布置成串，例如，其中选择栅极晶体管设置在串的末端处以选择性地将串的通道连接至源极线或位线。然而，在操作此类存储设备方面存在各种挑战。
附图说明
图1A是示例性存储设备的框图。
图1B示出图1B的温度感测电路115的示例。
图2A示出图1A的存储器结构126的示例性2D配置中的存储器单元块。
图2B示出NAND串中的示例性电荷捕获存储器单元的剖视图，作为图2A中的存储器单元的示例。
图2C示出图2B的结构沿线429的剖视图。
图2D示出示例性存储器单元500。
图3是存储设备600的透视图，该存储设备包括图1A的存储器结构126的示例性3D配置中的块集。
图4示出图5的块之一的一部分的示例性剖视图。
图5示出图4的堆叠中的存储器孔直径的曲线图。
图6示出图4的堆叠的区域622的近距离视图。
图7A示出3D配置中的子块中的NAND串的示例性视图，其与图4一致。
图7B示出图8A的子块SB0至SB3的附加细部图。
图8A示出存储器单元的示例性Vth分布，其中使用了两种数据状态。
图8B示出存储器单元的示例性Vth分布，其中使用了四种数据状态。
图8C示出存储器单元的示例性Vth分布，其中使用了八种数据状态。
图8D示出存储器单元的示例性Vth分布，其中使用了十六种数据状态。
图8E示出针对一种数据状态的存储器单元的示例性Vth分布，从而示出存储器单元位置和温度的影响。
图8F示出存储器单元的Vth(dVth)相对于温度增加的曲线图。
图8G示出未选择的NAND串中的通道电压(Vch)的曲线图，其中所选择的字线(WL0)与虚设字线(WLD3)之间的通道梯度导致电子-空穴的生成。
图9示出示例性编程操作的波形。
图10A示出编程操作中的示例性波形的曲线图。
图10B示出读取操作中的示例性波形的曲线图。
图11示出说明温度和存储器单元位置的示例性编程过程。
图12示出示例性曲线图，该曲线图示出一个或多个源极侧字线组(曲线1201)的存储器单元和其余字线(1200)的存储器单元的Vpass(dVpass)相对于温度的变化。
图13A示出当WL0为所选择的字线并且当温度升高时将减小的通过电压Vpass_T1施加于未选择的字线时的通过电压的示例。
图13B示出当WL0为所选择的字线时的通过电压的另一示例，其中将不同的减小的通过电压Vpass_T1、Vpass_T2和Vpass_T3施加于未选择的字线中的一些，并且当温度升高时，将标称通过电压Vpass_nom施加于其他未选择的字线。
图13C示出当WL0为所选择的字线时通过电压的另一示例，其中将不同的减小的通过电压Vpass_T1、Vpass_T2和Vpass_T3施加于未选择的字线中的一些，并且当温度升高时，将减小的通过电压Vpass_T4施加于其他未选择的字线。
图13D示出当WL1为所选择的字线并且当温度升高时将减小的通过电压Vpass_T1施加于未选择的字线时的通过电压的示例。
图13E示出当WL1为所选择的字线并且当温度升高时将减小的通过电压Vpass_T2>Vpass_T1施加于未选择的字线时的通过电压的示例。
图13F示出当WL3为所选择的字线并且当温度升高时将增加的通过电压Vpass_T5>Vpass_nom施加于未选择的字线时的通过电压的示例。
图14A示出对于标称温度(曲线1400)和增加的温度(曲线1401)，作为编程电压的函数的通过电压的示例。
图14B示出对于标称温度(曲线1410)和增加的温度(曲线1411)，作为编程电压的函数的通过电压的示例。
图15示出将电压施加于字线和块中的选择栅极线的示例性电路。
具体实施方式
本发明提供了用于提高存储设备中的编程操作的准确性的技术。还提供了对应的存储设备。
在一些存储设备中，存储器单元彼此接合，诸如在块或子块中的NAND串中。每个NAND串包括多个存储器单元，该多个存储器单元串联连接在下述两者之间：位于连接至位线的NAND串的漏极侧的一个或多个漏极侧SG晶体管(SGD晶体管)；和位于连接至源极线的NAND串的源极侧的一个或多个源极侧SG晶体管(SGS晶体管)。此外，存储器单元可以布置有用作控制栅极的公共控制线(例如，字线)。字线集从块的源极侧延伸至块的漏极侧。存储器单元可以以其他类型的串连接，也可以以其他方式连接。
存储器单元可包括适于存储用户数据的数据存储器单元和不适于存储用户数据的虚设或非数据存储器单元。虚设字线连接至虚设存储器单元。可以在一串存储器单元的漏极和/或源极端处提供一个或多个虚设存储器单元，以提供通道梯度的逐渐过渡。
在编程操作期间，根据字线编程顺序对存储器单元进行编程。例如，编程可以从块的源极侧处的字线开始，并且前进至块的漏极侧处的字线。在一种方式中，在对下一个字线进行编程之前，对每个字线进行全面地编程。例如，使用一个或多个编程阶段对第一字线WL0进行编程，直到编程完成。接下来，使用一个或多个编程阶段对第二字线WL1进行编程，直到编程完成，以此类推。编程阶段可包括增加的编程电压集，该增加的编程电压集在相应的编程循环或编程-验证迭代中施加于字线，诸如图9所示。可以在每个编程电压之后执行验证操作以确定存储器单元是否已完成编程。当完成对存储器单元的编程时，可将其锁定以免进一步编程，同时在后续的编程循环中继续对其他存储器单元进行编程。
还可以根据子块编程顺序对存储器单元进行编程，其中在对另一子块中的存储器单元进行编程之前，对一个子块或块的一部分中的存储器单元进行编程。
每个存储器单元可以根据编程命令中的写入数据与数据状态相关联。基于其数据状态，存储器单元将保持在已擦除状态或被编程为已编程数据状态。例如，在每单元一位存储设备中，存在两种数据状态，包括已擦除状态(Eslc)和已编程状态(Pslc)(参见图8A)。在每单元两位存储设备中，存在四种数据状态，包括已擦除状态和三种更高的数据状态，称为A、B和C数据状态(参见图8B)。在每单元三位存储设备中，存在八种数据状态，包括已擦除状态和七种更高的数据状态，称为A、B、C、D、E、F和G数据状态(参见图8C)。在每单元四位存储设备中，存在十六种数据状态，包括已擦除状态和十五种更高的数据状态。这些数据状态可被称为S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14和S15数据状态(参见图8D)，其中S0为已擦除状态。
在对存储器单元进行编程之后，可在读取操作中读回数据。读取操作可涉及将一系列读取电压施加于字线，同时感测电路确定连接至字线的单元是处于导电状态还是非导电状态。如果单元处于非导电状态，则存储器单元的Vth超过读取电压。该读取电压被设置为处于预期在相邻数据状态的阈值电压电平之间的电平。
然而，当施加编程电压时，可无意中对存储器单元进行编程。例如，连接至所选择的或未选择的串中的所选择的字线或未选择的字线的存储器单元可被无意地编程。无意编程或编程干扰可由从一个或多个字线到一个或多个存储器单元的电容耦合引起。例如，未选择的NAND串的存储器单元可受到施加于字线的电压的干扰，未选择的NAND串和所选择的NAND串共享该电压。将基于写入数据保持在已擦除状态的存储器单元最易受到编程干扰。编程干扰引起存储器单元的阈值电压(Vth)增加，并且可导致读取错误。为了减少编程干扰，在施加编程电压之前，对未选择的NAND串的通道进行升压。升压主要由未选择的字线的通过电压(Vpass)的增加提供，例如从0V到8V至10V。该增加被耦合到通道。此外，在未选择的NAND串的每个末端处的选择栅极晶体管以非导电状态提供，使得通道电压可由于电容耦合而浮动得更高。
在一种类型的编程干扰中，存储器单元在控制栅极或字线与通道之间具有电势差，这导致跨电荷存储区域的电场，该电场可将电子驱动到电荷存储区域中，从而增加Vth。编程干扰导致Vth高于编程操作结束时所需的Vth。
在另一种类型的编程干扰中，由于通道电位的梯度，在连接至字线块的源极侧的字线的存储器单元上可发生过编程。通常，当在多循环编程操作中的每个编程循环期间将编程电压施加于所选择的字线时，在所选择的字线和相邻字线之间的通道材料的一部分中产生通道电位的大梯度。该梯度产生电子-空穴对，这可促进过编程。当所选择的字线为源极侧字线时，该效应尤其明显，在这种情况下，相邻字线为虚设字线。电子可作为热载流子行进到存储器单元的电荷存储材料中并且增加其Vth。通道梯度是通道材料(例如，多晶硅)中的电位的变化，该通道材料通常沿串的长度延伸。此外，已观察到在较高温度下连接至源极侧字线的存储器单元的过编程更严重。
本文提供的技术解决了上述及其他问题。在一个方面，当温度相对较高时，并且当所选择的字线在一个或多个源极侧字线集中时，将通过电压设置为相对较低。减小的通过电压有助于减少未选择的字线和通道之间的电容耦合，使得所选择的字线下的通道电位减小。因此，减小了通道梯度和所得热载流子注入。未选择的字线下的通道电位也减小，使得相应存储器单元的编程干扰的可能性可增加，但这被认为是可接受的权衡。
另一方面，当温度相对较高时，并且当所选择的字线不在一个或多个源极侧字线中时，将通过电压设置为相对较高。在这种情况下，主要关注的是抵消在较高温度下发生的减少的通道升压。较高的通过电压导致与通道的较大耦合以防止这种降级。还可参见图8G。
在另一方面，对通过电压的调整是编程电压的量值的函数。还可参见图14A和图14B。
下文描述了各种其他特征和益处。
图1A是示例性存储设备的框图。存储设备100可包括一个或多个存储器管芯108。存储器管芯108包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读取/写入电路128。存储器结构126可经由行解码器124通过字线寻址，并且经由列解码器132通过位线寻址。读取/写入电路128包括多个感测块SB1、SB2…SBp(感测电路)并且允许对一页存储器单元进行并行读取或编程。通常，控制器122包括在与一个或多个存储器管芯108相同的存储设备100(例如，可移动存储卡)中。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器和一个或多个存储器管芯108之间传输。
该存储器结构可为2D或3D。存储器结构可包括一个或多个存储器单元阵列，包括3D阵列。存储器结构可包括单片3D存储器结构，其中多个存储器层级形成在单个基板(诸如晶片)上方(而不是在其中)，没有中间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在存储器单元阵列的一个或多个物理层中单片地形成，存储器单元阵列具有设置在硅基板上方的有源区域。存储器结构可位于非易失性存储设备中，该非易失性存储设备具有与存储器单元的操作相关联的电路，无论该相关联的电路是在基板上方还是在基板内。
控制电路110与读取/写入电路128协作以在存储器结构126上执行存储器操作，并且包括状态机112、片载地址解码器114和功率控制模块116。状态机112提供存储器操作的芯片级控制。可提供存储区域113，例如用于程序和读取参数，如下文进一步描述的那样。
片载地址解码器114提供由主机或存储器控制器使用的地址与由解码器124和132使用的硬件地址之间的地址接口。功率控制模块116控制在存储器操作期间提供给字线、选择栅极线和位线的功率和电压。该功率控制模块可包括用于字线、SGS和SGD晶体管和源极线的驱动器。参见图15。在一种方式中，感测块可包括位线驱动器。SGS晶体管是在NAND串的源极端处的选择栅极晶体管，并且SGD晶体管是在NAND串的漏极端处的选择栅极晶体管。
在一些具体实施中，可组合部件中的一些。在各种设计中，除存储器结构126之外的部件中的一个或多个(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的技术。例如，控制电路可包括控制电路110、状态机112、解码器114和132、功率控制模块116、感测块SBb、SB2…SBp、读取/写入电路128、控制器122等中的任何一者或者其组合。
片外控制器122可包括处理器122c、存储设备(存储器)诸如ROM 122a和RAM 122b和纠错码(ECC)引擎245。ECC引擎可以校正当Vth分布的上尾变得太高时引起的多个读取错误。ECC引擎可用于对读取操作中的错误数量计数，并使用该数量来确定是否执行字线的耦合，如下文进一步讨论的那样。
存储设备包括代码(诸如指令集)，并且处理器可操作以执行该指令集以提供本文所述的功能。另选地或除此之外，处理器可从存储器结构的存储设备126a访问代码，诸如一个或多个字线中的存储器单元的保留区域。
例如，控制器可使用代码来访问存储器结构，诸如用于编程、读取和擦除操作。代码可包括引导代码和控制代码(例如，指令集)。引导代码是在引导或启动过程中将控制器初始化并使控制器能够访问存储器结构的软件。控制器可使用引导代码来控制一个或多个存储器结构。在上电时，处理器122c从ROM 122a或存储设备126a中取出引导代码以供执行，并且引导代码将***部件初始化并将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM中，就由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理排优并且控制输入和输出端口。
一般来讲，控制代码可包括执行本文所述功能的指令。
控制器122还可包括温度感测电路115，该温度感测电路由处理器122c用来设置基于温度的参数，诸如通过电压。例如，控制器可向功率控制模块116提供数字信号，以响应于由温度补偿电路的输出指示的温度来设置通过电压。还可参见图1B。
在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数字相机)，其包括一个或多个处理器、一个或多个处理器可读存储设备(RAM、ROM、闪存存储器、硬盘驱动器、固态存储器)，一个或多个处理器可读存储设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加***存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。
除NAND闪存器之外，还可以使用其他类型的非易失性存储器。
半导体存储设备包括易失性存储设备(诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“EEPROM”)设备)、非易失性存储设备(诸如电阻式随机存取存储器(“ReRAM”))、电可擦除可编程只读存储器(“EEPROM”)、闪存器(也可以被认为是EEPROM子集)、铁电随机存取存储器(“FRAM”)、磁阻随机存取存储器(“MRAM”)和能够存储信息的其他半导体元件。每种类型的存储设备可具有不同的配置。例如，闪存设备可被配置为NAND或NOR配置。
存储设备可由无源和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储元件包括ReRAM设备元件，在一些实施方案中，ReRAM设备元件包括电阻率切换存储元件(诸如反熔丝或相变材料)和可选的转向元件(诸如二极管或晶体管)。此外，以非限制性示例的方式，有源半导体存储元件包括EEPROM和闪存设备元件，在一些实施方案中，其包括包含电荷存储区域的元件，诸如浮栅、导电性纳米粒子或电荷存储电介质材料。
可以配置多个存储元件，使得它们串联连接或使得每个元件可被单独访问。以非限制性示例的方式，处于NAND配置(NAND存储器)中的闪存设备通常包含串联连接的存储元件。NAND串是包括存储器单元和SG晶体管的串联连接的晶体管集的示例。
NAND存储器阵列可被配置为使得阵列由多个存储器串组成，其中该串由共享单个位线并作为组被访问的多个存储元件组成。另选地，可配置存储元件，使得每个元件可被单独访问，例如NOR存储器阵列。NAND和NOR存储器配置为示例，并且可以以其他方式配置存储元件。
位于基板内和/或上方的半导体存储元件可被布置成二维或三维，诸如2D存储器结构或3D存储器结构。
在2D存储器结构中，半导体存储元件被布置在单个平面或单个存储设备层级中。通常，在2D存储器结构中，存储元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支承存储元件的基板的主表面延伸。该基板可以是在其上或其中形成存储元件层的晶片，或者其可以是在形成存储元件之后附接至存储元件的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。
存储元件可以以有序阵列(诸如，以多个行和/或列)布置在单个存储设备层级中。然而，存储元件可以以非规则或非正交配置排列。存储元件可各自具有两个或更多个电极或接触线，诸如位线和字线。
布置3D存储器阵列，使得存储元件占据多个平面或多个存储设备层级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直于基板的主表面，并且x和y方向基本上平行于基板的主表面)。
作为非限制性示例，3D存储器结构可以垂直地布置为多个2D存储设备层级的堆叠。作为另一个非限制性示例，3D存储器阵列可被布置为多个垂直的列(例如，基本上垂直于基板的主表面即在y方向上延伸的列)，每列具有多个存储元件。这些列可以例如在x-y平面中以2D配置加以布置，从而导致存储元件的3D布置方式，其中元件在多个垂直堆叠的存储器平面上。三维存储元件的其他配置也可以构成3D存储器阵列。
以非限制性示例的方式，在3D NAND存储器阵列中，存储元件可耦合在一起以在单个水平(例如，x-y)存储设备层级内形成NAND串。另选地，存储元件可耦合在一起以形成跨多个水平存储设备层级的垂直NAND串。可以设想其他3D配置，其中一些NAND串包含单个存储器层级中的存储元件，而其他串则包含跨越多个存储器层级的存储元件。3D存储器阵列还可以被设计为处于NOR配置和ReRAM配置。
通常，在单片3D存储器阵列中，在单个基板上方形成一个或多个存储设备层级。可选地，单片3D存储器阵列还可以具有至少部分地在单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单片3D阵列中，构成阵列的每个存储设备层级的层通常形成在阵列的下层存储设备层级的层上。然而，单片3D存储器阵列的相邻存储设备层级的层可以在存储设备层级之间共享或者在存储设备层级之间具有中间层。
2D阵列可以单独形成，然后封装在一起以形成具有多层存储器的非单片存储设备。例如，可通过在单独的基板上形成存储器层级然后将存储器层级彼此上下堆叠来构造非单片堆叠存储器。在堆叠之前可以将基板减薄或从存储设备层级移除，但由于存储设备层级最初形成在单独的基板上，因此所得的存储器阵列不是单片3D存储器阵列。此外，多个2D存储器阵列或3D存储器阵列(单片或非单片)可以形成在单独的芯片上，然后封装在一起以形成堆叠芯片存储设备。
通常需要相关联的电路来操作存储元件并与存储元件通信。作为非限制性示例，存储设备可具有用于控制和驱动存储元件以实现诸如编程和读取功能的电路。该相关联的电路可与存储元件在同一基板上和/或在单独的基板上。例如，用于存储器读写操作的控制器可位于单独的控制器芯片上和/或与存储元件位于相同的基板上。
本领域的技术人员将认识到，该技术不限于所描述的2D和3D示例性结构，而是涵盖如本文所述并且如本领域的技术人员所理解的技术的精神和范围内的所有相关存储器结构。
图1B示出图1A的温度感测电路115的示例。该电路包括pMOSFET131a、131b和134、双极型晶体管133a和133b和电阻器R1、R2和R3。I1、I2和I3表示电流。Voutput为提供给模数(ADC)转换器129的基于温度的输出电压。Vbg为与温度无关的电压。电压电平生成电路135使用Vbg来设置多个电压电平。例如，可通过电阻分压器电路将基准电压分成若干个电平。
ADC将Voutput与电压电平进行比较，并且选择电压电平中最接近的匹配，从而将对应的数字值(VTemp)输出至处理器。这是指示存储设备的温度的数据。在一种方式中，ROM熔丝123存储数据，该数据将匹配电压电平与温度相关联。然后，处理器使用温度来设置存储设备中的基于温度的参数。
通过在晶体管131b两端加上基极-发射极电压(Vbe)和电阻器R2两端的电压降来获得Vbg。双极型晶体管133a具有比晶体管133b更大的面积(因子N)。PMOS晶体管131a和131b的尺寸相等，并且以电流镜配置排列，使得电流I1和I2基本相等。得出Vbg＝Vbe+R2×I2且I1＝Ve/R1，因此I2＝Ve/R1。因此，Vbg＝Vbe+R2×kT ln(N)/R1xq，其中T为温度，k为玻尔兹曼常数，q为电荷的单位。晶体管134的源极连接至供电电压Vdd，并且晶体管的漏极和电阻器R3之间的节点是输出电压Voutput。晶体管134的栅极与晶体管131a和131b的栅极连接至相同的端子，并且通过晶体管134的电流镜像通过晶体管131a和131b的电流。
图2A示出图1的存储器结构126的示例性2D配置中的存储器单元块。存储器阵列可包括许多块。每个示例性块200、210包括多个NAND串和相应的位线，例如在块之间共享的BL0、BL1…。每个NAND串在其一端处连接至漏极选择栅极(SGD)，并且漏极选择栅极的控制栅极经由公共SGD线连接。NAND串在其另一端处连接至源极选择栅极，该源极选择栅极继而连接至公共源极线220。十六个字线，例如WL0至WL15，在源极选择栅极和漏极选择栅极之间延伸。在一些情况下，不包含用户数据的虚设字线也可以用于与选择栅极晶体管相邻的存储器阵列中。这种虚设字线可以屏蔽边缘数据字线免受某些边缘效应的影响。
可以在存储器阵列中提供的一种类型的非易失性存储器是浮栅存储器。也可以使用其他类型的非易失性存储器。例如，电荷捕获存储器单元可以使用非导电电介质材料代替导电浮栅以便以非易失性方式存储电荷。在一个示例中，由氧化硅、氮化硅和氧化硅(“ONO”)形成的三层电介质夹置在导电控制栅极和半导体之间。通过将电子从单元通道注入氮化物中来对单元进行编程，在氮化物中电子被捕获并存储在有限的区域中。然后，该存储的电荷以可检测的方式改变单元通道的一部分的阈值电压。通过将热空穴注入氮化物中来擦除单元。可以以***栅极配置提供类似的单元，其中掺杂的多晶硅栅极在存储器单元通道的一部分上延伸以形成单独的选择晶体管。
在另一种方式中，使用NROM单元。例如，两个位存储在每个NROM单元中，其中ONO电介质层跨源极和漏极扩散之间的通道延伸。一个数据位的电荷位于与漏极相邻的电介质层中，而另一个数据位的电荷位于与源相邻的电介质层中。通过单独地读取电介质内在空间上分开的电荷存储区域的二进制状态来获得多态数据存储。其他类型的非易失性存储器也是已知的。
图2B示出NAND串中的示例性电荷捕获存储器单元的剖视图，作为图2A中的存储器单元的示例。该视图在存储器单元的字线方向上，包括平坦控制栅极和电荷捕获区域，作为图1的存储器结构126中的存储器单元的2D示例。电荷捕获存储器可用于NOR和NAND闪存设备。与使用导体诸如掺杂多晶硅来存储电子的浮栅MOSFET技术相比，该技术使用绝缘体诸如SiN膜来存储电子。例如，字线(WL)424跨NAND串延伸，NAND串包括相应的通道区域406、416和426。字线的部分提供控制栅极402、412和422。字线下方是IPD层428、电荷捕获层404、414和421、多晶硅层405、415和425和隧道层409、407和408。每个电荷捕获层在相应的NAND串中连续延伸。
存储器单元400包括控制栅极402、电荷捕获层404、多晶硅层405和通道区域406的一部分。存储器单元410包括控制栅极412、电荷捕获层414、多晶硅层415和通道区域416的一部分。存储器单元420包括控制栅极422、电荷捕获层421、多晶硅层425和通道区域426的一部分。
平坦控制栅极的一个优点是电荷捕获层可以制成比浮栅薄。另外，存储器单元可以更靠近地放置在一起。
图2C示出图2B的结构沿线429的剖视图。该视图示出了具有平坦控制栅极和电荷捕获层的NAND串430。NAND串430包括SGS晶体管431、示例性存储器单元400、433…434和435和SGD晶体管436。
NAND串可以形成在包括p型基板区域455、n型阱456和p型阱457的基板上。在p型阱457中形成N型源极/漏极扩散区域sd1、sd2、sd3、sd4、sd5、sd6和sd7。通道电压Vch可以直接施加于基板的通道区域。存储器单元400包括在电荷捕获层404、多晶硅层405、隧道层409和通道区406上方的控制栅极402和IPD层428。
例如，控制栅极层可以是多晶硅，隧道层可以是氧化硅。IPD层可以是高k电介质的堆叠，诸如AlOx或HfOx，其有助于增大控制栅极层与电荷捕获或电荷存储层之间的耦合比。例如，电荷捕获层可以是氮化硅和氧化物的混合物。
SGD和SGS晶体管具有与存储器单元相同的配置，但具有更长的通道长度以确保在被抑制的NAND串中切断电流。
在该示例中，层404、405和409在NAND串中连续延伸。在另一种方式中，可以移除控制栅极402、412和422之间的层404、405和409的部分，从而暴露通道406的顶面。
图2D示出示例性存储器单元500。存储器单元包括接收字线电压Vwll0的控制栅极CG、处于电压Vd的漏极、处于电压Vs的源极和处于电压Vch的通道。
图3是存储设备600的透视图，该存储设备包括图1A的存储器结构126的示例性3D配置中的块集。在基板上的是存储器单元(存储元件)的示例性块BLK0、BLK1、BLK2和BLK3和具有由块使用的电路的***区域604。例如，电路可包括可连接至块的控制栅极层的电压驱动器605。在一种方式中，块中处于共同高度的控制栅极层被共同驱动。基板601还可以承载块下方的电路连同一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。块形成在存储设备的中间区域602中。在存储设备的上部区域603中，在导电路径中的一个或多个上部金属层被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替层级表示字线。在一种可能的方式中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然示出四个块作为示例，但是可以使用在x和/或y方向上延伸的两个或更多个块。
在一种可能的方式中，在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，并且在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储设备的高度。
图4示出图5的块之一的一部分的示例性剖视图。该块包括交替的导电层和电介质层的堆叠610。在该示例中，除了数据字线层(或字线)WLL0至WLL10之外，导电层还包括两个SGD层、两个SGS层和四个虚设字线层(或字线)WLD1、WLD2、WLD3和WLD4。电介质层被标记为DL0至DL19。此外，示出包括NAND串NS1和NS2的堆叠区域。每个NAND串包含存储器孔618或619，该孔填充有形成与字线相邻的存储器单元的材料。在图6中更详细地示出了堆叠的区域622。
该堆叠包括基板611、基板上的绝缘膜612和源极线SL的一部分。NS1在堆叠的底部614处具有源极端613，并且在堆叠的顶部616处具有漏极端615。金属填充的狭缝617和620可以跨堆叠周期性地设置，作为延伸穿过堆叠的互连部，诸如以将源极线连接至堆叠上方的线。狭缝可以在形成字线期间使用，随后用金属填充。还示出位线BL0的一部分。导电通孔621将漏极端615连接至BL0。
图5示出图4的堆叠中的存储器孔直径的曲线图。垂直轴与图4的堆叠对准，并且示出由存储器孔618和619中的材料形成的柱的宽度(wMH)，例如直径。在这样的存储设备中，蚀刻穿过堆叠的存储器孔具有非常高的纵横比。例如，约25至30的深度与直径之比是常见的。存储器孔可具有圆形剖面。由于蚀刻工艺，存储器孔和所得柱宽度沿孔的长度可以有差别。通常，直径从存储器孔的顶部到底部逐渐变小(图5中的实线)。也就是说，存储器孔是锥形的，从而在堆叠的底部处变窄。在一些情况下，在选择栅极附近的孔的顶部处发生略微变窄，使得直径变得稍微宽一些，然后从存储器孔的顶部到底部逐渐变小(图5中的长虚线)。例如，在该示例中，存储器孔宽度在堆叠中的WL9的层级处最大。存储器孔宽度在WL10的层级处略小，并且在WL8至WL0的层级处逐渐变小。
由于存储器孔和柱的直径的不均匀性，存储器单元的编程和擦除速度基于它们沿存储器孔的位置可以有差别。对于存储器孔的相对较小直径部分，跨隧道氧化物的电场相对较强，使得编程和擦除速度较高。
在由短虚线表示的另一种可能的具体实施中，堆叠被制造为两个层。该叠堆可以被制造为两个或更多个层。底层最先形成有相应的存储器孔。然后，顶层形成有相应的存储器孔，该存储器孔与底层中的存储器孔对准。每个存储器孔呈锥形，由此使得形成双锥形存储器孔，其中宽度先增加，接着减小，然后再次增加，从而从堆叠的底部移动至顶部。
由于存储器孔宽度的不均匀性，存储器单元的编程和擦除速度基于它们沿存储器孔的位置(例如，基于它们在堆叠中的高度)可以有差别。对于较小直径的存储器孔，跨隧道氧化物的电场相对较强，使得编程和擦除速度相对较高。
图6示出图4的堆叠的区域622的近距离视图。存储器单元在字线层和存储器孔的交叉处形成在堆叠的不同层级。在该示例中，SGD晶体管680和681在虚设存储器单元682和683和数据存储器单元MC上方提供。可以沿着存储器孔630的侧壁(SW)和/或在每个字线层内(例如，使用原子层沉积)沉积多个层。例如，每列(例如，由存储器孔内的材料形成的柱)可包括电荷捕获层663或膜，诸如SiN或其他氮化物、隧道层664、通道665(例如，包括多晶硅)和电介质核心666。字线层可包括阻挡氧化物/块高k材料660、金属阻挡层661和导电金属662(诸如钨)作为控制栅极。例如，提供控制栅极690、691、692、693和694。在该示例中，除了金属之外的所有层都设置在存储器孔中。在其他方式中，层中的一些可以在控制栅极层中。在不同的存储器孔中类似地形成附加的柱。柱可以形成NAND串的柱状有源区域(AA)。
当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷捕获层的一部分中。这些电子从通道被吸引到电荷捕获层中，并且穿过隧道层。存储器单元的Vth与存储电荷量成比例地增加(例如，随着其增加)。在擦除操作期间，电子返回到通道。
存储器孔中的每一个可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷捕获层、隧道层和通道层。存储器孔中的每一个的核心区域填充有主体材料，并且多个环形层位于存储器孔中的每一个中的核心区域和字线之间。
NAND串可被认为具有浮体通道，因为通道的长度没有形成在基板上。此外，NAND串由彼此上下堆叠的多个字线层设置，并且通过电介质层彼此分开。
图7A示出3D配置中的子块中的NAND串的示例性视图，其与图4一致。每个子块包括多个NAND串，其中示出一个示例性NAND串。例如，SB0、SB1、SB2和SB3分别包括示例性NAND串700n、710n、720n和730n。NAND串具有与图4一致的数据字线、虚设字线和选择栅极线。在块BLK中，每个子块包括NAND串集，该NAND串集在x方向上延伸并且具有公共SGD线。NAND串700n、710n、720n和730n分别位于子块SB0、SB1、SB2和SB3中。块的编程可以一次一个子块地发生，例如首先是SB0，其次是SB1，接着是SB2，然后是SB3。在每个子块内，可以遵循字线编程顺序，例如从WL0源极侧字线开始，并且以一次一个字线前进至WLL10，即漏极侧字线。
NAND串700n、710n、720n和730n分别具有通道区域700a、710a、720a和730a。通道可具有升压电平，例如结合图8G所讨论的。
另外，NAND串700n包括SGS晶体管700和701、虚设存储器单元702和703、数据存储器单元704、705、706、707、708、709、710、711、712、713和714、虚设存储器单元715和716和SGD晶体管717和718。
NAND串710n包括SGS晶体管720和721、虚设存储器单元722和723、数据存储器单元724、725、726、727、728、729、730、731、732、733和734、虚设存储器单元735和736和SGD晶体管737和738。
NAND串720n包括SGS晶体管740和741、虚设存储器单元742和743、数据存储器单元744、745、746、747、748、749、750、751、752、753和754、虚设存储器单元755和756和SGD晶体管757和758。
NAND串730n包括SGS晶体管760和761、虚设存储器单元762和763、数据存储器单元764、765、766、767、768、769、770、771、772、773和774、虚设存储器单元775和776和SGD晶体管777和778。
该图示出：字线集(WL0至WL10)；所选择的串(700n)，该所选择的串包括数据存储器单元集704至714，该数据存储器单元集从在所选择的串的源极侧700ss处的一个或多个(例如，在该示例中为两个)源极侧字线WLL0和WLL1组700s延伸至在所选择的串的漏极侧700ds处的漏极侧数据字线WLL10；和数据存储器单元724至734的未选择的串(710n)，该数据存储器单元从该一个或多个源极侧数据字线组延伸至漏极侧数据字线。该字线集中的每个字线连接至所选择的串中的相应数据存储器单元，并且连接至未选择的串中的相应数据存储器单元。另外，该数据存储器单元704至714集从在所选择的串的源极侧700ss处的一个或多个(例如，在该示例中为两个)源极侧数据存储器单元704和705组700g延伸至在所选择的串的漏极侧700ds处的漏极侧数据存储器单元714。
图7B示出图7A的子块SB0至SB3的附加细部图。示出示例性存储器单元，该存储器单元在x方向上沿着每个子块中的字线延伸。为简单起见，每个存储器单元被示出为立方体。SB0包括NAND串700n、701n、702n和703n。SB1包括NAND串710n、711n、712n和713n。SB2包括NAND串720n、721n、722n和723n。SB3包括NAND串730n、731n、732n和733n。位线连接至NAND串的集。例如，位线BL0连接至NAND串700n、710n、720n和730n，位线BL1连接至NAND串701n、711n、721n和731n，位线BL2连接至NAND串702n、712n、722n和732n，位线BL3连接至NAND串703n、713n、723n和733n。感测电路可以连接至每个位线。例如，感测电路780、781、782和783连接至位线BL0、BL1、BL2和BL3。
图8A示出存储器单元的示例性Vth分布，其中使用了两种数据状态。在编程操作期间，可以通过使用一个或多个编程阶段来实现最终的Vth分布。例如，每个阶段可使用增量阶跃脉冲编程。在编程阶段期间，对所选择的字线执行编程-验证迭代。编程-验证迭代包括编程部分，其中将编程电压施加于字线，接着是执行一个或多个验证测试的验证部分。每个编程状态具有验证电压，该验证电压用于对状态的验证测试。
在单级单元(SLC)编程的示例中，Vth分布800表示已擦除状态(Eslc)，Vth分布801表示已编程数据状态(Pslc)。例如，已擦除状态可表示一位，而已编程状态表示零位。用于已编程状态的验证电压为VvSLC，并且用于区分两种状态的读取电压为VrSLC。一般来讲，用于区分相邻状态(例如，较低状态和较高状态)的读取电压应当位于较低状态的Vth分布的预期上尾与较高状态的Vth分布的预期下尾的中间。
图8B示出存储器单元的示例性Vth分布，其中使用了四种数据状态。对于Er、A、B和C状态，数据状态分别由Vth分布810、811、812和813表示，并且每个状态的位的示例性编码分别是上页(UP)位/下页(LP)位的格式的11、10、00和01。验证电压为VvA、VvB和VvC，并且读取电压为VrA、VrB和VrC。LP读取可使用VrA和VrC，并且UP读取可使用VrB。
图8C示出存储器单元的示例性Vth分布，其中使用了八种数据状态。A、B、C、D、E、F和G状态的验证电压分别为VvA、VvB、VvC、VvD、VvE、VvF和VvG。对于A、B、C、D、E、F和G状态，第一读取电压集分别包括VrA、VrB、VrC、VrD、VrE、VrF和VrG。对于A、B、C、D、E、F和G状态，每种状态的位的示例性编码分别为111、110、100、000、010、011、001和101。对于Er、A、B、C、D、E、F和G状态，数据状态分别由Vth分布820、821、822、823、824、825、826和827表示。
图8D示出存储器单元的示例性Vth分布，其中使用了十六种数据状态。使用每单元四位(16层级)编程可涉及下页、中下页、中上页和上页。
对于S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14和S15状态，数据状态分别由Vth分布830、831、832、833、834、835、836、837、838、839、840、841、842、843、844和845表示，并且每种状态的位的示例性编码分别为1111、1110、1100、1101、1001、1000、1010、1011、0011、0010、0000、0100、0110、0111、0101和0001，呈上页(UP)位/中上(UMP)页位、中下(LMP)页位、下页(LP)位的格式，如上所述。验证电压为VvS1、VvS2、VvS3、VvS4、VvS5、VvS6、VvS7、VvS8、VvS9、VvS10、VvS11、VvS12、VvS13、VvS4和VvS15。读取电压为VrS1、VrS2、VrS3、VrS4、VrS5、VrS6、VrS7、VrS8、VrS9、VrS10、VrS11、VrS12、VrS13、VrS4和VrS15。
LP读取可使用VrS1、VrS3、VrS5、VrS7、VrS9和VrS13。LMP读取可使用VrS2、VrS6、VrS10、VrS12和VrS14。UMP读取可使用VrS4、VrS11和VrS15。UP读取可使用VrS8。
图8E示出针对一种数据状态的存储器单元的示例性Vth分布，从而示出存储器单元位置和温度的影响。在该示例中，将与温度无关的固定Vpass施加于未选择的字线。单个已编程数据状态以简化方式示出，但原理也适用于其他数据状态。Vv为验证电压。Vth分布850用于在相对较低的温度下不在一个或多个源极侧存储器单元之中的存储器单元。这被认为是基准Vth分布。Vth分布851用于在相对较高的温度下不在一个或多个源极侧存储器单元之中的存储器单元。由于通道升压的降级，这些单元经历了Vth的小量上升。
Vth分布852用于在相对较低温度下的一个或多个源极侧存储器单元。由于源极侧效应(例如，热载流子注入)，该Vth分布(与不在一个或多个源极侧存储器单元中的存储器单元相比)具有显著的Vth上升。Vth分布853用于在相对较高温度下的一个或多个源极侧存储器单元。由于温度升高而发生的热载流子注入显著增加，这些单元经历了显著的Vth上升。本文提供的技术可以减少或避免由于温度升高而发生的Vth上升。
基于使用存储器单元的相应字线执行的编程操作的数量，还可以引起存储器单元的附加Vth上升。例如，在图7A和图7B中，如所提及的，字线跨子块延伸，并且一次对一个子块进行编程。因此，当对每个子块进行编程时，将编程电压集施加于相同的字线。在使用字线对SB0中的存储器单元进行编程之后，还对SB1至SB3中的每一者中的存储器单元进行编程。这些附加的编程操作可导致SB0中存储器单元的Vth上升。对于特定子块中的单元，Vth上升与在特定子块之后进行编程的子块的数量成比例。在特定子块中Vpass的减小的量值可与在特定子块之后进行编程的子块的数量成比例。
图8F示出存储器单元的Vth(dVth)相对于温度增加的曲线图。存储设备可被设计为在例如-30℃至85℃的温度范围内操作，其中25℃被认为是室温。Vth呈指数级增加，使得温度的升高在较低温度(诸如低于室温)下相对较小，而在较高温度(诸如高于室温)下相对较大。
图8G示出未选择的NAND串中的通道电压(Vch)的曲线图，其中所选择的字线(WL0)与虚设字线(WLD3，在WL0的源极侧处)之间的通道梯度导致电子空穴产生。垂直轴表示Vch，并且水平轴表示沿着单元串(诸如NAND串)的通道的位置。这些位置由垂直虚线分段，其中相邻虚线之间的区域对应于与晶体管/字线直接相邻的通道区域或者对应于晶体管/字线之间的通道区域。重点在于串的源极侧。源极线向左，并且位线向右。WL0是源极侧数据字线，WLD3是与WL0相邻的第一虚设字线，并且WLD4是与WLD3相邻的第二虚设字线。WL1是与WL0相邻的数据字线，并且WL2是与WL1相邻的数据字线。
未选择的NAND串中的大部分通道升压是由于在通道电压浮动时从字线到通道的电容耦合。为了使通道电压浮动，选择栅极晶体管被关断(使其非导电)。例如，可将0V施加于SGD和SGS晶体管的控制栅极。WLD4接收诸如3V的电压。WLD3接收诸如5V的电压。WL0接收诸如15V至25V的编程电压。WL1、WL2和其他字线接收诸如10V的通过电压。粗略估计的通道电压是字线电压减去晶体管的Vth。例如，虚设单元可具有Vth＝0V。这些单元未被编程且具有固定的Vth。例如，SGS晶体管也可以具有Vth＝0V。此外，当WL0最初被编程时，WL0上的单元和其他字线处于已擦除状态，并且例如也可以具有Vth＝0V。因此，与SGS0、SGS1、WLD4、WLD3、WL0、WL1和WL2直接相邻的通道区域分别具有Vch＝0、0、3、5、15-25、10和10V。
在WLD3和WL0之间形成诸如Vpgm-5V(例如，15-5＝10V至25-5＝20V)的通道梯度860。在WL0和WL1之间形成较小的通道梯度。生成成对的电子(e)和空穴(h)。电子可进入连接至WL0的单元的电荷捕获区域，从而导致过编程。例如，电子甚至可以进一步行进，从而进入连接至WL1的单元的电荷捕获区域，从而也导致过编程，但程度小于WL0的单元。此外，随着编程电压(Vpgm)升高，梯度将进一步增加，从而增加过编程的可能性。
图9示出示例性编程操作的波形。横轴表示编程循环(PL)数，纵轴表示控制栅极或字线电压。一般来讲，编程操作可涉及将脉冲序列施加于所选择的字线，其中该脉冲序列包括多个编程循环或编程-验证迭代。编程-验证迭代的编程部分包括编程电压，并且编程-验证迭代的验证部分包括一个或多个验证电压，诸如结合图8A至图8D所讨论的那样。
在一种方式中，每个编程电压包括两个步长。此外，在该示例中使用增量阶跃脉冲编程(ISPP)，其中编程电压在每个连续编程循环中使用固定或变化的步长大小升高。本示例在编程已完成的单个编程阶段中使用ISPP。ISPP还可用于多阶段操作的每个编程阶段。
波形900包括一系列编程电压901、902、903、904、905…906，这些编程电压施加于被选择用于编程的字线和相关联的非易失性存储器单元集。基于正在被验证的目标数据状态，可以在每个编程电压之后提供一个或多个验证电压作为示例。可在编程电压和验证电压之间的所选择的字线上施加0V。例如，在编程电压901和902中的每个之后可分别施加VvA和VvB的A状态和B状态验证电压(波形910)。在编程电压903和904中的每个之后可施加VvA、VvB和VvC(波形911)的A、B和C状态验证电压。在若干个附加的编程循环(未示出)之后，在最终编程电压906之后可施加VvE、VvF和VvG(波形912)的E、F和G状态验证电压。
图10A示出编程操作中的示例性波形的曲线图。所示出的时间段表示一次编程-验证迭代。横轴表示时间，并且纵轴表示字线电压Vwl。在t0至t4期间，编程电压1000施加于所选择的字线，并且达到Vpgm的量值。在t5至t19期间，通过电压1005施加于未选择的字线并达到Vpass的量值，该量值足够高，以提供处于导电状态的单元，使得可以对所选择的字线的单元进行感测(例如，验证)操作。通过电压包括增加的部分1005a、固定振幅部分1005b(例如在Vpass处)和减小的部分1005c。编程电压可暂时暂停在中间电平诸如Vpass处，以避免可能具有不期望的耦合效应的单个大转变。可选地，可以更快地增加通过电压，使得在t0时达到Vpass。
验证电压1010施加于所选择的字线。在本示例中，逐一施加所有七个验证电压。在本示例中使用八级存储设备。分别在t8、t9、t10、t11、t12、t13和t14时施加VvA、VvB、VvC、VvD、VvE、VvF和VvG的验证电压。在t15至t16期间，波形从VvG降低至0V或其他稳态电平。
图10B示出读取操作中的示例性波形的曲线图。横轴表示时间，并且纵轴表示字线电压Vwl。在t0至t14期间，通过电压1025施加于未选择的字线并达到Vpass的量值。通过电压包括增加的部分1025a、在Vpass处的部分1025b和减小的部分1025c。读取电压1030施加于所选择的字线。在本示例中，逐一施加所有七个读取电压。在本示例中使用八级存储设备。分别在t3、t4、t5、t6、t7、t8和t9时施加VrA、VrB、VrC、VrD、VrE、VrF和VrG的读取电压。波形在t10至t11期间从VrG降低至0V。
图11示出说明温度和存储器单元位置(例如，所选择的字线位置)的示例性编程过程。步骤1100开始编程操作。步骤1101选择用于编程的字线(WLn)，将Vpgm初始化并基于WLn的温度和位置设置Vpass，例如，WLn是否在一个或多个源极侧字线组中。例如，在串中，该组可包括作为源极侧单元的单个单元，例如图7A中的NAND串700n中的单元704。在另一示例中，该组可包括两个单元，包括源极侧单元和与其相邻的单元，该单元位于源极侧单元的漏极侧。该相邻单元可以是NAND串700n中的单元705。例如，所选择的串中的一个或多个源极侧数据存储器单元组可包括不超过10％的所选择的串中的数据存储器单元。该组包括最有可能受过编程影响的单元。在一个示例中，该一个或多个源极侧数据存储器单元组包括不超过两个或三个单元。所选择的串中的源极侧数据存储器单元彼此相邻。或者，该一个或多个源极侧数据字线组可包括不超过10％的块或子块的数据字线集中的字线。
步骤1102开始编程循环或编程-验证迭代。步骤1103可用于基于Vpgm的量值来调整Vpass。参见例如图14A和图14B。如所讨论的，步骤1104可用于基于子块编程顺序来调整Vpass。步骤1105包括将Vpgm施加于所选择的字线并且将Vpass施加于未选择的字线。这些电压至少部分地同时施加。步骤1106涉及执行验证测试。在一种方式中，如图9中所述，对于尚未完成编程的存储器单元，对所有目标数据状态子集执行验证测试。
判定步骤1107确定是否完成了对所选择的字线的编程。如果待编程的所有或几乎所有存储器单元已经通过它们各自的验证测试，则判定步骤1107为真。当验证电压经由字线施加于存储器单元的控制栅极并且存储器单元由感测电路确定为处于非导电状态时，存储器单元通过验证测试。在这种情况下，存储器单元的Vth超过验证电压。如果判定步骤1107为假，则在步骤1111处递增Vpgm，并且在步骤1102处执行下一个编程循环。如果判定步骤1107为真，则判定步骤1108确定是否存在另一个待编程的字线，例如，在当前选择的子块中。如果判定步骤1108为假，则判定步骤1109确定是否存在另一个待编程的子块，例如，在当前选择的块中。如果判定步骤1108为真，则在步骤1101处选择当前子块中的下一字线以进行编程。如果判定步骤1109为真，则在步骤1101处选择下一个子块中的第一字线以进行编程。如果判定步骤1109为假，则编程操作在步骤1110处结束。
图12示出示例性曲线图，该曲线图示出一个或多个源极侧字线组(曲线1201)的存储器单元和其余字线(1200)的存储器单元的Vpass(dVpass)相对于温度(T)的变化。减少一个或多个源极侧字线组的存储器单元的过编程的一种解决方案是，随着温度的增加减小其余字线上的Vpass。因此，当所选择的字线在一个或多个源极侧字线组中时，Vpass可随着T的增加而减小(曲线1201)。通过电压的量值与温度成反比。在一种方式中，在这种情况下，当T>Troom时，Vpass开始从标称电平Vpass_nom降低，其中Troom为室温。在这种情况下，Vpass根据负温度系数降低。
另一方面，当所选择的字线不在一个或多个源极侧字线组中时，Vpass可以与T(曲线1200)成比例地增加，因为由热电子注入引起的过编程不太需要关注。需多加关注的是在较高温度下通道升压的减少。多晶硅通道的属性是随着温度的升高电子的生成增加。附加电子是负电荷，其降低了通道电压。为了改善较高温度下的通道升压，Vpass可与T成比例地增加。在一种方式中，在这种情况下，当T>Troom时，Vpass从Vpass_nom开始增加。在这种情况下，Vpass根据正温度系数增加。通过电压的量值与温度成比例。
将Vpass调整为温度的函数的各种具体实施是可能的。下面讨论了一些具体实施。在图13A至图13F中，纵轴表示字线电压，横轴表示字线相对于字线集的源极侧(SS)和漏极侧(DS)的位置。此外，数据示出了相对较低的温度(诸如Troom)和升高的温度(诸如T>Troom)的情况。每个短水平线表示一个字线的电压。这些示例与图4、图5、图7A和图7B一致，其中存在十一个字线WL0至WL10。此外，WL0是图13A至图13C中所选择的字线，WL1是图13D和图13E中所选择的字线，WL2是图13F中所选择的字线。所选择的字线接收编程电压Vpgm，并且未选择的字线接收通过电压Vpass。带箭头的“T”表示Vpass如何随温度升高而调整。对于给定的字线，可将Vpass调整至中间电平，该电平处于所示出的与T的增加成比例的电平之间。
在图13A至图13E中，所选择的字线是一个或多个源极侧字线组的一部分，使得Vpass随着温度的升高而降低。在图13F中，所选择的字线是一个或多个源极侧字线组的一部分，使得Vpass随着温度的升高而升高。
图13A示出当WL0为所选择的字线并且当温度升高时将减小的通过电压Vpass_T1施加于未选择的字线时的通过电压的示例。该示例还示出了虚设字线WLD4和WLD3的电压。在本示例中，施加于WLD4的电压为Vwld4_nom，其不随温度变化而调整。当T为标称温度(诸如，Troom)时施加于WLD3的电压为Vwld3_nom，或者当T为升高的温度时施加Vwld_T>Vwld3_nom。通过在温度升高时增加Vwld3，Vwld3和Vpgm之间的压差减小，使得WLD3和WL0之间的通道中的电压梯度也减小。虚设字线WLD4和WLD3的这些电压未示出，但也可以用在图13B至图13F的示例中。
这是串中的一个或多个源极侧数据存储器单元组的示例，该一个或多个源极侧数据存储器单元组与串的源极侧的虚设存储器单元相邻。控制电路被配置为当所选择的数据存储器单元在串中的该一个或多个源极侧数据存储器单元组中时，将虚设存储器单元的控制栅极电压设置为与温度成比例。
施加于WL0的电压为Vpgm，因为这是所选择的字线。如果T处于标称电平，则施加于WL1-WL10的电压为Vpass_nom；如果T处于升高的电平，则施加VpassT1<Vpass_nom。在该示例中，WL0为一个或多个源极侧字线组的一部分。
图13B示出当WL0为所选择的字线时的通过电压的另一示例，其中将不同的减小的通过电压Vpass_T1、Vpass_T2和Vpass_T3施加于未选择的字线中的一些，并且当温度升高时，将标称通过电压Vpass_nom施加于其他未选择的字线。在该示例中，WL0为一个或多个源极侧字线组的一部分。此外，当字线更靠近字线集的源极侧时，对于这些字线，Vpass逐渐变小。Vpass_T1、Vpass_T2和Vpass_T3分别施加于WL1、WL2和WL3。换句话讲，对于相对更接近所选择的字线WL0的字线，对Vpass的调整更大。该方式基于以下理论：在除WL0之外的字线中，WL1具有与WL0相关联的通道区域的最大耦合。因此，WL1的Vpass的相对较大的降低将对降低与WL0相关联的通道区域中的电压具有最大的影响。由于WL0至WL2和WL3的距离逐渐增加，WL2和WL3上的Vpass可以以逐渐减小的量来减少。
这是一个示例，其中当所选择的数据存储器单元在串中的一个或多个源极侧数据存储器单元组中时，通过电压的量值随着距串的源极侧的距离而逐渐增加。
对于WL4至WL10，在本示例中，Vpass不随温度升高进行调整。
图13C示出当WL0是所选择的字线时的通过电压的另一示例，其中将不同的减小的通过电压Vpass_T1、Vpass_T2和Vpass_T3施加于未选择的字线中的一些，并且当温度升高时，将减小的通过电压Vpass_T4<Vpass_nom施加于其他未选择的字线。该示例类似于图13B，不同的是Vpass也随WL4至WL10的温度的升高而调整。常见的减小的通过电压Vpass_T4施加于WL4-WL10。该方式基于如下理论：与该一个或多个源极侧字线组相对较远的字线仍然可以对与该一个或多个源极侧字线组相关联的通道区域中的电压具有一些影响。因此，在升高的温度下减小这些字线的Vpass是合适的。
图13D示出当WL1为所选择的字线并且当温度升高时将减小的通过电压Vpass_T1施加于未选择的字线时的通过电压的示例。Vpgm施加于WL1，而Vpass_nom在标称温度下施加于其余的未选择的字线(例如，WL0和WL2至WL10)，并且在升高的温度下Vpass_T1施加于其余的未选择的字线。还可参考图13A，该示例示出了当所选择的字线为WL0或WL1时施加相同的通过电压。
图13E示出当WL1为所选择的字线并且当温度升高时将减小的通过电压Vpass_T2>Vpass_T1施加于未选择的字线时的通过电压的示例。Vpgm施加于WL1，而Vpass_nom在标称温度下施加于其余的未选择的字线(例如，WL0和WL2至WL10)，并且在升高的温度下Vpass_T2施加于其余的未选择的字线。还可参考图13D，当所选择的字线为WL0时施加低于当所选择的字线为WL1时的通过电压，例如Vpass_T1<Vpass_T2。该方式基于以下理论：当WL1为所选择的字线时，WL1和WL0之间的通道梯度小于当WL0为所选择的字线时WL0和WLD3之间的通道梯度。因此，当WL1为所选择的字线时，相比当WL0为所选择的字线，过编程的可能性较小，并且可对Vpass进行较小的调整。一般来讲，当所选择的字线逐渐远离该字线集的源极侧时，Vpass从标称电平的降低可以逐渐变小。
图13A和图13E提供了一个示例，其中一个串中的一个或多个源极侧数据存储器单元组包括位于串的源极侧的第一数据存储器单元和与第一数据存储器单元相邻的第二数据存储器单元。控制电路被配置为当所选择的数据存储器单元是第一数据存储器单元时将通过电压的量值设置为第一值(Vpass_T1)，并且当所选择的数据存储器单元是第二数据存储器单元时，将通过电压的量值设置为高于第一值的第二值(Vpass_T2)。
图13F示出当WL3为所选择的字线并且当温度升高时将增加的通过电压Vpass_T5>Vpass_nom施加于未选择的字线时的通过电压的示例。在此，所选择的字线WL2不是一个或多个源极侧字线组的一部分。因此，Vpass随着温度的升高而增加，如结合图12所讨论的。具体而言，当温度处于标称电平时，Vpass_nom施加于未选择的字线，并且当温度处于升高的水平时，Vpass_T5>Vpass_nom施加于未选择的字线。Vpgm施加于WL2。
图14A示出对于标称温度(曲线1400)和增加的温度(曲线1401)，作为编程电压的函数的通过电压的示例。在图14A和图14B中，纵轴表示未选择的字线的电压，横轴表示Vpgm，其在编程操作中阶跃增加(图9)。如所提及的，当Vpgm更大时，可导致过编程的通道梯度更糟糕。因此，减小Vpass的对策可以是Vpgm的函数。在本示例中，仅当Vpgm超过指定电平Vpgm_s且温度升高时，Vpass才减小。在阶跃变化中，Vpass从Vpass_nom减小至Vpass_T1。另一种方式是在温度升高的情况下以多个步骤减小Vpass。例如，可基于编程操作期间的编程循环数来设置Vpass的减小。曲线1400和曲线1401分别表示标称温度和升高的温度的情况。在一种方式中，Vpgm_s是在编程阶段中在Vpgm的初始值和Vpgm的最终值之间的电压。
图14B示出对于标称温度(曲线1410)和增加的温度(曲线1411)，作为编程电压的函数的通过电压的示例。在本示例中，当Vpgm超过Vpgm_s时，Vpass减小。此外，随着Vpgm的增加，Vpass从Vpass_nom逐渐减小至Vpass_T1。曲线1410和曲线1411分别表示标称温度和升高的温度的情况。
如所讨论的，Vpass可作为Vpgm以及字线位置和温度的函数进行调整。
图15示出将电压施加于字线和块中的选择栅极线的示例性电路。例如，可提供各种电压驱动器1500，诸如电荷泵，作为图1的功率控制模块116的一部分。SGD0驱动器1501(DRV表示驱动器)向SGD0控制线提供电压。SGD1驱动器1502向SGD1控制线提供电压。WLD2驱动器1503向WLD2字线提供电压。WLD1驱动器1504向WLD1字线提供电压。WLSEL驱动器1505向数据字线WLL0至WLL10中被选择的任一者提供电压，例如用于编程或读取。例如，这可以是编程电压、验证电压或读取电压。一个或多个通过电压驱动器可用于同时向不同的未选择的字线提供一个或多个通过电压。这些包括示例性驱动器VPASS1DRV 1506a、VPASS2DRV1506b和VPASS3DRV 1506c。通过电压驱动器向未被选择用于编程或读取的数据字线WLL0至WLL10中的任一者提供电压。例如，在图13B的示例中，VPASS1DRV 1506a、VPASS2DRV 1506b和VPASS3DRV 1506c可以分别用于提供Vpass_T1、Vpass_T2和Vpass_T3。
WLD3驱动器1507向WLD3字线提供电压。WLD4驱动器1508向WLD4字线提供电压。SGS1驱动器1509向SGS1控制线提供电压。SGS0驱动器1510向SGS0控制线提供电压。
开关1520至1530集响应于控制信号，以将来自驱动器1505、1506a、1506b和1506c中的一者的电压传递至相应的数据字线。开关1520、1521、1522、1523、1524、1525、1526、1527、1528、1529和1530分别用于字线WLL0至WLL10。还可以控制开关以将驱动器与相应的数据字线断开以使数据字线的电压浮动。
因此，可以看出，在一个实施方案中，一种设备包括：字线集；包括数据存储器单元集的串，该数据存储器单元集从在串的源极侧处的一个或多个源极侧数据存储器单元组延伸至在串的漏极侧处的漏极侧数据存储器单元，其中该串为在多个存储器单元串中；温度感测电路，该温度感测电路被配置为提供指示温度的数据；和控制电路，该控制电路用于对串中的数据存储器单元集中的所选择的数据存储器单元进行编程，其中所选择的数据存储器单元连接至该字线集中的所选择的字线，该控制电路被配置为同时将编程电压施加于所选择的字线并且将通过电压施加于该字线集中的未选择的字线，并且当所选择的数据存储器单元在串中的该一个或多个源极侧数据存储器单元组中时，将通过电压的量值设置为与温度成反比，而当所选择的数据存储器单元不在串中的该一个或多个源极侧数据存储器单元组中时，将通过电压的量值设置为与温度成比例。
在另一个实施方案中，一种方法包括获得指示温度的数据；并且同时将编程电压施加于所选择的字线并且将通过电压施加于未选择的字线，其中所选择的数据存储器单元连接至所选择的字线，并且当温度高于指定水平时，当所选择的数据存储器单元在串中的该一个或多个源极侧数据存储器单元组中时，与所选择的数据存储器单元不在串中的该一个或多个源极侧数据存储器单元组中时相比，通过电压的量值更低。
在另一实施方案中，设备包括用于同时将编程电压施加于块的所选择的字线的装置；和用于在编程电压期间向块的未选择的字线施加通过电压的装置，其中当温度高于指定水平时，当所选择的字线在一个或多个源极侧数据字线组中时，与所选择的字线不在该一个或多个源极侧数据字线组中时相比，通过电压的量值更低。
已经出于说明和描述的目的呈现了本发明的前述详细描述。这并非旨在穷举或将本发明限制于所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中和适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。

Claims (13)

1.一种存储器装置，包括：
字线集(WL0-WL10)；
串(NS1,NS2,700n-703n,710n-713n,720n-723n,730n-733n)，所述串包括数据存储器单元(704、705、706、707、708、709、710、711、712、713和714；724、725、726、727、728、729、730、731、732、733和734；744、745、746、747、748、749、750、751、752、753和754；764、765、766、767、768、769、770、771、772、773和774)集，所述数据存储器单元集从在所述串的源极侧(700ss)处的一个或多个源极侧数据存储器单元(704,705；724,725；744,745；764,765)组(700g)延伸至在所述串的漏极侧(700ds)处的漏极侧数据存储器单元(714,734,754,774)，其中所述串为在多个存储器单元串中；
温度感测电路(115)，所述温度感测电路被配置为提供指示温度的数据；和
控制电路(110,112,114,116,122,128,132)，所述控制电路用于对所述串中的所述数据存储器单元集中的所选择的数据存储器单元进行编程，其中所述所选择的数据存储器单元连接至所述字线集中的所选择的字线，所述控制电路被配置为同时将编程电压(Vpgm)施加于所述所选择的字线并且将通过电压(Vpass)施加于所述字线集中的未选择的字线，并且当所述所选择的数据存储器单元在所述串中的所述一个或多个源极侧数据存储器单元组中时，将所述通过电压的量值设置为与所述温度成反比，而当所述所选择的数据存储器单元不在所述串中的所述一个或多个源极侧数据存储器单元组中时，将所述通过电压的量值设置为与所述温度成比例，其中
所述串中的所述一个或多个源极侧数据存储器单元组包括在所述串的所述源极侧处的第一数据存储器单元(704,724,744,764)和与所述第一数据存储器单元相邻的第二数据存储器单元；并且
当所述所选择的数据存储器单元是所述第一数据存储器单元时，所述控制电路被配置为将所述通过电压的所述量值设置为第一值(Vpass_T1)，并且当所述所选择的数据存储器单元是所述第二数据存储器单元时，所述控制电路被配置为将所述通过电压的所述量值设置为高于所述第一值的第二值(Vpass_T2)。
2.根据权利要求1所述的存储器装置，其中：
当所述所选择的数据存储器单元在所述串中的所述一个或多个源极侧数据存储器单元组中时，所述通过电压的量值随着距所述串的所述源极侧的距离而增加。
3.根据权利要求1所述的存储器装置，其中：
当所述所选择的数据存储器单元在所述一个或多个源极侧数据存储器单元组中时，所述控制电路被配置为将所述通过电压的所述量值设置为与所述编程电压的量值成反比。
4.根据权利要求1至3中任一项所述的存储器装置，其中：
所述串中的所述一个或多个源极侧数据存储器单元组与在所述串的所述源极侧处的虚设存储器单元(703,723,743,763)相邻；并且
当所述所选择的数据存储器单元在所述串中的所述一个或多个源极侧数据存储器单元组中时，所述控制电路被配置为将所述虚设存储器单元的控制栅极电压设置为与所述温度成比例。
5.根据权利要求1所述的存储器装置，其中：
所述串中的所述一个或多个源极侧数据存储器单元组包括所述串中的不超过10％的所述数据存储器单元集。
6.根据权利要求1所述的存储器装置，其中：
所述通过电压的所述量值足够高，以提供连接至处于导电状态的所述未选择的字线的数据存储器单元。
7.根据权利要求1所述的存储器装置，其中：
所述字线集在存储器单元的子块(SB0至SB3)中延伸；
所述控制电路被配置为以子块编程顺序对所述子块进行编程；并且
基于何时以所述子块编程顺序对所述所选择的串的子块进行编程来调整所述通过电压的所述量值。
8.一种用于对存储器装置进行编程的方法，包括：
获得指示温度的数据；以及
同时将编程电压(Vpgm)施加于所选择的字线(WL0至WL10)，并且将通过电压(Vpass)施加于未选择的字线(WL0至WL10)，其中所选择的数据存储器单元(704、705、706、707、708、709、710、711、712、713和714；724、725、726、727、728、729、730、731、732、733和734；744、745、746、747、748、749、750、751、752、753和754；764、765、766、767、768、769、770、771、772、773和774)连接至所述所选择的字线，并且当所述温度高于指定水平(Troom)时，当所述所选择的数据存储器单元在串中的一个或多个源极侧数据存储器单元组中时，与所述所选择的数据存储器单元不在所述串中的所述一个或多个源极侧数据存储器单元组中时相比，所述通过电压的量值更低，其中：
所述串中的所述一个或多个源极侧数据存储器单元组包括在所述串的源极侧处的第一数据存储器单元(704,724,744,764)和与所述第一数据存储器单元相邻的第二数据存储器单元(705,725,745,765)，所述方法还包括，当所述温度高于所述指定水平时：
当所述所选择的数据存储器单元是所述第一数据存储器单元时，将所述通过电压的所述量值设置为第一值(Vpass_T1)，并且当所述所选择的数据存储器单元是所述第二数据存储器单元时，将所述通过电压的所述量值设置为高于所述第一值的第二值(Vpass_T2)。
9.根据权利要求8所述的方法，其中：
当所述温度低于所述指定水平时，所述通过电压的所述量值与所述所选择的数据存储器单元是否在所述一个或多个源极侧数据存储器单元组中无关。
10.根据权利要求8所述的方法，其中：
当所述温度高于所述指定水平时，当所述所选择的数据存储器单元在所述串中的所述一个或多个源极侧数据存储器单元组中时，所述通过电压的所述量值与所述温度成反比。
11.根据权利要求8所述的方法，其中：
当所述温度高于所述指定水平时，当所述所选择的数据存储器单元不在所述串中的所述一个或多个源极侧数据存储器单元组中时，所述通过电压的所述量值与所述温度成比例(1200)。
12.根据权利要求8所述的方法，其中所述串中的所述一个或多个源极侧数据存储器单元组与在所述串的源极侧(700ss)处的虚设存储器单元(703,723,743,763)相邻，所述方法还包括，当所述温度高于所述指定水平时：
当所述所选择的数据存储器单元在所述串中的所述一个或多个源极侧数据存储器单元组中时，将所述虚设存储器单元的控制栅极电压的量值(Vwld_T)设置为比所述所选择的数据存储器单元不在所述串中的所述一个或多个源极侧数据存储器单元组中时(Vwld_nom)高。
13.根据权利要求8所述的方法，还包括：
当所述所选择的数据存储器单元在所述一个或多个源极侧数据存储器单元组中时，将所述通过电压的所述量值设置为与所述编程电压的量值成反比。
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