JP5998059B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
図1は、不揮発性半導体記憶装置の構成例を示す。この不揮発性半導体記憶装置は、m本(mは、2以上の整数)のワード線WL1〜WLmと、ワード線・デコーダ/ドライバ10と、ディスチャージ・デコーダ/ドライバ11と、カラム・デコーダ/ドライバ12と、p個(pは、1以上の整数)のメモリブロック181〜18pとを備える。メモリブロック181〜18pは、メモリセルアレイ13と、n本(nは、2以上の整数)のビット線BL1〜BLnと、n本のソース線SL1〜SLnと、ディスチャージ回路14と、カラムゲート回路15と、ライトドライバ16と、センスアンプ17とを含む。すなわち、メモリブロック181〜18pは、互いに同一の構成を有する。なお、ここでは、不揮発性半導体記憶装置は、ReRAM(Resistance Random Access Memory)であるものとして説明する。
ワード線・デコーダ/ドライバ10(ワード線駆動回路)は、入力アドレス(図示せず)に応答して、m本のワード線を選択的に活性化させる。ディスチャージ・デコーダ/ドライバ11(第1の選択制御回路)は、入力アドレスに応答して、n本のディスチャージ制御信号DBS1〜DBSnおよびn本のディスチャージ制御信号DSS1〜DSSnを活性化/非活性化させることによってメモリブロック181〜18pの各々に含まれるディスチャージ回路14を制御する。カラム・デコーダ/ドライバ12(第2の選択制御回路)は、入力アドレスに応答して、n本のカラム制御信号CBS1〜CBSnおよびn本のカラム制御信号CSS1〜CSSnを活性化/非活性化させることによってメモリブロック181〜18pの各々に含まれるカラムゲート回路15を制御する。
メモリセルアレイ13は、m行n列の行列状に配列されたm×n個のメモリセルMC11〜MCmnを含む。メモリブロック181〜18pの各々において、m本のワード線WL1〜WLmは、それぞれ、メモリセルMC11〜MCmnのm個のメモリセル行に対応する。また、ワード線WL1〜WLmの各々は、そのワード線に対応するメモリセル行に含まれるn個のメモリセルに接続される。例えば、第1行目のワード線WL1は、メモリブロック181〜18pの各々において第1行目のメモリセル行に含まれるn個のメモリセルMC11〜MC1nに接続される(すなわち、第1行目のワード線WL1には、n×p個のメモリセルが接続される)。n本のビット線BL1〜BLnは、それぞれ、メモリセルMC11〜MCmnのn個のメモリセル列に対応する。また、ビット線BL1〜BLnの各々は、そのビット線に対応するメモリセル列に含まれるm個のメモリセルに接続される。例えば、ビット線BL1は、第1列目のメモリセル列に含まれるm個のメモリセルMC11〜MCm1に接続される。
ディスチャージ回路14(第1の選択回路)は、n個のディスチャージ・トランジスタDB1〜DBn(第1のスイッチング素子)と、n個のディスチャージ・トランジスタDS1〜DSn(第2のスイッチング素子)とを含む。n個のディスチャージ・トランジスタDB1〜DBnは、それぞれ、ディスチャージ・デコーダ/ドライバ11からのn本のディスチャージ制御信号DBS1〜DBSnに応答して、基準電圧VSSが印加される基準ノード(例えば、接地電圧が印加される接地ノード)とn本のビット線BL1〜BLnとの接続状態を切り替える。n個のディスチャージ・トランジスタDS1〜DSnは、それぞれ、ディスチャージ・デコーダ/ドライバ11からのディスチャージ制御信号DSS1〜DSSnに応答して、基準ノードとn個のソース線SL1〜SLnとの接続状態を切り替える。ディスチャージ・トランジスタDB1〜DBn,DS1〜DSnは、それぞれ、ディスチャージ制御信号DBS1〜DBSn,DSS1〜DSSnが活性化されている場合(例えば、ハイレベル電圧が印加されている場合)には、オン状態となり、ディスチャージ制御信号DBS1〜DBSn,DSS1〜DSSnが非活性化されている場合(例えば、ローレベル電圧が印加されている場合)には、オフ状態となる。
カラムゲート回路15は、n個のカラム・トランジスタCB1〜CBn(第3のスイッチング素子)と、n個のカラム・トランジスタCS1〜CSn(第4のスイッチング素子)とを含む。n個のカラム・トランジスタCB1〜CBnは、それぞれ、カラム・デコーダ/ドライバ12からのn本のカラム制御信号CBS1〜CBSnに応答して、ライトドライバ16とn本のビット線BL1〜BLnとの接続状態を切り替える。n個のカラム・トランジスタCS1〜CSnは、それぞれ、カラム・デコーダ/ドライバ12からのn本のカラム制御信号CSS1〜CSSnに応答して、ライトドライバ16とn本のソース線SL1〜SLnとの接続状態を切り替える。カラム・トランジスタCB1〜CBn,CS1〜CSnは、それぞれ、カラム制御信号CBS1〜CBSn,CSS1〜CSSnが活性化されている場合には、オン状態となり、カラム制御信号CBS1〜CBSn,CSS1〜CSSnが非活性化されている場合には、オフ状態となる。
ライトドライバ16は、メモリセルMC11〜MCmnに格納されたデータ値を書き換える書き換え動作を実行する場合に、書き換え電圧Vwrite(例えば、正の電圧)を供給する。例えば、ライトドライバ16は、書き換え動作の対象となるメモリセルに格納されたデータ値が書き込みデータ値(そのメモリセルに書き込むべきデータ値)とは異なる場合(書き換え動作を実行する場合)には、書き換え電圧Vwriteを供給し、書き換え動作の対象となるメモリセルに格納されたデータ値が書き込みデータ値と同一である場合(書き換え動作を実行しない場合)には、基準電圧VSSを出力する。
センスアンプ17は、メモリセルMC11〜MCmnに格納されたデータ値を読み出す読み出し動作を実行する場合に、読み出し電圧Vreadを供給する。また、センスアンプ17は、読み出し電圧Vreadの供給によって発生したメモリセル電流の電流値に基づいて、読み出し動作の対象となるメモリセルに格納されたデータ値を判定する。
次に、図3および図4を参照して、メモリセルMC11〜MCmnの構成について説明する。なお、メモリセルMC11〜MCmnの構成は同一であるので、メモリセルMC11を例に挙げて説明する。メモリセルMC11は、選択トランジスタTSと、抵抗変化型素子RR(メモリ素子)とを含む。選択トランジスタTSのゲートには、メモリセルMC11に対応するワード線WL1が接続される。選択トランジスタTSは、ワード線WL1が活性化されている場合には、オン状態となり、ワード線WL1が非活性化されている場合には、オフ状態となる。抵抗変化型素子RRは、メモリセルMC11に対応するビット線BL1とメモリセルMC11に対応するソース線SL1との間に選択トランジスタTSとともに直列に接続される。このように、メモリセルMC11は、1つの選択トランジスタTSと1つの抵抗変化型素子RRからなる1T1R型の抵抗変化型メモリセルによって構成されている。
次に、抵抗変化型素子RRについて説明する。抵抗変化型素子RRの抵抗状態は、抵抗変化型素子RRの上部電極39と下部電極37との間に印加されたパルス電圧に応じて変化する。ここでは、抵抗変化型素子RRの抵抗状態は、抵抗変化型素子RRの上部電極39が下部電極37に対して正となるように抵抗変化型素子RRの上部電極39と下部電極37との間に所定の閾値電圧よりも高いパルス電圧が印加された場合に「低抵抗状態」から「高抵抗状態」に変化し、抵抗変化型素子RRの上部電極39が下部電極37に対して負となるように抵抗変化型素子RRの上部電極39と下部電極37との間に閾値電圧よりも高いパルス電圧が印加された場合に「高抵抗状態」から「低抵抗状態」へ変化する。また、抵抗変化型素子RRの上部電極39と下部電極37との間に印加された電圧が閾値電圧よりも低い場合には、抵抗変化型素子RRの抵抗状態は変化せずに、抵抗変化型素子RRの抵抗状態に応じた電流が発生する。すなわち、抵抗変化型素子RRの抵抗状態にデータ値を割り当てることにより、データ値を格納するメモリ素子として抵抗変化型素子RRを利用できる。
次に、図5を参照して、メモリセルに対するリセット動作,セット動作,および読み出し動作について説明する。ここでは、説明の簡略化のために、メモリセルMC11〜MCmn,ワード線WL1〜WLm,ビット線BL1〜BLn,およびソース線SL1〜SLnの総称を、それぞれ、“メモリセルMC”,“ワード線WL”,“ビット線BL”,“ソース線SL”と表記する。なお、リセット動作およびセット動作は、それぞれ、プログラム動作およびイレーズ動作と称されることもある。
リセット動作(プログラム動作)とは、メモリセルMCの抵抗変化型素子RRの抵抗状態を低抵抗状態から高抵抗状態へ変化させること(高抵抗化)によってメモリセルMCに格納されたデータ値を“1”から“0”へ書き換える動作のことである。リセット動作の場合、メモリセルMCに接続されたワード線WLに活性化電圧VH(選択トランジスタTSをオン状態にすることができる電圧、例えば、1.8V)が印加されることにより、メモリセルMCの選択トランジスタTSがオン状態となる。また、ビット線BLおよびソース線SLには、それぞれ、基準電圧VSS(例えば、0V)および書き換え電圧Vwrite(例えば、1.8V)が印加される。これにより、抵抗変化型素子RRの上部電極39が下部電極37に対して正となるように抵抗変化型素子RRの上部電極39と下部電極37との間に閾値電圧よりも高いパルス電圧が印加されたことになるので、抵抗変化型素子RRの抵抗状態が低抵抗状態から高抵抗状態へ変化する。したがって、メモリセルMCに格納されたデータ値は“1”から“0”へ書き換えられたことになる。
セット動作(イレーズ動作)とは、メモリセルMCの抵抗変化型素子RRの抵抗状態を高抵抗状態から低抵抗状態へ変化させること(低抵抗化)によってメモリセルMCに格納されたデータ値を“0”から“1”へ書き換える動作のことである。セット動作の場合、メモリセルMCに接続されたワード線WLに活性化電圧VHが印加されることにより、メモリセルMCの選択トランジスタTSがオン状態となる。また、ビット線BLおよびソース線SLには、それぞれ、書き換え電圧Vwriteおよび基準電圧VSSが印加される。これにより、抵抗変化型素子RRの上部電極39が下部電極37に対して負となるように抵抗変化型素子RRの上部電極39と下部電極37との間に閾値電圧よりも高いパルス電圧が印加されたことになるので、抵抗変化型素子RRの抵抗状態が高抵抗状態から低抵抗状態へ変化する。したがって、メモリセルMCに格納されたデータ値は“0”から“1”へ書き換えられたことになる。
読み出し動作とは、メモリセルMCの抵抗変化型素子RRの抵抗状態に応じたメモリセル電流を発生させ、メモリセル電流の電流値に基づいてメモリセルMCに格納されたデータ値を判定する動作のことである。読み出し動作の場合、メモリセルMCに接続されたワード線WLに活性化電圧VHが印加されることにより、メモリセルMCの選択トランジスタTSがオン状態となる。また、ビット線BLおよびソース線SLには、それぞれ、読み出し電圧Vread(例えば、0.4V)および基準電圧VSSが印加される。この場合、抵抗変化型素子RRの上部電極39と下部電極37との間に印加される電圧は閾値電圧よりも低いので、ビット線BL1には、抵抗変化型素子RRの抵抗状態に応じたメモリセル電流が発生する。メモリセル電流の電流値は、抵抗変化型素子RRの抵抗状態が「低抵抗状態」である場合には予め設定された基準値よりも高く、抵抗変化型素子RRの抵抗状態が「高抵抗状態」である場合には基準値よりも低くなる。したがって、メモリセル電流の電流値と基準値とを比較することにより、メモリセルMCに格納されたデータ値が“1”であるのか“0”であるのかを判定できる。例えば、メモリセルMCに格納されたデータ値は、メモリセル電流の電流値が基準値よりも高い場合には“1”であると判定され、メモリセル電流の電流値が基準値よりも低い場合には“0”であると判定される。
次に、図6〜図11を参照して、不揮発性半導体記憶装置による動作(メモリブロック毎に実行される動作)について説明する。ここでは、メモリセルMC11にアクセスする場合を例に挙げて説明する。
ワード線・デコーダ/ドライバ10は、ワード線WL1に活性化電圧VHを供給してメモリセルMC11の選択トランジスタTSをオン状態にする。また、ディスチャージ・デコーダ/ドライバ11は、ディスチャージ制御信号DBS1を活性化させ、ディスチャージ制御信号DSS1を非活性化させ、カラム・デコーダ/ドライバ12は、カラム制御信号CBS1を非活性化させ、カラム制御信号CSS1を活性化させる。したがって、メモリセルMC11に接続されたビット線BL1に対応するディスチャージ・トランジスタDB1,カラム・トランジスタCB1,およびメモリセルMC11に接続されたソース線SL1に対応するディスチャージ・トランジスタDS1,カラム・トランジスタCS1の各々のオン/オフは、次のようになる。
ディスチャージ・トランジスタDS1:オフ状態
カラム・トランジスタCB1:オフ状態
カラム・トランジスタCS1:オン状態
このように、ディスチャージ・トランジスタDB1およびカラム・トランジスタCS1がオン状態となることにより、図6のように、ビット線BL1が基準ノードに接続され、ソース線SL1がライトドライバ16に接続される。また、ライトドライバ16は、書き換え電圧Vwriteを供給する。したがって、ビット線BL1には、基準電圧VSSが印加され、ソース線SL1には、書き換え電圧Vwriteが印加されることになる。その結果、ソース線SL1とビット線BL1との間にパルス電圧(Vwrite−VSS)が印加されたことになるので、メモリセルMC11に含まれる抵抗変化型素子RRの抵抗状態が低抵抗状態から高抵抗状態に変化する。すなわち、メモリセルMC11のデータ値を“1”から“0”に書き換えることができる。また、ディスチャージ・トランジスタDS1およびカラム・トランジスタCB1がオフ状態となることにより、ライトドライバ16と基準ノードとの短絡を防止できる。
ディスチャージ・トランジスタDS2〜DSn:オン状態
カラム・トランジスタCB2〜CBn:オフ状態
カラム・トランジスタCS2〜CSn:オフ状態
これにより、図7のように、メモリセルMC11に接続されていないビット線BL2〜BLnおよびソース線SL2〜SLnの各々には、基準電圧VSSが印加されることになる。そのため、ワード線WL1に接続されたn−1個のメモリセルMC12〜MC1nでは、選択トランジスタTSがオン状態となるが抵抗変化型素子RRの両端は同電圧となるので、メモリセルMC12〜MC1nの各々に格納されたデータ値は書き換えられない。このように、リセット動作の対象ではないメモリセルMC12〜MCmnの各々に格納されたデータ値が書き換えられないようにすることができる。
ディスチャージ・トランジスタDS1〜DSn:オン状態
カラム・トランジスタCB1〜CBn:オフ状態
カラム・トランジスタCS1〜CSn:オフ状態
これにより、ビット線BL1〜BLnおよびソース線SL1〜SLnの各々には、基準電圧VSSが印加されることになる。そのため、外乱ノイズなどによるビット線BL1〜BLnおよびソース線SL1〜SLnの電圧変動を抑制でき、その結果、メモリセルMC11〜MCmnに格納されたデータ値が誤って書き換えられることを抑制できる。
ワード線・デコーダ/ドライバ10は、ワード線WL1に活性化電圧VHを供給してメモリセルMC11の選択トランジスタTSをオン状態にする。ディスチャージ・デコーダ/ドライバ11は、ディスチャージ制御信号DBS1を非活性化させ、ディスチャージ制御信号DSS1を活性化させ、カラム・デコーダ/ドライバ12は、カラム制御信号CBS1を活性化させ、カラム制御信号CSS1を非活性化させる。したがって、メモリセルMC11に接続されたビット線BL1に対応するディスチャージ・トランジスタDB1,カラム・トランジスタCB1,およびメモリセルMC11に接続されたソース線SL1に対応するディスチャージ・トランジスタDS1,カラム・トランジスタCS1の各々のオン/オフは、次のようになる。
ディスチャージ・トランジスタDS1:オン状態
カラム・トランジスタCB1:オン状態
カラム・トランジスタCS1:オフ状態
このように、ディスチャージ・トランジスタDS1およびカラム・トランジスタCB1がオン状態となることにより、図8のように、ビット線BL1がライトドライバ16に接続され、ソース線SL1が基準ノードに接続される。また、ライトドライバ16は、書き換え電圧Vwriteを供給する。したがって、ビット線BL1には、書き換え電圧Vwriteが印加され、ソース線SL1には、基準電圧VSSが印加されることになる。その結果、ソース線SL1とビット線BL1との間にパルス電圧(VSS−Vwrite)が印加されたことになるので、メモリセルMC11に含まれる抵抗変化型素子RRの抵抗状態が高抵抗状態から低抵抗状態に変化する。すなわち、メモリセルMC11のデータ値を“0”から“1”に書き換えることができる。また、ディスチャージ・トランジスタDB1およびカラム・トランジスタCS1をオフ状態にすることにより、ライトドライバ16と基準ノードとの短絡を防止できる。
ワード線・デコーダ/ドライバ10は、ワード線WL1に活性化電圧VHを供給してメモリセルMC11の選択トランジスタTSをオン状態にする。ディスチャージ・デコーダ/ドライバ11は、ディスチャージ制御信号DBS1を非活性化させ、ディスチャージ制御信号DSS1を活性化させ、カラム・デコーダ/ドライバ12は、カラム制御信号CBS1を活性化させ、カラム制御信号CSS1を非活性化させる。したがって、メモリセルMC11に接続されたビット線BL1に対応するディスチャージ・トランジスタDB1,カラム・トランジスタCB1,およびメモリセルMC11に接続されたソース線SL1に対応するディスチャージ・トランジスタDS1,カラム・トランジスタCS1の各々のオン/オフは、次のようになる。
ディスチャージ・トランジスタDS1:オン状態
カラム・トランジスタCB1:オン状態
カラム・トランジスタCS1:オフ状態
このように、ディスチャージ・トランジスタDS1およびカラム・トランジスタCB1がオン状態となることにより、図10のように、ビット線BL1がセンスアンプ17に接続され、ソース線SL1が基準ノードに接続される。また、センスアンプ17は、読み出し電圧Vreadを供給する。したがって、ビット線BL1には、読み出し電圧Vreadが印加され、ソース線SL1には、基準電圧VSSが印加されることになる。その結果、ビット線BL1には、メモリセルMC11に格納されたデータ値に応じたメモリセル電流(ここでは、抵抗変化型素子RRの抵抗状態に応じたメモリセル電流)が発生し、センスアンプ17は、メモリセル電流の電流値に基づいてメモリセルMC11に格納されたデータ値を判定する。例えば、センスアンプ17は、ビット線BL1に発生したメモリセル電流の電流値が基準値よりも高い場合には、メモリセルMC11に格納されたデータ値が“1”であると判定し、ビット線BL1に発生したメモリセル電流の電流値が基準値よりも低い場合には、メモリセルMC11に格納されたデータ値が“0”であると判定する。また、ディスチャージ・トランジスタDB1およびカラム・トランジスタCS1をオフ状態にすることにより、センスアンプ17と基準ノードとの短絡を防止できる。
図1に示した不揮発性半導体記憶装置は、メモリブロック毎にリセット動作,セット動作,および読み出し動作を実行できる。すなわち、この不揮発性半導体記憶装置は、p個のメモリブロック181〜18pの各々に対して同時に処理動作(リセット動作,セット動作,および読み出し動作)を実行可能である。
図12は、図1に示した不揮発性半導体記憶装置においてメモリブロック181〜18pの各々に含まれるメモリセルMC11に対してリセット動作を同時に実行する場合を示している。この場合、ワード線・デコーダ/ドライバ10は、ワード線WL1を活性化させる(ワード線WL1に活性化電圧VHを供給する)。また、メモリブロック181〜18pの各々では、ビット線BL1およびソース線SL1が基準ノードおよびライトドライバ16にそれぞれ接続され、ライトドライバ16が書き換え電圧Vwriteを供給する。したがって、メモリブロック181〜18pの各々において、メモリセルMC11に格納されたデータ値が“1”から“0”に書き換えられる。
図13は、図1に示した不揮発性半導体記憶装置においてメモリブロック181に含まれるメモリセルMC11に対してリセット動作を実行する一方でメモリブロック182〜18pの各々に含まれるメモリセルMC11に対して書き換え動作(リセット動作,セット動作)を実行しない場合を示している。この場合、ワード線・デコーダ/ドライバ10は、ワード線WL1を活性化させる(ワード線WL1に活性化電圧VHを供給する)。また、メモリブロック181〜18pの各々では、ビット線BL1およびソース線SL1が基準ノードおよびライトドライバ16にそれぞれ接続される。また、メモリブロック181では、ライトドライバ16は、書き換え電圧Vwriteを供給する。一方、メモリブロック182〜18pの各々では、ライトドライバ16は、基準電圧VSSを供給する。すなわち、図14のように、リセット動作の対象となるメモリブロック181では、ソース線SL1に書き換え電圧Vwriteが印加されることになるが、書き換え動作の対象ではないメモリブロック182〜18pでは、ソース線SL1には基準電圧VSSが印加されたままである。したがって、メモリブロック181では、メモリセルMC11に格納されたデータ値が“1”から“0”に書き換えられるが、メモリブロック182〜18pの各々では、メモリセルMC11に格納されたデータ値は書き換えられない。
ここで、図15および図16を参照して、図1に示した不揮発性半導体記憶装置の比較例(1本のワード線に共通に接続された複数個のメモリセルに対して1本のソース線が共通に接続されている不揮発性半導体記憶装置)について説明する。なお、図15および図16では、図示の簡略化のために、複数本のワード線および複数本のソース線のうちワード線WL1およびソース線SL1のみを図示している。また、p個のメモリブロック951〜95pの各々において、複数本のビット線のうちビット線BL1のみを図示し、メモリセルアレイ93に含まれる複数個のメモリセルのうちメモリセルMC11(ワード線WL1,ソース線SL1,およびビット線BL1に接続されたメモリセル)のみを図示している。さらに、メモリブロック951〜95pの各々において、カラムゲート回路およびセンスアンプの図示を省略している。
図15に示した不揮発性半導体記憶装置においてメモリブロック951〜95pの各々に含まれるメモリセルMC11に対してリセット動作を同時に実行する場合、ワード線ドライバ90は、ワード線WL1に活性化電圧VH(例えば、1.8V)を供給し、ソースドライバ91は、ソース線SL1に書き換え電圧Vwrite(例えば、1.8V)を供給する。また、メモリブロック951〜95pの各々では、ライトドライバ94は、基準電圧VSS(例えば、0V)を供給する。これにより、メモリブロック951〜95pの各々において、メモリセルMC11に格納されたデータ値が“1”から“0”に書き換えられる。
また、図16に示した不揮発性半導体記憶装置においてメモリブロック951に含まれるメモリセルMC11に対してリセット動作を実行する一方でメモリブロック952〜95pの各々に含まれるメモリセルMC11に対して書き換え動作(リセット動作,セット動作)を実行しない場合、ワード線ドライバ90は、ワード線WL1に活性化電圧VHを供給し、ソースドライバ91は、ソース線SL1に書き換え電圧Vwriteを供給する。また、メモリブロック951では、ライトドライバ94は、基準電圧VSSを供給する。一方、メモリブロック952〜95pの各々では、ライトドライバ94は、書き換え電圧Vwriteを供給する。これにより、メモリブロック951では、メモリセルMC11に格納されたデータ値が“1”から“0”に書き換えられるが、メモリブロック952〜95pの各々では、メモリセルMC11に格納されたデータ値は書き換えられない。
しかしながら、図15および図16に示した不揮発性半導体記憶装置では、1本のワード線WL1に共通に接続された複数個のメモリセル(図15および図16では、メモリセルMC11,MC11,…,MC11のみを図示している)に対して1本のソース線SL1が共通に接続されているので、1本のワード線WL1が活性化された場合、そのワード線WL1に共通に接続された複数個のメモリセルが同時に選択され、1本のソース線SL1を介してそれらの複数個のメモリセルの各々に書き換え電圧Vwriteが供給されることになる。そのため、ソース線SL1の寄生抵抗PRやソースドライバ91における電圧降下によってソース線SL1の電圧が低下し、その結果、書き換え特性(書き換え動作の正確さなど)が劣化してしまうことになる。この書き換え特性の劣化は、1本のソース線SL1によって電圧を伝達すべきメモリセルの個数が多くなるほど、顕著になる。このような書き換え特性の劣化を抑制するためには、ソース線の寄生抵抗における電圧降下が小さくなるようにソース線の配線幅を広くすることが考えられるが、メモリセルアレイ93の回路面積が増加することになるので好ましくない。また、ソースドライバ91のトランジスタサイズを大きくすることも考えられるが、ソースドライバ91の回路面積が増加することになるので好ましくない。
一方、図1に示した不揮発性半導体記憶装置では、1本のワード線WL1に接続されたn個のメモリセルMC11,MC12,…,MC1nに対してn本のビット線BL1,BL2,…,BLnおよびn本のソース線SL1,SL2,…,SLnがそれぞれ独立して接続されているので、1本のワード線WL1が活性化された場合、ソース線SL1〜SLnの各々について、そのソース線に共通に接続された複数個のメモリセルのうち1個のメモリセルのみが選択され、そのソース線(1本のソース線)を介してその1個のメモリセルに電圧が伝達されることになる。例えば、1本のソース線SL1に共通に接続されたm個のメモリセルMC11〜MCm1のうち1個のメモリセルMC11のみが選択される。このように、1本のワード線WL1に共通に接続された複数個のメモリセルに対して1本のソース線SL1が共通に接続されている場合よりも、1本のソース線によって電圧を伝達すべきメモリセルの個数が少ないので、ソース線の寄生抵抗における電圧降下に起因するソース線の電圧低下を抑制でき、その結果、書き換え特性の劣化を抑制できる。
また、本発明は、上述の例示にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変更などを加えたものに対しても有効である。
例えば、抵抗変化型素子RRは、抵抗変化型素子RRの上部電極39が下部電極37に対して負となるように抵抗変化型素子RRの上部電極39と下部電極37との間に閾値電圧よりも高いパルス電圧が印加された場合に抵抗変化型素子RRの抵抗状態が「低抵抗状態」から「高抵抗状態」に変化し、抵抗変化型素子RRの上部電極39が下部電極37に対して正となるように抵抗変化型素子RRの上部電極39と下部電極37との間に閾値電圧よりも高いパルス電圧が印加された場合に抵抗変化型素子RRの抵抗状態が「高抵抗状態」から「低抵抗状態」へ変化するものであっても良い。
なお、書き換え電圧Vwriteは、正電圧でも負電圧でも良い。基準電圧VSSは、接地電圧(0V)でなくても良く、正電圧でも負電圧でも良い。すなわち、書き換え電圧Vwriteと基準電圧VSSの電圧差が閾値電圧(抵抗変化型素子RRの抵抗状態を変化させることができる最小電圧)よりも大きければ良い。また、読み出し電圧Vreadは、正電圧でも負電圧でも良い。すなわち、読み出し電圧Vreadと基準電圧VSSとの電圧差が閾値電圧よりも小さければ良い。
また、不揮発性半導体記憶装置は、ReRAM(Resistance Random Access Memory)に限らず、FeRAM(Ferroelectric Random Access Memory),MRAM(Magnetoresistive Random Access Memory),およびPRAM(Phase change Random Access Memory)のいずれかであっても良い。すなわち、メモリセルMC11〜MCmnの各々は、抵抗変化型素子RRに代えて、強誘電体型素子,磁気抵抗変化型素子,相変化型素子のいずれかを含んでいても良い。このように、メモリセルMC11〜MCmnの各々は、メモリ素子の両端の電圧差が所定の閾値電圧よりも高くなるとそのメモリ素子に格納されたデータ値を変化させるようなメモリ素子を含んでいても良い。
11 ディスチャージ・デコーダ/ドライバ(第1の選択制御回路)
12 カラム・デコーダ/ドライバ(第2の選択制御回路)
13 メモリセルアレイ
14 ディスチャージ回路(第1の選択回路)
15 カラムゲート回路(第2の選択回路)
16 ライトドライバ
17 センスアンプ
181〜18p メモリブロック
MC11〜MCmn メモリセル
WL1〜WLm ワード線
BL1〜BLn ビット線
SL1〜SLn ソース線
DB1〜DBn ディスチャージ・トランジスタ(第1のスイッチング素子)
DS1〜DSn ディスチャージ・トランジスタ(第2のスイッチング素子)
CB1〜CBn カラム・トランジスタ(第3のスイッチング素子)
CS1〜CSn カラム・トランジスタ(第4のスイッチング素子)
TS 選択トランジスタ
RR 抵抗変化型素子
Claims (16)
- m行n列(m,nは、2以上の整数)の行列状に配列されるm×n個のメモリセルと、
前記m×n個のメモリセルのメモリセル行毎にそれぞれn個のメモリセルに接続されるm本のワード線と、
前記m×n個のメモリセルのメモリセル列毎にそれぞれm個のメモリセルに接続されるn本のビット線およびn本のソース線と、
前記m本のワード線を選択的に活性化させるワード線駆動回路と、
書き換え電圧を供給するライトドライバと、
基準電圧が印加される基準ノードと前記n本のビット線との接続状態をそれぞれ切り替えるn個の第1のスイッチング素子と、前記基準ノードと前記n本のソース線との接続状態をそれぞれ切り替えるn個の第2のスイッチング素子とを含む第1の選択回路と、
前記ライトドライバと前記n本のビット線との接続状態をそれぞれ切り替えるn個の第3のスイッチング素子と、前記ライトドライバと前記n本のソース線との接続状態をそれぞれ切り替えるn個の第4のスイッチング素子とを含む第2の選択回路とを備え、
前記ライトドライバと前記第1の選択回路と前記第2の選択回路は、前記m×n個のメモリセルからなるメモリセルアレイの列方向の一端側に配置され、前記メモリセルアレイの列方向において前記メモリセルアレイの列方向の一端から外方へ向けて前記第1の選択回路,前記第2の選択回路,前記ライトドライバの順番に配列されている
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1において、
前記m×n個のメモリセルのうちいずれか1つのメモリセルに格納されたデータ値を第1の値から第2の値に書き換える書き換え動作の場合に、
前記n個の第1のスイッチング素子のうち当該メモリセルに接続されたビット線に対応する第1のスイッチング素子は、オン状態となり、
前記n個の第2のスイッチング素子のうち当該メモリセルに接続されたソース線に対応する第2のスイッチング素子は、オフ状態となり、
前記n個の第3のスイッチング素子のうち当該メモリセルに接続されたビット線に対応する第3のスイッチング素子は、オフ状態となり、
前記n個の第4のスイッチング素子のうち当該メモリセルに接続されたソース線に対応する第4のスイッチング素子は、オン状態となる
ことを特徴とする不揮発性半導体記憶装置。 - 請求項2において、
前記n個の第1のスイッチング素子のうち当該メモリセルに接続されたビット線に対応しないn−1個の第1のスイッチング素子は、オン状態となり、
前記n個の第2のスイッチング素子のうち当該メモリセルに接続されたソース線に対応しないn−1個の第2のスイッチング素子は、オン状態となり、
前記n個の第3のスイッチング素子のうち当該メモリセルに接続されたビット線に対応しないn−1個の第3のスイッチング素子は、オフ状態となり、
前記n個の第4のスイッチング素子のうち当該メモリセルに接続されたソース線に対応しないn−1個の第4のスイッチング素子は、オフ状態となる
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1において、
前記m×n個のメモリセルのうちいずれか1つのメモリセルに格納されたデータ値を第2の値から第1の値に書き換える書き換え動作の場合に、
前記n個の第1のスイッチング素子のうち当該メモリセルに接続されたビット線に対応する第1のスイッチング素子は、オフ状態となり、
前記n個の第2のスイッチング素子のうち当該メモリセルに接続されたソース線に対応する第2のスイッチング素子は、オン状態となり、
前記n個の第3のスイッチング素子のうち当該メモリセルに接続されたビット線に対応する第3のスイッチング素子は、オン状態となり、
前記n個の第4のスイッチング素子のうち当該メモリセルに接続されたソース線に対応する第4のスイッチング素子は、オフ状態となる
ことを特徴とする不揮発性半導体記憶装置。 - 請求項4において、
前記n個の第1のスイッチング素子のうち当該メモリセルに接続されたビット線に対応しないn−1個の第1のスイッチング素子は、オン状態となり、
前記n個の第2のスイッチング素子のうち当該メモリセルに接続されたソース線に対応しないn−1個の第2のスイッチング素子は、オン状態となり、
前記n個の第3のスイッチング素子のうち当該メモリセルに接続されたビット線に対応しないn−1個の第3のスイッチング素子は、オフ状態となり、
前記n個の第4のスイッチング素子のうち当該メモリセルに接続されたソース線に対応しないn−1個の第4のスイッチング素子は、オフ状態となる
ことを特徴とする不揮発性半導体記憶装置。 - 請求項2〜5のいずれか1項において、
前記書き換え動作が完了した後に、
前記n個の第1のスイッチング素子は、オン状態となり、
前記n個の第2のスイッチング素子は、オン状態となり、
前記n個の第3のスイッチング素子は、オフ状態となり、
前記n個の第4のスイッチング素子は、オフ状態となる
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1〜6のいずれか1項において、
センスアンプ回路をさらに備え、
前記n個の第3のスイッチング素子の一端は、前記ライトドライバおよび前記センスアンプに接続され、前記n個の第3のスイッチング素子の他端は、前記n個のビット線にそれぞれ接続され、
前記n個の第4のスイッチング素子の一端は、前記ライトドライバおよび前記センスアンプに接続され、前記n個の第4のスイッチング素子の他端は、前記n個のソース線にそれぞれ接続され、
前記ライトドライバは、前記m×n個のメモリセルのうちいずれか1つのメモリセルに格納されたデータ値を書き換える書き換え動作の場合に、前記書き換え電圧を供給し、
前記センスアンプは、前記m×n個のメモリセルのうちいずれか1つのメモリセルに格納されたデータ値を読み出す読み出し動作の場合に、読み出し電圧を供給する
ことを特徴とする不揮発性半導体記憶装置。 - 請求項7において、
前記m×n個のメモリセルのうちいずれか1つのメモリセルに格納されたデータ値を読み出す読み出し動作の場合に、
前記n個の第1のスイッチング素子のうち当該メモリセルに接続されたビット線に対応する第1のスイッチング素子は、オフ状態となり、
前記n個の第2のスイッチング素子のうち当該メモリセルに接続されたソース線に対応する第2のスイッチング素子は、オン状態となり、
前記n個の第3のスイッチング素子のうち当該メモリセルに接続されたビット線に対応する第3のスイッチング素子は、オン状態となり、
前記n個の第4のスイッチング素子のうち当該メモリセルに接続されたソース線に対応する第4のスイッチング素子は、オフ状態となる
ことを特徴とする不揮発性半導体記憶装置。 - 請求項8において、
前記n個の第1のスイッチング素子のうち当該メモリセルに接続されたビット線に対応しないn−1個の第1のスイッチング素子は、オン状態となり、
前記n個の第2のスイッチング素子のうち当該メモリセルに接続されたソース線に対応しないn−1個の第2のスイッチング素子は、オン状態となり、
前記n個の第3のスイッチング素子のうち当該メモリセルに接続されたビット線に対応しないn−1個の第3のスイッチング素子は、オフ状態となり、
前記n個の第4のスイッチング素子のうち当該メモリセルに接続されたソース線に対応しないn−1個の第4のスイッチング素子は、オフ状態となる
ことを特徴とする不揮発性半導体記憶装置。 - 請求項7〜9のいずれか1項において、
前記読み出し動作が完了した後に、
前記n個の第1のスイッチング素子は、オン状態となり、
前記n個の第2のスイッチング素子は、オン状態となり、
前記n個の第3のスイッチング素子は、オフ状態となり、
前記n個の第4のスイッチング素子は、オフ状態となる
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1〜10のいずれか1項において、
前記m×n個のメモリセルの各々は、
当該メモリセルに対応するワード線に接続されたゲートを有する選択トランジスタと、
当該メモリセルに対応するビット線およびソース線の間に前記選択トランジスタとともに直列に接続されたメモリ素子とを含み、
前記メモリ素子は、当該メモリ素子の両端に所定の閾値電圧よりも高いパルス電圧が印加されると、当該メモリ素子に格納されたデータ値を変化させるものであり、
前記書き換え電圧と前記基準電圧との電圧差は、前記閾値電圧よりも大きい
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1〜10のいずれか1項において、
前記m×n個のメモリセルの各々は、
当該メモリセルに対応するワード線に接続されたゲートを有する選択トランジスタと、
当該メモリセルに対応するビット線およびソース線の間に前記選択トランジスタとともに直列に接続された抵抗変化型素子とを含む
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1〜10のいずれか1項において、
前記m×n個のメモリセルの各々は、
当該メモリセルに対応するワード線に接続されたゲートを有する選択トランジスタと、
当該メモリセルに対応するビット線およびソース線の間に前記選択トランジスタとともに直列に接続された強誘電体型素子とを含む
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1〜10のいずれか1項において、
前記m×n個のメモリセルの各々は、
当該メモリセルに対応するワード線に接続されたゲートを有する選択トランジスタと、
当該メモリセルに対応するビット線およびソース線の間に前記選択トランジスタとともに直列に接続された磁気抵抗変化型素子とを含む
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1〜10のいずれか1項において、
前記m×n個のメモリセルの各々は、
当該メモリセルに対応するワード線に接続されたゲートを有する選択トランジスタと、
当該メモリセルに対応するビット線およびソース線の間に前記選択トランジスタとともに直列に接続された相変化型素子とを含む
ことを特徴とする不揮発性半導体記憶装置。 - 複数個のメモリブロックと、
m本(mは、2以上の整数)のワード線と、
ワード線駆動回路と、
第1および第2の選択制御回路とを備え、
前記複数個のメモリブロックの各々は、
m行n列(nは、2以上の整数)の行列状に配列されるm×n個のメモリセルと、
前記m×n個のメモリセルのメモリセル列毎にそれぞれm個のメモリセルに接続されるn本のビット線およびn本のソース線と、
書き換え電圧を供給するライトドライバと、
基準電圧が印加される基準ノードと前記n本のビット線との接続状態をそれぞれ切り替えるn個の第1のスイッチング素子と、前記基準ノードと前記n本のソース線との接続状態をそれぞれ切り替えるn個の第2のスイッチング素子とを含む第1の選択回路と、
前記ライトドライバと前記n本のビット線との接続状態をそれぞれ切り替えるn個の第3のスイッチング素子と、前記ライトドライバと前記n本のソース線との接続状態をそれぞれ切り替えるn個の第4のスイッチング素子とを含む第2の選択回路とを含み、
前記複数個のメモリブロックの各々において、前記ライトドライバと前記第1の選択回路と前記第2の選択回路は、前記m×n個のメモリセルからなるメモリセルアレイの列方向の一端側に配置され、前記メモリセルアレイの列方向において前記メモリセルアレイの列方向の一端から外方へ向けて前記第1の選択回路,前記第2の選択回路,前記ライトドライバの順番に配列され、
前記m本のワード線は、それぞれ、前記複数個のメモリブロックの各々において前記m×n個のメモリセルのm個のメモリセル行に対応し、当該ワード線に対応するメモリセル行に含まれるn個のメモリセルに接続され、
前記ワード線駆動回路は、前記m本のワード線を選択的に活性化させ、
前記第1の選択制御回路は、前記複数個のメモリブロックの各々において前記第1の選択回路に含まれるn個の第1のスイッチング素子およびn個の第2のスイッチング素子を制御し、
前記第2の選択制御回路は、前記複数個のメモリブロックの各々において前記第2の選択回路に含まれるn個の第3のスイッチング素子およびn個の第4のスイッチング素子を制御する
ことを特徴とする不揮発性半導体記憶装置。
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KR101888468B1 (ko) * | 2011-06-08 | 2018-08-16 | 삼성전자주식회사 | Stdp 기능 셀을 위한 시냅스, stdp 기능 셀 및 stdp 기능 셀을 이용한 뉴로모픽 회로 |
US9007811B1 (en) * | 2012-10-11 | 2015-04-14 | Everspin Technologies, Inc. | Word line driver circuit |
US9543041B2 (en) | 2014-08-29 | 2017-01-10 | Everspin Technologies, Inc. | Configuration and testing for magnetoresistive memory to ensure long term continuous operation |
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US20160189755A1 (en) * | 2015-08-30 | 2016-06-30 | Chih-Cheng Hsiao | Low power memory device |
KR102401581B1 (ko) * | 2015-10-26 | 2022-05-24 | 삼성전자주식회사 | 저항식 메모리 소자 |
IT201600109360A1 (it) * | 2016-10-28 | 2018-04-28 | St Microelectronics Srl | Memoria non volatile, sistema includente la memoria e metodo di comando della memoria |
JP2018147546A (ja) * | 2017-03-09 | 2018-09-20 | ソニーセミコンダクタソリューションズ株式会社 | 制御回路、半導体記憶装置、情報処理装置及び制御方法 |
US10038005B1 (en) * | 2017-06-12 | 2018-07-31 | Sandisk Technologies Llc | Sense circuit having bit line clamp transistors with different threshold voltages for selectively boosting current in NAND strings |
CN111052154B (zh) * | 2017-09-07 | 2023-10-17 | 松下控股株式会社 | 使用非易失性半导体存储元件的神经网络运算电路 |
US10347320B1 (en) * | 2017-12-28 | 2019-07-09 | Micron Technology, Inc. | Controlling discharge of a control gate voltage |
JP7308026B2 (ja) * | 2018-12-26 | 2023-07-13 | ヌヴォトンテクノロジージャパン株式会社 | 抵抗変化型不揮発性記憶素子及びそれを用いた抵抗変化型不揮発性記憶装置 |
CN113555046A (zh) * | 2020-04-24 | 2021-10-26 | 吴巍 | 磁性随机存储器及其读写方法 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003065377A1 (fr) * | 2002-02-01 | 2003-08-07 | Hitachi, Ltd. | Memoire |
JP2005025914A (ja) * | 2003-06-12 | 2005-01-27 | Sharp Corp | 不揮発性半導体記憶装置及びその制御方法 |
JP2005092912A (ja) * | 2003-09-12 | 2005-04-07 | Sharp Corp | 不揮発性半導体記憶装置 |
JP2007234133A (ja) * | 2006-03-01 | 2007-09-13 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及び半導体集積回路システム |
WO2007145295A1 (ja) * | 2006-06-16 | 2007-12-21 | Panasonic Corporation | 不揮発性メモリ装置 |
JP2008052781A (ja) * | 2006-08-22 | 2008-03-06 | Sharp Corp | 半導体記憶装置 |
WO2010038442A1 (ja) * | 2008-09-30 | 2010-04-08 | パナソニック株式会社 | 抵抗変化素子の駆動方法、初期処理方法、及び不揮発性記憶装置 |
US20100097841A1 (en) * | 2008-10-21 | 2010-04-22 | Seagate Technology Llc | Multi-Stage Parallel Data Transfer |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4385778B2 (ja) | 2004-01-29 | 2009-12-16 | ソニー株式会社 | 記憶装置 |
KR100564637B1 (ko) * | 2004-10-26 | 2006-03-29 | 삼성전자주식회사 | 반도체 메모리 장치와 그 프로그래밍 방법 |
US7515457B2 (en) * | 2006-02-24 | 2009-04-07 | Grandis, Inc. | Current driven memory cells having enhanced current and enhanced current symmetry |
JP2008065953A (ja) | 2006-09-11 | 2008-03-21 | Fujitsu Ltd | 不揮発性半導体記憶装置及びその読み出し方法 |
JP5260041B2 (ja) * | 2007-12-19 | 2013-08-14 | 株式会社日立製作所 | スピントルク磁気メモリ及びそのオフセット磁界補正方法 |
KR101161745B1 (ko) * | 2009-06-05 | 2012-07-02 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
US8018758B2 (en) * | 2009-07-06 | 2011-09-13 | Magic Technologies, Inc. | Gate drive voltage boost schemes for memory array |
US8625338B2 (en) * | 2010-04-07 | 2014-01-07 | Qualcomm Incorporated | Asymmetric write scheme for magnetic bit cell elements |
-
2012
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2013
- 2013-08-01 US US13/957,260 patent/US8817515B2/en active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003065377A1 (fr) * | 2002-02-01 | 2003-08-07 | Hitachi, Ltd. | Memoire |
JP2005025914A (ja) * | 2003-06-12 | 2005-01-27 | Sharp Corp | 不揮発性半導体記憶装置及びその制御方法 |
JP2005092912A (ja) * | 2003-09-12 | 2005-04-07 | Sharp Corp | 不揮発性半導体記憶装置 |
JP2007234133A (ja) * | 2006-03-01 | 2007-09-13 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及び半導体集積回路システム |
WO2007145295A1 (ja) * | 2006-06-16 | 2007-12-21 | Panasonic Corporation | 不揮発性メモリ装置 |
JP2008052781A (ja) * | 2006-08-22 | 2008-03-06 | Sharp Corp | 半導体記憶装置 |
WO2010038442A1 (ja) * | 2008-09-30 | 2010-04-08 | パナソニック株式会社 | 抵抗変化素子の駆動方法、初期処理方法、及び不揮発性記憶装置 |
US20100097841A1 (en) * | 2008-10-21 | 2010-04-22 | Seagate Technology Llc | Multi-Stage Parallel Data Transfer |
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