DE102015106707A1 - Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements - Google Patents

Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements Download PDF

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Abstract

Ein Halbleiterbauelement umfasst eine Ausgangskapazitätscharakteristik mit zumindest einem Ausgangskapazitätsmaximum, das bei einer Spannung größer als 5% einer Durchbruchspannung des Halbleiterbauelements angeordnet ist. Das Ausgangskapazitätsmaximum ist größer als 1,2-mal eine Ausgangskapazität eines Ausgangskapazitätsminimums, das bei einer Spannung zwischen der Spannung an dem Ausgangskapazitätsmaximum und 5% einer Durchbruchspannung des Halbleiterbauelements angeordnet ist.

Description

  • TECHNISCHES GEBIET
  • Ausführungsbeispiele beziehen sich auf kapazitätsbezogene Modifikationen einer Implementierung von Halbleiterbauelementen und insbesondere auf Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen.
  • HINTERGRUND
  • Verschiedene Halbleiterbauelemente basieren auf Kompensationsstrukturen. Solche Kompensationsbauelemente sind n- oder p-Kanal-Metalloxid-Halbleiter-Feldeffekttransistoren, Dioden, Bipolartransistoren mit isoliertem Gate (IGBT; Insulated Gate Bipolar Transistors), Thyristoren oder andere Komponenten. Kompensationsbauelemente können auf einer gegenseitigen Kompensation einer Ladung von n- und p-dotierten Bereichen in der Driftregion des Transistors basieren. Die Bereiche sind räumlich derart angeordnet, dass das Linienintegral über die Dotierung entlang einer Linie, die vertikal zu dem p-n-Übergang verläuft, unter der materialspezifischen Durchbruchladung (ungefähr 2 × 1012 cm–2 für leicht dotiertes Silizium) verbleibt. Z. B. können bei einem vertikalen Transistor p- und n-Säulen oder -Platten in Paaren angeordnet sein.
  • Z. B. können Super-Übergangs-Transistoren (Superjunction-Transistoren) oder CoolMOSTM-Transistoren eine extrem niedrige Ausgangskapazität Coss = Cds + Cgd und Rück-Übertragungskapazität (reverse transfer capacitance) Cgd (Gate-Drain-Kapazität) bei Drain-Spannungen über der Verarmungsspannung aufweisen (z. B. 10–50 V). Auf diese Weise können sehr niedrige Schaltverluste ermöglicht werden, da die Energie in der Ausgangskapazität Eoss niedrig sein kann jedoch andererseits zu extremen Schaltflanken und – in Systemen mit nicht ausreichend kleinen Parasitäten wie Ls (Parasitärinduktivität) oder externen Cd-Abschnitten – zu einem Schwingen und EMI (elektromagnetische Interferenz) führen kann. Es ist z. B. erwünscht, das Schwingen und/oder die EMI zu reduzieren.
  • ZUSAMMENFASSUNG
  • Einige Ausführungsbeispiele beziehen sich auf ein Halbleiterbauelement, das eine Ausgangskapazitätscharakteristik aufweist, wobei zumindest ein Ausgangskapazitätsmaximum bei einer Spannung von größer als 5% einer Durchbruchspannung des Halbleiterbauelements angeordnet ist. Das Ausgangskapazitätsmaximum ist größer als 1,2-mal eine Ausgangskapazität an einem Ausgangskapazitätsminimum, das an einer Spannung zwischen der Spannung an dem Ausgangskapazitätsmaximum und 5% einer Durchbruchspannung des Halbleiterbauelements angeordnet ist.
  • Einige Ausführungsbeispiele beziehen sich auf ein Halbleiterbauelement, das eine schaltbare elektrische Struktur umfasst, die auf einem Halbleiterchip implementiert ist. Der Halbleiterchip umfasst eine erste Dotierungsregion eines ersten Leitfähigkeitstyps innerhalb eines Halbleitersubstrats. Die erste Dotierungsregion ist innerhalb des Halbleitersubstrats so angeordnet, dass die erste Dotierungsregion während zumindest einem Teil eines Übergangs von einem Ein-Zustand der schaltbaren elektrischen Struktur zu einem Aus-Zustand der schaltbaren elektrischen Struktur potentialfrei ist, bis eine Verarmungszone die erste Dotierungsregion erreicht. Zumindest ein Teil der freien Ladungsträger, die innerhalb der ersten Dotierungsregion existieren, wird aus der ersten Dotierungsregion entfernt, sobald die Verarmungszone die erste Dotierungsregion erreicht. Ferner umfasst der Halbleiterchip einen Rückkopplungspfad, der ausgebildet ist, um einen Rückfluss von Ladungsträgern während des Übergangs von dem Aus-Zustand der schaltbaren elektrischen Struktur zu dem Ein-Zustand der schaltbaren elektrischen Struktur zu ermöglichen. Der Rückkopplungspfad ist ausgebildet, um einen Fluss von Ladungsträgern durch den Rückkopplungspfad während zumindest einem Teil eines Übergangs von einem Ein-Zustand der schaltbaren elektrischen Struktur zu einem Aus-Zustand der schaltbaren elektrischen Struktur zu blockieren bzw. sperren.
  • Einige Ausführungsbeispiele beziehen sich auf ein Halbleiterbauelement, das ein Halbleitersubstrat umfasst, das eine Zellenregion aufweist, die lateral von einer Randabschlussregion umgeben ist. Die Randabschlussregion ist ausgebildet, um eine maximale Betriebsspannungsdifferenz auszuhalten, die an das Halbleiterbauelement während einer normalen Operation zwischen der Zellenregion und einem Rand des Halbleitersubstrats angelegt ist. Das Halbleitersubstrat umfasst eine erste Dotierungsregion, die in einem Bereich innerhalb der Randabschlussregion angeordnet ist, die zwischen 20% und 80% der maximalen Betriebsspannungsdifferenz aufweist, wenn die maximale Betriebsspannungsdifferenz an das Halbleiterbauelement angelegt ist. Die erste Dotierungsregion ist elektrisch durch eine elektrisch leitfähige Struktur innerhalb oder außerhalb des Halbleitersubstrats mit einer Kapazitätserhöhungsstruktur verbunden, die innerhalb einer Region der Randabschlussregion angeordnet ist, die eine Spannungsdifferenz von zumindest 90% der maximalen Betriebsspannungsdifferenz zu einer Region innerhalb der Zellenregion aufweist.
  • KURZE BESCHREIBUNG DER FIGUREN
  • Nachfolgend werden einige Ausführungsbeispiele von Vorrichtungen und/oder Verfahren ausschließlich beispielhaft und bezugnehmend auf die beiliegenden Figuren beschrieben, in denen:
  • 1 eine schematische Darstellung eines Halbleiterbauelements mit einer möglichen schematischen Ausgangskapazitätscharakteristik zeigt;
  • 2 eine schematische Darstellung einer Ausgangskapazitätscharakteristik eines Halbleiterbauelements zeigt;
  • 3 eine schematische Darstellung eines Halbleiterbauelements mit einer Dotierungsregion zeigt, die ein Ausgangskapazitätsmaximum verursacht;
  • 4 eine schematische Darstellung eines Halbleiterbauelements mit einer Kapazitätserhöhungsstruktur zeigt;
  • 5 eine schematische Darstellung eines Halbleiterbauelements mit einer anderen Kapazitätserhöhungsstruktur zeigt;
  • 6a eine schematische Darstellung eines Halbleiterbauelements während eines Übergangs von einem Ein-Zustand der schaltbahnelektrischen Struktur zu einem Aus-Zustand der schaltbahnelektrischen Struktur zeigt;
  • 6b eine schematische Darstellung des Halbleiterbauelements aus 6a während eines Übergangs von einem Aus-Zustand der schaltbaren elektrischen Struktur zu einem Ein-Zustand der schaltbaren elektrischen Struktur zeigt;
  • 7 eine schematische Darstellung eines Halbleiterbauelements mit einer kapazitiven Struktur zeigt;
  • 8 ein Flussdiagramm zum Bilden eines Halbleiterbauelements zeigt; und
  • 9 ein Flussdiagramm zum Bilden eines anderen Halbleiterbauelements zeigt.
  • DETAILLIERTE BESCHREIBUNG
  • Verschiedene Ausführungsbeispiele werden nun ausführlicher Bezug nehmend auf die beiliegenden Zeichnungen beschrieben, in denen einige Ausführungsbeispiele dargestellt sind. In den Figuren kann die Dicke der Linien, Schichten und/oder Regionen der Klarheit halber übertrieben sein.
  • Während dementsprechend verschiedene Abänderungen und alternative Formen von weiteren Ausführungsbeispielen möglich sind, werden Ausführungsbeispiele davon in den Zeichnungen beispielhaft gezeigt und hier ausführlich beschrieben. Es versteht sich jedoch, dass es nicht beabsichtigt ist, Ausführungsbeispiele auf die offenbarten bestimmten Formen zu begrenzen, sondern im Gegensatz die Ausführungsbeispiele alle in den Schutzbereich der Offenbarung fallenden Abänderungen, Entsprechungen und Alternativen abdecken sollen. In der gesamten Beschreibung der Figuren beziehen sich gleiche Ziffern auf gleiche oder ähnliche Elemente.
  • Es versteht sich, dass wenn ein Element als mit einem anderen Element „verbunden” oder „gekoppelt” bezeichnet wird, es direkt mit dem anderen Element verbunden oder gekoppelt sein kann oder Zwischenelemente vorhanden sein können. Wenn im Gegensatz ein Element als „direkt” mit einem anderen Element „verbunden” oder „gekoppelt” bezeichnet wird, sind keine Zwischenelemente vorhanden. Sonstige zum Beschreiben des Verhältnisses zwischen Elementen benutzte Worte sollten auf gleichartige Weise ausgelegt werden (z. B. „zwischen” gegenüber „direkt zwischen”, „benachbart” gegenüber „direkt benachbart” usw.).
  • Die hier angewandte Terminologie bezweckt nur das Beschreiben bestimmter Ausführungsbeispiele und soll nicht begrenzend für weitere Ausführungsbeispiele sein. Nach hiesigem Gebrauch sollen die Singularformen „ein, eine” und „das, der, die” auch die Pluralformen umfassen, wenn der Zusammenhang nicht deutlich sonstiges anzeigt. Es versteht sich weiterhin, dass die Begriffe „umfasst”, „umfassend”, „aufweisen” und/oder „aufweisend” bei hiesigem Gebrauch das Vorhandensein angegebener Merkmale, Ganzzahlen, Schritte, Operationen, Elemente und/oder Bestandteile angeben, aber nicht das Vorhandensein oder die Zufügung eines oder mehrerer anderer Merkmale, Ganzzahlen, Schritte, Operationen, Elemente, Bestandteile und/oder Gruppen derselben ausschließen.
  • Sofern nicht anderweitig definiert besitzen alle hier benutzten Begriffe (einschließlich technischer und wissenschaftlicher Begriffe) die gleiche Bedeutung wie sie gewöhnlich von einem Durchschnittsfachmann auf dem Gebiet verstanden wird, zu dem Ausführungsbeispiele gehören. Weiterhin versteht es sich, dass Begriffe, z. B. die in gewöhnlich benutzten Wörterbüchern definierten, als eine Bedeutung besitzend ausgelegt werden sollten, die ihrer Bedeutung im Kontext der entsprechenden Technik entspricht, und nicht in einem idealisierten oder übermäßig formalen Sinn interpretiert wird, außer dies ist hierin ausdrücklich so definiert.
  • 1 zeigt ein Halbleiterbauelement gemäß einem Ausführungsbeispiel. Das Halbleiterbauelement 100 umfasst eine Ausgangskapazitätscharakteristik mit zumindest einem Ausgangskapazitätsmaximum Cmax, das bei einer Spannung 102 größer als 5% einer Durchbruchspannung VBD des Halbleiterbauelements 100 angeordnet ist. Das Ausgangskapazitätsmaximum Cmax ist größer als 1,2-mal eine Ausgangskapazität an einem Ausgangskapazitätsminimum Cmin, das bei einer Spannung 104 zwischen der Spannung 102 an dem Ausgangskapazitätsmaximum Cmax und 5% einer Durchbruchspannung VBD des Halbleiterbauelements 100 angeordnet ist.
  • Die Flankensteilheit der Schaltflanken des Halbleiterbauelements kann z. B. aufgrund der lokal erhöhten Ausgangskapazität reduziert sein. Auf diese Weise können Schwingen und/oder EMI reduziert werden.
  • Die Ausgangskapazitätscharakteristik kann den Verlauf einer Kapazität des Halbleiterbauelements 100 versus einer Spannung zeigen, die an zwei Anschlüsse (z. B. extern zugängliche Anschlüsse) des Halbleiterbauelements 100 angelegt ist. Z. B. kann die Ausgangskapazität der Ausgangskapazitätscharakteristik des Halbleiterbauelements 100 eine Drain-Source-Kapazität Cds, eine Gate-Drain-Kapazität Cgd oder eine Gesamtausgangskapazität sein, repräsentiert durch eine Summe der Drain-Source-Kapazität Cds und der Gate-Drain-Kapazität Cgd einer Transistoranordnung, die durch das Halbleiterbauelement 100 implementiert ist.
  • Das Ausgangskapazitätsmaximum Cmax kann ein lokales Maximum der Ausgangskapazitätscharakteristik sein, das über 5% (oder über 10% oder über 20%) der Durchbruchspannung VBD des Halbleiterbauelements 100 angeordnet ist. Die Ausgangskapazitätscharakteristik kann mehr als ein lokales Maximum aufweisen, das über 5% der Durchbruchspannung VBD des Halbleiterbauelements 100 angeordnet ist. Z. B. kann das Ausgangskapazitätsmaximum Cmax bei einer Spannung zwischen 20% und 80% der Durchbruchspannung VBD des Halbleiterbauelements 100 angeordnet sein.
  • Das Ausgangskapazitätsmaximum Cmax kann gemessen werden durch Durchlaufen einer angelegten Spannung von 0 Volt zu einer Nennspannung oder der Durchbruchspannung des Halbleiterbauelements und messen des Stroms. Die gemessene Kapazität kann eine differentielle Kapazität sein Cdiff = dQ/dU (dQ kann die Ladungsträgerdifferenz sein und dU kann die Spannungsdifferenz sein), die während einer (langsamen) linearen oder monotonen Erhöhung der Spannung von 0 Volt zu einer Nennspannung oder der Durchbruchspannung des Halbleiterbauelements gemessen wird. Z. B. kann es schwierig sein, das Ausgangskapazitätsmaximum Cmax mit einer AC-Kapazitätsmessung zu messen, da die angelegte Spannung ausschließlich über einen kleinen Spannungsbereich während der Messung variiert werden kann, sodass die Wirkung des Ausgangskapazitätsmaximums Cmax zu klein sein kann, wenn über mehrere Spannungsoszillationen integriert wird, da der Effekt des Ausgangskapazitätsmaximums Cmax möglicherweise nur während der ersten Oszillation auftritt, wenn der Spannungsbereich der Oszillation während der Messung zu klein ist.
  • Die Durchbruchspannung VBD des Halbleiterbauelements 100 kann durch eine maximale Spannungsdifferenz definiert sein, die an das Halbeiterbauelement 100 angelegt werden kann, ohne das Bauelement zu beschädigen. Die Durchbruchspannung VBD oder Sperrspannung des Halbleiterbauelements 100 kann ein Parameter sein, der in dem Datenblatt des Halbleiterbauelements definiert ist. Z. B. kann die Durchbruchspannung eines Leistungs-Feldeffekttransistors eine maximal zulässige Drain-Source-Spannung in einem Aus-Zustand des Transistors sein (z. B. Gate-Source-Spannung gleich oder nahe 0). Z. B. kann das Halbleiterbauelement 100 eine Durchbruchspannung VBD von mehr als 10 Volt (z. B. eine Durchbruchspannung von 10 Volt, 20 Volt oder 50 Volt) oder 100 Volt (z. B. eine Durchbruchspannung von 200 Volt, 300 Volt, 400 Volt oder 500 Volt) oder mehr als 500 Volt (z. B. eine Durchbruchspannung von 600 Volt, 700 Volt, 800 Volt oder 1000 Volt) oder mehr als 1000 Volt (z. B. eine Durchbruchspannung von 1200 Volt, 1500 Volt, 1700 Volt oder 2000 Volt) aufweisen.
  • Das Ausgangskapazitätsmaximum Cmax ist größer als 1,2-mal (z. B. oder größer als 1,5-mal oder größer als 2-mal) das Ausgangskapazitätsminimum Cmin. Anders ausgedrückt ist das Ausgangskapazitätsmaximum Cmax größer als 120% (z. B. oder größer als 150% oder größer als 200%) das Ausgangskapazitätsminimum Cmin. Das Ausgangskapazitätsminimum Cmin ist ein Kapazitätsminimum, das zwischen dem Ausgangskapazitätsmaximum Cmax und 5% einer Durchbruchspannung VBD des Halbleiterbauelements 100 angeordnet ist. Das zumindest eine Ausgangskapazitätsminimum Cmin ist bei einer Spannung beliebig nahe an 5% der Durchbruchspannung VBD angeordnet (z. B. im Wesentlichen gleich zu der Kapazität bei 5% der Durchbruchspannung), wenn die Ausgangskapazität monoton von dem Ausgangskapazitätsmaximum Cmax zu der Spannung gleich 5% der Durchbruchspannung VBD abnimmt. Ansonsten kann das Ausgangskapazitätsminimum Cmin irgendwo zwischen dem Ausgangskapazitätsmaximum Cmax und 5% einer Durchbruchspannung VBD des Halbleiterbauelements 100 angeordnet sein.
  • Optional kann das Ausgangskapazitätsmaximum Cmax in einer Nähe einer Nennbetriebsspannung einer Anwendung angeordnet sein, die das Halbleiterbauelement 100 verwendet. Z. B. kann die Nennbetriebsspannung einer Anwendung, die das Halbleiterbauelement 100 verwendet, zwischen 40% und 80% der Durchbruchspannung VBD des Halbleiterbauelements 100 sein. Z. B. kann das Ausgangskapazitätsmaximum Cmax bei einer Spannung so angeordnet sein, dass eine Ausgangskapazität von zumindest 90% des Ausgangskapazitätsmaximums Cmax bei der Nennbetriebsspannung auftritt. Alternativ kann das Ausgangskapazitätsmaximum Cmax leicht über Nennbetriebsspannung angeordnet sein (z. B. zwischen 5% und 20% der Nennbetriebsspannung über der Nennbetriebsspannung). Auf diese Weise kann Schwingen und/oder EMI reduziert werden, da das erhöhte Ausgangskapazitätsmaximum Cmax ein Überschießen oder Überschwingen der Spannung reduzieren kann. Ferner kann eine Erhöhung von Verlusten aufgrund des erhöhten Ausgangskapazitätsmaximums Cmax für normale Schaltzyklen vermieden werden (z. B. wenn die Spannung die Nennspannung nicht überschreitet), da das erhöhte Ausgangskapazitätsmaximum Cmax z. B. über der Nennbetriebsspannung angeordnet ist.
  • 2 zeigt ein Beispiel einer Ausgangskapazitätscharakteristik, repräsentiert durch den Verlauf 210 der Drain-Source-Kapazität Cds und den Verlauf 220 einer Gate-Drain-Kapazität Cgd eines Halbleiterbauelements. Bei diesem Beispiel ist ein Ausgangskapazitätsmaximum Cmax an der Drain-Source-Kapazität Cds implementiert, während die Gate-Drain-Kapazität Cgd eines Halbleiterbauelements ohne kennzeichnendes Maximum implementiert ist. Z. B. zeigt 2 einen möglichen dynamischen Kapazitätsverlauf.
  • Optional umfasst die Ausgangskapazitätscharakteristik einen Hystereseschleifenabschnitt mit unterschiedlichen Ausgangskapazitäten für eine zunehmende Spannung und eine abnehmende Spannung. Z. B. umfasst ein Verlauf der Ausgangskapazitätscharakteristik für eine zunehmende Spannung das Ausgangskapazitätsmaximum Cmax während ein Verlauf der Ausgangskapazitätscharakteristik für ein abnehmende Spannung kein oder ein wesentlich niedrigeres (z. B. weniger als 1,1-mal die Ausgangskapazität bei dem Ausgangskapazitätsminimum) Ausgangskapazitätsmaximum bei der Spannung der Ausgangskapazitätsmaximums Cmax für eine zunehmende Spannung umfasst. Das Ausgangskapazitätsmaximum Cmax für eine zunehmende Spannung tritt z. B. wiederholt während des Durchlaufens der Schleife auf.
  • Optional kann die Ausgangskapazitätscharakteristik ein zweites Ausgangskapazitätsmaximum aufweisen, das bei einer Spannung von mehr als 5% einer Durchbruchspannung VBD des Halbleiterbauelements 100 angeordnet ist. Das zweite Ausgangskapazitätsmaximum kann größer sein als 1,2-mal die Ausgangskapazität bei dem Ausgangskapazitätsminimum, das bei einer Spannung zwischen der Spannung an dem ersten Ausgangskapazitätsmaximum und 5% einer Durchbruchspannung des Halbleiterbauelements angeordnet ist. Schwingen oder EMI kann z. B. bei mehr als einer Spannung reduziert werden durch Implementieren eines Halbleiterbauelements mit mehr als einem Ausgangskapazitätsmaximum.
  • Das Halbleiterbauelement 100 kann jegliches elektrische Bauelement (z. B. Diode, Transistor, Schaltung) sein, das ein Halbleitersubstrat oder einen Halbleiterchip aufweist, der eine elektrische Funktionalität implementiert. Z. B. kann das Halbleitersubstrat des Halbleiterbauelements 100 ein Siliziumsubstrat, ein Siliziumcarbid-Substrat, ein Galliumarsenid-Substrat oder ein Galliumnitrid-Substrat oder Galliumnitrid/Aluminiumgalliumnitrid auf Silizium sein.
  • Z. B. kann das Halbleiterbauelement 100 ein Leistungshalbleiterbauelement mit einer Durchbruchspannung VBD von mehr als 100 V sein.
  • Das Ausgangskapazitätsmaximum Cmax kann implementiert oder verursacht werden durch verschiedene strukturelle Maßnahmen oder Strukturen des Halbleiterbauelements 100.
  • Z. B. kann das Halbleiterbauelement 100 eine schaltbare elektrische Struktur aufweisen, die auf einem Halbleiterchip 100 implementiert ist. Die schaltbare elektrische Struktur kann ein oder mehrere Feldeffekttransistoren, ein oder mehrere Bipolar-Transistoren, ein oder mehrere Bipolar-Transistoren mit isoliertem Gate sein, die schaltbar sind durch Anlegen einer entsprechenden Gate-Spannung oder Basisspannung an den Transistor oder eine oder mehrere Dioden, die zwischen einem Vorwärtsmodus und einem Rückwärts-(oder Sperr-)Modus durch eine extern angelegte Wechselspannung schaltbar sind.
  • Der Halbleiterchip des Halbleiterbauelements 100 kann eine erste Dotierungsregion eines ersten Leitfähigkeitstyps (z. B. p-dotiert oder n-dotiert) innerhalb eines Halbleitersubstrats aufweisen. Die erste Dotierungsregion kann innerhalb des Halbleitersubstrats so angeordnet sein, dass die erste Dotierungsregion während zumindest einem Teil eines Übergangs von einem Ein-Zustand (z. B. leitfähiger Zustand oder Vorwärts-Zustand) der schaltbaren elektrischen Struktur in einen Aus-Zustand (z. B. nichtleitender Zustand oder Sperrzustand) der schaltbaren elektrischen Struktur potentialfrei ist, bis eine Verarmungszone die erste Dotierungsregion erreicht. Zumindest ein Teil von freien Ladungsträgern, die innerhalb der ersten Dotierungsregion existieren, kann aus der ersten Dotierungsregion entfernt werden, sobald die Verarmungszone die erste Dotierungsregion erreicht.
  • Z. B. ist die erste Dotierungsregion eine Region innerhalb des Halbleitersubstrats, die durch eine Region des zweiten Leitfähigkeitstyps und optional durch eine Oberfläche des Halbleitersubstrats begrenzt ist. Eine Region, die den ersten Leitfähigkeitstyp aufweist, kann eine p-dotierte Region (z. B. verursacht durch Einbringen von Aluminium-Ionen oder Bor-Ionen) oder eine n-dotierte Region (z. B. verursacht durch Einbringen von Stickstoffatomen, Phosphor-Ionen oder Arsen-Ionen) sein. Folglich zeigt der zweite Leitfähigkeitstyp eine entgegengesetzte n-dotierte Region oder p-dotierte Region an. Anders ausgedrückt kann der erste Leitfähigkeitstyp eine p-Dotierung anzeigen und der zweite Leitfähigkeitstyp kann eine n-Dotierung anzeigen oder umgekehrt.
  • Z. B. kann die erste Dotierungsregion auch potentialfreie Dotierungsregion oder Ausgangskapazitätsanpassungs-Dotierungsregion genannt werden. Die erste Dotierungsregion kann eine potentialfreie Dotierungsregion mit zumindest einem pn-Übergang zwischen der ersten Dotierungsregion und einer Struktur sein, die ein definiertes Potential während der Operation des Halbleiterbauelements 100 bereitstellt. Alternativ kann die erste Dotierungsregion mit einer Struktur verbunden sein, die ein definiertes Potential während einer Operation des Halbleiterbauelements 100 durch eine schaltbare Verbindungsstruktur so bereitstellt, dass die erste Dotierungsregion während zumindest einem Teil eines Übergangs von einem Ein-Zustand der schaltbaren elektrischen Struktur zu einem Aus-Zustand der schaltbaren elektrischen Struktur potentialfrei ist. Z. B. kann die schaltbare Verbindungsstruktur eine Übergangs-Feldeffekt-Struktur sein, die einen verarmten Zustand erreicht bevor die erste Dotierungsregion einen verarmten Zustand erreicht. Z. B. ist die schaltbare elektrische Struktur ausgebildet, um einen nicht leitfähigen Zustand während des Ausschaltens der schaltbaren elektrischen Struktur zu erreichen, bevor die erste Dotierungsregion verarmt ist (z. B. bevor mehr als 50% der freien Ladungsträger, die innerhalb der ersten Dotierungsregion in einem Ein-Zustand der schaltbaren elektrischen Struktur existieren aus der ersten Dotierungsregion entfernt wurden). Bei diesem Beispiel ist die erste Dotierungsstruktur mit einer Struktur verbunden, die ein definiertes Potential in einem Ein-Zustand der schaltbaren, elektrischen Struktur bereitstellt und ist potentialfrei nachdem die schaltbare Verbindungsstruktur die Verbindung zu der Struktur abschneidet, die ein definiertes Potential während des Übergangs von dem Ein-Zustand der schaltbaren elektrischen Struktur zu dem Aus-Zustand der schaltbaren elektrischen Struktur bereitstellt.
  • Während des Übergangs von einem Ein-Zustand der schaltbaren elektrischen Struktur zu dem Aus-Zustand der schaltbaren elektrischen Struktur nimmt ein Spannungsabfall über das Halbleiterbauelement 100 zu. Z. B. kann die Verarmungszone eines sperrenden pn-Übergangs der schaltbaren elektrischen Struktur während der Zunahme des Spannungsabfalls wachsen und kann sich hin zu der ersten Dotierungsregion bewegen.
  • Die erste Dotierungsregion kann an einer Position innerhalb des Halbleitersubstrats so angeordnet sein, dass eine Verarmungszone eines sperrenden pn-Übergangs die erste Dotierungsregion während des Ausschaltens der schaltbaren elektrischen Struktur erreicht. Dabei erreicht die Verarmungszone die erste Dotierungsregion, freie Ladungsträger können aus der ersten Dotierungsregion durch die Verarmungszone entfernt werden. Auf diese Weise kann die Ausgangskapazität des Halbleiterbauelements 100 erhöht werden wenn die Verarmungszone die erste Dotierungsregion erreicht. Z. B. wird das Ausgangskapazitätsmaximum durch die Entfernung von freien Ladungsträgern aus der ersten Dotierungsregion verursacht, da die Verarmungszone die erste Dotierungsregion erreicht.
  • Die Spannung, bei der die erste Dotierungsregion durch die Verarmungszone erreicht wird, kann eingestellt oder definiert sein durch eine Distanz zwischen der ersten Dotierungsregion und dem sperrenden pn-Übergang und/oder eine Dotierungsverteilung (z. B. Dotierungskonzentration und/oder unterschiedliche Regionen von unterschiedlichem Leitfähigkeitstyp) zwischen der ersten Dotierungsregion und dem sperrenden pn-Übergang. Auf diese Weise kann ein Ausgangskapazitätsmaximum bei einer gewünschten Spannung implementiert werden.
  • Das Halbleitersubstrat kann eine Zellenregion aufweisen, die lateral von einer Randabschlussregion umgeben ist. Die Zellenregion kann eine Region des Halbleitersubstrats sein, die mehr als 90% eines Stroms durch das Halbleitersubstrat in einem Ein-Zustand der schaltbaren, elektrischen Struktur bereitstellt. Die Randabschlussregion kann zwischen einem Rand des Halbleitersubstrats und der Zellenregion angeordnet sein, um eine Maximalspannung auszuhalten oder zu blockieren oder zu reduzieren oder abzuleiten, die an die Zellenregion angelegt ist, lateral hin zu dem Rand des Halbleitersubstrats. Alternativ kann das Halbleitersubstrat mehr als eine Zellenregion aufweisen und eine Randabschlussregion kann zwischen zwei benachbarten Zellenregionen angeordnet sein.
  • Die erste Dotierungsregion kann innerhalb der Randabschlussregion angeordnet sein. Auf diese Weise kann eine Verarmungsregion, die von der Zellenregion hin zu dem Rand des Halbleitersubstrats wächst, die erste Dotierungsregion bei einer gewünschten Spannung erreichen, während die Spannung erhöht wird, die an die Zellenregion angelegt ist. Z. B. kann die erste Dotierungsregion in einer lateralen Distanz (z. B. in einer Draufsicht des Halbleitersubstrats) von einer Grenze zwischen der Zellenregion und der Randabschlussregion und/oder von einem Rand des Halbleitersubstrats von mehr als 20% (oder mehr als 30% oder mehr als 40%) einer minimalen Distanz zwischen einem Rand des Halbleitersubstrats und einer Grenze zwischen der Zellenregion und der Randabschlussregion angeordnet sein. Alternativ kann die erste Dotierungsregion z. B. unter einer Gate-Anschlussfläche angeordnet sein. Wiederum alternativ kann die erste Dotierungsregion innerhalb einer Randabschlussregion angeordnet sein, die zwischen zwei benachbarten Zellenregionen angeordnet ist.
  • Z. B. kann eine maximale Betriebsspannungsdifferenz, die an das Halbleiterbauelement während einer normalen Operation angelegt ist, zwischen einer Region (z. B. Source-Region) der Zellenregion und einem Rand des Halbleitersubstrats auftreten. Z. B. kann die maximale Betriebsspannungsdifferenz eine Source-Drain-Spannung eines Leistungsfeldeffekttransistors in einem Aus-Zustand des Leistungsfeldeffekttransistors sein. Das Halbleitersubstrat kann die erste Dotierungsregion umfassen, die in einem Bereich innerhalb der Randabschlussregion angeordnet ist, die zwischen 20% und 80% der maximalen Betriebsspannungsdifferenz aufweist, wenn die maximale Betriebsspannungsdifferenz an das Halbleiterbauelement angelegt ist.
  • Bei einigen Beispielen kann der Halbleiterchip des Halbleiterbauelements 100 einen Rückkopplungspfad aufweisen, der ausgebildet ist, um einen Rückfluss von Ladungsträgern während eines Übergangs von dem Aus-Zustand der schaltbaren elektrischen Struktur zu dem Ein-Zustand der schaltbaren elektrischen Struktur zu ermöglichen. Ferner kann der Rückführungspfad ausgebildet sein, um einen Fluss von Ladungsträgern durch den Rückführungspfad während zumindest einem Teil eines Übergangs von einem Ein-Zustand der schaltbaren elektrischen Struktur zu einem Aus-Zustand der schaltbaren elektrischen Struktur zu blockieren. Ein Rückfluss von Ladungsträgern zu der ersten Dotierungsregion kann durch den Rückkopplungspfad so ermöglicht werden, dass freie Ladungsträger wiederholt aus der ersten Dotierungsregion während des Abschaltens der schaltbaren elektrischen Struktur entfernt werden können.
  • Die Rückführungsstruktur kann auf verschiedene Weisen implementiert sein. Z. B. kann der Rückkopplungspfad eine Dioden-Struktur aufweisen, die ausgebildet ist, um einen Fluss von Ladungsträgern durch den Rückkopplungspfad während zumindest einem Teil eines Übergangs von einem Ein-Zustand der schaltbaren elektrischen Struktur zu einem Aus-Zustand der schaltbaren elektrischen Struktur zu blockieren (z. B. 3). Alternativ kann der Rückkopplungspfad eine zweite Dotierungsregion des ersten Leitfähigkeitstyps aufweisen, die ausgebildet ist, um verarmt zu werden bevor die Verarmungszone die erste Dotierungsregion erreicht (z. B. 4 oder 5). Wiederum alternativ kann der Rückkopplungspfad einen Transistor aufweisen, der ausgebildet ist, um einen Fluss aus Ladungsträgern durch den Rückkopplungspfad während zumindest einem Teil eines Übergangs von einem Ein-Zustand der schaltbaren elektrischen Struktur zu einem Aus-Zustand der schaltbaren elektrischen Struktur zu blockieren.
  • Z. B. kann das Halbleiterbauelement einen Halbleiterchip aufweisen, der eine Leistungshalbleitertransistoranordnung umfasst, die die Ausgangskapazitätscharakteristik aufweist. Die Leistungshalbleitertransistoranordnung kann z. B. eine Mehrzahl von Feldeffekttransistorzellen oder eine Mehrzahl von Bipolar-Transistorzellen mit isoliertem Gate aufweisen. Die Leistungshalbleitertransistoranordnung kann eine vertikale Leistungshalbleitertransistoranordnung sein. Die vertikale Leistungshalbleitertransistoranordnung kann eine Source-Elektrodenstruktur (z. B. Source-Metallstruktur) an einem Vorderseitenhalbleiterchip und eine Drain-Elektrodenstruktur (z. B. Rückseitenmetallisierung) an einer Rückseite des Halbleiterchips aufweisen.
  • Der Halbleiterchip kann eine erste Verbindungsschnittstelle (z. B. Gate-Anschlussfläche und/oder Gate-Metallstruktur), die mit einer Gate-Struktur (z. B. Polysilizium-Gate) der Leistungshalbleitertransistoranordnung verbunden ist, eine zweite Verbindungsschnittstelle (z. B. Source-Anschlussfläche und/oder Source-Metallisierung), die mit einer Source-Struktur (z. B. Source-Dotierungsregionen innerhalb des Halbleitersubstrats) der Leistungshalbleitertransistoranordnung verbunden ist und eine dritte Verbindungsschnittstelle (z. B. Drain-Anschlussfläche oder Rückseiten-Drain-Metallisierung), die mit einer Drain-Struktur (z. B. Drain-Dotierungsregion innerhalb des Halbleitersubstrats) der Leistungshalbleitertransistoranordnung verbunden ist, aufweisen.
  • Z. B. repräsentiert die Ausgangskapazitätscharakteristik eine Drain-Source-Kapazität zwischen der zweiten Verbindungsschnittstelle und der dritten Verbindungsschnittstelle der Leistungshalbleitertransistoranordnung, eine Gate-Drain-Kapazität zwischen der ersten Verbindungsschnittstelle und der dritten Verbindungsschnittstelle der Leistungshalbleitertransistoranordnung oder eine Summe der Drain-Source-Kapazität der Leistungshalbleitertransistoranordnung und der Gate-Drain-Kapazität der Leistungshalbleitertransistoranordnung.
  • Die Leistungshalbleitertransistoranordnung kann eine Kompensation- oder Superübergangs-(Superjunction-)Transistoranordnung sein. Z. B. umfasst die Leistungshalbleitertransistoranordnung eine Mehrzahl von Zellenkompensationsregionen, die sich in ein Halbleitersubstrat innerhalb einer Zellenregion des Halbleitersubstrats erstrecken. Ferner können eine oder mehrere Drift-Regionen benachbart zu der Mehrzahl von Zellenkompensationsregionen angeordnet sein, die benachbarte Zellenkompensationsregionen der Mehrzahl von Zellenkompensationsregionen voneinander trennen. Die Zellenkompensationsregionen der Mehrzahl von Zellenkompensationsregionen können den ersten Leitfähigkeitstyp aufweisen und die eine oder die mehreren Drift-Regionen können den zweiten Leitfähigkeitstyp aufweisen. Z. B. kann sich die Mehrzahl von Zellenkompensationsregionen von einer Vorderseitenoberfläche des Halbleitersubstrats in eine Tiefe von mehr als 10 μm (oder mehr als 20 μm oder mehr als 50 μm) erstrecken. Z. B. können die Zellenkompensationsregionen säulenförmig, pfeilerförmig oder streifenförmig sein.
  • Z. B. kann die Mehrzahl von Zellenkompensationsregionen Regionen des Halbleitersubstrats sein, die in einer Draufsicht des Halbleitersubstrats des Halbleiterbauelements 100 eine Streifenform aufweisen. Eine Streifenform kann eine Geometrie sein, die sich in einer ersten lateralen Richtung wesentlich weiter erstreckt als in einer orthogonalen zweiten lateralen Richtung. Z. B. können die Zellenkompensationsregionen eine laterale Länge von mehr als 10-mal (oder mehr als 50-mal oder mehr als 100-mal) einer lateralen Breite einer Zellenkompensationsregion der Mehrzahl von Zellenkompensationsregionen aufweisen. Die laterale Länge der Zellenkompensationsregion kann die größte Erstreckung entlang der Vorderseitenoberfläche des Halbleitersubstrats sein und eine laterale Breite der Zellenkompensationsregion kann eine kürzeste Abmessung der streifenförmigen Zellenkompensationsregion sein. Z. B. kann die Mehrzahl von Zellenkompensationsregionen eine vertikale Erstreckung aufweisen, die größer ist als die laterale Breite und kürzer als die laterale Länge.
  • Kompensationsbauelemente können auf einer gegenseitigen Kompensation von zumindest einem Teil der Ladung von n- und p-dotierten Bereichen in der Driftregion der vertikalen Leistungshalbleitertransistoranordnung basieren. Z. B. können bei einem vertikalen Transistor p- und n-Säulen oder -Platten (eine oder mehrere Driftregionen und eine Mehrzahl von Zellenkompensationsregionen) in Paaren in einem Querschnitt des Halbleitersubstrats angeordnet sein. Z. B. können die Zellenkompensationsregionen der Mehrzahl von Zellenkompensationsregionen eine lateral summierte Anzahl von Dotierstoffen pro Einheitsbereich des ersten Leitfähigkeitstyps aufweisen, die von einer lateral summierten Anzahl von Dotierstoffen pro Einheitsbereich des zweiten Leitfähigkeitstyps, die in einer oder mehreren Driftregionen enthalten sind, um weniger als +/–25% der lateral summierten Anzahl von Dotierstoffen pro Einheitsbereich des ersten Leitfähigkeitstyps, die in den Zellenkompensationsregionen innerhalb der Zellenregion enthalten sind, abweicht.
  • Z. B. umfasst eine streifenförmige Zellenkompensationsregion der Mehrzahl von streifenförmigen Zellenkompensationsregionen eine lateral summierte Anzahl von Dotierstoffen pro Einheitsbereich des ersten Leitfähigkeitstyps (p oder n), die von der Hälfte einer lateral summierten Anzahl von Dotierstoffen pro Einheitsbereich des zweiten Leitfähigkeitstyps (n oder p), der durch zwei streifenförmige Driftregionen enthalten ist, die benachbart zu gegenüberliegenden Seiten der streifenförmigen Zellenkompensationsregion angeordnet sind, um weniger als +/–25% (oder weniger als 15%, weniger als +/–10%, weniger als +/–5%, weniger als 2% oder weniger als 1%) der lateral summierten Anzahl von Dotierstoffen pro Einheitsbereich des ersten Leitfähigkeitstyps, der in der streifenförmigen Zellenkompensationsregion enthalten ist, abweicht. Die lateral summierte Anzahl von Dotierstoffen pro Einheitsbereich kann im Wesentlichen konstant sein oder kann für verschiedene Tiefen variieren. Die lateral summierte Anzahl von Dotierstoffen pro Einheitsbereich kann gleich oder proportional zu einer Anzahl von freien Ladungsträgern innerhalb einer streifenförmigen Zellenkompensationsregion oder einer streifenförmigen Driftregion sein, die in einer bestimmten Tiefe kompensiert werden soll.
  • Z. B. kann die oben erwähnte erste Dotierungsregion innerhalb einer Randabschlussregion des Halbleitersubstrats angeordnet sein und kann eine Anzahl von Dotierungsatomen aufweisen, die größer ist als 5-mal (oder größer als 10-mal oder größer als 50-mal) eine Anzahl von Dotierungsatomen innerhalb einer Zellenkompensationsregion der Mehrzahl von Zellenkompensationsregionen oder innerhalb einer Randabschlusskompensationsregion einer Mehrzahl von Randabschlusskompensationsregionen, die innerhalb der Randabschlussregion angeordnet sind. Z. B. kann die erste Dotierungsregion im Wesentlichen dieselbe Dotierungskonzentration aufweisen wie die Zellenkompensationsregionen, kann jedoch einen wesentlich größeren Teil des Halbleitersubstrats belegen. Zusätzlich oder alternativ kann die erste Dotierungsregion eine Dotierungskonzentration aufweisen, die wesentlich größer ist (z. B. 5-mal größer oder 10-mal größer) als eine Dotierungskonzentration (z. B. mittlere oder maximale Dotierungskonzentration) der Zellenkompensationsregionen. Auf diese Weise kann der Beitrag der ersten Dotierungsregion zu der Ausgangskapazität des Halbleiterbauelements 100 größer sein als ein Beitrag einer Zellenkompensationsregion oder einer Randabschlusskompensationsregion.
  • Z. B. kann die erste Dotierungsregion gleichzeitig zu der Mehrzahl von Kompensationsstrukturen durch einen gemeinsamen Implantationsprozess, Abscheidungsprozess oder Wachstumsprozess gebildet werden.
  • 3 zeigt einen schematischen Querschnitt eines Teils eines Halbleiterbauelements gemäß einem Ausführungsbeispiel. Das Halbleiterbauelement 300 umfasst eine Kompensations- oder Superübergangs-Feldeffekttransistoranordnung. Die Transistoranordnung umfasst eine Mehrzahl von Transistorzellen innerhalb einer Zellenregion eines Halbleitersubstrats des Halbleiterbauelements 300. Jede Transistorzelle umfasst eine Source-Region 332 des zweiten Leitfähigkeitstyps (z. B. hoch n-dotiert) in Kontakt mit einer Source-Elektrodenstruktur 330 an einer Oberfläche des Halbleitersubstrats. Ferner umfasst jede Transistorzelle eines Body-Region 334 des ersten Leitfähigkeitstyps, die zwischen der Source-Region 332 der Transistorzelle und einer Drift-Region 338 des zweiten Leitfähigkeitstyps (z. B. leicht n-dotiert) angeordnet ist. Die Body-Region 334 der Transistorzelle kann auch in Kontakt mit der Source-Elektrodenstruktur 330 an der Oberfläche des Halbleitersubstrats sein. Ferner erstreckt sich eine Zellenkompensationsregion 336 des ersten Leitfähigkeitstyps von der Body-Region 334 vertikal in das Halbleitersubstrat. Zusätzlich dazu ist ein Gate 344 in der Nähe der Body-Region 334 angeordnet, um einen Leitzustand (z. B. leitender oder nicht leitender Zustand) eines Kanals durch die Body-Region 334 zu steuern. Alternativ können die Gates als Graben-Gates implementiert sein. Das Gate 334 ist mit einer Gate-Elektrodenstruktur 340 verbunden (z. B. einem Gate-Ring, der die Source-Elektrodenstruktur lateral umgibt). Die Gate-Elektrodenstruktur 340 kann eine Gate-Feldplatte 342 aufweisen, die an einer Grenze zwischen der Zellenregion und der Randabschlussregion angeordnet ist. Ferner umfasst das Halbleitersubstrat eine Drain-Region 362 (z. B. hoch n-dotiert), die an einer Rückseite des Halbleitersubstrats in Kontakt mit einer Drain-Elektrodenstruktur 360 (z. B. Rückseitenmetallisierung) angeordnet ist. Zusätzlich dazu ist eine Vorderseiten-Drain-Elektrodenstruktur 350 in der Nähe zu einem Rand des Halbleitersubstrats angeordnet. In der Nähe des Randes des Halbleitersubstrats ist die Drain-Elektrodenstruktur 350 im Kontakt mit einer Region des Halbleitersubstrats, die den zweiten Leitfähigkeitstyp aufweist.
  • Eine Mehrzahl von Randabschlusskompensationsregionen 370 des ersten Leitfähigkeitstyps kann innerhalb der Randabschlussregion des Halbleitersubstrats angeordnet sein. Die Mehrzahl der Randabschlusskompensationsregionen 370 können vergrabene Regionen innerhalb des Halbleitersubstrats sein. Die Mehrzahl von Randabschlusskompensationsregionen 370 können elektrisch (z. B. direkt oder durch eine Body-Region einer Transistorzelle) mit der Source-Elektrodenstruktur 330 durch eine sich lateral erstreckende Dotierungsregion 372 des ersten Leitfähigkeitstyps verbunden sein, die an einem Ende der Mehrzahl von Randabschlusskompensationsregionen 370 in der Nähe einer Vorderseitenoberfläche des Halbleitersubstrats angeordnet ist.
  • Ferner ist eine erste Dotierungsregion 310 innerhalb des Halbleitersubstrats angeordnet. Die erste Dotierungsregion 310 ist ohne einen ohmschen Pfad zu einer Struktur (z. B. Source oder Drain) implementiert, die ein definiertes Potential bereitstellt. Zumindest ein Teil der freien Ladungsträger, die innerhalb der ersten Dotierungsregion 310 existieren, wird aus der ersten Dotierungsregion 310 entfernt, sobald eine Verarmungszone des Body-Drain-pn-Übergangs die erste Dotierungsregion während des Abschaltens der Transistoranordnung des Halbleiterbauelements 300 erreicht. Die erste Dotierungsregion 310 ist mit der Source-Elektrodenstruktur durch einen Rückkopplungspfad 320 verbunden, der zumindest einen pn-Übergang umfasst (z. B. implementiert durch eine Diodenstruktur). Z. B. kann eine externe Diode mit dem Rückkopplungspfad verbunden sein oder eine Diodenstruktur kann innerhalb einer Polysiliziumschicht des Halbleiterbauelements außerhalb des Halbleitersubstrats implementiert sein. Der Rückkopplungspfad 320 ermöglicht einen Rückfluss von Ladungsträgern während des Übergangs von dem Aus-Zustand zu dem Ein-Zustand der Transistoranordnung und blockiert einen Fluss von Ladungsträgern durch den Rückkopplungspfad während zumindest eines Teils eines Übergangs von dem Ein-Zustand zu dem Aus-Zustand der Transistoranordnung.
  • Z. B. kann die Ausgangskapazität Coss (und/oder Cgd) bei bestimmten Spannungsbereichen erhöht werden, was von der Anwendung abhängen kann.
  • Z. B. kann die dynamische Ausgangskapazität in einem vordefinierten Spannungsbereich erhöht werden durch geeignetes Verbinden von p-Säulen (z. B. Randabschlusskompensationsregionen des ersten Leitfähigkeitstyps) an dem Rand (z. B. 2). Dynamisch kann bedeuten, dass die Kapazität (Maximum) ausschließlich während einer Erhöhung der Spannung auftreten kann, wenn die Spannung z. B. bei negativen oder kleinen positiven Source-Drain-Spannungen Vds startet (einige Volt) und nicht bei abnehmenden Spannungen.
  • Um solche dynamischen Kapazitätsverläufe zu ermöglichen, können einzelne Säulen 310 getrennt von einer sich lateral erstreckenden p-Region 372 an einem Rand mit p-Säulen (und/oder n-Säulen) angeordnet sein, die im Wesentlichen alle mit der Source-Region durch die sich lateral erstreckende p-Region 372 verbunden sind. Dies können mehrere Säulen sein, die miteinander innerhalb oder außerhalb des Halbleitersubstrats verbunden sind (z. B. gezeigt in 3). Bei einem Beispiel kann die Distanz von der Verarmungszone, die den pn-Übergang erzeugt (z. B. den Body-Epitaxie-Übergang, wenn die p-gekennzeichneten Regionen 372 verarmt werden können), zu der potentialfreien p-Region 310 so ausgewählt sein, dass die Verarmungszone die potentialfreie p-Region 310 bei der definierten Spannung (z. B. zwischen 300 Volt und 400 Volt) so trifft, dass ein erhöhter Ladungsbetrag abzufließen beginnt. Dieses dQ/DU kann zu einer erwünschten Coss-Zunahme führen. Die Coss-Zunahme kann nur beim ersten Abschalten auftreten, wenn die potentialfreie p-Region 310 nicht schnell genug entladen wird während der Abnahme der Spannung. Daher kann eine Diode 322 als ein Entladungsbauelement (z. B. 3) implementiert sein, das die potentialfreie p-Region annähernd vollständig entladen kann, die während des Einschaltens auf einer negativen Spannung (z. B. –20 Volt bis –40 Volt) ist. Die Kontaktierung der potentialfreien p-Region kann z. B. in der dritten Abmessung an der Halbleiteroberfläche implementiert sein.
  • 3 kann ein Beispiel eines Halbleiterbauelements 300 mit kompensiertem Rand zeigen.
  • Weitere Details und Aspekte werden in Verbindung mit den vorangehend oder nachfolgend beschriebenen Ausführungsbeispielen erwähnt. Das in 3 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder mit einem oder mehreren der vorangehend (z. B. 1) oder nachfolgend (z. B. 3–9) beschriebenen Ausführungsbeispiele erwähnt wurden.
  • 4 zeigt einen schematischen Querschnitt eines Teils eines Halbleiterbauelements gemäß einem Ausführungsbeispiel. Die Implementierung des Halbleiterbauelements 400 ist ähnlich zu der Implementierung des Halbleiters, der in 3 gezeigt ist. Die erste Dotierungsregion 310 ist jedoch mit der Source-Elektrodenstruktur durch einen Rückkopplungspfad 420 innerhalb des Halbleitersubstrats verbunden. Der Rückkopplungspfad 420 umfasst eine zweite Dotierungsregion des ersten Leitfähigkeitstyps (z. B. leicht dotiert), die ausgebildet ist, um verarmt zu werden bevor die Verarmungszone die erste Dotierungsregion erreicht. Der Rückkopplungspfad 420 kann eine Übergangs-Feldeffekttransistor-artige Struktur umfassen. Z. B. umfasst die zweite Dotierungsregion eine Abmessung und/oder eine Dotierungskonzentration, sodass die zweite Dotierungsregion sehr früh während des Abschaltens der Transistoranordnung verarmt wird. Auf diese Weise wird ein wesentlicher Betrag freier Ladungsträger an der ersten Dotierungsregion 310 gefangen, bis die Verarmungszone die erste Dotierungsregion 310 erreicht. Z. B. kann die zweite Dotierungsregion eine flache Dotierungsregion an der Oberfläche oder nahe der Oberfläche des Halbleitersubstrats sein (z. B. mit einer Tiefe von weniger als 10% einer Tiefe einer Zellenkompensationsregion). Zusätzlich oder alternativ kann die zweite Dotierungsregion eine Dotierungsdosis von weniger als 2·1012 cm–2 (oder weniger als 5·1011 cm–2) aufweisen.
  • Zusätzlich dazu ist die erste Dotierungsregion 310 mit einer Kapazitätserhöhungsstruktur durch eine elektrisch leitfähige Struktur 414 verbunden. Auf diese Weise kann die Anzahl von freien Ladungsträgern, die durch die Verarmungsregion entfernbar sind, die die erste Dotierungsregion 310 erreicht, wesentlich erhöht werden. Daher kann ein ausgeprägteres Ausgangskapazitätsmaximum erhalten werden.
  • Z. B. kann die Kapazitätserhöhungsstruktur durch zumindest eine andere Dotierungsregion 412 implementiert sein, die den ersten Leitfähigkeitstyp aufweist.
  • Optional kann eine zusätzliche Kompensationsdotierungsregion des zweiten Leitfähigkeitstyps benachbart zu der ersten Dotierungsregion angeordnet sein, um z. B. eine Teilkompensation zu ermöglichen.
  • Z. B. kann die erste Dotierungsregion 310 in einem Bereich innerhalb der Randabschlussregion angeordnet sein, der zwischen 20% und 80% der maximalen Betriebsspannungsdifferenz aufweist, wenn die maximale Betriebsspannungsdifferenz an das Halbleiterbauelement angelegt ist. Die erste Dotierungsregion 310 ist elektrisch durch die elektrisch leitfähige Struktur 414 innerhalb oder außerhalb des Halbleitersubstrats mit der Kapazitätserhöhungsstruktur verbunden, die innerhalb einer Region der Randabschlussregion angeordnet ist, die eine Spannungsdifferenz von zumindest 90% der maximalen Betriebsspannungsdifferenz zu einer Region innerhalb der Zellenregion aufweist.
  • Ferner kann ein Teil des Halbleitersubstrats innerhalb der Randabschlussregion, der benachbart zu der Drain-Region 362 angeordnet ist, eine intrinsische Halbleiterregion ohne Dotierung oder mit sehr niedriger Dotierung repräsentieren (z. B. keine Dotierung, leicht n-dotiert oder sehr leicht p-dotiert).
  • 4 kann ein Ausführungsbeispiel mit einem intrinsischen Rand zeigen. Die Randregion kann leicht n-dotiert oder annähernd intrinsisch sein. P-Säulen können in geeigneten Distanzen angeordnet sein, die lokal durch n-Säulen (Mitte des Randes) kompensiert sein können oder unkompensiert sein können (ähnlich zu p-Ring-Rändern, z. B. Säule 370 zwischen Drain-Elektrodenstruktur und erster Dotierungsregion). Diese Säulen können mit den Source-Kontakten durch p-Regionen 420 verbunden sein, die verarmt sein können. Die p-Regionen 420, die verarmt sein können, können bei sehr niedrigen Spannungen (z. B. < 10 V oder < 5 V) verarmt sein, sodass sehr wenig Säulenladungen durch die immer noch (zu Beginn der Erhöhung) leitenden Regionen während der Erhöhung von Vds abfließen können. Die Ladung, die nach der Verarmung (der p-Regionen 420) verbleibt kann abfließen, sobald die Verarmungszone die Säule trifft (erste Dotierungsregion). Bei dem Beispiel von 4 würden z. B. zwei dynamische Maxima (eines für die erste Dotierungsregion und eines für die Säule 370 zwischen Drain-Elektrodenstruktur und erster Dotierungsregion) bei Coss auftreten. Die verbindende p-Region kann während des Einschaltens entladen werden, sodass die Säulen (erste Dotierungsregion und die Säule 370 zwischen Drain-Elektrodenstruktur und erster Dotierungsregion) nachfolgend entladen werden können. Die p-Säule 310, die durch die Verarmungszone gesteuert wird, kann mit weiteren Säulen verbunden sein (z. B. außerhalb des spannungstragenden Randes), um die Kapazität zu erhöhen. Dies kann geometrisch in der dritten Dimension oder durch zusätzliche p-Regionen oder durch metallische oder andere Verbindungen implementiert sein.
  • Weitere Details und Aspekte werden in Verbindung mit den vorangehend oder nachfolgend beschriebenen Ausführungsbeispielen erwähnt. Das in 4 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder mit einem oder mehreren der vorangehend (z. B. 1 oder 3) oder nachfolgend (z. B. 5–9) beschriebenen Ausführungsbeispiele erwähnt wurden.
  • 5 zeigt eine schematische Draufsicht eines Teils eines Halbleiterbauelements gemäß einem Ausführungsbeispiel. Die Implementierung des Halbleiterbauelements 500 ist ähnlich zu der Implementierung des Halbleiters, der in 4 gezeigt ist. Der Rückkopplungspfad 550 ist jedoch nahe einem Rand des Halbleitersubstrats implementiert. Z. B. umfasst das Halbleitersubstrat eine Randabschlussregion 520, die lateral zwischen einer Zellenregion 510 und einem Rand des Halbleitersubstrats angeordnet ist. Die Randabschlussregion 520 kann eine Randregion 530 aufweisen, die eine Region der Randabschlussregion ist, die eine Spannungsdifferenz von zumindest 90% der maximalen Betriebsspannungsdifferenz zu einer Region innerhalb der Zellenregion aufweist. Anders ausgedrückt kann eine Spannung, die in dem Halbleitersubstrat innerhalb der Randregion im Hinblick auf das Source-Potential auftritt von der Drain-Spannung um weniger als 10% einer maximalen Source-Drain-Spannung abweichen, die z. B. an das Halbleiterbauelement 500 angelegt ist.
  • Der Rückkopplungspfad kann Teile mit einer Geometrie aufweisen, die im Wesentlichen gleich zu einer Geometrie der Zellenkompensationsstrukturen 336 ist. Der Rückkopplungspfad weist zumindest eine zweite Dotierungsregion 540 des ersten Leitfähigkeitstyps (z. B. leicht dotiert) auf, die ausgebildet ist, um verarmt zu werden, bevor die Verarmungszone die erste Dotierungsregion erreicht. Z. B. weist die zweite Dotierungsregion 540 eine Abmessung und/oder eine Dotierungskonzentration auf, sodass die zweite Dotierungsregion 540 sehr früh während des Abschaltens der Transistoranordnung verarmt wird. Z. B. kann die zweite Dotierungsregion 540 eine laterale Breite von weniger als 50% (oder weniger als 30% oder weniger als 20%) einer lateralen Breite einer Zellenkompensationsregion aufweisen und/oder kann eine vertikale Tiefe von weniger als 20% (oder weniger als 10%) einer vertikalen Tiefe einer Zellenkompensationsregion aufweisen.
  • Weitere Details und Aspekte werden in Verbindung mit den vorangehend oder nachfolgend beschriebenen Ausführungsbeispielen erwähnt. Das in 5 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder mit einem oder mehreren der vorangehend (z. B. 1–4) oder nachfolgend (z. B. 6–9) beschriebenen Ausführungsbeispiele erwähnt wurden.
  • 6a und 6b zeigen schematische Querschnitte eines Teils eines Halbleiterbauelements gemäß einem Ausführungsbeispiel. Das Halbleiterbauelement 600 weist eine schaltbare elektrische Struktur 620 auf, die auf einem Halbleiterchip implementiert ist. Der Halbleiterchip umfasst eine erste Dotierungsregion 630 eines ersten Leitfähigkeitstyps innerhalb eines Halbleitersubstrats 610. Die erste Dotierungsregion 630 ist innerhalb des Halbleitersubstrats 610 so angeordnet, dass die erste Dotierungsregion 630 während zumindest einem Teil eines Übergangs von einem Ein-Zustand der schaltbaren elektrischen Struktur 620 zu einem Aus-Zustand der schaltbaren elektrischen Struktur 620 potentialfrei ist, bis eine Verarmungszone 640 die erste Dotierungsregion 630 erreicht. Zumindest ein Teil von freien Ladungsträgern, die innerhalb der ersten Dotierungsregion 630 existieren, wird aus der ersten Dotierungsregion 630 entfernt, sobald die Verarmungszone die erste Dotierungsregion 630 erreicht (siehe Pfeil in 6a). Ferner umfasst der Halbleiterchip einen Rückkopplungspfad 650, der ausgebildet ist, um einen Rückfluss von Ladungsträgern während eines Übergangs von dem Aus-Zustand der schaltbaren elektrischen Struktur 620 zu dem Ein-Zustand der schaltbaren elektrischen Struktur 620 zu ermöglichen (siehe Pfeil in 6b). Der Rückkopplungspfad 650 ist ausgebildet, um einen Fluss von Ladungsträgern durch den Rückkopplungspfad 650 während zumindest einem Teil eines Übergangs von einem Ein-Zustand der schaltbaren elektrischen Struktur 620 zu einem Aus-Zustand der schaltbaren elektrischen Struktur 620 zu blockieren.
  • Die Ausgangskapazität kann durch Implementieren der ersten Dotierungsregion angepasst werden. Z. B. kann ein Ausgangskapazitätsmaximum bei einer gewünschten Spannung implementiert werden. Auf diese Weise kann Schwingen und/oder EMI reduziert werden.
  • Alternativ kann die Ausgangskapazität bei der Region von niedrigen Spannungen erhöht werden, bei der die Ausgangskapazität für zunehmende Spannung stark abnimmt (z. B. bei Spannungen zwischen 25 V und 50 V in 2). Durch Erhöhen der Ausgangskapazität in dieser Region kann die Reibungslosigkeit des Schaltens verbessert werden.
  • Weitere Details und Aspekte werden in Verbindung mit den vorangehend (z. B. 1) oder nachfolgend beschriebenen Ausführungsbeispielen erwähnt. Das in 6A und 6B gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder mit einem oder mehreren der vorangehend (z. B. 1–5) oder nachfolgend (z. B. 7–9) beschriebenen Ausführungsbeispiele erwähnt wurden.
  • 7 zeigt einen schematischen Querschnitt eines Teils eines Halbleiterbauelements gemäß einem Ausführungsbeispiel. Das Halbleiterbauelement 700 umfasst ein Halbleitersubstrat 710 umfassend eine Zellenregion 720, die lateral von einer Randabschlussregion 730 umgeben ist. Die Randabschlussregion 730 ist ausgebildet, um eine maximale Betriebsspannungsdifferenz auszuhalten, die an das Halbleiterbauelement 700 während einer normalen Operation zwischen der Zellenregion 720 und einem Rand des Halbleitersubstrats angelegt ist. Das Halbleitersubstrat 710 umfasst eine erste Dotierungsregion 740, die an einen Bereich innerhalb der Randabschlussregion 730 angeordnet ist, der zwischen 20% und 80% der maximalen Betriebsspannungsdifferenz aufweist, wenn die maximale Betriebsspannungsdifferenz an das Halbleiterbauelement 700 angelegt ist. Die erste Dotierungsregion 740 ist elektrisch durch eine elektrisch leitfähige Struktur 750 innerhalb oder außerhalb des Halbleitersubstrats 710 mit einer Kapazitätserhöhungsstruktur 760 verbunden, die innerhalb einer Region der Randabschlussregion 730 angeordnet ist, die eine Spannungsdifferenz von zumindest 90% der maximalen Betriebsspannungsdifferenz zu einer Region (z. B. Source-Region) innerhalb der Zellenregion 720 aufweist.
  • Durch Verbinden von Strukturen an dem Rand des Halbleitersubstrats mit einer Dotierungsregion näher an der Zellenregion kann eine Dotierungsregion mit höherer Kapazität an einer gewünschten Position innerhalb der Randabschlussregion implementiert werden, obwohl möglicherweise nur begrenzter Raum an der gewünschten Position verfügbar ist.
  • Optional kann die Struktur, die durch die erste Dotierungsregion 740, die Kapazitätserhöhungsstruktur 760 und die elektrisch leitfähige Struktur 750, die die erste Dotierungsregion 740 und die Kapazitätserhöhungsstruktur 760 verbindet, aufgebaut wird elektrisch potentialfrei sein oder zumindest während eines Teils eines Übergangs des Halbleiterbauelements von einem Ein-Zustand zu einem Aus-Zustand potentialfrei sein.
  • Wiederum optional kann die Kapazitätserhöhungsstruktur 760 durch zumindest eine zweite Dotierungsregion implementiert sein, die einen Leitfähigkeitstyp entgegengesetzt zu einem Leitfähigkeitstyp des Halbleitermaterials des Halbleitersubstrats aufweist, das die zumindest eine zweite Dotierungsregion umgibt, oder ist durch zumindest einen Graben implementiert, der mit elektrisch leitfähigem Material gefüllt ist, das elektrisch von dem Halbleitersubstrat durch eine Isolationsschicht innerhalb des Grabens isoliert ist.
  • Weitere Details und Aspekte werden in Verbindung mit den vorangehend oder nachfolgend beschriebenen Ausführungsbeispielen erwähnt. Das in 7 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder mit einem oder mehreren der vorangehend (z. B. 1–6) oder nachfolgend (z. B. 8–9) beschriebenen Ausführungsbeispiele erwähnt wurden.
  • 8 zeigt ein Flussdiagramm zum Bilden eines Halbleiterbauelements gemäß einem Ausführungsbeispiel. Das Verfahren 800 umfasst das Bilden eines Halbleiterbauelements, umfassend eine Ausgangskapazitätscharakteristik mit zumindest einem Ausgangskapazitätsmaximum, das bei einer Spannung von größer als 5% einer Durchbruchsspannung des Halbleiterbauelements angeordnet ist. Das Ausgangskapazitätsmaximum ist größer als 1,2-mal eine Ausgangskapazität bei einem Ausgangskapazitätsminimum, das bei einer Spannung zwischen der Spannung an dem Ausgangskapazitätsmaximum und 5% einer Durchbruchspannung des Halbleiterbauelements angeordnet ist.
  • Weitere Details und Aspekte werden in Verbindung mit den vorangehend oder nachfolgend beschriebenen Ausführungsbeispielen erwähnt. Das in 8 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder mit einem oder mehreren der vorangehend (z. B. 1–7) oder nachfolgend (z. B. 9) beschriebenen Ausführungsbeispiele erwähnt wurden.
  • 9 zeigt ein Flussdiagramm zum Bilden eines Halbleiterbauelements, das eine schaltbare elektrische Struktur aufweist, die auf einem Halbleiterchip gemäß einem Ausführungsbeispiel implementiert ist. Das Verfahren 900 umfasst das Bilden 910 einer ersten Dotierungsregion eines ersten Leitfähigkeitstyps innerhalb eines Halbleitersubstrats. Die erste Dotierungsregion ist innerhalb des Halbleitersubstrats so angeordnet, dass die erste Dotierungsregion während zumindest einem Teil eines Übergangs von einem Ein-Zustand der schaltbaren elektrischen Struktur zu einem Aus-Zustand der schaltbaren elektrischen Struktur potentialfrei ist, bis eine Verarmungszone die erste Dotierungsregion erreicht. Zumindest ein Teil der freien Ladungsträger, die innerhalb der ersten Dotierungsregion existieren, wird aus der ersten Dotierungsregion entfernt, sobald die Verarmungszone die erste Dotierungsregion erreicht. Ferner umfasst das Verfahren das Bilden 920 eines Rückkopplungspfads, der ausgebildet ist, um einen Rückfluss von Ladungsträgern während eines Übergangs von dem Aus-Zustand der schaltbaren elektrischen Struktur zu dem Ein-Zustand der schaltbaren elektrischen Struktur zu ermöglichen. Der Rückkopplungspfad ist ausgebildet, um einen Fluss von Ladungsträgern durch den Rückkopplungspfad während zumindest einem Teil eines Übergangs von einem Ein-Zustand der schaltbaren elektrischen Struktur zu einem Aus-Zustand der schaltbaren elektrischen Struktur zu blockieren.
  • Optional können die Struktur, die durch die erste Dotierungsregion gebildet ist, die Kapazitätserhöhungsstruktur 760 und die elektrisch leitfähige Struktur implementiert sein, wie in 4 gezeigt ist.
  • Alternativ können die Struktur, die durch die erste Dotierungsregion gebildet ist, die Kapazitätserhöhungsstruktur 760 und die elektrisch leitfähige Struktur eine Dotierungsregion sein, die sich von der Randabschlussregion erstreckt, die zwischen 20% und 80% der maximalen Betriebsspannungsdifferenz zu der Region der Randabschlussregion aufweist, die eine Spannungsdifferenz von zumindest 90% der maximalen Betriebsspannungsdifferenz zu der Region innerhalb der Zellenregion aufweist. Bei diesem Beispiel kann die elektrisch leitfähige Struktur innerhalb des Halbleitersubstrats implementiert sein.
  • Weitere Details und Aspekte werden in Verbindung mit den vorangehend oder nachfolgend beschriebenen Ausführungsbeispielen erwähnt. Das in 9 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder mit einem oder mehreren der vorangehend (z. B. 1–9) beschriebenen Ausführungsbeispiele erwähnt wurden.
  • Einige Ausführungsbeispiele beziehen sich auf ein Verfahren zum Bilden eines Halbleiterbauelements, das ein Halbleitersubstrat aufweist, das eine Zellenregion aufweist, die lateral durch eine Randabschlussregion umgeben ist. Die Randabschlussregion ist ausgebildet, um eine maximale Betriebsspannungsdifferenz auszuhalten, die an das Halbleiterbauelement während einer normalen Operation zwischen der Zellenregion und einem Rand des Halbleitersubstrats angelegt ist. Das Halbleitersubstrat weist eine erste Dotierungsregion auf, die an einem Bereich innerhalb der Randabschlussregion angeordnet ist, der zwischen 20% und 80% der maximalen Betriebsspannungsdifferenz aufweist, wenn die maximale Betriebsspannungsdifferenz an das Halbleiterbauelement angelegt ist. Die erste Dotierungsregion ist elektrisch durch eine elektrisch leitfähige Struktur innerhalb oder außerhalb des Halbleitersubstrats mit einer Kapazitätserhöhungsstruktur verbunden, die innerhalb einer Region der Randabschlussregion angeordnet ist, die eine Spannungsdifferenz von zumindest 90% der maximalen Betriebsspannungsdifferenz zu einer Region innerhalb der Zellenregion aufweist.
  • Weitere Details und Aspekte werden in Verbindung mit den vorangehend oder nachfolgend beschriebenen Ausführungsbeispielen erwähnt.
  • Einige Beispiele beziehen sich auf einen CoolMOSTM (oder Superübergangs-Transistor) mit dynamischem Coss-Maximum. Z. B. kann ein Superübergangs-Transistor mit dynamischem Kapazitätsmaximum bei Coss bereitgestellt werden durch Implementieren einzelner Säulen (z. B. am Rand oder unter der Gate-Anschlussfläche), die geladen werden können, sobald die Verarmungszone die Säulen bei einer Schwellenspannung trifft, und entladen werden können während des Einschaltens des CoolMOSTM durch ein Entladungsbauelement (z. B. Diode).
  • Z. B. können bei Anwendungen, bei denen die Body-Diode (bei jedem Zyklus) leitfähig wird, potentialfreie Säulen durch Löcher entladen werden, die durch die Body-Diode injiziert werden. Das Entladungsbauelement kann durch früh verarmbare p-Regionen außerhalb der Randsäulen implementierbar sein und potentialfreie Säulen mit verbundenen Säulen dort verbinden. Die p-Regionen können oberflächennahe Regionen sein oder sehr kleine implementierte p-Säulen (oder kleine Punkte). Ein JFET (Junction Field Effect Transistor; Übergangs-Feldeffekttransistor) kann als Entladungsbauelement möglich sein. Z. B. können die verarmbaren p-Regionen eine Art von JFET implementieren. Potentialfreie p-Säulen können ebenfalls unter der Gate-Anschlussfläche angeordnet sein. Anstatt einer durch eine Verarmungszone gesteuerten p-Säule kann eine flache p-Region verwendet werden, die mit (Kapazitäts-)p-Säulen oder dielektrischen (Graben-)Kapazitäten (z. B. außerhalb des Randes oder der Randabschlussregion) verbunden sein kann. Die Gates können als Graben-Gates implementiert sein. Das vorgeschlagene Konzept kann ebenfalls an Nicht-Superübergangs-Transistoren anwendbar sein.
  • Einige Ausführungsbeispiele beziehen sich auf ein Leistungshalbleiterbauelement. Anders ausgedrückt kann ein Halbleiterbauelement gemäß dem beschriebenen Konzept oder einem oder mehreren Ausführungsbeispielen, die vorangehend oder nachfolgend beschrieben sind, eine Durchbruchspannung von mehr als 10 V (z. B. zwischen 100 V und 10000 V oder mehr als 200 V, mehr als 500 V oder mehr als 1000 V) aufweisen.
  • Ausführungsbeispiele können weiterhin ein Computerprogramm mit einem Programmcode zum Durchführen eines der obigen Verfahren bereitstellen, wenn das Computerprogramm auf einem Computer oder Prozessor ausgeführt wird. Ein Fachmann würde leicht erkennen, dass Schritte verschiedener oben beschriebener Verfahren durch programmierte Computer durchgeführt werden können. Hierbei sollen einige Ausführungsbeispiele auch Programmspeichervorrichtungen, z. B. Digitaldatenspeichermedien abdecken, die maschinen- oder computerlesbar sind und maschinenausführbare oder computerausführbare Programme von Anweisungen codieren, wobei die Anweisungen einige oder alle der Handlungen der oben beschriebenen Verfahren durchführen. Die Programmspeichervorrichtungen können z. B. Digitalspeicher, magnetische Speichermedien wie beispielsweise Magnetplatten und Magnetbänder, Festplattenlaufwerke oder optisch lesbare Digitaldatenspeichermedien sein. Auch sollen die Ausführungsbeispiele Computer programmiert zum Durchführen der Handlungen der oben beschriebenen Verfahren oder (feld-)programmierbare Logik-Arrays ((F)PLA – (Field) Programmable Logic Arrays) oder (feld-)programmierbare Gate-Arrays ((F)PGA – (Field) Programmable Gate Arrays) programmiert zum Durchführen der Handlungen der oben beschriebenen Verfahren abdecken.
  • Durch die Beschreibung und Zeichnungen werden nur die Grundsätze der Offenbarung dargestellt. Es versteht sich daher, dass der Fachmann verschiedene Anordnungen ableiten kann, die, obwohl sie nicht ausdrücklich hier beschrieben oder dargestellt sind, die Grundsätze der Offenbarung verkörpern und in ihrem Sinn und Rahmen enthalten sind. Weiterhin sollen alle hier aufgeführten Beispiele grundsätzlich nur Lehrzwecken dienen, um den Leser beim Verständnis der Grundsätze der Offenbarung und der durch den (die) Erfinder beigetragenen Konzepte zur Weiterentwicklung der Technik zu unterstützen, und sollen als ohne Begrenzung solcher besonders aufgeführten Beispiele und Bedingungen dienend aufgefasst werden. Weiterhin sollen alle hiesigen Aussagen über Grundsätze, Aspekte und Beispiele der Offenbarung wie auch besondere Ausführungsbeispiele derselben deren Entsprechungen umfassen.
  • Der Fachmann sollte verstehen, dass alle hiesigen Blockschaltbilder konzeptmäßige Ansichten beispielhafter Schaltungen darstellen, die die Grundsätze der Offenbarung verkörpern. Auf ähnliche Weise versteht es sich, dass alle Ablaufdiagramme, Flussdiagramme, Zustandsübergangsdiagramme, Pseudocode und dergleichen verschiedene Prozesse darstellen, die im Wesentlichen in computerlesbarem Medium dargestellt und so durch einen Computer oder Prozessor ausgeführt werden, ungeachtet dessen, ob ein solcher Computer oder Prozessor ausdrücklich dargestellt ist.
  • Weiterhin sind die nachfolgenden Ansprüche hiermit in die detaillierte Beschreibung aufgenommen, wo jeder Anspruch als getrenntes Ausführungsbeispiele für sich stehen kann. Wenn jeder Anspruch als getrenntes Beispiel für sich stehen kann, ist zu beachten, dass – obwohl ein abhängiger Anspruch sich in den Ansprüchen auf eine besondere Kombination mit einem oder mehreren anderen Ansprüchen beziehen kann – andere Ausführungsbeispiele auch eine Kombination des abhängigen Anspruchs mit dem Gegenstand jedes anderen abhängigen oder unabhängigen Anspruchs einschließen können. Diese Kombinationen werden hier vorgeschlagen, sofern nicht angegeben ist, dass eine bestimmte Kombination nicht beabsichtigt ist. Weiterhin sollen auch Merkmale eines Anspruchs für jeden anderen unabhängigen Anspruch eingeschlossen sein, selbst wenn dieser Anspruch nicht direkt abhängig von dem unabhängigen Anspruch gemacht ist.
  • Es ist weiterhin zu beachten, dass in der Beschreibung oder in den Ansprüchen offenbarte Verfahren durch eine Vorrichtung mit Mitteln zum Durchführen jeder der jeweiligen Handlungen dieser Verfahren implementiert sein können.
  • Weiterhin versteht es sich, dass die Offenbarung vielfacher, in der Beschreibung oder den Ansprüchen offenbarter Handlungen oder Funktionen möglicherweise nicht als in der bestimmten Reihenfolge befindlich ausgelegt werden. Durch die Offenbarung von vielfachen Handlungen oder Funktionen werden diese daher nicht auf eine bestimmte Reihenfolge begrenzt, es sei denn, dass diese Handlungen oder Funktionen aus technischen Gründen nicht austauschbar sind. Weiterhin kann in einigen Ausführungsbeispielen eine einzelne Handlung mehrere Teilhandlungen einschließen oder in diese aufgebrochen werden. Solche Teilhandlungen können eingeschlossen sein und Teil der Offenbarung dieser Einzelhandlung bilden, sofern sie nicht ausdrücklich ausgeschlossen sind.

Claims (20)

  1. Ein Halbleiterbauelement (100), umfassend eine Ausgangskapazitätscharakteristik mit zumindest einem Ausgangskapazitätsmaximum, das bei einer Spannung größer als 5% einer Durchbruchspannung des Halbleiterbauelements angeordnet ist, wobei das Ausgangskapazitätsmaximum größer ist als 1,2-mal eine Ausgangskapazität bei einem Ausgangskapazitätsminimum, das bei einer Spannung zwischen der Spannung an dem Ausgangskapazitätsmaximum und 5% einer Durchbruchspannung des Halbleiterbauelements angeordnet ist.
  2. Das Halbleiterbauelement gemäß Anspruch 1, umfassend eine schaltbare, elektrische Struktur, die auf einem Halbleiterchip implementiert ist, wobei der Halbleiterchip eine erste Dotierungsregion (310) eines ersten Leitfähigkeitstyps innerhalb eines Halbleitersubstrats aufweist, wobei die erste Dotierungsregion (310) innerhalb des Halbleitersubstrats so angeordnet ist, dass die erste Dotierungsregion (310) während zumindest einem Teil eines Übergangs von einem Ein-Zustand der schaltbaren elektrischen Struktur zu einem Aus-Zustand der schaltbaren elektrischen Struktur potentialfrei ist, bis eine Verarmungszone die erste Dotierungsregion (310) erreicht, wobei zumindest ein Teil von freien Ladungsträgern, die innerhalb der ersten Dotierungsregion (310) existieren, aus der ersten Dotierungsregion (310) entfernt werden, sobald die Verarmungszone die erste Dotierungsregion (310) erreicht.
  3. Das Halbleiterbauelement gemäß Anspruch 2, wobei das Halbleitersubstrat eine Zellenregion umfasst, die lateral von einer Randabschlussregion umgeben ist, wobei die erste Dotierungsregion (310) innerhalb der Randabschlussregion angeordnet ist.
  4. Das Halbleiterbauelement gemäß Anspruch 3, wobei eine maximale Betriebsspannungsdifferenz, die an das Halbleiterbauelement während einer normalen Operation angelegt ist, zwischen einer Region der Zellenregion und einem Rand des Halbleitersubstrats auftritt, wobei das Halbleitersubstrat die erste Dotierungsregion (310) aufweist, die in einem Bereich innerhalb der Randabschlussregion angeordnet ist, der zwischen 10% und 90% der maximalen Betriebsspannungsdifferenz aufweist, wenn die maximale Betriebsspannungsdifferenz an das Halbleiterbauelement angelegt ist.
  5. Das Halbleiterbauelement gemäß einem der Ansprüche 2 oder 4, wobei der Halbleiterchip einen Rückkopplungspfad (320, 420, 550) aufweist, der ausgebildet ist, um einen Rückfluss von Ladungsträgern während eines Übergangs von dem Aus-Zustand der schaltbaren, elektrischen Struktur zu dem Ein-Zustand der schaltbaren, elektrischen Struktur zu ermöglichen, wobei der Rückkopplungspfad (320, 420, 550) ausgebildet ist, um einen Fluss von Ladungsträgern durch den Rückkopplungspfad (320, 420, 550) während zumindest einem Teil eines Übergangs von einem Ein-Zustand der schaltbaren elektrischen Struktur zu einem Aus-Zustand der schaltbaren, elektrischen Struktur zu blockieren.
  6. Das Halbleiterbauelement gemäß Anspruch 5, wobei der Rückkopplungspfad (420, 550) eine zweite Dotierungsregion (540) des ersten Leitfähigkeitstyps aufweist, die ausgebildet ist, um verarmt zu werden bevor die Verarmungszone die erste Dotierungsregion (310) erreicht.
  7. Das Halbleiterbauelement gemäß Anspruch 5, wobei der Rückkopplungspfad (320) eine Diodenstruktur (322) aufweist, die ausgebildet ist, um einen Fluss von Ladungsträgern durch den Rückkopplungspfad während zumindest einem Teil (320) eines Übergangs von einem Ein-Zustand der schaltbaren elektrischen Struktur zu einem Aus-Zustand der schaltbaren elektrischen Struktur zu blockieren.
  8. Das Halbleiterbauelement gemäß einem der vorangehenden Ansprüche, wobei die Ausgangskapazitätscharakteristik einen Hystereseschleifenabschnitt mit unterschiedlichen Ausgangskapazitäten zum Erhöhen von Spannung und Verringern von Spannung aufweist.
  9. Das Halbleiterbauelement gemäß einem der vorangehenden Ansprüche, wobei die Ausgangskapazitätscharakteristik ein zweites Ausgangskapazitätsmaximum aufweist, das bei einer Spannung größer als 5% einer Durchbruchspannung des Halbleiterbauelements angeordnet ist, wobei das zweite Ausgangskapazitätsmaximum größer ist als 1,2-mal die Ausgangskapazität an dem Ausgangskapazitätsminimum, das bei einer Spannung zwischen der Spannung an dem ersten Ausgangskapazitätsmaximum und 5% einer Durchbruchspannung des Halbleiterbauelements angeordnet ist.
  10. Das Halbleiterbauelement gemäß einem der vorangehenden Ansprüche, umfassend einen Halbleiterchip, der eine Leistungshalbleitertransistoranordnung aufweist, die die Ausgangskapazitätscharakteristik aufweist.
  11. Das Halbleiterbauelement gemäß Anspruch 10, wobei die Leistungshalbleitertransistoranordnung eine vertikale Leistungshalbleitertransistoranordnung ist.
  12. Das Halbleiterbauelement gemäß Anspruch 10 oder 11, der Halbleiterchip umfassend eine erste Verbindungsschnittstelle, die mit einer Gate-Struktur (340) der Leistungshalbleitertransistoranordnung verbunden ist, eine zweite Verbindungsschnittstelle, die mit einer Source-Struktur (330) der Leistungshalbleitertransistoranordnung verbunden ist und eine dritte Verbindungsschnittstelle, die mit einer Drain-Struktur (360) der Leistungshalbleitertransistoranordnung verbunden ist.
  13. Das Halbleiterbauelement gemäß Anspruch 12, wobei die Ausgangskapazitätscharakteristik eine Drain-Source-Kapazität zwischen der zweiten Verbindungsschnittstelle und der dritten Verbindungsschnittstelle der Leistungshalbleitertransistoranordnung, eine Gate-Drain-Kapazität zwischen der ersten Verbindungsschnittstelle und der dritten Verbindungsschnittstelle der Leistungshalbleitertransistoranordnung oder eine Summe der Drain-Source-Kapazität der Leistungshalbleitertransistoranordnung und der Gate-Drain-Kapazität der Leistungshalbleitertransistoranordnung repräsentiert.
  14. Das Halbleiterbauelement gemäß einem der Ansprüche 10 bis 13, wobei die Leistungshalbleitertransistoranordnung eine Mehrzahl von Zellenkompensationsregionen (336) aufweist, die sich in ein Halbleitersubstrat innerhalb einer Zellenregion des Halbleitersubstrats erstrecken, wobei eine oder mehrere Driftregionen (338) benachbart zu der Mehrzahl von Zellenkompensationsregionen angeordnet sind, die benachbarte Zellenkompensationsregionen (336) der Mehrzahl von Zellenkompensationsregionen voneinander trennen, wobei die Zellenkompensationsregionen (336) der Mehrzahl von Zellenkompensationsregionen den ersten Leitfähigkeitstyp aufweisen und die eine oder mehreren Driftregionen (338) den zweiten Leitfähigkeitstyp aufweisen.
  15. Das Halbleiterbauelement gemäß Anspruch 14, wobei die Zellenkompensationsregionen (336) der Mehrzahl von Zellenkompensationsregionen eine lateral summierte Anzahl von Dotierstoffen pro Einheitsbereich des ersten Leitfähigkeitstyps aufweisen, die von einer lateral summierten Anzahl von Dotierstoffen pro Einheitsbereich des zweiten Leitfähigkeitstyps, enthalten in einer oder mehreren Driftregionen (338), um weniger als +/–25% der lateral summierten Anzahl von Dotierstoffen pro Einheitsbereich des ersten Leitfähigkeitstyps, enthalten in den Zellenkompensationsregionen (336) innerhalb der Zellenregion, abweicht.
  16. Das Halbleiterbauelement gemäß einem der Ansprüche 14–15, umfassend eine erste Dotierungsregion (310) des ersten Leitfähigkeitstyps innerhalb einer Randabschlussregion des Halbleitersubstrats, wobei die erste Dotierungsregion (310) eine Anzahl von Dotierungsatomen aufweist, größer als zehn Mal eine Anzahl von Dotierungsatomen innerhalb einer Zellenkompensationsregion der Mehrzahl von Zellenkompensationsregionen.
  17. Ein Halbleiterbauelement (600), umfassend eine schaltbare elektrische Struktur (620), die auf einem Halbleiterchip implementiert ist, der Halbleiterchip umfassend: eine erste Dotierungsregion (630) eines ersten Leitfähigkeitstyps innerhalb eines Halbleitersubstrats (610), wobei die erste Dotierungsregion (630) innerhalb des Halbleitersubstrats (610) so angeordnet ist, dass die erste Dotierungsregion (630) während zumindest einem Teil eines Übergangs von einem Ein-Zustand der schaltbaren elektrischen Struktur zu einem Aus-Zustand der schaltbaren elektrischen Struktur (620) potentialfrei ist, bis eine Verarmungszone (640) die erste Dotierungsregion (630) erreicht, wobei zumindest ein Teil von freien Ladungsträgern, die innerhalb der ersten Dotierungsregion (630) existieren, aus der ersten Dotierungsregion (630) entfernt wird, sobald die Verarmungszone (640) die erste Dotierungsregion (630) erreicht; und einen Rückkopplungspfad (650), der ausgebildet ist, um einen Rückfluss von Ladungsträgern während eines Übergangs von dem Aus-Zustand der schaltbaren elektrischen Struktur (620) zu dem Ein-Zustand der schaltbaren elektrischen Struktur (620) zu ermöglichen, wobei der Rückkopplungspfad (650) ausgebildet ist, um einen Fluss von Ladungsträgern durch den Rückkopplungspfad (650) während zumindest einem Teil des Übergangs von einem Ein-Zustand der schaltbaren elektrischen Struktur (620) zu einem Aus-Zustand der schaltbaren elektrischen Struktur (620) zu blockieren.
  18. Ein Halbleiterbauelement (700), umfassend ein Halbleitersubstrat (710), das eine Zellenregion (720) umfasst, die lateral durch eine Randabschlussregion (730) umgeben ist, wobei die Randabschlussregion (730) ausgebildet ist, um eine maximale Betriebsspannungsdifferenz auszuhalten, die an das Halbleiterbauelement während eines normalen Betriebs zwischen der Zellenregion (720) und einem Rand des Halbleitersubstrats angelegt ist, wobei das Halbleitersubstrat (710) eine erste Dotierungsregion umfasst, die in einem Bereich innerhalb der Randabschlussregion (730) angeordnet ist, der zwischen 20% und 80% der maximalen Betriebsspannungsdifferenz aufweist, wenn die maximale Betriebsspannungsdifferenz an das Halbleiterbauelement angelegt ist, wobei die erste Dotierungsregion elektrisch durch eine elektrisch leitfähige Struktur (750) innerhalb oder außerhalb des Halbleitersubstrats mit einer Kapazitätserhöhungsstruktur (760) verbunden ist, die innerhalb einer Region der Randabschlussregion (730) angeordnet ist, die eine Spannungsdifferenz von zumindest 90% der maximalen Betriebsspannungsdifferenz zu einer Region innerhalb der Zellenregion (720) aufweist.
  19. Das Halbleiterbauelement gemäß Anspruch 18, wobei die Struktur, die durch die erste Dotierungsregion (740), die Kapazitätserhöhungsstruktur (760) und die elektrisch leitfähige Struktur (750), die die erste Dotierungsregion (740) und die Kapazitätserhöhungsstruktur (760) verbindet, aufgebaut ist, elektrisch potentialfrei ist.
  20. Das Halbleiterbauelement gemäß Anspruch 18 oder 19, wobei die Kapazitätserhöhungsstruktur (760) durch zumindest eine zweite Dotierungsregion implementiert ist, die einen Leitfähigkeitstyp entgegengesetzt zu einem Leitfähigkeitstyp des Halbleitermaterials des Halbleitersubstrats aufweist, das die zumindest eine zweite Dotierungsregion umgibt, oder durch zumindest einen Graben implementiert ist, der mit elektrisch leitfähigem Material gefüllt ist das elektrisch von dem Halbleitersubstrat durch eine Isolationsschicht innerhalb des Grabens isoliert ist.
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