DE102015101205B4 - Halbleitervorrichtungen mit leitfähigen Kontaktstellen - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 230000000149 penetrating effect Effects 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 201
- 239000011229 interlayer Substances 0.000 claims description 94
- 238000003860 storage Methods 0.000 claims description 14
- 230000004888 barrier function Effects 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 description 33
- 239000002184 metal Substances 0.000 description 33
- 238000000034 method Methods 0.000 description 33
- 238000005530 etching Methods 0.000 description 16
- 125000006850 spacer group Chemical group 0.000 description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 10
- 229910052721 tungsten Inorganic materials 0.000 description 10
- 239000010937 tungsten Substances 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 239000011810 insulating material Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 239000005368 silicate glass Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000003776 cleavage reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052605 nesosilicate Inorganic materials 0.000 description 1
- UPSOBXZLFLJAKK-UHFFFAOYSA-N ozone;tetraethyl silicate Chemical compound [O-][O+]=O.CCO[Si](OCC)(OCC)OCC UPSOBXZLFLJAKK-UHFFFAOYSA-N 0.000 description 1
- OYLRFHLPEAGKJU-UHFFFAOYSA-N phosphane silicic acid Chemical compound P.[Si](O)(O)(O)O OYLRFHLPEAGKJU-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000007017 scission Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
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- H—ELECTRICITY
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Halbleitervorrichtung, die Folgendes aufweist:Gateelektroden (110), welche in einer vertikalen Richtung auf einem Substrat (100) gestapelt sind;vertikale Kanalstrukturen (130), welche die Gateelektroden (110) durchdringen, um elektrisch eine Verbindung mit dem Substrat (100) zu bilden;leitfähige Kontaktstellen (120), welche sich horizontal von den jeweiligen Gateelektroden (110) erstrecken; undKontaktanschlüsse (150), welche elektrisch mit einer der jeweiligen leitfähigen Kontaktstellen (120) verbunden sind;wobei die leitfähigen Kontaktstellen (120) Abschnitte unterhalb einem der jeweiligen Kontaktanschlüsse (150) aufweisen, welche in der vertikalen Richtung dicker sind als die Gateelektroden (110), undwobei eine Bodenfläche von jeder Gateelektrode (110) jeweils koplanar mit einer Bodenfläche der entsprechenden leitfähigen Kontaktstelle (120) ist, die sich horizontal von der jeweiligen Gateelektrode (110) erstreckt.
Description
- HINTERGRUND
- Gebiet
- Ausführungsformen der erfinderischen Konzepte beziehen sich auf Halbleitervorrichtungen. Genauer beziehen sich Ausführungsformen der erfinderischen Konzepte auf Halbleitervorrichtungen, welche leitfähige Kontaktstellen aufweisen, welche einen Abschnitt haben, der dicker ist als entsprechende Gateelektroden, und auf Verfahren zum Herstellen solcher Halbleitervorrichtungen.
- Beschreibung des Standes der Technik
- Bemühungen werden unternommen, um die Integrationsdichte von Halbleitervorrichtungen weiter zu erhöhen, um ihre Leistungsfähigkeit zu verbessern und/oder die Herstellungskosten dieser Vorrichtungen zu verringern. Die Integrationsdichte einer herkömmlichen zweidimensionalen Speichervorrichtung wird durch die Fläche bestimmt, welche durch die Einheitsspeicherzellen der Vorrichtung besetzt ist, und demzufolge kann sie durch die Fähigkeit der Herstellungsausstattung zum Bilden feiner Mikrostrukturen beeinflusst werden. Unglücklicherweise können die Vorrichtungen, welche zum Bilden sehr feiner Mikrostrukturen notwendig sind, teuer sein, was die Fähigkeit beschränken kann, zweidimensionale Halbleiterspeichervorrichtungen in hohem Maße zu integrieren. Halbleitervorrichtungen, welche dreidimensional angeordnete Speicherzellen haben, wurden vorgeschlagen, um diese Beschränkung zu überwinden.
- Aus der Druckschrift US 2011 / 0 001 178 A1 ist eine nichtflüchtige Halbleiterspeichervorrichtung bekannt, die Folgendes umfasst: ein Substrat; einen gestapelten Körper mit einer Vielzahl von dielektrischen Schichten und Elektrodenschichten, die abwechselnd darin gestapelt sind, wobei der gestapelte Körper auf dem Substrat vorgesehen ist und für jede der Elektrodenschichten eine Stufe in seinem Endabschnitt aufweist; eine dielektrische Zwischenschicht, die den Endabschnitt des gestapelten Körpers bedeckt; mehrere Halbleitersäulen, die sich in der Stapelrichtung des gestapelten Körpers erstrecken und durch einen Mittelabschnitt des gestapelten Körpers dringen; eine Ladungsspeicherschicht, die zwischen einer der Elektrodenschichten und einer der Halbleitersäulen vorgesehen ist; und einen Stopfen, der in der dielektrischen Zwischenschicht vergraben und mit einem Teil jeder der Elektrodenschichten verbunden ist, die die Stufe bilden, wobei ein Teil jeder der dielektrischen Schichten im Mittelabschnitt eine größere Dicke aufweist als ein Teil jeder der dielektrischen Schichten in dem Endabschnitt.
- KURZFASSUNG
- Ausführungsformen der erfinderischen Konzepte sehen eine Halbleitervorrichtung und Verfahren zum Herstellen dieser Halbleitervorrichtung vor.
- Noch andere Ausführungsformen der erfinderischen Konzepte sehen eine Verbindungsstruktur für eine Halbleitervorrichtung vor, welche elektrisch vertikal gestapelte Elektroden mit Peripherieschaltungen verbindet, und darauf bezogene Verfahren zum Herstellen solch einer Verbindungsstruktur.
- Noch weitere Ausführungsformen der erfinderischen Konzepte sehen eine Halbleitervorrichtung vor, welche eine Kontaktstelle mit einem Kontaktabschnitt hat, welcher dicker ist als eine Gateelektrode, und darauf bezogene Verfahren zum Herstellen einer Halbleitervorrichtung mit einer solchen Kontaktstelle.
- Die technischen Ziele der erfinderischen Konzepte sind nicht auf die obige Offenbarung beschränkt; andere Ziele können für Fachleute basierend auf den folgenden Beschreibungen offensichtlich werden.
- Die Erfindung ist in den Ansprüchen 1, 13 und 16 definiert. Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
- Details von anderen Ausführungsformen sind in der detaillierten Beschreibung und den Zeichnungen enthalten.
- Figurenliste
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-
1 ist eine Draufsicht auf eine Halbleitervorrichtung in Übereinstimmung mit einer Ausführungsform der erfinderischen Konzepte; -
2 ist eine vergrößerte Ansicht der Fläche, welche in1 mit A bezeichnet ist; -
3 ist eine Querschnittsansicht, aufgenommen entlang den Linien I-I' und II-II' aus2 ; -
4A und4B sind vergrößerte Ansichten von Flächen, welche in3 jeweils mit B und C bezeichnet sind; -
5A bis5F sind vergrößerte Ansichten einer Fläche, welche in3 mit D bezeichnet ist; -
6A bis6P sind Querschnittsansichten, aufgenommen entlang Linien I-I' und II-II' aus2 , welche ein Verfahren zum Bilden einer Halbleitervorrichtung in Übereinstimmung mit einer Ausführungsform der erfinderischen Konzepte veranschaulichen; -
7 ist ein Blockschaltbild, welches schematisch ein elektronisches System zeigt, welches eine Halbleitervorrichtung in Übereinstimmung mit einer Ausführungsform der erfinderischen Konzepte aufweist; und -
8 ist ein Blockschaltbild, welches schematisch eine Speicherkarte zeigt, welche eine Halbleitervorrichtung in Übereinstimmung mit einer Ausführungsform der erfinderischen Konzepte aufweist. - DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
- Verschiedene Ausführungsformen der erfinderischen Konzepte werden nun vollständiger unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden, in welchen einige Ausführungsformen gezeigt sind. Es wird jedoch anerkannt werden, dass die erfinderischen Konzepte in unterschiedlichen Formen ausgeführt sein können und nicht als auf die beispielhaften Ausführungsformen, welche hierin erläutert sind, beschränkt betrachtet werden sollten. Vielmehr sind diese beispielhaften Ausführungsformen vorgesehen, so dass diese Offenbarung gewissenhaft und vollständig ist und die erfinderischen Konzepte Fachleuten vollständig übermittelt.
- Die Terminologie, die hierin zum Beschreiben von Ausführungsformen der erfinderischen Konzepte verwendet wird, ist nicht vorgesehen, den Umfang davon zu beschränken. Die Artikel „einer/eine/eines“ und „der/die/das“ sind Singular dahingehend, dass sie einen einzelnen Bezug haben; die Verwendung der Singularform in dem vorliegenden Dokument sollte jedoch die Anwesenheit von mehr als dem einen Bezug nicht ausschließen. Mit anderen Worten gesagt können Elemente, auf welche in der Singularform hierin Bezug genommen wird, ein oder mehrere sein, solange der Zusammenhang nicht eindeutig Anderweitiges anzeigt. Es wird weiter verstanden werden, dass die Begriffe „weist auf‟, „aufweisend“, „enthält“ und/oder „enthaltend“, wenn sie hierin verwendet werden, die Anwesenheit von genannten Merkmalen, ganzen Zahlen, Schritten, Operation, Elementen und/oder Komponenten bzw. Bestandteilen spezifizieren, jedoch die Anwesenheit oder Hinzufügung eines oder mehrerer Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten bzw. Bestandteilen und/oder Gruppen davon nicht ausschließen.
- Es wird verstanden werden, dass wenn auf ein Element oder eine Schicht Bezug genommen wird als „auf“, „verbunden mit“ oder „gekoppelt mit“ einem anderen Element oder Schicht, es direkt auf, verbunden mit oder gekoppelt an das andere Element oder Schicht sein kann oder zwischenliegende Elemente oder Schichten gegenwärtig sein können. Im Gegensatz dazu sind, wenn auf ein Element Bezug genommen wird als „direkt auf‟, „direkt verbunden mit“ oder „direkt gekoppelt mit“ einem anderen Element oder Schicht keine zwischenliegenden Elemente oder Schichten gegenwärtig.
- Räumlich relative Begriffe wie „unterhalb“, „unter“, „unterer“, „über“, „oberer“, und dergleichen können hierin verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen zu beschreiben, wie in den Zeichnungen veranschaulicht ist. Es wird verstanden werden, dass solche Beschreibungen vorgesehen sind, um verschiedene Orientierungen im Gebrauch oder dem Betrieb zusätzlich zu Orientierungen, welche in den Zeichnungen dargestellt sind, zu umfassen. Beispielsweise wären, wenn eine Vorrichtung umgedreht wird, Elemente, welche als „unter“ oder „unterhalb“ anderen Elementen oder Merkmalen beschrieben sind, dann „über“ den anderen Elementen oder Merkmalen orientiert sein. Demnach ist der Begriff „unter“ vorgesehen, um sowohl über als auch unter zu bedeuten, abhängig von einer Gesamtvorrichtungsorientierung. In den Zeichnungen können die Größen und relativen Größen von Schichten und Bereichen zur Klarheit überhöht sein.
- Ausführungsformen der erfinderischen Konzepte werden hierin unter Bezugnahme auf Querschnitts- und planare Veranschaulichungen beschrieben, welche schematische Veranschaulichungen von idealisierten Ausführungsformen und Zwischenstrukturen sind. Als solches sind Variationen bzw. Abweichungen von den Formen der Veranschaulichungen als ein Ergebnis beispielsweise von Herstellungstechniken und/oder Toleranzen zu erwarten. Demnach sollten Ausführungsformen nicht als auf die bestimmten Formen von Bereichen, welche hierin veranschaulicht sind, beschränkt betrachtet werden, sondern sie müssen Abweichungen in Formen, welche beispielsweise von einer Herstellung resultieren, einschließen.
- Gleiche Ziffern bzw. Bezugszeichen beziehen sich auf gleiche Elemente über die Beschreibung hinweg. Demzufolge können dieselben Zahlen und ähnliche Zahlen unter Bezugnahme auf andere Zeichnungen beschrieben werden, auch wenn nicht besonders in einer entsprechenden Zeichnung beschrieben.
-
1 ist eine Draufsicht auf eine Halbleitervorrichtung in Übereinstimmung mit einer Ausführungsform der erfinderischen Konzepte. - Bezugnehmend auf
1 kann die Halbleitervorrichtung eine Speicherzellanordnung bzw. ein Speicherzell-Array 10 aufweisen, in welchem Speicherzellen angeordnet sind, und eine periphere Schaltung (nicht gezeigt), welche funktionale Schaltungen besitzt, welche die Speicherzellen betreiben. Das Speicherzell-Array 10 kann einen Zellbereich 20 und wenigstens einen Verbindungsbereich 30 aufweisen, welcher dem Zellbereich 20 benachbart ist. Die Speicherzellen können dreidimensional in dem Zellbereich 20 angeordnet sein, und Strukturen, welche die Speicherzellen mit den funktionalen Schaltungen verbinden, sind in dem Verbindungsbereich 30 angeordnet. In der dargestellten Ausführungsform der erfinderischen Konzepte ist der Verbindungsbereich 30 vorgesehen für zwei Seiten des Zellbereichs 20, es wird jedoch anerkannt werden, dass in anderen Ausführungsformen der Verbindungsbereich 30 an nur einer Seite des Zellbereichs 20 oder an mehr als zwei Seiten des Zellbereichs 20 sein kann. -
2 ist eine vergrößerte Ansicht der Fläche bzw. des Bereichs, welche in1 als A bezeichnet ist.3 ist eine Querschnittsansicht, aufgenommen entlang Linien I-I' und II-II' aus2 . - Bezugnehmend auf die
2 und3 weist die Halbleitervorrichtung den Zellbereich 20 und den Verbindungsbereich 30 auf. Die Halbleitervorrichtung kann Gateelektroden 110, Zwischenschicht-Isolierschichten 102, vertikale Kanalstrukturen 130 und gemeinsame Sourcestrukturen 140 in dem Zellbereich 20 und Kontaktstellen 120, Kontaktstecker bzw. Kontaktanschlüsse 150, Dummy-Säulen 130a und eine Deckisolierschicht 127 in dem Verbindungsbereich 30 aufweisen. Die Halbleitervorrichtung kann weiterhin eine Puffer-Isolierschicht 101, eine erste obere Zwischenschicht-Isolierschicht 128, eine zweite obere Zwischenschicht-Isolierschicht 147, eine dritte obere Zwischenschicht-Isolierschicht 162, erste Metallleitungen 160, zweite Metallleitungen 180, Verbindungsanschlüsse 164 und Bitleitungen 170 aufweisen. - Die Gateelektroden 110 und die Zwischenschicht-Isolierschichten 102 können Seitenwände der vertikalen Kanalstrukturen 130 umgeben und sich von dem Zellbereich 20 in einer Richtung in Richtung des Verbindungsbereichs 30 erstrecken. Die Gateelektroden 110 können voneinander durch die Zwischenschicht-Isolierschichten 102 isoliert sein. Die Gateelektroden 110 können wenigstens eine Masseauswahl-Gateelektrode 111, eine Mehrzahl von Zellgateelektroden 112 und wenigstens zwei Strangauswahl-Gateelektroden 113 aufweisen. Die Masseauswahl-Gateelektrode 111 kann unter den Zellgateelektroden 112 sein, und die Strangauswahl-Gateelektroden 113 können über den Zellgateelektroden 112 sein.
- Die Strangauswahl-Gateelektroden 113 können erste Strangauswahl-Gateelektroden 113a und zweite Strangauswahl-Gateelektroden 113b aufweisen. Die ersten Strangauswahl-Gateelektroden 113a können über den zweiten Strangauswahl-Gateelektroden 113b sein. Die Zellgateelektroden 112 können im Wesentlichen dieselbe Dicke haben. Die Masseauswahl-Gateelektrode 111 und die Strangauswahl-Gateelektroden 113 können eine unterschiedliche Dicke von den Zellgateelektroden 112 haben. Beispielsweise können die Masseauswahl-Gateelektrode 111 und die Strangauswahl-Gateelektroden 113 dicker sein als die Zellgateelektroden 112. In einigen Ausführungsformen können die Zellgateelektroden 112 Wortleitungen entsprechen. Wenn die Masseauswahl-Gateelektrode 111 einer Masseauswahl-Leitung entspricht, können die Strangauswahl-Gateelektroden 113 Strangauswahl-Leitungen entsprechen. Die Gateelektroden 110 können ein metallisches Material aufweisen wie beispielsweise Wolfram, Kupfer und ein Metallsilizid.
- Die Zwischenschicht-Isolierschichten 102 können dieselbe Dicke oder unterschiedliche Dicken voneinander haben. Beispielsweise kann die unterste Zwischenschicht-Isolierschicht 102 dicker sein als die anderen Zwischenschicht-Isolierschichten 102. Die Zwischenschicht-Isolierschicht 102 kann ein isolierendes Material wie beispielsweise Siliziumoxid, Siliziumnitrid und Siliziumoxynitrid aufweisen. In dem Zellbereich 20 können die Gateelektroden 110 und die Zwischenschicht-Isolierschichten 102 wechselweise in der vertikalen Richtung gestapelt sein.
- Die vertikalen Kanalstrukturen 130 können die Gateelektroden 110 und die Zwischenschicht-Isolierschichten 102 jeweils vertikal durchdringen, um in Kontakt mit einem Substrat 100 zu sein. Wie in
2 gezeigt ist, können die vertikalen Kanalstrukturen 130 zweidimensional in einer Draufsicht angeordnet sein. Die vertikalen Kanalstrukturen 130 können in einer Zickzack-Art und Weise angeordnet sein. Die vertikalen Kanalstrukturen 130 werden in größerem Detail hierin unter Bezugnahme auf die4A und4B beschrieben werden. - Die gemeinsamen Sourcestrukturen 140 können die Gateelektroden 110 und die Zwischenschicht-Isolierschichten 102 ebenso vertikal durchdringen. Jede der gemeinsamen Sourcestrukturen 140 kann eine gemeinsame Sourcefläche bzw. Sourcebereich 141, eine gemeinsame Sourceleitung 142 und einen Abstandshalter 143 aufweisen. Die gemeinsame Sourcefläche 141 kann in dem Substrat 100 gebildet sein. Die gemeinsame Sourcefläche 141 kann Verunreinigungen bzw. Störstellen aufweisen wie beispielsweise Phosphor (P) oder Arsen (As), welche in das Substrat 100 injiziert sind. Die gemeinsame Sourceleitung 142 kann die Gateelektroden 110 und die Zwischenschicht-Isolierschichten 102 vertikal durchdringen, um die gemeinsame Sourcefläche 141 zu kontaktieren bzw. zu berühren. Die gemeinsame Sourceleitung 142 kann ein leitfähiges Material aufweisen wie beispielsweise Wolfram (W) oder ein anderes Metall. Die gemeinsame Sourceleitung 142 kann eine Dammform haben. Beispielsweise kann in einer Draufsicht bzw. Ansicht von oben die gemeinsame Sourceleitung 142 eine Linien- oder Stangenform haben. Der Abstandshalter 143 kann zwischen der gemeinsamen Sourceleitung 142 und den Gateelektroden 110 und Zwischenschicht-Isolierschichten 102 gebildet sein. Der Abstandshalter 143 kann an Seitenwänden der gemeinsamen Sourceleitung 142 angeordnet sein. Der Abstandshalter 143 kann die gemeinsame Sourceleitung 142 von den Gate-Elektroden 110 isolieren. Der Abstandshalter 143 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder ein anderes isolierendes Material aufweisen.
- In dem Verbindungsbereich 30 können die Kontaktstellen 120 und die Zwischenschicht-Isolierschichten 102 wechselweise in einer vertikalen Richtung gestapelt sein. Die Kontaktstellen 120 können eine Masseauswahl-Kontaktstelle 121, Zell-Kontaktstellen 122 und Strangauswahl-Kontaktstellen 123a und 123b aufweisen. Das Masseauswahl-Kontaktstelle 121, die Zell-Kontaktstellen 122 und die Strangauswahl-Kontaktstellen 123a und 123b können sich jeweils von der Masseauswahl-Gateelektrode 111, den Zellgateelektroden 112 und den Strangauswahl-Gateelektroden 113a und 113b in den Zellbereich 20 erstrecken, um eine Kaskadenstruktur in dem Verbindungsbereich 30 zu bilden. Die Kontaktstellen 120 können leitfähige Kontaktstellen sein. Beispielsweise können die Kontaktstellen 120 ein metallisches Material wie beispielsweise Wolfram, Kupfer und ein Metallsilizid aufweisen. Die Kontaktstellen 120 werden im größeren Detail hierin unter Bezugnahme auf die
5A bis5F beschrieben werden. - Die Kontaktanschlüsse 150 können die Deckisolierschicht 127, die erste obere Zwischenschicht-Isolierschicht 128 und die zweite obere Zwischenschicht-Isolierschicht 147 vertikal durchdringen, um elektrisch jede der Kontaktstellen 121, 122 und 123a und 123b mit einer der ersten metallischen Leitungen 160 oder der zweiten metallischen Leitungen 180 zu verbinden. Die Kontaktanschlüsse 150 können einen Masseauswahlanschluss 151, Zell-Anschlüsse 152 und Strangauswahl-Anschlüsse 153a und 153b aufweisen. Die Zell-Anschlüsse 152 und die Strangauswahl-Anschlüsse 153a und 153b können jeweils in Kontakt mit den Zell-Kontaktstellen 122 und den Strangauswahl-Kontaktstellen 123a und 123b sein. Der Masseauswahl-Anschluss 150 kann die Deckisolierschicht 127, die erste und zweite obere Zwischenschicht-Isolierschicht 128 und 147 und die unterste Zwischenschicht-Isolierschicht 102 durchdringen, um die Masseauswahl-Kontaktstelle 121 zu berühren. Bezugnehmend auf
2 können der Zell- und Masseauswahl-Anschluss 152 und 151 in allgemein geraden Linien angeordnet sein, welche Mitten von Kontaktbereichen der Zell- und Masseauswahl-Kontaktstellen 122 und 121 kreuzen. Die Strangauswahl-Anschlüsse 153a und 153b können von den Mitten der Kontaktflächen der Strangauswahl-Kontaktstellen 123a und 123b beabstandet sein, so dass die Strangauswahl- 153a und 153b nicht kollinear mit den Zell- und Masseauswahl-Anschlüssen 152 und 151 sind, welche in den allgemein geraden Linien angeordnet sind. - Die Dummy-Säulen 130a können die Kontaktstellen 120 und die Zwischenschicht-Isolierschichten 102 durchdringen, um das Substrat 100 zu kontaktieren bzw. zu berühren. Wie in
2 gezeigt ist, können die Dummy-Säulen 130a durch Grenzen von benachbarten Kontaktstellen 120 (eine „Grenze“ bezieht sich auf einen Ort, an dem eine Kontaktstelle endet, um eine darunter liegende Kontaktstelle in einer Ansicht von oben freizulegen) hindurchtreten. Wie in2 gezeigt ist, sind zwei Dummy-Säulen 130a an den Grenzen benachbart zu den Kontaktstellen 120 in einer Ansicht von oben vorgesehen. Die Dummy-Säulen 130a können dieselbe Struktur haben wie die vertikalen Kanalstrukturen 130. - Die Puffer-Isolierschicht 101 kann zwischen der Masseauswahl-Gateelektrode 111 und dem Substrat 100 in dem Zellbereich 20 zwischenliegend angeordnet sein und zwischen der Masseauswahl-Kontaktstelle 121 und dem Substrat 100 in dem Verbindungsbereich 30. Die Puffer-Isolierschicht 101 kann ein isolierendes Material wie beispielsweise Siliziumoxid, Siliziumnitrid und Siliziumoxynitrid aufweisen.
- Die Deckisolierschicht 127 kann an oberen und seitlichen Oberflächen der Kontaktstellen 120 in dem Verbindungsbereich 30 gebildet sein.
- Die erste obere Zwischenschicht-Isolierschicht 128 kann obere Abschnitte der Seitenoberflächen der vertikalen Kanalstrukturen 130 und die gemeinsamen Source-Strukturen 140 in dem Zellbereich 20 umgeben, und kann Abschnitte der seitlichen Oberflächen der Dummy-Säulen 130a und die Kontaktanschlüsse 150 in dem Verbindungsbereich 30 umgeben, welche über der Deckisolierschicht 127 und unter der zweiten oberen Zwischenschicht-Isolierschicht 147 sind. Beispielsweise können die vertikalen Kanalstrukturen 130 und die gemeinsamen Source-Strukturen 140 vertikal die erste obere Zwischenschicht-Isolierschicht 128 durchdringen. Eine untere Oberfläche der ersten oberen Zwischenschicht-Isolierschicht 128, welche in dem Zellbereich 20 gebildet ist, kann an einem niedrigeren Niveau platziert sein als eine untere Oberfläche der ersten oberen Zwischenschicht-Isolierschicht 128, welche in dem Verbindungsbereich 30 gebildet ist, wie in
3 gezeigt ist. - Die zweite obere Zwischenschicht-Isolierschicht 147 kann an bzw. auf der ersten oberen Zwischenschicht-Isolierschicht 128 gebildet sein, um die vertikalen Kanalstrukturen 130 und die gemeinsamen Source-Strukturen 140 in dem Zellbereich 20 zu bedecken. Die zweite obere Zwischenschicht-Isolierschicht 147 kann die Dummy-Säulen 130a in den Verbindungsbereich 30 bedecken.
- Die dritte obere Zwischenschicht-Isolierschicht 162 kann auf der zweiten oberen Zwischenschicht-Isolierschicht 147 gebildet sein. Die dritte obere Zwischenschicht-Isolierschicht 162 kann seitliche Oberflächen der Verbindungsanschlüsse 164 umgeben und die ersten Metallleitungen 160 in dem Verbindungsbereich 30 bedecken. Die Deckisolierschicht 127 und die erste bis dritte Zwischenschicht-Isolierschicht 128, 147 und 162 können wenigstens eines eines Hochdichte-Plasma (HDP=High Density Plasma)-Oxids, eines Tetra-Ethyl-Ortho-Silikats (TEOS=Tetra-Ethyl-Ortho-Silicate), eines plasmaaktivierten TEOS (PE-TEOS), eines O3-TEOS, eines undotierten SilikatGlases (USG=Undopped Silicate Glass), Phosphor-Silikat (PSG=Phosphor Silicate Glass), eines Boro-Silikatglases (BSG=Borosilicate Glass), eines Boro-Phosphosilikat-Glases (BPSG=Boro-Phospho-Silicate Glass), eines Fluorid-Silikatglases (FSG=Fluoride Silicate Glass), eines Spin-on-Glass (SOG=Spin-On-Glass), eines Tonen-Silacene (TOSZ) oder eine Kombination davon aufweisen.
- Die Bitleitungen 170 können an bzw. auf der dritten oberen Zwischenschicht-Isolierschicht 162 gebildet sein. Die Bitleitungen 170 können ein Metall wie beispielsweise Wolfram (W) aufweisen.
- In dem Zellbereich 20 können die Verbindungsanschlüsse 164 zwischen den Bitleitungen 170 und den vertikalen Kanalstrukturen 130 gebildet sein. Die Verbindungsanschlüsse 164 können elektrisch die Bitleitungen 170 mit den vertikalen Kanalstrukturen 130 verbinden. Die Verbindungsanschlüsse 164 können ein leitfähiges Material wie beispielsweise dotiertes Silizium, ein Metallsilizid oder ein Metall aufweisen. In dem Verbindungsbereich 30 können die Verbindungsanschlüsse 164 zwischen den zweiten Metallleitungen 180 und den ersten und zweiten Strangauswahl-Anschlüssen 153a und 153b gebildet sein, um elektrisch die zweiten Metallleitungen 180 mit dem ersten und zweiten Strangauswahl-Anschluss153a und 153b zu verbinden.
- Bezugnehmend wiederum auf die
2 und3 können die ersten Metallleitungen 160 an bzw. auf der zweiten oberen Zwischenschicht-Isolierschicht 147 in dem Verbindungsbereich 30 angeordnet sein, um mit dem Masseauswahl-Anschluss 151 und den Zell-Anschlüssen 152 ausgerichtet zu sein. Die Zell-Anschlüsse 152 und der Masseauswahl-Anschluss 151 können elektrisch mit den ersten Metallleitungen 160 verbunden sein. - Die zweiten Metallleitungen 180 können auf der dritten oberen Zwischenschicht-Isolierschicht 162 angeordnet sein. Wie obenstehend festgehalten, können die zweiten Metallleitungen 180 elektrisch mit dem ersten und dem zweiten Strangauswahl-Anschlüssen 153a und 153b über die Verbindungsanschlüsse 164 verbunden sein.
- Die Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform der erfinderischen Konzepte kann die Kontaktstellen 120, welche die Kaskadenstruktur haben, und Kontaktanschlüsse 150 aufweisen, welche unterschiedliche vertikale Längen haben, welche elektrisch eine Verbindung mit den Kontaktstellen 120 in dem Verbindungsbereich 30 bilden bzw. eingehen. Die Kontaktstellen 120 können einen Erweiterungsbereich bzw. eine Erweiterungsfläche 50 aufweisen, welche sich von den Gateelektroden 110 erstreckt, und eine Kontaktfläche 55, welche physikalisch und elektrisch mit den jeweiligen Kontaktanschlüssen 150 verbunden sein kann. Da die Kontaktfläche 55 eine vertikal dickere Struktur als die Erweiterungsfläche 50 hat, kann eine Prozessmarge bzw. Verfahrensmarge zum Bilden von Kontaktanschlüssen 150, welche unterschiedliche vertikale Höhen haben, ausreichend gesichert werden.
- Die
4A und4B sind vergrößerte Ansichten, welche Teile B und C der3 zeigen. Die4A und4B veranschaulichen Details der vertikalen Kanalstrukturen 130 und der Dummy-Säulen 130a der3 , welche in3 aufgrund des Maßstabs der Zeichnung nicht sichtbar sind. - Bezugnehmend auf
4A kann die vertikale Kanalstruktur 130 einen vertikalen Kanal 131, eine Tunnel-Isolierschicht 132, eine Ladungsspeicherschicht 133, eine Sperrschicht 134 (blocking layer 134) und eine Füllschicht 135 aufweisen, welche sich nach oben vertikal von dem Substrat 100 erstrecken. Die vertikale Kanalstruktur 130 kann eine zylindrische Form haben. Der vertikale Kanal 131, die Tunnel-Isolierschicht 132, die Ladungsspeicherschicht 133 und die Sperrschicht 134 können jeweils eine ringförmige Form in einem horizontalen Querschnitt aufgenommen durch die vertikale Kanalstruktur 130 haben, welche parallel zu einer oberen Oberfläche des Substrats 100 ist. Die Füllschicht 135 kann eine zylindrische Form haben und kann den offenen Raum füllen, welcher durch den vertikalen Kanal 131 umgeben ist. - Die Tunnel-Isolierschicht 132, die Ladungsspeicherschicht 133 und die Sperrschicht 134 können zwischen den Gateelektroden 111 bis 113 und dem vertikalen Kanal 131 zwischenliegend angeordnet sein. Die Sperrschicht 134 kann benachbart zu den Gateelektroden 111 bis 113 sein und die Tunnel-Isolierschicht 132 kann benachbart zu dem vertikalen Kanal 131 sein. Die Ladungsspeicherschicht 133 kann zwischen der Sperrschicht 134 und der Tunnel-Isolierschicht 132 zwischenliegend angeordnet sein. Die Tunnel-Isolierschicht 132 kann beispielsweise wenigstens eines von Siliziumoxid, Siliziumnitrid und Siliziumoxynitrid aufweisen. Die Ladungsspeicherschicht 133 kann beispielsweise eine Siliziumnitridschicht aufweisen, die Fallen-Stellen (trap sites) aufweist, oder eine Isolierschicht, welche leitfähige Nano-Dots aufweist. Die Sperrschicht 134 kann beispielsweise eine Hoch-Dielektrikumsschicht sein, welche eine höhere dielektrische Konstante hat als die Tunnel-Isolierschicht 132.
- Die Sperrschicht 134, die Ladungsspeicherschicht 133 und die Tunnel-Isolierschicht 132 können sich vertikal erstrecken, um eine Seitenwand des vertikalen Kanals 131 zu bedecken. Die Füllschicht 135 kann beispielsweise Siliziumoxid aufweisen. Bezugnehmend auf
4B kann die Dummy-Säule 130a dieselbe Struktur haben wie die vertikale Kanalstruktur 130. Gemäß der vorliegenden Ausführungsform der erfinderischen Konzepte kann die Dummy-Säule 130a wie die vertikale Kanalstruktur 130 die Sperrschicht 134, die Ladungsspeicherschicht 133, die Tunnel-Isolierschicht 132, den vertikalen Kanal 131 und die Füllschicht 135 aufweisen. - Die
5A bis5F sind vergrößerte Ansichten, welche eine Fläche zeigen, die in3 mit D bezeichnet ist, welche verschiedene beispielhafte Ausführungsformen der Endabschnitte der Kontaktstellen 120 der3 veranschaulichen. - Bezugnehmend auf
5A kann die Kontaktstelle 120 in Übereinstimmung mit einer Ausführungsform des erfinderischen Konzepts eine Erweiterungsfläche bzw. einen Erweiterungsbereich 50 und eine Kontaktfläche bzw. einen Kontaktbereich 55 aufweisen. - Wie in
3 gezeigt ist, kann die Erweiterungsfläche 50 ein Teil der Kontaktstelle 120 sein, welche sich horizontal von einer der Gateelektroden 110 erstreckt. Die Erweiterungsfläche 50 kann koplanar mit den Gateelektroden 110 sein. - Die Kontaktfläche 55 kann einen Basisteil 60 und einen Vorsprungsteil 65 aufweisen. Der Basisteil 60 kann dieselbe Form und Dicke haben wie die Erweiterungsfläche 50 und kann einfach eine weitere horizontale Erweiterung der Erweiterungsfläche 50 aufweisen. Demzufolge kann eine obere Oberfläche des Basisteils 60 im Wesentlichen koplanar mit einer oberen Oberfläche der Erweiterungsfläche 50 sein. Eine äußere Seitenoberfläche eines Endabschnitts des Basisteils 60 kann vertikal mit einer äußeren Seitenoberfläche eines Endabschnitts der Zwischenschicht-Isolierschicht 102, welche darunter platziert ist, ausgerichtet sein. Der Vorsprungsteil 65 kann nach oben von dem Basisteil 60 hervorstehen. Demzufolge kann die Kontaktfläche 55 dicker sein als die Erweiterungsfläche 50 (d.h. sich weiter in der vertikalen Richtung erstrecken). Eine untere Oberfläche der Kontaktfläche 55 kann koplanar mit einer unteren Oberfläche der Erweiterungsfläche 50 sein. Seitliche Oberflächen des Vorsprungsteils 65 können geneigt sein. Eine innere Seitenoberfläche des Vorsprungsteils 65 kann eine flache Oberfläche haben und kann eine obere Oberfläche des Vorsprungsteils mit der Erweiterungsfläche 50 verbinden. Eine äußere Seitenoberfläche des Vorsprungsteils 65 kann gegenüber der inneren Seitenoberfläche sein und kann abgerundet sein. Die obere Oberfläche des Vorsprungsteils 65 kann flach sein. Der Endabschnitt des Basisteils 60 kann sich horizontal weiter als der Vorsprungsteil 65 erstrecken.
- Bezugnehmend auf
5B kann eine Kontaktfläche 55 bzw. ein Kontaktbereich 55 einer Kontaktstelle 120 in Übereinstimmung mit einer anderen Ausführungsform der erfinderischen Konzepte einen Basisteil 60 und einen Vorsprungsteil 65 aufweisen, und eine äußere Seitenoberfläche des Vorsprungsteils 65 kann im Wesentlichen vertikal mit einer äußeren Seitenoberfläche des Basisteils 60 ausgerichtet sein. Ein oberer Abschnitt einer äußeren Seitenoberfläche des Vorsprungsteils 65 kann abgerundet sein. - Bezugnehmend auf
5C kann in noch einer anderen Ausführungsform eine äußere Seitenoberfläche des Basisteils 60 und/oder eine äußere Seitenoberfläche des Vorsprungsteils 65 in der Kontaktstelle 120 umgekehrt verjüngt sein. Die äußere Seitenoberfläche des Vorsprungsteils 65 und die äußere Seitenoberfläche des Basisteils 60 können ruhig durchgehend sein. Ein oberer Abschnitt einer äußeren Seitenoberfläche des Vorsprungsteils 65 kann abgerundet sein. - Bezugnehmend auf die
5D bis5F können in noch weiteren Ausführungsformen die Kontaktstellen 120 der5A bis5C weiterhin eine Aussparung 126 in dem oberen Abschnitt der Erweiterungsfläche 50, welche benachbart zu der Kontaktfläche 55 ist, aufweisen. - Die
6A bis6P sind Querschnittsansichten, aufgenommen entlang Linien I-I' und II-II' der2 , welche ein Verfahren zum Bilden einer Halbleitervorrichtung in Übereinstimmung mit einer Ausführungsform der erfinderischen Konzepte veranschaulichen. - Bezugnehmend auf
6A kann eine Puffer-Isolierschicht 101 auf einem Substrat 100 gebildet werden, welches einen Zellbereich 20 und einen Verbindungsbereich 30 hat, und Opferschichten 103 und Zwischenschicht-Isolierschichten 102 können wechselweise und wiederholt auf der Puffer-Isolierschicht 101 gebildet werden. Eine Polierstopp-Schicht 104 kann auf der obersten Zwischenschicht-Isolierschicht 102 gebildet werden. - Die resultierende Struktur kann eine Mehrzahl von Zwischenschicht-Isolierschichten 102 und eine Mehrzahl von Opferschichten 103 haben, welche wechselweise auf der Puffer-Isolierschicht 101 in einer Richtung rechtwinklig zu dem Substrat 100 gestapelt sind.
- Das Substrat 100 kann beispielsweise einen Silizium-Wafer, einen epitaktisch gewachsenen SiGe-Wafer oder einen SOI-Wafer aufweisen.
- Die Puffer-Isolierschicht 101 und die Zwischenschicht-Isolierschichten 102 können ein isolierendes Material wie beispielsweise Siliziumoxid aufweisen. Die Puffer-Isolierschicht 101 kann dünner sein als die Zwischenschicht-Isolierschichten 102. Dicken der Zwischenschicht-Isolierschichten 102 können unterschiedlich voneinander sein. Beispielsweise kann die unterste Zwischenschicht-Isolierschicht 102 dicker sein als die anderen Zwischenschicht-Isolierschichten 102.
- Die Opferschichten 103 und die Polierstopp-Schicht 104 können ein Material aufweisen, welches eine Ätz-Selektivität hinsichtlich sowohl der Puffer-Isolierschicht 101 als auch der Zwischenschicht-Isolierschichten 102 hat. Beispielsweise können die Opferschichten 103 und die Polierstopp-Schicht 104 ein isolierendes Material wie beispielsweise Siliziumnitrid aufweisen.
- Bezugnehmend auf
6B können die Zwischenschicht-Isolierschichten 102, die Opferschichten 103 und die Polierstopp-Schicht 104 in dem Verbindungsbereich 30 strukturiert werden, um eine Kaskadenstruktur (d.h. eine Struktur, welche ein gestuftes Profil hat) zu bilden. Die Kaskadenstruktur kann implementiert sein durch ein mehrmaliges Strukturieren und Ätzen der Zwischenschicht-Isolierschichten 102, der Opferschichten 103 und der Polierstopp-Schicht 104. - Bezugnehmend auf
6C können die freiliegenden Abschnitte der Zwischenschicht-Isolierschichten 102 (in einer Ansicht von oben) in der Kaskadenstruktur entfernt werden, um Endabschnitte der Opferschichten 103 freizulegen. Die freiliegenden Abschnitte der Zwischenschicht-Isolierschichten 102 in der Kaskadenstruktur können entfernt werden unter Verwendung der strukturierten bzw. gemusterten Polierstopp-Schicht 104 als einer Ätzmaske und den Opferschichten 103 als einer Ätzstopp-Schicht. Die unterste Zwischenschicht-Isolierschicht 102, welche an bzw. auf der Kaskadenstruktur angeordnet ist, kann teilweise geätzt werden (da die unterste Zwischenschicht-Isolierschicht 102 dicker sein kann als die anderen Zwischenschicht-Isolierschichten 102), und demnach mag die unterste Opferschicht 103 nicht freiliegend sein. - Bezugnehmend auf
6D kann eine Opfer-Isolierschicht 125 auf der Polierstopp-Schicht 104 und auf den Opferschichten 103, welche die Kaskadenstruktur haben, gebildet werden. Die Opfer-Isolierschicht 125 kann abgeschieden werden, um eine Stufenbedeckung bzw. Schrittbedeckung von 50% oder weniger zu haben. Die Schrittbedeckung bzw. Stufenbedeckung kann definiert sein als ein Verhältnis der Dicke der Opfer-Isolierschicht 125, welche an einer oberen Oberfläche der Kaskadenstruktur abgeschieden ist (an den Punkten, an denen die Dicke am größten ist) zu der Dicke der Opfer-Isolierschicht 125, welche an einer Seitenoberfläche der Kaskadenstruktur abgeschieden ist. Beispielsweise kann, wenn die Dicke der Opfer-Isolierschicht 125, welche an der oberen Oberfläche der Kaskadenstruktur abgeschieden ist, t1 ist, und die Dicke der Opfer-Isolierschicht 125, welche an der Seitenoberfläche der Kaskadenstruktur abgeschieden ist, t2 ist, auf die Stufenbedeckung Bezug genommen werden als ein Verhältnis von t1 zu t2. Gemäß der vorliegenden Ausführungsform der erfinderischen Konzepte kann t2 die Hälfte von t1 oder weniger sein. Zusätzlich kann die Opfer-Isolierschicht 125 abgeschieden sein, um die kleinste Dicke in Ecken zu haben, wo die Seitenoberflächen und die oberen Oberflächen der Kaskadenstruktur sich treffen. Die Opfer-Isolierschicht 125 kann dasselbe Material wie die Opferschicht 103 aufweisen. Die Opfer-Isolierschicht 125 kann ein Material aufweisen, welches eine Ätz-Selektivität hinsichtlich der Zwischenschicht-Isolierschichten 102 hat. Beispielsweise kann die Opfer-Isolierschicht 125 ein isolierendes Material wie beispielsweise Siliziumnitrid aufweisen. - Bezugnehmend auf
6E kann die Opfer-Isolierschicht 125 teilweise geätzt werden, um Opfer-Isolierstrukturen 125a zu bilden. Insbesondere kann die Opfer-Isolierschicht 125 in die Mehrzahl von Opfer-Isolierstrukturen 125a aufgeteilt bzw. getrennt werden durch ein Durchführen eines teilweisen Ätzvorgangs. Beispielsweise kann die Opfer-Isolierschicht 125, welche an bzw. auf Seitenoberflächen der Zwischenschicht-Isolierschichten 102 gebildet ist, und in den Ecken gebildet ist, in denen die Seitenoberfläche und die oberen Oberflächen der Kaskadenstruktur sich treffen, durch den Ätzvorgang vollständig entfernt werden. Die Opfer-Isolierstrukturen 125a können auf der Polierstopp-Schicht 104 in dem Zellbereich 20 und auf der Polierstopp-Schicht 104 und auf oberen Oberflächen der Opferschichten 103, welche die Kaskadenstruktur haben, in dem Verbindungsbereich 30 gebildet werden. Die Opfer-Isolierstrukturen 125a können die oberen Oberflächen der Opferschichten 103 nicht vollständig bedecken und können ein diskontinuierliches Muster bzw. eine diskontinuierliche Struktur in dem Verbindungsbereich 3 aufweisen. Demzufolge können Teile der oberen Oberflächen der Opferschichten 103 freiliegend sein. Der Ätzvorgang kann einen isotropen Ätzvorgang aufweisen. Der isotrope Ätzvorgang kann einen Nass-Ätzvorgang oder einen Trocken-Ätzvorgang aufweisen. Der Nass-Ätzvorgang kann beispielsweise ein Ätzmittel verwenden, welches Phosphorsäure aufweist. - Bezugnehmend auf
6F kann eine Deckisolierschicht 127 auf der gesamten Oberfläche der Vorrichtung gebildet werden. In einigen Ausführungsformen kann die Deckisolierschicht 127 abgeschieden werden, um eine ausreichende Dicke zu haben, um die Opfer-Isolierstrukturen 125a zu bedecken. Die Deck-Isolierschicht 125 kann ein Material aufweisen, welches eine Ätz-Selektivität hinsichtlich der Polierstopp-Schicht 104 hat. Die Deckisolierschicht 127 kann beispielsweise HDP-Oxid, TEOS, PE-TEOS, O3-TEOS, USG, PSG, BSG, BPSG, FSG, SOG, TOSZ oder eine Kombination davon aufweisen. - Bezugnehmend auf
6G kann die Deckisolierschicht 127 über einen Planarisierungsvorgang wie beispielsweise einen chemisch-mechanischen Polier (CMP=Chemical Mechanical Polishing=chemisch-mechanischer Polier)-Vorgang planarisiert werden. Die Polierstopp-Schicht 104 kann als ein Planarisierungsstopp-Punkt verwendet werden. Demzufolge kann eine obere Oberfläche der Polierstopp-Schicht 104 teilweise oder völlig freiliegend sein. Die Opfer-Isolierstrukturen 125a, welche auf der Polierstopp-Schicht 104 platziert sind, können teilweise oder vollständig durch den Planarisierungsvorgang geätzt werden. In einigen Ausführungsformen können die Opfer-Isolierstrukturen 125a, welche auf der Polierstopp-Schicht 104 platziert sind, als der Planarisierungsstopp-Punkt verwendet werden. In diesem Fall können die Opfer-Isolierstrukturen 125a über-poliert werden, um in dem Planarisierungsvorgang vollständig entfernt zu werden. - Bezugnehmend auf
6H kann die Polierstopp-Schicht 104 entfernt werden unter Verwendung beispielsweise eines Nass-Ätzvorgangs, um die oberste Zwischenschicht-Isolierschicht 102 freizulegen, und eine erste obere Zwischenschicht-Isolierschicht 128 kann auf der Deckisolierschicht 127 und der obersten Zwischenschicht-Isolierschicht 102 gebildet werden. Ein Ätzmittel, das Phosphorsäure aufweist, kann in dem Nass-Ätzvorgang verwendet werden. Demzufolge kann die Deckisolierschicht 127 in dem Zellbereich 20 vollständig entfernt werden und nur in dem Verbindungsbereich 30 zurückbleiben. Die erste obere Zwischenschicht-Isolierschicht 128 kann dasselbe Material wie die Deckisolierschicht 127 aufweisen. In einigen Ausführungsformen kann eine obere Oberfläche der ersten oberen Zwischenschicht-Isolierschicht 128 unter Verwendung eines Rück-Ätzvorgangs (etch back process) oder eines CMP-Vorgangs planarisiert werden. - Bezugnehmend auf
61 können vertikale Kanalstrukturen 130 in dem Zellbereich 20 gebildet werden, und Dummy-Säulen 130a können in dem Verbindungsbereich 30 gebildet werden. Beispielsweise können Kanallöcher 129 in dem Zellbereich 20 gebildet werden, welche vertikal die erste obere Zwischenschicht-Isolierschicht 128, die Zwischenschicht-Isolierschichten 102, die Opferschichten 103 und die Puffer-Isolierschicht 101 durchdringen, und die vertikalen Kanalstrukturen 130 können dann in den Kanallöchern 129 gebildet werden. Ähnlich können Dummy-Löcher 129a in dem Verbindungsbereich 30 gebildet werden, welche vertikal die erste obere Zwischenschicht-Isolierschicht 128, die Deckisolierschicht 127, die Zwischenschicht-Isolierschichten 102, die Opferschichten 103 und die Puffer-Isolierschicht 101 durchdringen, und die Dummy-Säulen 130a können dann in den Dummy-Löchern 129a gebildet werden. Die Kanallöcher 129 und die Dummy-Löcher 129a können zu derselben Zeit gebildet werden. Die vertikalen Kanalstrukturen 130 und die Dummy-Säulen 130a können zu derselben Zeit gebildet werden. Die vertikalen Kanalstrukturen 130 und die Dummy-Säulen 130a können die Strukturen, welche in den4A und4B gezeigt sind, aufweisen. - Bezug nehmend auf
6J können Gräben 136 durch ein aufeinanderfolgendes bzw. fortlaufendes Strukturieren der Zwischenschicht-Isolierschichten 102, der Opferschichten 103, der Puffer-Isolierschicht 101, der ersten oberen Zwischenschicht-Isolierschicht 128 und der Deckisolierschicht 127 gebildet werden. Die Gräben 136 können sich von dem Zellbereich 20 in den Verbindungsbereich 30 erstrecken. Die Gräben 136 können von den vertikalen Kanalstrukturen 130 beabstandet sein und Seitenoberflächen der Zwischenschicht-Isolierschichten 102 der Opferschichten 103, der Puffer-Isolierschicht 101 und der ersten oberen Zwischenschicht-Isolierschicht 128 freilegen. In einer Draufsicht können die Gräben 136 eine Linien-, Stab- oder rechtwinklige Form haben, und in einer Seitenansicht können die Gräben 136 eine obere Oberfläche des Substrats 100 freilegen. In einigen Ausführungsformen kann die obere Oberfläche des Substrats 100, welche zu den Gräben 136 freiliegend ist, durch einen Über-Ätzvorgang (over etch process) ausgespart werden (d.h. die Gräben können sich unter die obere Oberfläche des Substrats 100 erstrecken). Zusätzlich können die Gräben 136 unterschiedliche Breiten haben abhängig von Abständen von dem Substrat 100 aufgrund eines anisotropen Ätzvorgangs. - Bezugnehmend auf
6K kann das Verfahren ein Bilden von Spaltbereichen bzw. Spaltflächen 138 durch ein Entfernen der Opferschichten 103 und der Opfer-Isolierstrukturen 125a durch ein Durchführen eines Ätzvorganges aufweisen. Der Ätzvorgang kann ein isotropes Ätzen der Opferschichten 103 und der Opfer-Isolierstrukturen 125a durch die Gräben 136 durch ein Verwenden eines Ätzmittels, welches eine Ätz-Selektivität hinsichtlich der Zwischenschicht-Isolierschichten 102, der ersten oberen Zwischenschicht-Isolierschicht 128 und der Deckisolierschicht 127 hat, aufweisen. Beispielsweise kann, wenn die Opferschichten 103 und die Opfer-Isolierstrukturen 125a Siliziumnitrid sind, und die Zwischenschicht-Isolierschichten 102, die erste obere Zwischenschicht-Isolierschicht 128 und die Deckisolierschicht 127 Siliziumoxid sind, der Ätzvorgang ausgeführt werden unter Verwendung eines Ätzmittels, welches Phosphorsäure aufweist. Die Spaltflächen 138 können sich horizontal von den Gräben 136 zwischen den Zwischenschicht-Isolierschichten 102 erstrecken, um Teile von Seitenwänden der vertikalen Kanalstrukturen 130 und der Dummy-Säulen 130a freizulegen. Endabschnitte der Spaltflächen 138 in den Verbindungsbereich 30 können vertikal ausgedehnt bzw. erweitert werden, da die Opfer-Isolierstrukturen 125a zusammen mit den Opferschichten 103 entfernt werden. Demnach kann die vertikale Höhe der Spaltflächen 138 in der Kaskadenstruktur die Summe der vertikalen Dicke der Opferschichten 103 und der vertikalen Dicke der Opfer-Isolierstrukturen 125a sein, welche auf jeder Opferschicht 103 sind. - Bezugnehmend auf
6L kann eine leitfähige Schicht 139 gebildet werden, um die Spaltflächen bzw. Spaltbereiche 138 zu füllen. Die leitfähige Schicht 139 kann unter Verwendung eines Abscheidevorgangs gebildet werden, welcher eine hervorragende Stufenbedeckung vorsieht (beispielsweise einer chemischen Gasphasenabscheidung (CVD=Chemical Vapor Deposition=Chemische Gasphasenabscheidung) oder einer Atomschicht-Abscheidung bzw. Atomlagen-Abscheidung (ALD=Atomic Layer Deposition=Atomlagen-ABscheidung)). Demzufolge kann die leitfähige Schicht 139 winkelgetreu in den Gräben 136 und auf der oberen Oberfläche der ersten oberen Zwischenschicht-Isolierschicht 128 gebildet werden, während sie ebenso die Spaltflächen bzw. Spaltbereiche 138 füllt. Die leitfähige Schicht 139 kann wenigstens eines von dotiertem Polysilizium, Wolfram, einem Metallnitrid und einem Metallsilizid aufweisen. In einigen Ausführungsformen kann die Bildung der leitfähigen Schicht 139 ein nacheinander folgendes Bilden einer Sperrmetallschicht (beispielsweise ein Metallnitrid) und einer Metallschicht (beispielsweise Wolfram) aufweisen. - Bezugnehmend auf
6M können Gateelektroden 110 und Kontaktstellen 120, welche vertikal voneinander getrennt sind, durch ein Entfernen von Abschnitten der leitfähigen Schicht 139, welche in den Gräben 136 sind und welche auf der ersten oberen Zwischenschicht 128 sind, gebildet werden, während Abschnitte der leitfähigen Schicht 139, welche in den Spaltbereichen 138 sind, belassen werden. Der Entfern-Vorgang kann einen anisotropen Ätzvorgang aufweisen. Die Gateelektroden 110 können eine Masseauswahl-Gateelektrode 111, Strangauswahl-Gateelektroden 113 und Zellgateelektroden 112 aufweisen, welche zwischen der Masseauswahl-Gateelektrode 111 und den Strangauswahl-Gateelektroden 113 gestapelt sind. Die Strangauswahl-Gateelektroden 113 können eine erste Strangauswahl-Gateelektrode 113a und eine zweite Strangauswahl-Gateelektrode 113b aufweisen. Die Kontaktstellen 120 können eine Masseauswahl-Kontaktstelle 121, Strangauswahl-Kontaktstellen 123 und Zell-Kontaktstellen 122 aufweisen, welche in einer Kaskadenstruktur zwischen dem Masseauswahl-Kontaktstelle 121 und den Strangauswahl-Kontaktstellen 123 gestapelt sind. Zusätzlich können die Strangauswahl-Kontaktstellen 123 eine erste Strangauswahl-Kontaktstelle 123a und eine zweite Strangauswahl-Kontaktstelle 123b aufweisen. Da die leitfähige Schicht 139 von den Gräben 136 entfernt wird, kann die obere Oberfläche des Substrats 100 freiliegend sein. - Bezugnehmend weiterhin auf
6M kann das Verfahren ein Bilden von gemeinsamen Source-Bereichen bzw. Source-Flächen 141 in dem Substrat 100 durch ein Durchführen eines Ionen-Injektionsvorgangs aufweisen. Die gemeinsamen Source-Flächen 141 können gebildet werden, nachdem die Gateelektroden 110 gebildet sind. In anderen Ausführungsformen können die gemeinsamen Source-Flächen 141 gebildet werden, nachdem die Gräben 136 gebildet sind, jedoch bevor die Opferschichten 103 entfernt werden. Die gemeinsamen Source-Flächen 141 können eine Linienform haben, welche sich in einer Richtung erstreckt wie eine horizontale Form der Gräben 136. Die gemeinsamen Source-Flächen 141 können N-Typ Störstellen aufweisen. - Bezugnehmend auf
6N kann das Verfahren ein Bilden von Abstandshaltern 143 an bzw. auf Seitenwänden der Gräben 136 aufweisen. Die Abstandshalter 143 können durch ein Abscheiden einer Abstandshalter-Isolierschicht auf dem gesamten Substrat 100 und ein Durchdringen eines anisotropen Ätzvorgangs gebildet werden. Die Abstandshalter 143 können Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder ein anderes isolierendes Material aufweisen. Die Abstandshalter 143 können Seitenwände der Puffer-Isolierschicht 101, die Zwischenschicht-Isolierschichten 102 und die Gateelektroden 110 bedecken. - Bezugnehmend nehmend auf
6O können gemeinsame Sourceleitungen 142, welche mit den gemeinsamen Source-Flächen 141 verbunden sind, durch ein Füllen der Gräben 136 mit einem leitfähigen Material wie beispielsweise Wolfram gebildet werden. Als nächstes kann das Verfahren ein Bilden einer zweiten oberen Zwischenschicht-Isolierschicht 147 auf der gesamten Oberfläche der Vorrichtung aufweisen. In einigen Ausführungsformen kann die Bildung der gemeinsamen Sourceleitung 142 ein nacheinander folgendes Bilden einer Sperrmetallschicht (beispielsweise ein Metallnitrid) und einer Metallschicht (beispielsweise Wolfram) aufweisen. Die gemeinsamen Sourceleitungen 142 können eine Linienform haben, welche sich in einer Richtung entlang der Gräben 136 erstreckt. - Bezugnehmend nehmend auf
6P können Kontaktlöcher 150h gebildet werden, welche die Kontaktstellen 120 unter Verwendung eines Ätzvorganges freilegen. Der Ätzvorgang kann ein Bilden eines Fotolackmusters bzw. einer Fotolackstruktur 149 auf der zweiten oberen Zwischenschicht-Isolierschicht 147 und ein Strukturieren der Deckisolierschicht 127, der ersten und zweiten oberen Zwischenschicht-Isolierschichten 128 und 147 und der untersten Zwischenschicht-Isolierschicht 102 durch ein Durchführen eines anisotropen Ätzvorgangs unter Verwendung der Fotolackstruktur 149 als einer Ätzmaske aufweisen. Die Kontaktlöcher 150h können erste Kontaktlöcher 151h, zweite Kontaktlöcher 152h und dritte Kontaktlöcher 153h aufweisen. Die ersten Kontaktlöcher 151h können die erste und die zweite Strangauswahl-Kontaktstelle 123a und 123b freilegen. Die zweiten Kontaktlöcher 152h können jeweils die Zell-Kontaktstellen 122 freilegen. Die dritten Kontaktlöcher 153h können die Masseauswahl-Kontaktstelle 121 freilegen. - Da die Kontaktlöcher 150h die Kontaktstellen 120, welche die Kaskadenstruktur haben, freilegen, können vertikale Längen der Kontaktlöcher 150h unterschiedlich voneinander sein. Demzufolge kann, während die Kontaktlöcher 150h gebildet werden, der Betrag, um welchen das Ätzmittel die oberen Oberflächen der Kontaktstellen 120 ausspart, welche an den Unterseiten bzw. Böden der Kontaktlöcher 150h aufgrund Über-Ätzens freiliegend sind, differieren bzw. sich unterscheiden. Genauer werden, wenn die Kontaktstellen 120 bei höheren Niveaus in der Vorrichtungsstruktur (d.h. weiter von dem Substrat 100) platziert sind, die Abschnitte der Kontaktstellen 120, welche an dem Boden der Kontaktlöcher 150h freiliegend sind, in dem Vorgang des Ätzens der Deckisolierschicht 127 stärker angegriffen und beschädigt. Demnach können die Kontaktstellen 120 in untiefen Kontaktlöchern 150h mehr ausgespart werden als die Kontaktstellen 120 in tieferen Kontaktlöchern 150h. Ferner können die Kontaktstellen 120 in untiefen Kontaktlöchern 150h vollständig entfernt werden, um Lochungen bzw. Löcher zu erzeugen, welche die Zwischenschicht-Isolierschichten 102, welche darunter platziert sind, freilegen. Gemäß der vorliegenden Ausführungsform der erfinderischen Konzepte können, da die Kontaktstellen 120 dicker sind als die Gateelektroden 110, die vorstehend erwähnten Probleme verringert oder beseitigt werden und eine Marge eines Ätzvorgangs kann ausreichend gesichert werden.
- Als nächstes kann Bezugnehmend wiederum auf
3 das Verfahren ein Bilden von Kontaktanschlüssen 150, einer dritten oberen Zwischenschicht-Isolierschicht 162, erster Metallleitungen 160, Verbindungsanschlüssen 164, einer Bitleitung 170 und einer zweiten Metallleitung 180 aufweisen. - Die Kontaktanschlüsse 150 können durch ein Füllen der Kontaktlöcher 150h mit einem leitfähigen Material wie beispielsweise Kupfer oder Wolfram gebildet werden. Die Kontaktanschlüsse 150 können einen Masseauswahl-Anschluss 151, Zell-Anschlüsse 152 und einen ersten und zweiten Strangauswahl-Anschluss 153a und 153b aufweisen. Der Masseauswahl-Anschluss 151 kann die Zwischenschicht-Isolierschichten 102, die Deckisolierschicht 127 und die erste und zweite obere Zwischenschicht-Isolierschicht 128 und 147 durchdringen, um die Masseauswahl-Kontaktstelle 121 zu kontaktieren. Die Zell-Anschlüsse 152 können die Deckisolierschicht 127 und die erste und die zweite obere Zwischenschicht-Isolierschicht 128 und 147 durchdringen, um die Zell-Kontaktstellen 122 zu kontaktieren. Die Strangauswahl-Anschlüsse 153a und 153b können die Deckisolierschicht 127 und die erste und zweite obere Zwischenschicht-Isolierschicht 128 und 147 durchdringen, um die erste und die zweite Strangauswahl-Kontaktstelle 123a und 123b zu kontaktieren.
- Die ersten Metallleitungen 160 können mit den Kontakt-Anschlüssen 150 durch ein Durchführen eines Abscheidevorgangs und eines Ätzvorgangs ausgerichtet sein. Die ersten Metallleitungen 160 können jeweils mit den Zell-Anschlüssen 152 und dem Masseauswahl-Anschluss 151 verbunden sein.
- Die dritte obere Zwischenschicht-Isolierschicht 162 kann durch ein Abscheiden eines isolierenden Materials wie beispielsweise Siliziumoxid auf der zweiten oberen Zwischenschicht 147 und den ersten Metallleitungen 160 gebildet werden.
- Die Verbindungsanschlüsse 164 können vertikal die zweite obere Zwischenschicht-Isolierschicht 147 und die dritte obere Zwischenschicht-Isolierschicht 162 durchdringen, um elektrisch die vertikalen Kanalstrukturen 130 mit der Bitleitung 170 in dem Zellbereich 20 zu verbinden. Die Verbindungsanschlüsse 164 können vertikal die dritte obere Zwischenschicht-Isolierschicht 162 durchdringen, um elektrisch den ersten und zweiten Strangauswahl-Anschluss 153a und 153b mit der zweiten Metallleitung 180 in dem Verbindungsbereich 30 zu verbinden. Die Verbindungsanschlüsse 164 können ein leitfähiges Material wie beispielsweise Kupfer oder Wolfram aufweisen
- Die Bitleitungen 170 und die zweiten Metallleitungen 180 können sich horizontal an bzw. auf einer oberen Oberfläche der dritten oberen Zwischenschicht-Isolierschicht 162 erstrecken. Die Bitleitungen 170 und die zweiten Metallleitungen 180 können dasselbe Material aufweisen und können zu derselben Zeit gebildet werden.
- In dem oben beschriebenen Verfahren zum Herstellen einer Halbleitervorrichtung weisen die Kontaktstellen 120, welche sich von den Gateelektroden 110 erstrecken, Kontaktflächen bzw. Kontaktbereiche 55 auf, welche dicker sind als die Gateelektroden 110. Demzufolge kann, wenn die Kontaktlöcher 150h, welche unterschiedliche Tiefen haben, gebildet werden, verhindert werden, dass die Kontaktstellen 120 aufgrund von Über-Ätzen durchbohrt werden. Demnach kann, da eine Ätzmarge ausreichend gesichert ist, eine Halbleitervorrichtung, welche eine verbesserte Zuverlässigkeit hat, implementiert werden.
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7 ist ein Blockschaltbild, welches schematisch ein elektronisches System zeigt, welches eine Halbleitervorrichtung in Übereinstimmung mit einer Ausführungsform der erfinderischen Konzepte aufweist. Bezugnehmend auf7 kann ein elektronisches System 1100 in Übereinstimmung mit der Ausführungsform der erfinderischen Konzepte einen Controller bzw. eine Steuerung 1110, eine Eingabe-/Ausgabevorrichtung (I/O=Input/Output Device=Eingabe-/ Ausgabevorrichtung) 1120, eine Speichervorrichtung 1130, eine Schnittstelle 1140 und einen Bus 1150 aufweisen. Wenigstens zwei des Controllers 1110, der I/O 1120, der Speichervorrichtung 1130 und der Schnittstelle 1140 können miteinander über den Bus 1150 verbunden sein. Der Bus 1150 entspricht einem Datentransferweg. - Der Controller 1110 kann wenigstens eines eines Mikroprozessors, eines digitalen Signalprozessors, eines Mikrocontrollers oder andere Logikvorrichtungen, welche in der Lage sind, eine ähnliche Funktion davon durchzuführen, aufweisen. Die I/O 1120 kann ein Keypad, eine Tastatur, eine Anzeigevorrichtung etc. aufweisen. Die Speichervorrichtung 1130 kann Daten und einen Befehl etc. speichern. Die Speichervorrichtung 1130 kann wenigstens eine der Halbleitervorrichtungen aufweisen, welche in den oben beschriebenen Ausführungsformen der erfinderischen Konzepte offenbart sind. Zusätzlich kann die Speichervorrichtung 1130 wenigstens eines eines Phasenübergangs-Direktzugriffsspeichers (PRAM=Phase Change Random Access Memory), eines magnetischen Direktzugriffsspeichers (MRAM=Magnetic Random Access Memory), eines dynamischen Direktzugriffsspeichers (DRAM=Dynamic Random Access Memory) und eines statischen Direktzugriffsspeichers (SRAM=Static Random Access Memory) aufweisen. Die Schnittstelle 1140 kann dazu dienen, um Daten zu/von einem Kommunikationsnetzwerk zu übertragen/empfangen. Die Schnittstelle 1140 kann ein verdrahteter oder ein drahtloser Typ sein. Beispielsweise kann die Schnittstelle 1140 eine Antenne oder einen verdrahteten/drahtlosen Transceiver aufweisen. Obwohl in
7 nicht gezeigt, kann das elektronische System 1100 weiterhin wenigstens eines von einem Hochgeschwindigkeits-DRAM und einem SRAM als eine Arbeitsspeichervorrichtung zum Verbessern eines Betriebs des Controllers 1110 aufweisen. - Das elektronische System 1100 kann anwendbar sein auf persönliche digitale Assistenten (PDAs=Personal Digital Assistants), tragbare Computer, Web-Tablets, drahtlose Telefone, Mobiltelefone, digitale Musikspieler, Speicherkarten oder eine beliebige elektronische Vorrichtung, welche Informationen in drahtlosen Umgebungen übertragen und/oder empfangen kann.
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8 ist ein Blockschaltbild, welches schematisch eine Speicherkarte zeigt, welche eine Halbleitervorrichtung in Übereinstimmung mit einer Ausführungsform der erfinderischen Konzepte aufweist. - Bezugnehmend auf
8 kann eine Speicherkarte 1200 in Übereinstimmung mit der Ausführungsform der erfinderischen Konzepte eine Speichervorrichtung 1210 aufweisen. Die Speichervorrichtung 1210 kann wenigstens eine der Halbleitervorrichtungen in Übereinstimmung mit den vorstehend erwähnten Ausführungsformen der erfinderischen Konzepte aufweisen. Zusätzlich kann die Speichervorrichtung 1210 weiterhin wenigstens eines eines PRAM, eines MRAM, eines DRAM und eines SRAM aufweisen. Die Speicherkarte 1200 kann einen Speichercontroller bzw. eine Speichersteuerung 1220 aufweisen, welche einen Datenaustausch zwischen einem Host Host und der Speichervorrichtung 1210 steuert. - Der Speichercontroller 1220 kann eine Verarbeitungseinheit 1222 aufweisen, welche den Gesamtbetrieb der Speicherkarte steuert. Zusätzlich kann der Speichercontroller 1220 einen SRAM 1221 aufweisen, welcher als ein Betriebsspeicher der Verarbeitungseinheit 1222 verwendet wird. Weiterhin kann der Speichercontroller 1220 eine Host-Schnittstelle 1223 und eine Speicherschnittstelle 1225 aufweisen. Die Host-Schnittstelle 1223 kann ein Datenaustausch-Protokoll zwischen der Speicherkarte 1200 und dem Host Host aufweisen. Die Speicherschnittstelle 1225 kann den Speichercontroller 1220 und die Speichervorrichtung 1210 verbinden. Weiterhin kann der Speichercontroller 1220 einen Fehlerkorrekturblock (ECC=Error Correction Block) 1224 aufweisen. Der ECC 1224 kann einen Fehler von Daten, welche von der Speichervorrichtung 1210 gelesen werden, korrigieren. Obwohl nicht gezeigt, kann die Speicherkarte 1200 weiterhin eine Nur-Lesespeicher (ROM=Read Only Memory)-Vorrichtung aufweisen, welcher Code-Daten zum Übertragen bzw. Kommunizieren mit dem Host Host speichert. Die Speicherkarte 1200 kann als eine tragbare Datenspeicherkarte verwendet werden. Zusätzlich kann die Speicherkarte 1200 als ein Festkörperlaufwerk (SSD) implementiert werden, welches in der Lage ist, eine Festplatte eines Computersystems zu ersetzen.
- Die Halbleitervorrichtungen in Übereinstimmung mit den Ausführungsformen der erfinderischen Konzepte weisen Kontaktstellen auf, welche sich von einer Mehrzahl von Gateelektroden erstrecken, welche auf einem Substrat gestapelt sind und dickere Teile haben als die Gateelektroden. Demzufolge kann, während ein Ätzvorgang zum Bilden von Kontaktlöchern, welche unterschiedliche Tiefen haben, an bzw. auf den Kontaktstellen durchgeführt wird, verhindert werden, dass die Kontaktstellen aufgrund Über-Ätzens durchbohrt werden und eine Ätzmarge wird ausreichend gesichert. Demnach kann eine Halbleitervorrichtung, welche eine verbesserte Zuverlässigkeit hat, implementiert werden.
Claims (20)
- Halbleitervorrichtung, die Folgendes aufweist: Gateelektroden (110), welche in einer vertikalen Richtung auf einem Substrat (100) gestapelt sind; vertikale Kanalstrukturen (130), welche die Gateelektroden (110) durchdringen, um elektrisch eine Verbindung mit dem Substrat (100) zu bilden; leitfähige Kontaktstellen (120), welche sich horizontal von den jeweiligen Gateelektroden (110) erstrecken; und Kontaktanschlüsse (150), welche elektrisch mit einer der jeweiligen leitfähigen Kontaktstellen (120) verbunden sind; wobei die leitfähigen Kontaktstellen (120) Abschnitte unterhalb einem der jeweiligen Kontaktanschlüsse (150) aufweisen, welche in der vertikalen Richtung dicker sind als die Gateelektroden (110), und wobei eine Bodenfläche von jeder Gateelektrode (110) jeweils koplanar mit einer Bodenfläche der entsprechenden leitfähigen Kontaktstelle (120) ist, die sich horizontal von der jeweiligen Gateelektrode (110) erstreckt.
- Halbleitervorrichtung nach
Anspruch 1 , wobei jede leitfähige Kontaktstelle (120) einen Erweiterungsabschnitt (50) und einen Kontaktabschnitt (55) aufweist, und wobei jeder der Abschnitte unterhalb jeweiligen einen der Kontaktanschlüsse (150) ein Teil des Kontaktabschnitts (55) jeder leitfähigen Kontaktstelle (120) ist. - Halbleitervorrichtung nach
Anspruch 2 , wobei der Abschnitt des Erweiterungsabschnitts (50) einer der leitfähigen Kontaktstellen (120), welche benachbart zu dem Kontaktabschnitt (55) ist, eine Aussparung (126) aufweist. - Halbleitervorrichtung nach
Anspruch 2 oder3 , wobei der Kontaktabschnitt (55) einer der leitfähigen Kontaktstellen (120) in der vertikalen Richtung dicker ist als der Erweiterungsabschnitt (50) der einen der leitfähigen Kontaktstellen (120). - Halbleitervorrichtung nach einem der
Ansprüche 2 bis4 , wobei der Erweiterungsabschnitt (50) von einer der leitfähigen Kontaktstellen (120) im Wesentlichen dieselbe Dicke wie die Gateelektrode (110) hat, welche sich horizontal von der einen der leitfähigen Kontaktstellen (120) erstreckt. - Halbleitervorrichtung nach einem der
Ansprüche 2 bis5 , wobei der Kontaktabschnitt (55) einer der leitfähigen Kontaktstellen (120) einen Basisteil (60) und einen Vorsprungsteil (65) aufweist, welcher vertikal von dem Basisteil (60) hervorsteht. - Halbleitervorrichtung nach
Anspruch 6 , wobei eine äußere Seitenoberfläche des Basisteils (60) horizontal mehr als eine äußere Seitenoberfläche des Vorsprungsteils (65) hervorsteht. - Halbleitervorrichtung nach
Anspruch 6 oder7 , weiterhin aufweisend Zwischenschicht-Isolierschichten (102), welche unter jeder der leitfähigen Kontaktstellen (120) angeordnet sind, wobei die äußere Seitenoberfläche des Basisteils (60) der einen der leitfähigen Kontaktstellen (120) vertikal mit einer äußeren Seitenoberfläche der Zwischenschicht-Isolierschicht (102) darunter ausgerichtet ist. - Halbleitervorrichtung nach
Anspruch 6 , wobei eine äußere Seitenoberfläche des Vorsprungsteils (65) der einen der leitfähigen Kontaktstellen (120) vertikal mit einer äußeren Seitenoberfläche des Basisteils (60) der einen der leitfähigen Kontaktstellen (120) ausgerichtet ist. - Halbleitervorrichtung nach
Anspruch 9 , wobei die äußere Seitenoberfläche des Basisteils (60) der einen der leitfähigen Kontaktstellen (120) umgekehrt verjüngt ist, und die äußere Seitenoberfläche des Vorsprungsteils (65) der einen der leitfähigen Kontaktstellen (120) und die äußere Seitenoberfläche des Basisteils (60) der einen der leitfähigen Kontaktstellen (120) eben durchgehend sind. - Halbleitervorrichtung nach einem der
Ansprüche 1 bis10 , wobei die Gateelektroden (110) Masseauswahl-Gateelektroden (111), Strangauswahl-Gateelektroden (113) und Zellgateelektroden (112) aufweisen, welche zwischen den Masseauswahl-Gateelektroden (111) und den Strangauswahl-Gateelektroden (113) gestapelt sind, und die leitfähigen Kontaktstellen (120) Masseauswahl-Kontaktstellen (121), Strangauswahl-Kontaktstellen (123a, 123b) und Zell-Kontaktstellen (122) aufweisen. - Halbleitervorrichtung nach
Anspruch 1 , wobei jede vertikale Kanalstruktur (130) einen vertikalen Kanal (131), eine Tunnel-Isolierschicht (132), eine Ladungsspeicherschicht (133), eine Sperrisolierschicht (134) und eine Füllisolierschicht (135) aufweist. - Halbleitervorrichtung, die Folgendes aufweist: ein Substrat (100), welches einen Zellbereich (20) und einen Verbindungsbereich (30) aufweist; eine Mehrzahl von Gateelektroden (110), welche auf dem Substrat (100) in dem Zellbereich (20) gestapelt sind, und eine Mehrzahl von leitfähigen Kontaktstellen (120), welche auf dem Substrat (100) gestapelt ist, und sich von den jeweiligen Gateelektroden (110) in den Verbindungsbereich (30) erstreckt, wobei die leitfähigen Kontaktstellen (120) unterschiedliche horizontale Längen haben, wobei die horizontalen Längen der leitfähigen Kontaktstellen (120) größer sind, je näher die leitfähigen Kontaktstellen (120) zu dem Substrat (100) sind, und wobei wenigstens einige der leitfähigen Kontaktstellen Abschnitte haben, welche dicker sind als die Gateelektroden (110), und wobei eine Bodenfläche von jeder Gateelektrode (110) jeweils koplanar mit einer Bodenfläche der entsprechenden leitfähigen Kontaktstelle (120) ist, die sich horizontal von der jeweiligen Gateelektrode (110) erstreckt.
- Halbleitervorrichtung nach
Anspruch 13 , wobei eine der leitfähigen Kontaktstellen (120) einen Erweiterungsabschnitt (50) und einen Kontaktabschnitt (55) aufweist. - Halbleitervorrichtung nach
Anspruch 14 , wobei der Kontaktabschnitt (55) vertikal dicker ist als der Erweiterungsabschnitt (50). - Dreidimensionale Halbleitervorrichtung, welche einen ersten Bereich und einen zweiten Bereich hat, wobei die Halbleitervorrichtung Folgendes aufweist: ein Substrat (100), welches eine obere Oberfläche und eine Bodenoberfläche hat, welche von der oberen Oberfläche in einer vertikalen Richtung getrennt ist; eine Mehrzahl von leitfähigen Kontaktstellen (120) und eine Mehrzahl von Isolierschichten (102), welche wechselweise auf dem zweiten Bereich (30) des Substrats (100) in der vertikalen Richtung gestapelt sind, wobei die leitfähigen Kontaktstellen (120) sich horizontal von dem ersten Bereich (20) erstrecken, wobei jede leitfähige Kontaktstelle (120) mit Ausnahme der untersten leitfähigen Kontaktstelle (121) sich um eine kürzere horizontale Distanz von dem ersten Bereich (20) erstreckt als die eine der leitfähigen Kontaktstellen (120), welche unmittelbar unterhalb dieser ist, um einen Endabschnitt der einen der leitfähigen Kontaktstellen (120), welcher unmittelbar unter ihr ist, freizulegen; und wobei wenigstens ein Teil des freiliegenden Endabschnitts von wenigstens einigen der leitfähigen Kontaktstellen (120) einen verdickten Kontaktabschnitt (55) hat, welcher dicker in der vertikalen Richtung ist als Abschnitte der einen der leitfähigen Kontaktstellen (120), welche durch andere der leitfähigen Kontaktstellen (120) bedeckt sind, und wobei eine Bodenfläche von jeder Gateelektrode (110) jeweils koplanar mit einer Bodenfläche der entsprechenden leitfähigen Kontaktstelle (120) ist, die sich horizontal von der jeweiligen Gateelektrode (110) erstreckt.
- Dreidimensionale Halbleitervorrichtung nach
Anspruch 16 , weiterhin aufweisend eine Mehrzahl von sich vertikal erstreckenden Kontakten (150), welche physikalisch die verdickten Kontaktabschnitte (55) einer der jeweiligen leitfähigen Kontaktstellen (120) kontaktieren. - Dreidimensionale Halbleitervorrichtung nach
Anspruch 16 oder17 , wobei eine oberste der leitfähigen Kontaktstellen (123) den verdickten Kontaktabschnitt (55) aufweist. - Dreidimensionale Halbleitervorrichtung nach einem der
Ansprüche 16 bis18 , wobei die Halbleitervorrichtung eine Halbleitervorrichtung ist, welche eine Mehrzahl von Gateelektroden (110) in dem ersten Bereich (20) hat, und eine vertikale Kanalstruktur, welche die Gateelektroden (110) durchdringt, um sich elektrisch mit dem Substrat (100) zu verbinden. - Dreidimensionale Halbleitervorrichtung nach
Anspruch 19 , wobei jede der leitfähigen Kontaktstellen (120) den verdickten Kontaktabschnitt (55) und einen Erweiterungsabschnitt aufweist, welcher den verdickten Kontaktabschnitt (55) mit einer jeweiligen einen der Gateelektroden (110) verbindet, wobei für jede leitfähige Kontaktstelle (120) eine Bodenoberfläche des Erweiterungsabschnitts koplanar mit einem Bodenabschnitt des verdickten Kontaktabschnitts (55) ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020140041916A KR102094470B1 (ko) | 2014-04-08 | 2014-04-08 | 반도체 소자 및 그 제조 방법 |
KR10-2014-0041916 | 2014-04-08 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102015101205A1 DE102015101205A1 (de) | 2015-10-08 |
DE102015101205B4 true DE102015101205B4 (de) | 2022-02-03 |
Family
ID=54146523
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102015101205.7A Active DE102015101205B4 (de) | 2014-04-08 | 2015-01-28 | Halbleitervorrichtungen mit leitfähigen Kontaktstellen |
Country Status (4)
Country | Link |
---|---|
US (1) | US9343452B2 (de) |
KR (1) | KR102094470B1 (de) |
CN (2) | CN108962911B (de) |
DE (1) | DE102015101205B4 (de) |
Families Citing this family (373)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10378106B2 (en) | 2008-11-14 | 2019-08-13 | Asm Ip Holding B.V. | Method of forming insulation film by modified PEALD |
US9394608B2 (en) | 2009-04-06 | 2016-07-19 | Asm America, Inc. | Semiconductor processing reactor and components thereof |
US8802201B2 (en) | 2009-08-14 | 2014-08-12 | Asm America, Inc. | Systems and methods for thin-film deposition of metal oxides using excited nitrogen-oxygen species |
US9312155B2 (en) | 2011-06-06 | 2016-04-12 | Asm Japan K.K. | High-throughput semiconductor-processing apparatus equipped with multiple dual-chamber modules |
US10364496B2 (en) | 2011-06-27 | 2019-07-30 | Asm Ip Holding B.V. | Dual section module having shared and unshared mass flow controllers |
US10854498B2 (en) | 2011-07-15 | 2020-12-01 | Asm Ip Holding B.V. | Wafer-supporting device and method for producing same |
US20130023129A1 (en) | 2011-07-20 | 2013-01-24 | Asm America, Inc. | Pressure transmitter for a semiconductor processing environment |
US9017481B1 (en) | 2011-10-28 | 2015-04-28 | Asm America, Inc. | Process feed management for semiconductor substrate processing |
US9659799B2 (en) | 2012-08-28 | 2017-05-23 | Asm Ip Holding B.V. | Systems and methods for dynamic semiconductor process scheduling |
US10714315B2 (en) | 2012-10-12 | 2020-07-14 | Asm Ip Holdings B.V. | Semiconductor reaction chamber showerhead |
US20160376700A1 (en) | 2013-02-01 | 2016-12-29 | Asm Ip Holding B.V. | System for treatment of deposition reactor |
US9589770B2 (en) | 2013-03-08 | 2017-03-07 | Asm Ip Holding B.V. | Method and systems for in-situ formation of intermediate reactive species |
US9484191B2 (en) | 2013-03-08 | 2016-11-01 | Asm Ip Holding B.V. | Pulsed remote plasma method and system |
US9240412B2 (en) | 2013-09-27 | 2016-01-19 | Asm Ip Holding B.V. | Semiconductor structure and device and methods of forming same using selective epitaxial process |
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KR102192848B1 (ko) | 2014-05-26 | 2020-12-21 | 삼성전자주식회사 | 메모리 장치 |
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US10612137B2 (en) | 2016-07-08 | 2020-04-07 | Asm Ip Holdings B.V. | Organic reactants for atomic layer deposition |
US10714385B2 (en) | 2016-07-19 | 2020-07-14 | Asm Ip Holding B.V. | Selective deposition of tungsten |
KR102619876B1 (ko) | 2016-07-19 | 2024-01-03 | 삼성전자주식회사 | 메모리 장치 |
KR102354490B1 (ko) | 2016-07-27 | 2022-01-21 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 방법 |
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KR102532607B1 (ko) | 2016-07-28 | 2023-05-15 | 에이에스엠 아이피 홀딩 비.브이. | 기판 가공 장치 및 그 동작 방법 |
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KR102675911B1 (ko) * | 2016-08-16 | 2024-06-18 | 삼성전자주식회사 | 반도체 소자 |
KR102613349B1 (ko) | 2016-08-25 | 2023-12-14 | 에이에스엠 아이피 홀딩 비.브이. | 배기 장치 및 이를 이용한 기판 가공 장치와 박막 제조 방법 |
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KR102607595B1 (ko) | 2016-10-13 | 2023-11-30 | 삼성전자주식회사 | 유전체 층을 포함하는 반도체 소자 |
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KR20180066650A (ko) * | 2016-12-09 | 2018-06-19 | 삼성전자주식회사 | 반도체 소자 |
KR20180068582A (ko) | 2016-12-14 | 2018-06-22 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
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US11581186B2 (en) | 2016-12-15 | 2023-02-14 | Asm Ip Holding B.V. | Sequential infiltration synthesis apparatus |
KR20180070971A (ko) | 2016-12-19 | 2018-06-27 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
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KR102342552B1 (ko) | 2017-03-09 | 2021-12-23 | 삼성전자주식회사 | 3차원 반도체 소자 및 그 형성방법 |
KR20180107905A (ko) | 2017-03-23 | 2018-10-04 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
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US10446393B2 (en) | 2017-05-08 | 2019-10-15 | Asm Ip Holding B.V. | Methods for forming silicon-containing epitaxial layers and related semiconductor device structures |
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US10504742B2 (en) | 2017-05-31 | 2019-12-10 | Asm Ip Holding B.V. | Method of atomic layer etching using hydrogen plasma |
US10886123B2 (en) | 2017-06-02 | 2021-01-05 | Asm Ip Holding B.V. | Methods for forming low temperature semiconductor layers and related semiconductor device structures |
US12040200B2 (en) | 2017-06-20 | 2024-07-16 | Asm Ip Holding B.V. | Semiconductor processing apparatus and methods for calibrating a semiconductor processing apparatus |
KR102369654B1 (ko) * | 2017-06-21 | 2022-03-03 | 삼성전자주식회사 | 반도체 장치 |
US11306395B2 (en) | 2017-06-28 | 2022-04-19 | Asm Ip Holding B.V. | Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus |
KR102424875B1 (ko) | 2017-07-03 | 2022-07-26 | 삼성전자주식회사 | 반도체 소자 |
US10685834B2 (en) | 2017-07-05 | 2020-06-16 | Asm Ip Holdings B.V. | Methods for forming a silicon germanium tin layer and related semiconductor device structures |
KR102397903B1 (ko) | 2017-07-17 | 2022-05-13 | 삼성전자주식회사 | 게이트들을 포함하는 반도체 소자 |
KR20190009245A (ko) | 2017-07-18 | 2019-01-28 | 에이에스엠 아이피 홀딩 비.브이. | 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물 |
US11018002B2 (en) | 2017-07-19 | 2021-05-25 | Asm Ip Holding B.V. | Method for selectively depositing a Group IV semiconductor and related semiconductor device structures |
US11374112B2 (en) | 2017-07-19 | 2022-06-28 | Asm Ip Holding B.V. | Method for depositing a group IV semiconductor and related semiconductor device structures |
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CN108962911A (zh) | 2018-12-07 |
CN104979313A (zh) | 2015-10-14 |
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CN104979313B (zh) | 2018-08-07 |
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