KR102633107B1 - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

수직형 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

본 기술은 수직형 메모리 장치에 관한 것으로, 본 기술에 따른 수직형 메모리 장치는 셀어레이영역과 콘택영역을 포함하는 기판; 상기 기판의 셀어레이영역 상에서 수직하게 적층되는 복수의 게이트전극; 및 상기 게이트전극들 각각의 끝단으로부터 연장되어 상기 콘택영역에 형성되고 하위패드, 상위패드 및 상기 하위패드 및 상위패드를 상호연결시키는 패드연결부를 포함하는 복수의 다층 레이어드 패드부를 포함할 수 있다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로 수직형 메모리 장치 및 그 제조방법에 관한 것이다.
최근에, 기판 상에 메모리셀들이 적층되는 수직형 메모리 장치가 개발되고 있다. 수직형 메모리 장치는 메모리셀들을 서로 전기적으로 연결시키기 위하여, 서로 다른 높이를 갖는 콘택플러그들을 형성하고 있다.
본 발명의 실시예들은 신뢰성이 개선된 수직형 메모리 장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 수직형 메모리 장치는 셀어레이영역과 콘택영역을 포함하는 기판; 상기 기판의 셀어레이영역 상에서 수직하게 적층되는 복수의 게이트전극; 및 상기 게이트전극들 각각의 끝단으로부터 연장되어 상기 콘택영역에 형성된 복수의 다층 레이어드 패드부를 포함하고, 상기 복수의 다층 레이어드 패드부 각각은, 하위패드; 상기 하위패드로부터 수직하게 이격된 상위패드; 상기 하위패드와 상위패드 사이에 형성된 버퍼패드; 및 상기 하위패드 및 상위패드를 상호연결시키는 패드연결부를 포함할 수 있다.
본 발명의 실시예에 따른 수직형 메모리 장치 제조 방법은 셀어레이영역과 콘택영역을 포함하는 기판 상에 복수의 절연층과 복수의 희생층을 교대로 형성하는 단계; 상기 콘택영역 내 절연층들 및 희생층들을 패터닝하여 상기 희생층들이 노출된 계단형 구조를 형성하는 단계; 상기 계단형 구조에 의해 노출된 희생층들 상에 각각 다층 희생물질을 포함하는 복수의 희생구조물을 형성하는 단계; 상기 희생구조물들 상에 상기 다층 희생물질을 상호연결하는 복수의 에어갭을 포함하는 캡핑층을 형성하는 단계; 상기 셀어레이영역의 희생층들을 복수의 게이트전극으로 치환하는 단계; 상기 콘택영역의 희생층들, 에어갭들 및 희생구조물들을 복수의 다층 레이어드 패드부로 치환하는 단계; 및 상기 다층 레이어드 패드부들 각가에 연결되는 콘택플러그를 형성하는 단계를 포함할 수 있다.
본 기술은 게이트전극의 끝단에 다층 패드 구조로 패드부를 형성하므로써, 콘택플러그 형성시 패드부의 펀치를 방지할 수 있다. 따라서, 게이트전극들을 관통하여 발생할 수 있는 브릿지 불량을 방지할 수 있다. 결과적으로, 신뢰성이 개선된 반도체장치를 제공할 수 있다.
도 1은 일 실시예에 따른 반도체장치를 도시한 도면이다.
도 2는 패드부의 변형예를 도시한 도면이다.
도 3a 내지 도 3c는 패드부의 다른 변형예들을 도시한 도면이다.
도 4a 및 도 4b는 수직형 메모리장치를 설명하기 위한 도면이다.
도 5a 내지 도 5p는 수직형 메모리장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 6a 및 도 6b는 비교예들에 따른 패드부를 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 일 실시예에 따른 반도체장치를 도시한 도면이다.
도 1을 참조하면, 반도체장치(100)는 기판(101) 상에 위치하는 제1도전성구조물(103)을 포함할 수 있다. 기판(101)과 제1도전성구조물(103) 사이에 절연물질(102)이 위치할 수 있다. 반도체장치(100)는 제1도전성구조물(103)에 연결된 제2도전성구조물(104)을 더 포함할 수 있다.
제1도전성구조물(103)은 기판(101)의 표면에 대해 수평하게 연장될 수 있다. 제1도전성구조물(103)은 베이스부(103B) 및 패드부(103P)를 포함할 수 있다. 패드부(103P)는 베이스부(103B)의 일측끝단으로부터 연장된 형상일 수 있다. 패드부(103P)는 '콘택영역'이라고 지칭될 수 있다. 패드부(103P)는 베이스(103B)보다 더 두꺼울 수 있다. 베이스부(103B)는 싱글층(Single layer)일 수 있고, 패드부(103P)는 다층(Multi-layer)일 수 있다. 베이스부(103B)와 패드부(103P)는 동일 물질을 포함할 수 있다. 제1도전성구조물(103)은 반도체물질, 금속, 금속화합물 또는 이들의 조합을 포함할 수 있다. 제1도전성구조물(103)은 폴리실리콘, 텅스텐, 티타늄질화물 또는 이들의 조합을 포함할 수 있다.
제2도전성구조물(104)은 기판(101)의 표면에 대해 수직하게 형성될 수 있다. 제2도전성구조물(104)은 필라 형상(Pillar-shape)일 수 있다. 제2도전성구조물(104)은 반도체물질, 금속, 금속화합물 또는 이들의 조합을 포함할 수 있다. 제2도전성구조물(104)은 폴리실리콘, 텅스텐, 티타늄질화물 또는 이들의 조합을 포함할 수 있다. 제1도전성구조물(103)과 제2도전성구조물(104)은 동일 물질로 형성되거나 또는 서로 다른 물질로 형성될 수 있다. 제2도전성구조물(104)은 제1도전성구조물(103)의 패드부(103P)에 접촉될 수 있다. 제1도전성구조물(103)과 제2도전성구조물(104)은 전기적으로 접촉될 수 있다.
제1도전성구조물(103)의 패드부(103P)는 하위패드(Lower pad, 103L), 상위패드(Upper pad, 103U) 및 패드연결부(Pad interconnetion, 103I)를 포함할 수 있다. 하위패드(103L)와 상위패드(103U)는 패드연결부(103I)에 의해 서로 연결될 수 있다. 하위패드(103L)와 상위패드(103U)는 베이스부(103B)의 일측 끝단에 동시에 연결될 수 있다. 예컨대, 베이스부(103B)의 일측 끝단은 패드연결부(103I)에 의해 하위패드(103L) 및 상위패드(103U)에 연결될 수 있다. 상위패드(103U)는 제2도전성구조물(104)에 직접 접촉될 수 있다. 상위패드(103U)의 상부 표면에는 리세스(103R)가 형성될 수 있다. 제2도전성구조물(104)의 저면(Bottom surface)은 리세스(103R) 내에 위치할 수 있다.
하위패드(103L)는 베이스부(103B)와 동일 레벨(Same level)에 위치할 수 있고, 상위패드(103U)는 베이스부(103B)보다 높은 레벨(higher level)에 위치할 수 있다. 베이스부(103B)는 제1두께(D1)일 수 있고, 하위패드(103L)는 제2두께(D2)일 수 있으며, 상위패드(103U)는 제3두께(D3)일 수 있다. 하위패드(103L)와 상위패드(103U)는 동일 두께(D2=D3)일 수 있다. 하위패드(103L)는 베이스부(103B)보다 더 두꺼울 수 있다(D2 > D1). 하위패드(103L)와 상위패드(103U)를 합친 총 두께는 베이스부(103B)보다 더 두꺼울 수 있다. 하위패드(103L)와 상위패드(103U)의 길이는 동일할 수 있다. 베이스부(103B)는 패드부(103P)보다 더 길 수 있다.
하위패드(103L)와 상위패드(103U) 사이에는 버퍼패드(Buffer pad, 105)가 위치할 수 있다. 버퍼패드(105)는 절연물질을 포함할 수 있다. 버퍼패드(105)는 하위패드(103L) 및 상위패드(103U)보다 더 얇을 수 있다. 버퍼패드(105)는 베이스부(103B)보다 더 얇을 수 있다.
도 1에서, 반도체장치(100)는 메모리장치의 일부일 수 있다. 반도체장치(100)는 수직형 메모리장치의 일부일 수 있다. 반도체장치(100)는 수직형 NAND의 일부일 수 있다. 예컨대, 제1도전성구조물(103)은 게이트전극일 수 있고, 제2도전성구조물(104)은 콘택플러그일 수 있다. 다른 실시예에서, 제1도전성구조물(103)은 비트라인 또는 금속배선일 수 있고, 제2도전성구조물(104)은 콘택플러그일 수 있다.
상술한 바와 같이, 패드부(103P)가 하위패드(103L) 및 상위패드(103U)를 포함하므로써, 제2도전성구조물(104)이 상위패드(103U)를 관통하더라도, 하위패드(103L)를 안정적으로 유지시킬 수 있다. 또한, 상위패드(103U)가 베이스부(103B)보다 상대적으로 두꺼우므로, 제2도전성구조물(104)의 펀치 현상을 억제할 수 있다. 하위패드(103L)와 상위패드(103U) 사이에 버퍼패드(105)가 위치하므로, 제2도전성구조물(104) 형성시 하위패드(103L) 및 상위패드(103U)가 쓰러지는 것을 방지할 수 있다. 일부 실시예에서, 버퍼패드(105)는 지지패드(Support pad)라고 지칭될 수 있다.
도 1의 패드부(103P)는 다층 패드(Multi-layered pad) 구조로서, 하위패드(103L)와 상위패드(103U)를 포함하는 더블 패드(double pad) 형상일 수 있다.
도 2는 패드부의 변형예를 도시한 도면이다.
도 2를 참조하면, 패드부(103P')는 하위패드(103L) 및 상위패드(103U')를 포함할 수 있다. 패드부(103P')는 하위패드(103L)와 상위패드(103U')를 서로 연결시키는 패드연결부(103I)를 더 포함할 수 있다. 패드부(103P')는 하위패드(103L)와 상위패드(103U') 사이의 버퍼패드(105)를 더 포함할 수 있다.
도 2의 패드부(103P')에서 상위패드(103U')가 하위패드(103L)보다 더 얇을 수 있다(D3' < D2). 상위패드(103U')는 베이스부(103B)보다 더 두꺼울 수 있다(D3' > D1). 하위패드(103L)와 상위패드(103U')를 합친 총 두께는 베이스부(103B)보다 더 두꺼울 수 있다.
도 2의 패드부(103P')는 하위패드(103L)와 상위패드(103U')를 포함하는 더블 패드 형상일 수 있다.
도 3a 내지 도 3c는 패드부의 다른 변형예들을 도시한 도면이다.
도 3a 내지 도 3c를 참조하면, 패드부(103P11, 103P12, 103P13)는 다층 패드 구조로서, 트리플 패드 형상(Tripple pad shape)일 수 있다. 패드부(103P11, 103P12, 103P13)는 제2도전성구조물(104)에 접촉될 수 있다.
도 3a를 참조하면, 패드부(103P11)은 하위패드(103L), 상위패드(103U) 및 하위패드(103L)와 상위패드(103U) 사이에 위치하는 중간 패드(Middle pad, 103M)를 포함할 수 있다. 하위패드(103L), 상위패드(103U) 및 중간 패드(103M)는 패드연결부(103I)에 의해 서로 연결될 수 있다. 중간 패드(103M)는 하위패드(103L) 및 상위패드(103U)와 동일 두께일 수 있다(D4=D2=D3). 중간 패드(103M)는 베이스부(103B)보다 더 두꺼울 수 있다(D4 > D1). 중간 패드(103M)는 하위패드(103L) 및 상위패드(103U)와 동일 물질일 수 있다. 하위패드(103L)와 중간 패드(103M) 사이에 제1버퍼패드(105A)가 위치할 수 있다. 상위패드(103U)와 중간 패드(103M) 사이에 제2버퍼패드(105B)가 위치할 수 있다. 제1 및 제2버퍼패드(105A, 105B)는 절연물질일 수 있다. 제1 및 제2버퍼패드(105A, 105B)는 중간 패드(103M), 하위패드(103L) 및 상위패드(103U)보다 얇을 수 있다.
도 3b를 참조하면, 패드부(103P12)는 하위패드(103L'), 상위패드(103U') 및 하위패드(103L')와 상위패드(103U') 사이에 위치하는 중간 패드(103M')를 포함할 수 있다. 하위패드(103L'), 상위패드(103U') 및 중간 패드(103M')는 패드연결부(103I)에 의해 서로 연결될 수 있다. 중간 패드(103M')는 하위패드(103L') 및 상위패드(103U')와 동일 두께일 수 있다(D4'=D2'=D3'). 중간 패드(103M'), 하위패드(103L') 및 상위패드(103U')는 베이스부(103B)와 동일 두께일 수 있다(D1=D2'=D3'=D4'). 중간 패드(103M')는 하위패드(103L') 및 상위패드(103U')와 동일 물질일 수 있다. 하위패드(103L')와 중간 패드(103M') 사이에 제1버퍼패드(105A)가 위치할 수 있다. 상위패드(103U')와 중간 패드(103M') 사이에 제2버퍼패드(105B)가 위치할 수 있다. 제1 및 제2버퍼패드(105A, 105B)는 절연물질일 수 있다. 제1 및 제2버퍼패드(105A, 105B)는 중간 패드(103M'), 하위패드(103L') 및 상위패드(103U')보다 얇을 수 있다.
도 3c를 참조하면, 패드부(103P13)는 하위패드(103L), 상위패드(103U') 및 하위패드(103L)와 상위패드(103U') 사이에 위치하는 중간 패드(103M')를 포함할 수 있다. 하위패드(103L), 상위패드(103U') 및 중간 패드(103M')는 패드연결부(103I)에 의해 서로 연결될 수 있다. 중간 패드(103M')는 하위패드(103L)보다 얇을 수 있다(D4' < D2). 중간 패드(103M')와 상위패드(103U')는 동일 두께일 수 있다(D3'=D4'). 중간 패드(103M') 및 상위패드(103U')는 베이스부(103B)와 동일 두께일 수 있다(D1=D3'=D4'). 하위패드(103L)는 베이스부(103B)보다 두꺼울 수 있다(D2 > D1). 중간 패드(103M')는 하위패드(103L) 및 상위패드(103U')와 동일 물질일 수 있다. 하위패드(103L)와 중간 패드(103M') 사이에 제1버퍼패드(105A)가 위치할 수 있다. 상위패드(103U')와 중간 패드(103M') 사이에 제2버퍼패드(105B)가 위치할 수 있다. 제1 및 제2버퍼패드(105A, 105B)는 절연물질일 수 있다. 제1 및 제2버퍼패드(105A, 105B)는 중간 패드(103M'), 하위패드(103L) 및 상위패드(103U')보다 얇을 수 있다.
도 3a 내지 도 3c에 도시된 바와 같이, 패드부(103P11, 103P12, 103P13)를 각각 트리플 패드 형상으로 형성하므로써, 제2도전성구조물(104) 형성시 펀치 마진(Punch margin)을 극대화할 수 있다.
상술한 실시예들에 따른 패드부(103P, 103P', 103P11, 103P12, 103P13)는 메모리 장치의 일부일 수 있다. 패드부(103P, 103P', 103P11, 103P12, 103P13)는 게이트전극의 일부일 수 있다. 게이트전극은 워드라인(wordline), 제어게이트전극(control gate electrode) 또는 선택게이트전극(select gate electrode)의 일부일 수 있다. 워드라인, 제어게이트전극 및 선택게이트전극은 비휘발성 메모리 장치(Non-volatile memory device)의 일부일 수 있다. 워드라인, 제어게이트전극 및 선택게이트전극은 수직형(Vertical) NAND의 일부일 수 있다.
도 4a 및 도 4b는 수직형 메모리장치를 설명하기 위한 도면이다. 도 4a는 수직형 메모리장치의 평면도이고, 도 4b는 도 4a의 A-A'선에 따른 단면도이다.
도 4a 및 도 4b를 참조하면, 수직형 메모리장치(200)는 복수의 셀스트링(STR)을 포함할 수 있다. 각각의 셀스트링(STR)은 셀어레이영역(MC)과 콘택영역(CR)을 포함할 수 있다. 기판(201)의 상면에 복수의 게이트 전극(221∼223)과 복수의 절연층(231∼233)이 교대로 적층될 수 있다. 복수의 게이트 전극(221∼223)과 복수의 절연층(231∼233)은 셀어레이영역(MC)과 콘택영역(CR) 상에 모두 형성될 수 있다. 복수의 게이트 전극(221∼223)과 복수의 절연층(231∼233)을 관통하는 복수의 수직채널구조물(250)이 형성될 수 있다. 복수의 수직채널구조물(250)은 셀어레이영역(MC)에 형성될 수 있다. 이웃하는 셀스트링(STR)은 슬릿(202)에 의해 분리될 수 있다. 탑뷰로 볼 때, 복수의 수직채널구조물(250)은 규칙적으로 어레이될 수 있다. 본 실시예에서 설명의 편의를 위해, 하나의 셀스트링(STR)에 3개의 수직채널구조물(250)을 도시하였으나, 수직채널구조물(250)의 어레이는 다양하게 설정될 수 있다. 본 실시예에서 설명의 편의를 위해, 3개의 절연층(231∼233)과 3개의 게이트전극(221∼223)을 교대로 적층하였으나, 절연층(231∼233)과 게이트전극(221∼223)의 적층 수는 다양하게 설정될 수 있다. 수직채널구조물(250)은, 게이트전극(221∼223)과 이웃하는 전하저장층(251), 전하저장층(251)과 접촉하는 터널절연층(252) 및 터널절연층(252)과 접촉하는 채널층(253)을 포함할 수 있다. 채널층(253)의 내부공간은 코어절연층(254)으로 채워질 수 있다. 코어절연층(254) 상에 도전패드(255)가 형성될 수 있다. 터널절연층(252)은 채널층(253)의 외벽을 에워싸는 형상일 수 있다. 전하저장층(251)은 터널절연층(252)의 외벽을 에워싸는 형상일 수 있다.
복수의 게이트 전극(221∼223)은 도전물질을 포함할 수 있다. 복수의 게이트 전극(221∼223)은 티타늄질화물, 텅스텐 또는 이들의 스택을 포함할 수 있다. 복수의 게이트 전극(221∼223) 각각은 베이스부(221B, 222B, 223B) 및 패드부(241, 242, 243)를 포함할 수 있다. 베이스부(221B, 222B, 223B)는 셀어레이영역(MC) 상에 위치할 수 있다. 베이스부(221B, 222B, 223B) 중 일부는 콘택영역(CR) 상에 위치하도록 연장될 수 있다. 패드부(241, 242, 243)는 콘택영역(CR) 상에 위치할 수 있다. 패드부(241, 242, 243)는 베이스부(221B, 222B, 223B)의 끝단으로부터 수평하게 연장될 수 있다. 패드부(241, 242, 243)는 베이스부(221B, 222B, 223B)보다 두꺼울 수 있다. 베이스부(221B, 222B, 223B)와 패드부(241, 242, 243)는 동일 물질을 포함할 수 있다. 각각의 베이스부(221B, 222B, 223B)는 싱글층일 수 있고, 각각의 패드부(241, 242, 243)는 다층일 수 있다. 따라서, 게이트전극(221∼223) 중에서 베이스부(221B, 222B, 223B)는 싱글레이어드(Single-layered) 게이트전극이라고 지칭할 수 있고, 패드부(241, 242, 243)는 다층 레이어드(Multi-layered) 패드부라고 지칭할 수 있다.
복수의 게이트 전극(221∼223)은 워드라인이라고 지칭될 수 있다. 복수의 절연층(231∼233)은 기판(201)의 상면으로부터 수직하는 방향으로 제1절연층(231), 제2절연층(232) 및 제3절연층(233)이라고 지칭하기로 한다. 복수의 게이트 전극(221∼223)은 기판(201)의 상면으로부터 수직하는 방향으로 제1게이트전극(221), 제2게이트전극(222) 및 제3게이트전극(223)이라고 지칭하기로 한다. 복수의 패드부(241, 242, 243)는 계단형 구조로 배치될 수 있다. 복수의 패드부(241, 242, 243)는 기판(201)의 상면으로부터 수직하는 방향으로 제1패드부(241), 제2패드부(242) 및 제3패드부(243)라고 지칭하기로 한다. 제1패드부(241)의 상부면은 제2패드부(242)의 상부면보다 낮은 레벨일 수 있고, 제2패드부(242)의 상부면은 제3패드부(243)의 상부면보다 낮은 레벨일 수 있다. 제1패드부(241)는 제1게이트전극(221)의 끝단에 접속될 수 있고, 제2패드부(242)는 제2게이트전극(222)의 끝단에 접속될 수 있으며, 제3패드부(243)는 제3게이트전극(223)의 끝단에 접속될 수 있다.
복수의 콘택플러그(271, 272, 273)가 패드부(241, 242, 243) 각각에 접속될 수 있다. 예컨대, 복수의 콘택플러그(271, 272, 273)는 제1콘택플러그(271), 제2콘택플러그(272) 및 제3콘택플러그(273)를 포함할 수 있다. 제1콘택플러그(271)는 제1패드부(241)에 접속될 수 있고, 제2콘택플러그(272)는 제2패드부(242)에 접속될 수 있으며, 제3콘택플러그(273)는 제3패드부(243)에 접속될 수 있다.
복수의 콘택플러그(271, 272, 273)는 층간절연층(260)을 관통할 수 있다. 층간절연층(260)은 복수의 패드부(241, 242, 243)를 커버링하면서 기판(201)의 전면에 형성될 수 있다. 층간절연층(260)은 캡핑층(261) 및 평탄화층(262)을 포함할 수 있다. 평탄화층(262)은 캡핑층(261)보다 두꺼울 수 있다. 수직채널구조물(250)과 콘택플러그(271, 272, 273)는 모두 층간절연층(260)을 관통할 수 있다.
도 4b를 참조하면, 복수의 패드부(241, 242, 243)는 각각 하위패드(241L, 242L, 243L), 상위패드(241U, 242U, 243U) 및 패드연결부(241I, 242I, 243I)를 포함할 수 있다. 패드연결부(241I, 242I, 243I)는 하위패드(241L, 242L, 243L)와 상위패드(241U, 242U, 243U)를 상호 연결시킬 수 있다. 복수의 패드부(241, 242, 243)는 버퍼패드(241B, 242B, 243B)를 더 포함할 수 있다. 버퍼패드(241B, 242B, 243B)는 하위패드(241L, 242L, 243L)와 상위패드(241U, 242U, 243U) 사이에 위치할 수 있다. 버퍼패드(241B, 242B, 243B)의 일부는 절연층(231, 232, 233)에 접촉될 수 있다. 버퍼패드(241B, 242B, 243B) 및 캡핑층(261)에 의해 이웃하는 패드부(241, 242, 243)의 브릿지(Bridge)를 방지할 수 있다. 버퍼패드(241B, 242B, 243B)에 의해 패드부(241, 242, 243)의 쓰러짐을 방지할 수 있다. 버퍼패드(241B, 242B, 243B)는 절연물질을 포함할 수 있다. 버퍼패드(241B, 242B, 243B)는 실리콘산화물을 포함할 수 있다. 하위패드(241L, 242L, 243L), 상위패드(241U, 242U, 243U) 및 패드연결부(241I, 242I, 243I)는 도전물질을 포함할 수 있다. 하위패드(241L, 242L, 243L), 상위패드(241U, 242U, 243U) 및 패드연결부(241I, 242I, 243I)는 티타늄질화물, 텅스텐 또는 이들의 스택을 포함할 수 있다.
하위패드(241L, 242L, 243L)와 상위패드(241U, 242U, 243U)는 동일 두께일 수 있다. 하위패드(241L, 242L, 243L)와 상위패드(241U, 242U, 243U)는 베이스부(221B, 222B, 223B)보다 두꺼울 수 있다. 버퍼패드(241B, 242B, 243B)는 하위패드(241L, 242L, 243L) 및 상위패드(241U, 242U, 243U)보다 얇을 수 있다.
다른 실시예에서, 복수의 패드부(241, 242, 243)는 도 2 및 도 3a 내지 도 3c에 도시된 더블 패드 형상 및 트리플 패드 형상을 포함하는 구조일 수 있다.
도 5a 내지 도 5p는 수직형 메모리장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 5a에 도시된 바와 같이, 기판(11) 상에 절연층 스택(20)과 희생층 스택(30)이 형성될 수 있다. 기판(11)은 셀어레이영역(MC)과 콘택영역(CR)을 포함할 수 있다. 절연층 스택(20)은 복수의 절연층(21∼23)을 포함할 수 있다. 희생층 스택(30)은 복수의 희생층(31∼33)을 포함할 수 있다. 복수의 절연층(21∼23)과 복수의 희생층(31∼33)은 교대로 적층될 수 있다. 복수의 절연층(21∼23) 중 어느 하나와 복수의 희생층(31∼33) 중 어느 하나는 하나의 쌍(pair)을 형성할 수 있다. 예컨대, 기판(11) 상에 복수의 절연층-희생층 쌍(P1∼P3)이 순차적으로 형성될 수 있다. 각각의 절연층-희생층 쌍(P1∼P3)은 기판(11)의 표면에 대해 평행하는 방향으로 연장될 수 있다. 복수의 절연층(21∼23)과 복수의 희생층(31∼33)은 기판(11)의 표면에 대해 수직하는 방향을 따라 교대로 적층될 수 있다. 절연층-희생층 쌍(P1∼P3)은 서로 다른 길이일 수 있고, 이에 따라 절연층-희생층 쌍(P1∼P3)은 계단 구조(40)를 형성할 수 있다. 계단 구조(40)는 콘택영역(CR)에 형성될 수 있다. 계단 구조(40)에 의해 복수의 패드 영역(41∼43)이 정의될 수 있다. 계단 구조(40)에 의해 복수의 희생층(31∼33)의 일부분들이 노출될 수 있다. 예를 들어, 계단 구조(40)를 형성하는 하나의 방법으로서, 절연층 스택(20)과 희생층 스택(30)을 형성한 후에 마스크층(도시 생략)을 형성하고, 마스크층에 의해 노출된 희생층 스택(30) 및 절연층 스택(20)을 식각할 수 있다. 후속하여, 마스크층을 트리밍(trimming) 하면서 마스크층에 의해 노출된 희생층 스택(30) 및 절연층 스택(20)을 식각하는 공정을 복수 회 진행할 수 있다. 일예로, 절연층-희생층 쌍(P1)을 가장 먼저 형성하고, 절연층-희생층 쌍(P3)을 가장 나중에 형성할 수 있다. 절연층-희생층 쌍(P1∼P3) 각각에서 절연층(21∼23) 상에 희생층(31∼33)이 위치할 수 있다. 복수의 패드영역(41∼43)은 제1패드영역(41), 제2패드영역(42) 및 제3패드영역(43)을 포함할 수 있다.
절연층(21∼23)과 희생층(31∼33)은 식각 선택비를 갖는 물질로 형성될 수 있다. 이러한 식각 선택비는, 절연층(21∼23)의 식각 속도에 대한 희생층(31∼33)의 식각 속도의 비율로 정의될 수 있다. 절연층(21∼23)은 희생층(31∼33)을 식각할 때 제거되지 않는 물질일 수 있다. 절연층(21∼23)은 실리콘산화물일 수 있고, 희생층(31∼33)은 절연층(21∼23)에 대해 식각선택비를 갖는 물질일 수 있다. 예컨대, 절연층(21∼23)은 실리콘산화물일 수 있고, 희생층(31∼33)은 실리콘질화물일 수 있다. 다른 실시예에서, 희생층(31∼33)은 실리콘층 또는 실리콘카바이드를 포함할 수도 있다.
도 5b에 도시된 바와 같이, 희생패드층(50)이 형성될 수 있다. 희생패드층(50)은 계단구조(40)를 포함한 기판(11)의 전면에 형성될 수 있다. 희생패드층(50)은 복수의 패드영역(41∼43)을 커버링할 수 있다. 희생패드층(50)과 희생층(31∼33)은 동일 물질일 수 있다. 희생패드층(50)과 절연층(21∼23)은 서로 다른 물질일 수 있다. 희생패드층(50)은 절연층(21∼23)에 대해 식각선택비를 갖는 물질일 수 있다. 희생패드층(50)은 실리콘질화물을 포함할 수 있고, 절연층(21∼23)은 실리콘산화물을 포함할 수 있다.
도 5c에 도시된 바와 같이, 복수의 희생패드(51P∼53P)가 형성될 수 있다. 복수의 희생패드(51P∼53P)는 패드영역(41∼43)에 각각 형성될 수 있다. 복수의 희생패드(51P∼53P)를 형성하기 위해, 희생패드층(50)을 식각할 수 있다. 복수의 희생패드(51P∼53P)는 절연층(21∼23)과 접촉하지 않을 수 있다. 복수의 희생패드(51P∼53P)는 제1희생패드(51P), 제2희생패드(52P) 및 제3희생패드(53P)를 포함할 수 있다. 제1희생패드(51P)는 제1패드영역(41)에 형성될 수 있고, 제2희생패드(52P)는 제2패드영역(42)에 형성될 수 있으며, 제3희생패드(53P)는 제3패드영역(43)에 형성될 수 있다. 제1희생패드(51P), 제2희생패드(52P) 및 제3희생패드(53P)는 동일한 두께일 수 있다. 제1희생패드(51P), 제2희생패드(52P) 및 제3희생패드(53P)는 동일한 길이일 수 있다. 제1희생패드(51P)와 제2절연층(22)은 동일 레벨에 위치할 수 있다. 제1희생패드(51P)와 제2절연층(22) 사이에 제1갭(51V)이 형성될 수 있다. 제2희생패드(52P)와 제3절연층(23)은 동일 레벨에 위치할 수 있다. 제2희생패드(52P)와 제3절연층(23) 사이에 제2갭(52V)이 형성될 수 있다. 제1갭(51V)에 의해 제1희생패드(51P)와 제2희생패드(52P)는 이격될 수 있다. 제2갭(52V)에 의해 제2희생패드(52P)와 제3희생패드(53P)는 이격될 수 있다.
도 5d에 도시된 바와 같이, 버퍼층(60)이 형성될 수 있다. 버퍼층(60)은 복수의 희생패드(51P∼53P)를 포함한 기판(11)의 전면에 형성될 수 있다. 버퍼층(60)은 복수의 희생패드(51P∼53P)를 커버링할 수 있다. 버퍼층(60)은 제1갭(51V) 및 제2갭(52V)을 채울 수 있다. 버퍼층(60)과 절연층(21∼23)은 동일 물질일 수 있다. 버퍼층(60)과 희생층(31∼33)은 서로 다른 물질일 수 있다. 버퍼층(60)은 희생층(31∼33) 및 희생패드(51P∼53P)에 대해 식각선택비를 갖는 물질일 수 있다. 버퍼층(60)은 실리콘산화물을 포함할 수 있다. 버퍼층(60)의 일부는 희생층(31∼33)의 측벽을 커버링할 수 있다. 버퍼층(60)에 의해 제1희생패드(51P)와 제2희생패드(52P)는 서로 이격될 수 있다. 버퍼층(60)에 의해 제2희생패드(52P)와 제3희생패드(53P)는 서로 이격될 수 있다.
도 5e에 도시된 바와 같이, 추가희생패드층(50')이 형성될 수 있다. 추가희생패드층(50')은 버퍼층(60)을 포함한 기판(11)의 전면에 형성될 수 있다. 추가희생패드층(50')은 복수의 패드영역(41∼43)을 커버링할 수 있다. 추가희생패드층(50')과 희생층(31∼33)은 동일 물질일 수 있다. 추가희생패드층(50')과 희생패드(51P∼53P)는 동일 물질일 수 있다. 추가희생패드층(50')과 절연층(21∼23)은 서로 다른 물질일 수 있다. 추가희생패드층(50')과 버퍼층(60)은 서로 다른 물질일 수 있다. 추가희생패드층(50')은 절연층(21∼23) 및 버퍼층(60)에 대해 식각선택비를 갖는 물질일 수 있다. 추가희생패드층(50')은 실리콘질화물을 포함할 수 있고, 절연층(21∼23) 및 버퍼층(60)은 실리콘산화물을 포함할 수 있다. 추가희생패드층(50')은 희생패드(51P∼53P)보다 더 두꺼울 수 있다. 추가희생패드층(50')은 약 400Å 두께로 형성될 수 있다. 추가희생패드층(50')의 두께는 하나의 희생층(31∼33)과 희생패드층(50)을 합친 두께와 동일할 수 있다. 추가희생패드층(50')과 희생패드(51P∼53P)는 버퍼층(60)에 의해 서로 이격될 수 있다.
도 5f에 도시된 바와 같이, 희생버퍼층(60')이 형성될 수 있다. 희생버퍼층(60')은 추가희생패드층(50')을 포함한 기판(11)의 전면에 형성될 수 있다. 희생버퍼층(60')과 버퍼층(60)은 동일 물질일 수 있다. 희생버퍼층(60')과 추가희생패드층(50')은 서로 다른 물질일 수 있다. 희생버퍼층(60')은 추가희생패드층(50')에 대해 식각선택비를 갖는 물질일 수 있다. 희생버퍼층(60')은 실리콘산화물을 포함할 수 있고, 추가희생패드층(50')은 실리콘질화물을 포함할 수 있다. 희생버퍼층(60')은 추가희생패드층(50')보다 얇을 수 있다. 희생버퍼층(60')과 버퍼층(60)은 동일 두께일 수 있다.
도 5g에 도시된 바와 같이, 희생버퍼패드(61P'∼63P')가 형성될 수 있다. 희생버퍼패드(61P'∼63P')는 패드영역(41∼43)에 형성될 수 있다. 희생버퍼패드(61P'∼63P')를 형성하기 위해, 마스크패턴(도시 생략)을 이용하여 희생버퍼층(60')을 식각할 수 있다. 희생버퍼패드(61P'∼63P')를 형성하기 위해 희생버퍼층(60')을 습식식각할 수 있다. 희생버퍼패드(61P'∼63P')를 형성함에 따라 추가희생패드층(50')의 일부분들이 노출될 수 있다.
도 5h에 도시된 바와 같이, 복수의 추가희생패드(51P'∼53P')가 형성될 수 있다. 복수의 추가희생패드(51P'∼53P')를 형성하기 위해, 희생버퍼패드(61P'∼63P')를 식각마스크로 하여 추가희생패드층(50')을 식각할 수 있다. 복수의 추가희생패드(51P'∼53P')를 형성하기 위해 추가희생패드층(50')을 습식식각할 수 있다. 복수의 추가희생패드(51P'∼53P')는 패드영역(41∼43)에 형성될 수 있다. 복수의 추가희생패드(51P'∼53P')를 형성한 후에, 버퍼층(60)의 일부분들이 노출될 수 있다. 복수의 추가희생패드(51P'∼53P')는 제1추가희생패드(51P'), 제2추가희생패드(52P') 및 제3추가희생패드(53P')를 포함할 수 있다.
제1추가희생패드(51P')와 제2추가희생패드(52P') 사이에 제1패드갭(51V')이 형성될 수 있다. 제2추가희생패드(52P')와 제3추가희생패드(53P') 사이에 제2패드갭(52V')이 형성될 수 있다. 제1패드갭(51V')에 의해 제1추가희생패드(51P')와 제2추가희생패드(52P')는 서로 이격될 수 있다. 제2패드갭(52V')에 의해 제2추가희생패드(52P')와 제3추가희생패드(53P')는 서로 이격될 수 있다. 제1추가희생패드(51P')의 상부 표면은 제2추가희생패드(52P')의 상부 표면보다 낮은 레벨일 수 있다. 제2추가희생패드(52P')의 상부 표면은 제3추가희생패드(53P')의 상부 표면보다 낮은 레벨일 수 있다.
도 5i에 도시된 바와 같이, 버퍼패드(61P∼63P)가 형성될 수 있다. 버퍼패드(61P∼63P)를 형성하기 위해, 추가희생패드(51P'∼53P')를 식각마스크로 하여 버퍼층(60)을 식각할 수 있다. 버퍼패드(61P∼63P)를 버퍼층(60)을 건식식각할 있다. 버퍼층(60)을 식각할 때, 희생버퍼패드(61P'∼63P')가 제거될 수 있다. 버퍼패드(61P∼63P)를 형성한 이후에, 희생패드(51P, 52P, 53P)의 일부분이 노출될 수 있다. 복수의 버퍼패드(61P∼63P)는 제1버퍼패드(61P), 제2버퍼패드(62P) 및 제3버퍼패드(63P)를 포함할 수 있다. 제1버퍼패드(61P)와 제2버퍼패드(62P) 사이에 제1패드갭(51V")이 형성될 수 있다. 제2버퍼패드(62P)와 제3버퍼패드(63P) 사이에 제2패드갭(52V")이 형성될 수 있다. 제1패드갭(51V")에 의해 제1버퍼패드(61P)와 제2버퍼패드(62P)는 서로 이격될 수 있다. 제2패드갭(52V")에 의해 제2버퍼패드(62P)와 제3버퍼패드(63P)는 서로 이격될 수 있다. 제1버퍼패드(61P)의 상부 표면은 제2버퍼패드(62P)의 상부 표면보다 낮은 레벨일 수 있다. 제2버퍼패드(62P)의 상부 표면은 제3버퍼패드(63P)의 상부 표면보다 낮은 레벨일 수 있다. 제1패드갭(51V")과 제2패드갭(52V")은 각각 도 5h의 제1패드갭(51V')의 하부 및 제2패드갭(52V')의 하부가 연장된 형상일 수 있다.
상술한 바와 같이, 버퍼패드(61P∼63P)를 형성하므로써, 콘택영역(CR)에는 복수의 돌출형 구조물(64P, 65P, 66P)이 형성될 수 있다. 복수의 돌출형 구조물(64P, 65P, 66P)은 계단형 구조로 형성될 수 있다. 돌출형 구조물(64P, 65P, 66P)은 희생층(31∼33) 상에 희생패드(51P∼53P), 버퍼패드(61P∼63P) 및 추가희생패드(51P'∼53P')의 순서로 적층될 수 있다. 돌출형 구조물(64P, 65P, 66P) 각각은 다층 희생구조물(Multi-layered sacrificial structure)이라고 지칭될 수 있다. 즉, 돌출형 구조물(64P, 65P, 66P) 각각은 희생층(31∼33), 희생패드(51P∼53P) 및 추가희생패드(51P'∼53P')을 포함할 수 있다. 셀어레이영역(MC)에 형성된 희생층(31∼33) 각각은 싱글층 구조일 수 있다. 즉, 셀어레이영역(MC)에서는 희생패드(51P∼53P) 및 추가희생패드(51P'∼53P')가 형성되지 않고, 희생층(31∼33)만 형성될 수 있다.
도 5j에 도시된 바와 같이, 캡핑층(71)이 형성될 수 있다. 캡핑층(71) 상에 평탄화층(72)이 형성될 수 있다. 캡핑층(71)은 추가희생패드(51P'∼53P')를 포함한 기판(11)의 전면에 형성될 수 있다. 캡핑층(71)은 추가희생패드(51P'∼53P')를 커버링할 수 있다. 캡핑층(71) 형성시, 돌출 구조물(64P, 65P, 66P)의 프로파일에 따라 에어갭(V1∼V3)이 형성될 수 있다. 에어갭(V1∼V3)을 형성하기 위해, 캡핑층(71)은 비-컨포멀(non-conformal)하게 형성될 수 있다. 예컨대, 에어갭(V1∼V3)을 형성하기 위해 캡핑층(71)은 나쁜 단차피복성(poor step coverage)을 가질 수 있다. 캡핑층(71)은 플라즈마를 이용한 증착법, 예컨대, 플라즈마화학기상증착법(PECVD) 또는 플라즈마원자층증착법(PEALD)을 이용하여 형성될 수 있다. 캡핑층(71)과 평탄화층(72)을 통틀어 층간절연층이라고 지칭할 수 있다. 캡핑층(71)은 실리콘산화물을 포함할 수 있다. 예를 들어, 캡핑층(71)은 USG(Undoped Silicate Glass)를 포함할 수 있다.
에어갭(V1∼V3)은 제1에어갭(V1), 제2에어갭(V2) 및 제3에어갭(V2)을 포함할 수 있다. 제1에어갭(V1)은 제1버퍼패드(61P)의 측벽에 위치할 수 있다. 제2에어갭(V2)은 제2버퍼패드(62P)의 측벽에 위치할 수 있다. 제3에어갭(V3)은 제3버퍼패드(63P)의 측벽에 위치할 수 있다. 제1에어갭(V1)은 제1희생패드(51P)와 제1추가희생패드(51P')를 상호 연결시킬 수 있다. 제2에어갭(V2)은 제2희생패드(52P)와 제2추가희생패드(52P')를 상호 연결시킬 수 있다. 제3에어갭(V3)은 제3희생패드(53P)와 제3추가희생패드(53P')를 상호 연결시킬 수 있다.
도 5k에 도시된 바와 같이, 수직홀(12)이 형성될 수 있다. 수직홀(12)은 기판(11)의 표면에 대해 수직하게 형성될 수 있다. 수직홀(12)은 복수의 절연층(21∼23), 복수의 희생층(31∼33), 캡핑층(71) 및 평탄화층(72)을 식각하여 형성될 수 있다. 수직홀(12)은 셀어레이영역(MC)에 형성될 수 있다. 도시하지 않았으나, 평면상으로 볼 때, 수직홀(12)은 복수개가 형성될 수 있고, 홀 어레이(Hole array) 구조일 수 있다. 수직홀(12) 형성 시, 기판(11)의 표면이 과도 식각될 수 있다.
도 5l에 도시된 바와 같이, 수직채널구조물(13)이 형성될 수 있다. 수직채널구조물(13)은 수직홀(12)을 채울 수 있다. 수직채널구조물(13)은 도 4b의 수직채널구조물(250)에 대응될 수 있다. 수직채널구조물(13)은 '필라구조물(Pillar structure)'이라고 지칭할 수 있다.
후속하여 도 5m 및 5n에 도시된 바와 같이, 희생층(31∼33) 및 돌출형 구조물(64P, 65P, 66P)을 각각 게이트전극(91G, 92G, 93G) 및 패드부(91P, 92P, 93P)로 치환(Replacing)하는 공정을 수행할 수 있다.
도 5m에 도시된 바와 같이, 복수의 리세스(81∼83)가 형성될 수 있다. 복수의 리세스(81∼83)를 형성하기 위해, 슬릿(도 4a의 202 참조)을 먼저 형성할 수 있다. 슬릿을 통해 복수의 희생층(31∼33)을 제거하고, 이에 따라 절연층(21∼23) 사이에 리세스(81∼83)가 형성될 수 있다. 복수의 희생층(31∼33)은 습식식각으로 제거할 수 있다. 예를 들어, 희생층(31∼33)이 실리콘질화물을 포함하는 경우, 희생층(31∼33)은 인산(H3PO4) 용액을 사용하는 습식 식각 공정에 의해 제거될 수 있다. 복수의 리세스(81∼83)는 기판(11)의 표면에 대해 평행할 수 있다. 복수의 리세스(81∼83)는 수평형 리세스라고 지칭될 수 있다. 복수의 리세스(81∼83)는 수직채널구조물(13)의 측벽을 노출시킬 수 있다.
복수의 리세스(81∼83)는 제1리세스(81), 제2리세스(82) 및 제3리세스(83)를 포함할 수 있다. 제1리세스(81), 제2리세스(82) 및 제3리세스(83)는 각각 콘택영역(CR)에 위치하는 제1스택형리세스(Stack-type recess, 81R), 제2스택형리세스(82R) 및 제3스택형리세스(83R)를 포함할 수 있다. 제1스택형리세스(81R), 제2스택형리세스(82R) 및 제3스택형리세스(83R)를 형성하기 위해, 희생층(31∼33), 희생패드(51P∼53P), 추가희생패드(51P'∼53P')를 제거할 수 있다. 제1스택형리세스(81R)는 제1하위리세스(81L)와 제1상위리세스(81U)의 스택을 포함할 수 있고, 제1하위리세스(81L)와 제1상위리세스(81U)를 상호연결하는 제1상호연결리세스(81I)를 더 포함할 수 있다. 제2스택형리세스(82R)는 제2하위리세스(82L)와 제2상위리세스(82U)의 스택을 포함할 수 있고, 제2하위리세스(82L)와 제2상위리세스(82U)를 상호연결하는 제2상호연결리세스(82I)를 더 포함할 수 있다. 제3스택형리세스(83R)는 제3하위리세스(83L)와 제3상위리세스(83U)의 스택을 포함할 수 있고, 제3하위리세스(83L)와 제3상위리세스(83U)를 상호연결하는 제3상호연결리세스(83I)를 더 포함할 수 있다. 제1내지 제3상호연결리세스(81I∼83I)는 제1 내지 제3에어갭(V1∼V3)에 대응될 수 있다. 따라서, 제1스택형리세스(81R), 제2스택형리세스(82R) 및 제3스택형리세스(83R) 내에는 에어갭(V1∼V3)이 내장된 구조일 수 있다.
제1하위리세스(81L)와 제1상위리세스(81U) 사이에 제1버퍼패드(61P)가 위치할 수 있다. 제2하위리세스(82L)와 제2상위리세스(82U) 사이에 제2버퍼패드(62P)가 위치할 수 있다. 제3하위리세스(83L)와 제3상위리세스(83U) 사이에 제3버퍼패드(63P)가 위치할 수 있다. 제1버퍼패드(61P)는 제1절연층(21)에 연결될 수 있고, 제2버퍼패드(62P)는 제2절연층(22)에 연결될 수 있으며, 제3버퍼패드(63P)는 제2절연층(23)에 연결될 수 있다.
제1스택형리세스(81R), 제2스택형리세스(82R) 및 제3스택형리세스(83R)는 절연층(21∼23), 캡핑층(71) 및 제1 내지 제3버퍼패드(61P∼63P)에 의해 상호 비-접촉될 수 있다.
위와 같이, 콘택영역(CR)에는 스택형리세스(81R, 82R, 83R)를 형성할 수 있다. 셀어레이영역(MC)에 형성된 리세스(81, 82, 83)는 싱글형 리세스(Single-type recess)일 수 있다. 스택형리세스(81R, 82R, 83R)는 셀어레이영역(MC)에 형성된 리세스(81, 82, 83)보다 더 두꺼울 수 있다. 스택형리세스(81R, 82R, 83R)는 두꺼운 리세스(Thick recess)일 수 있고, 셀어레이영역(MC)에 형성된 리세스(81, 82, 83)은 얇은 리세스(Thin recess)일 수 있다.
도 5n에 도시된 바와 같이, 복수의 게이트전극(91G∼93G)이 형성될 수 있다. 복수의 게이트전극(91G∼93G)을 형성하기 위해, 리세스(81, 82, 83), 에어갭(V1∼V3) 및 스택형리세스(81R, 82R, 83R)를 도전물질로 채울 수 있다. 이를 '이너 필링 공정(Inner filling process)'이라고 지칭한다. 복수의 게이트전극(91G∼93G)은 텅스텐을 포함할 수 있다. 다른 실시예에서, 복수의 게이트전극(91G∼93G)은 티타늄질화물/텅스텐(TiN/W) 스택일 수 있다. 복수의 게이트전극(91G∼93G)은 수직채널구조물(13)을 에워싸는 형상일 수 있다.
복수의 게이트전극(91G∼93G)은 제1게이트전극(91G), 제2게이트전극(92G) 및 제3게이트전극(93G)을 포함할 수 있다. 제1게이트전극(91G), 제2게이트전극(92G) 및 제3게이트전극(93G)은 절연층(21∼23)을 사이에 두고 수직하게 적층되는 형상일 수 있다.
제1게이트전극(91G)은 제1베이스부(91B)와 제1패드부(91P)를 포함할 수 있다. 제2게이트전극(92G)은 제2베이스부(92B)와 제2패드부(92P)를 포함할 수 있다. 제3게이트전극(93G)은 제3베이스부(93B)와 제3패드부(93P)를 포함할 수 있다. 제1패드부(91P)는 제1베이스부(91B)의 끝단으로부터 연장될 수 있다. 제2패드부(92P)는 제2베이스부(92B)의 끝단으로부터 연장될 수 있다. 제3패드부(93P)는 제3베이스부(93B)의 끝단으로부터 연장될 수 있다. 제1패드부(91P), 제2패드부(92P) 및 제3패드부(93P)는 콘택영역(CR)에 위치할 수 있다. 제1베이스부(91B), 제2베이스부(92B) 및 제3베이스부(93B)는 동일 두께일 수 있다. 제1패드부(91P), 제2패드부(92P) 및 제3패드부(93P)는 동일 두께일 수 있다. 제1패드부(91P), 제2패드부(92P) 및 제3패드부(93P)는 각각 제1베이스부(91B), 제2베이스부(92B) 및 제3베이스부(93B)보다 두꺼울 수 있다. 제1베이스부(91B), 제2베이스부(92B) 및 제3베이스부(93B)는 싱글 레이어드 게이트전극이라고 지칭할 수 있고, 제1패드부(91P), 제2패드부(92P) 및 제3패드부(93P)는 다층 레이어드 패드부라고 지칭할 수 있다.
제1패드부(91P), 제2패드부(92P) 및 제3패드부(93P)는 각각 더블 패드 구조일 수 있다. 제1패드부(91P)는 제1하위패드(91L), 제1상위패드(91U) 및 제1하위패드(91L)와 제1상위패드(91U)를 상호연결하는 제1패드연결부(91I)를 포함할 수 있다. 제2패드부(92P)는 제2하위패드(92L), 제2상위패드(92U) 및 제2하위패드(92L)와 제2상위패드(92U)를 상호연결하는 제2패드연결부(92I)를 포함할 수 있다. 제3패드부(93P)는 제3하위패드(93L), 제3상위패드(93U) 및 제3하위패드(93L)와 제3상위패드(93U)를 상호연결하는 제3패드연결부(93I)를 포함할 수 있다. 제1상위패드(91U), 제2상위패드(92U) 및 제3상위패드(93U)는 캡핑층(71)에 의해 서로 이격될 수 있다. 제1하위패드(91L)와 제1상위패드(91U)는 동일 두께일 수 있고, 제1베이스부(91B)보다 두꺼울 수 있다. 제2하위패드(92L)와 제2상위패드(92U)는 동일 두께일 수 있고, 제2베이스부(92B)보다 두꺼울 수 있다. 제3하위패드(93L)와 제3상위패드(93U)는 동일 두께일 수 있고, 제3베이스부(93B)보다 두꺼울 수 있다. 제1하위패드(91L), 제2하위패드(92L) 및 제3하위패드(93L)는 동일 두께일 수 있다. 제1상위패드(91U), 제2상위패드(92U) 및 제3상위패드(93U)는 동일 두께일 수 있다.
제1패드부(91P), 제2패드부(92P) 및 제3패드부(93P)는 각각 제1버퍼패드(61P), 제2버퍼패드(62P) 및 제3버퍼패드(63P)를 더 포함할 수 있다. 제1버퍼패드(61P)는 제1하위패드(91L)와 제1상위패드(91U) 사이에 위치할 수 있다. 제2버퍼패드(62P)는 제2하위패드(92L)와 제2상위패드(92U) 사이에 위치할 수 있다. 제3버퍼패드(63P)는 제3하위패드(93L)와 제3상위패드(93U) 사이에 위치할 수 있다. 제1버퍼패드(61P), 제2버퍼패드(62P) 및 제3버퍼패드(63P)는 각각 제1절연층(21), 제2절연층(22) 및 제3절연층(23)에 접촉될 수 있다.
제1패드부(91P), 제2패드부(92P) 및 제3패드부(93P)는 계단형 구조일 수 있다. 제1패드부(91P)의 상부면은 제2패드부(92P)의 상부면보다 낮은 레벨일 수 있고, 제2패드부(92P)의 상부면은 제3패드부(93P)의 상부면보다 낮은 레벨일 수 있다.
도 5o에 도시된 바와 같이, 복수의 콘택홀(94, 95, 96)이 형성될 수 있다. 복수의 콘택홀(94, 95, 96)을 형성하기 위해 콘택마스크(도시 생략)를 이용하여 평탄화층(72)과 캡핑층(71)을 식각할 수 있다. 예컨대, 복수의 콘택홀(94, 95, 96)은 제1콘택홀(94), 제2콘택홀(95) 및 제3콘택홀(96)을 포함할 수 있다. 제1콘택홀(94)은 제1상위패드(91U)를 노출시킬 수 있고, 제2콘택홀(95)은 제2상위패드(92U)를 노출시킬 수 있으며, 제3콘택홀(96)은 제3상위패드(93U)를 노출시킬 수 있다. 제1콘택홀(94), 제2콘택홀(95) 및 제3콘택홀(96)은 그 깊이가 서로 다를 수 있다.
제1콘택홀(94), 제2콘택홀(95) 및 제3콘택홀(96) 형성시 제1버퍼패드(61P), 제2버퍼패드(62P) 및 제3버퍼패드(63P)는 지지층 역할을 수행할 수 있다. 제1버퍼패드(61P), 제2버퍼패드(62P) 및 제3버퍼패드(63P)는 제1패드부(91P), 제2패드부(92P) 및 제3패드부(93P)의 구조적 안정성을 증대시킬 수 있다. 또한, 제1콘택홀(94), 제2콘택홀(95) 및 제3콘택홀(96) 형성시 제1버퍼패드(61P), 제2버퍼패드(62P) 및 제3버퍼패드(63P)는 식각정지층 역할을 수행할 수도 있다. 제1버퍼패드(61P), 제2버퍼패드(62P) 및 제3버퍼패드(63P)는 제1패드부(91P), 제2패드부(92P) 및 제3패드부(93P)의 펀치현상을 억제할 수 있다.
일부 실시예에서, 콘택홀(94, 95, 96) 형성시 상위패드(91U, 92U, 93U)가 펀치되더라도 하위패드(91L, 92L, 93L) 위에서 펀치가 정지할 수 있다. 이에 따라, 수직하게 적층된 게이트전극(91G, 92G, 93G) 사이의 브릿지가 방지될 수 있다.
도 5p에 도시된 바와 같이, 복수의 콘택플러그(94C, 95C, 96C)가 형성될 수 있다. 복수의 콘택플러그(94C, 95C, 96C)를 형성하기 위해, 금속층과 같은 도전물질로 복수의 콘택홀(94, 95, 96)을 채운 후 평탄화할 수 있다. 복수의 콘택플러그(94C, 95C, 96C)는 제1콘택플러그(94C), 제2콘택플러그(95C) 및 제3콘택플러그(96C)를 포함할 수 있다. 제1콘택플러그(94C)는 제1콘택홀(94)을 채울 수 있고, 제2콘택플러그(95C)는 제2콘택홀(95)을 채울 수 있으며, 제3콘택플러그(96C)는 제3콘택홀(96)을 채울 수 있다. 제1콘택플러그(94C)는 제1상위패드(91U)에 접촉될 수 있고, 제2콘택플러그(95C)는 제2상위패드(92U)에 접촉될 수 있으며, 제3콘택플러그(96C)는 제3상위패드(93U)에 접촉될 수 있다. 제1콘택플러그(94C), 제2콘택플러그(95C) 및 제3콘택플러그(96C)는 그 높이가 서로 다를 수 있다.
상술한 바에 따르면, 패드부(91P, 92P, 93P)가 더블 패드 구조로 형성되므로, 콘택플러그(94C, 95C, 96C)의 펀치 현상을 억제할 수 있다. 결국, 게이트전극(91G, 92G, 93G)의 쇼트불량을 방지할 수 있다.
또한, 셀어레이영역(MC)에 형성되는 게이트전극(91G, 92G, 93G)을 얇게 형성하므로 더 많은 메모리셀을 적층할 수 있다. 이로써 메모리장치의 집적도를 개선할 수 있다.
도 6a 및 도 6b는 비교예들에 따른 패드부를 설명하기 위한 도면이다. 도 6a 및 도 6b는 도 5p의 제1게이트전극(91G) 및 제1패드부(91P)의 비교예일 수 있다.
도 6a를 참조하면, 제1비교예의 제1게이트전극(91G1)은 베이스부(91B) 및 제1패드부(91P1)를 포함할 수 있다. 베이스부(91B)와 제1패드부(91P1)는 동일 두께(D1)일 수 있다. 제1패드부(91P1)는 도 5p의 제1패드부(91P)에 대응될 수 있으나, 제1패드부(91P1)는 도 5p의 제1패드부(91P)보다 얇은 두께일 수 있다.
제1패드부(91P1)는 싱글 패드 구조이면서 얇은 두께이므로, 제1콘택플러그(94C)의 펀치 현상(97)을 억제하기 어렵다. 이러한 펀치 현상(97)에 의해 제1콘택플러그(94C)는 절연층(21)을 관통하여 기판(11)에 접속될 수 있다.
제1비교예는, 제1패드부(91P1)의 펀치현상을 방지하기 위해 제1게이트전극(91G1)의 두께를 두껍게 형성할 수 있다. 그러나, 제1게이트전극(91G1)의 두께가 증가하면, 메모리셀을 적층하는데 한계가 있다. 이에 반해, 본 실시예들의 패드부는 더블패드 또는 트리플패드 구조로 형성하므로 게이트전극을 얇게 형성할 수 있다. 이로써, 메모리셀의 집적도를 향상시킬 수 있다.
도 6b를 참조하면, 제2비교예의 제1게이트전극(91G2)은 베이스부(91B) 및 제1패드부(91P2)를 포함할 수 있다. 제1패드부(91P2)는 베이스부(91B)보다 더 두꺼울 수 있다(D2 > D1)일 수 있다. 제1패드부(91P2)는 도 5p의 제1패드부(91P)의 제1하위패드(91L)에 대응될 수 있다.
제1패드부(91P2)는 싱글 패드 구조이므로, 제1콘택플러그(94C)의 펀치 현상(97')을 억제하기 어렵다. 이러한 펀치 현상(97')에 의해 제1콘택플러그(94C)는 절연층(21)을 관통하여 기판(11)에 접속될 수 있다.
상술한 바와 같이, 제1비교예 및 제2비교예는 싱글 패드 구조인데 반해, 도 5p의 제1패드부(91P)는 제1하위패드(91L)와 제1상위패드(91U)를 포함하는 더블 패드 구조이다. 따라서, 더블 패드 구조는 펀치 현상을 억제하는데 유리하다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
201 : 기판 202 : 슬릿
221, 222, 223 : 게이트전극 231, 232, 233 : 절연층
241, 242, 243 : 패드부 241L, 242L, 243L : 하위패드
241U, 242U, 243U : 상위패드 241I, 242I, 243I : 패드연결부
250 : 수직채널구조물 260 : 층간절연층
261 : 캡핑층
271, 272, 273 : 콘택플러그

Claims (20)

  1. 셀어레이영역과 콘택영역을 포함하는 기판;
    상기 셀어레이영역의 기판 상에서 수직하게 적층되는 복수의 게이트전극; 및
    상기 게이트전극들 각각의 끝단으로부터 연장되어 상기 콘택영역에 형성된 복수의 다층 레이어드 패드부를 포함하고,
    상기 복수의 다층 레이어드 패드부 각각은,
    상기 게이트전극의 끝단으로부터 수평으로 이격된 하위패드;
    상기 하위패드로부터 수직하게 이격된 상위패드;
    상기 하위패드와 상위패드 사이에 형성된 버퍼패드; 및
    상기 게이트전극의 끝단과 상기 하위패드 사이에 위치하여 상기 상위패드까지 수직하게 연장되어, 상기 게이트전극, 하위패드 및 상위패드를 상호연결시키는 패드연결부
    를 포함하는 수직형 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 다층 레이어드 패드부는 상기 게이트전극보다 두꺼운 두께를 갖는 수직형 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 버퍼패드는 상기 하위패드 및 상위패드보다 얇은 두께를 갖는 수직형 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 하위패드와 상위패드는 도전물질을 포함하고, 상기 버퍼패드는 절연물질을 포함하는 수직형 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 하위패드와 상위패드는 동일 두께이며, 상기 게이트전극보다 얇은 두께를 갖는 수직형 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수의 다층 레이어드 패드부는 계단형 구조로 형성된 수직형 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 게이트전극과 다층 레이어드 패드부는 동일 물질로 형성된 수직형 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수의 게이트전극을 관통하며 상기 기판의 상면에 수직하는 방향으로 연장되는 복수의 수직채널구조물을 더 포함하는 수직형 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수의 게이트전극 사이에 위치하는 복수의 절연층을 더 포함하는 수직형 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수의 다층 레이어드 패드부를 커버링하는 캡핑층을 더 포함하는 수직형 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 다층 레이어드 패드부들에 각각 연결된 복수의 콘택플러그를 더 포함하는 수직형 메모리 장치.
  12. 셀어레이영역과 콘택영역을 포함하는 기판 상에 복수의 절연층과 복수의 희생층을 교대로 형성하는 단계;
    상기 콘택영역 내 절연층들 및 희생층들을 패터닝하여 상기 희생층들이 노출된 계단형 구조를 형성하는 단계;
    상기 계단형 구조에 의해 노출된 희생층들 상에 각각 다층 희생물질을 포함하는 복수의 희생구조물을 형성하는 단계;
    상기 희생구조물들 상에 상기 다층 희생물질을 상호연결하는 복수의 에어갭을 포함하는 캡핑층을 형성하는 단계;
    상기 셀어레이영역의 희생층들을 복수의 게이트전극으로 치환하는 단계;
    상기 콘택영역의 희생층들, 에어갭들 및 희생구조물들을 복수의 다층 레이어드 패드부로 치환하는 단계; 및
    상기 다층 레이어드 패드부들 각각에 연결되는 콘택플러그를 형성하는 단계
    를 포함하는 수직형 메모리 장치 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 다층 레이어드 패드부는 상기 게이트전극보다 두껍게 형성되는 수직형 메모리 장치 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 다층 레이어드 패드부로 치환하는 단계는
    상기 희생층 및 다층 희생물질의 치환에 의해 하위패드 및 상기 하위패드로부터 수직하게 이격된 상위패드를 형성하는 단계; 및
    상기 에어갭에 채워지며 상기 하위패드와 상위패드를 상호연결하는 패드연결부를 형성하는 단계
    를 포함하는 수직형 메모리 장치 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 게이트전극으로 치환하는 단계 및 상기 다층 레이어드 패드부로 치환하는 단계는,
    상기 캡핑층, 희생층들 및 절연층들을 식각하여 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 셀어레이영역의 희생층들을 제거하여 복수의 수평형 리세스를 형성하는 단계;
    상기 수평형 리세스를 통해 상기 콘택영역의 희생층들 및 다층의 희생물질을 제거하여 상기 에어갭이 내장된 복수의 스택형 리세스를 형성하는 단계; 및
    상기 게이트전극들 및 다층 레이어드 패드부들을 형성하기 위해, 상기 수평형 리세스들 및 스택형 리세스들을 도전물질로 채우는 단계
    를 포함하는 수직형 메모리 장치 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 복수의 희생구조물을 형성하는 단계는 각각,
    상기 콘택영역의 희생층 상에 희생패드, 버퍼패드 및 추가희생패드의 순서로 적층하는 단계를 포함하는 수직형 메모리 장치 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 희생층, 희생패드, 버퍼패드 및 추가희생패드는 동일 물질로 형성하는 수직형 메모리 장치 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 버퍼패드 및 절연층은 실리콘산화물을 포함하고, 상기 희생층, 희생패드, 버퍼패드 및 추가희생패드는 실리콘질화물을 포함하는 수직형 메모리 장치 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 복수의 희생구조물을 형성하는 단계는 각각,
    상기 희생층 상에 희생패드층을 형성하는 단계;
    희생패드를 형성하기 위해 상기 희생패드층을 식각하는 단계;
    상기 희생패드 상에 버퍼층과 추가희생패드층을 차례로 적층하는 단계;
    상기 추가희생패드층 상에 희생버퍼패드를 형성하는 단계;
    상기 추가희생패드를 형성하기 위해 상기 희생버퍼패드를 식각마스크로 하여 상기 추가희생패드층을 식각하는 단계; 및
    버퍼패드를 형성하기 위해 상기 버퍼층을 식각하는 단계를 포함하고,
    상기 추가희생패드 및 희생패드는 상기 다층 희생물질이 되는
    수직형 메모리 장치 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 캡핑층을 형성하는 단계 이후에,
    상기 셀어레이영역 내 캡핑층, 절연층들 및 희생층들을 관통하는 수직채널구조물을 형성하는 단계를 더 포함하는 수직형 메모리 장치 제조 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150179564A1 (en) * 2013-12-20 2015-06-25 SK Hynix Inc. Semiconductor device and method of manufacturing the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102134912B1 (ko) * 2014-03-21 2020-07-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102094470B1 (ko) 2014-04-08 2020-03-27 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN104157654B (zh) * 2014-08-15 2017-06-06 中国科学院微电子研究所 三维存储器及其制造方法
KR102618562B1 (ko) * 2016-05-16 2023-12-27 삼성전자주식회사 반도체 칩 및 그 제조 방법
KR102619876B1 (ko) 2016-07-19 2024-01-03 삼성전자주식회사 메모리 장치
KR102650994B1 (ko) * 2016-10-14 2024-03-26 삼성전자주식회사 메모리 장치
JP2020035833A (ja) * 2018-08-28 2020-03-05 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
KR102507288B1 (ko) * 2018-09-13 2023-03-08 삼성전자주식회사 패드 영역을 갖는 게이트 패턴을 포함하는 반도체 소자

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150179564A1 (en) * 2013-12-20 2015-06-25 SK Hynix Inc. Semiconductor device and method of manufacturing the same

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