DE102011054700B4

DE102011054700B4 - Halbleiter-ESD-Bauelement und Verfahren

Info

Publication number: DE102011054700B4
Application number: DE102011054700.2A
Authority: DE
Inventors: David Alvarez; Krzysztof Domanski; Christian Cornelius Russ; Wolfgang Soldner
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2010-10-25
Filing date: 2011-10-21
Publication date: 2019-01-17
Anticipated expiration: 2031-10-22
Also published as: CN102456687B; CN102456687A; DE102011054700A1; US8456785B2; US20120099229A1

Abstract

Halbleiterbauelement, aufweisend:• einen in einem Halbleiterkörper angeordneten ESD-Bereich;• einen auf einem zweiten Bauelementebereich (20) eines zweiten Leitfähigkeitstyps angeordneten ersten Bauelementebereich (18) eines ersten Leitfähigkeitstyps, wobei der zweite Leitfähigkeitstyp dem ersten Leitfähigkeitstyp entgegengesetzt ist, wobei der erste Bauelementebereich (18) mit einem ersten ESD-Knoten (16) gekoppelt ist und wobei der zweite Bauelementebereich (20) in dem ESD-Bereich angeordnet ist;• einen auf dem zweiten Bauelementebereich (20) angeordneten dritten Bauelementebereich (204) des zweiten Leitfähigkeitstyps, wobei der dritte Bauelementebereich (204) eine höhere Leitfähigkeit als der zweite Bauelementebereich (20) aufweist;• einen an dem zweiten Bauelementebereich (20) angrenzenden vierten Bauelementebereich (22) des ersten Leitfähigkeitstyps, wobei der vierte Bauelementebereich (22) in dem ESD-Bereich angeordnet ist;• einen in dem vierten Bauelementebereich (22) angeordneten fünften Bauelementebereich (24) des zweiten Leitfähigkeitstyps, wobei der erste Bauelementebereich (18), der zweite Bauelementebereich (20), der vierte Bauelementebereich (22) und der fünfte Bauelementebereich (24) einen gesteuerten Halbleitergleichrichter bilden, wobei der fünfte Bauelementebereich (24) mit einem zweiten ESD-Knoten (34) gekoppelt ist; und• einen an den vierten Bauelementebereich (22) angrenzenden sechsten Bauelementebereich (54) des zweiten Leitfähigkeitstyps, wobei eine Grenzfläche zwischen dem vierten Bauelementebereich (22) und dem sechsten Bauelementebereich (54) eine Diodensperrschicht (51) bildet,• wobei das Halbeleiterbauelement derart eingerichtet ist, dass ein Triggerstrom des gesteuerten Halbleitergleichrichters mittels Anlegens einer Vorspannung an die Diodensperrschicht moduliert wird.

Description

Die vorliegende Erfindung betrifft ein Halbleiterbauelement gemäß Anspruch 1, ein Verfahren zum Betrieb eines Halbleiterbauelements gemäß Anspruch 22 und ein ESD-Bauelement gemäß Anspruch 13. Weitere Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
Mit den zusammen mit den internen Strukturen in integrierten Schaltungen immer kleiner werdenden elektronischen Komponenten wird es leichter, elektronische Komponenten entweder völlig zu zerstören oder anderweitig zu beeinträchtigen. Insbesondere sind viele integrierte Schaltungen sehr anfällig für Beschädigung durch Entladung von statischer Elektrizität. Elektrostatische Entladung (ESD) ist im Allgemeinen der Transfer einer elektrostatischen Ladung zwischen Körpern mit verschiedenen elektrostatischen Potentialen oder Spannungen, der durch direkten Kontakt verursacht oder durch ein elektrostatisches Feld induziert wird. Die Entladung statischer Elektrizität oder ESD ist für die Elektronikindustrie zu einem kritischen Problem geworden.
Die sich aus ESD-Ereignissen ergebenden Bauelementeausfälle sind nicht immer unmittelbar katastrophal oder offensichtlich. Oft ist das Bauelement nur etwas geschwächt, kann aber normalen Betriebsbelastungen weniger widerstehen. Ein solch geschwächtes Bauelement kann zu Zuverlässigkeitsproblemen führen. Aus diesem Grund werden typischerweise verschiedene ESD-Schutzschaltungen in Schaltungen vorgesehen, um ihre verschiedenen Komponenten zu schützen.
Zum Schutz vor elektrostatischer Entladung (ESD) werden üblicherweise steuerbare Halbleitergleichrichter-(SCR-) oder Thyristorbauelemente verwendet. Einerseits stellt der SCR eine kompakte und effektive Struktur zum Leiten der sehr großen Ströme, die mit ESD-Ereignissen assoziiert sind, bereit. Andererseits zeigen SCR-Bauelemente hohe Leckströme, insbesondere bei hohen Temperaturen, hohe Latchup-Empfindlichkeit aufgrund niedriger Haltespannungen und hohe Triggerspannungen.
Die physikalische Größe eines Transistors begrenzt die Spannung, der der Transistor widerstehen kann, ohne beschädigt zu werden. Wenn die Geometrien der Transistoren, aus denen integrierte Schaltungen bestehen, verringert werden, besteht daher eine entsprechende Verringerung der Transistordurchschlagspannung. Dementsprechend stellt die hohe Triggerspannung des SCR-Bauelements bei der Gewährleistung von ESD-Schutz für dicht besetzte integrierte Schaltungen eine Schwierigkeit dar. Da weiterhin Halbleiterschaltungen immer mehr für Anwendungen mit sehr niedriger Leistung und sehr niedriger Spannung ausgelegt werden, entstehen jedoch durch die mit SCR-Bauelementen assoziierten hohen Leckströme bei leistungsempfindlichen Anwendungen Schwierigkeiten.
US 2010 / 0 244 095 A1 beschreibt einen dual-getriggert gesteuerten Siliziumgleichrichter (DTSC). Der DTSC weist ein Halbleitersubstrat, eine N-Wanne, eine P-Wanne, eine erste N+ Diffusionsregion und eine erste P+ Diffusionsregion, eine zweite N+ Diffusionsregion und eine zweite P+ Diffusionsregion, eine dritte P+ Diffusionsregion, welche auf einer Seite des DTSC und über der N-Wanne und der P-Wanne positioniert ist, und eine dritte N+ Diffusionsregion, welche auf der anderen Seite des DTSC und über der P-Wanne und der N-Wanne positioniert ist, auf. Ferner weist der DTSC ein erstes Gate auf, welches über der N-Wanne zwischen der zweiten P+ Diffusionsregion und der dritten P+ Diffusionsregion positioniert ist und als P-Type Triggerknoten verwendet werden kann, und ein zweites Gate auf, welches über der P-Wanne zwischen der ersten N+ Diffusionsregion und der dritten N+ Diffusionsregion positioniert ist und als N-Typ Triggerknoten verwendet werden kann.
US 2005 / 0 133 869 A1 beschreibt einen doppelt-getriggert gesteuerten Siliziumgleichrichter (SCR). Der SCR ist auf einem P-Substrat gebildet und weist eine Vielzahl von N+ Diffusionsgebieten, P+ Diffusionsgebieten, eine erste N-Wannenregion, eine zweite N-Wannenregion und eine dritte N-Wannenregion auf. Die N+ Diffusionsgebiete und die P+ sind mittels Gräben voneinander isoliert. Zwei der N+ Diffusionsregionen sind N-Typ Triggerterminals, zwei der P+ Diffusionsgebiete sind P-Typ Triggerterminals.
US 2009 / 0 309 129 A1 beschreibt eine Halbleiter ESD Vorrichtung und ein Verfahren zu deren Herstellung. Die Vorrichtung weist ein SCR ESD auf, welcher innerhalb eines Halbleiters angeordnet ist, und eine Vielzahl von ersten Vorrichtungsregionen des ersten Leitungstyps, welche auf einer zweiten Vorrichtungsregion des zweiten Leitungstyps angeordnet sind, wobei der erste Leistungstyp dem zweiten Leistungstyp entgegengesetzt ist. Ferner weist der SCR ESD eine Vielzahl von dritten Vorrichtungsregionen auf, welche Unterregionen des ersten Leitungstyps und des zweiten Leistungstyps aufweisen. Die ersten Vorrichtungsregionen und die zweiten Vorrichtungsregionen sind so verteilt, dass die dritten Vorrichtungsregionen nicht direkt zueinander benachbart sind.
US 2009 / 0 166 671 A1 beschreibt einen ESD Schutzschaltkreis. Der ESD Schutzschaltkreis weist eine Detektionsvorrichtung, welche die Anstiegszeit eines Signals in einer ersten und zweiten Stromleitung detektiert, einen Pre-Driver zum Puffern und Ausgeben eines Ausgangssignals der Detektionsvorrichtung und eine Stromklemme, welche gemäß einem SCR Betrieb konfiguriert ist, auf. Entsprechend des Ausgangssignals des Pre-Drivers verbindet die Stromklemme die erste Stromleitung und die zweite Stromleitung miteinander um den Stromfluss zwischen der ersten Stromleitung und der zweiten Stromleitung zu kontrollieren.
US 2004 / 0 164 356 A1 beschreibt eine ESD Schutzvorrichtung, welche einen hohen Haltstrom zum Verhindern eines Latch-up aufweist. Der ESD Schutzschaltkreis wird mittels eines integrierten Halbleiterschaltkreises (IC) gebildet. Die ESD Schutzvorrichtung weist einen gesteuerten Siliziumgleichrichter (SCR) auf, welcher zwischen einer geschützten Versorgungsleitung des IC und Masse gekoppelt ist. Eine Triggervorrichtung ist von der Versorgungsleitung zum einem ersten Gate des SCR gekoppelt und ein erster Substratwiderstand ist zwischen dem ersten Gate und Masse gekoppelt. Ferner ist ein erster Shuntwiderstand zwischen dem ersten Gate und Masse gekoppelt, wobei der Shuntwiderstand einen geringeren Widerstandswert als der Substratwiderstand hat.
Die Erfindung stellt ein Halbleiterbauelement bereit, aufweisend: einen in einem Halbleiterkörper angeordneten ESD-Bauelementebereich; einen auf einem zweiten Bauelementebereich eines zweiten Leitfähigkeitstyps angeordneten ersten Bauelementebereich eines ersten Leitfähigkeitstyps, wobei der zweite Leitfähigkeitstyp dem ersten Leitfähigkeitstyp entgegengesetzt ist, wobei der erste Bauelementebereich mit einem ersten ESD-Knoten gekoppelt ist und wobei der zweite Bauelementebereich in dem ESD-Bereich angeordnet ist; einen auf dem zweiten Bauelementebereich angeordneten dritten Bauelementebereich des zweiten Leitfähigkeitstyps; einen an dem zweiten Bauelementebereich angrenzenden vierten Bauelementebereich des ersten Leitfähigkeitstyps, wobei der vierte Bauelementebereich in dem ESD-Bereich angeordnet ist; einen in dem vierten Bauelementebereich angeordneten fünften Bauelementebereich des zweiten Leitfähigkeitstyps, wobei der erste Bauelementebereich, der zweite Bauelementebereich, der vierte Bauelementebereich und der fünfte Bauelementebereich einen gesteuerten Halbleitergleichrichter bzw. SCR bilden, wobei der fünfte Bauelementebereich mit einem zweiten ESD-Knoten gekoppelt ist; und einen an den vierten Bauelementebereich angrenzenden sechsten Bauelementebereich des zweiten Leitfähigkeitstyps, wobei eine Grenzfläche zwischen dem vierten Bauelementebereich und dem sechsten Bauelementebereich eine Diodensperrschicht bildet, wobei das Halbeleiterbauelement derart eingerichtet ist, dass ein Triggerstrom des gesteuerten Halbleitergleichrichters mittels Anlegens einer Vorspannung an die Diodensperrschicht moduliert wird.
In einer Ausführungsform ist der erste Leitfähigkeitstyp der p-Typ und der zweite Leitfähigkeitstyp der n-Typ; der erste Bauelementebereich umfasst eine Anode des SCR; und der fünfte Bauelementebereich umfasst eine Kathode des SCR.
In einer Ausführungsform umfasst der zweite Bauelementebereich eine n-Wanne.
In einer Ausführungsform ist der sechste Bauelementebereich mit dem zweiten ESD-Knoten gekoppelt und das SCR-Bauelement dafür ausgelegt, über den sechsten Bauelementebereich getriggert zu werden.
In einer Ausführungsform ist der sechste Bauelementebereich mit dem ersten ESD-Knoten gekoppelt.
In einer Ausführungsform umfasst das Halbleiterbauelement ferner eine RC-Schaltung, die einen mit einem Kondensator gekoppelten ersten Widerstand umfasst; und einen zweiten Transistor, umfassend einen mit der RC-Schaltung gekoppelten Steuerknoten und einen mit dem sechsten Bauelementebereich gekoppelten ersten Ausgangsknoten, wobei insbesondere der zweite Transistor einen MOSFET umfasst.
In einer Ausführungsform umfasst das Halbleiterbauelement ferner eine RC-Schaltung, die einen mit einem Kondensator gekoppelten ersten Widerstand umfasst; einen ersten Transistor, umfassend einen mit der RC-Schaltung gekoppelten Steuerknoten; und einen mit dem dritten Bauelementebereich gekoppelten ersten Ausgangsknoten.
In einer Ausführungsform umfasst das Halbleiterbauelement ferner einen zweiten Transistor, umfassend einen mit der RC-Schaltung gekoppelten Steuerknoten und einen mit dem sechsten Bauelementebereich gekoppelten ersten Ausgangsknoten.
In einer Ausführungsform ist der erste Ausgangsknoten des zweiten Transistors über einen zweiten Widerstand mit dem sechsten Bauelementebereich gekoppelt und der erste Ausgangsknoten des zweiten Transistors ist ferner über einen dritten Widerstand mit dem zweiten ESD-Knoten gekoppelt, wobei insbesondere der erste Transistor und der zweite Transistor MOSFETs umfassen.
In einer Ausführungsform umfasst das Halbleiterbauelement ferner mindestens eine mit dem ersten Bauelementebereich und dem ersten ESD-Knoten in Reihe geschaltete Diode.
In einer Ausführungsform umfasst das Halbleiterbauelement ferner einen mit dem Halbleiterkörper gekoppelten Substratkontakt, wobei der Substratkontakt dafür ausgelegt ist, mit einem Massepotential gekoppelt zu werden.
Die Erfindung stellt weiter ein ESD-Bauelement zur Verfügung, aufweisend einen gesteuerten Halbleitergleichrichter, aufweisend einen Anodenbereich des p-Typs, einen mit dem Anodenbereich des p-Typs gekoppelten ersten Triggerbereich des n-Typs, einen mit dem ersten Triggerbereich des n-Typs gekoppelten zweiten Triggerbereich des p-Typs, einen mit dem zweiten Triggerbereich des p-Typs gekoppelten Kathodenbereich des n-Typs und einen mit dem zweiten Triggerbereich des p-Typs gekoppelten weiteren Bereich des n-Typs, wobei eine Grenzfläche zwischen dem weiteren Bereich des n-Typs und dem zweiten Triggerbereich des p-Typs eine Diodensperrschicht bildet und wobei das ESD-Bauelement derart eingerichtet ist, dass ein Triggerstrom des gesteuerten Halbleitergleichrichters durch eine Vorspannung der Diodensperrschicht moduliert wird; ein Triggerbauelement, aufweisend einen ersten MOSFET, der einen mit dem weiteren Bereich (54) elektrisch leitend verbundenen und über den weiteren Bereich (54) des n-Typs mit dem zweiten Triggerbereich des p-Typs gekoppelten ersten Ausgangsknoten aufweist; und einen zweiten MOSFET, der einen mit dem ersten Triggerbereich des n-Typs elektrisch leitend verbundenen ersten Ausgang aufweist.
In einer Ausführungsform umfasst das ESD-Bauelement ferner ein zwischen den Anodenbereich des p-Typs des SCR und den Kathodenbereich des n-Typs des SCR geschaltetes RC-Netzwerk, wobei das RC-Netzwerk einen mit einem Gate des ersten MOSFET und einem Gate des zweiten MOSFET gekoppelten Ausgang aufweist.
In einer Ausführungsform umfasst das RC-Netzwerk einen Kondensator mit einem mit dem Anodenbereich des p-Typs des SCR gekoppelten ersten Anschluss und einem mit dem Ausgang des RC-Netzwerks gekoppelten zweiten Anschluss; und einen Widerstand mit einem mit einem zweiten Anschluss des Kondensators gekoppelten ersten Anschluss und einem mit dem Kathodenbereich des n-Typs des SCR gekoppelten zweiten Anschluss, wobei insbesondere das RC-Netzwerk eine Zeitkonstante von zwischen etwa 1 ns und etwa 1 µs aufweist.
In einer Ausführungsform umfasst das ESD-Bauelement ferner eine zwischen den ersten Ausgangsknoten des ersten MOSFET und dem zweiten Triggerbereich des p-Typs geschaltete Diode.
In einer Ausführungsform umfassen eine Anode der Diode und der zweite Triggerbereich des p-Typs einen selben Halbleiterbereich und ein Einschaltstrom des SCR wird durch eine Vorspannung der Diodensperrschicht gesteuert.
In einer Ausführungsform umfasst das ESD-Bauelement ferner mindestens einen mit dem Anodenbereich des p-Typs in Reihe geschaltete Diode.
In einer Ausführungsform umfasst der Anodenbereich des p-Typs mehrere Anodenbereiche; umfasst der erste Triggerbereich des n-Typs mehrere erste Triggerbereiche des n-Typs, wobei einzelne der Anodenbereiche des p-Typs in einzelnen der mehreren ersten Triggerbereichen des n-Typs angeordnet sind; umfasst der zweite Triggerbereich des p-Typs mehrere erste zweite Triggerbereiche des p-Typs, wobei einer der mehreren ersten zweiten Triggerbereiche des p-Typs einen der mehreren ersten Triggerbereiche des n-Typs umgibt; umfasst der Kathodenbereich des n-Typs einen gitterförmigen Bereich mit mehreren Gitterelementen, wobei jedes Gitterelement jeden der mehreren ersten zweiten Triggerbereiche des p-Typs umgibt; umfassen die zweiten Triggerbereiche des p-Typs ferner eine den Kathodenbereich des n-Typs umgebenden zweiten zweiten Triggerbereich des p-Typs; und der weitere Bereich des n-Typs den zweiten zweiten Triggerbereich des p-Typs umgibt.
In einer Ausführungsform umfassen die mehreren ersten Triggerbereiche des n-Typs eine erste Vielzahl von ersten Triggerbereichen des n-Typs und eine zweite Vielzahl von ersten Triggerbereichen des n-Typs, wobei die zweite Vielzahl von ersten Triggerbereichen des n-Typs jeweils einen Triggerkontakt umfassen, und wobei die zweite Vielzahl von ersten Triggerbereichen des n-Typs mit Bezug auf die erste Vielzahl von ersten Triggerbereichen des n-Typs spärlich verteilt ist.
In einer Ausführungsform umfasst der erste Triggerbereich des n-Typs eine n-Wanne; umfasst der erste Triggerbereich des p-Typs eine p-Wanne; und umfasst der weitere Bereich des n-Typs eine n-Wanne.
Die Erfindung stellt weiter ein Verfahren zum Betrieb eines Halbleiterbauelements bereit, wobei das Verfahren die folgenden Schritte aufweist: Bereitstellen eines Schutzbauelements an einem geschützten Knoten, wobei der geschützte Knoten mit Schaltkreisen in einem Halbleitersubstrat gekoppelt ist, wobei der geschützte Knoten mit einer Anode eines SCR-Bauelements gekoppelt ist, wobei das SCR-Bauelement Folgendes aufweist einen Anodenbereich des p-Typs, einen mit dem Anodenbereich des p-Typs gekoppelten ersten Triggerbereich des n-Typs, einen mit dem ersten Triggerbereich des n-Typs gekoppelten zweiten Triggerbereich des p-Typs und einen mit dem zweiten Triggerbereich des p-Typs gekoppelten Kathodenbereich des n-Typs, einen mit dem zweiten Triggerbereich des p-Typs gekoppelten weiteren Bereich des n-Typs, wobei eine Grenzfläche zwischen dem weiteren Bereich des n-Typs und dem zweiten Triggerbereich des p-Typs eine Diodensperrschicht bildet und wobei das Schutzbauelement derart eingerichtet ist, dass ein Triggerstrom des SCR-Bauelements durch eine Vorspannung der Diodensperrschicht moduliert wird; und Schützen der Schaltkreise vor einer hohen Spannung, wobei, wenn die hohe Spannung einen Pegel erreicht, der größer als ein Betriebspegel ist, das Schutzbauelement bewirkt, dass ein Strom von einem mit dem weiteren Bereich des n-Typs gekoppelten Triggerbauelement in dem SCR-Bauelement zur Bereitstellung der Vorspannung und zu dem ersten Triggerbereich des p-Typs des SCR-Bauelements fließt, wobei, wenn der Strom aus dem Triggerbauelement in den ersten Triggerbereich des p-Typs des SCR fließt, der SCR latcht, wodurch bewirkt wird, dass ein hoher Strom von den Anodenbereichen des p-Typs des SCR-Bauelements zu dem Kathodenbereich des n-Typs des SCR-Bauelements fließt.
In einer Ausführungsform umfasst das Triggerbauelement einen MOSFET, der einen mit dem ersten Triggerbereich des p-Typs gekoppelten Ausgangsknoten und ein mit einem RC-Netzwerk gekoppeltes Gate umfasst, wobei das RC-Netzwerk zwischen dem Anodenbereich des p-Typs und dem Kathodenbereich des n-Typs geschaltet ist.
In einer Ausführungsform besitzt ein Halbleiterbauelement einen ersten Bauelementebereich, angeordnet auf einem zweiten Bauelementebereich in einem ESD-Bauelementebereich, der in einem Halbleiterkörper angeordnet ist. Außerdem ist ein auf dem zweiten Bauelementebereich angeordneter dritter Bauelementebereich, ein an den zweiten Bauelementebereich angrenzender vierter Bauelementebereich, ein in dem vierten Bauelementebereich angeordneter fünfter Bauelementebereich und ein an den vierten Bauelementebereich angrenzender sechster Bauelementebereich vorgesehen. Der erste und vierte Bereich sind von einem ersten Halbleitertyp und der zweite, dritte, fünfte und sechste Bereich sind von einem zweiten Leitfähigkeitstyp, der dem ersten Leitfähigkeitstyp entgegengesetzt ist. Eine Grenzfläche zwischen dem vierten Bauelementebereich und dem sechsten Bauelementebereich bildet eine Diodensperrschicht. Der erste Bauelementebereich ist mit einem ersten ESD-Knoten gekoppelt und der fünfte Bauelementebereich ist mit einem zweiten ESD-Knoten gekoppelt. Der erste, zweite, vierte und fünfte Bauelementebereich bilden einen steuerbaren Halbleitergleichrichter.
Die Einzelheiten einer oder mehrerer Ausführungsformen der Erfindung werden in den beigefügten Zeichnungen und in der nachfolgenden Beschreibung dargelegt. Weitere Merkmale, Aufgaben und Vorteile der Erfindung werden aus der Beschreibung und den Zeichnungen und aus den Ansprüchen ersichtlich.
Für ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit den beigefügten Zeichnungen verwiesen. Es zeigen:

1a-1c ein ESD-Bauelement gemäß einer herkömmlichen Ausführungsform;
2a-2d ESD-Bauelemente gemäß Ausführungsformen der vorliegenden Erfindung;
3a-3e ESD-Bauelemente gemäß weiteren Ausführungsformen der vorliegenden Erfindung;
4a-4c ein Ausführungsform-Layout und Querschnitte eines ESD-Bauelements;
5 eine Layoutansicht gemäß einer weiteren Ausführungsform der vorliegenden Erfindung;
6a und 6b eine Layoutansicht und ein Ersatzschaltbild einer Ausführungsform der vorliegenden Erfindung des Typs eines zweidimensionalen Arrays;
7 ein Ausführungsform-ESD-Schutzschema; und
8-10 Leistungsfähigkeits-Vergleichsdiagramme von Ausführungsformen der vorliegenden Erfindung.

Die Herstellung und Verwendung der zurzeit bevorzugten Ausführungsformen werden nachfolgend ausführlich besprochen. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte bereitstellt, die in vielfältigen spezifischen Kontexten realisiert werden können.
Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsformen in einem spezifischen Kontext beschrieben, nämlich einer ESD-Struktur eines steuerbaren Halbleitergleichrichters (SCR). Die Erfindung kann jedoch auch auf andere Halbleiterstrukturen angewandt werden.
1a zeigt ein bekanntes ESD-Schutzbauelement 10. Diese Schaltung weist einen SCR 12 mit einer Anode 18 des p-Typs, einer Kathode 24 des n-Typs, einem n-Basis-SCR-Bereich 20 des n-Typs und einem p-Basis-SCR-Bereich 22 des p-Typs auf. Die Anode 18 und das Triggerelement 30 sind mit einem zu schützenden Knoten 16 und einem Referenzknoten 34, der typischerweise Masse ist, gekoppelt. Das Triggerelement 30 bewirkt, dass immer dann, wenn die Spannung an dem Knoten 16 eine bestimmte Schwelle übersteigt, Triggerstrom ITRIG 32 fließt. Typische erforderliche Triggerschwellen liegen zwischen 1 V und 20 V. Die Anwesenheit eines Triggerstroms ITRIG 32 bewirkt, dass der SCR einen großen Strom IESD 36 leitet.
1b ist ein Ersatzschaltbild eines ESD-Schutzbauelements 10 in einem nichtleitenden Zustand, in dem die Spannung an dem Knoten 16 kleiner als die Schwelle des Triggerbauelements ist und der SCR keinen großen Strom IESD 36 leitet. Im nicht leitenden Zustand kann der SCR als Bipolar-Latch modelliert werden, der ein Bipolarsperrschichttransistor- (BJT-) PNP-Bauelement 40 und ein BJT-NPN-Bauelement 42 aufweist. Das Ersatz-PNP-Bauelement besteht aus der Anode 18 des p-Typs als Emitter, dem n-Basisbereich 20 als Basis und dem p-Basisbereich 22 als Kollektor. Das Ersatz-NPN-Bauelement besteht aus dem n-Basisbereich 20 als Kollektor, dem p-Basisbereich 22 als Basis und der Kathode 24 des n-Typs als Emitter. Wenn der Triggerstrom ITRIG 32 von der Basis des Ersatz-PNP 40 als Reaktion auf eine Spannungstransiente an dem Knoten 16 fließt, wird der Kollektor des Ersatz-PNP 40 hochgezogen und dadurch der NPN 42 eingeschaltet, der die Basis des PNP 40 auf das Potential an dem Referenzknoten 34 herunterzieht. Ein großer Strom IESD 36 fließt dann durch den durch die Transistoren 40 und 42 modellierten Bipolar-Latch.
Mit Bezug auf 1c kann, sobald der SCR 12 gelatcht ist, der SCR als in Vorwärtsrichtung vorgespannte PIN-Diode modelliert werden, wobei der intrinsische Bereich 50 den n-Basisbereich 20 und den p-Basisbereich 22 aufweist. Wenn der SCR 12 eingeschaltet ist, fließt IESD 36 weiter, auch wenn ITRIG 32 nicht mehr angelegt wird. Ein in einem Submikrometerprozess hergestellter SCR leitet typischerweise 10 mA bis 100 mA pro µm Breite. Der SCR hört mit der Leitung auf, sobald IESD 36 unter eine Halteschwelle, typischerweise 1 µA bis 1 mA pro µm Breite, fällt.
2a zeigt ein ESD-Schutzbauelement 100 gemäß einer Ausführungsform der vorliegenden Erfindung. Das Schutzbauelement 100 besitzt einen SCR mit einer Anode 18, einem Triggerbereich 20 des n-Typs, einem Triggerbereich 22 des p-Typs und einer Kathode 24 des n-Typs. Zusätzlich besitzt das Schutzbauelement 100 einen an den Triggerbereich 22 des p-Typs angrenzenden Bereich 54 des n-Typs, wobei eine Grenzfläche zwischen dem Bereich 54 des n-Typs und dem Triggerbereich 22 des p-Typs die Diodensperrschicht 51 bildet. Die an dieser Sperrschicht gebildete Diode wird als Abschirmungsdiode bezeichnet. Das Triggerelement 52 ist mit dem Triggerbereich 56 des n-Typs und dem Bereich 54 des n-Typs gekoppelt. Der Widerstand Rsub repräsentiert einen Substratwiderstand zu Masse. Bei bestimmten Ausführungsformen ist der Widerstand 43 ein parasitärer Widerstand eines Substrats des p-Typs. Bei weiteren Ausführungsformen ist der Widerstand 43 ein parasitärer Widerstand von anderen Schichten des p-Typs neben dem Substrat, wie zum Beispiel einer Wanne, einer Epitaxialschicht oder anderen Schicht.
Während des Betriebs des ESD-Schutzbauelements 100 zieht das Triggerelement 52 den Triggerbereich des n-Typs herunter, wobei Strom ITRIG1 aus der SCR entnommen wird. Zusätzlich zieht das Triggerelement 52 den Bereich 54 des n-Typs hoch, wodurch die Diodensperrschicht 51 weiter in Sperrrichtung vorgespannt wird. Wenn sich die Vorspannung einer Diodensperrschicht ändert, ändert sich der Widerstand Rsub. Bei einer Ausführungsform nimmt der Widerstand Rsub monoton bis zu der Vorspannung in Sperrrichtung der Diodensperrschicht 51 zu. Wenn die Vorspannung in Sperrrichtung an der Diodensperrschicht 51 zunimmt, nimmt ferner der Betrag des zum Triggern des SCR erforderlichen Triggerstroms ITRIG 1 ab. Bei einer Ausführungsform ist die Spannung an der Diodensperrschicht 51 eine Vorspannung in Sperrrichtung. Bei alternativen Ausführungsformen kann die Diodensperrschicht 51 jedoch in Durchschlagsrichtung vorgespannt werden. Bei einer Ausführungsform triggert das ESD-Schutzbauelement 100 mit dem Bereich 54 des n-Typs und der Diodensperrschicht 51 bei einem niedrigeren Strom als bei Ausführungsformen ohne den Bereich 54 des n-Typs und die Diodensperrschicht 51, wie zum Beispiel der in 1a gezeigten Ausführungsform.
2b zeigt ein Schaltungsmodell eines Ausführungsforms-ESD-Schutzbauelements 100. Der SCR 57 wird mit einem Ersatz-PNP-Transistor 40, NPN-Transistor 42, Diode 41 und Substratwiderstand 43 modelliert. Bei einer Ausführungsform aktiviert das Triggerelement 53 das SCR-Bauelement durch herunterziehen der Basis des Ersatz-PNP-Transistors 40 , während das Triggerelement 55 die Kathode der Diode 41 hochzieht, wodurch der Triggerstrom ITRIG 1 verringert wird.
2c zeigt das ESD-Schutzbauelement 130 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Das Schutzbauelement 130 besitzt einen SCR mit einer Anode 18, einem Triggerbereich 20 des n-Typs, einem Triggerbereich 22 des p-Typs und einer Kathode 24 des n-Typs. Zusätzlich besitzt das Schutzbauelement 100 einen an den Triggerbereich 20 des n-Typs angrenzenden Bereich 58 des p-Typs, wobei eine Grenzfläche zwischen demBereich 58 des p-Typs und dem Triggerbereich 20 des n-Typs die Diodensperrschicht 61 bildet. Das Triggerelement 62 ist mit dem Triggerbereich 22 des p-Typs und dem Bereich 58 des p-Typs gekoppelt. Der Widerstand Rsub repräsentiert einen Substratwiderstand 47 zu dem Anodenbereich 18 des p-Typs. Bei bestimmten Ausführungsformen repräsentiert der Substratwiderstand 47 einen Widerstand eines Substrats des n-Typs. Als Alternative kann der Substratwiderstand 47 der Widerstand einer n-Wanne, Epitaxialschicht oder anderen Schicht des n-Typs sein.
2d zeigt ein Schaltungsmodell des Ausführungsform-ESD-Schutzbauelements 130. Der SCR 68 wird mit Ersatz-PNP-Transistor 40, NPN-Transistor 42, Diode 49 und Substratwiderstand 47 modelliert. Bei einer Ausführungsform aktiviert das Triggerelement 65 das SCR-Bauelement durch Hochziehen der Basis des repräsentativen NPN-Transistors 42, während das Triggerelement 63 die Anode der Diode 49 herunterzieht, wodurch der Triggerstrom ITRIG 1 verringert wird.
3a zeigt das Ausführungsforms-ESD-Bauelement mit einem SCR mit einem Bereich 54 des n-Typs, der an den Triggerbereich 22 des p-Typs angrenzend angeordnet ist. Der Triggerbereich 20 des n-Typs des SCR ist mit dem Drain des NMOS-Bauelements 104 gekoppelt, dessen Gate mit einem RC-Netzwerk gekoppelt ist, das einen Kondensator 102 und Widerstand 108 aufweist. Während eines ESD-Ereignisses werden, wenn der Knoten 151 hochgezogen wird, die Gates der NMOS-Bauelemente 104 und 106 über den Kondensator 102 hochgezogen. Das NMOS-Bauelement 104 versenkt Triggerstrom ITRIG 1 aus dem Triggerbereich 20 des n-Typs des SCR über den Drain und das NMOS-Bauelement 106 zieht den Bereich 54 des n-Typs über Source hoch. Die Wirkung beider NMOS-Bauelemente entnimmt dem SCR den Triggerstrom ITRIG1, während gleichzeitig der Triggerstrom ITRIG 1 erniedrigt wird. Bestimmte Ausführungsformen, die Triggerbauelemente des MOS-Typs verwenden, weisen insbesondere bei erhöhten Temperaturen im Vergleich zu Bauelementen, die keine Triggerbauelemente des MOS-Typs verwenden, einen vergleichsweise viel geringeren Leckstrom auf. Ein Grund für das geringere Lecken besteht darin, dass die NMOS-Bauelemente 104 und 106 ein viel geringeres Lecken als bestimmte nicht-MOS-Triggerbauelemente (d.h. Dioden) aufweisen, wenn sich das ESD-Bauelement in einem inaktiven Zustand befindet.
Bei einer Ausführungsform wird die Source des NMOS-Bauelements 106 über den Widerstand 110 mit dem Bereich 54 des n-Typs gekoppelt und über den Widerstand 112 mit Masse gekoppelt. Der Triggerstrom ITRIG1 kann durch Bemessen der Widerstände 110 und 112 justiert werden. Bei einer Ausführungsform wird durch Verwenden eines niedrigen Werts des Widerstands für den Widerstand 110 und eines hohen Werts des Widerstands für den Widerstand 112 ein niedriger Triggerstrom ITRIG1 eingestellt. Bei bestimmten Ausführungsformen kann der Wert für den Widerstand 110 sogar nur null Ohm betragen, und der Wert für den Widerstand 112 kann sehr hoch sein, wobei zum Beispiel ein offener Schaltkreis verwendet wird. Bei einer weiteren Ausführungsform wird durch Verwenden eines großen Werts für den Widerstand 110 und eines niedrigen Werts für den Widerstand 112 ein hoher Triggerstrom ITRIG1 eingestellt. Falls der PN-Übergang 51 durch ein positives Potential an dem Bereich 22 des p-Typs mit Bezug auf den Bereich 54 des n-Typs in Durchlassrichtung vorgespannt wird, injiziert ferner der n-Typ 54 Elektronen in das Substrat, wodurch ein unerwünschter Strompfad verursacht wird, der durch den Widerstand 110 und 112 unterdrückt wird. Bei einer Ausführungsform wird ein weiterer unerwünschter Strompfad in der Source des NMOS 106 durch den Widerstand 110 unterdrückt.
Bei einer Ausführungsform beträgt die RC-Zeitkonstante des Widerstands 108 und Kondensators 102 etwa 20 ns. Bei alternativen Ausführungsformen kann jedoch eine höhere oder niedrigere Zeitkonstante verwendet werden. Bei einer Ausführungsform beträgt der Kondensator 102 etwa 2 pF und der Widerstand 108 etwa 10 KΩ. Als Alternative können andere Werte für den Kondensator 102 und den Widerstand 108 verwendet werden. Bei einer Ausführungsform wird die RC-Zeitkonstante groß genug gewählt, um das Einsetzen eines ESD-Ereignisses angemessen einzukoppeln, aber auch schnell genug, um sich von dem ESD-Ereignis zu erholen, nachdem das ESD-Ereignis beendet ist. Bei einer weiteren Ausführungsform kann für jedes der NMOS-Bauelemente 104 und 106 eine separate RC-Schaltung verwendet werden.
Bei einer Ausführungsform werden eine oder mehrere Reihendioden 120a bis 120n zwischen den Knoten 151 und die Anode 18 des p-Typs des SCR geschaltet. Jede in Reihe geschaltete Diode verursacht eine entsprechende Zunahme der Triggerspannung des ESD-Bauelements 150. Bei einer alternativen Ausführungsform können die Reihendioden 120a bis 120n weggelassen werden.
Bei einer alternativen Ausführungsform können andere Bauelemente neben NMOS verwendet werden, zum Beispiel PMOS, BJTs, JFETS und andere Transistortypen. Ferner kann bei einer alternativen Ausführungsform die Polarität des SCR-Bauelements und/oder der unterstützenden Bauelemente umgekehrt sein. Zum Beispiel kann in 3b das ESD-Bauelement 160 mit einem SCR-Bauelement mit einer an den Triggerbereich 20 des n-Typs angrenzenden Bereich 58 des p-Typs verwendet werden. In einem solchen Fall wird der angrenzende Bereich 58 des p-Typs durch den PMOS-Sourcefolger 154 heruntergezogen, und der Triggerbereich 22 des p-Typs wird durch den PMOS-Transistor 156 während eines ESD-Ereignisses hoch gezogen. Der Substratwiderstand 159 repräsentiert den Widerstand Rsub einer Schicht des n-Typs und/oder des Substrats. Ähnlich wie bei 3a können die Werte der Widerstände 153 und 158 gewählt werden, um den Triggerstrom des ESD-Bauelements 160 zu justieren.
3c zeigt ein ESD-Bauelement 170 gemäß einer alternativen Ausführungsform der vorliegenden Erfindung. Die Ausführungsform von 3c ist der Ausführungsform von 3a ähnlich, mit der Ausnahme, dass der Bereich 54 des n-Typs über den Widerstand 114 mit Masse gekoppelt ist, statt durch einen Transistor angesteuert zu werden. Während eines ESD-Ereignisses liegt das Potential des Bereich 54 des n-Typs auf Masse, die intrinsische Verarmungszone der Sperrschicht baut sich auf und reicht tief in das Substrat, wodurch der Triggerstrom des ESD-Bauelements 170 verringert wird. Bei bestimmten Ausführungsformen kann die Abschirmdiode während des Triggerns sogar in Durchschlagsrichtung vorgespannt werden. Bei einer Ausführungsform vergrößert die n-Wanne der Abschirmdiode den Widerstand der p-Wanne bzw. des p-Substrats durch Verringerung ihres bzw. seines effektiven Querschnitts. Bei einer Ausführungsform wird der Triggerstrom des ESD-Bauelements 170 durch Justieren des Widerstands des Widerstands 114verringert.
3d zeigt das ESD-Bauelement 180 gemäß einer anderen Ausführungsform der vorliegenden Erfindung. Die Ausführungsform von 3d ist der Ausführungsform von 3a ähnlich, mit der Ausnahme, dass der Bereich 54 des n-Typs direkt mit dem Kondensator 102 und Widerstand 108 gekoppelt ist, anstatt durch einen Transistor.
3e zeigt ein ESD-Bauelement 190 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Die Ausführungsform von 3e ist der Ausführungsform von 3a ähnlich, mit der Ausnahme, dass der Bereich 54 des n-Typs über einen Widerstand 116 mit dem Knoten 151 gekoppelt ist. Hierbei wird der Bereich 54 des n-Typs während eines ESD-Ereignisses direkt von dem Knoten 151 hochgezogen, wodurch der Triggerstrom des SCR-Bauelements verringert wird.
4a zeigt eine Layoutansicht des SCR 200 gemäß einer Ausführungsform der vorliegenden Erfindung. Die Anode des SCR-Bauelements wird durch p+-Bereiche 202 und 203 gebildet, der Triggerbereich des n-Typs wird durch die n-Wanne 205 gebildet, der Triggerbereich des p-Typs wird durch die p-Wanne 210 gebildet, die Kathode des n-Typs wird durch den n+-Bereich 206 gebildet und der angrenzende Bereich des n-Typs wird durch die n-Wanne 208 gebildet. Über den n+-Bereich 214 kann Kontakt mit der n-Wanne 208 hergestellt werden. Hierbei wird an der Grenze der n-Wanne 208 und der p-Wanne 210 sowie an einer Grenze der n-Wanne 208 und eines Substrats des p-Typs unter der n-Wanne (nicht gezeigt) eine Diodensperrschicht gebildet. Ein durch den p+-Bereich 212 gebildeter optionaler Substratring umgibt den aktiven Teil des SCR 200. Anoden 202 und 203, ein Triggerkontakt 204, eine Kathode 206 und ein optionaler Substratring 212 besitzen Kontakte auf der oberen Oberfläche dieser Bereiche. Der Klarheit halber sind nur die Kontakte 216 auf dem optionalen Substratring 212 gezeigt. Es versteht sich jedoch, dass alle diese Bereiche Kontakte aufweisen können. Bei einer Ausführungsform werden Kontakte zu den Anodenbereichen 202 und 203 mit einem zu schützenden Knoten gekoppelt, der Kathodenbereich 206 wird mit Masse gekoppelt und der Triggerkontaktbereich G2 und der Bereich 208 des n-Typs werden mit einem Triggerbauelement gekoppelt. Der einfacheren Erläuterung halber wurden die Anodenbereiche 202 und 203 ferner mit A gekennzeichnet, der Triggerkontaktbereich 204 mit G gekennzeichnet, der Kathodenbereich 206 mit C gekennzeichnet und der Bereich 208 des n-Typs mit D gekennzeichnet.
Es sollte beachtet werden, dass das Ausführungsform-Layout von 4a lediglich ein Beispiel für ein Layout eines Ausführungsform-ESD-Bauelements ist. Alternative Ausführungsformen können mit Bezug auf Dimensionen und Platzierung der verschiedenen Bereiche sowie die Anzahl jeder der verschiedenen Bereiche unterschiedlich angeordnet werden. Zum Beispiel können bestimmte Ausführungsformen einen einzigen Anodenbereich oder mehrere Anodenbereiche verwenden. Bestimmte alternative Ausführungsformen können auch mehrere Kathodenbereiche und Abschirmdiodenbereiche verwenden.
4b zeigt einen Querschnitt 220 des ESD-Bauelements 200 entlang der Linie X1 (4a). Es ist gezeigt, dass der N+-Kathodenbereich 206 und der optionale p+-Substratring 212 in p-Wannen 210 angeordnet sind, und es ist gezeigt, dass die p+-Anode 202 in der n-Wanne 205 angeordnet ist. Bei der abgebildeten Ausführungsform befinden sich die p-Wannen 210 und n-Wannen 205 und 208 in dem Substrat 201 des p-Typs, bei alternativen Ausführungsformen können jedoch auch andere Arten von Substraten verwendet werden, wie etwa des n-Typs, SOI und EPI. Der Abschirmdioden-Verarmungsbereich 222 ist an der Grenzfläche zwischen der n-Wanne 208 und der p-Wanne 210 und an der Grenzfläche zwischen der n-Wanne 208 und dem p-Substrat 201 gezeigt. Der Verarmungsbereich 222 und die Anwesenheit der n-Wanne 208 vergrößert den Widerstand der Basis des parasitären NPN (d.h. des NPN 42 in 2b). Wenn die n-Wanne 208 über den Bereich 214 wie hier offenbart mit einem Triggerbauelement gekoppelt wird, wird der Widerstand in der Basis des parasitären NPN aufgrund von Modulation in dem Verarmungsbereich 222 weiter vergrößert.
4c zeigt dagegen einen Querschnitt 240 des ESD-Bauelements 200 entlang der Linie X2 (4a). Hierbei kontaktiert der N+-Bereich 204 den n-Wanne-Triggerbereich 205.
Bei einer Ausführungsform bestehen der Kathodenbereich 206 des n-Typs und der Triggerbereich 204 aus einem Source/Drain-Implantat des n-Typs. Bei bestimmten Ausführungsformen besitzen der Kathodenbereich 206 und der Triggerbereich 204 dieselbe Dotierung, so dass der Kathodenbereich 206 und der Triggerbereich 204 im selben Maskierungs- und Verarbeitungsschritt implantiert werden können. Zum Beispiel können Arsenionen mit einer Dosis von etwa 1×10¹⁴ cm^-2 bis etwa 5×10²¹ cm^-2 und einer Implantationsenergie zwischen etwa 10 keV und etwa 50 keV implantiert werden. Bei anderen Ausführungsformen können andere Materialien implantiert werden, wie etwa Phosphor. Die resultierende Dotierungskonzentration für diese Bereiche des n-Typs beträgt typischerweise mehr als 1021 cm-3. Bei einer alternativen Ausführungsform können der Kathodenbereich 206 und der Triggerbereich 204 in separaten Schritten implementiert werden.
Bei einer Ausführungsform bestehen die Anode 202 und 203 des p-Typs und der optionale Substratring 212 aus einem Source/Drainimplantat des p-Typs. Zum Beispiel können Borionen mit einer Dosis von etwa 5×10¹³ cm^-2 bis etwa 5×10²¹ cm^-2 und einer Implantationsenergie zwischen etwa 5 keV und etwa 50 keV implantiert werden. Bei anderen Ausführungsformen können andere Materialien implantiert werden, wie etwa BF2. Die letztendliche Dotierungskonzentration für diese Bereiche des p-Typs beträgt typischerweise mehr als 1021 cm-3. Wieder werden diese Bereiche des p-Typs vorzugsweise im selben Maskierungsschritt implantiert. Als Alternative können diese Bereiche während verschiedener Maskierungsschritte implantiert werden.
Ein Teil der oberen Oberfläche der Anodenbereiche 202 und 203, des Kathodenbereichs 206, des optionalen Substratrings 212 und des Abschirmdiodenkontaktbereichs 214 weist silizidierte Bereiche 224 auf, auf denen (nicht gezeigte) Kontakte hergestellt werden. Diese silizidierten Bereiche werden unter Verwendung herkömmlicher Techniken hergestellt.
Bei einer Ausführungsform werden die p-Wannen 210 und n-Wannen 205 und 208 zuerst in einem Substrat 201 des p-Typs eines Halbleiterwafers hergestellt. Der Kathodenbereich 206 des N-Typs, der Triggerbereich 204 des n-Typs, der Abschirmdioden-Kontaktbereich 214 des n-Typs, die Anode 202 und 203 des p-Typs und der optionale Substratring 212 des p-Typs werden innerhalb dieser Wannen hergestellt, wie in 4b und 4c gezeigt. Auf der Oberfläche des Kathodenbereichs 206 des n-Typs, des Triggerbereichs 204 des n-Typs, des AbschirmdiodenKontaktbereichs 214 des n-Typs, der Anode 202 und 203 des p-Typs und des optionalen Substratrings 212 des p-Typs wird Silizid 224 gebildet und dann werden (nicht gezeigte) Kontakte mit den Silizidschichten 224 gekoppelt. Die Halbleiterverarbeitung wird mit der Aufbringung von Metallisierung und dielektrischen Schichten fortgesetzt, bis die Verarbeitung abgeschlossen ist. Als Alternative können andere Verarbeitungsschritte und -sequenzen verwendet werden.
5 zeigt eine Layoutansicht 250 des in 3d gezeigten ESD-Bauelements 180. Der Kern des SCR weist Anodenbereiche 202 und 203, einen Kathodenbereich 206 auf, der Abschirmdiodenbereich 208 ist dem Layout von 4a ähnlich. Der Kondensator 102 wird als NCAP 270 implementiert, mit über der n-Wanne 274 angeordnetem Polysilizium und mit angrenzend angeordneten n+-Bereiche 276 und die Dioden 272 werden gemäß in der Technik bekannten Techniken implementiert. Der Widerstand 108 wird als Polysiliziumwiderstand 268 mit einem Blockiertes-Silizid-Bereich 266, worin das Silizid blockiert wird, implementiert. Ähnlich werden die Widerstände 110 und 112 als Polysiliziumwiderstände mit blockierten silizidierten Bereichen 256 bzw. 258 implementiert. Der NMOS 104 wird unter Verwendung eines einzigen gestreiften NMOS-Bauelements mit Polysiliziumgate 260 und n+-Source und Drainbereichen 262 bzw. 264 implementiert. Die Widerstände, das NMOS-Bauelement und der Kondensator werden unter Verwendung eines einzigen Stücks aus Polysilizium miteinander gekoppelt. Bei alternativen Ausführungsformen können diese Bauelemente jedoch abhängig von dem konkreten Layout und der Bauelementetechnologie unter Verwendung anderer Routingschichten, wie etwa verschiedener Ebenen von Metall und Polysilizium, miteinander gekoppelt werden. Das NMOS-Bauelement wird über das Metallverbindungselement 274 mit der Triggerbereich 204 des n-Typs gekoppelt. Der einfacheren Darstellung halber sind andere Verbindungen mit den Bereichen 202, 203, 206, 210, 276, 262, 264 und 212 nicht gezeigt. Diese Bereiche werden jedoch gemäß in der Technik bekannten Techniken verbunden. Es sollte ferner beachtet werden, dass das Layout von 5 nur ein Beispiel für ein Layout für ein ESD-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung ist.
Bei alternativen Ausführungsformen können neben Polysiliziumwiderständen andere Widerstandstypen verwendet werden, um die Widerstände 108, 110 und 112 zu implementieren, wie zum Beispiel n-Wanne-Widerstände. Außerdem können andere Kondensatortypen neben einem NCAP verwendet werden, um den Kondensator 102 zu implementieren, wie zum Beispiel MIMCAP, PMOSCAP. Ferner kann die Geometrie des NMOS-Bauelements 104 mit Bezug auf Größe und mit Bezug auf Anzahl von Gatestreifen unterschiedlich sein. Es sollte beachtet werden, dass bei Ausführungsformen, die die Abschirmdiode verwenden, die Größe der NMOS-Triggerbauelements kleiner als ESD-Bauelemente sein kann, die keine Ausführungsform-Abschirmdioden verwenden. Bei bestimmten Ausführungsformen kann das Triggerbauelement insofern kleiner gemacht werden, als der unter Verwendung von Ausführungsform-Abschirmdiodentechniken erzielte niedrigere Triggerstrom den erforderlichen Triggerstrom zum Aktivieren des ESD-Bauelements verringert. Da weniger Strom zum Triggern des ESD-Bauelements notwendig ist, können kleinere Triggerbauelemente verwendet werden, wodurch die Layoutfläche mit Bezug auf herkömmliche Bauelemente verringert wird.
Nunmehr mit Bezug auf 6a ist eine Ausführungsform eines ESD-Bauelements 300 des Typs eines zweidimensionalen Arrays gezeigt. Der N+-Kathodenbereich 612 wird als ein Gitter gebildet, das direkt getriggerte Anodenbereiche und indirekt getriggerte Anodenbereiche umgibt. Jeder Anodenbereich besitzt einen p-Basis-p-Wannenbereich 606a und einen n-Basis-n-Wannenbereich 616. Bei alternativen Ausführungsformen können diese p-Basis- und n-Basisbereiche jedoch andere Arten von Bereichen aufweisen, wie zum Beispiel Substrat- und EPI-Bereiche. In den direkt getriggerten Anodenbereichen befinden sich p+-Anodenbereiche 618 (mit A1 gekennzeichnet) in den n-Wannen-n-Basisbereichen 616 zusammen mit n+-Triggerkontaktbereiche 620 (G2). Bei einer Ausführungsform werden diese Bereiche direkt durch die n+-Triggerkontaktbereiche 620 getriggert. Es sollte beachtet werden, dass der n+-Kathodenbereich 612 über dem p-Wannenbereich 606/606a angeordnet ist, wodurch Kopplung zwischen den Anoden durch die p-Wanne 606/606a erlaubt wird. Bei einer Ausführungsform werden die Anodenbereiche 618 und die Triggerbereiche 620 entlang mindestens einer Dimension auf eine minimale Geometrie bemessen, und der Abstand Y zwischen Anodenbereichen beträgt vorzugsweise etwa 1µm, obwohl bei alternativen Ausführungsformen andere Abmessungen verwendet werden können. In den indirekt getriggerten Anodenbereichen befinden sich p+-Anodenbereiche 614 in den n-Wannen-n-Basisbereichen 616. Bei einer Ausführungsform werden diese indirekt getriggerten Anodenbereiche über das Substrat getriggert. Die Anodenbereiche 614 (mit A2 gekennzeichnet) werden vorzugsweise größer als die Anodenbereiche 618 bemessen, um höhere Ströme zu leiten, wie in der US-Patentanmeldung Nr. 12/138,208 mit dem Titel „Semiconductor ESD Device and Method of Making Same“ besprochen, worauf hiermit vollständig Bezug genommen wird. Bei einer Ausführungsform werden die Bereiche A1 spärlich mit Bezug auf die Bereiche A2 verteilt.
Die n-Wanne 608, die einen Abschirmdiodenbereich gemäß einer Ausführungsform der vorliegenden Erfindung bildet, ist an die p-Wanne 606/606a angrenzend angeordnet und umgibt das Kathodenbereich-Gitter 612. Der N+-Bereich 610 ist in der n-Wanne 608 angeordnet, um Kontakt mit der n-Wanne zu erleichtern. 6a zeigt, dass der n+-Bereich 610 ein kontinuierlicher Bereich in der n-Wanne 608 ist. Als Alternative kann der n+-Bereich 610 in zwei oder mehr Abschnitte innerhalb der n-Wanne 610 aufgeteilt werden. Der optionale Substratkontaktbereich 604 umgibt den n-Wannenbereich 608.
6b zeigt eine Ersatzschaltbild 330 der in 6a gezeigten ESD-Struktur 300 des Typs eines zweidimensionalen Arrays. Der Bipolar-Latch 334 repräsentiert direkt getriggerte Anodenbereiche und der Bipolar-Latch 336 repräsentiert indirekt getriggerte Anodenbereiche. Das Triggerbauelement 104 ist bei dieser Ausführungsform als ein mit dem Widerstand 108 und dem Kondensator 102 gekoppeltes NMOS-Bauelement 104 dargestellt, obwohl auch andere Triggerbauelemente, wie etwa Dioden, verwendet werden können. Der Bipolar-Latch 336 wird durch unter der Kathode 612 in der p-Wanne 606a fließenden Strom getriggert. Diese Kopplung wird als Rpwell bezeichnet. Das Potential an der Abschirmdiode 340 moduliert den Substratwiderstand Rsub. Bei einer Ausführungsform wird die Kathode der Abschirmdiode über den Widerstand 114 mit Masse gekoppelt. Da sich die Kathode der Abschirmdiode auf Massepotential befindet, wird der Widerstand zu dem Substrat Rsub durch den n-Wannenbereich 608 moduliert, wodurch der effektive Querschnitt des Substrats darunter verringert wird, und durch zusätzliches Verringern des Querschnitts des p-Substrats durch die nicht vorgespannte-Verarmungsschicht der Abschirmdiode 340. Bei alternativen Ausführungsformen kann die Abschirmdiode 340 gemäß den Ausführungsformen von 3a, 3b, 3d und 3e gekoppelt werden.
7 zeigt eine Ausführungsform-Implementierung der hier beschriebenen ESD-Bauelemente. Das Ausführungsform-ESD-Bauelement 702 ist zwischen VDD und den E/A-Pin 708 geschaltet und gewährleistet Schutz für den E/A-Pin 708 vor positiven ESD-Störungen, d.h. positive ESD-Belastung an VDD, IO an Masse. Das Ausführungsform-ESD-Bauelement 704 ist zwischen VSS und den E/A-Pin 708 geschaltet und gewährleistet Schutz für den E/A-Pin 708 vor positiven ESD-Störungen an IO zu VSS an Masse. Das Ausführungsform-ESD-Bauelement 706 ist zwischen VDD und VSS geschaltet und gewährleistet Schutz für die Stromversorgung.
8 zeigt Übertragungsleitungsimpulses (TLP) -Charakteristiken 800 eines Ausführungsform-ESD-Bauelements 802 im Vergleich zu TLP-Charakteristiken eines auf SCR basierenden Bauelements 804, das keine Abschirmdiode oder ein MOS-Triggerbauelement einsetzt. Die x-Achse ist die TLP-Spannung und die y-Achse ist der TLP-Strom. Das Ausführungsform-ESD-Bauelement weist einen niedrigeren Triggerstrom und niedrigere Triggerspannung auf. Ferner weist das TLP-Diagramm des Ausführungsform-ESD-Bauelements 802 nicht die in der Kurve 804 ersichtliche Latchback-Charakteristik 806 auf.
9 zeigt einen Graph 900 zum Vergleich von Leckkenngrößen bei 125°C zwischen dem Ausführungsform SCR-Bauelement 902 und dem SCR-Bauelement 904, das keine Ausführungsform-Abschirmdiode und MOSFET-Triggerbauelementeeinsetzt. Es ist ersichtlich, dass das Ausführungsform-ESD-Bauelement bei VDD=2 V über zehnmal weniger Leckstrom als ein SCR-Bauelement verbraucht, das keine Ausführungsform-Abschirmdiode und MOSFET-Triggerbauelemente benutzt.
10 zeigt die TLP-Charakterisierung 920 von Ausführungsform-Bauelementen gemäß der Ausführungsform von 3c mit verschiedenen Anzahlen von Reihendioden. Die Kurve 910 repräsentiert ein Bauelement mit einer Reihendiode, die Kurve 912 repräsentiert ein Bauelement mit zwei Reihendioden, die Kurve 914 repräsentiert ein Bauelement mit drei Reihendioden und die Kurve 916 repräsentiert ein Bauelement mit vier Reihendioden. Es ist ersichtlich, dass die Trigger- und Haltespannungen eines Ausführungsform-ESD-Bauelements gemäß der Anzahl der Reihendioden justiert werden können.
Zu Vorteilen von Ausführungsformen der vorliegenden Erfindung gehört eine kleinere Halbleiterfläche, weil aufgrund des verringerten notwendigen Triggerstroms ein kleineres Triggerbauelement als Quelle von Triggerstrom notwendig ist. Ein weiterer Vorteil der Ausführungsformen ist ein niedriger Leckstrom aufgrund des niedrigeren Leckens von NMOS-Bauelementen.

Claims

Halbleiterbauelement, aufweisend: • einen in einem Halbleiterkörper angeordneten ESD-Bereich; • einen auf einem zweiten Bauelementebereich (20) eines zweiten Leitfähigkeitstyps angeordneten ersten Bauelementebereich (18) eines ersten Leitfähigkeitstyps, wobei der zweite Leitfähigkeitstyp dem ersten Leitfähigkeitstyp entgegengesetzt ist, wobei der erste Bauelementebereich (18) mit einem ersten ESD-Knoten (16) gekoppelt ist und wobei der zweite Bauelementebereich (20) in dem ESD-Bereich angeordnet ist; • einen auf dem zweiten Bauelementebereich (20) angeordneten dritten Bauelementebereich (204) des zweiten Leitfähigkeitstyps, wobei der dritte Bauelementebereich (204) eine höhere Leitfähigkeit als der zweite Bauelementebereich (20) aufweist; • einen an dem zweiten Bauelementebereich (20) angrenzenden vierten Bauelementebereich (22) des ersten Leitfähigkeitstyps, wobei der vierte Bauelementebereich (22) in dem ESD-Bereich angeordnet ist; • einen in dem vierten Bauelementebereich (22) angeordneten fünften Bauelementebereich (24) des zweiten Leitfähigkeitstyps, wobei der erste Bauelementebereich (18), der zweite Bauelementebereich (20), der vierte Bauelementebereich (22) und der fünfte Bauelementebereich (24) einen gesteuerten Halbleitergleichrichter bilden, wobei der fünfte Bauelementebereich (24) mit einem zweiten ESD-Knoten (34) gekoppelt ist; und • einen an den vierten Bauelementebereich (22) angrenzenden sechsten Bauelementebereich (54) des zweiten Leitfähigkeitstyps, wobei eine Grenzfläche zwischen dem vierten Bauelementebereich (22) und dem sechsten Bauelementebereich (54) eine Diodensperrschicht (51) bildet, • wobei das Halbeleiterbauelement derart eingerichtet ist, dass ein Triggerstrom des gesteuerten Halbleitergleichrichters mittels Anlegens einer Vorspannung an die Diodensperrschicht moduliert wird.
Halbleiterbauelement nach Anspruch 1, ferner aufweisend einen Kontaktbereich (214), welcher in dem sechsten Bauelementebereich (54) angeordnet ist, wobei der Kontaktbereich (214) den zweiten Leitfähigkeitstyp und eine höhere Leitfähigkeit als der sechste Bauelementebereich (54) aufweist.
Halbleiterbauelement nach Anspruch 1 oder 2, wobei der erste Leitfähigkeitstyp der p-Typ und der zweite Leitfähigkeitstyp der n-Typ ist; der erste Bauelementebereich (18) eine Anode des gesteuerten Halbleitergleichrichters aufweist; und der fünfte Bauelementebereich (24) eine Kathode des gesteuerten Halbleitergleichrichters aufweist.
Halbleiterbauelement nach Anspruch 3, wobei der zweite Bauelementebereich (20) eine n-Wanne aufweist.
Halbleiterbauelement nach einem der Ansprüche 1 bis 4, wobei der sechste Bauelementebereich (54) mit dem zweiten ESD-Knoten (34) gekoppelt ist und der gesteuerte Halbleitergleichrichter dafür ausgelegt ist, über den sechsten Bauelementebereich (54) getriggert zu werden.
Halbleiterbauelement nach Anspruch 1, wobei der sechste Bauelementebereich (54) mit dem ersten ESD-Knoten (16) gekoppelt ist.
Halbleiterbauelement nach einem der Ansprüche 1 bis 6, ferner aufweisend: • eine RC-Schaltung (102, 108), die einen mit einem Kondensator (102) gekoppelten ersten Widerstand (108) aufweist; und • einen zweiten Transistor (106), aufweisend: einen mit der RC-Schaltung (102, 108) gekoppelten Steuerknoten und einen mit dem sechsten Bauelementebereich (54) gekoppelten ersten Ausgangsknoten, insbesondere wobei der zweite Transistor (106) einen MOSFET aufweist.
Halbleiterbauelement nach einem der Ansprüche 1 bis 6, ferner aufweisend: • eine RC-Schaltung (102, 108), die einen mit einem Kondensator (102) gekoppelten ersten Widerstand (108) aufweist; • einen ersten Transistor (104), aufweisend: einen mit der RC-Schaltung (102, 108) gekoppelten Steuerknoten und einen mit dem dritten Bauelementebereich (204) gekoppelten ersten Ausgangsknoten.
Halbleiterbauelement nach Anspruch 8, das ferner einen zweiten Transistor (106) aufweist, aufweisend: einen mit der RC-Schaltung (102, 108) gekoppelten Steuerknoten und einen mit dem sechsten Bauelementebereich (54) gekoppelten ersten Ausgangsknoten.
Halbleiterbauelement nach Anspruch 9, wobei der erste Ausgangsknoten des zweiten Transistors (106) über einen zweiten Widerstand (110) mit dem sechsten Bauelementebereich (54) gekoppelt ist; und der erste Ausgangsknoten des zweiten Transistors (106) ferner über einen dritten Widerstand (112) mit dem zweiten ESD-Knoten (34) gekoppelt ist, insbesondere wobei der erste Transistor (104) und der zweite Transistor (106) MOSFETs aufweisen.
Halbleiterbauelement nach einem der Ansprüche 1 bis 10, das ferner mindestens eine mit dem ersten Bauelementebereich (18) und dem ersten ESD-Knoten (16) in Reihe geschaltete Diode (120a, 120n) aufweist.
Halbleiterbauelement nach einem der Ansprüche 1 bis 11, das ferner einen mit dem Halbleiterkörper gekoppelten Substratkontakt aufweist, wobei der Substratkontakt dafür ausgelegt ist, mit einem Massepotential gekoppelt zu werden.
ESD-Bauelement, aufweisend: • einen gesteuerten Halbleitergleichrichter, aufweisend: einen Anodenbereich (18) des p-Typs, einen mit dem Anodenbereich (18) des p-Typs gekoppelten ersten Triggerbereich (20) des n-Typs, einen mit dem ersten Triggerbereich (20) des n-Typs gekoppelten zweiten Triggerbereich (22) des p-Typs, einen mit dem zweiten Triggerbereich (22) des p-Typs gekoppelten Kathodenbereich (24) des n-Typs und einen mit dem zweiten Triggerbereich (22) des p-Typs gekoppelten weiteren Bereich (54) des n-Typs, wobei eine Grenzfläche zwischen dem weiteren Bereich (54) des n-Typs und dem zweiten Triggerbereich (22) des p-Typs eine Diodensperrschicht (51) bildet und wobei das ESD-Bauelement derart eingerichtet ist, dass ein Triggerstrom des gesteuerten Halbleitergleichrichters durch eine Vorspannung der Diodensperrschicht (51) moduliert wird; • ein Triggerbauelement (52), aufweisend: einen ersten MOSFET (106), der einen mit dem weiteren Bereich (54) elektrisch leitend verbundenen und über den weiteren Bereich (54) des n-Typs mit dem zweiten Triggerbereich (22) des p-Typs gekoppelten ersten Ausgangsknoten aufweist; und einen zweiten MOSFET (104), der einen mit dem ersten Triggerbereich (20) des n-Typs elektrisch leitend verbundenen ersten Ausgang aufweist.
ESD-Bauelement nach Anspruch 13, das ferner ein zwischen den Anodenbereich (18) des p-Typs des gesteuerten Halbleitergleichrichters und den Kathodenbereich (24) des n-Typs des gesteuerten Halbleitergleichrichters geschaltetes RC-Netzwerk (102, 108) aufweist, wobei das RC-Netzwerk einen mit einem Gate des ersten MOSFET (106) und einem Gate des zweiten MOSFET (104) gekoppelten Ausgang aufweist.
ESD-Bauelement nach Anspruch 14, wobei das RC-Netzwerk Folgendes aufweist: einen Kondensator (102) mit einem mit dem Anodenbereich (18) des p-Typs des gesteuerten Halbleitergleichrichters gekoppelten ersten Anschluss (151) und einem mit dem Ausgang des RC-Netzwerks gekoppelten zweiten Anschluss; und einen Widerstand (108) mit einem mit einem zweiten Anschluss des Kondensators gekoppelten ersten Anschluss und einem mit dem Kathodenbereich (24) des n-Typs des gesteuerten Halbleitergleichrichters gekoppelten zweiten Anschluss, insbesondere wobei das RC-Netzwerk (102, 108) eine Zeitkonstante von zwischen etwa 1 ns und etwa 1 µs aufweist.
ESD-Bauelement nach einem der Ansprüche 13 bis 15, wobei der zweite Triggerbereich (22) des p-Typs und der weitere Bereich (54) des n-Typs eine Diode bilden, welche zwischen den ersten Ausgangsknoten des ersten MOSFET (106) und den zweiten Triggerbereich (22) des p-Typs geschaltet ist.
ESD-Bauelement nach Anspruch 16, wobei eine Anode der Diode und der zweite Triggerbereich (22) des p-Typs einen selben Halbleiterbereich aufweisen.
ESD-Bauelement nach einem der Ansprüche 13 bis 15, das ferner mindestens einen mit dem Anodenbereich (18) des p-Typs in Reihe geschaltete Diode (120a, 120n) aufweist.
ESD-Bauelement nach Anspruch 13, wobei • der Anodenbereich (18) des p-Typs mehrere Anodenbereiche aufweist; • der erste Triggerbereich (20) des n-Typs mehrere erste Triggerbereiche des n-Typs aufweist, wobei einzelne der Anodenbereiche des p-Typs in einzelnen der mehreren ersten Triggerbereichen des n-Typs angeordnet sind; • der zweite Triggerbereich (22) des p-Typs mehrere erste zweite Triggerbereiche des p-Typs aufweist, wobei einer der mehreren ersten zweiten Triggerbereiche des p-Typs einen der mehreren ersten Triggerbereiche des n-Typs umgibt; • der Kathodenbereich (24) des n-Typs einen gitterförmigen Bereich mit mehreren Gitterelementen aufweist, wobei jedes Gitterelement jeden der mehreren ersten zweiten Triggerbereiche des p-Typs umgibt; • die zweiten Triggerbereiche (22) des p-Typs ferner eine den Kathodenbereich (24) des n-Typs umgebenden zweiten zweiten Triggerbereich des p-Typs aufweist; und • der weitere Bereich (54) des n-Typs den zweiten zweiten Triggerbereich des p-Typs umgibt.
ESD-Bauelement nach Anspruch 19, wobei die mehreren ersten Triggerbereiche des n-Typs eine erste Vielzahl von ersten Triggerbereichen des n-Typs und eine zweite Vielzahl von ersten Triggerbereichen des n-Typs aufweisen, wobei die zweite Vielzahl von ersten Triggerbereichen des n-Typs jeweils einen Triggerkontakt aufweisen, und wobei die zweite Vielzahl von ersten Triggerbereichen des n-Typs mit Bezug auf die erste Vielzahl von ersten Triggerbereichen des n-Typs spärlich verteilt ist.
ESD-Bauelement nach Anspruch 19, wobei • der erste Triggerbereich des n-Typs eine n-Wanne aufweist; • der erste Triggerbereich des p-Typs eine p-Wanne aufweist; und • der weitere Bereich des n-Typs eine n-Wanne aufweist.
Verfahren zum Betrieb eines Halbleiterbauelements, wobei das Verfahren die folgenden Schritte aufweist: • Bereitstellen eines Schutzbauelements an einem geschützten Knoten, wobei der geschützte Knoten mit Schaltkreisen in einem Halbleitersubstrat gekoppelt ist, wobei der geschützte Knoten mit einer Anode (18) eines SCR-Bauelements gekoppelt ist, wobei das SCR-Bauelement Folgendes aufweist: einen Anodenbereich (18) des p-Typs, einen mit dem Anodenbereich (18) des p-Typs gekoppelten ersten Triggerbereich (20) des n-Typs, einen mit dem ersten Triggerbereich (20) des n-Typs gekoppelten zweiten Triggerbereich (22) des p-Typs und einen mit dem zweiten Triggerbereich (22) des p-Typs gekoppelten Kathodenbereich (24) des n-Typs, einen mit dem zweiten Triggerbereich (22) des p-Typs gekoppelten weiteren Bereich (54) des n-Typs, wobei eine Grenzfläche zwischen dem weiteren Bereich (54) des n-Typs und dem zweiten Triggerbereich (22) des p-Typs eine Diodensperrschicht (51) bildet und wobei das Schutzbauelement derart eingerichtet ist, dass ein Triggerstrom des SCR-Bauelements durch eine Vorspannung der Diodensperrschicht (51) moduliert wird; und • Schützen der Schaltkreise vor einer hohen Spannung, wobei, wenn die hohe Spannung einen Pegel erreicht, der größer als ein Betriebspegel ist, das Schutzbauelement bewirkt, dass ein Strom von einem mit dem weiteren Bereich (54) des n-Typs gekoppelten Triggerbauelement (52) in dem SCR-Bauelement zur Bereitstellung der Vorspannung und zu dem zweiten Triggerbereich (22) des p-Typs des SCR-Bauelements fließt, wobei, wenn der Strom aus dem Triggerbauelement (52) über den weiteren Bereich (54) des n-Typs in den zweiten Triggerbereich (22) des p-Typs des SCR fließt, der SCR latcht, wodurch bewirkt wird, dass ein hoher Strom von den Anodenbereichen (18) des p-Typs des SCR-Bauelements zu dem Kathodenbereich (24) des n-Typs des SCR-Bauelements fließt.
Verfahren nach Anspruch 22, wobei das Triggerbauelement (52) einen MOSFET (104) aufweist, der einen mit dem ersten Triggerbereich (20) des p-Typs gekoppelten Ausgangsknoten und ein mit einem RC-Netzwerk (102, 108) gekoppeltes Gate aufweist, wobei das RC-Netzwerk (102, 108) zwischen dem Anodenbereich (18) des p-Typs und dem Kathodenbereich (24) des n-Typs geschaltet ist.