DE4200884A1 - Integrierte halbleiterschaltungsvorrichtung - Google Patents
Integrierte halbleiterschaltungsvorrichtungInfo
- Publication number
- DE4200884A1 DE4200884A1 DE4200884A DE4200884A DE4200884A1 DE 4200884 A1 DE4200884 A1 DE 4200884A1 DE 4200884 A DE4200884 A DE 4200884A DE 4200884 A DE4200884 A DE 4200884A DE 4200884 A1 DE4200884 A1 DE 4200884A1
- Authority
- DE
- Germany
- Prior art keywords
- transistor
- diode
- implantation
- potential
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 230000015556 catabolic process Effects 0.000 claims abstract description 31
- 230000002829 reductive effect Effects 0.000 claims abstract description 24
- 230000000903 blocking effect Effects 0.000 claims abstract description 4
- 239000000758 substrate Substances 0.000 claims description 22
- 238000002513 implantation Methods 0.000 claims description 18
- 230000002441 reversible effect Effects 0.000 claims description 15
- 230000007704 transition Effects 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims 8
- 238000000034 method Methods 0.000 abstract description 15
- 238000009826 distribution Methods 0.000 abstract description 2
- 230000008569 process Effects 0.000 description 6
- 230000036039 immunity Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000020169 heat generation Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000010248 power generation Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 241000580063 Ipomopsis rubra Species 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000006735 deficit Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003334 potential effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Microcomputers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
Die Erfindung betrifft integrierte Halbleiter
schaltungen (IC′s) und befaßt sich mit einer in
nerhalb des IC befindlichen Schaltungsanordnung zum
Schutz des IC vor Beschädigung aufgrund übermäßiger
Potentialspitzen, die durch elektrostatische Entla
dung (ESD) verursacht werden. Die Schaltung, mit
der sich die Erfindung befaßt, ist dafür vorgese
hen, mit den Eingangs- und Ausgangs-Anschlußflächen
des IC verbunden zu werden.
Elektrostatische Entladung (ESD) kann zu einer
dauerhaften Schädigung einer integrierten Schaltung
(IC) führen. Die meisten IC′s werden bei Potentia
len unter 25 Volt betrieben, während ESD weit über
solche Potentiale hinausgehen kann. Man glaubt, daß
ein Schaden auftritt, wenn das hohe Potential Iso
lier- oder Trennschichten innerhalb der integrier
ten Schaltung durchbricht, und der resultierende
Strom führt dazu, daß der Durchbruch der Isolation
permanent wird. Ohne auf die dynamischen Vorgänge
einzugehen, ist es wünschenswert, daß die mit ESD
einhergehenden hohen Potentiale abgeleitet werden,
bevor eine solche Schädigung auftreten kann.
Zum Stand der Technik gehörende herkömmliche Ein
richtungen, die einen Schutz gegen Schädigung auf
grund unbeabsichtigter elektrostatischer Entladung
verfügbar machen, machen Verwendung von Dioden
und Transistor-Klemmungen, um Strom von empfind
lichen internen Schaltungsknoten durch Nebenschluß
wegzuleiten. Diese Vorrichtungen können auf VSS,
VCC oder auf beide klemmen. Es ist bei vielen
Anwendungen wünschenswert, Vorrichtungen vor
zusehen, die lediglich auf VSS klemmen, um über
mäßigen Eingangsstrom zu vermeiden, wenn Eingangs
signale um mehr als den Spannungsabfall an einer in
Durchlaßrichtung vorgespannten Diode über VCC
hinausgehen. Klemmungen auf nur ein Versorgungs
spannungspotential vorzusehen, erlaubt außerdem
eine reduzierte Layout-Fläche. Mit anderen Worten,
der Platzbedarf auf einer integrierten Schaltung
ist bei dieser Art Klemmung geringer. Dies elimi
niert überdies jegliche NPNP-SCR-Strukturen, die zu
zerstörerischem Einrasten in einen Verriegelungs
zustand führen können, wenn sie auf irgendeine
Weise zufällig gezündet werden. Beim Klemmen nur
auf VSS ist es von Wichtigkeit, einen ausreichenden
ESD-Schutz aufrecht zu erhalten, wenn Eingans-ESD
auftritt, die bezüglich VSS positiv gerichtet ist.
Dieser Zustand führt zu einem Sperrspannungsdurch
bruch der Klemmvorrichtungen, der zerstörerisch
sein kann.
Vorliegend bezeichnet "n" Silizium, das mit Atomen
dotiert worden ist, die mehr als vier Valenz
elektronen (Gruppe V oder höher) aufweisen, wie
Arsen, die negativ geladene Majoritätsladungsträger
in das Silizium einbringen. "p" bezeichnet Silizi
um, das mit Atomen dotiert ist, die weniger als
vier Valenzelektronen (Gruppe III oder niedriger)
aufweisen, wie Bor oder Phosphor, die positiv
geladene Majoritätsladungsträger in das Silizium
einbringen. Der Majoritätsladungsträgertyp wird
auch als Leitfähigkeitstyp bezeichnet. Ein Plus
oder Minuszeichen, das einem n oder einem p in
Hochstellung hinzugefügt ist, bezeichnet eine
starke bzw. leichte Dotierung.
Während für die bevorzugte Ausführungsform Silizium
verwendet wird, ist die Erfindung auch auf andere
dotierte Halbleitermaterialien anwendbar, wie
Fachleuten auf dem Gebiet der Halbleiterfertigung
geläufig ist. "n" bezeichnet einen Überschuß an
"negativen" Ladungsträgern (Elektronen), die in dem
Material herumschwimmen und von Dotierstoffen
hoher Valenz stammen. "p" kennzeichnet Material,
das einen Überschuß an "positiven" Ladungsträgern
oder in "Löchern" aufweist, die durch Dotierungsa
tome niedriger Valenz verursacht werden.
Eine bekannte Methode verwendet eine p-Kanal-
Vorrichtung an Schaltungseingängen. Dies ist mit
dem Nachteil begleitet, daß eine extern induzierte
Verriegelung ermöglicht ist, die durch ein Phänomen
verursacht wird, das als "Spannungsstoß" (aus dem
englischsprachigen Raum auch als "voltage bumping")
bekannt ist. Wenn das Eingangspotential ansteigt
oder "in die Höhe stößt", resultiert die Struktur
einer p-Kanal-Vorrichtung in einer einrastenden
Verriegelung. Wenn die Verriegelung genügend Strom
verbraucht, kann sich die Vorrichtung in zerstören
der Weise verschlechtern.
Wenn man einen ESD-Schutz vorsieht, ist es wün
schenswert, daß eine Schutzschaltung nicht einen
beträchtlichen Oberflächenbereich des Halbleiter
plättchens belegt. Es ist außerdem wichtig, daß die
Schutzschaltung nicht merkliche zeitliche Verzöge
rungen in der Arbeitsweise des IC verursacht oder
auf andere Weise die Leistungsfähigkeit des IC
verschlechtert.
Mit der vorliegenden Erfindung wird eine Methode
zur Verbesserung der Toleranz der Eingänge von MOS
und Bipolar-IC′s gegenüber Schäden aufgrund elek
trostatischer Entladung (ESD) verfügbar gemacht.
Die erfindungsgemäße Lösung verwendet eine Bipolar
transistor und eine Dioden-Klemmung mit einem opti
mierten Sperrichtungsdurchbruch vom Kollektor zur
Basis, um übermäßigen Strom von empfindlichen
Bereichen wegzuleiten, mit gleichmäßiger Strom
verteilung für minimalen Schaden.
Die vorliegende Erfindung benutzt eine Lösung mit
Transistor- und Dioden-Klemmung, um den gewünschten
ESD-Schutz zu schaffen. Da dieser Bereich der Ent
ladungsschaltung nicht für normale Energie- und
Signal-Übertragung verwendet wird, wird die Lei
stungsfähigkeit des IC durch die Schutzschaltung
nicht merklich verschlechtert.
In einer Version der erfindungsgemäßen Lösung, die
auf Produkte anwendbar ist, die ein Substrat vom p-
Typ verwenden, wird ein Paar Widerstände mit nied
rigem Widerstandswert verwendet, um Klemmvorrich
tungen von einer Eingangsanschlußfläche und dem
Rest des IC zu trennen. Der Emitter eines lateralen
NPN-Transistors ist mit Masse verbunden und die
Basis des NPN-Transistors und die Kathode einer
vertikalen Diode sind mit dem Substrat verbunden.
Bei einer für Substrate des n-Typs anwendbaren
Lösung ist der Emitter eines lateralen PNP-
Transistors mit einem Energieversorgungspotential
verbunden und die Anode der Diode und die Basis des
PNP-Transistors sind je mit dem Substratpotential
verbunden.
Um die ESD-Immunität gegenüber ESD zu verbessern,
die bezüglich VSS positiv gerichtet ist, werden die
Sperrichtungsdurchbruchspannungen der Diode und
des Transistors in Funktion als eine Kollektor/Ba
sis-Diode mittels Implantation reduziert. Für die
Basis eines p-Typ-Substrates würde eine Implanta
tion mit einem p-Typ-Dotierstoff (beispielsweise
Bor) in die n⁺/p-Übergangszonen durchgeführt.
Typischerweise würde die p-Typ-Implantation mas
kiert, um eine ungewollte parasitäre Dioden-Kapazi
tät an internen Betriebsknoten zu vermeiden. Im
Fall eines n-Typ-Substrates würde unter Maskierung
eine n-Typ-Implantierung (typischerweise P, As oder
Sb) benutzt.
Bei vielen Verfahren, einschließlich fortschritt
lichster Verfahrensabläufe für die Herstellung von
DRAM (Dynamic RAM) und SRAM (Static RAM), ist ein
entsprechendes Implantat bereits verfügbar, und
zwar wird es intern zur Schaffung einer zu
sätzlichen Sperrschichtkapazität an ausgewählten
Knoten wie Speicher-Bit-Knoten verwendet. Die redu
zierte Sperrichtungsdurchbruchspannung der Klemm
einrichtungen führt zu einer reduzierten Spannung,
die sich während eines ESD-Ereignisses an internen
Knoten entwickelt. Sie reduziert auch die Wärmeer
zeugung, indem die Leistung reduziert wird, die
während des ESD-Ereignisses erzeugt wird, indem
dieselbe Strommenge über einen geringeren Span
nungsabfall durch Nebenschluß weggeleitet wird.
Diese Lösung kann sowohl bei n-Typ-Substraten als
auch bei p-Typ-Substraten verwendet werden.
Zu den Vorteilen dieser erfindungsgemäßen Methode
des Eingangsschutzes gehören eine einfache, niedri
ge Kosten verursachende Lösung zur Verbesserung des
ESD-Verhaltens und die Möglichkeit, die gewünschte
Schaltungsanordnung in einem Verfahren zu erzeugen,
das in die meisten Standard-Verfahrensabläufe für
CMOS paßt, wobei nur wenige oder überhaupt keine
Verfahrensschritte hinzugefügt werden müssen. Die
Schaltung erfordert eine minimale Layout-Fläche,
um eine zuverlässige ESD-Immunität zu erreichen,
und es sind keine p-Kanal-Vorrichtungen an den
Eingängen erforderlich. Die Vermeidung von p-Kanal-
Vorrichtungen minimiert die Möglichkeit für extern
induzierte Verriegelungen. Klemmungen lediglich auf
VSS vermeiden Kriechverluste, wenn Eingangssignale
um einen Diodenspannungsabfall oder mehr über das
Versorgungsspannungspotential VCC hinausgehen.
Die Schaltung hat ein leicht einstellbares BVCEO
(Kollektor-Emitter-Durchbruchspannung) und eine
leicht einstellbare Dioden-Durchbruchspannung, was
für eine Flexibilität hinsichtlich verschiedener
Anwendungen und Versorgungsspannungen dienlich
ist. Die Verwendung dieser Schaltung bewirkt keine
merkliche Beeinträchtigung der Vorrichtungsge
schwindigkeit und einen minimalen Anstieg der Ein
gangskapazität.
Die Erfindung wird nun anhand von Ausführungsformen
näher erläutert. In den Zeichnungen zeigen:
Fig. 1 eine Schaltungsanordnung einer bevorzug
ten Ausführungsform der Erfindung, wobei
ein p-Substrat verwendet wird;
Fig. 2 eine Querschnittsansicht eines Substra
tes, welches die Struktur der in Fig. 1
gezeigten Schaltung zeigt;
Fig. 3 eine Schaltungsmodifikation der in Fig. 1
gezeigten Schaltung, wobei ein nicht mit
Masse verbundenes Substrat verwendet
wird;
Fig. 4 eine Querschnittsansicht eines Substra
tes, welche die Struktur der in Fig. 3
gezeigten Schaltung zeigt;
Fig. 5 eine Schaltungskonfiguration einer Aus
führungsform der Erfindung, die ein n-
Substrat verwendet, das mit einer Versor
gungsspannungsquelle verbunden ist;
Fig. 6 eine Querschnittsansicht eines Substra
tes, das die Struktur der in Fig. 5
gezeigten Schaltung zeigt;
Fig. 7 eine Schaltungskonfiguration einer Aus
führungsform der Erfindung, die ein n-
Substrat verwendet, das mit einem Poten
tial (VBB) verbunden ist, das von der
Versorgungsspannungsquelle verschieden
ist; und
Fig. 8 eine Querschnittsansicht eines Substra
tes, das die in Fig. 7 dargestellte
Struktur zeigt.
Bei einer in einem Gehäuse untergebrachten inte
grierten Schaltung ist ein Halbleiterplättchen
mittels Zuleitungsdrähten mit einem Leiterrahmen
oder Leitern innerhalb eines Gehäuses verbunden.
Die Zuleitungsdrähte sind auf die Leiter und auf
Bondkontaktflächen auf dem Plättchen gebondet.
Die Fig. 1 und 2 zeigen eine Darstellung einer
Eingangs/Ausgangs-Schaltung auf einem IC-Chip. Eine
Bondkontaktfläche 21, die gewöhnlich eine große
Fläche des Chips besetzt, besteht aus metallischem
Material und wird für das Verbinden des Plättchens
13 mit einem Leiterrahmen oder einer externen
Schaltungsanordnung verwendet. Daher kann die
Bondkontaktfläche 21 entweder eine Drahtbondkon
taktfläche, ein Anschluß bzw. eine Zuleitung oder
eine andere Einrichtung zur Verbindung einer Schal
tungsanordnung auf dem Plättchen mit einer externen
Schaltungsanordnung sein.
Um Schutz vor elektrostatischer Entladung (ESD) zu
erreichen, ist eine Entladungsschaltung 25 zwi
schen der Bondkontaktfläche 21 und einer internen
Schaltungsanordnung 27, die durch einen Transistor
dargestellt ist, vorgesehen. Die Entladungsschal
tung 25 umfaßt ein Paar Widerstände 31, 32 und
Stromentladungselemente 35, 36, die Strom entweder
nach Masse, wie dargestellt, oder zu einem anderen
Spannungsversorgungsknoten entladen, wenn an einem
Knoten, der durch die Verbindung zwischen dem Paar
Widerstände definiert ist, ein übermäßiges Poten
tial auftritt. Die Widerstände 31, 32 befinden sich
in Serienschaltung mit der Bondkontaktfläche 21
und der internen Schaltungsanordnung 27, und die
Schaltungselemente 35, 36 entladen Strom von der
Schaltungsstelle zwischen den Widerständen 31, 32.
Die Entladungselemente sind eine Bipolar-Diode 35
und ein Bipolar-Transistor 36. Beide weisen eine
örtlich reduzierte Sperrschichtdurchbruchspannung
auf, was durch gestrichelte Linien 38, 39 darge
stellt ist. Dies führt zu einer Durchbruchspan
nung, die oberhalb des normalen Betriebsbereichs
der internen Schaltungsanordnung 27, jedoch un
terhalb von Potentialen liegt, welche der internen
Schaltungsanordnung 27 schaden würden.
Die örtlich reduzierte Durchbruchspannung ist ein
reduziertes Sperrichtungsvorspannungspotential, bei
welchem die Impedanz einer Sperrschicht bzw. eines
Zonenübergangs geringer wird. Der Effekt der ver
ringerten Impedanz ist als Lawineneffekt bekannt
und ist ähnlich dem Lawineneffekt, den man in her
kömmlichen Zener-Dioden findet. Es sei bemerkt, daß
die Sperrvorspannung über der Sperrschicht nicht
notwendigerweise mit der Sperrvorspannung über dem
Transistor übereinstimmt, da typischerweise die
beiden Zonenübergänge in einem bipolaren Transistor
entgegengesetzt vorgespannt sind. Bei der bevorzug
ten Ausführungsform liegt die örtlich reduzierte
Durchbruchspannung bei etwa 5 V.
Um die ESD-Immunität gegenüber bezüglich VSS posi
tiv gerichteter ESD zu verbessern, werden die
Sperrichtungsdurchbruchspannungen der Diode 35 und
des als eine Kollektor/Basis-Diode funktionierenden
Transistors 36 reduziert mittels einer Implanta
tion eines p-Typ-Dotierstoffes (beispielsweise
Bor) in die n⁺/p-Übergangszonen. Dies führt zu den
Zonen 38, 39 mit örtlich reduzierter
Durchbruchspannung. Unter Bezugnahme auf Fig. 2 ist
die p-Typ-Übergangszonen- oder -Sperrschichtkonzen
tration derart eingestellt, daß für einen
Dotierungspegel im Bereich 1E16 bis 1E18 (1×1016
bis 1×1018) eine Sperrichtungsdurchbruchspannung
im Bereich von 5-20 V resultiert. Typischerweise
würde die p-Typ-Implantation maskiert, um eine
unerwünschte parasitäre Diodenkapazität an internen
Betriebsknoten zu vermeiden. Bei vielen Verfahren,
einschließlich fortschrittlichsten DRAM- und SRAM-
Verfahrensabläufen, ist dieses Implantat bereits
verfügbar, und zwar wird es intern verwendet, um
zusätzliche Sperrschichtkapazität am ausgewählten
Knoten (wie Speicher-Bit-Knoten) vorzusehen. Die
reduzierte Sperrichtungsdurchbruchspannung der
Klemmvorrichtungen (Vorrichtungen 35 und 36) führt
zu einer reduzierten Spannung, die während eines
ESD-Ereignisses an internen Knoten entsteht. Sie
reduziert auch die Wärmeerzeugung durch Reduzieren
der Leistungserzeugung während des ESD-Ereignisses
dadurch, daß dieselbe Strommenge über einen kleine
ren Spannungsabfall durch Nebenschluß abgeleitet
wird.
Die Fig. 3 und 4 zeigen eine ähnliche Lösung für
Produkte, die ein nicht mit Masse verbundenes p-
Substrat verwenden. Der Mechanismus für die Verbes
serung ist der gleiche, wobei die Durchbruchspan
nung selektiv örtlich an den Eingangsklemmvorrich
tungen reduziert wird. Eine Bipolar-Diode 45 und
ein Bipolar-Transistor 46 haben je eine örtlich re
duzierte Sperrschichtdurchbruchspannung, in glei
cher Weise wie die Diode 35 und der Transistor 36
der Fig. 2. Dies führt zu einer Durchbruchspan
nung, die über dem normalen Betriebsbereich der
internen Schaltungsanordnung 27 liegt, jedoch
unterhalb von Potentialen, welche die interne
Schaltungsanordnung 27 schädigen würden.
Bei der Konfiguration gemäß Fig. 3 und 4 ist der
Emitter des Transistors 45 mit Massepotential
verbunden, während die Kathode der Vertikal-Diode
46 und die Basis des Transistors 45 mit dem Sub
stratpotential verbunden sind.
Dies gibt die Möglichkeit, positive Potentialstöße
vorwiegend über den NPN-Transistor 45 nach Masse
zu entladen, mit der Hilfe einer örtlich reduzierten
Sperrschichtdurchbruchspannung.
In analoger Weise kann diese Lösung bei n-Substra
ten verwendet werden, gemäß Darstellung in den Fig.
5 und 6. Bei dieser Anordnung verwendet man einen
Transistor 65 und eine Diode 66, um lediglich auf
VCC zu klemmen. Dies schafft eine verläßliche ESD-
Immunität, und zwar mit relativer Einfachheit von
Verfahrens- und Layout-Anpassungen. Fig. 5 zeigt
eine Version der erfindungsgemäßen Lösung, die für
Produkte anwendbar ist, die ein mit VCC verbunde
nes n-Substrat verwenden. Widerstände 51, 52 haben
niedrige Widerstandswerte, vorzugsweise im Bereich
von 0 bis 500 Ω. Der Transistor 65 ist ein late
raler PNP-Transistor, der zusammen mit der Diode
66, die eine vertikale Diode ist, die Klemmfunktion
erzeugt.
Um die ESD-Immunität gegenüber bezüglich VCC nega
tiv gerichteter ESD zu verbessern, werden die
Sperrichtungsdurchbruchspannung des Transistors
(65), der als eine Kollektor-Basis-Diode konfigu
riert ist, und die Sperrichtungsdurchbruchspannung
der Diode 66 reduziert, und zwar mittels einer
Implantation eines n-Typ-Dotierstoffs (wie Phosphor
oder Arsen) in die p⁺/n-Sperrschichtzonen. Die n-
Typ-Zonenübergangs- oder -Sperrschichtkonzentration
des Transistors 65 ist derart eingestellt, daß ein
Dotierungspegel im Bereich 1E16 bis 1E18 zu Sperr
richtungsdurchbruchspannungen im Bereich von 5 bis
20 V führt. Typischerweise würde die n-Typ-Implan
tation maskiert, um unerwünschte parasitäre Dioden
kapazität an internen Betriebsknoten zu vermeiden.
Bei vielen Verfahren, einschließlich einiger fort
schrittlicher DRAM- und SRAM-Verfahrensabläufe, ist
dieses Implantat bereits verfügbar, und zwar wird
es intern benutzt zur Erzeugung einer zusätzlichen
Sperrschichtkapazität an ausgewählten Knoten (wie
Bit-Speicher-Knoten). Der reduzierte Sperrichtungs
durchbruch der Klemmvorrichtungen führt zu einer
reduzierten Spannung, die während eines ESD-Ereig
nisses an internen Knoten entsteht. Er reduziert
außerdem die Wärmeerzeugung durch Reduzieren der
Leistungserzeugung während des ESD-Ereignisses, in
dem der gleiche Strombetrag über einen kleineren
Spannungsabfall nebenschlußartig abgeleitet wird.
Die Fig. 7 und 8 zeigen eine gleichartige Lösung
für Produkte, die ein nicht mit VCC verbundenes n-
Substrat verwenden. Der Mechanismus für die
Verbesserung ist der gleiche, wobei der Durchbruch
bzw. die Durchbruchspannung selektiv örtlich an
Eingangsklemmvorrichtungen 75, 76 reduziert wird.
In diesem Fall sind die Diode 76 und die Basis des
Transistors 75 mit VBB verbunden.
Claims (8)
1. Integrierte Halbleiterschaltungsvorrichtung,
bei welcher eine interne Schaltungsanordnung
(27) über einen Bus, der einen Teil der inter
nen Schaltungsanordnung (27) bildet, mittels
einer Halbleiterplättchen-Anschlußstelle (21)
mit einer externen Schaltungsanordnung verbun
den ist, wobei ein Energieversorgungsknoten
ein Referenzpotential aufweist und die Halb
leiterplättchen-Anschlußstelle (21) mit der
internen Schaltungsanordnung (27) verbunden
ist, mit Schutz gegen elektrostatische Entla
dung (ESD),
dadurch gekennzeichnet,
- a) daß ein bipolarer Transistor (35) mit einem Kollektoranschluß-, einem Emitter anschluß und einem Basisanschluß vorge sehen ist, wobei der Kollektoranschluß mit dem Bus und der Emitteranschluß und der Basisanschluß mit dem Referenzpoten tial aufweisenden Energieversorgungskno ten verbunden sind;
- b) daß eine bipolare Diode (36) vorgesehen ist, die mit dem Bus und mit einem Steu erpotential verbunden ist;
- c) daß der Transistor (35) und/oder die Diode (36) eine örtlich reduzierte inter ne Durchbruchspannung aufweisen;
- d) daß der Transistor (35) und die Diode (36) Sperrichtungsdurchbruchpotentiale aufweisen, die mittels Implantation (38, 39) eines Leitfähigkeit bewirkenden Stof fes in p⁺/n-Sperrschichtzonen reduziert sind; und
- e) daß der Bus einen elektrischen Wider stand (31, 32) aufweist, der in Reihe zwischen der Halbleiterplättchen- Anschlußstelle (21) und der internen Schaltungsanordnung (27) liegt.
2. Integrierte Halbleiterschaltungsvorrichtung
nach Anspruch 1,
dadurch gekennzeichnet,
- a) daß die Implantation (38, 39) eines Leit fähigkeit bewirkenden Stoffes in die p⁺/n-Sperrschichtzonen eine Implantation mit einem p-Typ-Stoff ist; und
- b) daß die Konzentration der Implantation in die p⁺/n-Sperrschichtzonen eingestellt ist, um einen Dotierungspegel im Bereich 1E16 bis 1E18 zu erzeugen, wodurch Sperr richtungsdurchbruchspannungen im Bereich von 5 bis 20 V resultieren.
3. Integrierte Halbleiterschaltungsvorrichtung
nach Anspruch 1,
dadurch gekennzeichnet,
- a) daß die Implantation (38, 39) mit Leitfä higkeit bewirkenden Stoffen in die p⁺/n- Sperrschichtzonen eine Implantation von Typ-Stoffen ist; und
- b) daß die Konzentration der Implantation in die p⁺/n-Sperrschichtzonen eingestellt ist, um einen Dotierpegel im Bereich 1E16 bis 1E18 zu erzeugen, wodurch Sperrich tungsdurchbruchspannungen im Bereich von 5 bis 20 V resultieren.
4. Integrierte Halbleiterschaltungsvorrichtung,
bei welcher eine interne Schaltungsanordnung
(27) über einen Bus, der einen Teil der inter
nen Schaltungsanordnung (27) bildet, mittels
einer Halbleiterplättchen-Anschlußstelle (21)
mit einer externen Schaltungsanordnung in
Verbindung steht, wobei ein Energieversor
gungsknoten ein Referenzpotential aufweist
und die Halbleiterplättchen-Anschlußstelle
(21) mit der internen Schaltungsanordnung (27)
verbunden ist, mit Schutz vor elektrostati
scher Entladung (ESD),
dadurch gekennzeichnet,
- a) daß ein bipolarer Transistor (35) mit einem Kollektoranschluß, einem Emitteran schluß und einem Basisanschluß vorgesehen ist, wobei der Kollektoranschluß mit dem Bus verbunden ist und der Emitteranschluß und der Basisanschluß mit dem das Refe renzpotential aufweisenden Energieversor gungsknoten verbunden sind;
- b) daß eine bipolare Diode (36) vorgesehen ist, die mit dem Bus und mit einem Steu erpotential verbunden ist;
- c) daß der Transistor (35) und/oder die Diode (36) eine örtlich reduzierte innere Durchbruchspannung aufweist bzw. aufwei sen;
- d) daß der Transistor (35) und die Diode (36) Sperrichtungsdurchbrüche aufweisen, die reduziert sind mittels einer Implan tation (38, 39) von Leitfähigkeit bewir kenden Stoffen in p⁺/n-Sperrschichtüber gangszonen, wobei die Konzentration der Implantation eingestellt ist, um einen Dotierpegel im Bereich 1E16 bis 1E18 zu erzeugen; und
- e) daß der Bus einen Widerstand (31, 32) aufweist, der sich in Serie zwischen der Halbleiterplättchen-Anschlußstelle (21) und der internen Schaltungsanordnung (27) befindet.
5. Integrierte Halbleiterschaltungsvorrichtung
nach Anspruch 1 oder 4,
dadurch gekennzeichnet,
- a) daß der Kollektoranschluß des Transi stors (35) mit einem Massepotential und der Basisanschluß des Transistors (35) mit einem Substratpotential verbunden sind; und
- b) daß die Diode (36) mit dem Substratpoten tial verbunden ist, wobei Potentialstöße durch die Diode (36) entladen werden und der Transistor (35) Potentialstöße abtastet, wobei der Transistor (35) als Reaktion auf die abgetasteten Potentialstöße das Potential nach Masse entlädt.
6. Integrierte Halbleiterschaltungsvorrichtung
nach Anspruch 1 oder 4,
dadurch gekennzeichnet,
- a) daß der Transistor (35) als eine Kollek tor/Basis-Diode konfiguriert ist; und
- b) daß die Implantation (38, 39) mit Leitfä higkeit bewirkenden Stoffen in die p⁺/n- Sperrschichtzonen eine Implantation von n-Typ-Stoffen ist.
7. Halbleiterschaltungsvorrichtung nach einem der
Ansprüche 1 bis 6,
dadurch gekennzeichnet,
- a) daß der Transistor (35) ein lateraler PNP-Transistor ist; und
- b) daß die Diode (36) eine vertikale Diode ist, wobei der Transistor (35) mit der Diode (36) in einer Klemmfunktion zusam menwirkt.
8. Integrierte Halbleiterschaltungsvorrichtung
nach einem der Ansprüche 1 bis 7,
dadurch gekennzeichnet,
- a) daß der Basisanschluß des Transistors (35) mit dem Steuerpotential verbunden ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US64209691A | 1991-01-16 | 1991-01-16 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4200884A1 true DE4200884A1 (de) | 1992-07-23 |
Family
ID=24575194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4200884A Withdrawn DE4200884A1 (de) | 1991-01-16 | 1992-01-15 | Integrierte halbleiterschaltungsvorrichtung |
Country Status (3)
Country | Link |
---|---|
US (1) | US5581104A (de) |
JP (1) | JPH05183109A (de) |
DE (1) | DE4200884A1 (de) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5886386A (en) * | 1994-01-28 | 1999-03-23 | Sgs-Thomson Microelectronics S.A. | Method for making a bipolar transistor for the protection of an integrated circuit against electrostatic discharges |
WO2002097886A2 (de) * | 2001-05-31 | 2002-12-05 | Infineon Technologies Ag | Halbleiterstruktur mit esd-schutzeinrichtung |
DE10126627A1 (de) * | 2001-05-31 | 2002-12-12 | Infineon Technologies Ag | Halbleiterstruktur und Verfahren zur Verbesserung der ESD-Festigkeit derselben |
DE10148794A1 (de) * | 2001-10-02 | 2003-04-30 | Infineon Technologies Ag | Verfahren zum Herstellen eines MOS-Transistors und MOS-Transistor |
Families Citing this family (52)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0163877B1 (ko) * | 1994-12-22 | 1998-12-01 | 윤종용 | 반도체 장치의 정전기 보호 회로 및 정전기 방전 소자 |
DE19507313C2 (de) * | 1995-03-02 | 1996-12-19 | Siemens Ag | Halbleiterbauelement mit Schutzstruktur zum Schutz vor elektrostatischer Entladung |
ATE229230T1 (de) * | 1995-04-06 | 2002-12-15 | Infineon Technologies Ag | Integrierte halbleiterschaltung mit einem schutzmittel |
JP2943738B2 (ja) * | 1996-11-29 | 1999-08-30 | 日本電気株式会社 | 半導体装置における静電保護回路 |
US6081139A (en) * | 1997-09-25 | 2000-06-27 | Intel Corporation | Differential amplifier with lateral bipolar transistor |
KR100253372B1 (ko) * | 1997-12-08 | 2000-04-15 | 김영환 | 반도체 소자 및 그 제조방법 |
US6448615B1 (en) | 1998-02-26 | 2002-09-10 | Micron Technology, Inc. | Methods, structures, and circuits for transistors with gate-to-body capacitive coupling |
US6097065A (en) * | 1998-03-30 | 2000-08-01 | Micron Technology, Inc. | Circuits and methods for dual-gated transistors |
US6307235B1 (en) | 1998-03-30 | 2001-10-23 | Micron Technology, Inc. | Another technique for gated lateral bipolar transistors |
US6104066A (en) | 1998-03-30 | 2000-08-15 | Micron Technology, Inc. | Circuit and method for low voltage, voltage sense amplifier |
US6229342B1 (en) | 1998-03-30 | 2001-05-08 | Micron Technology, Inc. | Circuits and method for body contacted and backgated transistors |
US6107663A (en) * | 1998-03-30 | 2000-08-22 | Micron Technology, Inc. | Circuit and method for gate-body structures in CMOS technology |
US6075272A (en) * | 1998-03-30 | 2000-06-13 | Micron Technology, Inc. | Structure for gated lateral bipolar transistors |
US6049496A (en) * | 1998-03-30 | 2000-04-11 | Micron Technology, Inc. | Circuit and method for low voltage, current sense amplifier |
US6104045A (en) | 1998-05-13 | 2000-08-15 | Micron Technology, Inc. | High density planar SRAM cell using bipolar latch-up and gated diode breakdown |
US6128216A (en) * | 1998-05-13 | 2000-10-03 | Micron Technology Inc. | High density planar SRAM cell with merged transistors |
US6545297B1 (en) | 1998-05-13 | 2003-04-08 | Micron Technology, Inc. | High density vertical SRAM cell using bipolar latchup induced by gated diode breakdown |
US6225165B1 (en) * | 1998-05-13 | 2001-05-01 | Micron Technology, Inc. | High density SRAM cell with latched vertical transistors |
US6844600B2 (en) | 1998-09-03 | 2005-01-18 | Micron Technology, Inc. | ESD/EOS protection structure for integrated circuit devices |
US6674129B1 (en) * | 1999-12-17 | 2004-01-06 | Koninklijke Phillips Electronics N.V. | ESD diode structure |
US6501630B1 (en) | 1999-12-17 | 2002-12-31 | Koninklijke Philips Electronics N.V. | Bi-directional ESD diode structure |
US6777784B1 (en) * | 2000-10-17 | 2004-08-17 | National Semiconductor Corporation | Bipolar transistor-based electrostatic discharge (ESD) protection structure with a heat sink |
US6690065B2 (en) * | 2000-12-28 | 2004-02-10 | Industrial Technology Research Institute | Substrate-biased silicon diode for electrostatic discharge protection and fabrication method |
US6617649B2 (en) | 2000-12-28 | 2003-09-09 | Industrial Technology Research Institute | Low substrate-noise electrostatic discharge protection circuits with bi-directional silicon diodes |
US7205641B2 (en) * | 2000-12-28 | 2007-04-17 | Industrial Technology Research Institute | Polydiode structure for photo diode |
US6815775B2 (en) | 2001-02-02 | 2004-11-09 | Industrial Technology Research Institute | ESD protection design with turn-on restraining method and structures |
US6678133B2 (en) * | 2001-03-09 | 2004-01-13 | Micron Technology, Inc. | Electrostatic discharge protection with input impedance |
KR20020082400A (ko) * | 2001-04-19 | 2002-10-31 | 닛본 덴기 가부시끼가이샤 | Esd보호장치 및 그것의 제조방법 |
US6633068B2 (en) | 2001-05-10 | 2003-10-14 | Industrial Technology Research Institute | Low-noise silicon controlled rectifier for electrostatic discharge protection |
US6747501B2 (en) | 2001-07-13 | 2004-06-08 | Industrial Technology Research Institute | Dual-triggered electrostatic discharge protection circuit |
US6514839B1 (en) | 2001-10-05 | 2003-02-04 | Taiwan Semiconductor Manufacturing Company | ESD implantation method in deep-submicron CMOS technology for high-voltage-tolerant applications with light-doping concentrations |
GB2381882B (en) * | 2001-11-09 | 2005-11-09 | Micron Technology Inc | Voltage clamp circuit |
US6747861B2 (en) | 2001-11-15 | 2004-06-08 | Industrial Technology Research Institute | Electrostatic discharge protection for a mixed-voltage device using a stacked-transistor-triggered silicon controlled rectifier |
DE10200830B4 (de) * | 2002-01-11 | 2006-01-12 | Robert Bosch Gmbh | Steuergerät mit Mitteln zur Erhöhung der Störfestigkeit |
US6750515B2 (en) | 2002-02-05 | 2004-06-15 | Industrial Technology Research Institute | SCR devices in silicon-on-insulator CMOS process for on-chip ESD protection |
US6576974B1 (en) | 2002-03-12 | 2003-06-10 | Industrial Technology Research Institute | Bipolar junction transistors for on-chip electrostatic discharge protection and methods thereof |
US6838707B2 (en) * | 2002-05-06 | 2005-01-04 | Industrial Technology Research Institute | Bi-directional silicon controlled rectifier for electrostatic discharge protection |
US6809386B2 (en) * | 2002-08-29 | 2004-10-26 | Micron Technology, Inc. | Cascode I/O driver with improved ESD operation |
US20040105202A1 (en) * | 2002-12-03 | 2004-06-03 | Industrial Technology Research Institute | Electrostatic discharge protection device and method using depletion switch |
US7244992B2 (en) * | 2003-07-17 | 2007-07-17 | Ming-Dou Ker | Turn-on-efficient bipolar structures with deep N-well for on-chip ESD protection |
TWI273634B (en) * | 2004-12-21 | 2007-02-11 | Transpacific Ip Ltd | Novel poly diode structure for photo diode |
US7875933B2 (en) * | 2005-03-29 | 2011-01-25 | Infineon Technologies Ag | Lateral bipolar transistor with additional ESD implant |
US7583485B1 (en) | 2005-07-26 | 2009-09-01 | Vishay-Siliconix | Electrostatic discharge protection circuit for integrated circuits |
US7544545B2 (en) | 2005-12-28 | 2009-06-09 | Vishay-Siliconix | Trench polysilicon diode |
KR101139438B1 (ko) * | 2006-01-18 | 2012-04-27 | 비쉐이-실리코닉스 | 고성능 정전 방전 수행용 부동 게이트 구조 |
US7701012B2 (en) * | 2007-02-26 | 2010-04-20 | Freescale Semiconductor, Inc. | Complementary zener triggered bipolar ESD protection |
US7692483B2 (en) * | 2007-10-10 | 2010-04-06 | Atmel Corporation | Apparatus and method for preventing snap back in integrated circuits |
US8085604B2 (en) * | 2008-12-12 | 2011-12-27 | Atmel Corporation | Snap-back tolerant integrated circuits |
TWI467728B (zh) * | 2011-08-24 | 2015-01-01 | Himax Tech Ltd | 靜電放電保護元件及其電路 |
JP6549905B2 (ja) * | 2015-05-28 | 2019-07-24 | 株式会社東海理化電機製作所 | 半導体集積回路 |
US10126347B2 (en) * | 2016-12-29 | 2018-11-13 | Infineon Technologies Ag | Passive bridge circuit with oxide windows as leakage sink |
KR20210071134A (ko) | 2019-12-05 | 2021-06-16 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5321838B2 (de) * | 1973-02-28 | 1978-07-05 | ||
JPS518531A (en) * | 1974-07-10 | 1976-01-23 | Mitsubishi Electric Corp | Koryu chokuryuhenkansochi |
JPS51128280A (en) * | 1975-04-30 | 1976-11-09 | Hitachi Ltd | Optical bonding semiconojctor device and its mandfactoring metho |
US4514747A (en) * | 1978-08-07 | 1985-04-30 | Hitachi, Ltd. | Field controlled thyristor with double-diffused source region |
JPS60247940A (ja) * | 1984-05-23 | 1985-12-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
US4763184A (en) * | 1985-04-30 | 1988-08-09 | Waferscale Integration, Inc. | Input circuit for protecting against damage caused by electrostatic discharge |
US4734752A (en) * | 1985-09-27 | 1988-03-29 | Advanced Micro Devices, Inc. | Electrostatic discharge protection device for CMOS integrated circuit outputs |
US4972247A (en) * | 1985-10-28 | 1990-11-20 | Silicon Systems, Inc. | High energy event protection for semiconductor devices |
IT1186338B (it) * | 1985-10-29 | 1987-11-26 | Sgs Microelettronica Spa | Dispositivo elettronico a semiconduttore per la protezione di circuiti integrati da scariche elettrostatiche e procedimento per la sua fabbricazione |
IT1188398B (it) * | 1986-02-18 | 1988-01-07 | Sgs Microelettronica Spa | Struttura integrata di protezione da scariche elettrostatische e dispositivo a semiconduttore incorporante la stessa |
GB8911360D0 (en) * | 1989-05-17 | 1989-07-05 | Sarnoff David Res Center | Electronic charge protection devices |
-
1992
- 1992-01-15 DE DE4200884A patent/DE4200884A1/de not_active Withdrawn
- 1992-01-16 JP JP4024280A patent/JPH05183109A/ja active Pending
-
1995
- 1995-04-18 US US08/425,678 patent/US5581104A/en not_active Expired - Lifetime
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5886386A (en) * | 1994-01-28 | 1999-03-23 | Sgs-Thomson Microelectronics S.A. | Method for making a bipolar transistor for the protection of an integrated circuit against electrostatic discharges |
US6265277B1 (en) | 1994-01-28 | 2001-07-24 | Sgs-Thomson Microelectronics S.A | Method for making a bipolar transistor for the protection of an integrated circuit against electrostatic discharges |
WO2002097886A2 (de) * | 2001-05-31 | 2002-12-05 | Infineon Technologies Ag | Halbleiterstruktur mit esd-schutzeinrichtung |
DE10126627A1 (de) * | 2001-05-31 | 2002-12-12 | Infineon Technologies Ag | Halbleiterstruktur und Verfahren zur Verbesserung der ESD-Festigkeit derselben |
WO2002097886A3 (de) * | 2001-05-31 | 2003-09-18 | Infineon Technologies Ag | Halbleiterstruktur mit esd-schutzeinrichtung |
US6949799B2 (en) | 2001-05-31 | 2005-09-27 | Infineon Technologies Ag | Semiconductor structure comprising an electrostatic discharge (ESD) protection device |
CN100390992C (zh) * | 2001-05-31 | 2008-05-28 | 因芬尼昂技术股份公司 | 具有静电放电保护装置的半导体结构 |
DE10148794A1 (de) * | 2001-10-02 | 2003-04-30 | Infineon Technologies Ag | Verfahren zum Herstellen eines MOS-Transistors und MOS-Transistor |
US6884688B2 (en) | 2001-10-02 | 2005-04-26 | Infineon Technologies Ag | Method for producing a MOS transistor and MOS transistor |
DE10148794B4 (de) * | 2001-10-02 | 2005-11-17 | Infineon Technologies Ag | Verfahren zum Herstellen eines MOS-Transistors und MOS-Transistor |
Also Published As
Publication number | Publication date |
---|---|
JPH05183109A (ja) | 1993-07-23 |
US5581104A (en) | 1996-12-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE4200884A1 (de) | Integrierte halbleiterschaltungsvorrichtung | |
DE602004009986T2 (de) | Effiziente Schutzstruktur gegen elektrostatische Rückwärtsentladung zwischen zwei Kontaktflächen | |
DE102011054700B4 (de) | Halbleiter-ESD-Bauelement und Verfahren | |
DE19743240C1 (de) | Integrierte Halbleiterschaltung mit Schutzstruktur zum Schutz vor elektrostatischer Entladung | |
DE69221157T2 (de) | Scr-schutzstrukturen und -schutzschaltung mit reduzierten zuendspannung | |
DE69226337T2 (de) | Schutzstruktur gegen elektrostatische Entladungen | |
DE69311001T2 (de) | Diodenstruktur zum Schutz von IC-Anschlüssen | |
DE102013209222B4 (de) | ESD-Schutz für Anwendungen mit hoher Spannung | |
DE3704867C2 (de) | Schutz von integrierten Schaltungen vor elektrischer Entladung durch ein gegenpolig in Serie geschaltetes Diodenpaar | |
DE102007006853B4 (de) | ESD-Schutzvorrichtung und elektrische Schaltung mit derselben | |
DE19654163B4 (de) | Schutzvorrichtung für eine Halbleiterschaltung | |
DE69524021T2 (de) | Elektrostatische Entladungsschutzanordnung für MOS-ingegrierte Schaltungen | |
EP0261370B1 (de) | Integrierte Schaltung mit "Latch-up" Schutzschaltung in komplementärer MOS Schaltungstechnik | |
DE102008036834A1 (de) | Diodenbasiertes ESE-Konzept für Demos-Schutz | |
DE10239230A1 (de) | Hochfrequenz-Halbleitervorrichtung | |
DE69518571T2 (de) | Schutzanordnung gegen elektrostatische Entladungen | |
EP0676808B1 (de) | Integrierte Treiberschaltungsanordnung für ein induktives Lastelement | |
DE10216015A1 (de) | Überspannungsschutzschaltung | |
DE102015112305B4 (de) | Intelligenter Halbleiterschalter | |
DE69220722T2 (de) | Leistungsbauelement mit Sperrspannungsschutz | |
DE112004002717T5 (de) | Pufferschaltung mit elektrostatischem Entladeschutz | |
DE69224275T2 (de) | MOS-Transistor mit integrierter Zener-Schutzdiode | |
WO1989006048A1 (en) | Integrated circuit with anti ''latch-up'' circuit obtained using complementary mos circuit technology | |
DE19738181C2 (de) | Schutzschaltkreis für integrierte Schaltungen | |
EP0355501B1 (de) | Bipolartransistor als Schutzelement für integrierte Schaltungen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8139 | Disposal/non-payment of the annual fee |