JP3825777B2 - 半導体装置 - Google Patents

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Description

本発明は、保護回路を備えた半導体装置に関するもので、特に、半導体集積回路を静電放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ（ＥＳＤ））から保護するＡＣトリガー切断型サイリスタが設けられた集積回路装置に関するものである。
通常、集積回路装置には、同一基板上に、半導体集積回路を静電放電から保護する静電放電保護回路（以下、ＥＳＤ保護回路と略記する）が設けられている（たとえば、非特許文献１参照）。
図９は、従来の、ＥＳＤ保護回路が設けられた集積回路装置の基本構成を示すものである。図９に示すように、電源端子（電源ＰＡＤ）１１およびグランド端子（ＧＮＤ−ＰＡＤ）１２の相互間には、保護対象となる半導体集積回路（被保護素子）２０が接続されている。また、上記電源ＰＡＤ１１と上記ＧＮＤ−ＰＡＤ１２との間には、この半導体集積回路２０と並列に、ＥＳＤ保護回路３０および保護ダイオード４０が接続されている。また、上記半導体集積回路２０と上記ＥＳＤ保護回路３０との間には、それぞれ、電源配線抵抗Ｒ１およびグランド配線抵抗Ｒ２が挿入されている。
上記ＧＮＤ−ＰＡＤ１２を基準に、上記電源ＰＡＤ１１と上記ＧＮＤ−ＰＡＤ１２との間に供給された正のＥＳＤサージ電流は、上記ＥＳＤ保護回路３０によって放電される。また、負のＥＳＤサージ電流は、上記保護ダイオード４０によって放電される。
図１０は、上記した従来のＥＳＤ保護回路３０の構成例を示すものである。このＥＳＤ保護回路３０は、ＣＲ積分回路３１、トリガー回路３２、および、サイリスタ３３を有して構成されている。
上記ＣＲ積分回路３１において、抵抗素子（Ｒ）３１ａは、たとえばＰ型半導体基板（３３-1）上に形成された１ＭΩの抵抗値を有するＮ−ｗｅｌｌ抵抗である。容量素子（Ｃ）３１ｂは、たとえば６ｐＦの容量値を有するＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタである。この２素子３１ａ，３１ｂからなる上記ＣＲ積分回路３１の一端、たとえば上記抵抗素子３１ａの一端は、上記電源ＰＡＤ１１に接続されている。上記抵抗素子３１ａの他端は、上記容量素子３１ｂの一端（一方の電極）に接続されている。上記ＣＲ積分回路３１の他端、たとえば上記容量素子３１ｂの他端（他方の電極）は、上記ＧＮＤ−ＰＡＤ１２に接続されている。そして、上記抵抗素子３１ａと上記容量素子３１ｂとの接続点である上記ＣＲ積分回路３１の出力端（中間端子）は、上記トリガー回路３２の入力端に接続されている。
上記トリガー回路３２は、たとえば、ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタ３２ａとＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタ３２ｂとからなるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）インバータ回路によって構成されている。このトリガー回路３２の、上記ＰＭＯＳトランジスタ３２ａのソースは、上記電源ＰＡＤ１１に接続されている。上記ＮＭＯＳトランジスタ３２ｂのソースは、上記ＧＮＤ−ＰＡＤ１２に接続されている。また、上記ＰＭＯＳトランジスタ３２ａおよび上記ＮＭＯＳトランジスタ３２ｂの各ゲート電極（入力端）には、上記ＣＲ積分回路３１の出力端が接続されている。そして、上記ＰＭＯＳトランジスタ３２ａおよび上記ＮＭＯＳトランジスタ３２ｂの各ドレイン電極が共通に接続された、上記トリガー回路３２の出力端は、上記サイリスタ３３に接続されている。
なお、上記ＰＭＯＳトランジスタ３２ａは、たとえば、ゲート幅（Ｗ）が４０μｍ、ゲート長（Ｌ）が０．２μｍ、ゲート酸化膜の膜厚（Ｔｏｘ）が３ｎｍ、しきい値電圧（Ｖｔｈ）が−０．４Ｖとされている。一方、上記ＮＭＯＳトランジスタ３２ｂは、たとえば、ゲート幅（Ｗ）が２０μｍ、ゲート長（Ｌ）が０．２μｍ、ゲート酸化膜の膜厚（Ｔｏｘ）が３ｎｍ、しきい値電圧（Ｖｔｈ）が０．４Ｖとされている。
上記サイリスタ３３は、たとえば、ＰＮＰトランジスタ３３ａ、ＮＰＮトランジスタ３３ｂ、および、抵抗素子３３ｃによって構成されている。上記サイリスタ３３において、上記トリガー回路３２の出力端は、上記ＰＮＰトランジスタ３３ａのコレクタ、上記ＮＰＮトランジスタ３３ｂのベース、および、上記抵抗素子３３ｃの一端に接続されている。上記ＰＮＰトランジスタ３３ａのエミッタは上記電源ＰＡＤ１１に接続され、ベースは上記ＮＰＮトランジスタ３３ｂのコレクタに接続されている。上記ＮＰＮトランジスタ３３ｂのエミッタおよび上記抵抗素子３３ｃの他端は、それぞれ、上記ＧＮＤ−ＰＡＤ１２に接続されている。
図１１は、上記したサイリスタ３３の実際の素子構造を示すものである。たとえば、Ｐ型半導体基板３３-1の表面部には、ピーク濃度が３．５×１０17ｃｍ-3、接合深さ（Ｘｊ）が１．５μｍとされたＮ−ｗｅｌｌ領域３３-2、および、ピーク濃度が６．０×１０17ｃｍ-3、不純物濃度が上記Ｐ型半導体基板３３-1と同程度になる深さ（Ｘｊ）が１．５μｍとされたＰ−ｗｅｌｌ領域３３-3が隣接して形成されている。また、上記Ｐ型半導体基板３３-1の表面部には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の、複数の素子分離用の絶縁領域３３-4が選択的に形成されている。
また、上記絶縁領域３３-4の形成位置を除く、上記Ｎ−ｗｅｌｌ領域３３-2の表面部には、たとえば、ピーク濃度が１×１０20ｃｍ-3、接合深さ（Ｘｊ）が０．１８μｍとされたＰ＋ 層３３-5が、また、上記Ｐ−ｗｅｌｌ領域３３-3の表面部には、たとえば、ピーク濃度が１×１０20ｃｍ-3、接合深さ（Ｘｊ）が０．１８μｍとされたＮ＋ 層３３-6およびＰ＋ 層３３-7が形成されている。また、上記Ｐ型半導体基板３３-1の、上記Ｎ−ｗｅｌｌ領域３３-2および上記Ｐ−ｗｅｌｌ領域３３-3の非形成領域には、たとえば、ピーク濃度が１×１０20ｃｍ-3、不純物濃度が上記Ｐ型半導体基板３３-1と同程度になる深さ（Ｘｊ）が０．１８μｍとされたＰ＋ 層３３-8が形成されている。
このサイリスタ３３の場合、上記Ｐ＋ 層３３-5，上記Ｎ−ｗｅｌｌ領域３３-2，上記Ｐ−ｗｅｌｌ領域３３-3が、それぞれ、図１０に示したＰＮＰトランジスタ３３ａの、エミッタ，ベース，コレクタとなる。図中のＬｎはベース長であり、この例の場合、約０．４μｍとなっている。また、上記Ｐ＋ 層３３-5は、上記した電源ＰＡＤ１１と接続されている。
同様に、上記Ｎ−ｗｅｌｌ領域３３-2，上記Ｐ−ｗｅｌｌ領域３３-3，上記Ｎ＋ 層３３-6が、それぞれ、図１０に示したＮＰＮトランジスタ３３ｂの、コレクタ，ベース，エミッタとなる。図中のＬｐはベース長であり、この例の場合、約０．４μｍとなっている。また、上記Ｎ＋ 層３３-6は、上記したＧＮＤ−ＰＡＤ１２と接続されるとともに、図１０に示した抵抗素子３３ｃに相当する５ＫΩのＮ−ｗｅｌｌ抵抗を介して、上記Ｐ＋ 層３３-7および上記トリガー回路３２の出力端に接続されている。
この図からも明らかなように、上記Ｐ＋ 層３３-7は、上記Ｐ−ｗｅｌｌ領域３３-3および上記Ｐ型半導体基板３３-1を介して、上記ＧＮＤ−ＰＡＤ１２に接続された上記Ｐ＋ 層３３-8に接続されている。ところが、この接続抵抗の大部分を占める上記Ｐ型半導体基板３３-1の抵抗値は、製造プロセスによるばらつきが大きい。このＰ型半導体基板３３-1の抵抗値を安定させるために、上記抵抗素子３３ｃが配置されている。また、高濃度拡散層である上記Ｐ＋ 層３３-5，上記Ｐ＋ 層３３-7，上記Ｐ＋ 層３３-8および上記Ｎ＋ 層３３-6の幅は約１μｍ、長さ（紙面奥行き方向の寸法）は約８０μｍである。
図１０に示したように、上記サイリスタ３３には、２本の電流経路が記述されている。つまり、上記ＰＮＰトランジスタ３３ａのベースから上記ＮＰＮトランジスタ３３ｂのコレクタに至る第１の経路と、上記ＰＮＰトランジスタ３３ａのコレクタから上記ＮＰＮトランジスタ３３ｂのベースに至る第２の経路とが記されている。しかしながら、上記第１，第２の経路は、実際には、たとえば図１１に示したように、上記Ｎ−ｗｅｌｌ領域３３-2から上記Ｐ−ｗｅｌｌ領域３３-3に至る１つの経路であり、上記第１，第２の経路のいずれか一方に素子を挿入したりすることはできない。
以下に、図１０を参照して、上記した構成のＥＳＤ保護回路３０の動作について説明する。まず、ＥＳＤサージ電圧が印加された際の動作（保護動作）について説明する。たとえば、上記電源ＰＡＤ１１および上記ＧＮＤ−ＰＡＤ１２間に、正のＥＳＤサージ電圧が印加されたとする。すると、上記トリガー回路３２および上記サイリスタ３３は、上記電源ＰＡＤ１１からの電圧（Ｖｄｄ）の供給によって動作状態となる。上記ＣＲ積分回路３１の出力（中間ノード）は、上記容量素子３１ｂの働きによってＧＮＤ電位（０Ｖ）に保持される。これにより、上記トリガー回路３２のＰＭＯＳトランジスタ３２ａが導通状態となって、上記サイリスタ３３のＮＰＮトランジスタ３３ｂのベース−エミッタ接合部に、上記電源ＰＡＤ１１からの電流が流入される。その結果、上記ＮＰＮトランジスタ３３ｂがオン状態になる。すなわち、上記ＮＰＮトランジスタ３３ｂにコレクタ電流が流れる。
このコレクタ電流によって、上記ＰＮＰトランジスタ３３ａのベースに電流が流れ、上記ＰＮＰトランジスタ３３ａはオン状態になる。このＰＮＰトランジスタ３３ａのコレクタ電流は、上記ＮＰＮトランジスタ３３ｂのベース電流を供給する。これにより、ポジティブなフィードバックループが形成される。そのため、上記サイリスタ３３はスナップバックを起こし、上記電源ＰＡＤ１１から上記ＧＮＤ−ＰＡＤ１２に向かって大電流を流すことが可能な低インピーダンス状態になる。したがって、ＥＳＤサージ電流は、上記電源ＰＡＤ１１からの電圧を上昇させることなく放電され、上記半導体集積回路２０を破壊することはない。
次に、通常動作（非保護動作）時の、上記ＥＳＤ保護回路３０の動作について説明する。上記電源ＰＡＤ１１からの電圧（Ｖｄｄ）に変化のない状態では、上記ＣＲ積分回路３１の中間ノードは、上記抵抗素子３１ａの働きによって電圧Ｖｄｄになる。そのため、上記トリガー回路３２の出力はＧＮＤ電位（０Ｖ）となる。したがって、上記ＮＰＮトランジスタ３３ｂはオフとなる。この場合、上記ＰＮＰトランジスタ３３ａのベース電流が供給されないため、上記ＰＮＰトランジスタ３３ａにも電流は流れない。すなわち、上記サイリスタ３３はカットオフした状態となる。
図１２は、上記した従来のＥＳＤ保護回路３０の、大電流領域のＩ−Ｖ特性を示すものである。縦軸のＩｅｓｄは、上記電源ＰＡＤ１１からの流入が想定される、ＥＳＤサージ電流の最大電流値である。
このＥＳＤ保護回路３０により上記半導体集積回路２０をＥＳＤから保護するということは、上記半導体集積回路２０におけるゲート酸化膜がＥＳＤによって破壊される防ぐことである。そのためには、上記電源ＰＡＤ１１からの電流Ｉが上記最大電流値Ｉｅｓｄよりも小さい範囲で、かつ、電圧Ｖが酸化膜破壊電圧ＢＶｏｘを超えてはならない（Ｖｃｌａｍｐ＜ＶＢｏｘ）。また、通常動作時にウェルの誘導などによりサイリスタ３３がラッチアップするのを抑えるためには、スナップバック後の電圧の極小値Ｖｈが最大保証電源電圧Ｖｄｄｍａｘ（通常は、１．１＊Ｖｄｄ）よりも大きくなければならない（Ｖｈ＞Ｖｄｄｍａｘ）。これにより、スナップバック後の導通状態時のオン抵抗（要求抵抗値）Ｒｏｎは、以下の式で与えられる。
Ｒｏｎ＝（Ｖｃｌａｍｐ−Ｖｈ）／（Ｉｅｓｄ−Ｉｈ）
ただし、上記Ｉｈはスナップバック後の電流の極小値である。一般に、Ｉｅｓｄ>>Ｉｈであるから、
Ｒｏｎ≒（Ｖｃｌａｍｐ−Ｖｈ）／Ｉｅｓｄ・・・（１）
となる。
また、
Ｖｃｌａｍｐ＜ＢＶｏｘ・・・（２）
Ｖｈ＞Ｖｄｄｍａｘ・・・（３）
である。
上記式（１），（２），（３）より、
Ｒｏｎ＜（ＢＶｏｘ−Ｖｄｄｍａｘ）／Ｉｅｓｄ
となる。
簡単化のため、最大電流値Ｉｅｓｄが２．７Ａであるような、マン−マシンモデルでの放電波形の最大電流値をＩｅｓｄの例として考える。なお、酸化膜厚が１２オングストローム程度の微細なＣＭＯＳデバイスでは、酸化膜破壊電圧ＢＶｏｘはパルス破壊に対して４Ｖ程度である。
つまり、Ｖｄｄｍａｘ＝１．２Ｖとすると、
Ｒｏｎ＜（４Ｖ−１．２Ｖ）／２．７Ａ＝１．０Ω
となる。
これを実現するために、従来のＥＳＤ保護回路３０においては、たとえば図１１に示したように、素子の幅（高濃度拡散層の長さ）が８０μｍと巨大になっている。ＭＯＳ集積回路の微細化とともに、電源電圧は低下し、酸化膜厚は薄くなる。その結果、この要求抵抗値（Ｒｏｎ）はゲート酸化膜の薄膜化にともなって低下する。このため、所定の要求抵抗値（Ｒｏｎ）を実現するには、ＥＳＤ保護回路３０がますます巨大化する。しかも、たとえば図９に示したように、上記半導体集積回路２０と上記ＥＳＤ保護回路３０との間に上記配線抵抗Ｒ１，Ｒ２が挿入されている場合、上記半導体集積回路２０の両端の電圧はさらに上昇する。
その際の酸化膜保護の条件は、
Ｖｃｌａｍｐ＋Ｉｅｓｄ＊（Ｒ１＋Ｒ２）＜ＢＶｏｘ
となる。
すなわち、
Ｖｃｌａｍｐ＜ＢＶｏｘ−Ｉｅｓｄ＊（Ｒ１＋Ｒ２）・・・（４）
となる。
この場合は、
Ｒｏｎ＋Ｒ１＋Ｒ２＜（ＢＶｏｘ−Ｖｄｄｍａｘ）／Ｉｅｓｄ
となる。
つまり、配線抵抗Ｒ１，Ｒ２を考慮した場合、さらに、要求抵抗値（Ｒｏｎ）を小さくしなければならないため、ＥＳＤ保護回路３０は巨大化する。あるいは、配線抵抗Ｒ１，Ｒ２をより小さな値とするためには、上記電源ＰＡＤ１１および上記ＧＮＤ−ＰＡＤ１２の間に多数のＥＳＤ保護回路３０を挿入しなければならない。
Ｃｈｒｉｓｔｉａｎ Ｃ．Ｒｕｓｓ ｅｔ ａｌ．，"ＧＧＳＣＲｓ：ＧＧＮＭＯＳ Ｔｒｉｇｇｅｒｅｄ Ｓｉｌｉｃｏｎ Ｃｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆｉｅｒｓ ｆｏｒ ＥＳＤ Ｐｒｏｔｅｃｔｉｏｎ ｉｎ Ｄｅｅｐ Ｓｕｂ−Ｍｉｃｒｏｎ ＣＭＯＳ Ｐｒｏｃｅｓｓｅｓ"，ＥＬＥＣＴＲＩＣＡＬ ＯＶＥＲＳＴＲＥＳＳ／ＥＬＥＣＴＲＯＳＴＡＴＩＣ ＤＩＳＣＨＡＲＧＥ ＳＹＭＰＯＳＩＵＭ ＰＲＯＣＥＥＤＩＮＧＳ ２００１（２３ｔｈ）．
上記したように、従来においては、ゲート酸化膜の薄膜化や配線抵抗に応じて要求抵抗値（Ｒｏｎ）を小さくしなければならないため、ＥＳＤ保護回路が巨大化するという不具合があった。
本発明は、上記の課題を解決するためになされたものであって、その目的とするところは、ゲート酸化膜の薄膜化や配線抵抗に応じて要求抵抗値を十分に小さくできるとともに、半導体装置に占める面積を削減することが可能な保護回路を備えた半導体装置を提供することにある。
本願発明の一態様によれば、半導体集積回路を静電放電から保護するための保護回路を備えた半導体装置であって、前記保護回路が、前記静電放電を検知する検知回路と、前記検知回路の出力にもとづいてトリガー信号を生成するトリガー回路と、前記半導体装置の第１の端子にエミッタが接続されたＰＮＰトランジスタと、前記半導体装置の第２の端子にエミッタが接続され、前記ＰＮＰトランジスタのベースにコレクタが接続されたＮＰＮトランジスタとを有し、前記トリガー回路からの前記トリガー信号により動作するサイリスタ部と、前記ＰＮＰトランジスタおよび前記ＮＰＮトランジスタ間の接続を、前記検知回路の出力に応じて制御するスイッチング素子とを具備して構成されていることを特徴とする半導体装置が提供される。
上記した構成とした場合、通常動作時にはサイリスタがラッチアップする経路（フィードバックループ）を遮断できるようになる。これにより、保護回路に対する設計の制約を緩和でき、保護回路における素子の幅や端子間に挿入する保護回路の個数を減少させることが可能となるものである。
この発明によれば、通常動作時における、スナップバック後の電圧の極小値Ｖｈが最大保証電源電圧Ｖｄｄｍａｘよりも大きくなければならないというサイリスタの設計上の制約を無視することが可能となる結果、ゲート酸化膜の薄膜化や配線抵抗に応じて要求抵抗値を十分に小さくできるとともに、半導体装置に占める面積を削減することが可能な保護回路を備えた半導体装置を提供できる。
以下、本発明の実施の形態について図面を参照して説明する。
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護回路の構成例を示すものである。ここでは、同一基板上に保護対象となる半導体集積回路（たとえば、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）集積回路）とともに集積化されて、上記半導体集積回路のゲート酸化膜を保護する保護回路として用いられる、ＡＣトリガー切断型サイリスタを例に説明する。なお、図１０と同一部分には同一符号を付し、詳しい説明は割愛する。
この第１の実施形態は、たとえば図１に示すように、ＣＲ積分回路３１の出力により制御されるＰＭＯＳトランジスタ３３ｄによって、通常動作時には、サイリスタ部３３ＡのＰＮＰトランジスタ３３ａのコレクタとＮＰＮトランジスタ３３ｂのベースとを結ぶ第１の電流経路を電気的に遮断するようにしたものである。
すなわち、このＥＳＤ保護回路３０Ａは、たとえば図９に示したように、電源ＰＡＤ（第１の端子）１１とＧＮＤ−ＰＡＤ（第２の端子）１２との間に、半導体集積回路２０と並列に接続されている。上記ＥＳＤ保護回路３０Ａは、たとえば図１に示すように、ＣＲ積分回路（検知回路）３１、トリガー回路３２、および、サイリスタ部３３Ａを有して構成されている。
上記ＣＲ積分回路３１は、上記電源ＰＡＤ１１と上記ＧＮＤ−ＰＡＤ１２との間に、抵抗素子（Ｒ）３１ａと容量素子（Ｃ）３１ｂとが直列に接続された構成とされている。上記抵抗素子３１ａは、たとえばＰ型半導体基板（３３-11 ）上に形成された１ＭΩの抵抗値を有するＮ−ｗｅｌｌ抵抗である。上記容量素子３１ｂは、たとえば６ｐＦの容量値を有するＭＯＳキャパシタである。そして、上記抵抗素子３１ａと上記容量素子３１ｂとの接続点である、上記ＣＲ積分回路３１の出力端（中間端子）は、上記トリガー回路３２の入力端、および、後述するスイッチング素子に接続されている。
上記トリガー回路３２は、たとえば、ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタ３２ａとＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタ３２ｂとからなるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）インバータによって構成されている。このＣＭＯＳインバータの各電極、つまり、上記ＰＭＯＳトランジスタ３２ａのソースおよび上記ＮＭＯＳトランジスタ３２ｂのソースは、それぞれ、上記電源ＰＡＤ１１と上記ＧＮＤ−ＰＡＤ１２とに接続されている。また、上記ＰＭＯＳトランジスタ３２ａおよび上記ＮＭＯＳトランジスタ３２ｂの各ゲート電極（入力端）には、上記ＣＲ積分回路３１の出力端が接続されている。そして、上記ＰＭＯＳトランジスタ３２ａおよび上記ＮＭＯＳトランジスタ３２ｂの各ドレインが共通に接続された、上記トリガー回路３２の出力端は、上記サイリスタ部３３Ａに接続されている。
上記サイリスタ部３３Ａは、たとえば、ＰＮＰトランジスタ３３ａ、ＮＰＮトランジスタ３３ｂ、抵抗素子３３ｃ、および、上記スイッチング素子としてのＰＭＯＳトランジスタ３３ｄを有して構成されている。上記ＰＮＰトランジスタ３３ａのエミッタは上記電源ＰＡＤ１１に接続され、ベースは上記ＮＰＮトランジスタ３３ｂのコレクタに接続されている（第２の接続配線）。上記ＰＮＰトランジスタ３３ａのコレクタは、上記ＰＭＯＳトランジスタ３３ｄのソースに接続されている。上記ＰＭＯＳトランジスタ３３ｄのゲート電極には、上記ＣＲ積分回路３１の出力端が接続されている。上記ＰＭＯＳトランジスタ３３ｄのドレイン、上記ＮＰＮトランジスタ３３ｂのベース、および、上記抵抗素子３３ｃの一端には、上記トリガー回路３２の出力端が接続されている。また、上記ＮＰＮトランジスタ３３ｂのエミッタおよび上記抵抗素子３３ｃの他端は、それぞれ、上記ＧＮＤ−ＰＡＤ１２に接続されている。
すなわち、上記サイリスタ部３３Ａにおいて、上記ＰＭＯＳトランジスタ３３ｄは、上記ＰＮＰトランジスタ３３ａのコレクタと上記ＮＰＮトランジスタ３３ｂのベースとを結ぶ、第１の接続配線（第１の電流経路）に挿入されている。なお、上記ＰＭＯＳトランジスタ３３ｄは、たとえば、ゲート幅（Ｗ）が８０μｍ、ゲート長（Ｌ）が０．１５μｍ、ゲート酸化膜の膜厚（Ｔｏｘ）が２ｎｍ、しきい値電圧（Ｖｔｈ）が−０．２Ｖとされている。
図２は、図１に示したサイリスタ部３３Ａの実際の素子構造を示すものである。たとえば、Ｐ型半導体基板３３-11 の表面部には、ピーク濃度が３．５×１０17ｃｍ-3、接合深さ（Ｘｊ）が１．５μｍとされたＮ−ｗｅｌｌ領域３３-12 、および、ピーク濃度が６．０×１０17ｃｍ-3、接合深さ（Ｘｊ）が１．５μｍとされたＰ−ｗｅｌｌ領域３３-13 が隣接して形成されている。また、上記Ｐ型半導体基板３３-11 の表面部には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の、複数の素子分離用の絶縁領域３３-14 が選択的に形成されている。
また、上記絶縁領域３３-14 の形成位置を除く、上記Ｎ−ｗｅｌｌ領域３３-12 の表面部には、たとえば、ピーク濃度が１×１０20ｃｍ-3、接合深さ（Ｘｊ）が０．１８μｍとされたＰ＋ 層３３-15 ，Ｐ＋ 層３３-16 ，Ｐ＋ 層３３-17 およびＮ＋ 層３３-18 が、ほぼ一定の間隔を有して形成されている。上記Ｐ＋ 層３３-15 ，上記Ｐ＋ 層３３-16 の相互間を除く、上記Ｐ＋ 層３３-16 ，上記Ｐ＋ 層３３-17 および上記Ｎ＋ 層３３-18 の相互間には、それぞれ、上記絶縁領域３３-14 が配置されている。上記Ｐ＋ 層３３-15 ，上記Ｐ＋ 層３３-16 の相互間に対応する、上記Ｎ−ｗｅｌｌ領域３３-12 の表面上には、たとえば、２０オングストローム程度の厚さを有するゲート酸化膜（熱酸化膜）３３-19 を介して、Ｐ型の多結晶シリコンからなるゲート電極３３-20 が形成されている。一方、上記絶縁領域３３-14 の形成位置を除く、上記Ｐ−ｗｅｌｌ領域３３-13 の表面部には、たとえば、ピーク濃度が１×１０20ｃｍ-3、接合深さ（Ｘｊ）が０．１８μｍとされたＮ＋ 層３３-21 ，Ｎ＋ 層３３-22 およびＰ＋ 層３３-23 が形成されている。上記Ｎ＋ 層３３-18 ，上記Ｎ＋ 層３３-21 ，上記Ｎ＋ 層３３-22 および上記Ｐ＋ 層３３-23 の相互間には、それぞれ、上記絶縁領域３３-14 が配置されている。
このサイリスタ部３３Ａの場合、上記Ｐ＋ 層３３-15 ，上記Ｐ＋ 層３３-16 および上記ゲート電極３３-20 が、それぞれ、図１に示したＰＭＯＳトランジスタ３３ｄのドレイン，ソースおよびゲートとなる。このＰＭＯＳトランジスタ３３ｄのドレイン、つまり、上記Ｐ＋ 層３３-15 は上記トリガー回路３２の出力端に接続されている。上記ＰＭＯＳトランジスタ３３ｄのゲート、つまり、上記ゲート電極３３-20 は上記ＣＲ積分回路３１の出力端に接続されている。また、上記Ｐ＋ 層３３-16 ，上記Ｎ−ｗｅｌｌ領域３３-12 ，上記Ｐ＋ 層３３-17 が、それぞれ、図１に示した上記ＰＮＰトランジスタ３３ａのコレクタ，ベース，エミッタとなる。図中のＬｎはベース長であり、この例の場合、約０．２μｍとなっている。また、上記Ｐ＋ 層３３-17 は、上記した電源ＰＡＤ１１に接続されている。さらに、上記Ｎ＋ 層３３-18 は、上記Ｎ−ｗｅｌｌ領域３３-12 からベース電流を取り出すためのものであり、上記Ｎ＋ 層３３-22 に接続されている。
同様に、上記Ｎ＋ 層３３-21 ，上記Ｐ−ｗｅｌｌ領域３３-13 ，上記Ｎ＋ 層３３-22 が、それぞれ、図１に示したＮＰＮトランジスタ３３ｂのエミッタ，ベース，コレクタとなる。図中のＬｐはベース長であり、この例の場合、約０．２μｍとなっている。また、上記Ｎ＋ 層３３-21 は、上記したＧＮＤ−ＰＡＤ１２と接続されるとともに、図１に示した抵抗素子３３ｃに相当する５ＫΩのＮ−ｗｅｌｌ抵抗を介して、上記Ｐ−ｗｅｌｌ領域３３-13 からベース電流を取り出すための上記Ｐ＋ 層３３-23 、および、上記トリガー回路３２の出力端に接続されている。
なお、上記Ｐ型半導体基板３３-11 の、上記Ｎ−ｗｅｌｌ領域３３-12 および上記Ｐ−ｗｅｌｌ領域３３-13 の非形成領域には、Ｐ＋ 層（図示していない）が形成されている。このＰ＋ 層は、上記ＧＮＤ−ＰＡＤ１２に接続されている。また、このサイリスタ部３３Ａの場合、寄生トランジスタの動作を回避するために、Ｌｎ<<Ｌｎ２，Ｌｐ<<Ｌｐ２の関係を満足するように設計されている。さらに、高濃度拡散層である上記Ｐ＋ 層３３-15 ，上記Ｐ＋ 層３３-16 ，上記Ｐ＋ 層３３-17 ，上記Ｐ＋ 層３３-23 および上記Ｎ＋ 層３３-18 ，上記Ｎ＋ 層３３-21 ，上記Ｎ＋ 層３３-22 の幅は約１μｍ、長さ（紙面奥行き方向の寸法）は約５５μｍである。
この図からも明らかなように、上記サイリスタ部３３Ａは、上記ＰＮＰトランジスタ３３ａのコレクタから上記ＮＰＮトランジスタ３３ｂのベースに至る第１の経路（第１の接続配線）と、これとは別の、上記ＰＮＰトランジスタ３３ａのベースから上記ＮＰＮトランジスタ３３ｂのコレクタに至る第２の経路（第２の接続配線）とを有し、上記第１の経路に上記スイッチング用のＰＭＯＳトランジスタ３３ｄが挿入されている。一般に、ＮＰＮトランジスタは、ＰＮＰトランジスタよりもＨＦＥ（バイポーラトランジスタの順方向電流増幅率）の大きいものが実現できる。よって、第１の経路にスイッチング素子を挿入した方が、サイリスタのオンしている時の電流量が小さくて済むため、小さなスイッチング素子でオン・オフが制御できるので、有利である。
以下に、図１を参照して、上記した構成のＥＳＤ保護回路３０Ａの動作について説明する。まず、ＥＳＤサージ電圧が印加された際の動作（保護動作）について説明する。たとえば、上記電源ＰＡＤ１１および上記ＧＮＤ−ＰＡＤ１２間に、正のＥＳＤサージ電圧が印加されたとする。すると、上記トリガー回路３２および上記サイリスタ部３３Ａは、上記電源ＰＡＤ１１からの電圧（Ｖｄｄ）の供給によって動作状態となる。上記ＣＲ積分回路３１の出力（中間ノード）は、上記容量素子３１ｂの働きによってＧＮＤ電位（０Ｖ）に保持される。これにより、上記ＰＭＯＳトランジスタ３３ｄのゲート電圧がＧＮＤ電位となって、上記ＰＭＯＳトランジスタ３３ｄがオンする。その結果、従来例と同様のメカニズムによって、ポジティブなフィードバックループが形成される。
つまり、上記トリガー回路３２のＰＭＯＳトランジスタ３２ａが導通状態となって、上記サイリスタ部３３ＡのＮＰＮトランジスタ３３ｂのベース−エミッタ接合部に、上記ＧＮＤ−ＰＡＤ１２からの電流が流入される。その結果、上記ＮＰＮトランジスタ３３ｂがオン状態になる。すなわち、上記ＮＰＮトランジスタ３３ｂにコレクタ電流が流れる。このコレクタ電流によって、上記ＰＮＰトランジスタ３３ａのベースに電流が流れ、上記ＰＮＰトランジスタ３３ａはオン状態になる。このＰＮＰトランジスタ３３ａのコレクタ電流は、上記ＮＰＮトランジスタ３３ｂのベース電流を供給する。これにより、ポジティブなフィードバックループが形成される。そのため、上記サイリスタ部３３Ａがスナップバックを起こし、上記電源ＰＡＤ１１から上記ＧＮＤ−ＰＡＤ１２に向かって大電流を流すことが可能な低インピーダンス状態になる。したがって、ＥＳＤサージ電流は、上記電源ＰＡＤ１１からの電圧（Ｖｄｄ）を上昇することなく放電され、上記半導体集積回路２０を破壊することはない。
次に、通常動作（非保護動作）時の、上記ＥＳＤ保護回路３０Ａの動作について説明する。上記電源ＰＡＤ１１からの電圧（Ｖｄｄ）に変化のない状態では、上記ＣＲ積分回路３１の中間ノードは、上記抵抗素子３１ａの働きによってＶｄｄ電位になる。そのため、上記トリガー回路３２の出力はＧＮＤ電位（０Ｖ）となる。したがって、上記ＮＰＮトランジスタ３３ｂはオフとなる。この場合、上記ＰＮＰトランジスタ３３ａのベース電流が供給されないため、上記ＰＮＰトランジスタ３３ａにも電流は流れない。さらに、上記ＰＭＯＳトランジスタ３３ｄがオフのままとなるため、スナップバックを起こすためのフィードバックループが遮断される。すなわち、上記サイリスタ部３３Ａはカットオフした状態となる。
図３は、上記した構成のＥＳＤ保護回路３０Ａの、大電流領域のＩ−Ｖ特性を示すものである。このＥＳＤ保護回路３０Ａにより、上記半導体集積回路２０のゲート酸化膜がＥＳＤによって破壊されるのを防ぐためには、上記電源ＰＡＤ１１からの電流ＩがＥＳＤサージ電流の最大電流値Ｉｅｓｄよりも小さい範囲で、かつ、電圧Ｖが酸化膜破壊電圧ＢＶｏｘを超えてはならない（Ｖｃｌａｍｐ＜ＶＢｏｘ）。この条件は、従来例の場合と同様である。
上記ＰＭＯＳトランジスタ３３ｄは、ゲートが上記抵抗素子３１ａを介して、上記電源ＰＡＤ１１に接続されているため、定常状態ではオンしない。したがって、通常動作時にウェルの誘導などが存在したとしても、上記サイリスタ部３３Ａはラッチアップしない。つまり、スナップバック後の電圧の極小値Ｖｈが最大保証電源電圧Ｖｄｄｍａｘよりも大きくなければならない（Ｖｈ＞Ｖｄｄｍａｘ）という制約は必要ない。これにより、スナップバック後の導通状態時のオン抵抗（要求抵抗値）Ｒｏｎは、以下の式で与えられる。
Ｒｏｎ＝（Ｖｃｌａｍｐ−Ｖｈ）／（Ｉｅｓｄ−Ｉｈ）
ただし、上記Ｉｈはスナップバック後に電圧が極小となる点（Ｖｈ）での電流値である。一般に、Ｉｅｓｄ>>Ｉｈであるから、
Ｒｏｎ≒（Ｖｃｌａｍｐ−Ｖｈ）／Ｉｅｓｄ・・・（１）
となる。
また、
Ｖｃｌａｍｐ＜ＢＶｏｘ・・・（２）
である。
上記式（１），（２）より、
Ｒｏｎ＜（ＢＶｏｘ−Ｖｈ）／Ｉｅｓｄ
となる。
上記ベース長Ｌｎ，Ｌｐを０．２μｍと小さくしたため、上記ＰＮＰトランジスタ３３ａおよび上記ＮＰＮトランジスタ３３ｂのＨＦＥは充分に高く、スナップバック後の電圧の極小値Ｖｈは０．４Ｖと、酸化膜破壊電圧ＢＶｏｘに対して無視できる程度の値となった。
すなわち、スナップバック後の導通状態時のオン抵抗Ｒｏｎは、
Ｒｏｎ≒ＢＶｏｘ／Ｉｅｓｄ
となる。
上述したように、ＥＳＤサージ電流の最大電流値Ｉｅｓｄを２．７Ａ、酸化膜破壊電圧ＢＶｏｘを４Ｖとすると、
Ｒｏｎ＜４Ｖ／２．７Ａ＝１．５Ω
となる。
このため、従来例に比べ、素子の幅は５５μｍと、約１／１．５に縮小された。この効果は、上述の図９に示した電源配線抵抗Ｒ１およびグランド配線抵抗Ｒ２を考慮した場合、さらに大きくなる。たとえば、素子の幅を従来例の場合と同じ８０μｍとすると、上記各配線抵抗Ｒ１，Ｒ２に許容される抵抗値は、従来例の場合よりも０．５Ωも大きくなるため、ＥＳＤ保護回路３０Ａの必要挿入数を大幅に削減できる。
図４は、図１に示したサイリスタ部３３Ａの、実際の素子構造の他の例を示すものである。なお、図２と同一部分には同一符号を付し、詳しい説明は割愛する。また、ここでは、Ｎ＋ 層３３-21 とＮ＋ 層３３-22 との間の絶縁領域をなくして、ＭＯＳトランジスタ構造を形成するようにした場合について説明する。
すなわち、このサイリスタ部３３Ａ’においては、上記Ｎ＋ 層３３-21 ，上記Ｎ＋ 層３３-22 の相互間に対応する、上記Ｐ−ｗｅｌｌ領域３３-13 の表面上に、たとえば、２０オングストローム程度の厚さを有するゲート酸化膜（熱酸化膜）３３-31 を介して、Ｎ＋ 型の多結晶シリコンからなるゲート電極３３-32 が形成されている。また、上記ゲート電極３３-32 である多結晶シリコンと、バルクである上記Ｐ−ｗｅｌｌ領域３３-13 に接続された上記Ｐ＋ 層３３-23 とを接続することによって、上記ＮＰＮトランジスタ３３ｂが形成されている。
一般に、ＳＴＩの加工よりも多結晶ポリシリコンの加工の方が微細化に有利であり、上記ベース長Ｌｐをより小さくすることが可能となる。ベース長Ｌｐを小さくすると、スナップバック後の電圧の極小値Ｖｈを低下させることが可能となるため、図２に示した構造に比べ、素子の幅をさらに縮小することができる。
図５は、図１に示したサイリスタ部３３Ａの、実際の素子構造のさらに別の例を示すものである。なお、図２と同一部分には同一符号を付し、詳しい説明は割愛する。また、ここでは、ＮＰＮトランジスタ３３ｂを縦型トランジスタ構造とした場合について説明する。
このサイリスタ部３３Ａ''の場合、たとえば、Ｐ型半導体基板３３-11 の表面部に、ピーク濃度が３．５×１０17ｃｍ-3、接合深さ（Ｘｊ）が１．５μｍとされたＮ−ｗｅｌｌ領域３３-12 、および、ピーク濃度が２．０×１０17ｃｍ-3、接合深さ（Ｘｊ）が１．９μｍとされた深いＮ−ｗｅｌｌ領域３３-41 が隣接して形成されている。そして、この深いＮ−ｗｅｌｌ領域３３-41 内に、ピーク濃度が６．０×１０17ｃｍ-3、接合深さ（Ｘｊ）が１．５μｍとされたＰ−ｗｅｌｌ領域３３-13 が形成されている。また、上記Ｐ型半導体基板３３-11 の表面部には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の、複数の素子分離用の絶縁領域３３-14 が選択的に形成されている。
また、上記絶縁領域３３-14 の形成位置を除く、上記Ｎ−ｗｅｌｌ領域３３-12 の表面部には、たとえば、ピーク濃度が１×１０20ｃｍ-3、接合深さ（Ｘｊ）が０．１８μｍとされたＰ＋ 層３３-15 ，Ｐ＋ 層３３-16 ，Ｐ＋ 層３３-17 が、ほぼ一定の間隔を有して形成されている。上記Ｐ＋ 層３３-16 ，上記Ｐ＋ 層３３-17 の相互間には、上記絶縁領域３３-14 が配置されている。上記Ｐ＋ 層３３-15 ，上記Ｐ＋ 層３３-16 の相互間に対応する、上記Ｎ−ｗｅｌｌ領域３３-12 の表面上には、たとえば、２０オングストローム程度の厚さを有するゲート酸化膜（熱酸化膜）３３-19 を介して、Ｐ型の多結晶シリコンからなるゲート電極３３-20 が形成されている。一方、上記絶縁領域３３-14 の形成位置を除く、上記Ｐ−ｗｅｌｌ領域３３-13 の表面部には、たとえば、ピーク濃度が１×１０20ｃｍ-3、接合深さ（Ｘｊ）が０．１８μｍとされたＮ＋ 層３３-21 ，Ｐ＋ 層３３-23 が形成されている。
このサイリスタ部３３Ａ''の場合、上記Ｐ＋ 層３３-15 ，上記Ｐ＋ 層３３-16 および上記ゲート電極３３-20 が、それぞれ、図１に示したＰＭＯＳトランジスタ３３ｄのドレイン，ソースおよびゲートとなる。このＰＭＯＳトランジスタ３３ｄのドレイン、つまり、上記Ｐ＋ 層３３-15 は上記トリガー回路３２の出力端に接続されている。上記ＰＭＯＳトランジスタ３３ｄのゲート、つまり、上記ゲート電極３３-20 は上記ＣＲ積分回路３１の出力端に接続されている。また、上記Ｐ＋ 層３３-16 ，上記Ｎ−ｗｅｌｌ領域３３-12 ，上記Ｐ＋ 層３３-17 が、それぞれ、図１に示した上記ＰＮＰトランジスタ３３ａのコレクタ，ベース，エミッタとなる。図中のＬｎはベース長であり、この例の場合、約０．２μｍとなっている。また、上記Ｐ＋ 層３３-17 は、上記した電源ＰＡＤ１１に接続されている。
同様に、上記Ｎ＋ 層３３-21 ，上記Ｐ−ｗｅｌｌ領域３３-13 ，上記深いＮ−ｗｅｌｌ領域３３-41 が、それぞれ、図１に示したＮＰＮトランジスタ３３ｂのエミッタ，ベース，コレクタとなる。図中のＬｐはベース長であり、この例の場合、約０．２μｍとなっている。また、上記Ｎ＋ 層３３-21 は、上記したＧＮＤ−ＰＡＤ１２と接続されるとともに、図１に示した抵抗素子３３ｃに相当する５ＫΩのＮ−ｗｅｌｌ抵抗を介して、上記上記Ｐ−ｗｅｌｌ領域３３-13 からベース電流を取り出すための上記Ｐ＋ 層３３-23 、および、上記トリガー回路３２の出力端に接続されている。
なお、上記Ｐ型半導体基板３３-11 の、上記Ｎ−ｗｅｌｌ領域３３-12 および上記Ｐ−ｗｅｌｌ領域３３-13 の非形成領域には、Ｐ＋ 層（図示していない）が形成されている。このＰ＋ 層は、上記ＧＮＤ−ＰＡＤ１２に接続されている。また、このサイリスタ部３３Ａ''の場合、寄生トランジスタの動作を回避するために、Ｌｎ＜Ｌｎ２またはＬｐ＜Ｌｐ２の少なくとも一方の関係を満足するように設計されている。さらに、高濃度拡散層である上記Ｐ＋ 層３３-15 ，上記Ｐ＋ 層３３-16 ，上記Ｐ＋ 層３３-17 ，上記Ｐ＋ 層３３-23 および上記Ｎ＋ 層３３-21 の幅は約１μｍ、長さ（紙面奥行き方向の寸法）は約４０μｍである。また、上記抵抗素子３３ｃに相当する５ＫΩのＮ−ｗｅｌｌ抵抗は、必要に応じて設けられる。
このように、上記ＮＰＮトランジスタ３３ｂを縦型構造とすることによって、エミッタからベースに注入される電流は、上記Ｐ型半導体基板３３-11 の深部の、不純物濃度の低い領域を主に流れる。これにより、電子のホールとの再結合を少なくできる。また、ベース長Ｌｐを小さくできるので、スナップバック後の電圧の極小値Ｖｈを低下させることが可能となる。これにより、要求抵抗値（Ｒｏｎ）を緩和できるため、図４に示した構造に比べ、素子の幅をさらに縮小することができる。つまり、ＰＮＰトランジスタ３３ａのベースとＮＰＮトランジスタ３３ｂのコレクタとの接続を、ｗｅｌｌ間接続により実現するようにした場合には、ＥＳＤ保護回路３０Ａをより小面積化できる。
上記したように、ＰＮＰトランジスタ３３ａのコレクタからＮＰＮトランジスタ３３ｂのベースに至る第１の電流経路の途中に、通常動作時に、この第１の電流経路を電気的に遮断するＰＭＯＳトランジスタ３３ｄが挿入されている。すなわち、通常動作時にはサイリスタがラッチアップするフィードバックループを遮断できるようにしている。これにより、スナップバック後の電圧の極小値Ｖｈが最大保証電源電圧Ｖｄｄｍａｘよりも大きくなければならない（Ｖｈ＞Ｖｄｄｍａｘ）という制約が必要なくなるため、ＥＳＤ保護回路に対する設計の制約を緩和でき、ＥＳＤ保護回路における素子の幅や端子間に挿入するＥＳＤ保護回路の個数を減少させることが可能となる。したがって、ゲート酸化膜の薄膜化や配線抵抗に応じて要求抵抗値を十分に緩和できるため、集積回路装置に占めるＥＳＤ保護回路の面積を削減することが可能となるものである。
［第２の実施形態］
図６は、この発明の第２の実施形態にしたがった、ＥＳＤ保護回路の構成例を示すものである。ここでは、同一基板上に保護対象となる半導体集積回路（たとえば、ＭＯＳ集積回路）とともに集積化されて、上記半導体集積回路のゲート酸化膜を保護する保護回路として用いられる、ＡＣトリガー切断型サイリスタを例に説明する。なお、図１と同一部分には同一符号を付し、詳しい説明は割愛する。
この第２の実施形態は、たとえば図６に示すように、通常動作時には、ＣＲ積分回路３１の出力により制御されるＰＭＯＳトランジスタ３３ｄによって、ＰＮＰトランジスタ３３ａのコレクタとＮＰＮトランジスタ３３ｂのベースとを結ぶ第１の電流経路を電気的に遮断するように構成したものである。この例の場合、ＣＭＯＳインバータを２段にしてトリガー回路３２’が構成されるとともに、その出力端がサイリスタ部３３Ｂの上記ＰＮＰトランジスタ３３ａのベースに接続されている。
すなわち、このＥＳＤ保護回路３０Ｂの場合、たとえばトリガー回路３２’が、ＰＭＯＳトランジスタ３２ａ-1とＮＭＯＳトランジスタ３２ｂ-1とからなる第１のＣＭＯＳインバータと、ＰＭＯＳトランジスタ３２ａ-2とＮＭＯＳトランジスタ３２ｂ-2とからなる第２のＣＭＯＳインバータとによって構成されている。これらＣＭＯＳインバータの各電極、つまり、上記ＰＭＯＳトランジスタ３２ａ-1，３２ａ-2の各ソースおよび上記ＮＭＯＳトランジスタ３２ｂ-1，３２ｂ-2の各ソースは、それぞれ、上記した電源ＰＡＤ１１とＧＮＤ−ＰＡＤ１２とに接続されている。また、上記第１のＣＭＯＳインバータの、上記ＰＭＯＳトランジスタ３２ａ-1および上記ＮＭＯＳトランジスタ３２ｂ-1の各ゲート電極（トリガー回路３２’の入力端）には、上記ＣＲ積分回路３１の出力端が接続されている。上記ＰＭＯＳトランジスタ３２ａ-1および上記ＮＭＯＳトランジスタ３２ｂ-1の共通ドレインは、上記第２のＣＭＯＳインバータの、上記ＰＭＯＳトランジスタ３２ａ-2および上記ＮＭＯＳトランジスタ３２ｂ-2の各ゲート電極に接続されている。そして、上記ＰＭＯＳトランジスタ３２ａ-2および上記ＮＭＯＳトランジスタ３２ｂ-2の共通ドレイン（トリガー回路３２’の出力端）は、上記サイリスタ部３３Ｂの上記ＰＮＰトランジスタ３３ａのベースおよび上記ＮＰＮトランジスタ３３ｂのコレクタに接続されている。
一方、上記サイリスタ部３３Ｂは、たとえば、上記ＰＮＰトランジスタ３３ａのコレクタから上記ＮＰＮトランジスタ３３ｂのベースに至る第１の経路（第１の接続配線）と、これとは別の、上記ＰＮＰトランジスタ３３ａのベースから上記ＮＰＮトランジスタ３３ｂのコレクタに至る第２の経路（第２の接続配線）とを有し、上記第１の経路に上記スイッチング用のＰＭＯＳトランジスタ３３ｄが挿入されている。そして、このＰＭＯＳトランジスタ３３ｄのゲート電極には、上記ＣＲ積分回路３１の出力端が接続されている。
以下に、図６を参照して、上記した構成のＥＳＤ保護回路３０Ｂの動作について説明する。まず、ＥＳＤサージ電圧が印加された際の動作（保護動作）について説明する。たとえば、上記電源ＰＡＤ１１および上記ＧＮＤ−ＰＡＤ１２間に、正のＥＳＤサージ電圧が印加されたとする。すると、上記トリガー回路３２’および上記サイリスタ部３３Ｂは、上記電源ＰＡＤ１１からの電圧（Ｖｄｄ）の供給によって動作状態となる。上記ＣＲ積分回路３１の出力（中間ノード）は、上記容量素子３１ｂの働きによってＧＮＤ電位（０Ｖ）に保持される。これにより、上記ＰＭＯＳトランジスタ３３ｄのゲート電圧がＧＮＤ電位となって、上記ＰＭＯＳトランジスタ３３ｄがオンする。
一方、上記トリガー回路３２’の出力は入力と同じ０Ｖとなり、上記ＰＮＰトランジスタ３３ａのベース−エミッタ接合部に、上記電源ＰＡＤ１１からの電流が流入される。その結果、上記ＰＮＰトランジスタ３３ａがオン状態になる。すなわち、上記ＰＮＰトランジスタ３３ａにコレクタ電流が流れる。すると、上記ＰＭＯＳトランジスタ３３ｄを介して、上記ＮＰＮトランジスタ３３ｂのベースに電流が流れ、上記ＮＰＮトランジスタ３３ｂはオン状態になる。このＮＰＮトランジスタ３３ｂのコレクタ電流は、上記ＰＮＰトランジスタ３３ａのベース電流を供給する。これにより、ポジティブなフィードバックループが形成される。そのため、上記サイリスタ部３３Ｂがスナップバックを起こし、上記電源ＰＡＤ１１から上記ＧＮＤ−ＰＡＤ１２に向かって大電流を流すことが可能な低インピーダンス状態になる。したがって、ＥＳＤサージ電流は、上記電源ＰＡＤ１１からの電圧（Ｖｄｄ）を上昇することなく放電され、上記半導体集積回路２０を破壊することはない。
次に、通常動作（非保護動作）時の、上記ＥＳＤ保護回路３０Ｂの動作について説明する。上記電源ＰＡＤ１１からの電圧（Ｖｄｄ）に変化のない状態では、上記ＣＲ積分回路３１の中間ノードは、上記抵抗素子３１ａの働きによって電圧Ｖｄｄになる。そのため、上記トリガー回路３２’の出力はＶｄｄ電位となる。したがって、上記ＰＮＰトランジスタ３３ａはオフとなる。この場合、上記ＰＭＯＳトランジスタ３３ｄもオフのままとなるため、スナップバックを起こすためのフィードバックループが遮断される。すなわち、上記サイリスタ部３３Ｂはカットオフした状態となる。
上記したように、この第２の実施形態の場合も、通常動作時には上記サイリスタ部３３Ｂはラッチアップしない。つまり、スナップバック後の電圧の極小値Ｖｈが最大保証電源電圧Ｖｄｄｍａｘよりも大きくなければならない（Ｖｈ＞Ｖｄｄｍａｘ）という制約は必要ない。したがって、上述した第１の実施形態の場合と同様に、素子の幅あるいは必要挿入数を大幅に削減できる。
［第３の実施形態］
図７は、この発明の第３の実施形態にしたがった、ＥＳＤ保護回路の構成例を示すものである。ここでは、同一基板上に保護対象となる半導体集積回路（たとえば、ＭＯＳ集積回路）とともに集積化されて、上記半導体集積回路のゲート酸化膜を保護する保護回路として用いられる、ＡＣトリガー切断型サイリスタを例に説明する。なお、図６と同一部分には同一符号を付し、詳しい説明は割愛する。
この第３の実施形態は、たとえば図７に示すように、通常動作時には、ＣＲ微分回路３１’の出力により制御されるＮＭＯＳトランジスタ３３ｅによって、ＰＮＰトランジスタ３３ａのコレクタと上記ＮＰＮトランジスタ３３ｂのベースとを結ぶ第１の電流経路を電気的に遮断するように構成したものである。この例の場合も、上述した第２の実施形態の場合と同様に、ＣＭＯＳインバータを２段にしてトリガー回路３２’が構成されるとともに、本例では、その出力端がサイリスタ部３３Ｃの上記ＮＰＮトランジスタ３３ｂのベースに接続されている。
すなわち、このＥＳＤ保護回路３０Ｃの場合、たとえばＣＲ微分回路３１’は、上記電源ＰＡＤ１１と上記ＧＮＤ−ＰＡＤ１２との間に、上記容量素子（Ｃ）３１ｂと上記抵抗素子（Ｒ）３１ａとが直列に接続された構成とされている。そして、上記容量素子３１ｂと上記抵抗素子３１ａとの接続点である、上記ＣＲ微分回路３１’の出力端（中間端子）は、上記トリガー回路３２’の入力端、および、スイッチング用のＮＭＯＳトランジスタ３３ｅのゲート電極に接続されている。
一方、上記サイリスタ部３３Ｃは、たとえば、上記ＰＮＰトランジスタ３３ａのコレクタから上記ＮＰＮトランジスタ３３ｂのベースに至る第１の経路（第１の接続配線）と、これとは別の、上記ＰＮＰトランジスタ３３ａのベースから上記ＮＰＮトランジスタ３３ｂのコレクタに至る第２の経路（第２の接続配線）とを有し、上記第１の経路に上記スイッチング用のＮＭＯＳトランジスタ３３ｅが挿入されている。そして、上記トリガー回路３２’の出力端が、上記サイリスタ部３３Ｃの上記ＮＰＮトランジスタ３３ｂのベース、上記抵抗素子３３ｃの一端、および、上記ＮＭＯＳトランジスタ３３ｅのドレインに接続されている。
以下に、図７を参照して、上記した構成のＥＳＤ保護回路３０Ｃの動作について説明する。まず、ＥＳＤサージ電圧が印加された際の動作（保護動作）について説明する。たとえば、上記電源ＰＡＤ１１および上記ＧＮＤ−ＰＡＤ１２間に、正のＥＳＤサージ電圧が印加されたとする。すると、上記トリガー回路３２’および上記サイリスタ部３３Ｃは、上記電源ＰＡＤ１１からの電圧（Ｖｄｄ）の供給によって動作状態となる。上記ＣＲ微分回路３１’の出力（中間ノード）は、上記容量素子３１ｂの働きによってＶｄｄ電位に保持される。これにより、上記ＮＭＯＳトランジスタ３３ｅのゲート電圧がＶｄｄ電位となって、上記ＮＭＯＳトランジスタ３３ｅがオンする。
一方、上記トリガー回路３２’の出力は入力と同じＶｄｄ電位となり、上記ＮＰＮトランジスタ３３ｂのベース−エミッタ接合部に、上記電源ＰＡＤ１１からの電流が流入される。その結果、上記ＮＰＮトランジスタ３３ｂがオン状態になる。すなわち、上記ＮＰＮトランジスタ３３ｂにコレクタ電流が流れる。すると、上記ＰＮＰトランジスタ３３ａのベースに電流が流れ、上記ＰＮＰトランジスタ３３ａはオン状態になる。このＰＮＰトランジスタ３３ａのコレクタ電流は、上記ＮＭＯＳトランジスタ３３ｅを介して、上記ＮＰＮトランジスタ３３ｂのベース電流を供給する。これにより、ポジティブなフィードバックループが形成される。そのため、上記サイリスタ部３３Ｃがスナップバックを起こし、上記電源ＰＡＤ１１から上記ＧＮＤ−ＰＡＤ１２に向かって大電流を流すことが可能な低インピーダンス状態になる。したがって、ＥＳＤサージ電流は、上記電源ＰＡＤ１１からの電圧（Ｖｄｄ）を上昇することなく放電され、上記半導体集積回路２０を破壊することはない。
次に、通常動作（非保護動作）時の、上記ＥＳＤ保護回路３０Ｃの動作について説明する。上記電源ＰＡＤ１１からの電圧（Ｖｄｄ）に変化のない状態では、上記ＣＲ微分回路３１’の中間ノードは、上記抵抗素子３１ａの働きによってＧＮＤ電位（０Ｖ）になる。そのため、上記トリガー回路３２’の出力はＧＮＤ電位となる。したがって、上記ＮＰＮトランジスタ３３ｂはオフとなる。この場合、上記ＰＮＰトランジスタ３３ａのベース電流が供給されないため、このＰＮＰトランジスタ３３ａにも電流は流れない。さらに、上記ＮＭＯＳトランジスタ３３ｅもオフのままとなるため、スナップバックを起こすためのフィードバックループが遮断される。すなわち、上記サイリスタ部３３Ｃはカットオフした状態となる。
上記したように、この第３の実施形態の場合も、通常動作時には上記サイリスタ部３３Ｃはラッチアップしない。つまり、スナップバック後の電圧の極小値Ｖｈが最大保証電源電圧Ｖｄｄｍａｘよりも大きくなければならない（Ｖｈ＞Ｖｄｄｍａｘ）という制約は必要ない。したがって、上述した第１および第２の実施形態の場合と同様に、素子の幅あるいは必要挿入数を大幅に削減できる。
しかも、一般にＮＭＯＳトランジスタの電流駆動力は、ＰＭＯＳトランジスタよりも２倍程度も大きい。よって、第１および第２の実施形態に比べ、スイッチング素子を１／２程度の大きさにまで縮小できる。
［第４の実施形態］
図８は、この発明の第４の実施形態にしたがった、ＥＳＤ保護回路の構成例を示すものである。ここでは、同一基板上に保護対象となる半導体集積回路（たとえば、ＭＯＳ集積回路）とともに集積化されて、上記半導体集積回路のゲート酸化膜を保護する保護回路として用いられる、ＡＣトリガー切断型サイリスタを例に説明する。なお、図７と同一部分には同一符号を付し、詳しい説明は割愛する。
この第４の実施形態は、たとえば図８に示すように、通常動作時には、ＣＲ微分回路３１’の出力により制御されるＮＭＯＳトランジスタ３３ｅによって、ＰＮＰトランジスタ３３ａのコレクタと上記ＮＰＮトランジスタ３３ｂのベースとを結ぶ第１の電流経路を電気的に遮断するように構成したものである。この例の場合、上述した第１の実施形態の場合と同様に、ＣＭＯＳインバータを１段にしてトリガー回路３２が構成されるとともに、本例では、その出力端がサイリスタ部３３Ｄの上記ＰＮＰトランジスタ３３ａのベースに接続されている。
すなわち、このＥＳＤ保護回路３０Ｄの場合、たとえばＣＲ微分回路３１’は、上記電源ＰＡＤ１１と上記ＧＮＤ−ＰＡＤ１２との間に、上記容量素子（Ｃ）３１ｂと上記抵抗素子（Ｒ）３１ａとが直列に接続された構成とされている。そして、上記容量素子３１ｂと上記抵抗素子３１ａとの接続点である、上記ＣＲ微分回路３１’の出力端（中間端子）は、上記トリガー回路３２の入力端、および、スイッチング用のＮＭＯＳトランジスタ３３ｅのゲート電極に接続されている。
一方、上記サイリスタ部３３Ｄは、たとえば、上記ＰＮＰトランジスタ３３ａのコレクタから上記ＮＰＮトランジスタ３３ｂのベースに至る第１の経路（第１の接続配線）と、これとは別の、上記ＰＮＰトランジスタ３３ａのベースから上記ＮＰＮトランジスタ３３ｂのコレクタに至る第２の経路（第２の接続配線）とを有し、上記第１の経路に上記スイッチング用のＮＭＯＳトランジスタ３３ｅが挿入されている。そして、上記トリガー回路３２の出力端が、上記サイリスタ部３３Ｄの上記ＰＮＰトランジスタ３３ａのベース、および、上記ＮＰＮトランジスタ３３ｂのコレクタに接続されている。
以下に、図８を参照して、上記した構成のＥＳＤ保護回路３０Ｄの動作について説明する。まず、ＥＳＤサージ電圧が印加された際の動作（保護動作）について説明する。たとえば、上記電源ＰＡＤ１１および上記ＧＮＤ−ＰＡＤ１２間に、正のＥＳＤサージ電圧が印加されたとする。すると、上記トリガー回路３２および上記サイリスタ部３３Ｄは、上記電源ＰＡＤ１１からの電圧（Ｖｄｄ）の供給によって動作状態となる。上記ＣＲ微分回路３１’の出力（中間ノード）は、上記容量素子３１ｂの働きによってＶｄｄ電位に保持される。これにより、上記ＮＭＯＳトランジスタ３３ｅのゲート電圧がＶｄｄ電位となって、上記ＮＭＯＳトランジスタ３３ｅがオンする。その結果、従来例と同様のメカニズムによって、ポジティブなフィードバックループが形成される。
つまり、上記トリガー回路３２のＮＭＯＳトランジスタ３２ｂが導通状態となって、上記サイリスタ部３３ＤのＰＮＰトランジスタ３３ａのベース−エミッタ接合部に、上記電源ＰＡＤ１１からの電流が流入される。その結果、上記ＰＮＰトランジスタ３３ａがオン状態になる。すなわち、上記ＰＮＰトランジスタ３３ａにコレクタ電流が流れる。すると、上記ＮＭＯＳトランジスタ３３ｅを介して、上記ＮＰＮトランジスタ３３ｂのベースに電流が流れ、上記ＮＰＮトランジスタ３３ｂはオン状態になる。このＮＰＮトランジスタ３３ｂのコレクタ電流は、上記ＰＮＰトランジスタ３３ａのベース電流を供給する。これにより、ポジティブなフィードバックループが形成される。そのため、上記サイリスタ部３３Ｄがスナップバックを起こし、上記電源ＰＡＤ１１から上記ＧＮＤ−ＰＡＤ１２に向かって大電流を流すことが可能な低インピーダンス状態になる。したがって、ＥＳＤサージ電流は、上記電源ＰＡＤ１１からの電圧（Ｖｄｄ）を上昇することなく放電され、上記半導体集積回路２０を破壊することはない。
次に、通常動作（非保護動作）時の、上記ＥＳＤ保護回路３０Ｄの動作について説明する。上記電源ＰＡＤ１１からの電圧（Ｖｄｄ）に変化のない状態では、上記ＣＲ微分回路３１’の中間ノードは、上記抵抗素子３１ａの働きによってＧＮＤ電位（０Ｖ）になる。そのため、上記トリガー回路３２の出力はＧＮＤ電位となる。したがって、上記ＮＰＮトランジスタ３３ｂはオフとなる。この場合、上記ＰＮＰトランジスタ３３ａのベース電流が供給されないため、上記ＰＮＰトランジスタ３３ａにも電流は流れない。さらに、上記ＮＭＯＳトランジスタ３３ｅもオフのままとなるため、スナップバックを起こすためのフィードバックループが遮断される。すなわち、上記サイリスタ部３３Ｄはカットオフした状態となる。
上記したように、この第４の実施形態の場合も、通常動作時には上記サイリスタ部３３Ｄはラッチアップしない。つまり、スナップバック後の電圧の極小値Ｖｈが最大保証電源電圧Ｖｄｄｍａｘよりも大きくなければならない（Ｖｈ＞Ｖｄｄｍａｘ）という制約は必要ない。したがって、上述した第１，第２および第３の実施形態の場合と同様に、素子の幅あるいは必要挿入数を大幅に削減できる。
しかも、一般にＮＭＯＳトランジスタの電流駆動力は、ＰＭＯＳトランジスタよりも２倍程度も大きい。よって、第１および第２の実施形態に比べ、スイッチング素子を１／２程度の大きさにまで縮小できる。
以上、詳述したように各実施形態によれば、通常動作時にサイリスタがラッチアップするのを回避できるようになる。これにより、スナップバック後の電圧の極小値Ｖｈを電源電圧（Ｖｄｄ）以下とすることが可能となる。その結果、ＥＳＤ保護回路におけるスナップバック後の導通状態時のオン抵抗（要求抵抗値）Ｒｏｎと配線抵抗（Ｒ１＋Ｒ２）との和に許容される値が大きくなる。したがって、集積回路装置に占めるＥＳＤ保護回路の面積またはＥＳＤ保護回路の挿入数を削減できる。
しかも、サイリスタのラッチアップのオン・オフおよびトリガー動作の両方を、少ない回路素子数ならびに比較的単純な回路構成によって実現できる。
特に、ＮＰＮトランジスタはＨＦＥが高いので、スナップバック後の電圧の極小値Ｖｈを小さくすることができる。したがって、集積回路装置に占めるＥＳＤ保護回路の面積またはＥＳＤ保護回路の挿入数を、さらに削減できる。
なお、上記した各実施形態においては、いずれも、ＰＮＰトランジスタ３３ａのコレクタからＮＰＮトランジスタ３３ｂのベースに至る第１の経路（第１の接続配線）に、スイッチング用のＭＯＳトランジスタを挿入するようにした場合を例に説明した。これに限らず、たとえば、ＰＮＰトランジスタ３３ａのベースからＮＰＮトランジスタ３３ｂのコレクタに至る第２の経路（第２の接続配線）に、スイッチング用のＭＯＳトランジスタを挿入することによっても、同様に実施することが可能である。
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
本発明の第１の実施形態にしたがった、ＥＳＤ保護回路の構成例を示す回路図。 図１に示したＥＳＤ保護回路の、サイリスタ部の素子構造の一例を示す断面図。 図１に示したＥＳＤ保護回路の、大電流領域のＩ−Ｖ特性を示す図。 図１に示したＥＳＤ保護回路の、サイリスタ部の素子構造の他の例を示す断面図。 図１に示したＥＳＤ保護回路の、サイリスタ部の素子構造のさらに別の例を示す断面図。 本発明の第２の実施形態にしたがった、ＥＳＤ保護回路の構成例を示す回路図。 本発明の第３の実施形態にしたがった、ＥＳＤ保護回路の構成例を示す回路図。 本発明の第４の実施形態にしたがった、ＥＳＤ保護回路の構成例を示す回路図。 従来技術とその問題点を説明するために、集積回路装置の基本構成を示す図。 従来のＥＳＤ保護回路の構成例を示す回路図。 図１０に示したＥＳＤ保護回路の、サイリスタ部の素子構造の一例を示す断面図。 図１０に示したＥＳＤ保護回路の、大電流領域のＩ−Ｖ特性を示す図。
符号の説明
１１…電源ＰＡＤ、１２…ＧＮＤ−ＰＡＤ、２０…半導体集積回路、３０，３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ…ＥＳＤ保護回路、３１…ＣＲ積分回路、３１’…ＣＲ微分回路、３１ａ…抵抗素子（Ｒ）、３１ｂ…容量素子（Ｃ）、３２，３２’…トリガー回路、３２ａ，３２ａ-1，３２ａ-2…ＰＭＯＳトランジスタ、３２ｂ，３２ｂ-1，３２ｂ-2…ＮＭＯＳトランジスタ、３３Ａ，３３Ａ’，３３Ａ''，３３Ｂ，３３Ｃ，３３Ｄ…サイリスタ部、３３ａ…ＰＮＰトランジスタ、３３ｂ…ＮＰＮトランジスタ、３３ｃ…抵抗素子、３３ｄ…ＰＭＯＳトランジスタ（スイッチング素子）、３３ｅ…ＮＭＯＳトランジスタ（スイッチング素子）、３３-11 …Ｐ型半導体基板、３３-12 …Ｎ−ｗｅｌｌ領域、３３-13 …Ｐ−ｗｅｌｌ領域、３３-14 …素子分離用絶縁領域、３３-15 ，３３-16 ，３３-17 ，３３-23 …Ｐ＋ 層、３３-18 ，３３-21 ，３３-22 …Ｎ＋ 層、３３-19 ，３３-31 …ゲート酸化膜、３３-20 ，３３-32 …ゲート電極、３３-41 …深いＮ−ｗｅｌｌ領域、４０…保護ダイオード、Ｒ１…電源配線抵抗、Ｒ２…グランド配線抵抗、Ｌｎ，Ｌｐ…ベース長。

Claims (6)

  1. 半導体集積回路を静電放電から保護するための保護回路を備えた半導体装置であって、
    前記保護回路が、
    前記静電放電を検知する検知回路と、
    前記検知回路の出力にもとづいてトリガー信号を生成するトリガー回路と、
    前記半導体装置の第１の端子にエミッタが接続されたＰＮＰトランジスタと、前記半導体装置の第２の端子にエミッタが接続され、前記ＰＮＰトランジスタのベースにコレクタが接続されたＮＰＮトランジスタとを有し、前記トリガー回路からの前記トリガー信号により動作するサイリスタ部と、
    前記ＰＮＰトランジスタおよび前記ＮＰＮトランジスタ間の接続を、前記検知回路の出力に応じて制御するスイッチング素子と
    を具備して構成されていることを特徴とする半導体装置。
  2. 前記検知回路は、前記半導体装置の第１の端子と第２の端子との間に接続され、その中間端子より前記出力が取り出される、抵抗素子とＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタとからなることを特徴とする請求項１に記載の半導体装置。
  3. 前記トリガー回路は、前記半導体装置の第１の端子にソースが接続された第１のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、前記半導体装置の第２の端子にソースが接続され、前記第１のＭＯＳトランジスタとドレインが共通接続された第２のＭＯＳトランジスタとから構成され、各ゲートには前記検知回路からの出力が入力されるインバータ回路であり、前記共通接続されたドレインから前記トリガー信号を前記ＮＰＮトランジスタのベースに供給することを特徴とする請求項１に記載の半導体装置。
  4. 前記トリガー回路は、前記半導体装置の第１の端子にソースが接続された第１のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、前記半導体装置の第２の端子にソースが接続され、前記第１のＭＯＳトランジスタとドレインが共通接続された第２のＭＯＳトランジスタとから構成され、各ゲートには前記検知回路からの出力が入力される第１のインバータ回路と、前記半導体装置の第１の端子にソースが接続された第３のＭＯＳトランジスタと、前記半導体装置の第２の端子にソースが接続され、前記第３のＭＯＳトランジスタとドレインが共通接続された第４のＭＯＳトランジスタとから構成され、各ゲートには前記第１のインバータ回路における共通接続されたドレインからの出力が入力される第２のインバータ回路とを備え、
    前記第２のインバータ回路における共通接続されたドレインから前記トリガー信号を前記ＰＮＰトランジスタのベースに供給することを特徴とする請求項１に記載の半導体装置。
  5. 前記トリガー回路は、前記半導体装置の第１の端子にソースが接続された第１のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、前記半導体装置の第２の端子にソースが接続され、前記第１のＭＯＳトランジスタとドレインが共通接続された第２のＭＯＳトランジスタとから構成され、各ゲートには前記検知回路からの出力が入力される第１のインバータ回路と、前記半導体装置の第１の端子にソースが接続された第３のＭＯＳトランジスタと、前記半導体装置の第２の端子にソースが接続され、前記第３のＭＯＳトランジスタとドレインが共通接続された第４のＭＯＳトランジスタとから構成され、各ゲートには前記第１のインバータ回路における共通接続されたドレインからの出力が入力される第２のインバータ回路とを備え、
    前記第２のインバータ回路における共通接続されたドレインから前記トリガー信号を前記ＮＰＮトランジスタのベースに供給することを特徴とする請求項１に記載の半導体装置。
  6. 前記トリガー回路は、前記半導体装置の第１の端子にソースが接続された第１のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、前記半導体装置の第２の端子にソースが接続され、前記第１のＭＯＳトランジスタとドレインが共通接続された第２のＭＯＳトランジスタとから構成され、各ゲートには前記検知回路からの出力が入力されるインバータ回路であり、前記共通接続されたドレインから前記トリガー信号を前記ＰＮＰトランジスタのベースに供給することを特徴とする請求項１に記載の半導体装置。
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