DE102011053362A1 - Leistungs-halbleiterchip-verkapselung - Google Patents

Leistungs-halbleiterchip-verkapselung Download PDF

Info

Publication number
DE102011053362A1
DE102011053362A1 DE102011053362A DE102011053362A DE102011053362A1 DE 102011053362 A1 DE102011053362 A1 DE 102011053362A1 DE 102011053362 A DE102011053362 A DE 102011053362A DE 102011053362 A DE102011053362 A DE 102011053362A DE 102011053362 A1 DE102011053362 A1 DE 102011053362A1
Authority
DE
Germany
Prior art keywords
power semiconductor
semiconductor chip
thickness
equal
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102011053362A
Other languages
English (en)
Inventor
Ralf Otremba
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102011053362A1 publication Critical patent/DE102011053362A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83439—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/8382—Diffusion bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13062—Junction field-effect transistor [JFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Eine Vorrichtung umfasst einen vertikalen Leistungs-Halbleiterchip mit einer Epitaxieschicht und einer Volumen-Halbleiterschicht. Eine erste Kontaktstelle ist auf einer ersten Hauptfläche des Leistungs-Halbleiterchips angeordnet und eine zweite Kontaktstelle ist auf einer zweiten Hauptfläche des Leistungs-Halbleiterchips entgegengesetzt zur ersten Hauptfläche angeordnet. Die Vorrichtung umfasst ferner einen elektrisch leitfähigen Träger, der an der zweiten Kontaktstelle befestigt ist.

Description

  • Die Erfindung bezieht sich im Allgemeinen auf die Halbleiterchip-Verkapselung und insbesondere auf die Verkapselung eines Leistungs-Halbleiterchips.
  • Halbleiter-Vorrichtungshersteller streben ständig danach, die Leistung ihrer Produkte zu erhöhen, während sie ihre Herstellungskosten verringern möchten. Ein kostenintensives Gebiet bei der Herstellung von Halbleiter-Vorrichtungen ist die Verkapselung der Halbleiterchips. Wie der Fachmann auf dem Gebiet weiß, werden integrierte Schaltungen in Wafern hergestellt, die dann vereinzelt werden, um Halbleiterchips zu erzeugen. Ein oder mehrere Halbleiterchips werden in einem Gehäuse angeordnet, um sie vor Umwelt- und physikalischen Einflüssen zu schützen und um die Zuverlässigkeit und Leistung sicherzustellen. Die Verkapselung von Halbleiterchips erhöht die Kosten und Komplexität der Herstellung von Halbleiter-Vorrichtungen, da die Verkapselungskonstruktionen nicht nur einen Schutz bereitstellen sollen, sie sollen auch die Übertragung von elektrischen Signalen zu und von den Halbleiterchips ermöglichen.
  • Eine der Erfindung zugrunde liegende Aufgabe kann darin gesehen werden, eine Leistungshalbleitervorrichtung zu schaffen, die eine gute elektrische Performance aufweist. Ferner zielt die Erfindung darauf ab, ein Verfahren zur Herstellung einer Leistungshalbleitervorrichtung mit einer guten elektrischen Performance anzugeben.
  • Die der Erfindung zugrundeliegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Weiterbildungen und Ausführungsbeispiele sind in den Unteransprüchen angegeben.
  • Die begleitenden Zeichnungen sollen ein weiteres Verständnis der Ausführungsformen schaffen. Die Zeichnungen stellen Ausführungsformen dar und dienen zusammen mit der Beschreibung zum Erläutern von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile der Ausführungsformen werden leicht erkannt, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstäblich relativ zueinander. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
  • 1 zeigt eine Querschnittsansicht einer Ausführungsform einer Halbleiter-Vorrichtung mit einem Leistungs-Halbleiterchip, der auf einem elektrisch leitfähigen Träger montiert ist;
  • 2 zeigt eine vereinfachte Darstellung der Leistungs-Halbleiter-Vorrichtung von 1, die die auf den Leistungs-Halbleiterchip durch den Träger aufgebrachte Zugspannung zeigt;
  • 3 zeigt eine Querschnittsansicht einer ausführlichen Ausführungsform gemäß der in 1 gezeigten Ausführungsform;
  • 4 zeigt ein Diagramm, das die Wahrscheinlichkeitsverteilung des Einschaltwiderstandes für eine Gesamtheit von identischen Leistungs-Halbleiterchips, die in einem mit Spannung belasteten Zustand auf einem Träger montiert sind, wie in 3 gezeigt, und für eine Gesamtheit von identischen Leistungs-Halbleiterchips, die in Abwesenheit einer externen Zugspannung betrieben werden, darstellt;
  • 5 zeigt eine Querschnittsansicht einer Ausführungsform mit der Halbleiter-Vorrichtung von 1, die in einem Einkapselungskörper eingekapselt ist, der den Leistungs-Halbleiterchip einbettet;
  • 6 zeigt eine Querschnittsansicht einer Ausführungsform mit der Halbleiter-Vorrichtung von 1, die in einem Einkapselungskörper eingekapselt ist, der den Leistungs-Halbleiterchip und den Träger einbettet;
  • 7 zeigt ein Diagramm, das die Zugspannung in Einheiten von MPa als Funktion der Chipfläche in Einheiten von mm2 für Leistungs-Halbleiterchips mit verschiedenen Dicken darstellt;
  • 8 zeigt eine Darstellung der Halbleiter-Vorrichtung von 2, die in einem Einkapselungskörper 50 eingekapselt ist, die eine Abschwächung der Zugspannung und eine Verstärkung des Abwärtsdrucks, der auf die obere Hauptfläche des Leistungs-Halbleiterchips aufgrund eines Einkapselungsprozesses aufgebracht wird, zeigt; und
  • 9 zeigt ein Diagramm, das die Chipdurchbiegung in Einheiten von μm als Funktion der Chipfläche in Einheiten von mm2 für Leistungs-Halbleiterchips mit verschiedenen Dicken darstellt.
  • In der folgenden Beschreibung wird auf die begleitenden Zeichnungen Bezug genommen, in denen zur Erläuterung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeführt werden kann. In dieser Hinsicht wird eine Richtungsterminologie wie z. B. ”oben”, ”unten”, ”vorn”, ”hinten”, ”vordere”, ”hintere” usw. mit Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Anzahl von verschiedenen Orientierungen angeordnet sein können, wird die Richtungsterminologie für Erläuterungszwecke verwendet und ist keineswegs begrenzend. Selbstverständlich können andere Ausführungsformen verwendet werden und strukturelle oder logische Änderungen können vorgenommen werden, ohne vom Konzept der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung soll daher nicht in einer begrenzenden Hinsicht aufgefasst werden.
  • Selbstverständlich können die Merkmale der hier beschriebenen verschiedenen beispielhaften Ausführungsformen miteinander kombiniert werden, wenn nicht speziell anders angegeben.
  • Wie in dieser Patentbeschreibung verwendet, sollen die Begriffe ”gekoppelt” und/oder ”elektrisch gekoppelt” nicht bedeuten, dass die Elemente direkt miteinander gekoppelt sein müssen – zwischenliegende Elemente können zwischen den ”gekoppelten” oder ”elektrisch gekoppelten” Elementen vorgesehen sein.
  • Vorrichtungen, die Leistungs-Halbleiterchips enthalten, werden nachstehend beschrieben. Die Leistungs-Halbleiterchips können von verschiedenen Typen sein, können durch verschiedene Technologien hergestellt werden und können beispielsweise integrierte elektrische, elektrooptische oder elektromechanische Schaltungen oder passive Elemente umfassen. Die Leistungs-Halbleiterchips müssen nicht aus einem speziellen Halbleitermaterial, beispielsweise Si, SiC, SiGe, GaAs, hergestellt sein und können ferner anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind, wie z. B. diskrete passive Elemente, Antennen, Isolatoren, Kunststoffe oder Metalle. Ferner können die nachstehend beschriebenen Vorrichtungen weitere integrierte Schaltungen umfassen, um die integrierten Leistungsschaltungen der Leistungs-Halbleiterchips zu steuern.
  • Die Leistungs-Halbleiterchips können Leistungs-MOSFETs (Metalloxid-Halbleiter-Feldeffekttransistoren), IGBTs (Bipolartransistoren mit isoliertem Gate), JFETs (Sperrschicht-Feldeffekttransistoren), Leistungsbipolartransistoren oder Leistungsdioden umfassen. Insbesondere sind Leistungs-Halbleiterchips mit einer vertikalen Struktur beteiligt, das heißt, dass die Leistungs-Halbleiterchips in einer solchen Weise hergestellt werden, dass elektrische Ströme in einer zu den Hauptflächen der Leistungs-Halbleiterchips senkrechten Richtung fließen können.
  • Ein Leistungs-Halbleiterchip mit einer vertikalen Struktur kann Kontaktstellen auf seinen zwei Hauptflächen, das heißt auf seiner Oberseite und Unterseite, aufweisen. Als Beispiel können die Source-Elektrode und die Gate-Elektrode eines Leistungs-MOSFET auf einer Hauptfläche liegen, während die Drain-Elektrode des Leistungs-MOSFET auf der anderen Hauptfläche angeordnet sein kann. Die Kontaktstellen können aus Aluminium, Kupfer oder irgendeinem anderen geeigneten Material bestehen. Eine oder mehrere Metallschichten können auf die Kontaktstellen der Leistungs-Halbleiterchips aufgebracht sein. Die Metallschichten können beispielsweise aus Titan, Nickelvanadium, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder irgendeinem anderen geeigneten Material bestehen. Die Metallschichten müssen nicht homogen sein oder aus nur einem Material hergestellt sein, das heißt, verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien sind möglich.
  • Der Leistungs-Halbleiterchip kann aus einer Bulk- bzw. Volumen-Halbleiterschicht und einer Epitaxieschicht, die auf der Volumen-Halbleiterschicht erzeugt ist, bestehen. Die Epitaxieschicht kann eine Dicke aufweisen, die größer ist als die Dicke der Volumen-Halbleiterschicht. Insbesondere kann die Epitaxieschicht eine Dicke von gleich oder größer als 20 μm, 30 μm, 40 μm oder 50 μm aufweisen. Typischerweise gilt, je größer die Dicke der Epitaxieschicht ist, desto höher ist die Betriebsspannung des Leistungs-Halbleiterchips. Die Volumen-Halbleiterschicht kann eine Dicke von gleich oder weniger als 30 μm, 20 μm oder 15 μm aufweisen.
  • Ein elektrisch leitfähiger Träger kann auf den Leistungs-Halbleiterchip aufgebracht werden. Der elektrisch leitfähige Träger kann sich durch mechanische Wechselwirkung mit dem Leistungs-Halbleiterchip signifikant auf die elektrischen Eigenschaften des Leistungs-Halbleiterchips auswirken. Der Träger kann ein Leiterrahmen (Leadframe), d. h. ein strukturiertes Metallblech, sein. Der Leiterrahmen kann eine Dicke von gleich oder größer als 1,0 mm, 1,5 mm oder 2,0 mm aufweisen, um eine mechanische Spannung auf den Leistungs-Halbleiterchip auszuüben.
  • Ein Einkapselungsmaterial kann den Leistungs-Halbleiterchip zumindest teilweise bedecken, um einen Einkapselungskörper zu bilden. Das Einkapselungsmaterial kann auf einem Polymermaterial basieren, das heißt es kann ein Basismaterial (im Folgenden auch als Matrixmaterial bezeichnet), das aus einem beliebigen geeigneten duroplastischen, thermoplastischen oder wärmehärtenden Material oder Laminat (Prepreg) besteht, umfassen. Insbesondere kann ein Matrixmaterial auf der Basis von Epoxidharz verwendet werden. Das Matrixmaterial kann ein Füllmaterial, beispielsweise SiO2-, Al2O3- oder AlN-Partikel, einbetten, um die physikalischen Eigenschaften des Einkapselungskörpers, wie z. B. den Elastizitätsmodul oder den CTE (Wärmeausdehnungskoeffizienten), einzustellen.
  • Nach seiner Abscheidung kann das Einkapselungsmaterial nur teilweise gehärtet werden und kann dann durch die Anwendung von Energie (z. B. Wärme, UV-Licht usw.) ausgehärtet und/oder vollständig gehärtet werden, um den festen Einkapselungskörper zu bilden. Verschiedene Techniken können verwendet werden, um den Einkapselungskörper aus dem Einkapselungsmaterial auszubilden, beispielsweise Formpressen, Transferpressen, Spritzgießen, Pulverformen, Flüssigkeitsformen, Ausgeben oder Laminieren. Wärme und/oder Druck können verwendet werden, um das Einkapselungsmaterial aufzubringen.
  • Der Einkapselungskörper kann so ausgelegt sein, dass er sich durch mechanische Wechselwirkung mit dem Leistungs-Halbleiterchip signifikant auf die elektrischen Eigenschaften des Leistungs-Halbleiterchips auswirkt. Der Einkapselungskörper kann einen Elastizitätsmodul von gleich oder größer als 50000 MPa und/oder eine Chipbedeckungsdicke (d. h. Dicke über einer oberen Oberfläche des Leistungs-Halbleiterchips) aufweisen, die groß genug ist, um die Bedingung zu erfüllen, dass das Verhältnis der Chipbedeckungsdicke und einer Summe der Dicke des Leistungs-Halbleiterchips, der Dicke der Verbindungsschicht und der Dicke des elektrisch leitfähigen Trägers gleich oder größer als 3 ist, um eine Kompression oder einen Abwärtsdruck auf den Leistungs-Halbleiterchip auszuüben.
  • 1 stellt schematisch eine Leistungsvorrichtung 100 im Querschnitt dar. Die Vorrichtung 100 umfasst einen Leistungs-Halbleiterchip 10. Der Leistungs-Halbleiterchip 10 weist eine oder mehrere erste Kontaktstellen 11 auf, die auf einer ersten Hauptfläche 12 des Leistungs-Halbleiterchips 10 angeordnet sind, und weist eine oder mehrere zweite Kontaktstellen 13 auf, die auf einer zweiten Hauptfläche 14 des Leistungs-Halbleiterchips 10 entgegengesetzt zur ersten Hauptfläche 12 angeordnet sind. Ferner umfasst die Leistungsvorrichtung 100 einen Träger 20, auf dem der Leistungs-Halbleiterchip 10 montiert ist.
  • Der Leistungs-Halbleiterchip 10 ist eine vertikale Vorrichtung, d. h. elektrische Ströme können in einer zu den Hauptflächen 12, 14 des Leistungs-Halbleiterchips 10 senkrechten Richtung fließen. In einer Ausführungsform ist der Leistungs-Halbleiterchip 10 ein Leistungstransistor und die erste(n) Kontaktstelle(n) 11 kann (können) einen Source-Anschluss bilden und die zweite(n) Kontaktstelle(n) 13 kann (können) einen Drain-Anschluss bilden. In dieser Ausführungsform ist typischerweise ein Gate-Anschluss (nicht dargestellt) auf der ersten Hauptfläche 12 des Leistungs-Halbleiterchips 10 angeordnet. In anderen Ausführungsformen kann der Leistungs-Halbleiterchip 10 eine Leistungsdiode sein und die erste(n) Kontaktstelle(n) 11 kann (können) z. B. einen Anodenanschluss bilden, während die zweite(n) Kontaktstelle(n) 13 einen Kathodenanschluss der Leistungsdiode bilden kann (können) oder umgekehrt.
  • Insbesondere kann der Leistungs-Halbleiterchip 10 eine Epitaxieschicht 15 umfassen, die z. B. auf einer Volumen-Halbleiterschicht 16 angeordnet ist. Ein Fachmann auf dem Gebiet kennt gut mehrere Halbleiterbearbeitungstechniken, um eine solche Struktur herzustellen. Kurz gesagt können die Leistungs-Halbleiterchips 10 aus einem aus Halbleitermaterial bestehenden Wafer hergestellt werden. Die obere Oberfläche des Wafers kann der oberen Oberfläche der Volumen-Halbleiterschicht 16 in 1 entsprechen. Der Wafer, beispielsweise ein Siliziumwafer, kann mit geeigneten Störstellenatomen (Dotierungsmaterialien) dotiert sein, um die elektrische Leitfähigkeit des Halbleitermaterials der Volumen-Halbleiterschicht 16 zu verbessern. Als Beispiel kann der Wafer dotiert sein, um eine n+-dotierte Volumensiliziumschicht 16 mit hoher elektrischer Leitfähigkeit zu erhalten.
  • Immer noch während der Frontend-Waferbearbeitung kann eine Epitaxieschicht 15 auf der oberen Oberfläche des Wafers erzeugt werden. Alle einem Fachmann auf dem Gebiet bekannten Epitaxieverfahren können verwendet werden, z. B. MBE (Molekularstrahlepitaxie), LPE (Flüssigphasenepitaxie) usw. Die Epitaxieschicht 15 ist so ausgelegt, dass sie eine Sequenz von p-n-Übergängen enthält, um den aktiven Halbleiterbereich der vertikalen Leistungsvorrichtung auszubilden.
  • Die erste(n) Kontaktstelle(n) 11 wird (werden) auf der oberen Oberfläche 12 der Epitaxieschicht 15 ausgebildet. Dieser Schritt kann immer noch während der Wafer-Bearbeitung ausgeführt werden, das heißt während der Frontend-Bearbeitung. In anderen Ausführungsformen kann (können) die erste(n) Kontaktstelle(n) 11 auf den einzelnen Leistungs-Halbleiterchips 10 nach der Auftrennung des Wafers in mehrere Leistungs-Halbleiterchips 10 ausgebildet werden.
  • Ähnlich zu der (den) ersten Kontaktstelle(n) 11 wird (werden) die zweite(n) Kontaktstelle(n) 13 entweder während der Wafer-Bearbeitung auf dem intakten Wafer oder auf den Leistungs-Halbleiterchips 10, die vom Wafer vereinzelt sind, ausgebildet.
  • Auf die integrierten Leistungsschaltungen und möglicherweise weitere integrierte Schaltungen kann über die Kontaktstellen 11, 13 elektrisch zugegriffen werden. Die Kontaktstellen 11, 13 können aus einem Metall bestehen, beispielsweise Aluminium oder Kupfer, und können eine beliebige gewünschte Form und Größe aufweisen.
  • Der Leistungs-Halbleiterchip 10 kann an der oberen Oberfläche des Trägers 20 montiert werden. Eine Verbindungsschicht 17 aus Lötmaterial, z. B. ein Diffusionslötmaterial mit z. B. AuSn und/oder anderen Metallmaterialien, kann verwendet werden, um die zweite(n) Kontaktstelle(n) 13 mit dem Träger 20 elektrisch zu verbinden und daran mechanisch zu befestigen.
  • Der Träger 20 kann von verschiedenen Typen sein. In einer Ausführungsform kann der Träger 20 ein strukturiertes Metallblech oder eine strukturierte Metallplatte, z. B. ein Leiterrahmen, sein. Der Träger 20 kann Metallplattenbereiche umfassen, die durch Abstände voneinander getrennt sind. In einer anderen Ausführungsform kann der Träger 20 eine kontinuierliche, unstrukturierte Metallplatte oder ein kontinuierliches, unstrukturiertes Metallblech sein. Der Träger 20 kann durch einen Stanz- und/oder Fräsprozess hergestellt werden. Das Metall, aus dem der Träger besteht, kann z. B. ein oder mehrere Metalle der Gruppe Kupfer, Aluminium, Nickel, Gold oder irgendeiner Legierung auf der Basis von einem oder mehreren dieser Metalle umfassen. Der Träger (z. B. Leiterrahmen) kann aus einer einzelnen Volumenmetallschicht oder einer mehrlagigen Metallstruktur bestehen. Der Träger 20 kann als Wärmeableiter zum Ableiten der durch den Leistungs-Halbleiterchip 10 erzeugten Wärme dienen.
  • D1 ist der Abstand zwischen dem Träger 20 und der Epitaxieschicht 15, das heißt der Abstand zwischen der oberen Oberfläche des Trägers 20 und dem Beginn der Epitaxieschicht 15 (in dem in 1 gezeigten Beispiel ist der Beginn der Epitaxieschicht 15 der Übergang zwischen der Volumensiliziumschicht 16 und der Epitaxieschicht 15). Der Abstand D1 ist ein Parameter, der einen starken Einfluss auf den Grad der Spannung hat, die auf die Epitaxieschicht 15 des Leistungs-Halbleiterchips 10 durch den Träger 20 ausgeübt wird. Typischerweise sind der CTE des Trägers 20 und der CTE des Leistungs-Halbleiterchips 10 signifikant unterschiedlich. Im Allgemeinen kann der CTE des Trägers 20 um einen Faktor von z. B. 5, 6, 7, 8, 9, 10 oder noch mehr größer sein als der CTE des Leistungs-Halbleiterchips 10. Als Beispiel weist ein Leistungs-Halbleiterchip 10, der aus Silizium besteht, einen CTE von etwa 2,5 ppm auf, wohingegen der CTE eines typischen Leiterrahmens, der aus Kupfer besteht, etwa 18 ppm ist. Nach dem Löten übt folglich, da die Kontraktion des Trägers 20 beträchtlich größer ist als die Kontraktion des Leistungs-Halbleiterchips 10, der Träger 20 (z. B. Leiterrahmen) eine hohe Zugspannung auf den Leistungs-Halbleiterchip 10 aus.
  • Dies ist in 2 dargestellt, die die Halbleiter-Vorrichtung 100 vereinfacht zeigt. Die Kontraktion des Trägers 20 ist durch die Pfeile ”Kontraktion” angegeben. Die Zugspannung, die auf den Leistungs-Halbleiterchip 10 ausgeübt wird, ist durch die Pfeile ”Zugspannung” angegeben. Wie in 2 ersichtlich ist, wirkt die Zugspannung in einer vertikalen Richtung auf den Umfangsbereich des Leistungs-Halbleiterchips 10, das heißt in einer Richtung, die zur Ausdehnung des Trägers 20, die in einer horizontalen Richtung verläuft, im Wesentlichen senkrecht ist. Die Zugspannung ist von einer Durchbiegung (Wölbung) begleitet, d. h. die Halbleiter-Vorrichtung 100 wird in eine bogenförmige oder konvexe Form gezwungen. In 2 ist die Krümmung des Leistungs-Halbleiterchips 10 und des Trägers 20 wegen der Darstellung übertrieben. Ferner entsprechen gestrichelte Linien der geradlinigen Ausdehnung des Leistungs-Halbleiterchips 10 und des Trägers 20 vor dem Löten.
  • Je kürzer der Abstand D1 ist, desto größer ist die Zugspannung, die auf den Leistungs-Halbleiterchip 10 wirkt. Gemäß einer Ausführungsform wurde festgestellt, dass eine hohe Zugspannung, die auf die Epitaxieschicht 15 wirkt, die elektrischen Eigenschaften des Leistungs-Halbleiterchips 10 verbessert. Insbesondere wird der Widerstand im Ein-Zustand (Ron) des Leistungs-Halbleiterchips 10 durch Verstärken der externen Zugspannung, die auf die Epitaxieschicht 15 des Leistungs-Halbleiterchips 10 wirkt, signifikant verringert.
  • Mit anderen Worten, die Zugspannung wird selektiv in die Epitaxieschicht 15 des Leistungs-Halbleiterchips 10 eingeleitet, indem D1 = 50 μm dimensioniert wird. Ferner können kleinere Abmessungen wie z. B. D1 = 40 μm oder 30 μm oder 20 μm oder sogar 10 μm verwendet werden. Dies steht zur herkömmlichen Methode im Gegensatz, in der große Abmessungen von D1 verwendet werden, um die verschiedenen CTEs zu kompensieren und folglich die Zugspannung, die auf den Leistungs-Halbleiterchip 10 wirkt, zu verringern.
  • Die Zugspannung, die auf die Epitaxieschicht 15 wirkt, kann unter Verwendung einer Verbindungsschicht 17, die aus spröden Lötmaterialien wie z. B. Lötmaterialien auf der Basis von AuSn besteht, verstärkt werden. AuSn weist einen hohen Elastizitätsmodul von etwa 59000 MPa auf. Andere bleifreie Lötmaterialien können auch verwendet werden. Dies steht zur herkömmlichen Methode im Gegensatz, in der verformbare oder elastische Bindematerialien wie z. B. elektrisch leitfähige Klebstoffe oder Lötmaterialien auf der Basis von Pb verwendet werden, um die verschiedenen CTEs zu kompensieren und somit die Zugspannung, die auf den Leistungs-Halbleiterchip 10 wirkt, zu verringern.
  • Die Zugspannung, die auf die Epitaxieschicht 15 wirkt, kann unter Verwendung einer dünnen Verbindungsschicht 17 aus Lötmaterial verstärkt werden. Die Verbindungsschicht 17 aus Lötmaterial kann beispielsweise nicht dicker als oder dünner als 10 μm, 5 μm, 2 μm oder sogar 1 μm sein. Ferner kann die zweite Kontaktstelle 13 eine Dicke von gleich oder weniger als 2 μm oder sogar 1 μm aufweisen. Dies steht zur herkömmlichen Methode im Gegensatz, in der Verbindungsschichten mit beträchtlicher Dicke verwendet werden, um die verschiedenen CTEs zu kompensieren und folglich die Zugspannung, die auf den Leistungs-Halbleiterchip 10 wirkt, zu verringern.
  • Die Zugspannung, die auf die Epitaxieschicht 15 des Leistungs-Halbleiterchips 10 wirkt, kann unter Verwendung von Diffusionslötmaterialien verstärkt werden. Diffusionslötmaterialien wie z. B. AuSn, CuSn, AgSn können intermetallische Phasen aufweisen, die aus mindestens zwei Lötkomponenten gebildet sind. Die erste der Lötkomponenten weist einen Schmelzpunkt auf, der niedriger ist als der Schmelzpunkt der intermetallischen Phasen, und die zweite der Lötkomponenten weist einen Schmelzpunkt auf, der höher ist als der Schmelzpunkt der intermetallischen Phasen. Außerdem kann das Diffusionslötmittel in seinem Diffusionsbereich Nanopartikel aus einem Füllmaterial umfassen, die die Bildung von Mikrorissen, die von den intermetallischen Phasen stammen, im Fall einer thermomechanischen Belastung verhindern können. Verbindungen, die durch Diffusionslötmaterialien erzeugt werden, sind spröde, können einen hohen Elastizitätsmodul aufweisen, wie vorstehend erwähnt, und können nicht dicker als vorstehend erwähnt sein. Folglich sind bleifreie Diffusionslötverbindungen für die Verbindungsschicht 17 sehr geeignet, um die durch den Träger 20 erzeugte Zugspannung wirksam auf den Leistungs-Halbleiterchip 10 aufzubringen.
  • Die Zugspannung, die auf die Epitaxieschicht 15 wirkt, kann unter Verwendung einer dünnen Volumen-Halbleiterschicht 16 verstärkt werden. In einer Ausführungsform kann die Volumen-Halbleiterschicht 16 beispielsweise nicht dicker als oder dünner als 30 μm, insbesondere 20 μm, 15 μm oder sogar 10 μm sein. Dies kann durch Verdünnen des Wafers an seiner Unterseite, um eine gemeinsame planare Waferoberfläche mit der zweiten Hauptfläche 14 des Leistungs-Halbleiterchips 10 zu erzeugen, erreicht werden. Das Verdünnen kann z. B. durch Schleifen oder Läppen durchgeführt werden. Während Schleifwerkzeuge ein Schleifrad verwenden, verwenden Läppwerkzeuge ein Fluid (”Aufschlämmung”), das mit ”rollenden” Schleifpartikeln beladen ist, die zwischen zwei Oberflächen wirken. CMP (chemisch-mechanisches Polieren) kann beispielsweise angewendet werden. Da die Volumen-Halbleiterschicht 16 keinen Einfluss auf die Leistung der Halbleiter-Vorrichtung 100 hat (sie schafft einfach einen sehr leitfähigen Übergang zur zweiten Kontaktstelle 13), kann das Verdünnen des Wafers fortgesetzt werden, bis eine minimale Schleifdickentoleranz erreicht ist. In einer Ausführungsform kann die Volumen-Halbleiterschicht 16 nicht dicker als oder dünner als 10 μm, 5 μm oder sogar 2 μm sein. Dies kann durch Ätzen des Wafers an seiner Unterseite erreicht werden, um eine gemeinsame planare Wafer-Oberfläche mit der zweiten Hauptfläche 14 des Leistungs-Halbleiterchips 10 zu erzeugen. Da die Volumen-Halbleiterschicht 16 keine Betriebsauswirkung auf die Leistung der Halbleiter-Vorrichtung 100 hat (abgesehen von der Bereitstellung eines sehr leitfähigen Übergangs zur zweiten Kontaktstelle 13), kann das Ätzen des Wafers fortgesetzt werden, bis eine minimale Ätzdickentoleranz erreicht ist.
  • Unter Verwendung von einem oder mehreren dieser Verfahren kann die Zugspannung, die auf die Epitaxieschicht 15 wirkt, auf etwa Hunderte von MPa, z. B. auf mehr als 200 MPa, 500 MPa oder sogar 1000 MPa, eingestellt werden. Selbst eine Zugspannung, die nicht niedriger ist als ein oder mehrere GPa, kann erhalten werden. Es ist zu beachten, dass die Zugspannung die Zugbruchspannung nicht überschreiten darf, die für einen typischen Siliziumleistungschip mit einer Betriebsspannung von etwa 500 V etwa 5 GPa ist.
  • Es ist zu beachten, dass andere Konstruktionsparameter verwendet werden können, um den Grad der Zugspannung, die auf die Epitaxieschicht 15 aufgebracht wird, einzustellen. Als Beispiel kann die Dicke Dcar des Trägers 20 eine gewisse Wirkung auf die Zugspannungsbelastung aufweisen. Gemäß einem Aspekt ist ein Verhältnis der Dicke Dcar des elektrisch leitfähigen Trägers 20 und einer Summe der Dicke Dchip des Leistungs-Halbleiterchips 10, der Dicke Dpad der zweiten Kontaktstelle 13 und der Dicke Dcon der Verbindungsschicht 17 gleich oder größer als 3, d. h. Dcar/(Dchip + Dpad + Dcon) >= 3 (1)
  • Dieses Verhältnis kann sogar gleich oder größer als 5, insbesondere 7, spezieller 10 sein. Je größer die Dicke Dcar des Trägers 20 ist, desto effizienter ist der Transport von Wärme aus der Halbleiter-Vorrichtung 100.
  • 3 ist eine Querschnittsansicht einer detaillierten, beispielhaften Ausführungsform gemäß der in 1 gezeigten Ausführungsform. Die in 3 gezeigte Halbleiter-Vorrichtung 200 ist ein Leistungs-MOSFET mit einer Betriebsspannung von 600 V. Der Träger 20 ist ein Leiterrahmen (Leadframe), der aus Kupfer besteht, mit beispielsweise einer Dicke Dcar = 1,3 mm. Im Allgemeinen kann Dcar gleich oder größer als 1,0 mm oder sogar 2,0 mm sein. Die Verbindungsschicht 17 besteht aus AuSn-Diffusionslötmittel und weist eine Dicke von 1,2 μm auf. Die zweite Kontaktstelle 13 umfasst eine untere Kontaktstellenschicht 13a, die aus Aluminium (Al) besteht, eine obere Kontaktstellenschicht 13b, die der unteren Kontaktstellenschicht 13a folgt und aus Titan (Ti) besteht, und eine Überzugsschicht 13c, die der oberen Kontaktstellenschicht 13b folgt und aus Nickelvanadium (NiV) besteht. Diese Schichten 13a, 13b, 13c der zweiten Kontaktstelle können beispielsweise Dicken von etwa 400 nm (Al-Schicht), 400 nm (Ti-Schicht) und 75 nm (NiV-Schicht) aufweisen. Folglich ist die Gesamtdicke Dcon + Dpad der Verbindungsschicht 17 und der zweiten Kontaktstelle 13 in etwa nicht größer als 2,075 μm. Diese Dicke Dcon + Dpad könnte auch leicht so verringert werden, dass sie gleich oder kleiner als 2,0 μm ist, falls erwünscht.
  • Bezugnehmend auf 3 kann die Volumen-Halbleiterschicht 16 aus n+-dotiertem Silizium bestehen und kann eine Dicke Dbulk (siehe 1) von etwa 17,5 μm aufweisen. Diese Dicke kann durch Waferschleifen erhalten werden. Die dotierte Volumen-Halbleiterschicht 16 kann sich im Wesentlichen wie ein Metall verhalten. Der entartete Halbleiter-Metall-Übergang zwischen der Volumen-Halbleiterschicht 16 und der unteren Kontaktstellenschicht 13a der zweiten Kontaktstelle 13 weist auch eine hohe elektrische Leitfähigkeit auf. Die Volumen-Halbleiterschicht 16 und die zweite Kontaktstelle 13 stellen den Drain-Anschluss des Leistungs-MOSFET dar.
  • Die Epitaxieschicht 15 stellt den aktiven Bereich des Leistungs-Halbleiterchips 10 dar. In diesem Beispiel weist sie eine Dicke Depi (siehe 1) von 52,5 μm auf, die eine Betriebsspannung von etwa 600 V ermöglicht. Die Epitaxieschicht 15 umfasst eine Reihe von p-n-Übergängen, die innerhalb eines Bereichs der Epitaxieschicht liegen, der durch den Pfeil p-n in 3 angegeben ist. Im Allgemeinen kann die Epitaxieschicht 15 eine Dicke von gleich oder größer als 20 μm, insbesondere gleich oder größer als 30 μm, weiterhin speziell gleich oder größer als 40 μm oder insbesondere gleich oder größer als 50 μm aufweisen. Als Faustregel können jeweils 100 V Betriebsspannung etwa 9 μm Epitaxieschichtdicke erfordern. Folglich kann der vertikale Leistungs-Halbleiterchip 10 eine Betriebsspannung von gleich oder größer als 200 V, insbesondere gleich oder größer als 300 V, weiterhin speziell gleich oder größer als 400 V oder insbesondere gleich oder größer als 500 V aufweisen.
  • Ein sehr leitfähiger Plug 41 ist innerhalb der Epitaxieschicht 15 vorgesehen. Der sehr leitfähige Plug 41 ist mit den p-n-Übergängen der Epitaxieschicht 15 elektrisch verbunden, um einen Source-Kontakt davon zu bilden.
  • Der leitfähige Plug 41 ist mit einer ersten Isolationsschicht 42 wie z. B. einer Oxidschicht bedeckt, die auf der Epitaxieschicht 15 vorgesehen ist. Die Isolationsschicht 42 ist in 3 als EOX bezeichnet und ist so konfiguriert, dass sie Öffnungen aufweist, durch die auf den leitfähigen Plug 41 zugegriffen werden kann.
  • Eine erste strukturierte Metallschicht 43 kann über der Isolationsschicht 42 angeordnet sein. Die erste strukturierte Metallschicht 43 kann zur Bereitstellung einer elektrischen Funktionalität wie z. B. elektrostatischer Abschirmung des Leistungs-MOSFET dienen. Ferner können zusätzliche strukturierte Metallschichten, die in der Schnittansicht von 3 nicht gezeigt sind, in der Nähe der oberen Fläche 12 der Epitaxieschicht 15 angeordnet sein, z. B. strukturierte Metallschichten zur Bereitstellung einer zusätzlichen Konnektivität und/oder Signallenkung wie z. B. eine strukturierte Metallschicht, um einen Gate-Kontakt der p-n-Übergänge der Epitaxieschicht 15 zu bilden.
  • Eine zweite strukturierte Isolationsschicht 44 wie z. B. eine Oxidschicht kann über der ersten strukturierten Metallschicht 43 angeordnet sein. Die zweite Isolationsschicht 44 ist in 3 als ZwOX bezeichnet und so konfiguriert, dass sie Öffnungen aufweist, durch die der leitfähige Plug 41 durch eine zweite Metallschicht 45 elektrisch kontaktiert werden kann. Die zweite Metallschicht 45 kann beispielsweise aus AlSiCu bestehen und kann den Source-Anschluss des Leistungs-MOSFET darstellen. Ferner kann eine Polymerschicht 46 vorgesehen sein, um die zweite Metallschicht 45 zu bedecken. Ein Polymermaterial wie z. B. Parylen, ein Photoresistmaterial, Imid, Epoxid, Duroplast oder Silikon kann verwendet werden.
  • Als Beispiel können die Schichten 42, 43, 44, 45 und 46 die folgenden Abmessungen in der Dicke aufweisen. Die erste Isolationsschicht 42 kann eine Dicke Dins1 von 2,4 μm aufweisen, die zweite Isolationsschicht 44 kann eine Dicke Dins2 von 1,5 μm aufweisen, die erste Metallschicht 43 kann eine Dicke Dmet von 5,0 μm aufweisen und die Polymerschicht 46 kann eine Dicke Dpoly von 6,0 μm aufweisen. Es ist zu beachten, dass die Abmessungen, Materialien und die Bereitstellung dieser Schichten beispielhaft sind und Veränderungen gemäß den Bedürfnissen der Halbleiterkonstruktion unterliegen.
  • 4 ist ein Diagramm, das die Wahrscheinlichkeitsverteilung von Ron für eine Gesamtheit von N identischen Leistungs-Halbleiterchips 10, die auf einem Träger (Leiterrahmen) 20 montiert sind, wie in 3 gezeigt, und für eine Gesamtheit von N identischen Leistungs-Halbleiterchips 10, die in Abwesenheit einer Zugspannung betrieben werden, darstellt. Die x-Achse zeigt Ron in Einheiten von mOhm, während die y-Achse die Wahrscheinlichkeit im Bereich von 0 bis 1 ist, die in einem logarithmischen Maßstab gezeichnet ist. 4 stellt dar, dass Ron für mit Spannung belastete Leistungs-Halbleiterchips 10 (Messergebnisse erscheinen entlang der Linie A) und Leistungs-Halbleiterchips 10 in einem von externer Spannung freien Zustand (Messergebnisse erscheinen entlang der Linie B) signifikant unterschiedlich ist. Während in einem von externer Spannung freien Zustand ein Mittelwert von Ron = 90 mOhm erhalten wird, verringert das Aufbringen von externer Spannung den Widerstand im Ein-Zustand Ron auf einen Mittelwert von Ron = 65 mOhm. In diesem Beispiel kann folglich eine mittlere Verringerung von Ron von 38% in Bezug auf den Zielwert von 65 mOhm durch das Aufbringen einer externen Zugspannung erreicht werden. Mit anderen Worten, das Aufbringen von externer Spannung auf die p-n-Übergänge in der Epitaxieschicht 15 erhöht die Ladungsträgermobilität in der Epitaxieschicht 15 signifikant. Es ist zu beachten, dass 4 ferner demonstriert, dass die Standardabweichung von Ron innerhalb jeder Gesamtheit im Vergleich zur Differenz zwischen den jeweiligen Mittelwerten von Ron klein ist. Sowohl die Bildung der externen Zugspannung durch die hier erläuterten mechanischen Maßnahmen und Verfahren als auch der Effekt der externen Zugspannung auf die elektrische Leistung der Leistungs-Halbleiterchips 10 sind folglich deutlich systematische und sehr reproduzierbare Ergebnisse.
  • 5 stellt schematisch eine Querschnittsansicht einer Halbleiter-Vorrichtung 300 einer Ausführungsform mit der Halbleiter-Vorrichtung 100 von 1 dar, die in einem Einkapselungskörper 50 eingekapselt ist, der den Leistungs-Halbleiterchip 10 einbettet. Der Einkapselungskörper 50 kann auch teilweise oder vollständig den Träger 20 einbetten. Als Beispiel steht der Träger 20 in der Halbleiter-Vorrichtung 300, die in 5 gezeigt ist, an einer Seitenfläche 22 vom Einkapselungskörper 50 vor und ist an den anderen Seitenflächen 21, der oberen Fläche 23 und der unteren Fläche 24 entgegengesetzt zur oberen Fläche 23 mit dem Einkapselungskörper 50 bedeckt.
  • 6 stellt eine Querschnittsansicht einer Halbleiter-Vorrichtung 400 gemäß einer Ausführungsform dar. Die Halbleiter-Vorrichtung 400 ist zur Halbleiter-Vorrichtung 300 von 5 ähnlich, außer dass die untere Fläche 24 des Trägers 20 freigelegt (d. h. mit dem Einkapselungskörper 50 unbedeckt) bleibt.
  • Der Einkapselungskörper 50 kann aus einem beliebigen geeigneten duroplastischen, thermoplastischen oder wärmehärtenden (Matrix-)Material oder Laminat, beispielsweise einem Prepreg (kurz für vorimprägnierte Fasern), bestehen. Insbesondere kann ein (Matrix-)Material auf der Basis von Epoxidharz verwendet werden. Das dielektrische (Matrix-)Material, das den Einkapselungskörper 50 bildet, kann ein Füllmaterial enthalten. Als Beispiel kann das Füllmaterial aus kleinen Partikeln aus Glas (SiO2) oder anderen elektrisch isolierenden Mineralfüllmaterialien wie Al2O3 oder organischen Füllmaterialien bestehen. Nach seiner Abscheidung kann das dielektrische Material nur teilweise gehärtet werden und kann durch die Anwendung von Energie (z. B. Wärme, UV-Licht usw.) vollständig gehärtet werden, um den Einkapselungskörper 50 zu bilden.
  • Verschiedene Techniken können verwendet werden, um den Einkapselungskörper 50 aus dem dielektrischen Material auszubilden, beispielsweise Formpressen, Transferpressen, Spritzgießen, Pulverformen, Flüssigkeitsformen, Ausgeben oder Laminieren. Formpressen kann beispielsweise verwendet werden. Beim Formpressen wird ein flüssiges Formmaterial in eine offene untere Formhälfte ausgegeben, in der der Träger 20 und der daran montierte Leistungs-Halbleiterchip 10 angeordnet sind. Nach dem Ausgeben des flüssigen Formmaterials wird dann eine obere Formhälfte nach unten bewegt und breitet das flüssige Formmaterial aus, bis ein Hohlraum, der zwischen der unteren Formhälfte und der oberen Formhälfte gebildet ist, vollständig gefüllt ist. Dieser Prozess kann vom Aufbringen von Wärme und Druck begleitet sein.
  • 7 ist ein Diagramm, das die Zugspannung in Einheiten von MPa als Funktion der Chipfläche in Einheiten von mm2 für Leistungs-Halbleiterchips mit unterschiedlicher Dicke von 50, 100, 150, 220 und 315 μm nach dem Löten (durchgezogene Linien) und nach der Einkapselung (gestrichelte Linien) darstellt. Als erstes Ergebnis wird festgestellt, dass die Zugspannung nur geringfügig von der Chipfläche abhängt. Folglich wird angenommen, dass Halbleiterchips aller Größen von den vorstehend erläuterten Prinzipien profitieren. Als zweites Ergebnis verstärkt sich die Zugspannung signifikant mit zunehmender Chipdicke. Folglich gilt, je dicker der Leistungs-Halbleiterchip ist, desto ausgeprägter ist der elektrische Effekt (Erhöhung der Ladungsträgermobilität), der durch das Aufbringen der externen Spannung induziert wird. Als drittes Ergebnis gibt 7 ferner an, dass die Zugspannung durch Einkapselung signifikant verringert werden kann. Dieser Aspekt wird nachstehend genauer betrachtet.
  • Gemäß einem weiteren Aspekt kann der Einkapselungskörper 50 verwendet werden, um eine Spannung auf die Epitaxieschicht 15 des Leistungs-Halbleiterchips 10 aufzubringen. Dazu kann das Einkapselungsmaterial des Einkapselungskörpers 50 einen Elastizitätsmodul von gleich oder größer als 50000 MPa aufweisen.
  • Unter Verwendung eines Einkapselungskörpers 50, der aus einem Einkapselungsmaterial mit einem Elastizitätsmodul von gleich oder größer als 50000 MPa besteht, wird die auf den Leistungs-Halbleiterchip 10 wirkende Spannung signifikant beeinflusst oder sogar vielmehr durch den Einkapselungskörper 50 als durch den Träger 20 beherrscht.
  • 8 stellt die Kräfte dar, die in Halbleiter-Vorrichtungen wie z. B. der Vorrichtung 300 von 5 wirken, wenn der Halbleiterchip 10 in einem Einkapselungskörper 50 eingekapselt ist. 8 stellt eine Abschwächung der Zugspannung und eine Verstärkung des Abwärtsdrucks, der auf den Leistungs-Halbleiterchip 10 aufgrund des Einkapselungsprozesses wirkt, dar. Insbesondere wie in 8 angegeben, wird der Durchbiegung des Leistungs-Halbleiterchips 10 aufgrund der Kontraktion des Trägers 20 nach dem Löten entgegengewirkt und in dieser Weise durch die Kontraktion des Einkapselungskörpers 50 während des Härtens verringert. Gleichzeitig verursacht die Kontraktion des Einkapselungskörpers 50 während des Härtens, dass der Einkapselungskörper 50 einen Abwärtsdruck auf die obere Hauptfläche 12 des Leistungs-Halbleiterchips 10 erzeugt. Beide Effekte (Verringerung der Durchbiegung und der Zugspannung und Verstärkung des Abwärtsdrucks) hängen stark vom Elastizitätsmodul des Einkapselungsmaterials des Einkapselungskörpers 50 ab. Je größer der Elastizitätsmodul des Einkapselungsmaterials des Einkapselungskörpers 50 ist, desto größer ist die Verringerung der Durchbiegung und der Zugspannung und die Verstärkung des Abwärtsdrucks, der durch das (gehärtete) Einkapselungsmaterial auf die obere Hauptchipfläche 12 des Leistungs-Halbleiterchips 10 aufgebracht wird. Im Allgemeinen kann der Elastizitätsmodul des Einkapselungsmaterials sogar gleich oder größer als 60000 MPa, insbesondere gleich oder größer als 70000 MPa oder gleich oder größer als 80000 MPa sein. Dies kann durch Hinzufügen eines Füllmaterials zum Einkapselungsmaterial erreicht werden, der Prozentsatz des Füllmaterials im Einkapselungsmaterial kann gleich oder größer als 80 Vol.-%, insbesondere gleich oder größer als 85 Vol.-% sein. Dieselben Prinzipien, wie in 8 veranschaulicht, gelten für die in 6 gezeigte Halbleiter-Vorrichtung 400.
  • Kurz gesagt, der Einkapselungskörper 50 wandelt die Zugspannung in einen Abwärtsdruck um, wobei der Umwandlungswirkungsgrad mit dem Elastizitätsmodul des Einkapselungsmaterials zunimmt. Es wurde festgestellt, dass das Aufbringen von externem Druck auf die obere Hauptfläche 12 des Leistungs-Halbleiterchips 10 den Widerstand im Ein-Zustand Ron auf signifikant niedrigere Werte im Vergleich zu den Ron-Werten, die mit derselben Durchbiegung (was ein Maß der Zugspannung für eine gegebene Chipdicke ist), aber einem niedrigeren externen Druck auf der oberen Hauptfläche 12 des Leistungs-Halbleiterchips 10 verbunden sind, verringert. Folglich ermöglicht die Bereitstellung eines Einkapselungsmaterials, das aus einem Elastizitätsmodul von gleich oder größer als 50000 MPa besteht, die Durchbiegung (und folglich die Zugspannung) zu verringern, und kann gleichzeitig die elektrische Leistung des Leistungs-Halbleiterchips 10 verbessern.
  • 9 ist ein Diagramm, das die Chipdurchbiegung in Einheiten von μm als Funktion der Chipfläche in Einheiten von mm2 für Leistungs-Halbleiterchips mit verschiedenen Dicken von 50 μm, 100 μm, 150 μm, 220 μm und 315 μm darstellt. Durchgezogene Linien entsprechen der Chipdurchbiegung nach dem Löten, während gestrichelte Linien der (verringerten) Chipdurchbiegung nach der Einkapselung entsprechen. Es ist zu beachten, dass die Chipdurchbiegung durch die Einkapselung für alle Chipflächen verringert wird. Die Verringerung der Chipdurchbiegung nach der Einkapselung nimmt mit der Chipfläche zu. Ferner verringert sich die Chipdurchbiegung geringfügig mit der Chipdicke. Es ist zu beachten, dass die externe Zugspannung, die auf den Leistungs-Halbleiterchip 10 wirkt, für eine gegebene Chipdicke nur von der Durchbiegung abhängt.
  • Tabelle 1 bezieht sich auf eine Halbleiter-Vorrichtung, die als Baustein P-SOT223-4 bezeichnet ist, mit einer Konstruktion ähnlich zur Konstruktion der Halbleiter-Vorrichtung oder des Halbleiterbausteins 200, die/der in 3 gezeigt ist. Um eine Wiederholung zu vermeiden, wird folglich auf die Halbleiter-Vorrichtung 200 Bezug genommen. Tabelle 1 – Mechanische Eigenschaften von Bausteinmaterialien
    Baustein P-SOT223-4
    Teil Material E-Mo dul CTE
    Einkapselungskörper KMC 180-7 13000 MPa 13 ppm
    Leiterrahmen C18070/K75 138000 MPa 18 ppm
    Leite0rrahmenplattierung Ag 79000 MPa 19,7 ppm
    Verbindungsschicht AuSn 80/20 59000 MPa 15,4 ppm
    Obere Kontaktstellenschicht Ti 110000 MPa 9 ppm
    Untere Kontaktstellenschicht Al 71000 MPa 23,8 ppm
    Überzugsschicht Au 78000 MPa 14,3 ppm
    Halbleiterchip Silizium 16800 MPa 2,5 ppm
  • Wie in Tabelle 1 angegeben, kann das Einkapselungsmaterial des Einkapselungskörpers 50 einen Elastizitätsmodul von etwa 13000 MPa aufweisen. Dies ist ein typischer Elastizitätsmodulwert eines Einkapselungsmaterials, das üblicherweise auf dem Fachgebiet verwendet wird. Da dieser Wert in Bezug auf die Elastizitätsmodule der anderen Teile des Bausteins (siehe Tabelle 1) vergleichsweise klein ist, kann der Beitrag des Einkapselungskörpers zu den Kräften, die auf den Leistungs-Halbleiterchip wirken, klein sein. Daher kann eine hohe Durchbiegung und hohe Zugspannung erhalten werden. Andererseits kann gemäß dem vorstehend erläuterten Aspekt der Elastizitätsmodul des Einkapselungsmaterials des Einkapselungskörpers 50 auf nicht niedriger als etwa 50000 MPa oder mehr, z. B. durch die Zugabe eines Füllmaterials oder durch den Austausch des Einkapselungsmaterials KMC 180-7 (siehe Tabelle 1) gegen ein Einkapselungsmaterial mit einem solchen hohen Elastizitätsmodul, eingestellt werden. In diesem Fall werden die Durchbiegung und die Zugspannung verringert (siehe 9).
  • Ein niedriger Wert von Ron wird jedoch durch das verstärkte Aufbringen eines Abwärtsdrucks auf die obere Hauptfläche 12 des Leistungs-Halbleiterchips 10, wie vorstehend erläutert, immer noch gewährleistet oder sogar verringert.
  • Das Konzept der Verwendung eines Einkapselungskörpers 50, der aus einem Einkapselungsmaterial mit einem Elastizitätsmodul von gleich oder größer als 50000 MPa besteht, kann mit allen hier in Verbindung mit anderen Ausführungsformen erwähnten Verfahren und Maßnahmen kombiniert werden. Insbesondere könnte eine Verbindungsschicht 17, die aus einem spröden Lötmaterial wie z. B. einem Lötmaterial auf der Basis von AuSn besteht, verwendet werden. Ein Diffusionslötmaterial, z. B. auf der Basis von AuSn, kann verwendet werden und kann einen hohen Elastizitätsmodul von etwa 59000 MPa (siehe Tabelle 1) aufweisen.
  • Als Beispiel verwendet der in Tabelle 1 veranschaulichte Baustein P-SOT223-4 einen Einkapselungskörper 50 mit einer Dicke von 1 mm über dem Träger 20, wobei der Träger 20 ein silberplattierter Kupferleiterrahmen (Leadframe) mit einer Dicke von 250 μm ist. Die Verwendung eines Einkapselungskörpers 50, der aus einem Einkapselungsmaterial mit einem Elastizitätsmodul von gleich oder größer als 50000 MPa besteht, verringert die Durchbiegung des Bausteins beträchtlich, während er gleichzeitig niedrige Werte von Ron ermöglicht. Folglich könnte die Anwendung eines Einkapselungsmaterials mit einem solchen hohen Elastizitätsmodul helfen, die Durchbiegung zu begrenzen, während es gleichzeitig die Eigenschaft des niedrigen Ron verbessert (oder zumindest nicht nachteilig beeinflusst).
  • ormen, siehe In einigen Ausführungsfz. B. 5 oder 6, ist ein Verhältnis eines Abstandes Denc zwischen einer oberen Oberfläche 12 des Leistungs-Halbleiterchips 10 und einer oberen Oberfläche 51 des Einkapselungskörpers 50 und einer Summe der Dicke Dchip des Leistungs-Halbleiterchips 10, der Dicke Dpad der zweiten Kontaktstelle 13, der Dicke Dcon der Verbindungsschicht 17 und der Dicke Dcar des elektrisch leitfähigen Trägers 20 gleich oder größer als 3, d. h. Denc/(Dchip + Dpad + Dcon + Dcar) >= 3 (2)
  • Dieses Verhältnis kann sogar gleich oder größer als 5, insbesondere 6, spezieller 7 sein.
  • Wenn die Bedingung (2) erfüllt ist, wird typischerweise eine beträchtliche Menge an Zugspannung in Kompression (das heißt Abwärtsdruck) umgewandelt, die auf den Leistungs-Halbleiterchip 10 wirkt. Der vorteilhafte Effekt dieser Umwandlung auf Ron wurde bereits in Verbindung mit der vorstehend erwähnten Ausführungsform erläutert. Im Unterschied zur vorstehend erwähnten Ausführungsform, bei der der Effekt hauptsächlich durch den hohen Elastizitätsmodul des Einkapselungsmaterials induziert wird, wird der Effekt hier hauptsächlich durch geometrische Konstruktionseinschränkungen gemäß der Bedingung (2), z. B. durch eine beträchtliche Dicke Denc des Einkapselungskörpers 50 über der oberen Fläche 12 des Leistungs-Halbleiterchips 10, verursacht. Es ist zu beachten, dass auf dem Fachgebiet das in Bedingung (2) definierte Verhältnis nach bestem Wissen des Erfinders bisher immer beträchtlich kleiner ist als 3.
  • Beide vorstehend erläuterten Verfahren zum effizienten Umwandeln der externen Zugspannung in einen externen Abwärtsdruck können natürlich kombiniert werden, das heißt ein Einkapselungskörper 50, der so bemessen ist, dass er die Bedingung (2) erfüllt, und aus einem Einkapselungsmaterial mit einem hohen Elastizitätsmodul (z. B. Elastizitätsmodul = 50000 MPa oder mehr) besteht, kann in Kombination verwendet werden.
  • In einer Ausführungsform eines Verfahrens zur Herstellung einer Halbleiter-Vorrichtung wird zuerst ein vertikaler Leistungs-Halbleiterchip 10 mit einer Epitaxieschicht 15 und einer Volumen-Halbleiterschicht 16 bereitgestellt. Der Leistungs-Halbleiterchip 10 weist eine erste Kontaktstelle 11, die auf einer ersten Hauptfläche 12 des Leistungs-Halbleiterchips 10 angeordnet ist, und eine zweite Kontaktstelle 13, die auf einer zweiten Hauptfläche 14 des Leistungs-Halbleiterchips 10 entgegengesetzt zur ersten Hauptfläche 12 angeordnet ist, auf.
  • Dann wird der vertikale Leistungs-Halbleiterchip 10 auf dem elektrisch leitfähigen Träger 20 montiert, der dadurch an der zweiten Kontaktstelle 13 befestigt wird. Wie vorstehend erwähnt, kann der Abstand zwischen dem elektrisch leitfähigen Träger 20 und der Epitaxieschicht 15 geringer als 50 μm sein und/oder die Bedingung (1) kann erfüllt sein.
  • Ferner kann der Leistungs-Halbleiterchip 10 und wahlweise der Träger 20 in ein Einkapselungsmaterial eingebettet werden, das einen Einkapselungskörper 50 bildet. Die Einkapselung kann z. B. durch eine Form-, Ausgabe- oder Laminierungstechnik bewerkstelligt werden.
  • Das Einkapselungsmaterial kann einen niedrigen Elastizitätsmodul aufweisen oder kann die Bedingung (2) nicht erfüllen. In diesen Fällen kann das Einkapselungsmaterial sich nicht signifikant auf die Kräfte, die auf den Leistungs-Halbleiterchip 10 wirken, auswirken oder diese beherrschen. Andererseits kann das Einkapselungsmaterial, wie vorstehend erwähnt, einen Elastizitätsmodul von gleich oder größer als 50000 MPa aufweisen und/oder die Bedingung (2) kann erfüllt sein. In diesem Fall wird die Chipdurchbiegung verringert und die Zugspannung wird effizient in einen Abwärtschipdruck umgewandelt, der durch den Einkapselungskörper 50 auf die Epitaxieschicht 15 des Leistungs-Halbleiterchips 10 aufgebracht wird.
  • Obwohl ein spezielles Merkmal oder ein spezieller Aspekt einer Ausführungsform der Erfindung in Bezug auf nur eine von mehreren Implementierungen offenbart worden sein kann, kann ein solches Merkmal oder ein solcher Aspekt außerdem mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie es für irgendeine gegebene oder spezielle Anwendung erwünscht und vorteilhaft sein kann. In dem Umfang, in dem die Begriffe ”einschließen”, ”aufweisen”, ”mit” oder andere Varianten davon entweder in der ausführlichen Beschreibung oder in den Ansprüchen verwendet werden, sollen solche Begriffe ferner in einer Weise ähnlich dem Begriff ”umfassen” einschließend sein. Ferner können die Ausführungsformen der Erfindung selbstverständlich in diskreten Schaltungen, teilweise integrierten Schaltungen oder vollständig integrierten Schaltungen oder Programmiermitteln implementiert werden. Der Begriff ”beispielhaft” ist auch lediglich als Beispiel anstatt als das beste oder optimal gemeint. Es soll auch zu erkennen sein, dass Merkmale und/oder Elemente, die hier dargestellt sind, für Zwecke der Einfachheit und des leichten Verständnisses mit speziellen Abmessungen relativ zueinander dargestellt sind, und dass sich tatsächliche Abmessungen von den hier dargestellten beträchtlich unterscheiden können.
  • Obwohl spezifische Ausführungsformen hier dargestellt und beschrieben wurden, ist für den Fachmann auf dem Gebiet zu erkennen, dass die gezeigten und beschriebenen spezifischen Ausführungsformen gegen eine Vielfalt von alternativen und/oder äquivalenten Implementierungen ausgetauscht werden können, ohne vom Konzept der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll beliebige Anpassungen oder Variationen der hier erörterten spezifischen Ausführungsformen abdecken.

Claims (23)

  1. Vorrichtung, die umfasst: einen vertikalen Leistungs-Halbleiterchip mit einer Epitaxieschicht und einer Volumen-Halbleiterschicht, eine erste Kontaktstelle, die auf einer ersten Hauptfläche des Leistungs-Halbleiterchips angeordnet ist, eine zweite Kontaktstelle, die auf einer zweiten Hauptfläche des Leistungs-Halbleiterchips angeordnet ist, wobei die zweite Hauptfläche zur ersten Hauptfläche entgegengesetzt ist, und einen elektrisch leitfähigen Träger, der an der zweiten Kontaktstelle befestigt ist, wobei ein Abstand zwischen dem elektrisch leitfähigen Träger und der Epitaxieschicht gleich oder geringer als 50 μm ist.
  2. Vorrichtung nach Anspruch 1, die ferner umfasst: eine Verbindungsschicht, die zwischen der zweiten Kontaktstelle und dem elektrisch leitfähigen Träger angeordnet ist, wobei die Verbindungsschicht eine Dicke von gleich oder weniger als 10 μm aufweist.
  3. Vorrichtung nach Anspruch 2, wobei die Verbindungsschicht ein Diffusionslötmaterial umfasst.
  4. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die Volumen-Halbleiterschicht eine Dicke von gleich oder weniger als 30 μm aufweist.
  5. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die Epitaxieschicht eine Dicke von gleich oder größer als 20 μm aufweist.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der Leistungs-Halbleiterchip ein vertikaler Leistungstransistor mit einer Betriebsspannung von gleich oder größer als 200 V ist.
  7. Vorrichtung, die umfasst: einen vertikalen Leistungs-Halbleiterchip mit einer Epitaxieschicht und einer Volumen-Halbleiterschicht, eine erste Kontaktstelle, die auf einer ersten Hauptfläche des Leistungs-Halbleiterchips angeordnet ist, eine zweite Kontaktstelle, die auf einer zweiten Hauptfläche des Leistungs-Halbleiterchips entgegengesetzt zur ersten Hauptfläche angeordnet ist, einen elektrisch leitfähigen Träger, und eine Verbindungsschicht, die zwischen der zweiten Kontaktstelle und dem elektrisch leitfähigen Träger angeordnet ist, wobei ein Verhältnis der Dicke des elektrisch leitfähigen Trägers und einer Summe der Dicke des Leistungs-Halbleiterchips, der Dicke der zweiten Kontaktstelle und der Dicke der Verbindungsschicht gleich oder größer als 3 ist.
  8. Vorrichtung nach Anspruch 7, wobei das Verhältnis gleich oder größer als 5 ist.
  9. Vorrichtung nach Anspruch 7 oder 8, wobei die Verbindungsschicht eine Dicke von gleich oder weniger als 10 μm aufweist.
  10. Vorrichtung nach einem der Ansprüche 7 bis 9, wobei der elektrisch leitfähige Träger eine Dicke von gleich oder größer als 1,0 mm aufweist.
  11. Vorrichtung nach einem der Ansprüche 7 bis 10, wobei der Leistungs-Halbleiterchip ein vertikaler Leistungstransistor mit einer Betriebsspannung von gleich oder größer als 200 V ist.
  12. Vorrichtung, die umfasst: einen vertikalen Leistungs-Halbleiterchip mit einer Epitaxieschicht und einer Volumen-Halbleiterschicht, eine erste Kontaktstelle, die auf einer ersten Hauptfläche des Leistungs-Halbleiterchips angeordnet ist, eine zweite Kontaktstelle, die auf einer zweiten Hauptfläche des Leistungs-Halbleiterchips entgegengesetzt zur ersten Hauptfläche angeordnet ist, einen elektrisch leitfähigen Träger, und einen Einkapselungskörper mit einem Einkapselungsmaterial, das den Leistungs-Halbleiterchip bedeckt, wobei das Einkapselungsmaterial einen Elastizitätsmodul von gleich oder größer als 50000 MPa aufweist.
  13. Vorrichtung nach Anspruch 12, wobei der Elastizitätsmodul des Einkapselungsmaterials gleich oder größer als 60000 MPa ist.
  14. Vorrichtung nach Anspruch 12 oder 13, die ferner umfasst: eine Verbindungsschicht, die zwischen der zweiten Kontaktstelle und dem elektrisch leitfähigen Träger angeordnet ist, wobei der Elastizitätsmodul des Materials der Verbindungsschicht gleich oder größer als 50000 MPa ist.
  15. Vorrichtung nach einem der Ansprüche 12 bis 14, wobei das Einkapselungsmaterial ein Füllmaterial umfasst, wobei der Prozentsatz des Füllmaterials im Einkapselungsmaterial gleich oder größer als 80 Vol.-% ist.
  16. Vorrichtung nach einem der Ansprüche 12 bis 15, wobei der Leistungs-Halbleiterchip ein vertikaler Leistungstransistor mit einer Betriebsspannung von gleich oder größer als 200 V ist.
  17. Vorrichtung, die umfasst: einen vertikalen Leistungs-Halbleiterchip mit einer Epitaxieschicht und einer Volumen-Halbleiterschicht, eine erste Kontaktstelle, die auf einer ersten Hauptfläche des Leistungs-Halbleiterchips angeordnet ist, eine zweite Kontaktstelle, die auf einer zweiten Hauptfläche des Leistungs-Halbleiterchips entgegengesetzt zur ersten Hauptfläche angeordnet ist, einen elektrisch leitfähigen Träger, eine Verbindungsschicht, die zwischen der zweiten Kontaktstelle und dem elektrisch leitfähigen Träger angeordnet ist, und einen Einkapselungskörper mit einem Einkapselungsmaterial, das den Leistungs-Halbleiterchip bedeckt, wobei ein Verhältnis eines Abstandes zwischen einer oberen Oberfläche des Leistungs-Halbleiterchips und einer oberen Oberfläche des Einkapselungskörpers und einer Summe der Dicke des Leistungs-Halbleiterchips, der Dicke der zweiten Kontaktstelle, der Dicke der Verbindungsschicht und der Dicke des elektrisch leitfähigen Trägers gleich oder größer als 3 ist.
  18. Vorrichtung nach Anspruch 17, wobei das Verhältnis gleich oder größer als 5 ist.
  19. Verfahren zur Herstellung einer Vorrichtung, wobei das Verfahren umfasst: Bereitstellen eines vertikalen Leistungs-Halbleiterchips mit einer Epitaxieschicht und einer Volumen-Halbleiterschicht, Bereitstellen einer ersten Kontaktstelle, die auf einer ersten Hauptfläche des Leistungs-Halbleiterchips angeordnet ist, Bereitstellen einer zweiten Kontaktstelle, die auf einer zweiten Hauptfläche des Leistungs-Halbleiterchips entgegengesetzt zur ersten Hauptfläche angeordnet ist, und Montieren des vertikalen Leistungs-Halbleiterchips auf einem elektrisch leitfähigen Träger, der an der zweiten Kontaktstelle befestigt wird, wobei ein Abstand zwischen dem elektrisch leitfähigen Träger und der Epitaxieschicht geringer als 50 μm ist.
  20. Verfahren nach Anspruch 19, das ferner umfasst: Aufbringen einer Verbindungsschicht zwischen der zweiten Kontaktstelle und dem elektrisch leitfähigen Träger, wobei die Verbindungsschicht eine Dicke von gleich oder weniger als 10 μm aufweist.
  21. Verfahren nach Anspruch 19 oder 20, wobei die Volumen-Halbleiterschicht eine Dicke von gleich oder weniger als 30 μm aufweist.
  22. Verfahren nach einem der Ansprüche 19 bis 21, wobei die Epitaxieschicht eine Dicke von gleich oder größer als 20 μm aufweist.
  23. Verfahren nach einem der Ansprüche 19 bis 22, wobei ein Verhältnis der Dicke des elektrisch leitfähigen Trägers und einer Summe der Dicke des Leistungs-Halbleiterchips, der Dicke der zweiten Kontaktstelle und der Dicke der Verbindungsschicht gleich oder größer als 3 ist.
DE102011053362A 2010-09-09 2011-09-07 Leistungs-halbleiterchip-verkapselung Pending DE102011053362A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/878,289 US8513798B2 (en) 2010-09-09 2010-09-09 Power semiconductor chip package
US12/878,289 2010-09-09

Publications (1)

Publication Number Publication Date
DE102011053362A1 true DE102011053362A1 (de) 2012-03-15

Family

ID=45756227

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102011053362A Pending DE102011053362A1 (de) 2010-09-09 2011-09-07 Leistungs-halbleiterchip-verkapselung

Country Status (3)

Country Link
US (2) US8513798B2 (de)
CN (1) CN102403279B (de)
DE (1) DE102011053362A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10229870B2 (en) 2012-11-30 2019-03-12 Infineon Technologies Ag Packaged semiconductor device with tensile stress and method of making a packaged semiconductor device with tensile stress

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8513798B2 (en) * 2010-09-09 2013-08-20 Infineon Technologies Ag Power semiconductor chip package
DE102012201935A1 (de) * 2012-02-09 2013-08-14 Robert Bosch Gmbh Verbindungsanordnung eines elektrischen und/oder elektronischen Bauelements
US9093437B2 (en) 2012-12-04 2015-07-28 Infineon Technologies Ag Packaged vertical power device comprising compressive stress and method of making a packaged vertical power device
DE102013205138A1 (de) 2013-03-22 2014-09-25 Infineon Technologies Ag Halbleiterbauelement, Halbleitermodul sowie Verfahren zur Herstellung eines Halbleiterbauelements und eines Halbleitermoduls
EP3682475A1 (de) 2017-09-15 2020-07-22 Finar Module Sagl Verpackungsverfahren und verbindungstechnologie für eine elektronische vorrichtung
US10903359B2 (en) * 2018-06-19 2021-01-26 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device
EP3817044A1 (de) * 2019-11-04 2021-05-05 Infineon Technologies Austria AG Halbleitergehäuse mit einem zu einem kupferstanzgitterteil diffusionsgelöteten leistungshalbleiterchip aus siliciumcarbid und entsprechendes herstellungsverfahren
US12002795B2 (en) 2022-04-13 2024-06-04 Google Llc Pluggable CPU modules with vertical power

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5528058A (en) 1986-03-21 1996-06-18 Advanced Power Technology, Inc. IGBT device with platinum lifetime control and reduced gaw
US5272105A (en) * 1988-02-11 1993-12-21 Gte Laboratories Incorporated Method of manufacturing an heteroepitaxial semiconductor structure
DE19606101A1 (de) 1996-02-19 1997-08-21 Siemens Ag Halbleiterkörper mit Lotmaterialschicht
DE19730118B4 (de) 1997-07-14 2006-01-12 Infineon Technologies Ag Verfahren und Vorrichtung zur Herstellung einer Chip-Substrat-Verbindung
JP2000049184A (ja) * 1998-05-27 2000-02-18 Hitachi Ltd 半導体装置およびその製造方法
DE10124141B4 (de) 2000-09-29 2009-11-26 Infineon Technologies Ag Verbindungseinrichtung für eine elektronische Schaltungsanordnung und Schaltungsanordnung
US7145254B2 (en) * 2001-07-26 2006-12-05 Denso Corporation Transfer-molded power device and method for manufacturing transfer-molded power device
JPWO2003021664A1 (ja) 2001-08-31 2005-07-07 株式会社日立製作所 半導体装置、構造体及び電子装置
US6819089B2 (en) 2001-11-09 2004-11-16 Infineon Technologies Ag Power factor correction circuit with high-voltage semiconductor component
KR100531178B1 (ko) * 2003-07-08 2005-11-28 재단법인서울대학교산학협력재단 중간 질화물 반도체 에피층의 금속상 전환을 이용한질화물 반도체 에피층 성장 방법
DE102004021633B4 (de) 2004-05-03 2006-04-06 Infineon Technologies Ag Verfahren zum Verbinden eines Halbleiterchips mit einem Chipträger und Anordnung mit einem Halbleiterchip und einem Chipträger
US8461648B2 (en) 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
DE102005052563B4 (de) 2005-11-02 2016-01-14 Infineon Technologies Ag Halbleiterchip, Halbleiterbauteil und Verfahren zu deren Herstellung
US7626275B2 (en) * 2005-12-16 2009-12-01 Mitsubishi Electric Corporation Semiconductor device
TWI489557B (zh) 2005-12-22 2015-06-21 Vishay Siliconix 高移動率ｐ-通道溝槽及平面型空乏模式的功率型金屬氧化物半導體場效電晶體
US7508012B2 (en) 2006-01-18 2009-03-24 Infineon Technologies Ag Electronic component and method for its assembly
JP2008103534A (ja) * 2006-10-19 2008-05-01 Hitachi Cable Ltd 半導体発光素子
US7649247B2 (en) * 2006-11-09 2010-01-19 Great Wall Semiconductor Corporation Radiation hardened lateral MOSFET structure
TW201010122A (en) * 2008-08-21 2010-03-01 Univ Nat Central Flip-chip light-emitting diode having the epitaxy strengthening layer, and fabrication method thereof
US8124983B2 (en) 2008-08-28 2012-02-28 Infineon Technologies Ag Power transistor
US20110175209A1 (en) * 2010-01-18 2011-07-21 Seddon Michael J Method of forming an em protected semiconductor die
US8513798B2 (en) * 2010-09-09 2013-08-20 Infineon Technologies Ag Power semiconductor chip package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10229870B2 (en) 2012-11-30 2019-03-12 Infineon Technologies Ag Packaged semiconductor device with tensile stress and method of making a packaged semiconductor device with tensile stress

Also Published As

Publication number Publication date
US9082878B2 (en) 2015-07-14
CN102403279B (zh) 2016-01-20
US20120061812A1 (en) 2012-03-15
US8513798B2 (en) 2013-08-20
CN102403279A (zh) 2012-04-04
US20130295724A1 (en) 2013-11-07

Similar Documents

Publication Publication Date Title
DE102011053362A1 (de) Leistungs-halbleiterchip-verkapselung
DE102009025570B4 (de) Elektronische Anordnung und Verfahren zu ihrer Herstellung
DE102009032995B4 (de) Gestapelte Halbleiterchips
DE102008023127B4 (de) Halbleiterbauelement und Verfahren zur Herstellung
DE102005054872B4 (de) Vertikales Leistungshalbleiterbauelement, Halbleiterbauteil und Verfahren zu deren Herstellung
DE102004064235B3 (de) Halbleitervorrichtung mit Wärmeabstrahlplatte und Anheftteil
DE102013015942B4 (de) Halbleiterbrückenschaltung und Verfahren zur Herstellung einer Halbleiterbrückenschaltung
DE102014118080B4 (de) Elektronisches Modul mit einem Wärmespreizer und Verfahren zur Herstellung davon
DE102014102006B4 (de) Halbleitermodul
DE102015118664B4 (de) Verfahren zur herstellung eines leistungshalbleitermoduls
DE102014117523B4 (de) Elektronische Vorrichtung
DE102014117594A1 (de) Halbleiter-Package und Verfahren zu seiner Herstellung
DE102016000264B4 (de) Halbleiterchipgehäuse, das sich lateral erstreckende Anschlüsse umfasst, und Verfahren zur Herstellung desselben
DE102008035911A1 (de) Verfahren zum Herstellen eines integrierten Schaltungsmoduls
DE112012006692T5 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102014112411A1 (de) Eingekapselte Halbleitervorrichtung
DE102013108354A1 (de) Elektronikbauelement und Verfahren zum Herstellen eines Elektronikbauelements
DE102013113232A1 (de) Gehäuste Halbleitervorrichtung mit Zugspannung und Verfahren zur Herstellung einer gehäusten Halbleitervorrichtung mit Zugspannung
DE102012102124B4 (de) Leistungshalbleitervorrichtung
DE102010061573B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE102013103920A1 (de) Herstellungsverfahren für Halbleiterbauelement und Halbleiterbauelement
DE102014107743B4 (de) Leistungsmodul, das zwei Substrate aufweist, und Verfahren zu seiner Herstellung
DE102012113012B4 (de) Verfahren zum Herstellen einer elektronischen Vorrichtung
DE10324751B4 (de) Verfahren zur Herstellung einer Halbleiter-Struktur mit einem Halbleitersubstrat und mit diesem Verfahren hergestellte Halbleiter-Struktur
DE102014102910A1 (de) Chipträgerstruktur, Chipgehäuse und Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication