DE102013113232A1 - Gehäuste Halbleitervorrichtung mit Zugspannung und Verfahren zur Herstellung einer gehäusten Halbleitervorrichtung mit Zugspannung - Google Patents

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Ralf Otremba
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Infineon Technologies AG
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Abstract

Es werden eine zusammengesetzte Halbleitervorrichtung (100, 150) und ein Verfahren zur Herstellung einer zusammengesetzten Halbleitervorrichtung (100, 150) offenbart. In einer Ausführungsform enthält die zusammengesetzte Vorrichtung (100, 150) einen Träger (130) mit einer ersten Dicke, eine Verbindungsschicht (120), die auf dem Träger (130) angeordnet ist, und einen Chip (110), der auf der Verbindungsschicht (120) angeordnet ist, wobei der Chip (110) eine zweite Dicke aufweist, wobei die zweite Dicke größer als die erste Dicke ist.

Description

  • Die vorliegende Erfindung betrifft allgemein gehäuste Halbleiterbauelemente und insbesondere gehäuste Planarhalbleiterchips.
  • Der Verbrauchermarktbedarf für Halbleitervorrichtungen mit erhöhter Leistung, vielfältigerer Funktionalität und verbesserter Zuverlässigkeit hat technologische Neuerungen auf allen betroffenen technischen Gebieten vorangetrieben. Dies betrifft auch die Bereiche der Häusung und Montage, die die letzte Phase einer Einzel- oder Mehrchipfertigung bilden. Die Häusung stellt die notwendigen Verdrahtungen zwischen einer Chip und einem Chipträger sowie ein Schutzgehäuse der Baugruppe, das sie gegen chemische oder mechanische Beschädigung schützt, bereit.
  • Das Auftreten von durch thermomechanisch erzeugte mechanische Spannung hervorgerufenen Mängeln in verkappten Bauelementen ist ein kritisches Problem, das die Lebensdauer elektronischer Vorrichtungen beeinflusst. Aufblättern oder Rissbildungen an Vorrichtungsgrenzflächen oder Lötverbindungsmängel sind typische Probleme für diese Vorrichtungen.
  • In Übereinstimmung mit einer Ausführungsform der Erfindung weist eine zusammengesetzte Vorrichtung auf einen Träger, der eine erste Dicke aufweist, eine Verbindungsschicht, die auf dem Träger angeordnet ist, und einen Chip, der auf der Verbindungsschicht angeordnet ist, wobei der Chip eine zweite Dicke aufweist, wobei die zweite Dicke größer als die erste Dicke ist.
  • In einer Ausgestaltung kann die zweite Dicke gleich oder größer als 50 μm sein und die erste Dicke kann gleich oder größer als 50 μm sein. In noch einer Ausgestaltung kann die zweite Dicke gleich oder größer als 100 μm sein und die erste Dicke kann gleich oder kleiner als 100 μm sein. In noch einer Ausgestaltung kann die Verbindungsschicht eine dritte Dicke aufweisen, wobei die dritte Dicke zwischen 1 μm und 3 μm liegt. In noch einer Ausgestaltung kann die Verbindungsschicht eine Diffusionslötschicht sein. In noch einer Ausgestaltung kann eine obere Oberfläche des Chips eine Zugspannung aufweisen und eine untere Oberfläche des Chips kann eine Druckspannung aufweisen. In noch einer Ausgestaltung kann die Zugspannung gleich oder größer als 100 MPa sein.
  • In Übereinstimmung mit einer Ausführungsform der Erfindung weist eine zusammengesetzte Vorrichtung einen Träger, eine Verbindungsschicht, die auf dem Träger angeordnet ist, und einen Planarchip, der eine obere Oberfläche und eine untere Oberfläche aufweist, auf, wobei der Planarchip mit der unteren Oberfläche auf der Verbindungsschicht angeordnet ist, wobei die obere Oberfläche des Planarchips eine Zugspannung aufweist.
  • In einer Ausgestaltung kann die Zugspannung gleich oder größer als 100 MPa sein. In noch einer Ausgestaltung kann die zusammengesetzte Vorrichtung ferner eine Druckspannung bei der unteren Oberfläche des Chips aufweisen. In noch einer Ausgestaltung kann die zusammengesetzte Vorrichtung ferner Folgendes aufweisen: Verdrahtungen, die Chipkontaktflecken mit Trägerkontaktflecken verbinden; und eine Kapselung, die den Träger, die Verbindungsschicht und den Planarchip kapselt. In noch einer Ausgestaltung kann die Verbindungsschicht eine Dicke gleich oder kleiner als 20 μm aufweisen.
  • In Übereinstimmung mit einer Ausführungsform der Erfindung weist eine zusammengesetzte Vorrichtung einen Träger, eine Verbindungsschicht, die auf dem Träger angeordnet ist, und einen Chip, der eine obere Oberfläche und eine untere Oberfläche aufweist, auf, wobei der Chip mit der unteren Oberfläche auf der Verbindungsschicht angeordnet ist, wobei der Chip ferner einen ersten Source/Drain-Kontakt bei der oberen Oberfläche und einen zweiten Source/Drain-Kontakt bei der oberen Oberfläche aufweist, wobei der Chip zwischen dem ersten Source/Drain-Kontakt und dem zweiten Source/Drain-Kontakt eine Zugspannung aufweist.
  • In einer Ausgestaltung kann die Zugspannung gleich oder größer als 100 MPa sein. In noch einer Ausgestaltung kann der Chip eine Leistungshalbleitervorrichtung aufweisen. In noch einer Ausgestaltung kann die Verbindungsschicht eine organische Haftschicht oder eine anorganische Haftschicht mit einer Dicke gleich oder kleiner als 20 μm aufweisen. In noch einer Ausgestaltung kann die Verbindungsschicht eine diffusionsgelötete Schicht mit einer Dicke gleich oder kleiner als 3 μm aufweisen.
  • In Übereinstimmung mit einer Ausführungsform der Erfindung weist ein Verfahren zum Herstellen einer Halbleitervorrichtung auf das Anordnen eines Halbleitersubstrats mit einer unteren Hauptoberfläche auf einem Leiterrahmen und dadurch das Ausbilden einer Zugspannung bei einer oberen Hauptoberfläche des Halbleitersubstrats, wobei der Leiterrahmen eine größere Dicke als das Halbleitersubstrat aufweist.
  • In einer Ausgestaltung kann das Verfahren ferner das Dünnen des Halbleitersubstrats vor dem Anordnen des Halbleitersubstrats auf dem Leiterrahmen aufweisen. In noch einer Ausgestaltung kann das Anordnen des Halbleitersubstrats auf dem Leiterrahmen das Diffusionslöten des Halbleitersubstrats auf den Leiterrahmen aufweisen.
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun Bezug genommen auf die folgenden Beschreibungen in Verbindung mit den beigefügten Zeichnungen, in denen:
  • 1 eine Querschnittsansicht einer Chip/Träger-Anordnung darstellt, wobei 1a die Anordnung der Chip-Träger-Befestigung zu Beginn des Kontaktierens zeigt, während 1b die verbundene Anordnung nach dem Abkühlen zeigt;
  • 2 eine Querschnittsansicht einer Ausführungsform eines gehäusten Planarhalbleiterbauelements darstellt, das eine Zugspannung an der oberen Oberfläche des Halbleiterbauelements aufweist;
  • 3 eine graphische Darstellung experimenteller Daten zeigt, die verschiedene Spannungspegel für verschiedene Kombinationen aus Silizium/Kupfer-Leiterrahmendicken an der unteren Oberfläche des Siliziumchips darstellt;
  • 4 eine graphische Darstellung experimenteller Daten zeigt, die verschiedene Spannungspegel für verschiedene Kombinationen aus Silizium/Kupfer-Leiterrahmendicke an der oberen Oberfläche des Siliziumchips darstellt; und
  • 5 eine Ausführungsform eines Verfahrens zum Herstellen eines gehäusten Planarhalbleiterbauelements, das in dem obersten Gebiet seines Halbleitersubstrats eine Zugspannung aufweist, zeigt.
  • Im Folgenden sind die Herstellung und die Verwendung der gegenwärtig bevorzugten Ausführungsformen ausführlich diskutiert. Allerdings sollte gewürdigt werden, dass die vorliegende Erfindung viele anwendbare erfinderische Konzepte bereitstellt, die in einer breiten Vielfalt spezifischer Kontexte verkörpert werden können. Die spezifischen diskutierten Ausführungsformen sind lediglich veranschaulichend für spezifische Arten der Herstellung und Verwendung der Erfindung und beschränken den Schutzumfang der Erfindung nicht.
  • Die vorliegende Erfindung wird in Bezug auf Ausführungsformen in einem spezifischen Kontext, d. h. in Bezug auf gehäuste Planarhalbleitervorrichtungen, beschrieben. Allerdings kann die Erfindung auch auf andere gehäuste Halbleitervorrichtungen oder gehäuste Bauelemente angewendet werden.
  • Die Häusung eines Halbleiterbauelements weist im Allgemeinen die Befestigung eines Bauelements (z. B. eines Einzelchips oder Chips) an einem Bauelementträger und dadurch das Ausbilden eines mechanischen und/oder elektrischen Bauelement-Träger-Kontakts, auf.
  • Das Kontaktieren eines Einzelchips an einen Träger wird bei erhöhten Temperaturen, allgemein bei Temperaturen in dem Bereich von 200°C bis 400°C, ausgeführt. 1 veranschaulicht auf vereinfachte Art und Weise die Anfangs- und die Endphase einer Chip-Träger-Montage. 1a zeigt eine zusammengesetzte Halbleitervorrichtung 100 im Moment des ersten physikalischen Kontakts eines Halbleitereinzelchips 110, einer Verbindungsschicht 120 und eines Einzelschichtträgers 130. In dieser Phase zu Beginn des Kontaktierungsprozesses hat die Anordnung 100 noch keine von der Verbindung des Einzelchips 110/des Trägers 130 ausgehende mechanische Spannung entwickelt. Im Gegensatz dazu zeigt 1b den zusammengesetzten Zustand 150 nach Abschluss des Kontaktierungsprozesses. Dazwischen wurde die zusammengesetzte Halbleitervorrichtung 100 auf eine erhöhte Temperatur erwärmt und nachfolgend auf Raumtemperatur abgekühlt.
  • Während der Abkühlphase werden alle Elemente der Anordnung 100/150 auf der Grundlage der Wärmeausdehnungskoeffizienten (CTE) der betroffenen Materialien Kontraktionskräften ausgesetzt. Da sich die CTEs der betroffenen Materialien im Allgemeinen unterscheiden – Versuche der Anpassung der CTE, falls sie vorgenommen werden, können die Fehlanpassung der CTE nur teilweise verringern – weist die abgekühlte Anordnung 150 eine innere mechanische Spannung auf, die sich aus der Verbindung des Einzelchips 110/des Trägers 130 ergibt. Dies führt zu mechanischen Verwerfungen in der Anordnung 150, die zu einer geringfügigen Aufwärts- oder Abwärtsbiegung der Schichten der Anordnung 150 führen. 1b zeigt auf überhöhte Weise eine Biegung nach unten. Dieser Verwerfungstyp kann z. B. beobachtet werden, wenn Metallträger 130 genutzt werden, die verhältnismäßig hohe CTEs zeigen.
  • Jedes einzelne Element des zusammengesetzten gehäusten Bauelements 150 kann die anderen Elemente in dem gehäusten Bauelement 150 beeinflussen. Insbesondere können dicke Schichten einen stärkeren Einfluss auf die spannungsinduzierte Verwerfung als dünne Schichten aufweisen. Zum Beispiel kann die Verwerfung umso höher sein, je näher zueinander die dicken Schichten positioniert sind und je größer die Differenzen der CTE zwischen ihnen sind.
  • Die beobachtete Spannung kann dem Wesen nach eine Zugspannung oder eine Druckspannung sein. Entsprechend der angenommenen Nomenklatur wird eine Zugspannung durch positive Werte angegeben und wird eine Druckspannung durch negative Werte angegeben. Die innerhalb eines bestimmten Gebiets des gehäusten Bauelements 150 beobachtete mechanische Spannung kann ungleichförmig und orientierungsabhängig sein. Die mechanische Spannung innerhalb eines obersten Gebiets des Halbleiterchips 110 kann sich in Bezug auf Betrag und/oder Vorzeichen von der des untersten Gebiets des Chips 110 unterscheiden. Ähnlich können die Trägergebiete 130, 132 an dem Umfang des Trägers 130 verhältnismäßig niedrigere Oberflächenverwerfung und niedrigere Werte der mechanischen Spannung als das zentrale Trägergebiet 136 zeigen.
  • Die in der Architektur eines elektronischen Bauelements erzeugte mechanische Spannung kann zu einem Zuverlässigkeitsproblem werden. Dies ist gut bekannt. Dagegen ist die Verwendung einer mechanischen Spannung zum Verbessern der elektrischen Leistung von Halbleitervorrichtungen in Verkappungskonfigurationen nicht bekannt.
  • Ausführungsformen der vorliegenden Erfindung verwenden eine Druck- und/oder Zugspannung auf der Grundlage einer Bauelement-Träger-Grenzfläche in der Weise, dass die elektrische Leistung des Bauelements verbessert wird. Verschiedene Ausführungsformen stellen eine Zugspannung für eine obere Hauptoberfläche einer Planarvorrichtung (wo die aktiven Vorrichtungen angeordnet sind) und eine Druckspannung bei einer unteren Hauptoberfläche der Planarvorrichtung bereit. In einigen Ausführungsformen weist die Zugspannung Werte auf, die 100 MPa übersteigen.
  • In einigen Ausführungsformen ist die Vorrichtungsleistung durch die Anwesenheit einer Zugspannung in einer Richtung parallel zu der Richtung des Stromflusses verbessert. Darüber hinaus ist eine Druckspannung in der Richtung parallel zu der Richtung des Stromflusses in einigen Ausführungsformen zu vermeiden, da sie die Vorrichtungsleistung verschlechtert. In verschiedenen Ausführungsformen erzeugt die Zugspannung eine Zunahme der Elektronenbeweglichkeit, was zu Vorrichtungsleistungsvorteilen hinsichtlich Geschwindigkeit und Leistungsverbrauch führt. Es wird angenommen, dass eine Verringerung der effektiven Elektronenmasse und eine Verringerung der Elektronenstreuung diejenigen Mechanismen sind, die zu der beobachteten Zunahme der Elektronenbeweglichkeit führen.
  • 2 veranschaulicht eine Querschnittsansicht einer Ausführungsform eines gehäusten Halbleiterbauelements 200. Das gehäuste Halbleiterbauelement 200 weist einen Halbleiterchip 210 auf, der über eine Verbindungsschicht 250 mit dem zentralen Abschnitt 262 eines Chipträgers 260 verbunden ist. Der Halbleiterchip 210 weist ein Halbleitersubstrat 220 auf. Eine obere erste Hauptoberfläche 222 des Substrats 220 ist von einer Abschlussschicht 230 bedeckt. Unter der zweiten Hauptoberfläche 224 des Halbleitersubstrats 220 ist eine Rückseitenmetallisierungsschicht (BSM-Schicht) 240 angeordnet, wobei die zweite Hauptoberfläche 224 dem Träger 260 gegenüberliegt. Darüber hinaus weist das gehäuste Bauelement 200 Verdrahtungselemente 270, 272, 274 auf, die von definierten Gebieten (oder Bauelementkontakten) der Abschlussschicht 230 zu Umfangsabschnitten 264, 266, 268 des Trägers 260 verlaufen. Darüber hinaus sind der Halbleiterchip 210, die Verdrahtungen 270, 272, 274 und der Chipträger 260 vollständig oder teilweise von einem Verkapselungsstoff (Verkapselungsmaterial) 280 eingeschlossen.
  • In verschiedenen Ausführungsformen kann das Halbleitersubstrat 220 ein Einzelelement-Halbleitermaterial wie etwa Silizium oder Germanium aufweisen. Alternativ weist das Halbleitersubstrat 220 ein Verbundhalbleitermaterial wie etwa SiC, SiGe, InP, InAs, GaAs, GaN oder GaP, auf. Das Halbleitersubstrat 220 kann nur ein einzelnes Halbleitergrundmaterial oder alternativ eine Kombination einer über einem Halbleitergrundmaterial angeordneten Halbleiterepitaxieschicht aufweisen. Die Dicke einer Epitaxie- oder Halbleitergrundmaterialschicht kann z. B. gleich oder größer 20 μm, 50 μm oder 100 μm sein. Die Gesamtdicke des Halbleitersubstrats 220 kann nicht kleiner als 1000 μm sein. In einigen Ausführungsformen kann das Halbleitersubstrat 220 ein Silizium-auf-Isolator-Substrat (SOI-Substrat) aufweisen.
  • Mehrere der obenerwähnten Halbleitermaterialien weisen CTE-Werte in dem Bereich von 2,3 ppm/K bis 7 ppm/K auf. Die CTEs von Si und GaN können nicht größer als 2,3 ppm/K bzw. 3,2 ppm/K sein. Halbleitermaterialien mit verhältnismäßig hohen CTEs sind z. B. Ge (5,8 bis 5,9 ppm/K) oder GaAs (5,7 bis 6,9 ppm/K).
  • Der Halbleiterchip 210 kann eine Planarleistungsvorrichtung, z. B. einen Planar-Leistungs-MOSFET (Planar-Leistungs-Metalloxid-Halbleiter-Feldeffekttransistor), der ein Source-, ein Drain- und ein Gate-Gebiet, die alle auf die erste Hauptoberfläche 222 ausgerichtet sind, aufweist, aufweisen. Alternativ kann der Halbleiterchip 210 einen anderen Typ einer Halbleitervorrichtung wie etwa eine passive Vorrichtung, ein MEMS oder eine optoelektronische Vorrichtung aufweisen. Der Halbleiterchip 210 kann eine Einzelvorrichtung oder eine integrierte Schaltung sein.
  • In einer Ausführungsform weist der Halbleiterchip 210 eine Rückseitenmetallisierungsschicht (BSM-Schicht) 240 auf, die unter der zweiten Hauptoberfläche 224 des Halbleitersubstrats 220 angeordnet ist. Die BSM-Schicht 240 kann eine einzelne Schicht oder mehrere Schichten, die Metall- oder Metalllegierungsmaterialien aufweisen, aufweisen. Zum Beispiel kann die BSM-Schicht 240 ein Dreischichtstapel aus Al/Ti/NiV, ein Zweischichtstapel, der Al/Ti oder Al/TiW aufweist, sein oder kann er eine komplexere Zusammensetzung (z. B. Al/Ti/Cu/Sn/Ag oder Al/TiW/Cu/Sn/Ag) sein. Die Gesamtdicke eines BSM-Stapels 240 kann in dem Bereich von 0,5 μm bis 5 μm liegen. Alternativ weist die BSM-Schicht 240 eine Dicke zwischen 0,1 μm und 10 μm auf. Die BSM-Schicht (der BSM-Stapel) 240 ist dafür konfiguriert, eine effektive Wärmeübertragung von dem Halbleiterchip 210 an den Träger 260 zu ermöglichen.
  • Der Träger 260 weist einen zentralen Abschnitt 262 auf, auf dem der Chip 210 angebracht ist, und Umfangsgebiete (z. B. 264, 266, 268). Der Träger 260 kann ein Metallleiterrahmen sein, der Materialien mit einem CTE ≥ 15 ppm/K wie etwa Kupfer (CTE 16,6 bis 17,6 ppm/K), Messing (CTE ~ 20 ppm/K) oder Aluminium (CTE 23 bis 24 ppm/K) aufweist. Die Dicke des Leiterrahmens 260 kann in dem Bereich von 50 μm bis 1000 μm oder alternativ zwischen 100 μm und 500 μm liegen.
  • In einigen Ausführungsformen können als Material des Trägers 260 starre Materialien mit wesentlich höheren CTEs als das angewendete Halbleitersubstrat 220 angewendet werden. Wie im Folgenden erläutert wird, können Materialien mit niedrigem CTE wie etwa die meisten Keramiken oder CuMo mit CTEs im Bereich zwischen 4 ppm/K bis 8 ppm/K für einige Ausführungsformen der Erfindung weniger geeignet sein. Andererseits können Zirconiumdioxidkeramiken mit CTEs um 10,5 ppm/K als Trägermaterialien geeignet sein, obgleich ihre CTE-Werte annähernd 30% niedriger als die CTEs herkömmlicher Metallleiterrahmenmaterialien sind.
  • Die Verbindungsschicht 250 ermöglicht das Kontaktieren des Chips 210 an den Träger 260. In einer Ausführungsform kann die Verbindungsschicht 250 ein Lötmaterial wie etwa AuSn, AgSn, CuSn oder SnSb aufweisen, das das Kontaktieren an den Metallleiterrahmen 260 ermöglicht. In einigen Ausführungsformen kann die Lötmittelschicht eine hohe Starrheit zeigen und so dünn wie möglich sein, um ihre Wirksamkeit als Spannungspufferschicht, die die von der Einzelchip/Träger-Verbindung ausgehende mechanische Spannung mildert, zu minimieren. In einer Ausführungsform kann die Dicke des Lötmaterials weniger als 20 μm betragen. Die Dicke der Lötmittelschicht 250 kann nicht größer als 1 μm bis 3 μm sein. Eine Lötmitteldicke zwischen 50 μm und 100 μm, wie sie für herkömmliche Anwendungen häufig verwendet wird, kann für verschiedene Ausführungsformen der Erfindung ungeeignet sein.
  • In alternativen Ausführungsformen kann die Verbindungsschicht 240 eine leitende oder nichtleitende, organische oder anorganische Haftschicht sein. Organische Haftschichten können Epoxid-, Epoxid/Urethan-, Polyester- oder Polyimidharze, gemischt mit einer Vernetzungskomponente, aufweisen. Elektrisch leitende Haftschichten können außerdem Nanopartikel (bis zu 85 Volumen-%) von Metallen/Legierungen wie etwa Ag-, Cu-, Au-, Ag-beschichtetem Ni oder Au-plattiertem Ni aufweisen. Elektrisch leitende Haftlagen können eine bessere Wärmeleitfähigkeit als nichtleitende bieten und somit eine effektivere Wärmeableitung von der Halbleitervorrichtung zu dem Träger 260 bereitstellen. Die Dicke der aufgetragenen Haftschichten kann niedrig, z. B. kleiner als 50 μm, sein. Alternativ kann die Dicke in dem Bereich von 5 μm bis 20 μm betragen.
  • Die über der ersten Hauptoberfläche 222 des Halbleitersubstrats 220 angeordnete Abschlussschicht 230 kann elektrisch leitende Kontaktflecken (nicht gezeigt) aufweisen, an denen Verdrahtungselemente (z. B. 270, 272, 274) befestigt sind. Die Kontaktflecken können eine oder mehrere Schichten von Metallen mit hoher Leitfähigkeit (z. B. Cu, Al, Ni), Metalllegierungen, Lötmaterial, leitendes Haftmittel oder Kombinationen davon aufweisen. Darüber hinaus kann die Abschlussschicht 230 isolierende Abschnitte (nicht gezeigt) aufweisen, die die Kontaktflecken voneinander elektrisch isolieren. Diese isolierenden Elemente der Abschlussschicht 230 können z. B. Siliziumoxid oder Siliziumnitrid aufweisen. Die Kontaktflecken können mit aktiven Vorrichtungselementen leitend verbunden sein. Die Kontaktflecken können z. B. über dem Source-, über dem Drain- und über dem Gate-Gebiet eines Planar-Leistungs-MOSFET angeordnet sein.
  • Die Verdrahtungselemente 270, 272, 274 können zwischen den Kontaktflecken in der Abschlussschicht 230 und Umfangsabschnitten des Leiterrahmens 264, 266, 268 (sogenannten Außenflecken) leitende Wege herstellen. Solche Verdrahtungen können Drahtkontaktierungen mit Durchmessern im Bereich zwischen 16 μm und 500 μm sein. Die Drahtkontaktierungen können z. B. Au, Cu, Ag oder Al aufweisen. Alternativ können anstelle von Drahtkontaktierungen vorgefertigte (ausgestanzte) Metallteile mit einer vordefinierten Konfiguration (sogenannte Klemmen) genutzt werden. Im Allgemeinen können die Verdrahtungen zwischen einem obersten Gebiet des Chips 210 und dem Träger 260 für andere mögliche Bauelementarchitekturen, die in 2 nicht gezeigt sind, auch mit anderen Mitteln, z. B. unter Nutzung von Durchgangskontaktlöchern, die vertikal durch den Chip 210 hergestellt werden und mittels Lötkugelverbindungen mit dem Träger 260 verbunden werden, ausgebildet werden.
  • Darüber hinaus weist das gehäuste elektrische Bauelement 200 einen Verkapselungsstoff 280 auf, der den Chip 210, den Träger 260 und die Verdrahtungselemente 270, 272, 274 vollständig oder teilweise einschließt. Der Verkapselungsstoff 280 kann Epoxid-, Polyacrylat-, Polyurethan-, Polysulfon-, Polyimid- oder Polyetherimidverbindungen oder andere Polymerverbindungen aufweisen. Wenn Verkapselungsmaterialien verwendet werden, die Werte des Elastizitätsmoduls E um 13000 MPa aufweisen, ist zu erwarten, dass der Beitrag des Verkapselungskörpers 280 zu den auf die kritischen Vorrichtungsgebiete wirkenden mechanischen Kräften klein bleibt. Alternativ kann der Verkapselungsstoff 280 ein Schichtstoff anstelle einer Formmasse sein.
  • In verschiedenen Ausführungsformen weist das Gebiet 225 in der Nähe der oberen Oberfläche des Halbleitersubstrats 220 eine Zugspannung parallel zu der ersten Hauptoberfläche 222 auf. Das unter Zugspannung stehende Gebiet 225 ist so konfiguriert, dass ein Stromfluss zwischen etwa 0,1 A und 100 A bereitgestellt wird. Das Gebiet 225 kann zwischen dem ersten Source/Drain-Gebiet der Halbleitervorrichtung 210 und dem zweiten Source/Drain-Gebiet der Halbleitervorrichtung angeordnet sein. In einigen Ausführungsformen sind die Zugspannungswerte gleich oder größer 100 MPa. In anderen Ausführungsformen werden Zugspannungswerte größer als 1 GPa vermieden, um spannungsinduzierte Mängel in dem gehäusten Bauelement 200 wie etwa Abblätterungen oder Risse zu minimieren.
  • Die Zugspannung innerhalb des obersten Gebiets 225 des Halbleitersubstrats 220 wird vorrangig durch mechanische Kräfte bei der Verbindung des Einzelchips 210/des Trägers 260 hervorgebracht. In einigen Ausführungsformen weisen das Halbleitersubstrat 220 und der Träger 260 den stärksten Einfluss auf das Zugspannungsgebiet auf, während andere Quellen wie etwa die Grenzfläche Einzelchip/Verkapselungsstoff 210/280, die BSM-Schicht 240 oder die Verbindungsschicht 250 eine kleinere Rolle spielen.
  • In verschiedenen Ausführungsformen ist der einflussreichste Parameter, der die Zugspannung in dem Vorrichtungsgebiet 225 beeinflusst, die Differenz der CTEs des Halbleitersubstrats 220 und des Trägers 260. In einigen Ausführungsformen nimmt die Leistung der Vorrichtung 210 zu, falls die Dicke des Halbleitersubstrats 220, Dsub, größer als die Dicke des Trägers 260, Dcarr, ist. Zum Beispiel sollte Dsub so groß wie möglich sein und sollte Dcarr so dünn wie möglich sein. In einigen Ausführungsformen wird die Druckspannung in dem Gebiet 225 oder an der oberen Oberfläche 222 vermieden.
  • In einigen Ausführungsformen ist die Verbindungsschicht 250 so klein wie möglich, um Puffereffekte zu vermeiden. Insbesondere kann eine dicke Verbindungsschicht 250 die CTE-Differenz zwischen dem Halbleitersubstrat 220 und dem Träger mildern.
  • In einigen Ausführungsformen verbessert die Zugspannung an der Oberfläche der Halbleitervorrichtung 210 für Planarvorrichtungen die Elektronenbeweglichkeit. Insbesondere wird der spezifische Widerstand im Vergleich zu herkömmlichen Vorrichtungen wesentlich verringert.
  • In einigen Ausführungsformen erzeugt eine größere Differenz zwischen der CTE des Substrats 220 und der CTE des Trägers 260 in dem Verbindungsgebiet eine höhere mechanische Spannung. In verschiedenen Ausführungsformen ist der CTE des Trägers wenigstens um einen Faktor 2 höher als der CTE der Halbleitervorrichtung.
  • Die 3 und 4 zeigen resultierende Spannungswerte für verschiedene Dicken des Siliziumsubstrats 220 und des Leiterrahmens 260 an der Chipunterseite (3) und an der Chipoberseite (4). Diese zwei Figuren zeigen experimentelle Daten in Bezug auf einen Satz von Siliziumeinzelchip/Kupferleiterrahmen-Anordnungen mit verschiedenen Dickenwerten des Siliziums und des Leiterrahmens. Die Siliziumdicke wurde zwischen 10 μm und 725 μm geändert und die Dicke des Kupferleiterrahmens wurde zwischen 50 μm und 1000 μm geändert. Die gemessenen Spannungswerte beziehen sich auf die zusammengesetzte Halbleitervorrichtung 200, nachdem sie von einer Kontaktierungstemperatur von 300°C abgekühlt worden ist.
  • Mit Bezug auf 3 wurden Druckspannungen an der Chipunterseite über die gesamten untersuchten Bereiche der Siliziumdicke und der Kupferleiterrahmendicke ermittelt. Für einen Kupferdickenbereich von 250 μm bis 1000 μm nahm die Druckkraft mit zunehmender Siliziumdicke ab (d. h. eine Verschiebung zu weniger negativen Werten). Mit Ausnahme des Falls von 50 μm Cu, bei dem sich der Trend bis zum oberen Ende des untersuchten Siliziumdickenbereichs (725 μm) fortsetzte, flachte dieser Trend für Siliziumdicken, die 200 μm überstiegen, ab.
  • 4 zeigt die Spannungswerte in dem obersten Gebiet des Chips, das das für die Verbesserung der Elektronenbeweglichkeit/Vorrichtungsleistung relevante Siliziumgebiet aufweist. Für einen Kupferleiterrahmen-Dickenbereich von 250 μm bis 1000 μm war eine Zunahme der Siliziumchipdicke von einer allmählichen Verschiebung von Druckspannung zu Zugspannung begleitet. Für eine Leiterrahmendicke von 50 μm wurden die höchsten Zugspannungswerte für Siliziumdicken von 60 μm und 100 μm ermittelt, wobei sich die Zugspannung aber verschlechterte, falls die Siliziumdicke über 100 μm hinaus weiter erhöht wurde.
  • In einer Ausführungsform variiert das Verhältnis der Dicke des Halbleitersubstrats 220, Dsub, zu der Dicke des Trägers 260, Dcarr, zwischen 1 und 2 (z. B. 1 ≤ Dsub/Dcarr ≤ 1,33; 1,33 ≤ Dsub/Dcarr ≤ 1,66 oder 1,66 ≤ Dsub/Dcarr ≤ 2). Im Gegensatz dazu ist die Halbleitersubstratdicke herkömmlich gebauter Bauelemente in vielen Fällen wesentlich dünner als die Dicke des genutzten Trägers. Häufig ist die Gesamtchipdicke eines herkömmlichen Bauelements etwa halb so groß wie seine Trägerdicke.
  • 5 zeigt einen Ablaufplan einer Ausführungsform zur Herstellung eines verkappten Planarhalbleiterbauelements, das in dem obersten Gebiet seines Halbleitersubstrats eine Zugspannung aufweist.
  • In einem ersten Schritt 510 werden in/auf einem Halbleitersubstrat mehrere Planarhalbleitervorrichtungen hergestellt. Der Schritt 510 repräsentiert eine Folge von Verarbeitungsschritten, die der Bildung aktiver Vorrichtungselemente und von Verdrahtungen entlang einer oberen Hauptoberfläche des Halbleitersubstrats gewidmet sind. In Schritt 515 wird auf der oberen Hauptoberfläche des Halbleitersubstrats eine Abschluss- oder Passivierungsschicht ausgebildet. Die Abschlussschicht isoliert die Kontaktflecken auf der ersten Hauptoberfläche der Halbleitervorrichtung voneinander.
  • In Schritt 520 wird das Halbleitersubstrat optional gedünnt. Üblicherweise kommt der Wafer in einer Standarddicke und muss auf den vorgegebenen optimalen Dickenwert gedünnt werden. Das Dünnen des Wafers kann z. B. durch Schleifen oder Läppen erzielt werden. Schleifwerkzeuge können eine Schleifscheibe nutzen. Läppwerkzeuge verwenden ein flüssiges Fluid (als ”Schmirgelpulveremulsion” bezeichnet), das zwischen zwei Oberflächen wirkende Schleifpartikel aufweist. Chemisch-mechanisches Polieren (CMP) ist eine weitere Prozessoption für das Dünnen des Wafers, die eine Kombination aus mechanischem Schleifen und chemischem Angriff nutzt.
  • In dem nächsten Schritt 525 kann auf der Rückseite des Halbleitersubstrats (z. B. auf der Rückseite des Wafers) optional eine Rückseitenmetallisierungsschicht (BSM-Schicht) ausgebildet werden. Der Wafer kann vorübergehend mit seiner oberen Hauptoberfläche an einen Stützwafer geklebt werden. Daraufhin wird auf der Substratrückseite eine Rückseitenmetallisierungsschicht (BSM-Schicht) abgelagert. Die BSM-Schicht kann eine oder mehrere Schichten aus Metall oder Metalllegierungen aufweisen. Mögliche Materialoptionen sind bereits oben erwähnt worden. Die BSM-Schicht(en) kann/können z. B. durch Ionenstrahlzerstäuben, reaktives Zerstäuben, Elektroplattieren oder Gasphasenabscheidung nach chemischem Verfahren (CVD) abgelagert werden. Höhere Zerstäubungstemperaturen können eine höhere Zugfestigkeit in dem obersten Chipgebiet bevorzugen.
  • In Schritt 530 wird der Halbleiterwafer, der die Vorrichtungen aufweist, in einzelne Chips geschnitten oder getrennt. Der Halbleiterwafer kann z. B. durch eine Sage oder durch einen Laser geschnitten werden.
  • Nachfolgend wird in Schritt 535 ein Träger durch Ablagern eines Verbindungsschichtmaterials auf definierten Gebieten auf der oberen Oberfläche des Trägers für die Befestigung wenigstens eines der vereinzelten Chips vorbereitet. In einer Ausführungsform wird ein Diffusionslötmaterial mit hoher Starrheit aufgetragen. Als Lötmaterialien können AuSn, AgSn, CuSn oder AgIn verwendet werden. Die Lötmittelschicht kann durch Anwendung von Elektroplattierungs-, Gasphasenabscheidungs- oder Verdampfungszerstäubungstechniken in einer flächendeckenden Ablagerung über einem gesamten Träger ausgebildet werden. Nachfolgend kann das Lötmittel durch eine Kombination herkömmlicher Lithographie- und Ätzschritte oder durch Laserablation, die hochenergetische Nd:YAG- oder Excimer-Laser verwendet, von Bereichen, die lötmittelfrei sein sollen, entfernt werden. Alternativ wird die Lötmittelschicht durch Anwenden von Techniken wie etwa Randabschirmung, Sprüh-/Spritzauftrag oder Schablonendruck (z. B. Auftragen einer Lötmittelpaste) selektiv abgelagert.
  • In einer weiteren Ausführungsform kann auf den Träger selektiv eine Metalldruckfarbenschicht aufgetragen werden. Metalldruckfarben weisen Partikel auf, die Metall-/Legierungsmaterialien wie etwa Ag-, Cu- oder Ag-beschichtetes Cu oder Ni aufweisen. Die Metalldruckfarbenpartikel können eine Größe von wenigen zehn nm aufweisen.
  • In einer anderen Ausführungsform kann unter Verwendung eines Pastenabgabesystems eine leitende oder nichtleitende Haftpaste als Verbindungsschicht auf definierte Orte auf dem Träger aufgetragen werden. Haftpasten weist ein Lösungsmittel auf. Nach der Pastenablagerung wird das Lösungsmittel durch einen Trocknungsprozess in einem Ofen oder durch darüber strömende Warmluft entfernt. Auf das Trocknen der Haftpaste folgt für wenige Minuten bei Temperaturen von etwa 100°C bis etwa 250°C ihr Aushärten. Alternativ kann ein Haftmaterial in Form vorgefertigter Abschnitte einer Klebefolie (sogenannte Vorformlinge) aufgetragen werden. Die Dicke solcher Vorformlinge kann im Bereich von 5 μm bis 10 μm liegen. Falls ein Vorformlingsmaterial eine UV-empfindliche Komponente aufweist, kann der Vorformling etwa 1 s bis etwa 20 s UV-ausgehärtet werden, wobei die Aushärtzeit von der Dicke des Vorformlings abhängt. Alternativ kann thermisches Aushärten bei Temperaturen in dem Bereich von etwa 130°C bis etwa 160°C ausgeführt werden, wobei die Aushärtzeiten im Bereich von etwa 20 s bis etwa 60 s liegen.
  • In Schritt 540 wird wenigstens ein Halbleiterchip an dem Träger befestigt, wobei die nicht aktive(n) Chiprückseite(n) dem Träger gegenüberliegt/gegenüberliegen. Mit einer herkömmlichen Aufnahme- und Anordnungsausrüstung wird ein erster Chip aufgenommen und über einem definierten Abschnitt des vorgewärmten Trägers angeordnet. Nachfolgend wird der genau ausgerichtete Chip bei einer erhöhten Temperatur an den Träger kontaktiert. In einigen Ausführungsformen können das Aufnehmen, das Anordnen und das Kontaktieren des Chips mit dem Träger wiederholt werden.
  • Die Verbindungstemperatur hängt von dem Wesen des Verbindungsmaterials ab. Falls die ausgewählte Befestigungsschicht ein Diffusionslötmaterial aufweist, kann zum Verbinden des Chips mit dem Träger Thermokompressionskontaktieren angewendet werden. Die Kontaktierungstemperaturen für Diffusionslötmaterialien liegen allgemein in dem Bereich von etwa 300°C bis etwa 400°C. Um bei der Einzelchip/Träger-Verbindung eine höhere mechanische Spannung zu erzielen, kann das Kontaktieren vorzugsweise bei Temperaturen im Bereich zwischen etwa 350°C und etwa 400°C ausgeführt werden. Beispielhafte Verarbeitungsbedingungen für das Kontaktieren mit einem Lötmittel aus 75% Au/25% Sn sind: 1200 nm, 360°C, 350 ms, Kontaktierungskraft 3,3 N/mm2, Kontaktierungs-Soft-Verzögerung von 150 ms in einem Kontaktierungstunnel mit einer Formiergasatmosphäre (85% N2 + 15% H2).
  • In einer weiteren Ausführungsform können der Chip und der Träger mit einer dazwischenliegenden Metalldruckfarbenschicht bei Temperaturen zwischen etwa 200°C und etwa 250°C zusammen gesintert werden, während für wenigstens 1 bis 2 min ein Druck in dem Bereich von etwa 1 MPa bis etwa 5 MPa ausgeübt wird. In einer nochmals weiteren Ausführungsform kann das Chip/Träger-Kontaktieren das Kontaktieren an eine elektrisch leitende oder nichtleitende Schicht einer Haftlage oder Haftpaste aufweisen. Für solche Materialien kann die Kontaktierungstemperatur in dem Bereich zwischen etwa 180°C und etwa 250°C liegen.
  • In Schritt 545 werden die Verdrahtungselemente befestigt. Die Enden der Drahtkontaktierungen oder Außenklemmen werden an entsprechende Kontaktflecken bei der Abschlussschicht der Halbleiterschicht und des Trägers kontaktiert. Falls der Träger ein Metallleiterrahmen ist, werden die Verdrahtungselemente an Umfangsaußenflecken des Leiterrahmens kontaktiert. Für Signalverdrahtungen werden häufig Au-Drahtkontaktierungen mit Durchmessern im Bereich zwischen etwa 16 μm bis etwa 40 μm verwendet. Für Verdrahtungen in dem Lastweg eines elektrischen Systems werden allgemein wesentlich dickere Al-Drähte mit Durchmessern in dem Bereich von etwa 100 μm und etwa 500 μm angewendet. Die kontaktierten Enden der Drähte können entweder kugel- oder keilförmig sein. Die Ausbildung kugelförmiger Drahtenden kann unter Verwendung einer Wasserstoffflamme oder durch Anwendung einer Technik der kapazitiven Entladung erreicht werden. Das Kugelkontaktieren kann in einer Abschirmgasatmosphäre von Ar mit 10% H2 ausgeführt werden, während für das Keilkontaktieren N2 + 10% H2 verwendet wird.
  • Es sind drei verschiedene Drahtkontaktierungstechniken verfügbar: Ultraschall-, Thermokompressions- und Thermosonic-Kontaktieren. Das Ultraschallkontaktieren ist nur auf die Ausbildung einer Keilkontaktierung anwendbar. Die zwei anderen Techniken können entweder für das Kugel- oder für das Keilkontaktieren verwendet werden. Das Ultraschallkontaktieren nutzt Ultraschallenergie in dem Bereich von etwa 20 kHz bis etwa 60 kHz, wobei während der Kontaktierungszeiten um 20 ms bei Raumtemperatur eine Kontaktierungsbelastung von 0,5 g bis 2,5 g pro Drahtkontaktierung angewendet wird. Das Ultraschallkeilkontaktieren ist das bevorzugte Kontaktierungsverfahren für Aluminiumdrähte. Das Thermokompressionskontaktieren wird bei Temperaturen in dem Bereich zwischen etwa 300°C und etwa 500°C ausgeführt, wobei eine Kontaktierungsbelastung von 15 g bis 25 g pro Drahtkontaktierung angewendet wird. Das Thermosonic-Kontaktieren verwendet eine Kombination von Wärme, Ultraschallenergie (in dem Bereich von 60–120 kHz) und Druck. Das Thermosonic-Kontaktieren kann unter Nutzung von weniger Wärme und weniger Druck, als sie für das Thermokompressionskontaktieren verwendet werden, ausgeführt werden. Für diese Kontaktierungstechnik sind Temperaturen im Bereich von 125°C bis 150°C und Kontaktierungsbelastungen zwischen 0,5 g und 2,5 g pro Drahtkontaktierung ausreichend.
  • In Schritt 550 werden das/die befestigte(n) Bauelement(e), die befestigten Verdrahtungen und der Träger vollständig oder teilweise gekapselt. Das Kapselungsmaterial kann eine Formmasse, einen Schichtstoff oder eine Vergussmassenbeschichtung umfassen. Es können verschiedene Techniken für die Kapselung mit einem dielektrischen Material wie etwa Druckguss, Transferpressen, Spritzguss, Pulver- oder Flüssigkeitsguss, Ausgeben oder Schichten angewendet werden.
  • In der Großserienfertigung werden mehrere elektrische Bauelemente an einem Träger befestigt. In einer Ausführungsform wird eine gekapselte Anordnung, die einen Träger und mehrere Halbleiterbauelemente umfasst, durch eine Säge oder durch einen Laser geschnitten und dadurch in getrennt verkappte Halbleiterbauelemente getrennt. Dies ist in Schritt 555 gezeigt.
  • Obgleich die vorliegende Erfindung und ihre Vorteile ausführlich beschrieben worden sind, können daran selbstverständlich verschiedene Änderungen, Ersetzungen und Abänderungen vorgenommen werden, ohne von dem Erfindungsgedanken und von dem Schutzumfang der Erfindung, wie er durch die beigefügten Ansprüche definiert ist, abzuweichen.
  • Darüber hinaus soll der Schutzumfang der vorliegenden Anmeldung nicht auf die bestimmten Ausführungsformen des Prozesses, der Maschine, der Fertigung, der Stoffzusammensetzungen, der Mittel, der Verfahren und der Schritte, die in der Beschreibung beschrieben sind, beschränkt sein. Der Durchschnittsfachmann auf dem Gebiet wird aus der Offenbarung der vorliegenden Erfindung leicht würdigen, dass in Übereinstimmung mit der vorliegenden Erfindung Verfahren, Maschinen, eine Fertigung, Stoffzusammensetzungen, Mittel, Verfahren oder Schritte, die gegenwärtig vorhanden sind oder die später zu entwickeln sind, die im Wesentlichen dieselbe Funktion ausführen oder im Wesentlichen dasselbe Ergebnis erzielen wie die entsprechenden hier beschriebenen Ausführungsformen, genutzt werden können. Dementsprechend sollen die beigefügten Ansprüche solche Prozesse, solche Maschinen, eine solche Fertigung, solche Stoffzusammensetzungen, solche Mittel, solche Verfahren oder Schritte in ihrem Schutzumfang enthalten.

Claims (16)

  1. Zusammengesetzte Vorrichtung (100, 150), die Folgendes aufweist: einen Träger (130), der eine erste Dicke aufweist; eine Verbindungsschicht (120), die auf dem Träger (130) angeordnet ist; und einen Chip (110), der auf der Verbindungsschicht (120) angeordnet ist, wobei der Chip (110) eine zweite Dicke aufweist, wobei die zweite Dicke größer als die erste Dicke ist.
  2. Zusammengesetzte Vorrichtung (100, 150) nach Anspruch 1, wobei die zweite Dicke gleich oder größer als 50 μm ist und die erste Dicke gleich oder größer als 50 μm ist; wobei vorzugsweise die zweite Dicke gleich oder größer als 100 μm ist und die erste Dicke gleich oder kleiner als 100 μm ist.
  3. Zusammengesetzte Vorrichtung (100, 150) nach einem der Ansprüche 1 oder 2, wobei die Verbindungsschicht (120) eine dritte Dicke aufweist, wobei die dritte Dicke zwischen 1 μm und 3 μm liegt; wobei vorzugsweise die Verbindungsschicht (120) eine Diffusionslötschicht ist.
  4. Zusammengesetzte Vorrichtung (100, 150) nach einem der Ansprüche 1 bis 3, wobei eine obere Oberfläche des Chips eine Zugspannung aufweist und wobei eine untere Oberfläche des Chips eine Druckspannung aufweist; wobei vorzugsweise die Zugspannung gleich oder größer als 100 MPa ist.
  5. Zusammengesetzte Vorrichtung (100, 150), die Folgendes aufweist: einen Träger (130); eine Verbindungsschicht (120), die auf dem Träger (130) angeordnet ist; und einen Planarchip (110), der eine obere Oberfläche und eine untere Oberfläche aufweist, wobei der Planarchip (110) mit der unteren Oberfläche auf der Verbindungsschicht (120) angeordnet ist, wobei die obere Oberfläche des Planarchips (110) eine Zugspannung aufweist.
  6. Zusammengesetzte Vorrichtung (100, 150) nach Anspruch 5, wobei die Zugspannung gleich oder größer als 100 MPa ist; die vorzugsweise ferner eine Druckspannung bei der unteren Oberfläche des Chips (110) aufweist.
  7. Zusammengesetzte Vorrichtung (100, 150) nach Anspruch 6, die ferner Folgendes aufweist: Verdrahtungen, die Chipkontaktflecken mit Trägerkontaktflecken verbinden; und eine Kapselung, die den Träger (130), die Verbindungsschicht (120) und den Planarchip (110) kapselt.
  8. Zusammengesetzte Vorrichtung (100, 150) nach einem der Ansprüche 5 bis 7, wobei die Verbindungsschicht (120) eine Dicke gleich oder kleiner als 20 μm aufweist.
  9. Zusammengesetzte Vorrichtung (100, 150), die Folgendes aufweist: einen Träger (130); eine Verbindungsschicht (120), die auf dem Träger (130) angeordnet ist; und einen Chip (110), der eine obere Oberfläche und eine untere Oberfläche aufweist, wobei der Chip (110) mit der unteren Oberfläche auf der Verbindungsschicht (120) angeordnet ist, wobei der Chip (110) ferner einen ersten Source/Drain-Kontakt bei der oberen Oberfläche und einen zweiten Source/Drain-Kontakt bei der oberen Oberfläche aufweist, wobei der Chip (110) zwischen dem ersten Source/Drain-Kontakt und dem zweiten Source/Drain-Kontakt eine Zugspannung aufweist.
  10. Zusammengesetzte Vorrichtung (100, 150) nach Anspruch 9, wobei die Zugspannung gleich oder größer als 100 MPa ist.
  11. Zusammengesetzte Vorrichtung (100, 150) nach Anspruch 9 oder 10, wobei der Chip (110) eine Leistungshalbleitervorrichtung (100, 150) aufweist.
  12. Zusammengesetzte Vorrichtung (100, 150) nach Anspruch 11, wobei die Verbindungsschicht (120) eine organische Haftschicht oder eine anorganische Haftschicht mit einer Dicke gleich oder kleiner als 20 μm aufweist.
  13. Zusammengesetzte Vorrichtung (100, 150) nach Anspruch 11, wobei die Verbindungsschicht (120) eine diffusionsgelötete Schicht mit einer Dicke gleich oder kleiner als 3 μm aufweist.
  14. Verfahren zum Herstellen einer Halbleitervorrichtung (100, 150), wobei das Verfahren Folgendes aufweist: Anordnen eines Halbleitersubstrats mit einer unteren Hauptoberfläche auf einem Leiterrahmen und dadurch Ausbilden einer Zugspannung bei einer oberen Hauptoberfläche des Halbleitersubstrats, wobei der Leiterrahmen eine größere Dicke als das Halbleitersubstrat aufweist.
  15. Verfahren nach Anspruch 14, das ferner das Dünnen des Halbleitersubstrats vor dem Anordnen des Halbleitersubstrats auf dem Leiterrahmen aufweist.
  16. Verfahren nach Anspruch 14 oder 15, wobei das Anordnen des Halbleitersubstrats auf dem Leiterrahmen das Diffusionslöten des Halbleitersubstrats auf den Leiterrahmen aufweist.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10879148B2 (en) 2018-09-24 2020-12-29 Infineon Technologies Ag Power semiconductor module arrangement
DE102017103110B4 (de) 2016-03-30 2021-11-11 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit einem Schaltungsträger

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9726587B2 (en) * 2015-01-30 2017-08-08 Stmicroelectronics S.R.L. Tensile stress measurement device with attachment plates and related methods
US9412848B1 (en) * 2015-02-06 2016-08-09 Globalfoundries Inc. Methods of forming a complex GAA FET device at advanced technology nodes
US9728934B2 (en) * 2015-08-31 2017-08-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Back-side-emitting vertical cavity surface emitting laser (VCSEL) wafer bonded to a heat-dissipation wafer, devices and methods
IT201800004756A1 (it) * 2018-04-20 2019-10-20 Procedimento di realizzazione di un dispositivo semiconduttore sottoposto a sollecitazioni e relativo dispositivo semiconduttore sottoposto a sollecitazioni
EP3699958A1 (de) * 2019-02-20 2020-08-26 Infineon Technologies AG Mit druckspannung sicher montierter, elektronischer chip
CN113299549A (zh) * 2021-05-21 2021-08-24 深圳市联冀电子有限公司 小信号管芯背金工艺

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5049976A (en) * 1989-01-10 1991-09-17 National Semiconductor Corporation Stress reduction package and process
US6333553B1 (en) * 1999-05-21 2001-12-25 International Business Machines Corporation Wafer thickness compensation for interchip planarity
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
US6876053B1 (en) 1999-08-13 2005-04-05 Intel Corporation Isolation structure configurations for modifying stresses in semiconductor devices
US6703707B1 (en) 1999-11-24 2004-03-09 Denso Corporation Semiconductor device having radiation structure
US7145254B2 (en) * 2001-07-26 2006-12-05 Denso Corporation Transfer-molded power device and method for manufacturing transfer-molded power device
US20040089926A1 (en) 2002-11-12 2004-05-13 Taiwan Ic Packaging Corporation Ultra thin semiconductor device
US7452786B2 (en) 2004-06-29 2008-11-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film integrated circuit, and element substrate
US7679145B2 (en) 2004-08-31 2010-03-16 Intel Corporation Transistor performance enhancement using engineered strains
US7626275B2 (en) * 2005-12-16 2009-12-01 Mitsubishi Electric Corporation Semiconductor device
US7534715B2 (en) 2005-12-29 2009-05-19 Intel Corporation Methods including fluxless chip attach processes
US7508012B2 (en) * 2006-01-18 2009-03-24 Infineon Technologies Ag Electronic component and method for its assembly
US20070205253A1 (en) * 2006-03-06 2007-09-06 Infineon Technologies Ag Method for diffusion soldering
US20080023805A1 (en) * 2006-07-26 2008-01-31 Texas Instruments Incorporated Array-Processed Stacked Semiconductor Packages
US9147665B2 (en) 2007-11-06 2015-09-29 Fairchild Semiconductor Corporation High bond line thickness for semiconductor devices
US20090166826A1 (en) 2007-12-27 2009-07-02 Janducayan Omar A Lead frame die attach paddles with sloped walls and backside grooves suitable for leadless packages
US7808100B2 (en) * 2008-04-21 2010-10-05 Infineon Technologies Ag Power semiconductor module with pressure element and method for fabricating a power semiconductor module with a pressure element
US8178976B2 (en) 2008-05-12 2012-05-15 Texas Instruments Incorporated IC device having low resistance TSV comprising ground connection
JP2010040835A (ja) * 2008-08-06 2010-02-18 Toshiba Corp 積層型半導体装置の製造方法
US8124983B2 (en) * 2008-08-28 2012-02-28 Infineon Technologies Ag Power transistor
US8177878B2 (en) * 2009-11-30 2012-05-15 Infineon Technologies Ag Bonding material with exothermically reactive heterostructures
US8513798B2 (en) 2010-09-09 2013-08-20 Infineon Technologies Ag Power semiconductor chip package
US8802553B2 (en) * 2011-02-10 2014-08-12 Infineon Technologies Ag Method for mounting a semiconductor chip on a carrier
US8461645B2 (en) 2011-03-16 2013-06-11 Infineon Technologies Austria Ag Power semiconductor device
US20120313190A1 (en) 2011-06-09 2012-12-13 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Packaged device including interposer for increased adhesive thickness and method of attaching die to substrate

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017103110B4 (de) 2016-03-30 2021-11-11 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit einem Schaltungsträger
US10879148B2 (en) 2018-09-24 2020-12-29 Infineon Technologies Ag Power semiconductor module arrangement

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