DE102012113012B4 - Verfahren zum Herstellen einer elektronischen Vorrichtung - Google Patents

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Abstract

Ein Verfahren zum Herstellen einer elektronischen Vorrichtung (1), wobei das Verfahren aufweist: Bereitstellen von elektronischen Bauteilen (2, 4), wobei jedes elektronische Bauteil (2, 4) einen oder mehrere elektrische Kontakte (6, 8, 10, 12) auf einer ersten Bauteilseite (14, 16) des elektronischen Bauteils (2, 4) aufweist; Bereitstellen eines Trägers (24), wobei der Träger (24) eine Trägerunterlage (26) und eine obere Oberfläche oberhalb der Trägerunterlage (26) aufweist; Befestigen der elektronischen Bauteile (2, 4) mit der ersten Bauteilseite (14, 16) der elektronischen Bauteile auf der oberen Oberfläche des Trägers (24); Ausstatten des Trägers (24) mit Mengen von einem oder mehreren Durchgangslöchern (50, 52), die den elektrischen Kontakten (6, 8, 10, 12) zugeordnet sind, und mit Mengen von einem oder mehreren Durchgangslöchern (50, 52) mit einem seitlichen Versatz zu den elektrischen Bauelementen (2, 4); Bereitstellen von Mengen von einem oder mehreren elektrisch leitfähigen Anschlüssen (28, 30, 28', 30', 80, 82) in den Durchgangslöchern (50, 52), wobei die elektrischen Kontakte (6, 8, 10, 12) des jeweiligen elektronischen Bauteils (2, 4) mit entsprechenden elektrisch leitfähigen Anschlüssen der jeweiligen zugeordneten Menge von elektrisch leitfähigen Anschlüssen (28, 30, 28', 30', 80, 82) verbunden sind; Verkapseln der freiliegenden Bereiche (36) der elektronischen Bauteile (2, 4) mit einem Verkapselungsmaterial (33), so dass eine Verkapselung (38) gebildet wird; und Reduzieren der Dicke der elektronischen Bauteile (2, 4), welche auf dem Träger (24) befestigt sind.

Description

  • Die Erfindung betrifft im Allgemeinen ein Verfahren zum Herstellen einer elektronischen Vorrichtung.
  • Elektronische Verbindungsvorrichtungen werden für gewöhnlich auf Waferebene hergestellt, d. h. während eines sogenannten Front-End-Prozesses, und danach werden die vereinzelten Elemente mit einer Peripherie mittels Häusungstechnologie verbunden (z. B. mittels eines Prozesses der Aufbau- und Verbindungstechnik (AVT), eines sogenannten Back-End-Prozesses). Dieses Vorgehen bedingt eine vergrößerte Prozesskette, welche verschiedene Prozessschritte aufweist, die für gewöhnlich nacheinander ausgeführt werden, wodurch die Kosten vergrößert werden. Ferner sind die Chips, falls es sich um dünne oder Ultra-dünne (engl. ultra thin) Chips handelt (z. B. mit einer Chipdicke kleiner als 60 μm), empfindlich in Bezug auf die Handhabung und das Löten, weil diese Chips leicht brechen können oder sich leicht verbiegen können.
  • Aus dem Dokument US 2011/0 316 146 A1 ist ein elektronisches Bauteil mit Kontakten bekannt, das mit ACF an einem Träger befestigt ist. Eine Verkapselung der Anordnung wird mit dem Bauteil in der Dicke reduziert.
  • Aus dem Dokument US 2009/0 020 890 A1 ist ein Bauteil bekannt, das mit Bumps auf Anschlüssen eines Trägers befestigt wird. Im Versatz zum Bauteil werden Anschlüsse am Träger von Verkapselung freigelegt und mit einer Metallisierung versehen.
  • Aus dem Dokument US 2010/0 044 885 A1 ist ein Träger mit einem Bauteil mit Kontakten und Verkapselung bekannt, welche mit dem Bauteil in der Dicke reduziert wird.
  • Aus dem Dokument DE 10 2008 057 707 A1 ist ein Verfahren zum Herstellen eines Bauelements bekannt, aufweisend ein Substrat mit vorstehenden Anschlüssen zum Kontaktieren des Bauelements. Ein versetzt angeordneter und von Verkapselung, freigelegter Anschluss wird mittels Metallisierung mit dem Bauteil verbunden.
  • Entsprechend ist ein Verfahren zum Herstellen von elektronischen Vorrichtungen erstrebenswert, welches die zuvor genannten Probleme vermeidet oder zumindest verringert.
  • In den Zeichnungen beziehen sich teilweise gleiche Bezugszeichen auf die gleichen Teile über alle unterschiedlichen Ansichten hinweg. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, sondern es wird allgemein darauf Wert gelegt, die Prinzipien der Erfindung darzustellen. In der folgenden Beschreibung sind verschiedene Ausführungsformen der Erfindung beschrieben, unter Bezugnahme auf die nachfolgenden Zeichnungen, in denen:
  • 1 ein schematisches Ablaufdiagramm zeigt, welches ein Verfahren zum Herstellen einer elektronischen Vorrichtung gemäß einer Ausführungsform beschreibt;
  • 2A bis 2H jeweils einen Erzeugniszustand in Bezug auf den entsprechenden Prozessschritt, wie er bezüglich 1 beschrieben ist, darstellt;
  • 3 ein schematisches Ablaufdiagramm zeigt, welches ein Verfahren zum Herstellen einer elektronischen Vorrichtung gemäß einer Ausführungsform beschreibt;
  • 4A bis 4J jeweils einen Erzeugniszustand in Bezug auf den entsprechenden Prozessschritt, wie er bezüglich 3 beschrieben ist, darstellt; und
  • 4A', 4B' und 4B'' jeweils einen Erzeugniszustand ähnlich zu den 4A und 4B zeigen, um weitere mögliche Ausführungsformen zu beschreiben.
  • Die nachfolgende detaillierte Beschreibung bezieht sich auf die beiliegenden Zeichnungen, die veranschaulichend spezifische Details und Ausführungsbeispiele zeigen, in denen die Erfindung praktisch umgesetzt werden kann. Diese Ausführungsformen sind ausreichend detailliert beschrieben, um es dem Fachmann zu ermöglichen, die Erfindung umzusetzen. Andere Ausführungsformen können nutzbar gemacht werden, und strukturelle, logische und elektrische Änderungen können gemacht werden, ohne vom Geltungsbereich der Erfindung abzuweichen. Die verschiedenen Ausführungsformen schließen sich nicht notwendigerweise gegenseitig aus, und einige Ausführungsformen können mit mindestens einer anderen Ausführungsform kombiniert werden, um neue Ausführungsformen zu bilden.
  • Gemäß verschiedenen Ausführungsformen kann ein Merkmal, welches mit „mindestens eins” beschrieben wird, auch als „ein oder mehrere” verstanden werden (beispielsweise steht „mindestens ein elektrischer Kontakt” als Synonym für „ein elektrischer Kontakt oder mehrere elektrische Kontakte”, „mindestens ein elektrisch leitfähiger Anschluss” als Synonym für „ein elektrisch leitfähiger Anschluss oder mehrere elektrisch leitfähige Anschlüsse”, „mindestens ein Durchgangsloch” als Synonym für „ein Durchgangsloch oder mehrere Durchgangslöcher”, „mindestens ein Opferbereich” als Synonym für „ein Opferbereich oder mehrere Opferbereiche”, „mindestens ein Vorsprung” als Synonym für „ein Vorsprung oder mehrere Vorsprünge” usw.).
  • Gemäß einer Ausführungsform kann ein Verfahren zum Herstellen einer elektronischen Vorrichtung im Allgemeinen Folgendes beinhalten: Bereitstellen elektronischer Bauteile, wobei jedes Bauteil mindestens einen elektrischen Kontakt auf einer ersten Bauteilseite des Bauteils (oder auf einer ersten Fläche des Bauteils) aufweist; Bereitstellen eines Trägers, welcher eine untere Trägerunterlage und eine obere Oberfläche (eine obere Fläche) über der Trägerunterlage aufweist; Befestigen der elektronischen Bauteile mit deren ersten Bauteilseite auf der Oberfläche des Trägers; Bereitstellen von Mengen von mindestens einem elektrisch leitfähigen Anschluss, jeweils zugeordnet zu den elektronischen Bauteilen, wobei die elektrischen Kontakte von dem jeweiligen elektronischen Bauteil entsprechend mit den elektrisch leitfähigen Anschlüssen der entsprechend zugeordneten Menge von elektrisch leitfähigen Anschlüssen elektrisch verbunden ist; Verkapseln (oder Umschließen, oder Einkapseln) von freiliegenden Bereichen der elektronischen Bauteile mit einem Verkapselungsmaterial, so dass eine Verkapselung gebildet wird; Reduzieren der Dicke der elektronischen Bauteile, wenn diese an dem Träger befestigt sind; und, optional, Entfernen der Trägerunterlage (z. B. teilweises oder vollständiges Entfernen der Trägerunterlage), so dass die elektrisch leitfähigen Anschlüsse als Kontaktanschlüsse für die externe elektrische Verbindung der elektronischen Vorrichtung verbleiben oder von außen als Kontaktanschlüsse für die externe elektrische Verbindung der elektronischen Vorrichtung zugänglich sind.
  • Die elektrisch leitfähigen Anschlüsse können mittels Vorsprüngen bereitgestellt werden, wobei die Vorsprünge auf dem Träger gebildet werden, wie nachfolgend mit Bezug auf 1 und 2A bis 2H beschrieben ist, oder können in einer Weise bereitgestellt werden, dass sich diese durch Durchgangslöcher oder Durchkontaktierung (Vias) hindurch erstrecken, wobei die Durchgangslöcher oder Vias mittels des Trägers an Positionen bereitgestellt werden, welche entsprechend zu den elektrischen Kontakten auf der ersten Seite der elektronischen Bauteile angeordnet sind (d. h. die Positionen der Durchgangslöcher oder Vias werden passend zu den entsprechenden elektrischen Kontakten der elektronischen Bauteile gewählt).
  • Der Träger kann vor oder nach dem Anordnen der elektronischen Bauteile auf dem Träger mit den Durchgangslöchern ausgestattet werden, wobei die Durchgangslöcher mittels Ätzens, Bohrens oder Schneidens (z. B. mittels Laserschneidens) gebildet werden können, oder mittels jedes anderen geeigneten Prozesses. Wie im Folgenden mit Bezug auf 3 und 4A bis 4J beschrieben wird, kann der Träger mit Opferbereichen versehen werden, bereitgestellt in einem vordefinierten Muster (oder in einer vordefinierten Anordnung, auch als Opferbereich-Anordnung bezeichnet), so dass diese zu den elektrischen Kontakten der elektronischen Bauteile, welche auf dem Träger angeordnet und befestigt werden sollen, zugeordnet sind, wobei die Durchgangslöcher gebildet werden können, indem die Opferbereiche von dem Träger entfernt werden (zum Beispiel mittels Ätzens), nachdem die elektronischen Bauteile auf der Oberfläche des Trägers befestigt wurden, wobei deren elektrischen Kontakte (die elektrischen Kontakte der elektronischen Bauteile) entsprechend den Opferbereichen angeordnet sind (oder zu den Opferbereichen passend ausgerichtet sind). Die elektrisch leitfähigen Anschlüsse, welche mittels der Durchgangslöcher bereitgestellt werden, können durch die Durchgangslöcher hindurch geführte und an den elektrischen Kontakten befestigte Drähte sein, zum Beispiel mittels Lötens. Die elektrisch leitfähigen Anschlüsse, welche durch die Durchgangslöcher hindurch bereitgestellt werden, können auch in den Durchgangslöchern mittels eines galvanischen Prozesses gebildet werden.
  • Elektrisch leitfähige Anschlüsse können auch in Bereichen des Trägers seitlich außerhalb der elektronischen Bauteile gebildet werden, beispielsweise in einer Art und Weise wie zuvor beschrieben ist. Derartige elektrisch leitfähige Anschlüsse können genutzt werden, um zu elektrischen Kontakten auf der zweiten Seite (z. B. auf der Rückseite) der auf der Oberfläche des Trägers angeordneten elektronischen Bauteile geführt (oder geleitet) zu werden (z. B. um einen elektrischen Kontakt auf der zweiten Seite des elektronischen Bauteils elektrisch zu kontaktieren).
  • Mit Bezug auf 1 und auf 2A bis 2H, gemäß einem Verfahren zum Herstellen einer elektronischen Vorrichtung 1 oder elektronischer Vorrichtungen 1 (siehe 2H), z. B. einer elektronischen Verbindungsvorrichtung oder elektronischer Verbindungsvorrichtungen, z. B. mindestens einer Halbleiter-Verbindungsvorrichtung, z. B. mindestens eines Transistors (z. B. mindestens eines Feldeffekttransistors (z. B. mindestens eines Metall-Oxid-Halbleiter (MOS) Transistors), mindestens eines Bipolartransistors (z. B. mindestens eines Bipolartransistors mit isoliertem Gate (IGBT), und Ähnliches), mindestens eines Leistungsbauelements wie beispielsweise mindestens eines Leistungstransistors und/oder mindestens eines Thyristors, mindestens eines Leistungsverstärkerbauelements, und/oder Ähnliches, wird eine Vielzahl (oder eine Mehrzahl) von elektronischen Bauteilen 2, 4 bereitgestellt (S100), beispielsweise in Form von Chips (auch bezeichnet als Dies), z. B. Halbleiterchips, z. B. Siliziumchips, wobei jedes elektronische Bauteil mindestens einen elektrischen Kontakt (oder mehrere elektrische Kontakte, oder zwei elektrische Kontakte) 6, 8 und 10, 12 aufweist, jeweils auf einer ersten Bauteilseite 14 und 16 dessen (hier jeweils auf einer ersten Chipseite des Chips), jeweils beispielsweise ein Source-Kontakt oder mehrere Source-Kontakte und ein Gate-Kontakt oder mehrere Gate-Kontakte (im Falle eines Transistors), und wobei jedes elektronische Bauteil mindestens einen elektrischen Kontakt (oder mehrere elektrische Kontakte) 18 und 20 aufweist, beispielsweise ein Drain-Kontakt oder mehrere Drain-Kontakte (beispielsweise im Falle eines Transistors oder Feldeffekttransistors) jeweils auf einer zweiten Bauteilseite 21 und 22 dessen (hier jeweils auf einer zweiten Chipseite des Chips), beispielsweise ein jeweiliger Drain-Kontakt. Andere Arten von Chips können genutzt werden, beispielswiese ein Chip, welcher mindestens eine Verbindungsvorrichtung aufweist, wie zuvor beschrieben wurde. In verschiedenen Ausführungsformen kann ein Logikchip oder ein Speicherchip oder ein Chip bereitgestellt werden, der einen Logikbereich und einen Speicherbereich aufweist. In verschiedenen Ausführungsformen kann ein Logikchip oder ein Speicherchip oder ein Chip bereitgestellt werden, der mindestens einen Logikbereich und/oder mindestens einen Speicherbereich aufweist.
  • Ferner wird ein Träger 24 bereitgestellt (S200), wobei der Träger 24 eine (untere) Trägerunterlage 26 aufweist und Mengen 28, 30 von mindestens einem elektrisch leitfähigen Anschluss aufweist, hier in Form von mindestens einem Vorsprung (oder mehreren Vorsprüngen) 28', 28'', 28''' und 30', 30'', 30''' auf einer (oberen) Oberfläche 31 (oberhalb der Trägerunterlage 26) des Trägers 24 (ein Vorsprung kann hierin auch als ein Überstand oder eine Erhebung oder ein vorstehender Bereich verstanden werden). In diesem Fall ist die Trägerunterlage 26 eine durchgehende Trägerunterlage 26, das heißt, die Trägerunterlage besteht aus einem durchgehenden Material, z. B. besteht die Trägerunterlage aus einem durchgehenden Band oder einem durchgehenden Plattenmaterial (oder Blech). Ferner sind die elektrisch leitfähigen Vorsprünge 28', 28'', 28''', 30', 30'', 30''' in diesem Fall in einer einteiligen Konfiguration mit der Trägerunterlage 26, und die Trägerunterlage 26 ist aus dem gleichen elektrisch leitfähigen Material wie die darauf gebildeten Vorsprünge 28', 28'', 28''', 30', 30'', 30''' (mit anderen Worten sind die Trägerunterlage und die darauf gebildeten Vorsprünge aus dem gleichen Material und aus einem Stück gebildet). Das Material der Trägerunterlage 26 und/oder der darauf gebildeten Vorsprünge 28', 28'', 28''', 30', 30'', 30''', können beispielsweise aus einem Metall oder aus einem metallischen Material bestehen, oder ein Metall oder metallisches Material aufweisen.
  • Die jeweilige Menge von Vorsprüngen 28, 30 ist einem jeweiligen elektronischen Bauteil von den elektronischen Bauteilen 2 und 4 zugeordnet, wobei die elektrisch leitfähigen Vorsprünge 28', 28'', 28''', 30', 30'', 30''' der jeweiligen Menge von Vorsprüngen 28, 30 in einer Konfiguration oder in einem Muster (in einer Anordnung, auch als Vorsprung-Anordnung bezeichnet) angeordnet sind, welche(s) jeweils zu einer Konfiguration oder einem Muster (oder einer Anordnung) von elektrischen Kontakten 6, 8 und 10, 12 auf der ersten Bauteilseite 14, 16 (eine erste Seite des elektronischen Bauteils) der jeweils zugeordneten elektronischen Bauteile 2 und 4 passend ist.
  • Die elektronischen Bauteile 2, 4 und die entsprechend zugeordnete Menge von Vorsprüngen 28, 30 können auf dem Träger 24 in einer einzelnen Linie angeordnet sein (eins nach dem anderen), oder in einer Anordnung, welche ein strukturiertes Muster aufweist, (z. B. eine strukturierte Anordnung) angeordnet sein, oder an beliebigen Positionen angeordnet sein.
  • Die elektronischen Bauteile 2 und 4 können positioniert werden (oder platziert werden) (S300), wobei jeweils deren zugehörigen elektrischen Kontakte 6, 8 und 10, 12 zu der entsprechende Menge von Vorsprüngen 28, 30 angeordnet werden oder zu der entsprechende Menge von Vorsprüngen 28, 30 passend sind, so dass damit der mindestens eine elektrische Kontakt 6, 8, 10, 12 des jeweiligen elektronischen Bauteils 2, 4 mit dem entsprechenden mindestens einen elektrisch leitfähigen Vorsprung 28', 28'', 28''', 30', 30'', 30''' der jeweiligen Menge von Vorsprüngen 28, 30 elektrisch verbunden ist oder verbunden wird. In diesem Fall (vgl. 2B) sind die elektronischen Bauteile 2 und 4 an der entsprechenden Menge von Vorsprüngen 28, 30 befestigt (S400), beispielsweise mittels eines Lötprozesses (mittels Lötens), wobei eine jeweilige Lötmaterialschicht 32, 34 zwischen den Vorsprüngen 28', 28'', 28''', 30', 30'', 30''' und den elektrischen Kontakten 6, 8 und 10, 12 erzeugt wird.
  • Wie anhand von 2C veranschaulicht ist, kann ein Verkapselungsmaterial 33 (oder Einkapselungsmaterial) angewendet(aufgebracht) werden, so dass die freiliegenden Bereiche 36 der elektronischen Bauteile 2, 4 (inklusive der Lötmaterialschichten 32, 34) verkapselt werden (oder eingekapselt werden), so dass eine entsprechende Verkapselung 38 (oder Einkapselung) darum herum gebildet wird. Das Verkapselungsmaterial 33 kann ein dielektrisches Material sein oder ein dielektrisches Material aufweisen, wie zum Beispiel ein Epoxid-Formmaterial (oder ein Spritzgussmaterial auf Epoxidbasis), mit bis zu 95 Gew.-% Silikat (Siliziumoxid) und/oder Aluminat (Aluminiumoxid) und/oder anderen anorganischen Füllmaterialien gefüllt; z. B. ein Epoxid-Silikon Co-Polymer, mit bis zu 95 Gew.-% Silikat (Siliziumoxid) und/oder Aluminat (Aluminiumoxid) und/oder anderen anorganischen Füllmaterialien gefüllt; z. B. glasfaserverstärktes Epoxid-Laminat (bis zu 90 Gew.-%); z. B. eine gefüllte und/oder ungefüllte Mischung aus Epoxid und Silikon(en); z. B. ein Polyimid.
  • Das entsprechend gebildete sandwich-ähnliche Gehäuse (wobei das Gehäuse, im Rahmen der AVT, auch als Package bezeichnet wird), welches die elektronischen Bauteile 2, 4, den (unteren) Träger 24, der die elektronischen Bauteile 2, 4 von unten unterstützt, verkapselt und beschützt, und die Verkapselung oder die Verkapselungsschicht 38, welche die elektronischen Bauteile 2, 4 von oben verkapselt oder bedeckt und beschützt, ermöglicht es den darauf oder darin angeordneten elektronischen Bauteilen 2, 4 in einer geschützten und sicheren Art und Weise weiter bearbeitet oder verarbeitet zu werden, wobei das Risiko des Beschädigens der elektronischen Bauteile 2, 4 verringert ist.
  • Wie in 2D veranschaulicht ist, werden die elektronischen Bauteile 2, 4 in der Dicke (vgl. Dickenrichtung D in 2D) reduziert (S600), beispielweise durch Abschleifen der elektronischen Bauteile 2, 4 auf deren zweiten Seite 21, 22, welche entgegengesetzt zu deren ersten Seite 14, 16 zeigt, wobei die jeweilige erste Seite 14, 16 in Richtung des Trägers 24 zeigt. Indem die Dicke der elektronischen Bauteile 2, 4 verringert wird, erfährt die Dicke des Verkapselungsmaterials 33 und somit die Verkapselung 38 oder die Verkapselungsschicht 38 eine entsprechende Dickenreduktion (Verringerung der Dicke), wobei die zweiten Seiten 21, 22 der elektronischen Bauteile 2, 4, welche die elektrischen Kontakte darauf aufweisen, freigelegt werden. Die Oberfläche der zweiten Seiten 21, 22 der elektronischen Bauteile 2, 4 und die entsprechende Oberfläche der Verkapselung 38 können eine gemeinsame Ebene (Fläche) und eine glatte Oberfläche bilden.
  • Wie in 2E veranschaulicht ist, kann an Positionen von mindestens einem bestimmten Vorsprung 28', 30' (oder von bestimmten Vorsprüngen) von mindestens einer bestimmten Menge von Vorsprüngen 28, 30 (oder von bestimmten Mengen von Vorsprüngen), (hier an Positionen von einem Vorsprung 28', 30' von einer jeweiligen Menge von Vorsprüngen 28, 30, wobei es jedoch auch an den Positionen von mindestens einem Vorsprung von mindestens einer Menge von Vorsprüngen 28, 30 sein kann), ein entsprechendes Durchgangsloch oder Via 40, 42 oder entsprechende Durchgangslöcher oder Vias 40, 42 durch die Verkapselung 38 hindurch gebildet werden, beispielsweise mittels Ätzens oder Bohrens, so dass dabei der entsprechende Vorsprung 28', 30' (oder zumindest ein Teil des entsprechenden Vorsprungs 28', 30') an der Seite oder der Oberfläche 31 des Trägers 24, welche in Richtung der ersten Seite 14, 16 der elektronischen Bauteile 2, 4 zeigt, freigelegt wird (S700).
  • Wie in 2F veranschaulicht ist, wird eine jeweilige Metallisierung oder Metallisierungsschicht (oder Kontaktmetallisierung) 44, 46 auf die zweite Seite 21, 22 von jedem der elektronischen Bauteile 2, 4 aufgebracht (S800), wobei die jeweilige Metallisierung oder Metallisierungsschicht 44, 46 den entsprechenden elektrischen Kontakt 18, 20 (oder die entsprechenden elektrischen Kontakte), bereitgestellt auf der besagten zweiten Seite 21, 22 der elektronischen Bauteile 2, 4, elektrisch kontaktiert. Die jeweilige Metallisierung 44, 46 erstreckt sich durch das Durchgangsloch 40, 42 (oder durch die Durchgangslöcher) hindurch, welches (welche) dem jeweiligen elektronischen Bauteil 2, 4 zugeordnet ist (sind), so dass damit der elektrische Kontakt (oder die elektrischen Kontakte) 18, 22, bereitgestellt auf der zweiten Seite 21, 22 des jeweiligen zugeordneten elektronischen Bauteils 2, 4, mit dem entsprechenden Vorsprung (oder den entsprechenden Vorsprüngen) 28', 30', welche entsprechend dem Durchgangsloch (oder den Durchgangslöchern) 40, 42 angeordnet sind oder zu dem Durchgangsloch (oder zu den Durchgangslöchern) 40, 42 passend sind, elektrisch verbunden wird (werden).
  • Dabei kann die elektrische Verbindungsstruktur zwischen den elektronischen Bauteilen 2, 4 und den entsprechend zugeordneten elektrisch leitfähigen Vorsprüngen 28', 28'', 28''', 30', 30'', 30''' vervollständigt werden oder vollständig werden. Die jeweilige Metallisierung (oder Kontaktmetallisierung) oder Metallisierungsschicht 44, 46 kann eine Dicke von einigen 10 μm bis zu einigen 100 μm aufweisen, z. B. in einem Bereich von ungefähr 10 μm bis ungefähr 500 μm liegen, z. B. in einem Bereich von ungefähr 25 μm bis ungefähr 400 μm liegen, z. B. in einem Bereich von ungefähr 50 μm bis ungefähr 300 μm liegen, z. B. in einem Bereich von ungefähr 75 μm bis ungefähr 200 μm liegen, wobei die Metallisierung oder die Metallisierungsschicht 44, 46 im Wesentlichen von konstanter Dicke sein kann oder wobei die Dicke der Metallisierung oder der Metallisierungsschicht 44, 46 in dem oben angegebenen Bereich variiert.
  • Wie in 2G veranschaulicht ist, wird die Trägerunterlage 26 (vollständig) entfernt (S900), nachdem die elektrische Verbindung zwischen den jeweiligen elektronischen Bauteilen 2, 4 und den Vorsprüngen 28', 28'', 28''', 30', 30'', 30''' der entsprechend zugeordneten Menge von Vorsprüngen 28, 30 strukturiert (z. B. vollständig strukturiert) wurde, beispielsweise mittels Ätzens oder mittels (mechanischen) Schleifens, wobei die elektrisch leitfähigen Vorsprünge 28', 28'', 28''', 30', 30'', 30''' als Kontaktanschlüsse 48', 48'', 48''' und 50', 50'', 50''' für eine externe elektrische Verbindung der elektronischen Vorrichtung 1 verbleiben oder nutzbar sind, oder von außen zugänglich sind. Das bedeutet, dass die besagten Kontaktanschlüsse 48', 48'', 48''' und 50', 50'', 50''' nutzbar sind, so dass diese eine elektrische Verbindung des entsprechenden elektronischen Bauteils 2, 4 der jeweiligen elektronischen Vorrichtung 1 zu externen Bauelementen, in beispielsweise einem elektronischen Schaltkreis, auf beispielsweise einer gedruckten Leiterplatte, (PCB, printed circuit board) ermöglichen oder bereitstellen. Indem die Trägerunterlage 26 entfernt wird, welche, wie zuvor beschrieben, ein durchgehendes Metallband oder eine durchgehende Metallplatte sein kann, können die entsprechenden leitfähigen Vorsprünge 28', 28'', 28''' und 30', 30'', 30''' und entsprechend die entsprechenden Kontaktanschlüsse 48', 48'', 48''' und 50', 50'', 50''' elektrisch voneinander isoliert werden, in einer Art und Weise, dass der angestrebte individuelle elektrische Kontakt oder die angestrebte individuelle Verbindungsstruktur bereitgestellt wird. Unter diesem Aspekt, können, in Abhängigkeit von dem angestrebten elektrischen Kontakt oder von der angestrebten elektrischen Verbindungsstruktur oder dem angestrebten elektrischen Schaltkreis, ein Teil der Vorsprünge 28', 28'', 28''', 30', 30'', 30''' und somit ein Teil der Kontaktanschlüsse 48', 48'', 48''' und 50', 50'', 50''' auch derart gebildet und/oder konfiguriert und/oder strukturiert werden, dass diese in elektrischem Kontakt miteinander sind oder in elektrischem Kontakt miteinander verbleiben.
  • In dem in 2G gezeigten Prozessabschnitt sind die elektronischen Bauteile 2, 4, zusammen mit deren daran mittels der jeweiligen Metallisierung 44, 46 und der verbleibenden Verkapselung 38 verbundenen Kontaktanschlüssen 48', 48'', 48''' und 50', 50'', 50''' mechanisch mittels der verbleibenden Verkapselung 38 miteinander verbunden. Wie in 2H veranschaulicht ist, kann die mechanische Verbindung zwischen den elektronischen Bauteilen 2, 4, wobei die Verbindung mittels der verbleibenden Verkapselung 38 hergestellt ist, getrennt werden, beispielsweise mittels Schneidens, z. B. mittels mechanischen Schneidens oder Laserschneidens, oder Sägens oder Brechens, so dass dabei die jeweiligen elektronischen Vorrichtungen 1, welche zu den jeweiligen elektronischen Bauteilen 2, 4 zugeordnet sind, vereinzelt werden (S1000).
  • Diesbezüglich kann die jeweilige elektronische Vorrichtung 1 mindestens ein elektronisches Bauteil 2, 4 (ein elektronisches Bauteil oder mehrere elektronische Bauteile) aufweisen, wobei die elektronischen Bauteile von gleicher Bauart sein können, z. B. von der gleichen Art von Halbleiterchips, z. B. von der gleichen Art von Siliziumchips, oder beispielsweise auch verschiedene Arten von elektronischen Bauteilen aufweisen können.
  • Wie weiterhin in 2H veranschaulicht ist, können die Kontaktanschlüsse 48', 48'', 48''' und 50', 50'', 50''' auf deren freigelegter Seite, welche von der ersten Seite des entsprechenden elektronischen Bauteils 2, 4 weg zeigt, mit einer elektrisch leitfähigen Abdeckung 52 ausgestattet werden, z. B. eine Abdeckung aus einem lötbaren (zum Löten geeigneten) Material, so dass eine elektrische Verbindung zu einem externen Bauelement ermöglicht oder erleichtert wird.
  • Die endgültige Dicke des elektronischen Bauteils (z. B. nach dem Reduzieren der Dicke), z. B. die endgültige Dicke der elektronischen Bauteile 2, 4, kann kleiner als 60 μm oder gleich 60 μm sein.
  • Gemäß einer Ausführungsform kann das Dünnen (das Reduzieren der Dicke des Trägers) durchgeführt werden, nachdem die elektronischen Bauteile 2, 4 (z. B. die Chips) mit deren Kontakten auf der ersten Seite (z. B. mit deren Kontakten 6, 8, 10, 12, welche die Vorderseitenkontakte der elektronischen Bauteile sein können) an den entsprechend zugeordneten Vorsprüngen 28'', 28''', 30'', 30''' befestigt wurden. In Zusammenhang mit diesem Befestigen können die strukturierten Vorsprünge gleichzeitig mittels der Kontakte auf der ersten Seite (Vorderseitenkontakte) des elektronischen Bauteils 2, 4 (oder der elektronischen Bauteile) elektrisch kontaktiert werden.
  • Der Träger 24 kann ein strukturierter durchgehender Träger sein, wie zum Beispiel ein strukturierter Metallträger, und kann als Trägerunterlage oder als Komponente einer Unterlage genutzt werden. Als erstes können die Vorderseitenchipkontakte (die Kontakte auf der ersten Chipseite) beispielsweise mittels Lötens mit den Vorsprüngen verbunden werden. Als nächstes kann das Verkapseln der Chips durchgeführt werden. Als nächstes können die Chips von deren Rückseite aus bis zu der gewünschten Dicke der Chips gedünnt werden, beispielsweise bis zu einer Chipdicke von kleiner als 60 μm oder gleich 60 μm. Als nächstes können die Durchgangslöcher in der Verkapselung oberhalb der freibleibenden Vorsprünge gebildet werden, d. h. oberhalb von diesen Vorsprüngen, welche zu diesem Zeitpunkt nicht mit den Chipkontakten verbunden sind. Die Durchgangslöcher können mittels Laserschneidens gebildet werden. Als nächstes kann die Kotaktmetallisierung, z. B. aus Kupfer oder einer Kupferlegierung oder einer Kupferverbindung, in die Durchgangslöcher eingebracht werden. Als nächstes kann die durchgehende Metallschicht (unterhalb der Vorsprünge) des Metallträgers entfernt werden, so dass die Vorsprünge voneinander getrennt werden und separate Verbindungsanschlüsse an der Chipvorderseite bilden. Als nächstes können die Verbindungsanschlüsse mit einer Abdeckung aus lötbarem Material versehen werden und können im Anschluss daran vereinzelt werden. Die entsprechend hergestellte elektronische Vorrichtung kann anschließend mit einer Leiterplatte (oder Leiterplatine) verbunden werden.
  • Gemäß einer Ausführungsform wird die gesamte Herstellung der elektronischen Vorrichtung oder der Verbindungsvorrichtung auf Waferebene realisiert, wobei Back-End-Prozesse (Prozesse der AVT) im Wesentlichen entfallen (nicht nötig sind).
  • Gemäß einer Ausführungsform können Halbleiterchips, z. B. Siliziumchips, mit deren Vorderseitenkontakten, z. B. mit deren Source-Kontakten und Gate-Kontakten, auf Vorsprüngen auf einem vorstrukturierten Metallband oder einer vorstrukturierten Metallplatte starr befestigt werden. Die weitere vollständige Vorrichtungsherstellung kann ebenfalls auf Waferebene bereitgestellt werden, beispielsweise in einer Art und Weise wie vorangehend beschrieben ist. Nachdem das durchgehende Metallband entfernt wurde (wobei die Vorsprünge auf der/den Vorrichtung(en) verbleiben), was mittels Ätzens durchgeführt werden kann, so dass die elektrischen Verbindungsanschlüsse auf der Chipvorderseite voneinander separiert (getrennt) sind, können die jeweiligen elektronischen Vorrichtungen voneinander separiert (getrennt) werden, beispielsweise mittels Sägens oder Laserschneidens oder einer anderen zum Vereinzeln (Separieren) geeigneten Art und Weise.
  • Entsprechend kann ein reduzierter Abstand (Distanzierung) der Formmasse (Verkapselungsmasse) oder des Verkapselungsmaterials erreicht werden, wobei eine vergrößerte Zuverlässigkeit der Vorrichtung erreicht werden kann. Ferner können die Chips an dem Chipträger befestigt werden, bevor die Chipdicke (die Dicke der Chips) reduziert wird, wobei das Risiko einen Chip zu beschädigen, wenn die Dicke des Chips reduziert wird, verringert werden kann. Ferner kann eine Verringerung des thermischen Widerstandes und des elektrischen Widerstandes erreicht werden. Ferner kann eine verbesserte CTE-Kompensation (Verbesserungen des Ausgleichs des thermischen Ausdehnungskoeffizienten) zwischen den jeweiligen Gehäusematerialien erreicht werden. Weiterhin kann die Zuverlässigkeit der Vorrichtung verbessert werden. Ferner kann die Anzahl von Prozessschritten, die für die Herstellung der entsprechenden Vorrichtung nötig sind, verringert werden. Darüber hinaus kann der Herstellungsprozess in einer kosteneffizienteren (oder kosteneffektiveren) Art und Weise durchgeführt werden.
  • Mit Bezug auf 3 und auf 4A bis 4J, gemäß einem Verfahren zum Herstellen einer elektronischen Vorrichtung 1 oder elektronischer Vorrichtungen 1 (siehe 4H oder 4I oder 4J), beispielsweise einer elektronischen Verbindungsvorrichtung oder von elektronischen Verbindungsvorrichtungen, z. B. mindestens einer Halbleiter-Verbindungsvorrichtung, z. B. mindestens eines Transistors (z. B. mindestens eines Feldeffekttransistors (z. B. mindestens eines Metall-Oxid-Halbleiter (MOS) Transistors), mindestens eines Bipolartransistors (z. B. mindestens eines Bipolartransistors mit isoliertem Gate (IGBT), und Ähnliches), mindestens eines Leistungsbauelements wie beispielsweise mindestens eines Leistungstransistors und/oder mindestens eines Thyristors, mindestens eines Leistungsverstärkerbauelements, und/oder Ähnliches, wird eine Vielzahl (oder eine Mehrzahl) von elektronischen Bauteilen 2, 4 bereitgestellt (S2100), beispielsweise in Form von Chips (auch bezeichnet als Dies), z. B. Halbleiterchips, z. B. Siliziumchips, wobei jedes elektronische Bauteil mindestens einen elektrischen Kontakt (oder mehrere elektrische Kontakte, oder zwei elektrische Kontakte) 6, 8 und 10, 12 aufweist, jeweils auf einer ersten Bauteilseite 14 und 16 dessen (hier jeweils auf einer ersten Chipseite des Chips), jeweils beispielsweise Source-Kontakte und Gate-Kontakte (im Falle eines Transistors), und wobei jedes elektronische Bauteil mindestens einen elektrischen Kontakt (oder mehrere elektrische Kontakte) 18 und 20 aufweist, beispielsweise ein Drain-Kontakt oder Drain-Kontakte (beispielsweise im Falle eines Transistors oder Feldeffekttransistors) jeweils auf einer zweiten Bauteilseite 21 und 22 dessen (hier jeweils auf einer zweiten Chipseite des Chips), beispielsweise ein jeweiliger Drain-Kontakt. Andere Arten von Chips können genutzt werden, beispielswiese ein Chip, welcher mindestens eine Verbindungsvorrichtung aufweist, wie zuvor beschrieben wurde. In verschiedenen Ausführungsformen kann ein Logikchip oder ein Speicherchip oder ein Chip bereitgestellt werden, der einen Logikbereich und einen Speicherbereich aufweist. In verschiedenen Ausführungsformen kann ein Logikchip oder ein Speicherchip oder ein Chip bereitgestellt werden, der mindestens einen Logikbereich und/oder mindestens einen Speicherbereich aufweist.
  • Ferner wird ein Träger 24 bereitgestellt (S2200), wobei der Träger 24 eine untere Trägerunterlage 26 und eine Oberfläche 31 auf der Trägerunterlage 26 aufweist. In diesem Fall ist der Träger 24 (und entsprechend die Trägerunterlage 26) ein durchgehender Träger 24, d. h. der Träger besteht aus einem durchgehenden Material, z. B. kann der Träger aus einem durchgehenden Band bestehen oder aus einem durchgehenden Plattenmaterial, wobei der Träger 24 aus einem elektrisch leitfähigen Material bestehen kann (oder ein elektrisch leitfähiges Material aufweisen kann), wie beispielsweise ein metallisches Material oder ein Metall, oder (in einer anderen Ausführungsform) kann der Träger aus einem elektrisch nichtleitenden oder dielektrischen Material bestehen oder ein elektrisch nichtleitendes oder dielektrisches Material aufweisen (vgl. 4A).
  • Die elektronischen Bauteile 2, 4 sind mit deren erster Seite 14, 16 auf einer Oberfläche 31 des Trägers 24 befestigt (S2300). Die elektronischen Bauteile 2, 4 können auf dem Träger 24 in einer einzelnen Linie (eines nach dem anderen, in einer Reihe) angeordnet werden oder in einer Anordnung, welche ein strukturiertes Muster oder ein strukturiertes Design aufweist, angeordnet werden, oder an beliebigen Positionen angeordnet werden.
  • In dem Fall, dass der Träger 24 aus einem elektrisch nichtleitenden Material besteht, können Mengen 50, 52 von Durchgangslöchern 50', 50'', 50''', 52', 52'', 52''' durch den Träger 24 hindurch (in Richtung der Dicke D des Trägers) an den Positionen 50'', 50''', 52'', 52''', welche entsprechend den elektrischen Kontakten 6, 8, 10, 12 der elektronischen Bauteile 2, 4 so angeordnet sind, dass die elektrischen Kontakte 6, 8, 10, 12 freigelegt werden, bereitgestellt werden und an Positionen 50', 52' seitlich versetzt zu den elektronischen Bauteilen 2, 4 bereitgestellt werden (S2400) (vgl. 4C).
  • Mengen 28, 30 von elektrisch leitfähigen Anschlüssen 28', 28'', 28''', 30', 30'', 30''' können innerhalb der Durchgangslöcher 50', 50'', 50''', 52', 52'', 52''' und/oder durch die Durchgangslöcher 50', 50'', 50''', 52', 52'', 52''' hindurch bereitgestellt werden (vgl. 4D) (S2500), und die Anschlüsse 28'', 28''', 30'', 30''' von den elektrisch leitfähigen Anschlüssen 28', 28'', 28''', 30', 30'', 30''', welche jeweils den elektrischen Kontakten 6, 8, 10, 12 der elektronischen Bauteile 2, 4 zugeordnet sind und zu den elektrischen Kontakten 6, 8, 10, 12 der elektronischen Bauteile 2, 4 angeordnet oder ausgerichtet sind, werden an den besagten elektrischen Kontakten 6, 8, 10, 12 befestigt, beispielsweise mittels einer Galvanisierung oder mittels Lötens (mittels eines Lötprozesses) (vgl. 4D). Die elektrisch leitfähigen Anschlüsse können mittels eines Galvanisierungsprozesses gebildet werden und/oder können Drähte 30'', 30''' aufweisen (oder durch Drähte realisiert sein).
  • Wie in 4D gezeigt ist, können die elektrisch leitfähigen Anschlüsse 28', 30', welche in den Durchgangslöchern 50', 52' bereitgestellt werden, welche einen seitlichen Versatz zu den elektronischen Bauteilen 2, 4 aufweisen können, und die elektrisch leitfähigen Anschlüsse 28'', 28''', welche zu den elektrischen Kontakten 6, 8 des elektronischen Bauteils 2, dargestellt auf der linken Seite in 4D, zugeordnet sind, können mittels eines Galvanisierungsprozesses gebildet werden, wobei die elektrisch leitfähigen Anschlüsse 30'', 30''', welche zu den elektrischen Kontakten 10, 12 des elektronischen Bauteils 4, dargestellt auf der rechten Seite in 4D, die Form von Drähten aufweisen können (oder aus Drähten gebildet sein können, oder Drähte beinhalten können).
  • Die Durchgangslöcher 50', 50'', 50''', 52', 52'', 52''' können beispielsweise mittels Ätzens gebildet werden. Dazu können entsprechende Mengen 70, 72 von Opferbereichen 70', 70'', 70''', 72', 72'', 72''' aus einem Opfermaterial in dem Träger 24 angeordnet werden, bevor die elektronischen Bauteile 2, 4 an dem Träger 24 in einem vordefinierten Muster (oder in einer vordefinierten Anordnung) befestigt werden (vgl. 4A'), und die elektronischen Bauteile 2, 4 können derart an dem Träger 24 befestigt werden, dass die elektrischen Kontakte 6, 8, 10, 12 entsprechend den jeweils zugeordneten Opferbereichen 70'', 70''', 72'', 72''' der entsprechend zugeordneten Menge 70, 72 von Opferbereichen angeordnet sind (vgl. 4B'), wobei es Opferbereiche 70', 72' geben kann, welche einen seitlichen Versatz zu den elektronischen Bauteilen 2, 4 aufweisen.
  • Die Opferbereiche 70', 70'', 70''', 72', 72'', 72''' können aus einem Material (Opfermaterial) bestehen oder ein Material aufweisen, wobei das Material eine geringere mechanische Stabilität und/oder chemische Stabilität als das verbleibende Trägermaterial aufweisen kann, so dass die Opferbereiche oder das Opfermaterial leicht von dem verbleibende Träger oder Trägermaterial entfernt werden kann, z. B. mittels Ätzens, so dass damit die entsprechenden Durchgangslöcher 50', 50'', 50''', 52', 52'', 52''' bereitgestellt werden.
  • Anstatt von Opferbereichen kann der elektrisch nichtleitende Träger 24 mit Mengen 80, 82 von elektrisch leitfähigen Bereichen 80', 80'', 80''', 82', 82'', 82''' vorbereitet (präpariert) werden, welche in dem Träger 24 in einer vordefinierten Anordnung oder in einem vordefinierten Muster bereitgestellt werden, und die elektronischen Bauteile 2, 4 können auf der Oberfläche 31 des Trägers 24 befestigt werden, wobei deren elektrische Kontakte 6, 8, 10, 12 entsprechend den zugeordneten elektrisch leitfähigen Bereichen 80'', 80''', 82'', 82''' von den elektrisch leitfähigen Bereichen 80', 80'', 80''', 82', 82'', 82''' in dem Träger 24 angeordnet und befestigt sind, wobei es andere elektrisch leitfähige Bereiche 80', 82' von den elektrisch leitfähigen Bereichen 80', 80'', 80''', 82', 82'', 82''' geben kann, welche einen seitlichen Versatz zu den elektronischen Bauteilen 2, 4 aufweisen (vgl. 4B'').
  • Wie in 4E gezeigt ist, wird ein Verkapselungsmaterial 33 angewendet oder aufgetragen oder gebildet, so dass die freiliegenden Bereiche der elektronischen Bauteile 2, 4 verkapselt werden (S2600), so dass eine entsprechende Verkapselung 38 darum herum gebildet wird. Das Verkapselungsmaterial 33 kann ein dielektrisches Material sein oder ein dielektrisches Material aufweisen, wie zum Beispiel ein Epoxid-Formmaterial (oder ein Spritzgussmaterial auf Epoxidbasis), mit bis zu 95 Gew.-% Silikat (Siliziumoxid) und/oder Aluminat (Aluminiumoxid) und/oder anderen anorganischen Füllmaterialien gefüllt; z. B. ein Epoxid-Silikon Co-Polymer, mit bis zu 95 Gew.-% Silikat (Siliziumoxid) und/oder Aluminat (Aluminiumoxid) und/oder anderen anorganischen Füllmaterialien gefüllt; z. B. glasfaserverstärktes Epoxid-Laminat (bis zu 90 Gew.-%); z. B. eine gefüllte und/oder ungefüllte Mischung aus Epoxid und Silikon(en); z. B. ein Polyimid.
  • Das entsprechend gebildete sandwich-ähnliche Gehäuse, welches die elektronischen Bauteile 2, 4, den (unteren) Träger 24, der die elektronischen Bauteile 2, 4 von unten unterstützt, verkapselt und beschützt, und die Verkapselung oder die Verkapselungsschicht 38, welche die elektronischen Bauteile 2, 4 von oben verkapselt oder bedeckt und beschützt, ermöglicht es den darauf oder darin angeordneten elektronischen Bauteilen 2, 4 in einer geschützten und sicheren Art und Weise weiter bearbeitet oder verarbeitet zu werden, wobei das Risiko des Beschädigens der elektronischen Bauteile 2, 4 reduziert ist.
  • Wie in 4F gezeigt ist, können die elektronischen Bauteile 2, 4 in der Dicke (vgl. Dickenrichtung D in 4F) reduziert werden (S2700), beispielweise durch Abschleifen der elektronischen Bauteile 2, 4 auf deren zweiter Seite 21, 22, welche entgegengesetzt zu deren erster Seite 14, 16 zeigt, wobei die jeweilige erste Seite 14, 16 in Richtung des Trägers 24 zeigt. Indem die Dicke der elektronischen Bauteile 2, 4 verringert wird, erfährt die Dicke des Verkapselungsmaterials 33 und somit die Verkapselung 38 oder die Verkapselungsschicht 38 eine entsprechende Dickenreduktion (Verringerung der Dicke), wobei die zweiten Seiten 21, 22 der elektronischen Bauteile 2, 4, welche die elektrischen Kontakte 18, 20 darauf aufweisen, freigelegt werden. Die Oberfläche der zweiten Seiten 21, 22 der elektronischen Bauteile 2, 4 und die entsprechende Oberfläche der Verkapselung 38 können eine gemeinsame glatte und plane Oberfläche bilden.
  • Wie in 4G gezeigt ist, wird an der Position von den elektrisch leitfähigen Anschlüssen 80', 82', welche einen seitlichen Versatz zu den elektronischen Bauteilen 2, 4 aufweisen, ein entsprechendes Durchgangsloch oder Via 40, 42 oder entsprechende Durchgangslöcher oder Vias 40, 42 durch die Verkapselung 38 hindurch gebildet, beispielsweise mittels Ätzens und/oder Bohrens (in die Richtung der Dicke D), so dass dadurch die entsprechenden elektrisch leitfähigen Anschlüsse 80', 82' auf einer Seite (oder auf der Oberfläche 31) des Trägers 24, wobei die eine Seite (oder die Oberfläche 31) in Richtung der ersten Seite 14, 16 der elektronischen Bauteile 2, 4 zeigt, freigelegt werden (S2800).
  • Wie in 4H veranschaulicht ist, kann eine jeweilige Metallisierung oder Metallisierungsschicht 44, 46 auf die zweite Seite 21, 22 von jedem der elektronischen Bauteile 2, 4 aufgebracht werden (S2900), wobei die jeweilige Metallisierung oder Metallisierungsschicht 44, 46 den entsprechenden elektrischen Kontakt 18, 20 (oder die entsprechenden elektrischen Kontakte), bereitgestellt auf der besagten zweiten Seite 21, 22 von den elektronischen Bauteilen 2, 4, elektrisch kontaktiert. Die jeweilige Metallisierung 44, 46 erstreckt sich durch das Durchgangsloch 40, 42 (oder durch die Durchgangslöcher) hindurch, welches (welche) den entsprechenden elektronischen Bauteilen 2, 4 zugeordnet ist (sind), und seitlich der elektronischen Bauteilen 2, 4 angeordnet ist (sind), so dass damit der elektrische Kontakt (oder die elektrischen Kontakte) 18, 22, bereitgestellt auf der zweiten Seite 21, 22 des jeweiligen zugeordneten elektronischen Bauteils 2, 4, mit dem entsprechend zugeordneten elektrisch leitfähigen Anschluss (oder den elektrisch leitfähigen Anschlüssen) 80', 82' elektrisch verbunden wird.
  • Dabei kann die elektrische Verbindungsstruktur zwischen den elektronischen Bauteilen 2, 4 und den entsprechend zugeordneten elektrisch leitfähigen Anschlüssen 80', 80'', 80''', 82', 82'', 82''' vervollständigt werden oder vollständig werden. Die jeweilige Metallisierung oder Metallisierungsschicht 44, 46 kann eine Dicke von einigen 10 μm bis zu einigen 100 μm aufweisen, z. B. in einem Bereich von ungefähr 10 μm bis ungefähr 500 μm liegen, z. B. in einem Bereich von ungefähr 25 μm bis ungefähr 400 μm liegen, z. B. in einem Bereich von ungefähr 50 μm bis ungefähr 300 μm liegen, z. B. in einem Bereich von ungefähr 75 μm bis ungefähr 200 μm liegen, wobei die Metallisierung oder die Metallisierungsschicht 44, 46 im Wesentlichen von konstanter Dicke sein kann oder wobei die Dicke der Metallisierung oder der Metallisierungsschicht 44, 46 in dem oben angegebenen Bereich variiert.
  • Wie in 4I veranschaulicht ist, kann die Trägerunterlage 26 entfernt (S3000) werden, nachdem die elektrische Verbindung zwischen den jeweiligen elektronischen Bauteilen 2, 4 und den elektrisch leitfähigen Anschlüssen 80', 80'', 80''', 82', 82'', 82''' der entsprechend zugeordneten Menge von elektrisch leitfähigen Anschlüssen 80, 82 strukturiert (z. B. vollständig strukturiert) wurde, beispielsweise mittels Ätzens oder mittels (mechanischen) Schleifens, so dass ein dünner oberer Trägerschichtbereich 90 (oder Trägerbereich 90) des Trägers 24 verbleibt und im Wesentlichen eine glatte und plane (ebene) untere Oberfläche gemeinsam mit diesen elektrisch leitfähigen Anschlüssen 80', 80'', 80''', 82', von den elektrisch leitfähigen Anschlüssen 80', 80'', 80''', 82', 82'', 82''', welche mittels Galvanisierung bereitgestellt wurden, bildet. Das bedeutet, dass ein wesentlicher Schichtbereich, welcher die Trägerunterlage 26 bildet, des Trägers 24 fern von den elektronischen Bauteilen 2, 4 entfernt wird, wobei nur Trägerbereiche des Trägers 24 seitlich der elektrisch leitfähigen Anschlüsse 80', 80'', 80''', 82' von den elektrisch leitfähigen Anschlüssen 80', 80'', 80''', 82', 82'', 82''', welche mittels Galvanisierung bereitgestellt wurden, als verbleibender Trägerbereich 90 verbleibt und für diese elektrisch leitfähigen Anschlüsse 80', 80'', 80''', 82' einen seitlichen Schutz und eine (seitliche) elektrische Isolierung bereitstellen. In dieser Konfiguration, gemäß 4I, verbleiben die elektrisch leitfähigen Anschlüsse 80', 80'', 80''', 82', 82'', 82''' als Kontaktanschlüsse 48', 48'', 48''' und 50', 50'', 50''' oder sind als elektrisch leitfähige Anschlüsse 80', 80'', 80''', 82', 82'', 82''' nutzbar oder von außen zugänglich, für eine externe elektrische Verbindung der elektronischen Vorrichtung 1. Das heißt, dass die besagten Kontaktanschlüsse 48', 48'', 48''' und 50', 50'', 50''' nutzbar sind, um eine elektrische Verbindung der entsprechenden elektronischen Bauteile 2, 4 der jeweiligen elektronischen Vorrichtung 1 zu externen Bauelementen in beispielsweise einen elektrischen Schaltkreis auf beispielsweise einer gedruckten Leiterplatte (PCB, printed circuit board) zu ermöglichen oder bereitzustellen.
  • In dem in 4J gezeigten Prozessabschnitt sind die elektronischen Bauteile 2, 4, zusammen mit deren daran verbundenen Kontaktanschlüssen 48', 48'', 48''' und 50', 50'', 50''', mittels der jeweiligen Metallisierung 44, 46 und der verbleibenden Verkapselung 38, mechanisch mittels der verbleibenden Verkapselung 38 und dem verbleibenden Trägerbereich 90 miteinander verbunden.
  • Wie in 4J gezeigt ist, kann die mechanische Verbindung zwischen den elektronischen Bauteilen 2, 4, wobei die Verbindung mittels der verbleibenden Verkapselung 38 und dem verbleibenden Trägerbereich 90 hergestellt ist, getrennt werden, beispielsweise mittels Schneidens, z. B. mittels mechanischen Schneidens oder Laserschneidens, oder Sägens. oder Brechens, so dass dabei die jeweiligen elektronischen Vorrichtungen 1, welche zu den jeweiligen elektronischen Bauteilen 2, 4 zugeordnet sind, vereinzelt werden (S3100).
  • Diesbezüglich kann die jeweilige elektronische Vorrichtung 1 mindesten ein elektronisches Bauteil 2, 4 (ein elektronisches Bauteil oder mehrere elektronische Bauteile) aufweisen, wobei die elektronischen Bauteile von gleicher Bauart sein können, z. B. von der gleichen Art von Halbleiterchips, z. B. von der gleichen Art von Siliziumchips, oder beispielsweise auch von verschiedenen Bauarten sein können. Wie ferner in 4J gezeigt ist, können die Kontaktanschlüsse 48', 48'', 48''', 50' von den Kontaktanschlüssen 48', 48'', 48''', 50', 50'', 50''', welche mittels Galvanisierung bereitgestellt wurden, auf ihrer freigelegten Seite, welche von der ersten Seite des entsprechenden elektronischen Bauteils 2, 4 weg zeigt, mit einer elektrisch leitfähigen Abdeckung 52 versehen (ausgestattet) werden (S3200), z. B. eine Abdeckung aus einem lötbaren (zum Löten geeigneten) Material, so dass eine elektrische Verbindung zu einem externen Bauelement ermöglicht oder erleichtert wird. Die endgültige Dicke des elektronischen Bauteils, z. B. die endgültige Dicke der elektronischen Bauteile 2, 4, kann kleiner als 60 μm oder gleich 60 μm sein.
  • Mit Bezug auf alle vorangehend beschriebenen Ausführungsformen, können die folgenden zusätzlichen Aspekte gelten oder einbezogen werden, sowohl einzeln als auch in Kombination. Der Träger kann eine Dicke im Bereich von mindestens 10 μm aufweisen, z. B. im Bereich von ungefähr 10 μm bis ungefähr 1 mm. Das mindestens eine elektronische Bauteil kann ein Chip sein (oder mehrere elektronische Bauteile können Chips sein, oder alle elektronischen Bauteile können Chips sein), wobei der Chip ein Siliziumchip sein kann (oder die Chips Siliziumchips sein können). Ferner kann das Verkapselungsmaterial ein dielektrisches Material sein oder aufweisen. Ferner kann das Reduzieren der Dicke der elektronischen Bauteile das Reduzieren der Dicke der Verkapselung oder des Verkapselungsmaterials aufweisen. Ferner können elektrisch leitfähige Anschlüsse auf dem Träger in Bereichen mit einem seitlichen Versatz zu den elektronischen Bauteilen gebildet werden, wobei die elektrisch leitfähigen Anschlüsse Vorsprünge von den elektrisch leitfähigen Vorsprüngen auf dem Träger sein können. Durchgangslöcher können in der Verkapselung in einer Dickenrichtung dessen gebildet werden (wobei sich die Durchgangslöcher in eine Richtung senkrecht zu der Prozessoberfläche des Trägers (z. B. senkrecht zur Oberfläche 31) erstrecken können), und die Durchgangslöcher sind jeweils passend zu den elektrisch leitfähigen Anschlüssen oder Vorsprüngen, die mit einem seitlichen Versatz von dem elektronischen Bauteil angeordnet sind (jeweils neben den elektronischen Bauteilen angeordnet sind), so dass damit die besagten elektrisch leitfähigen Anschlüsse und Vorsprünge freigelegt werden. Eine Kontaktmetallisierung, welche sich durch die Durchgangslöcher hindurch erstreckt, so dass die entsprechenden freigelegten elektrisch leitfähigen Anschlüsse oder Vorsprünge elektrisch kontaktiert werden. Die Kontaktmetallisierung kann mindestens einen elektrischen Kontakt (oder mehrere elektrische Kontakte), der auf einer zweiten Seite der elektronischen Bauteile bereitgestellt wird (oder die auf einer zweiten Seite der elektronischen Bauteile bereitgestellt werden), elektrisch kontaktieren. Die Trägerunterlage kann aus einem durchgehenden Material bestehen oder ein durchgehendes Material aufweisen. Der Träger kann aus einem Plattenmaterial oder einem Bandmaterial bestehen, oder ein Plattenmaterial oder ein Bandmaterial aufweisen. Der Träger kann aus einem Metall sein oder ein metallisches Material aufweisen (oder metallische Eigenschaften aufweisen). Der Träger, welcher beispielsweise ein Substrat sein kann, kann aus einem keramischen Material bestehen (oder ein keramisches Material aufweisen) und/oder kann eine Folie sein (oder eine Folie aufweisen) und/oder kann ein Leiterrahmen sein (oder einen Leiterrahmen aufweisen, oder eine Leiterplatine aufweisen). Die elektrischen Kontakte des jeweiligen elektronischen Bauteils können an der jeweiligen Menge von elektrisch leitfähigen Anschlüssen mittels Lötens, z. B. Diffusionslötens, oder mittels Sinterns, oder mittels Nanomaterial (Nanoklebers oder Nanopasten), oder mittels elektrisch leitfähiger Klebstoffe, befestigt werden, wobei die elektrisch leitfähigen Anschlüsse selbst mittels des Lötens, z. B. Diffusionslötens, (oder des entsprechenden Lötmaterials), mittels des Sinterns (oder des entsprechenden Sintermaterials), oder Nanopasten oder elektrisch leitfähiger Klebstoffe bereitgestellt werden können. Mindestens ein elektronisches Bauteil (oder mehrere elektronische Bauteile, oder alle elektronischen Bauteile) kann auf dessen einer Seite eine Vielzahl (oder eine Mehrzahl) von elektrischen Kontakten aufweisen, wobei die Vielzahl (oder die Mehrzahl) von elektrischen Kontakten in einem vordefinierten Kontaktmuster (auch als Kontakt-Anordnung bezeichnet) angeordnet sind (d. h. die Kontakte können entsprechend einer vordefinierten Anordnung angeordnet sein), und wobei die elektrisch leitfähigen Anschlüsse oder die Vorsprünge der entsprechenden Menge von Anschlüssen oder Vorsprüngen des Trägers in einem Anschlussmuster oder in einem Vorsprungmuster (auch als Vorsprung-Anordnung bezeichnet) angeordnet sind, jeweils entsprechend dem Kontaktmuster (bzw. dem vordefinierten Kontaktmuster, auch als Kontakt-Anordnung bezeichnet) (d. h. die Anschlüsse und die Vorsprünge können entsprechend einer vordefinierten Anordnung angeordnet sein, wobei die Anordnung der Anschlüsse oder die Anordnung der Vorsprünge der Anordnung der Kontakte gleicht). Die elektrischen Kontakte auf der einen Seite des jeweiligen Siliziumchips können Source-Kontakte und Gate-Kontakte aufweisen. Eine zweite Seite des jeweiligen Chips (oder Siliziumchips) kann mit einem elektrischen Kontakt in Form eines Drain-Kontakts ausgestattet sein. Die Vorsprünge können auf einer Seite, welche von der ersten Seite des elektronischen Bauteils weg zeigt, eine Metallisierung aufweisen. Der Träger kann Mengen von mindestens einem Durchgangsloch (einem Durchgangsloch oder mehreren Durchgangslöchern) aufweisen, wobei diese jeweils zu den Mengen von mindestens einem elektrisch leitfähigen Anschluss zugeordnet sind, wobei die Mengen von mindestens einem elektrisch leitfähigen Anschluss durch die entsprechend zugeordneten Durchgangslöcher hindurch, von den besagten Mengen von mindestens einem Durchgangsloch in dem Träger, bereitgestellt werden, wobei der mindestens eine elektrisch leitfähige Anschluss (oder die elektrisch leitfähigen Anschlüsse) durch die Durchgangslöcher in dem Träger hindurch mittels eines Galvanisierungsprozesses gebildet werden kann (können). Der Träger kann Mengen von mindestens einem Opfermaterialbereich aufweisen, jeweils zugeordnet zur den Mengen von mindestens einem Durchgangsloch, wobei die Opferbereiche (oder die Opfermaterialbereiche), nach dem Befestigen der elektronischen Bauteile an dem Träger, entfernt werden, so dass damit die entsprechend zugeordneten Mengen von mindestens einem Durchgangsloch gebildet werden (z. B. kann die Menge mindestens ein Durchgangsloch enthalten, wobei die Anzahl der Mengen größer als eins sein kann). Der Prozess des Verkapselns (Verkapselungsprozess) kann mittels Laminierens (oder mittels eines Laminierprozesses) durchgeführt werden, so dass das Verkapselungsmaterial ein Laminat (oder einen Schichtwerkstoff) sein kann oder aufweisen kann. Das Verkapselungsmaterial kann ein glasfaserverstärkter Kunststoff oder ein karbonfaserverstärkter Kunststoff, oder eine (reine) Glasverbindung sein oder aufweisen. Der Verkapselungsprozess kann ein Unterfüllen aufweisen, so dass Hohlräume zwischen diversen Teilen erreicht oder gefüllt werden können, beispielsweise zwischen den elektronischen Bauteilen und dem Träger, wobei auch das Unterfüllen in einem vorangehenden Vor-Unterfüllen durchgeführt werden kann (zum Beispiel in einem vorher durchgeführten zusätzlichen Füllprozess, um die Hohlräume zwischen diversen Teilen zu füllen). Der Verringerungsprozess (zum Reduzieren der Dicke) kann Schleifen und/oder Ätzen und/oder Laserätzen und/oder andere Prozesse aufweisen, die zum Entfernen von Material geeignet sind. In dem Fall, dass der Träger verbleibt, kann der Träger weiter bearbeitet werden, beispielsweise fertiggestellt werden, z. B. mit Gold beschichtet werden. Die Trägerunterlage kann ein durchgehendes Material sein. Der Träger kann aus einem Plattenmaterial (z. B. aus Blech) oder aus einem Bandmaterial (z. B. aus einem Metallband) bestehen. Der Träger kann ein elektrisch leitfähiges Material aufweisen oder daraus bestehen. Die elektrisch leitfähigen Anschlüsse können durch die Durchgangslöcher (bereitgestellt in dem Träger) hindurch mittels Galvanisierens (oder eines Galvanisierprozesses) gebildet werden.

Claims (15)

  1. Ein Verfahren zum Herstellen einer elektronischen Vorrichtung (1), wobei das Verfahren aufweist: Bereitstellen von elektronischen Bauteilen (2, 4), wobei jedes elektronische Bauteil (2, 4) einen oder mehrere elektrische Kontakte (6, 8, 10, 12) auf einer ersten Bauteilseite (14, 16) des elektronischen Bauteils (2, 4) aufweist; Bereitstellen eines Trägers (24), wobei der Träger (24) eine Trägerunterlage (26) und eine obere Oberfläche oberhalb der Trägerunterlage (26) aufweist; Befestigen der elektronischen Bauteile (2, 4) mit der ersten Bauteilseite (14, 16) der elektronischen Bauteile auf der oberen Oberfläche des Trägers (24); Ausstatten des Trägers (24) mit Mengen von einem oder mehreren Durchgangslöchern (50, 52), die den elektrischen Kontakten (6, 8, 10, 12) zugeordnet sind, und mit Mengen von einem oder mehreren Durchgangslöchern (50, 52) mit einem seitlichen Versatz zu den elektrischen Bauelementen (2, 4); Bereitstellen von Mengen von einem oder mehreren elektrisch leitfähigen Anschlüssen (28, 30, 28', 30', 80, 82) in den Durchgangslöchern (50, 52), wobei die elektrischen Kontakte (6, 8, 10, 12) des jeweiligen elektronischen Bauteils (2, 4) mit entsprechenden elektrisch leitfähigen Anschlüssen der jeweiligen zugeordneten Menge von elektrisch leitfähigen Anschlüssen (28, 30, 28', 30', 80, 82) verbunden sind; Verkapseln der freiliegenden Bereiche (36) der elektronischen Bauteile (2, 4) mit einem Verkapselungsmaterial (33), so dass eine Verkapselung (38) gebildet wird; und Reduzieren der Dicke der elektronischen Bauteile (2, 4), welche auf dem Träger (24) befestigt sind.
  2. Verfahren gemäß Anspruch 1, wobei das Verfahren ferner aufweist: Entfernen der Trägerunterlage (26) oder vollständiges Entfernen des Trägers (24), wobei die elektrisch leitfähigen Anschlüsse als Kontaktanschlüsse für externe elektrische Verbindungen des elektronischen Bauelements verbleiben oder von außen zugänglich sind.
  3. Verfahren gemäß einem der Ansprüche 1 oder 2, wobei eines, mehrere oder alle der elektronischen Bauteile (2, 4) Chips sind.
  4. Verfahren gemäß einem der Ansprüche 1 bis 3, wobei das Reduzieren der Dicke der elektronischen Bauteile (2, 4) das Reduzieren der Dicke des Verkapselungsmaterials (33) aufweist.
  5. Verfahren gemäß dem Anspruch 1, wobei das Verfahren ferner aufweist: Bilden von Durchgangslöchern (40, 42) in der Verkapselung (38) entlang einer Dickenrichtung der Verkapselung, derart, dass von den Durchgangslöchern (40, 42) elektrisch leitfähige Anschlüssen (28, 30, 80, 82) freigelegt werden, welche mit einem seitlichen Versatz zu den elektronischen Bauteilen (2, 4) angeordnet sind.
  6. Verfahren gemäß dem Anspruch 5, wobei eine Kontaktmetallisierung (44, 46) bereitgestellt wird, welche sich durch die Durchgangslöcher (40, 22) in der Verkapselung (33, 38) hindurch erstreckt, so dass die entsprechenden elektrisch leitfähigen Anschlüsse (28, 30, 80, 82) elektrisch kontaktiert werden.
  7. Verfahren gemäß dem Anspruch 6, wobei die Kontaktmetallisierung (44, 46) einen oder mehrere elektrische Kontakte auf der zweiten Seite (21, 22) des elektronischen Bauteils (2, 4) kontaktiert.
  8. Verfahren gemäß dem Anspruch 1, wobei das Verfahren ferner aufweist: Ausstatten des Trägers (24) mit Mengen von einem oder mehreren Opfermaterialbereichen (70, 72), jeweils den Mengen von einem oder mehreren Durchgangslöchern (50, 52) zugeordnet, wobei die Opferbereiche (70, 72) nach dem Befestigen der elektronischen Bauteile (2, 4) an dem Träger (24) entfernt werden, so dass entsprechend zugeordnete Mengen von einem oder mehreren Durchgangslöchern (50, 52) gebildet werden.
  9. Ein Verfahren zum Herstellen einer elektronischen Vorrichtung (1), wobei das Verfahren aufweist: Bereitstellen eines elektrisch leitfähigen Trägers (24), welcher aus einer durchgehenden Trägerunterlage (26) und einer ersten Seite gebildet ist, von welcher sich Metallvorsprünge (28, 30) erstrecken, wobei die Metallvorsprünge in einer derartigen Struktur angeordnet sind, so dass diese mit Source-Kontakten und Gate-Kontakten (6, 8, 10, 12) auf einer jeweiligen ersten Seite (14, 16) von einer Mehrzahl von elektronischen Chips (2, 4), welche auf dem Träger (24) angeordnet werden sollen, passend sind; Anordnen der Chips (2, 4) mit deren jeweiligen erster Seite (14, 16) auf dem Träger (24), wobei die Source-Kontakte und Gate-Kontakte entsprechend den zugehörigen Metallvorsprüngen (28, 30) angeordnet sind; Bereitstellen einer Verkapselungsschicht (38) auf der ersten Seite des Trägers (24), so dass damit die Chips (2, 4) verkapselt werden; Reduzieren der Dicke der Chips (2, 4) auf der ersten Seite des Trägers (24), wobei entsprechend die Dicke der Verkapselungsschicht (38) auf der ersten Seite des Trägers reduziert wird; Bereitstellen von Durchgangslöchern (40, 42) in der Verkapselungsschicht (38) auf der ersten Seite des Trägers, so dass entsprechende Metallvorsprünge von den Metallvorsprüngen (28, 30) auf der ersten Seite des Trägers freigelegt werden; Bereitstellen von separierten Metallisierungsschichten (44, 46) auf der Verkapselungsschicht (38), derart, dass die freigelegten Metallvorsprünge durch die Durchgangslöcher hindurch und ein Drain-Kontakt auf der zweiten Seite der Chips von den separierten Metallisierungsschichten (44, 46) elektrisch verbunden werden.
  10. Verfahren gemäß Anspruch 9, wobei die Trägerunterlage (26) und die elektrisch leitfähigen Vorsprünge (28, 30) aus einem Stück bestehen.
  11. Verfahren gemäß einem der Ansprüche 9 oder 10, wobei das Verfahren ferner aufweist: Bilden von elektrisch leitfähigen Anschlüssen auf dem Träger (24) in Bereichen mit einem seitlichen Versatz zu den elektronischen Bauteilen (2, 4).
  12. Verfahren gemäß einem der Ansprüche 9 bis 11, wobei die Vorsprünge (28, 30) eine Metallisierung auf einer Seite aufweisen, welche von der ersten Seite des elektronischen Bauteils weg zeigt.
  13. Verfahren gemäß dem Anspruch 9, wobei das Verfahren ferner aufweist: mindestens teilweises oder vollständiges Entfernen der Trägerunterlage (26).
  14. Verfahren zum Herstellen einer elektronischen Vorrichtung (1), wobei das Verfahren aufweist: Bereitstellen elektronischer Bauteile (2, 4), wobei jedes der elektronischen Bauteile einen oder mehrere elektrische Kontakte (6, 8, 10, 12) auf einer ersten Bauteilseite (14, 16) der elektronischer Bauteile aufweist; Bereitstellen eines Trägers (24), wobei der Träger eine Trägerunterlage (26) und eine obere Oberfläche oberhalb der Trägerunterlage aufweist und Mengen von einem oder mehreren Opferbereichen (70, 72) aufweist, wobei sich die Opferbereiche durch den Träger (24) hindurch, von der oberen Oberfläche zu einer entsprechenden gegenüberliegenden unteren Oberfläche, erstrecken; Befestigen der elektronischen Bauteile (2, 4) mit der ersten Bauteilseite (14, 16) der elektronischen Bauteile (2, 4) auf der oberen Oberfläche des Trägers (24) derart, dass die elektronischen Bauteile (2, 4) jeweils zu den Mengen von dem einen oder den mehreren Opferbereichen (70, 72) zugeordnet sind und dass die elektronischen Bauteile (2, 4) mit dem einen oder den mehreren elektrischen Kontakten (6, 8, 10, 12) des jeweiligen elektronischen Bauteils (2, 4) entsprechend zu dem einen oder den mehreren Opferbereichen der jeweiligen zugeordneten Menge (70, 72) von einem oder mehreren Opferbereichen angeordnet sind; Entfernen der Opferbereiche von den Mengen von einem oder mehreren Opferbereichen (70, 72) von dem Träger (24), so dass damit entsprechend zugeordnete Mengen von einem oder mehreren Durchgangslöchern (50, 52) in dem Träger (24) gebildet werden; Bereitstellen von elektrisch leitfähigen Anschlüssen (80, 82) durch die Durchgangslöcher der Mengen von einem oder mehreren Durchgangslöchern (50, 52), wobei die elektrisch leitfähigen Anschlüsse die entsprechenden elektrischen Kontakte (6, 8, 10, 12) der entsprechenden elektronischen Bauteile (2, 4) elektrisch kontaktieren; Verkapseln der freiliegenden Bereiche der elektronischen Bauteile (2, 4) mit einem Verkapselungsmaterial (33), so dass eine Verkapselung (38) gebildet wird; und Entfernen der Trägerunterlage (26) oder des Trägers (24), wobei die elektrisch leitfähigen Anschlüsse als Kontaktanschlüsse für externe elektrische Verbindungen der elektronischen Vorrichtung (1) verbleiben oder von außen zugänglich sind.
  15. Verfahren gemäß dem Anspruch 14, wobei das Verfahren ferner aufweist: Reduzieren der Dicke der elektronischen Bauteile (2, 4), welche an dem Träger (24) befestigt sind.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9040346B2 (en) * 2012-05-03 2015-05-26 Infineon Technologies Ag Semiconductor package and methods of formation thereof
US20160035665A1 (en) * 2014-08-04 2016-02-04 Infineon Technologies Ag Circuit arrangement and method for manufacturing the same
US9536756B1 (en) * 2015-06-29 2017-01-03 Stmicroelectronics, Inc. Semiconductor packages separated using a sacrificial material
US10903148B2 (en) * 2018-04-10 2021-01-26 Microchip Technology Incorporated High performance multi-component electronics power module
FR3100379B1 (fr) * 2019-09-03 2021-09-24 St Microelectronics Grenoble 2 Dispositif électronique comprenant des composants électroniques optiques et procédé de fabrication

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090020890A1 (en) * 2007-04-04 2009-01-22 Spansion Llc Semiconductor device and method for manufacturing the same
DE102008057707A1 (de) * 2007-11-26 2009-06-04 Infineon Technologies Ag Verfahren zum Herstellen eines Bauelements einschließlich des Plazierens eines Halbleiterchips auf einem Substrat
US20100044885A1 (en) * 2008-08-25 2010-02-25 Infineon Technologies Ag Semiconductor device and manufacturing method
DE102011001770A1 (de) * 2010-06-01 2011-12-01 Infineon Technologies Ag Verfahren und System zum Ausbilden eines dünnen Halbleiterbauelements
US20110316146A1 (en) * 2010-06-24 2011-12-29 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Anisotropic Conductive Film Between Semiconductor Die and Build-Up Interconnect Structure

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2772516B1 (fr) * 1997-12-12 2003-07-04 Ela Medical Sa Circuit electronique, notamment pour un dispositif medical implantable actif tel qu'un stimulateur ou defibrillateur cardiaque, et son procede de realisation
WO2001015223A1 (fr) * 1999-08-23 2001-03-01 Rohm Co., Ltd. Dispositif semi-conducteur et son procede de fabrication
JP3420748B2 (ja) * 2000-12-14 2003-06-30 松下電器産業株式会社 半導体装置及びその製造方法
DE10334576B4 (de) 2003-07-28 2007-04-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem Kunststoffgehäuse
US7453157B2 (en) * 2004-06-25 2008-11-18 Tessera, Inc. Microelectronic packages and methods therefor
DE102006025671B4 (de) 2006-06-01 2011-12-15 Infineon Technologies Ag Verfahren zur Herstellung von dünnen integrierten Halbleitereinrichtungen
US7982309B2 (en) 2007-02-13 2011-07-19 Infineon Technologies Ag Integrated circuit including gas phase deposited packaging material
US8258624B2 (en) 2007-08-10 2012-09-04 Intel Mobile Communications GmbH Method for fabricating a semiconductor and semiconductor package
US7968378B2 (en) 2008-02-06 2011-06-28 Infineon Technologies Ag Electronic device
US7932180B2 (en) * 2008-07-07 2011-04-26 Infineon Technologies Ag Manufacturing a semiconductor device via etching a semiconductor chip to a first layer
US8314499B2 (en) * 2008-11-14 2012-11-20 Fairchild Semiconductor Corporation Flexible and stackable semiconductor die packages having thin patterned conductive layers
US9299661B2 (en) * 2009-03-24 2016-03-29 General Electric Company Integrated circuit package and method of making same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090020890A1 (en) * 2007-04-04 2009-01-22 Spansion Llc Semiconductor device and method for manufacturing the same
DE102008057707A1 (de) * 2007-11-26 2009-06-04 Infineon Technologies Ag Verfahren zum Herstellen eines Bauelements einschließlich des Plazierens eines Halbleiterchips auf einem Substrat
US20100044885A1 (en) * 2008-08-25 2010-02-25 Infineon Technologies Ag Semiconductor device and manufacturing method
DE102011001770A1 (de) * 2010-06-01 2011-12-01 Infineon Technologies Ag Verfahren und System zum Ausbilden eines dünnen Halbleiterbauelements
US20110316146A1 (en) * 2010-06-24 2011-12-29 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Anisotropic Conductive Film Between Semiconductor Die and Build-Up Interconnect Structure

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Publication number Publication date
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DE102012113012A1 (de) 2013-07-04
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CN103187375B (zh) 2016-09-07

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