KR100531178B1 - 중간 질화물 반도체 에피층의 금속상 전환을 이용한질화물 반도체 에피층 성장 방법 - Google Patents

중간 질화물 반도체 에피층의 금속상 전환을 이용한질화물 반도체 에피층 성장 방법 Download PDF

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Abstract

이종기판에 질화물 반도체 에피층을 성장시키는 과정에서 중간에 금속층으로 전환시킬 수 있는 중간 질화물 반도체 에피층을 삽입하고 그것을 금속층으로 전환시키는 방법에 의해 후속적으로 성장시키는 질화물 반도체 에피층의 내부 결함을 크게 낮추면서 응력 발생을 감소시키는 방법을 제공한다. 본 발명에 따라 중간 질화물 반도체 에피층으로부터 변환되어 생성된 금속층은 추후 질화물 반도체 에피층과 이종기판의 분리에 있어서도 선택적 식각 방법 등으로 쉽게 분리해낼 수 있다. 이 방법을 사용하는 경우 현재 2인치 이상의 대면적 기판 제조에 걸림돌이 되고 있는 기판 휨(warpage) 현상을 감소시킬 수 있다.

Description

중간 질화물 반도체 에피층의 금속상 전환을 이용한 질화물 반도체 에피층 성장 방법{Growth method of nitride epitaxial layer using conversion of nitride interlayer into metallic phase}
본 발명은 질화물 반도체 에피층(epitaxial layer) 성장 방법에 관한 것으로, 보다 상세하게는 이종기판을 사용하되 휨(warpage)이 없고 격자 결함 밀도가 낮아 고효율 광소자 및 전자소자 제작에 유리한 질화물 반도체 에피층 성장 방법에 관한 것이다.
이종기판에 성장시키는 질화물 반도체 에피층의 경우 격자 상수 불일치와 열팽창 계수의 차이로 인해 많은 결정 결함이 발생하고, 내부 응력에 의해 기판의 휨 현상이 발생된다. 결정 결함은 광소자 및 전자소자에 있어서 캐리어(carrier)의 원활한 이동을 방해하여 발광 효율을 크게 저하시켜 고효율 소자의 제작을 어렵게 한다. 그리고, 기판의 휨 현상은 대면적 기판의 제작에 큰 방해 요인으로 작용하고 있다.
이종기판에 질화물 반도체 에피층을 성장시키기 위하여, 종래에는 동종 물질로 된 저온 완충막(buffer layer)을 이용한 2 단계 성장법을 이용하고 있다. 저온에서 완충막을 성장시키면 높은 표면 농도의 불연속적인 핵이 이종기판 위에 생성된다. 이렇게 형성된 완충막은 기판과 일정한 상관 관계를 지니는 동종의 수많은 핵 생성 자리를 제공하여 성장기구가 삼차원 성장에서 이차원 성장으로 전환되도록 하고 동종 에피층의 성장을 위한 씨앗 역할을 해준다. 그리고 기판과 에피층간의 격자 불일치에 의해 생겨난 전위(dislocation)들을 후속 열처리에 의한 재결정화로 완충막 내에 묶어두는 역할을 한다. 이런 방법으로 수 ㎛ 두께의 질화물 반도체 에피층을 성장시키고 있다. 그리고, 이종기판 위에 저온 버퍼층을 사용하는 것 이외에도 이런 버퍼층을 에피층 중간에 완충막으로 삽입하여 결함 밀도를 줄이거나 응력을 제거하는 방법도 사용되고 있으나 기술적 한계를 나타내고 있다.
이에 대한 해결책으로 동종기판을 성장시키는 기술이 있다. 결함 밀도가 낮은 동종기판을 사용할 경우에는 격자 불일치에 대한 문제가 없으므로 후속적으로 성장시키는 질화물 반도체 에피층의 결정성도 크게 향상시킬 수 있다. 하지만 동종기판으로 사용되기 위해서는 이종기판에 400~500 ㎛ 수준의 두께로 질화물 반도체 에피층을 성장시킨 후 이종기판을 떼어내야만 한다. 그런데 이종기판과의 격자 불일치와 열팽창 계수의 차이로 기판은 매우 큰 응력을 받아 휨 현상이 발생하고 이는 이종기판을 떼어내더라도 여전히 남아 있으므로 소자 제조 공정에 있어 큰 어려움이 있으며 대면적 질화물 기판의 제작에 걸림돌이 되고 있다. 그리고, 이종기판을 떼어내는 데에는 레이저나 기계적 폴리싱 등 복잡한 제거 단계를 필요로 한다.
본 발명이 이루고자 하는 기술적 과제는 고효율 질화물계 광소자 및 전자소자를 제작하기 위하여 저결함의 질화물 반도체 에피층을 성장시킬 때 응력에 의한 기판의 휨 현상을 줄일 수 있는 질화물 반도체 에피층 성장 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명에서는, 이종기판 상에 제1 질화물 반도체 에피층을 성장시킨 다음, 상기 제1 질화물 반도체 에피층 상에 고온에서 금속층으로 전환시킬 수 있는 중간 질화물 반도체 에피층을 성장시킨다. 상기 중간 질화물 반도체 에피층이 유지되는 상태에서 상기 중간 질화물 반도체 에피층 상에 제2 질화물 반도체 에피층을 성장시킨 다음, 상기 중간 질화물 반도체 에피층을 금속층으로 전환시킨다. 성장시 발생되는 응력은 상기 금속층을 통해 이완시키면서 상기 제2 질화물 반도체 에피층을 씨앗층으로 하여 제3 질화물 에피층을 성장시킨다.
본 발명에 있어서, 상기 이종기판으로는 반도체 기판, 산화물계 기판 혹은 붕화물계 기판을 사용할 수 있다. 예컨대, 상기 이종기판은 Si, SiC, GaAs, Al2O3, 또는 ZrB2 기판일 수 있다. 그리고, 상기 중간 질화물 반도체 에피층을 금속층으로 전환시키는 단계는 상기 중간 질화물 반도체 에피층과 상기 제1 및 제2 질화물 반도체 에피층 안의 질소(N)의 평형증기압 차이를 이용하여 상기 중간 질화물 반도체 에피층으로부터 질소를 배출시켜 수행하는 것이 바람직하다.
상기 제1 내지 제3 질화물 반도체 에피층은 GaN, AlN, AlGaN 계열로 성장시키고, 상기 중간 질화물 반도체 에피층은 InN 계열 또는 InxGa1-xN(여기서, 0.5 < x < 1)으로 성장시킬 수 있다. 이 경우, 상기 중간 질화물 반도체 에피층을 성장시키는 단계의 온도는 300℃ 내지 800℃로 하고, 상기 중간 질화물 반도체 에피층을 금속층으로 전환시키는 단계의 온도는 800℃ 이상으로 한다. 상기 중간 질화물 반도체 에피층이 유지되는 상태에서 상기 제2 질화물 반도체 에피층을 성장시키는 단계의 온도는 300℃ 내지 800℃의 범위로 할 수 있다.
상기 제1 질화물 반도체 에피층의 두께는 1 ㎛ 이상으로 하고, 상기 제2 질화물 반도체 에피층의 두께는 1 nm 내지 100 nm로 할 수 있다. 또한, 상기 제2 질화물 반도체 에피층이 상기 중간 질화물 반도체 에피층 전면(全面)을 덮고 있는 상태에서 상기 중간 질화물 반도체 에피층을 금속층으로 전환시켜도 무방하나, 상기 제2 질화물 반도체 에피층을 패터닝한 후 상기 중간 질화물 반도체 에피층을 금속층으로 전환시킬 수 있다.
상기 금속층을 선택적으로 제거하여 상기 이종기판과 상기 제3 질화물 반도체 에피층 쪽을 분리시키는 단계를 더 포함할 수도 있다. 이 경우에, 분리된 상기 제3 질화물 반도체 에피층 쪽 부분을 새로운 동종기판으로써 사용할 수 있다. 상기 제3 질화물 반도체 에피층 쪽을 분리할 때에는, 상기 제3 질화물 반도체 에피층 상에 캐리어(carrier) 기판을 붙인 후 수행할 수 있다.
이와 같이 본 발명에서는, 제1 질화물 반도체 에피층 위에 고온에서 금속상으로 전환될 수 있는 중간 질화물 반도체 에피층과 제2 질화물 반도체 에피층을 300℃ 내지 800℃의 저온에서 성장시키고, 상기 중간 질화물 반도체 에피층이 금속상으로 전환될 수 있는 800℃ 이상의 고온으로 승온시켜 금속층을 얻은 후, 제2 질화물 반도체 에피층을 씨앗층으로 하여 제3 질화물 반도체 에피층을 성장시킨다. 고온에서 중간 질화물 반도체 에피층은 높은 질소의 평형증기압으로 분해가 되어 금속상으로 전환이 되어 이종기판과 제2 질화물 반도체 에피층간의 응력은 이완된다. 따라서 지속적으로 두꺼운 제3 질화물 반도체 에피층을 성장시키는 경우 응력에 의한 기판 휨 현상을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다.
도 1 내지 도 4는 본 발명의 제1 실시예에 따른 질화물 반도체 에피층 성장 방법을 설명하기 위한 단면도들이고, 도 5는 온도에 따른 질화물 반도체 에피층 중의 질소의 평형증기압의 변화를 보여주기 위한 도면이다.
먼저 도 1을 참조하면, 이종기판(100) 상에 제1 질화물 반도체 에피층(110)을 성장시킨다. 이종기판(100)으로는 반도체 기판, 산화물계 기판 혹은 붕화물계 기판과 같은 어떠한 종류의 기판이라도 사용할 수 있다. 바람직하기로는, 이종기판(100)은 Al2O3 기판이다. 그러나, Si, SiC, GaAs, 또는 ZrB2 기판일 수도 있다. 이종기판(100)은 질화물계 반도체 에피층을 성장시킬 수 있는 단결정 기판이기만 하면 되고 그 종류가 여기에 언급한 것에만 한정되는 것은 아님을 유의하여야 한다. 제1 질화물 반도체 에피층(110)은 GaN, AlN, AlGaN 계열로 성장시키며, 그 두께는 1 ㎛ 이상으로 할 수 있다. 바람직한 실시예에 있어서, 제1 질화물 반도체 에피층(110)은 저온 버퍼층 성장에 이은 고온 성장의 2 단계로 성장되는 GaN이다. 그러나, 다른 적당한 질화물 반도체도 이종기판(100) 상에 성장될 수 있음을 알 수 있을 것이다.
다음, 도 2를 참조하여, 제1 질화물 반도체 에피층(110) 상에 승온시키면 금속상으로 전환될 수 있는 중간 질화물 반도체 에피층(120)을 성장시킨다. 중간 질화물 반도체 에피층(120)은 InN 계열 또는 InxGa1-xN(여기서, 0.5 < x < 1)인 것이 바람직하다. 이러한 중간 질화물 반도체 에피층(120)을 성장시키는 단계는 300℃ 내지 800℃의 비교적 저온에서도 가능하다. 따라서, GaN, AlN, AlGaN 계열의 제1 질화물 반도체 에피층(110)을 성장시킨 후 온도를 내려 저온에서 중간 질화물 반도체 에피층(120), 바람직하게는 InN층을 성장시킨다. 중간 질화물 반도체 에피층(120)은 반드시 여기에 언급된 물질에 한정되는 것은 아니고 승온에 의해 금속상으로 전환될 수 있는 물질이면 어떤 것이라도 무방하다.
계속하여, 중간 질화물 반도체 에피층(120)이 유지되는 상태, 예를 들면 중간 질화물 반도체 에피층(120)을 성장시키는 단계의 성장 온도 범위와 비슷한 온도 범위, 본 실시예에서는 300℃ 내지 800℃의 온도에서, 중간 질화물 반도체 에피층(120) 상에 제2 질화물 반도체 에피층(130)을 성장시킨다. 제2 질화물 반도체 에피층(130)도 GaN, AlN, AlGaN 계열로 성장시키며, 바람직한 실시예에 있어서는 GaN으로 성장시킨다. 중간 질화물 반도체 에피층(120)의 금속층으로의 전환은 중간 질화물 반도체 에피층(120)과 제1 및 제2 질화물 반도체 에피층(110, 130) 안의 질소의 평형증기압 차이를 이용하여 중간 질화물 반도체 에피층(120)으로부터 질소를 배출시켜 수행한다.
중간 질화물 반도체 에피층(120)의 두께가 너무 얇은 경우 중간 질화물 반도체 에피층(120) 상하부의 제1 및 제2 질화물 반도체 에피층(110, 130)과의 상호확산에 의해 응력 이완을 위한 금속층의 형성이 되지 않을 수 있으며, 너무 두꺼운 경우에는 중간 질화물 반도체 에피층(120) 자체에 의한 응력 및 결함 발생이 문제가 될 수 있다. 따라서, 후속적으로 두꺼운 질화물 반도체 에피층을 성장시키는 동안에도 충분히 금속층이 존재할 수 있는 두께의 중간 질화물 반도체 에피층(120)의 성장이 필요하다.
제2 질화물 반도체 에피층(130)은 후속으로 두껍게 형성하는 제3 질화물 반도체 에피층의 씨앗 역할을 한다. 이 제2 질화물 반도체 에피층(130)의 두께가 너무 얇으면 후속 공정에서 중간 질화물 반도체 에피층(120)을 금속상으로 전환시 결정질이 열화될 수 있고, 후속 금속층과의 상호확산에 따른 격자상수의 변화 등으로 인하여 씨앗으로의 역할을 충분하게 하지 못할 가능성이 있다. 그리고, 제2 질화물 반도체 에피층(130)의 두께가 너무 큰 경우 중간 질화물 반도체 에피층(120)으로부터 질소가 빠져나가는 과정이 늦어져서 금속층으로의 전환이 느려질 가능성이 있다. 이러한 점을 고려하여, 제2 질화물 반도체 에피층(130)은 1 nm 내지 100 nm 정도 두께로 성장시킨다.
다음, 도 3을 참조하여, 중간 질화물 반도체 에피층(도 2의 120)이 금속상으로 전환될 수 있게 승온시킨다. 앞서 언급한 것처럼, 질소의 평형증기압 차이를 이용하면 InN 계열 또는 InxGa1-xN으로 된 중간 질화물 반도체 에피층(120)에서만 질소가 빠져나가, 중간 질화물 반도체 에피층(120)이 금속층(120a)으로 전환된다. 온도는 약 900℃ 이상으로 승온시키면 된다. 도 5를 참조하면, 예컨대 InN으로 된 중간 질화물 반도체 에피층(120)은 평형증기압의 차이에 의해서 900℃ 이상이면 충분히 In 금속상으로 변한다. In 금속의 녹는점은 약 156.6℃이므로, 금속상으로 전환된 후에는 액체 상태에 있게 된다. 그러나, 끓는점은 약 2074℃이므로 후속 성장 온도에서도 끓어 넘치지는 않고 액체 상태로 유지된다. 반면, GaN으로 형성한 제1 및 제2 질화물 반도체 에피층(110, 130)은 InN에 비해 질소의 평형증기압이 낮아 질소가 빠져나가지 않고 고체상으로 유지된다.
여기서, 제2 질화물 반도체 에피층(130)이 중간 질화물 반도체 에피층(120) 전면을 덮고 있는 상태에서 중간 질화물 반도체 에피층(120)을 금속층(120a)으로 전환시켜도 무방하나, 제2 질화물 반도체 에피층(130)을 적당한 모양으로 패터닝한 후 중간 질화물 반도체 에피층(120)을 금속층(120a)으로 전환시킬 수 있다. 제2 질화물 반도체 에피층(130)을 적당한 모양으로 패터닝하면 하부의 중간 질화물 반도체 에피층(120)의 표면이 성장 챔버의 환경 안에 노출되므로 질소의 배출이 빨라 금속층 전환 과정을 빠르게 할 수 있다.
다음 도 4를 참조하면, 성장시 발생되는 응력은 금속층(120a)을 통해 이완시키면서 제2 질화물 반도체 에피층(130)을 씨앗층으로 하여 제3 질화물 에피층(140)을 성장시킨다. 중간 질화물 반도체 에피층(120)으로부터 전환되어 생성된 금속층(120a)은 응력을 흡수하므로 후속 고온 성장되는 질화물 반도체 에피층의 휨을 감소시킬 수 있다.
본 발명에 의한 중간 질화물 반도체 에피층을 사용하면 질화물 반도체 기판 및 소자 구조의 이종기판으로부터의 분리에 있어서도 유리하다. 도 6 및 도 7은 본 발명의 제2 실시예에 따른 질화물 반도체 에피층 성장 방법을 설명하기 위한 단면도들이다.
도 6 및 도 7을 참조하면, 도 4의 단계까지 진행한 후, 제3 질화물 반도체 에피층(140) 상에 캐리어 기판(150)을 붙여 기계적인 힘을 확보한 후, 산 용액을 적용하여 중간의 금속층(120a)을 제거함으로써 이종기판(100)과 제3 질화물 반도체 에피층(140) 쪽을 분리한다. 종래에는 이종기판을 분리하기 위하여 레이저 조사에 의한 분리 공정 및/또는 기계적 연마와 같은 복잡한 공정을 이용하여야 하였으나, 본 발명에 의하면 산 용액 속에서 중간의 금속층만을 선별적으로 식각하여 쉽게 이종기판을 분리해 낼 수 있다. 그리고, 금속층(120a)과 제2 질화물 반도체 에피층(130) 계면이 원자층 수준인 경우 기판 분리 후 별도의 화학기계연마(CMP)가 필요없게 된다. 이 경우에, 분리된 제3 질화물 반도체 에피층(140) 부분을 새로운 동종기판으로써 이용할 수 있다.
물론, 캐리어 기판(150)을 사용하지 않고, 단순히 금속층(120a)만 선택적 식각함으로써 자유 기립(free standing) 기판으로 분리할 수도 있다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
본 발명에서는 이종기판의 사용으로 인해 피할 수 없는 응력의 발생과 이로 인한 기판의 휨 현상을 줄여주기 위해서 이종기판 위에 성장시킨 양질의 제1 질화물 반도체 에피층 위에 저온에서 안정한 중간 질화물 반도체 에피층을 성장시킨 후 같은 온도에서 제2 질화물 반도체 에피층을 성장시키고, 온도를 양질의 제3 질화물 반도체 에피층을 얻는 고온 성장조건으로 바꾸어주면 이 온도에서 중간 질화물 반도체 에피층만 금속층으로 변환된다. 이종기판과의 상부 질화물 반도체 에피층간의 응력이 이 금속층에 의해서 흡수가 되어 상대적으로 상부 질화물 반도체 에피층에 걸리는 응력을 줄여주어 에피층의 결함농도를 낮추고 기판의 휨 정도를 줄여줄 수 있다.
중간 질화물 반도체 에피층으로부터 변환되어 생성된 금속층은 추후 에피층과 이종기판의 분리에 있어서도 선택적 식각 방법 등으로 쉽게 분리해낼 수 있다. 이종기판을 떼어낸 면은 거울면 같으므로 폴리싱을 할 필요가 없어 간단하다. 이 방법을 사용하는 경우 현재 2인치 이상의 대면적 기판 제조에 걸림돌이 되고 있는 기판 휨 현상을 제어할 수 있다.
이와 같이, 본 발명은 질화물 반도체 대면적 기판 제조에 도움이 될 뿐 아니라 더 나아가 우수한 질화물 반도체 광소자 및 전자소자의 제조에 유리하다.
도 1 내지 도 4는 본 발명의 제1 실시예에 따른 질화물 반도체 에피층 성장 방법을 설명하기 위한 단면도들이다.
도 5는 온도에 따른 질화물 반도체 에피층 중의 질소의 평형증기압 변화를 보여주기 위한 도면이다.
도 6 및 도 7은 본 발명의 제2 실시예에 따른 질화물 반도체 에피층 성장 방법을 설명하기 위한 단면도들이다.

Claims (11)

  1. 이종기판 상에 제1 질화물 반도체 에피층을 성장시키는 단계;
    상기 질화물 반도체 에피층 상에 고온에서 금속층으로 전환시킬 수 있는 중간 질화물 반도체 에피층을 성장시키는 단계;
    상기 중간 질화물 반도체 에피층이 유지되는 상태에서 상기 중간 질화물 반도체 에피층 상에 제2 질화물 반도체 에피층을 성장시키는 단계;
    상기 중간 질화물 반도체 에피층을 금속층으로 전환시키는 단계; 및
    성장시 발생되는 응력은 상기 금속층을 통해 이완시키면서 상기 제2 질화물 반도체 에피층을 씨앗층으로 하여 제3 질화물 에피층을 성장시키는 단계를 포함하는 것을 특징으로 하는 질화물 반도체 에피층 성장 방법.
  2. 제1항에 있어서, 상기 이종기판으로는 반도체 기판, 산화물계 기판 혹은 붕화물계 기판을 사용하는 것을 특징으로 하는 질화물 반도체 에피층 성장 방법.
  3. 제1항에 있어서, 상기 이종기판은 Si, SiC, GaAs, Al2O3, 또는 ZrB2 기판인 것을 특징으로 하는 질화물 반도체 에피층 성장 방법.
  4. 제1항에 있어서, 상기 중간 질화물 반도체 에피층을 금속층으로 전환시키는 단계는 상기 중간 질화물 반도체 에피층과 상기 제1 및 제2 질화물 반도체 에피층 안의 질소의 평형증기압 차이를 이용하여 상기 중간 질화물 반도체 에피층으로부터 질소를 배출시켜 수행하는 것을 특징으로 하는 질화물 반도체 에피층 성장 방법.
  5. 제1항에 있어서, 상기 제1 내지 제3 질화물 반도체 에피층은 GaN, AlN, AlGaN 계열로 성장시키고, 상기 중간 질화물 반도체 에피층은 InN 계열 또는 InxGa1-xN(여기서, 0.5 < x < 1)으로 성장시키는 것을 특징으로 하는 질화물 반도체 에피층 성장 방법.
  6. 제5항에 있어서, 상기 중간 질화물 반도체 에피층을 성장시키는 단계의 온도는 300℃ 내지 800℃이고, 상기 중간 질화물 반도체 에피층을 금속층으로 전환시키는 단계의 온도는 800℃ 이상으로 하는 것을 특징으로 하는 질화물 반도체 에피층 성장 방법.
  7. 제1항에 있어서, 상기 제2 질화물 반도체 에피층을 성장시키는 단계의 온도는 300℃ 내지 800℃인 것을 특징으로 하는 질화물 반도체 에피층 성장 방법.
  8. 제1항에 있어서, 상기 제1 질화물 반도체 에피층의 두께는 1 ㎛ 이상으로 하고, 상기 제2 질화물 반도체 에피층의 두께는 1 nm 내지 100 nm로 하는 것을 특징으로 하는 질화물 반도체 에피층 성장 방법.
  9. 제1항에 있어서, 상기 제2 질화물 반도체 에피층을 패터닝한 후 상기 중간 질화물 반도체 에피층을 금속층으로 전환시키는 것을 특징으로 하는 질화물 반도체 에피층 성장 방법.
  10. 제1항에 있어서, 상기 금속층을 선택적으로 제거하여 상기 이종기판과 상기 제3 질화물 반도체 에피층 쪽을 분리시키는 단계를 더 포함하는 것을 특징으로 하는 질화물 반도체 에피층 성장 방법.
  11. 제10항에 있어서, 상기 제3 질화물 반도체 에피층 쪽을 분리시키는 단계는, 상기 제3 질화물 반도체 에피층 상에 캐리어 기판을 붙인 후 수행하는 것을 특징으로 하는 질화물 반도체 에피층 성장 방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7273798B2 (en) 2005-08-01 2007-09-25 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Gallium nitride device substrate containing a lattice parameter altering element
US7749906B2 (en) * 2006-02-22 2010-07-06 Intel Corporation Using unstable nitrides to form semiconductor structures
US20100098960A1 (en) * 2007-06-18 2010-04-22 Dominguez Juan E Magnetic insulator nanolaminate device for integrated silicon voltage regulators
WO2010036622A1 (en) 2008-09-24 2010-04-01 S.O.I. Tec Silicon On Insulator Technologies Methods of forming relaxed layers of semiconductor materials, semiconductor structures, devices and engineered substrates including same
WO2010056443A1 (en) 2008-10-30 2010-05-20 S.O.I.Tec Silicon On Insulator Technologies Methods of forming layers of semiconductor material having reduced lattice strain, semiconductor structures, devices and engineered substrates including same
US8637383B2 (en) 2010-12-23 2014-01-28 Soitec Strain relaxation using metal materials and related structures
JP2010147117A (ja) * 2008-12-17 2010-07-01 Mitsubishi Electric Corp 窒化物半導体装置の製造方法
JP5022396B2 (ja) * 2009-03-10 2012-09-12 株式会社沖データ 半導体複合装置の製造方法
US9564320B2 (en) * 2010-06-18 2017-02-07 Soraa, Inc. Large area nitride crystal and method for making it
US8513798B2 (en) 2010-09-09 2013-08-20 Infineon Technologies Ag Power semiconductor chip package
CN101980383B (zh) * 2010-09-27 2012-12-05 湘能华磊光电股份有限公司 一种氮化镓基ⅲ-ⅴ族化合物半导体led外延片及其生长方法
EP2727134A4 (en) * 2011-06-28 2015-04-01 Saint Gobain Cristaux Et Detecteurs SEMICONDUCTOR SUBSTRATE AND METHOD OF FORMING THE SAME
JP5839479B2 (ja) * 2012-04-05 2016-01-06 日本電信電話株式会社 窒化物半導体層の製造方法および窒化物半導体成長用基板
CN103094421A (zh) * 2013-01-28 2013-05-08 华中科技大学 一种利用AlInN自图形化模板提高a面AlN质量的方法
JP2016171196A (ja) 2015-03-12 2016-09-23 株式会社東芝 半導体装置の製造方法
US11466384B2 (en) 2019-01-08 2022-10-11 Slt Technologies, Inc. Method of forming a high quality group-III metal nitride boule or wafer using a patterned substrate
US11721549B2 (en) 2020-02-11 2023-08-08 Slt Technologies, Inc. Large area group III nitride crystals and substrates, methods of making, and methods of use
WO2021162727A1 (en) 2020-02-11 2021-08-19 SLT Technologies, Inc Improved group iii nitride substrate, method of making, and method of use

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60175468A (ja) * 1984-02-21 1985-09-09 Matsushita Electric Ind Co Ltd 窒化ガリウム半導体装置の製造方法
JPS62119196A (ja) * 1985-11-18 1987-05-30 Univ Nagoya 化合物半導体の成長方法
US5290393A (en) * 1991-01-31 1994-03-01 Nichia Kagaku Kogyo K.K. Crystal growth method for gallium nitride-based compound semiconductor
US5679152A (en) * 1994-01-27 1997-10-21 Advanced Technology Materials, Inc. Method of making a single crystals Ga*N article
DE19640594B4 (de) * 1996-10-01 2016-08-04 Osram Gmbh Bauelement
JPH10107006A (ja) * 1996-10-02 1998-04-24 Hitachi Ltd 窒化ガリウム系化合物半導体の気相エッチング方法
US6051847A (en) * 1997-05-21 2000-04-18 Matsushita Electric Industrial Co., Ltd. Gallium nitride compound-based semiconductor light emitting device and process for producing gallium nitride compound-based semiconductor thin film
US6071795A (en) * 1998-01-23 2000-06-06 The Regents Of The University Of California Separation of thin films from transparent substrates by selective optical processing
JP2000012979A (ja) * 1998-06-26 2000-01-14 Nichia Chem Ind Ltd 窒化物半導体基板の製造方法
JP2000323797A (ja) * 1999-05-10 2000-11-24 Pioneer Electronic Corp 窒化物半導体レーザ及びその製造方法
KR100295022B1 (ko) * 1999-05-21 2001-07-12 양계모 질화물 반도체 제조방법
JP3591710B2 (ja) * 1999-12-08 2004-11-24 ソニー株式会社 窒化物系ｉｉｉ−ｖ族化合物層の成長方法およびそれを用いた基板の製造方法
JP3438675B2 (ja) * 1999-10-22 2003-08-18 日亜化学工業株式会社 窒化物半導体の成長方法
JP4408509B2 (ja) * 1999-12-24 2010-02-03 株式会社アルバック Ｉｉｉ族窒化物薄膜の形成方法
US6447604B1 (en) * 2000-03-13 2002-09-10 Advanced Technology Materials, Inc. Method for achieving improved epitaxy quality (surface texture and defect density) on free-standing (aluminum, indium, gallium) nitride ((al,in,ga)n) substrates for opto-electronic and electronic devices
DE10051465A1 (de) 2000-10-17 2002-05-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterbauelements auf GaN-Basis
JP2002009003A (ja) * 2000-06-23 2002-01-11 Ricoh Co Ltd 半導体基板およびその作製方法および発光素子
US6750158B2 (en) * 2001-05-18 2004-06-15 Matsushita Electric Industrial Co., Ltd. Method for producing a semiconductor device
JP4852795B2 (ja) * 2001-05-30 2012-01-11 住友電気工業株式会社 化合物半導体の製造方法
US6455340B1 (en) * 2001-12-21 2002-09-24 Xerox Corporation Method of fabricating GaN semiconductor structures using laser-assisted epitaxial liftoff

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