DE102010038154A1

DE102010038154A1 - Laminatelektronikbauteil und Verfahren zu seiner Herstellung

Info

Publication number: DE102010038154A1
Application number: DE102010038154A
Authority: DE
Inventors: Henrik Ewe; Joachim Mahler; Anton Prueckl; Ivan Nikitin
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2009-11-10
Filing date: 2010-10-13
Publication date: 2011-05-12
Also published as: CN102097427B; US20130010446A1; US20110108971A1; CN102097427A; US8120158B2; US8698298B2

Abstract

Ein Laminatelektronikbauelement (100) umfasst einen ersten Halbleiterchip (20), der eine erste Hauptfläche und eine zweite Hauptfläche gegenüber der ersten Hauptfläche definiert, und der mindestens ein Elektrodenpad (26) auf der ersten Hauptfläche aufweist. Das Laminatelektronikbauelement (100) umfasst weiterhin einen Träger (10) mit einer ersten strukturierten Metallschicht (14), die auf einer ersten Hauptoberfläche des Trägers (10) angeordnet ist. Die erste strukturierte Metallschicht (14) wird über eine erste Bondschicht (28) aus einem leitenden Material an das Elektrodenpad (26) gebondet, wobei die erste Bondschicht (28) eine Dicke von unter 10 µm aufweist. Eine erste Isolierschicht (30) liegt über der ersten Hauptoberfläche des Trägers (10) und dem ersten Halbleiterchip (20).

Description

Die Erfindung betrifft Laminatelektronikbauelemente und Verfahren zu deren Herstellung, insbesondere die Technik des Einbettens von Halbleiterkomponenten in ein Laminatsubstrat wie zum Beispiel in eine gedruckte Leiterplatte.
Das Einbetten von Halbleiterbauelementen in ein Laminat wurde als eine vielversprechende Technologie für Anwendungen realisiert, bei denen Größe, Dicke, Kosten und Gewicht von Elektronikbauelementen minimiert werden sollen. Solche Anforderungen werden oftmals in tragbaren Anwendungen wie etwa Mobiltelefonen, Laptop-PCs, Palms, PDAs (englisch: ”Personal Digital Assistants”) usw. angetroffen und sie sind auch bei vielen anderen Elektronikanwendungen wie etwa Leistungsbauelementen relevant.
Jüngst wurden Halbleiterchips direkt in PCBs (englisch: ”Printed Circuit Boards” – gedruckte Leiterplatten) und Aufbauschichten von SBU-Laminatsubstraten (englisch: ”Sequential Build-Up”) eingebettet. Viel versprechende Technologien für eingebettete aktive Elemente sollten niedrige Produktionskosten, ein effizientes und zuverlässiges elektrisches Verbindungsverfahren und eine hohe Vielseitigkeit hinsichtlich Schaltungsdesign und Leitungsführungsfähigkeit gestatten.
Eine der Erfindung zugrunde liegende Aufgabe kann somit darin gesehen werden, ein eingebettetes Halbleiterbauelement und ein Verfahren zu seiner Herstellung bereitzustellen, das kostengünstig herstellbar und vielseitig einsetzbar ist.
Die der Erfindung zugrundeliegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche.
Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis von Ausführungsformen zu vermitteln. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen sind ohne Weiteres ersichtlich, wenn sie unter Bezugnahme auf die folgende Beschreibung besser verstanden werden.
Die 1A bis 1F zeigen Schnittansichten, die eine Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements 100 veranschaulichen.
Die 2A bis 2E zeigen Schnittansichten, die eine Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements 200 veranschaulichen.
3 zeigt eine Schnittansicht, die eine Ausführungsform eines Laminatelektronikbauelements 300 veranschaulicht.
4 zeigt eine Schnittansicht, die eine Ausführungsform eines Laminatelektronikbauelements 400 veranschaulicht.
5 zeigt eine Schnittansicht, die eine Ausführungsform eines Laminatelektronikbauelements 500 veranschaulicht.
6 zeigt eine Schnittansicht, die eine Ausführungsform eines Laminatelektronikbauelements 600 veranschaulicht.
Aspekte und Ausführungsformen werden nun unter Bezugnahme auf die Zeichnungen beschrieben, wobei allgemein gleiche Bezugszahlen verwendet werden, um sich durchweg auf gleiche Elemente zu beziehen. In der folgenden Beschreibung sind zu Zwecken der Erläuterung zahlreiche spezifische Details dargelegt, um ein eingehendes Verständnis von einem oder mehreren Aspekten der Ausführungsformen zu vermitteln. Für einen Fachmann ist es jedoch offensichtlich, dass ein oder mehrere Aspekte der Ausführungsformen mit einem geringeren Grad der spezifischen Details praktiziert werden können. In anderen Fällen sind bekannte Strukturen und Elemente in schematischer Form gezeigt, um das Beschreiben von einem oder mehreren Aspekten der Ausführungsformen zu erleichtern. Die folgende Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen. Es sei außerdem angemerkt, dass die Darstellungen der verschiedenen Schichten, Lagen oder Substrate in den Figuren nicht notwendigerweise maßstabsgetreu sind.
In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa ”oberer”, ”unterer”, ”Oberseite”, ”Unterseite”, ”linker”, ”rechter”, ”Vorderseite”, ”Rückseite” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen.
Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
Die Ausdrücke ”gekoppelt” und/oder ”elektrisch gekoppelt” sollen, wie sie in dieser Spezifikation verwendet werden, nicht bedeuten, dass die Elemente direkt zusammengekoppelt sein müssen; dazwischen liegende Elemente können zwischen den ”gekoppelten” oder ”elektrisch gekoppelten” Elementen vorgesehen sein.
Die weiter unten beschriebenen Halbleiterchips können von unterschiedlichen Arten sein, können durch verschiedene Technologien hergestellt sein und können beispielsweise integrierte elektrische, elektrooptische oder elektromechanische Schaltungen und/oder passive Elemente enthalten. Die Halbleiterchips können beispielsweise als Leistungshalbleiterchips konfiguriert sein, wie etwa Leistungs-MOSFETs (englisch: ”Metal Oxide Semiconductor Field Effect Transistors”), IGBTs (englisch: ”Insulated Gate Bipolar Transistors”), JFETs (englisch: ”Junction Gate Field Effect Transistors”), Leistungsbipolar-transistoren oder Leistungsdioden. Weiterhin können die Halbleiterchips Steuerschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten enthalten. Insbesondere können Halbleiterchips mit einer vertikalen Struktur involviert sein, das heißt, dass die Halbleiterchips derart hergestellt sein können, dass elektrische Ströme in einer Richtung senkrecht zu den Hauptoberflächen der Halbleiterchips fließen können. Ein Halbleiterchip mit einer vertikalen Struktur kann insbesondere auf seinen beiden Hauptoberflächen Kontaktpads aufweisen, d. h. auf seiner Vorderseite und Rückseite. Insbesondere können Leistungshalbleiterchips eine vertikale Struktur aufweisen. Als Beispiel können sich die Sourceelektrode und die Gateelektrode eines Leistungs-MOSFET auf einer Hauptoberfläche befinden, während die Drainelektrode des Leistungs-MOSFET auf der anderen Hauptoberfläche angeordnet ist. Weiterhin können die unten beschriebenen Bauelemente integrierte Logikschaltungen zum Steuern der integrierten Schaltungen von anderen Halbleiterchips enthalten, beispielsweise die integrierten Schaltungen von Leistungshalbleiterchips. Die Halbleiterchips brauchen nicht aus einem spezifischen Halbleitermaterial hergestellt zu sein, beispielsweise Si, SiC, SiGe, GaAs, und können weiterhin anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind, wie etwa beispielsweise Isolatoren, Kunststoffe oder Metalle.
Weiterhin können die hierin beschriebenen Halbleiterchips Elektrodenpads (oder Kontaktpads) auf einer oder mehreren ihrer äußeren Oberflächen enthalten, wobei die Elektrodenpads zum elektrischen Kontaktieren der Halbleiterchips oder von in den Halbleiterchip integrierten Schaltungen dienen. Die Elektrodenpads können die Form von Kontaktflecken aufweisen, das heißt flache Kontaktschichten auf einer äußeren Oberfläche des Halbleiterchips. Die Elektrodenpads können sich auf den aktiven Hauptoberflächen der Halbleiterchips oder auf beiden Hauptoberflächen befinden. Als Material kann jedes gewünschte Metall oder jede gewünschte Metalllegierung allgemein verwendet werden, beispielsweise Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickelvanadium. Die Metallschichten brauchen nicht homogen oder nur aus einem Material hergestellt zu sein, das heißt, verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien sind möglich.
Ein oder mehrere Halbleiterchips sind auf einem Träger montiert und in mindestens eine elektrisch isolierende Schicht oder in einen Schichtstapel eingebettet, um ein Laminatelektronikbauelement auszubilden. Die elektrisch isolierende Schicht kann die Gestalt einer Folie oder einer Lage aufweisen, die auf den oder die Halbleiterchip(s) und den Träger laminiert ist. Die Folie kann aus einem Polymermaterial hergestellt sein. Bei einer Ausführungsform kann die Folie aus einem Polymermaterial hergestellt sein, das mit einer Metallschicht beschichtet ist, zum Beispiel einer Kupferschicht (so genannte RCC-Folie (englisch: ”Resin Coated Copper” – harzbeschichtetes Kupfer)). Wärme und Druck können für eine Zeit einwirken, die sich dafür eignet, die Polymerfolie oder -lage an der darunter liegenden Struktur anzubringen. Während der Laminierung kann die elektrisch isolierende Folie oder Lage fließen (d. h., sie befindet sich in einem plastischen Zustand), was dazu führt, dass mögliche Spalten zwischen den Halbleiterchips oder anderen topologischen Strukturen auf dem Träger mit dem Polymermaterial der elektrisch isolierenden Folie oder Lage gefüllt werden. Die elektrisch isolierende Folie oder Lage kann aus einem beliebigen angemessenen duroplastischen, thermoplastischen oder wärmehärtenden Material oder Laminat hergestellt sein. Bei einer Ausführungsform kann die isolierende Folie oder Lage aus einem Prepreg hergestellt sein (abgekürzt für vorimprägnierte Fasern), das z. B. aus einer Kombination aus einer Fasermatte, beispielsweise Glas- oder Kohlenstofffasern, und einem Harz, beispielsweise einem duroplastischen Material, hergestellt ist. Das duroplastische Harz kann zum Beispiel auf der Basis eines Epoxydharzes hergestellt sein. Prepreg-Materialen sind in der Technik bekannt und werden in der Regel zum Herstellen von PCBs (englisch: ”Printed Circuit Boards”) verwendet. Bei einer weiteren Ausführungsform kann die isolierende Folie oder Lage aus einer mit Partikeln verstärkten Laminatharzschicht hergestellt sein. Die Partikel können aus den gleichen Materialien wie die Fasern einer Prepreg-Schicht hergestellt sein. Bei einer Ausführungsform kann die isolierende Folie oder Lage aus einer ungefüllten Laminatharzschicht bestehen. Wie oben erwähnt, kann das Harz z. B. ein wärmehärtendes Harz sein. Bei noch einer weiteren Ausführungsform kann die isolierende Folie oder Lage aus einem thermoplastischen Material hergestellt sein, das bei der Einwirkung von Druck und Wärme während der Laminierung schmilzt und bei Abkühlung und Entfernen des Drucks (reversibel) härtet. Aus einem thermoplastischen Material hergestellte Laminatharzschichten können ebenfalls ungefüllt, mit Fasern verstärkt oder mit Partikeln verstärkt sein. Das thermoplastische Material kann eines oder mehrere Materialien der Gruppe von Polyetherimid (PEI), Polyethersulfon (PES), Polyphenylen-sulfid (PPS) oder Polyamidimid (PAI) sein.
Der Träger, auf dem der oder die Halbleiterchips montiert sind, bildet einen Teil des Laminatelektronikbauelements. Bei einer Ausführungsform kann der Träger eine PCB (gedruckte Leiterplatte) sein. Die PCB kann mindestens eine Isolierschicht und eine an der Isolierschicht angebrachte strukturierte Metallfolie aufweisen. Die Isolierschicht ist in der Regel auf der Basis von Epoxydharz, Polytetrafluorethylen, Aramidfasern oder Kohlenstofffasern hergestellt und kann Verstärkungsmittel wie etwa Fasermatten, beispielsweise Glas- oder Kohlenstofffasern, enthalten. Der oder die Halbleiterchips sind auf der strukturierten Metallfolie montiert. Somit kann nach der Laminierung das Laminatelektronikbauelement im Grunde eine Mehrschicht-PCB mit einem oder mehreren darin integrierten blanken Chips sein. Bei einer weiteren Ausführungsform kann der Träger eine strukturierte Metallplatte oder -lage wie zum Beispiel ein Systemträger sein. Der oder die Halbleiterchips sind auf der strukturierten Metallplatte montiert. Die elektrisch isolierende Schicht oder der elektrisch isolierende Schichtstapel ist auf die strukturierte Metallplatte und den oder die darauf montierten Halbleiterchips laminiert, um eine Aufbaulaminatstruktur auszubilden, die den oder die Halbleiterchips bedeckt und einbettet.
Die Halbleiterchips werden über eine Bondschicht auf die strukturierte Metallschicht des Trägers gebondet. Bei einer Ausführungsform ist die Bondschicht aus Diffusionslot hergestellt. Falls Diffusionslöten als eine Verbindungstechnik verwendet wird, werden Lotmaterialien verwendet, die nach dem Ende der Lötoperation an den Grenzflächen zwischen den Elektrodenpads des oder der Halbleiterchips, der Diffusionslotbondschicht und der strukturiertem Metallschicht des Trägers wegen Grenzflächendiffusionsprozessen zu intermetallischen Phasen führen. In diesem Fall ist die Verwendung von AuSn-, AgSn-, CuSn-, AgIn-, AuIn-, CuIn-, AuSi-, Sn- oder Au-Loten denkbar.
Bei einer Ausführungsform werden der oder die Halbleiterchips unter Verwendung einer Schicht aus elektrisch einander kontaktierenden Metallpartikeln an die strukturierte Metallschicht des Trägers gebondet. Dazu ist es möglich, elektrisch leitende Kleber zu verwenden, die auf Epoxydharzen oder anderen Polymermaterialien basieren und z. B. mit Gold-, Silber-, Nickel- oder Kupferpartikeln angereichert sein können, um für die elektrische Leitfähigkeit zu sorgen. Es ist auch möglich, eine derartige Schicht, die elektrisch verbindende Partikel enthält, herzustellen, indem entweder so genannte Nanopasten aufgetragen oder Metallpartikel direkt abgeschieden werden und indem dann ein Sinterprozess durchgeführt wird, um eine gesinterte Metallpartikelschicht herzustellen.
Alle oben erwähnten Ausführungsformen, das heißt das Verwenden von Diffusionslot oder einem leitenden Kleber oder gesinterten Metallpartikeln (entweder in einer verdampfbaren Paste oder als blanke Partikel aufgebracht) zum Bonden des oder der Halbleiterchips an die strukturierte Metallschicht des Trägers gestatten das Herstellen einer Bondschicht mit kleiner Dicke. Dies ist auf die spezifischen Eigenschaften dieser Materialien und ihre möglichen Auftragsverfahren zurückzuführen. Insbesondere kann das Diffusionslotmaterial hoch präzise auf die Elektrodenpads des oder der Halbleiterchips gesputtert oder galvanisch darauf abgeschieden werden, so dass sich nur kleine Mengen des Materials auf den Elektrodenpads ansammeln können. Die Metallpartikel enthaltende Paste (das heißt leitender Kleber oder Nanopaste) kann durch eine Druck- oder Dispensiertechnik auf die Elektrodenpads des oder der Halbleiterchips aufgetragen werden, und auch diese Verfahren gestatten ein Auftragen einer spezifischen und steuerbaren Menge von Material auf die Elektrodenpads. Auf diese Weise ist es möglich, Bondschichten herzustellen, die eine Dicke von unter 10 μm oder sogar unter 3 μm aufweisen. Solche kleinen Höhen der Bondschichten erleichtern den Laminierungsschritt stark und gestatten somit das Herstellen von Laminatelektronikbauelementen mit hoher Ausbeute und Zuverlässigkeit. Weiterhin können die Laminatelektronikbauelemente eine kleine Dicke aufweisen, und die Dicke kann präzise definiert werden und über ihre seitlichen Abmessungen konstant sein. Noch weiter fördert die hierin beschriebene Dünnschicht-Die-Attach-Technik das Entfernen von Wärme von dem oder den Halbleiterchips. Eine effiziente Wärmeübertragungsfähigkeit ist bei der Embedded-Die-Technologie wichtig, insbesondere falls Leistungshalbleiterchips benutzt werden.
Durch die hierin beschriebenen Techniken kann eine Vielfalt an unterschiedlichen Arten von Laminatelektronikbauelementen hergestellt werden. Beispielsweise kann das Laminatelektronikbauelement eine Stromversorgung darstellen, die einen oder mehrere Leistungs-MOSFETs enthält. Beispielsweise kann das Laminatelektronikbauelement eine Halbbrückenschaltungsanordnung enthalten, die z. B. in Elektronikschaltungen zum Umwandeln von Gleichspannungen, DC-DC-Wandlern, implementiert sein kann. So genannte DC-DC-Wandler können verwendet werden, um eine von einer Batterie oder einem Akkumulator gelieferte Eingangsgleichspannung in eine Ausgangsgleichspannung umzuwandeln, die an die Bedürfnisse von dahinter geschalteten Elektronikschaltungen angepasst ist.
Die 1A bis 1F zeigen Prozessschritte einer ersten Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements 100. Es ist anzumerken, dass die in 1A bis 1F dargestellten Produktionsstadien als Vereinfachungen verstanden werden können, da möglicherweise weitere Schritte verwendet werden, die in diesen Figuren nicht dargestellt sind. Beispielsweise können weitere Dielektrikumsschichten oder strukturierte Metallschichten während der Montage des Laminatelektronikbauelements 100 aufgebracht werden. Einige der möglichen Variationen werden unten in Verbindung mit den in 2 bis 6 dargestellten Ausführungsformen näher erläutert.
Gemäß 1A kann ein Träger 10 bereitgestellt werden. Der Träger 10 kann eine aus zum Beispiel einem Polymermaterial hergestellte Isolierschicht 12 und eine auf der oberen Oberfläche der Isolierschicht 12 aufgebrachte erste strukturierte Metallschicht 14 umfassen. Die erste strukturierte Metallschicht 14 kann zum Beispiel eine dünne Metallfolie sein, die zuvor auf der Isolierschicht 12 aufgebracht (z. B. laminiert) und dann (z. B. durch Ätztechniken) zu einem Leitungsmuster (z. B. Metallbahnen) strukturiert wurde. Das Metall kann Kupfer oder irgendein anderes geeignetes Material sein. Die Isolierschicht 12 kann eine starre Dielektrikumsschicht oder -platte sein, die aus einem dielektrischen Material wie etwa z. B. Epoxydharz oder Polyester hergestellt ist, das z. B. durch Glas, Papier usw. verstärkt wurde. Mit anderen Worten kann der Träger 10 z. B. eine Standard-PCB sein.
Gemäß 1B wird ein Halbleiterchip 20 bereitgestellt. Der Halbleiterchip 20 kann von einem beliebigen Typ sein, wie oben erwähnt. Beispielhaft kann, wie in 1B gezeigt, der Halbleiterchip 20 ein vertikales Halbleiterbauelement sein mit einem ersten Elektrodenpad 22 und einem zweiten Elektrodenpad 24, auf der oberen Oberfläche angeordnet, und einem auf der unteren Oberfläche angeordneten kontinuierlichen dritten Elektrodenpad 26. Beispielhaft kann der Halbleiterchip 20 ein Leistungs-MOSFET sein und das erste, zweite und dritte Elektrodenpad können den Gate-, Source- bzw. Drainkontakt des Halbleiterchips 20 darstellen.
Das dritte Elektrodenpad 26 wird mit einer Bondschicht 28 beschichtet. Bei einer Ausführungsform kann die Bondschicht 28 aus einem Diffusionslotmaterial hergestellt sein. In diesem Fall ist die Verwendung von AuSn-, AgSn-, CuSn-, AgIn-, AuIn-, CuIn-, AuSi-, Sn- oder Au-Loten denkbar. Die Bondschicht 28 kann durch PVD-Techniken (physikalische Abscheidung aus der Dampfphase) wie etwa z. B. Sputtern oder durch galvanische Abscheidung auf dem dritten Elektrodenpad 26 aufgetragen werden. Beide Techniken gestatten das Auftragen einer kleinen steuerbaren Materialmenge, die sich in der Gestalt einer glatten flachen Schicht auf dem dritten Elektrodenpad 26 aufbaut.
Bei einer weiteren Ausführungsform kann die Bondschicht 28 implementiert werden, indem eine in einem Polymermaterial verteilte Metallpartikel enthaltende Paste aufgetragen wird. Die Paste kann flüssig, viskos oder wachsartig sein. Das Harzmaterial kann z. B. aus α-Terpineol hergestellt sein. Pasten, die Metallpartikel enthalten, können beispielsweise von den Firmen Coocson Electronic (Produktname: N 1000), Advanced Nano-Particles (ANP), Harima Chemicals (Produktname: NPS-H und NHD-1) oder NBE Technologies (Produktname: NBE Tech) erstanden werden. Die Metallpartikel können beispielsweise aus Silber, Gold, Kupfer, Zinn oder Nickel hergestellt sein. Die Erstreckungen (mittlerer Durchmesser) der Metallpartikel können kleiner als 100 nm und insbesondere kleiner als 50 nm oder 10 nm sein. Diese Pasten werden in der Technik auch als Nanopasten bezeichnet.
Bei einer weiteren Ausführungsform kann die Bondschicht 28 durch einen leitenden Kleber implementiert werden, d. h. eine Metallpartikel enthaltende Polymerpaste. Diese Art von Pasten kann durch die gleichen Techniken wie Nanopasten aufgetragen werden, wie unten ausführlicher erläutert wird. Bei leitenden Klebern ist das Polymermaterial in der Regel ein Harz, das bei Einwirkung von Wärme und/oder Druck gehärtet werden kann.
Das Auftragen der die in der Polymerflüssigkeit dispergierten Metallpartikel enthaltenden Paste kann durch Drucktechnologien wie etwa z. B. Schablonendruck, Siebdruck, Tintenstrahldruck durchgeführt werden. Es sind auch andere Techniken für das Auftragen der Paste möglich, wie etwa z. B. Dispensiertechniken. Alle diese Techniken gestatten gleichermaßen das Auftragen einer kleinen und steuerbaren Menge von Pastenmaterial (entweder einen leitenden Kleber oder ein Nanopastenmaterial) auf der Oberfläche des dritten Elektrodenpad 26.
Nach dem Aufbringen der Bondschicht 28 (z. B. Diffusionslot oder leitender Kleber oder Nanopaste oder direkt abgeschiedene Partikel) kann die Bondschicht 28 einem Temperaturanstieg ausgesetzt werden. Falls die Bondschicht 28 aus Diffusionslot hergestellt ist, kann eine Temperatur im Bereich von etwa 180 bis 400°C ausgeübt werden, um die intermetallische Phase zwischen dem Elektrodenpad 26, dem Lotmaterial der Bondschicht 28 und der ersten strukturierten Metallschicht 14 auszubilden. Die aufgebrachte Temperatur kann erheblich unter der Schmelztemperatur des Metalls des Diffusionslots liegen (wenn in makroskopischen Abmessungen bereitgestellt). Die aufgebrachte Temperatur sollte bevorzugt relativ niedrig sein, z. B. 350°C oder weniger, um eine etwaige mögliche Beschädigung der Isolierschicht 12 des Trägers 10 zu verhindern.
Falls die Bondschicht 28 aus einer Metallpartikel enthaltenden Paste hergestellt ist, kann eine Temperatur im Bereich zwischen 100 und 300°C und insbesondere im Bereich zwischen 100 und 200°C aufgebracht werden und sich als ausreichend erweisen. Falls die Paste ein leitender Kleber ist, bewirkt dieser Temperaturschritt das Härten des Polymerharzes. Falls die Paste eine so genannte Nanopaste ist, bewirkt dieser Temperaturschritt, dass die Polymerflüssigkeit, in der die Metallpartikel enthalten sind, verdampft und die Partikel koaleszieren und sintern. In diesem Fall ist die Metallbondschicht 28, wie in 1C dargestellt, eine Metallbondschicht, die aus gesinterten Metallpartikeln mit Größen wie oben erwähnt hergestellt ist. In beiden Fällen (Paste aus leitendem Kleber oder Nanopaste) kann die aufgebrachte Temperatur erheblich unter der Schmelztemperatur des Metalls liegen, aus dem die Metallpartikel hergestellt sind (bei Bereitstellung in makroskopischen Abmessungen). Zum Herstellen der Bondschicht 28 kann die Baugruppe aus Träger 12 und Halbleiterchip 20 durch eine Heizplatte erhitzt oder in einen Ofen gesetzt werden.
Weiterhin ist es auch möglich, eine aus gesinterten Metallpartikeln hergestellte Bondschicht 28 bereitzustellen, indem die Metallpartikel (ohne Paste) direkt aufgetragen und dann die aufgetragenen blanken Metallpartikel gesintert werden. Es ist anzumerken, dass die elektrische Leitfähigkeit einer aus gesinterten Metallpartikeln hergestellten Bondschicht 28 in der Regel höher ist als die Leitfähigkeit einer aus einem leitenden Kleber hergestellten Bondschicht 28 (wo die Metallpartikel in ein gehärtetes Harz eingebettet anstatt gesintert sind).
In allen Fällen, falls zum Beispiel die Bondschicht 28 aus Diffusionslot, einem elektrisch leitenden Kleber, einer Nanopaste oder direkt abgeschiedenen blanken Metallpartikeln hergestellt ist, kann die Bondschicht 28 eine Dicke d im Bereich von 1 bis 10 μm, im Bereich von 1 bis 5 μm und insbesondere im Bereich von 1 bis 3 μm aufweisen. Insbesondere kann die Dicke d der Bondschicht 28 kleiner als 2 μm sein. Die kleine Dicke d der Bondschicht 28 fördert die Wärmeübertragung durch die Bondschicht 28 und gestattet somit ein effizientes Abführen von in dem Halbleiterchip 20 erzeugter Wärme. Die Wärmeabführung kann weiter durch die Wahl des Metallmaterials (in dem Diffusionslot oder der Metallpartikel in dem leitenden Kleber, der Nanopaste oder der direkt aufgetragenen Metallpartikel), das für die Bondschicht 28 verwendet wird, verbessert werden. In allen Fällen können Au-, Ag-, Cu- und/oder Sn- enthaltende Materialien wegen ihrer hohen Wärmeleitfähigkeiten bevorzugt werden.
Wie in 1D gezeigt, wird die erste Isolierschicht 30 dann so aufgebracht, dass sie über dem Träger 12 und dem Halbleiterchip 20 liegt. Bei einer Ausführungsform kann die erste Isolierschicht eine Prepreg-Harzschicht (d. h. faserverstärkt) oder eine mit Partikeln verstärkte Harzschicht aus ungehärtetem Harz sein, das unter Druck und Wärme aufgetragen wird. Die erste Isolierschicht 30 kann aus bekannten Prepreg-Materialien auf der Basis von Epoxyd, Polyester oder anderen Kunststoffmaterialien hergestellt werden, beispielsweise mit Baumwollpapier verstärktes Epoxyd, mit einem Glasgewebe verstärktes Epoxyd, mit einem Mattglas verstärktes Polyester, mit einem Glasgewebe verstärktes Polyester usw. Bei einer weiteren Ausführungsform kann die erste Isolierschicht 30 aus einem thermoplastischen Material hergestellt werden.
Die erste Isolierschicht 30 kann eine Folie sein, die etwa die gleichen seitlichen Abmessungen wie der Träger 10 aufweisen kann. Während der Laminierung verflüssigt sich die Folie und kapselt den Halbleiterchip 20 und/oder eine andere topologische Struktur auf dem Träger 10. Nach der Laminierung ist die obere Oberfläche der ersten Isolierschicht 30 im Wesentlichen flach oder plan, d. h. reproduziert die Topologie unter der ersten Isolierschicht so gut wie nicht. Somit ist die Anordnung aus dem Träger 10 und dem darauf montierten Halbleiterchip 20 frei von Hohlräumen vollständig von der Isolierschicht 30 bedeckt und darin eingebettet. Die in 1D gezeigte Struktur kann eine Mehrschichten-PCB sein, umfassend einen auf einem Träger 10 montierten blanken eingebetteten Halbleiterchip 20, wobei der Träger 10 selbst eine PCB ist.
Die Dicke des Halbleiterchips 20 kann unter 100 μm und insbesondere unter 60 oder sogar 50 oder 30 μm liegen. Die Dicke der ersten Isolierschicht 30 kann unter 200 μm oder insbesondere etwa oder weniger als 100 μm betragen. Es ist anzumerken, dass eine kleine Dicke der Isolierschicht 30 von z. B. etwa 100 μm oder weniger nicht erreicht würde, falls herkömmliche Bondschichten wie etwa Weichlothöcker verwendet werden, weil die Dicke solcher Weichlothöcker in der Regel etwa 50 μm oder mehr beträgt. Deshalb ist es die kleine und steuerbare Dicke d der Bondschicht 28, die das Verwenden einer ersten Isolierschicht 30 mit einer Dicke von nur z. B. 100 μm oder weniger gestattet.
In einem späteren Stadium des Herstellungsprozesses werden Öffnungen 32a, 32b, 32c in der oberen Oberfläche der ersten Isolierschicht 30 ausgebildet. Die Öffnungen 32a, 32b, 32c können beispielsweise durch herkömmliches Bohren, Laserbohren, chemisches Ätzen oder irgendein anderes angemessenes Verfahren erzeugt werden. Die Breite der Öffnungen 32a, 32b, 32c kann beispielsweise im Bereich von 20 bis 300 μm liegen. Wie in 1E dargestellt, kann eine Öffnung 32a ausgebildet werden, um einen Bereich des Elektrodenpad 22 zu exponieren, mehrere Öffnungen 32b können z. B. ausgebildet werden, um Bereiche des Elektrodenpad 24 zu exponieren, und eine Öffnung 32c kann ausgebildet werden, um einen Kontaktfleck oder eine Bahn der ersten strukturierten Metallschicht 14 zu exponieren. Die Öffnungen 32a, 32b, 32c werden in der Technik als Vias (englisch: ”Vertical Interconnect Access”) oder Durchverbindungen bezeichnet.
Wie in 1F gezeigt, können die Öffnungen 32a, 32b, 32c dann mit einem elektrisch leitenden Material gefüllt werden. Beispielsweise können die Öffnungen 32a, 32b, 32c durch galvanische oder stromlose Plattierungstechniken leitend gemacht werden. Dadurch wird auf der oberen Oberfläche der ersten Isolierschicht 30 eine zweite strukturierte Metallschicht 40 erzeugt. Weiterhin ist es möglich, die Öffnungen 32a, 32b, 32c mit einer Metallpartikel enthaltenden Paste zu füllen. Diese elektrisch leitende Paste kann auch dazu verwendet werden, einen elektrischen Kontakt zwischen den Elektrodenpads 22, 24 oder der ersten strukturierten Metallschicht 14 und der zweiten strukturierten Metallschicht 40 herzustellen. Auf diese Weise können der Gatekontakt 22 und der Sourcekontakt 24 bis zur zweiten strukturierten Metallschicht (Folie) 40 kontaktiert werden, der Sourcekontakt 24 kann hinunter zu einer Bahn oder einem Kontaktfleck der ersten strukturierten Metallschicht (Folie) 14 kontaktiert werden, und der Drainkontakt 26 kann zu einer anderen Bahn oder einem anderen Kontaktfleck der ersten strukturierten Metallschicht 14 gebondet werden.
Es ist anzumerken, dass die zweite strukturierte Metallschicht 40 bereits vor dem Laminieren der ersten Isolierschicht 30 auf dem Träger 10 an der ersten Isolierschicht 30 angebracht worden sein kann. In diesem Fall kann das Strukturieren der zweiten strukturierten Metallschicht 40 vor oder nach dem Laminierungsschritt erfolgen. Weiterhin kann die zweite strukturierte Metallschicht 40 zum Beispiel durch galvanisches Plattieren vor dem, während des oder nach dem Füllen der Öffnungen 32a, 32b, 32c verstärkt werden.
Als eine weitere Variation des oben erwähnten Verfahrens ist anzumerken, dass das Material der Bondschicht 28 nicht notwendigerweise vor dem Anbringen des Halbleiterchips 20 an dem Träger 10 an dem Elektrodenpad 26 des Halbleiterchips 20 angebracht werden muss. Es ist auch möglich, das Material der Bondschicht 28 an einem oder mehreren bezeichneten Bereichen der ersten strukturierten Metallschicht 14 anzubringen und dann den Halbleiterchip 20 auf dem mit dem Material der Bondschicht 28 beschichteten Bereich zu platzieren. In diesem Fall könnten die gleichen Techniken wie oben erwähnt zum Abscheiden des Materials der Bondschicht 28 auf dem oder den bezeichneten Bereichen der ersten strukturierten Metallschicht 14 verwendet werden.
Es ist anzumerken, dass die Nutzung von Pastenmaterialien oder direkt abgeschiedenen Metallpartikeln oder Diffusionslot für die Bondschicht 28 die Erzeugung eines Laminatelektronikbauelements mit einem hohen Grad an Koplanarität der oberen und unteren äußeren Oberfläche gestattet. Dieser hohe Grad an Koplanarität erleichtert die in 1E und 1F gezeigten Schritte, das heißt die Ausbildung der Öffnungen 32a, 32b, 32c und das Füllen der Öffnungen 32a, 32b, 32c mit einem leitenden Material. Weiterhin ist ein hoher Grad an Koplanarität des Laminatelektronikbauelements 100 für den Kunden vorteilhaft, wenn das Bauelement 100 elektrisch verbunden und in einem finalen Bauelement implementiert wird. In diesem Kontext ist anzumerken, dass herkömmliche Bondschichten 28, die zum Beispiel aus Weichlothöckern hergestellt sind, in der Regel starke Variationen bei der Dicke des Laminatelektronikbauelements 100 verursachen.
Die 2A bis 2E veranschaulichen Stadien einer weiteren Ausführungsform des Herstellens eines Laminatelektronikbauelements 200. Selbstverständlich können die oben beschriebenen Techniken, Materialien und Verfahren auch auf die Verfahren und Bauelemente angewendet werden, die weiter unten in Verbindung mit den 2A bis 2E erläutert sind. In diesem Kontext wird auf die obige Beschreibung Bezug genommen, um eine Wiederholung zu vermeiden.
Wie in 2A gezeigt, kann ein Träger 110 eine Isolierschicht 112 umfassen, die ähnlich der Isolierschicht 12 der ersten Ausführungsform oder aus den gleichen Materialien wie diese hergestellt sein kann. Die Isolierschicht 112 ist zwischen eine erste (obere) strukturierte Metallschicht 114 und eine dritte (untere) strukturierte Metallschicht 115 geschichtet. Die erste und dritte strukturierte Metallschicht 114, 115 können aus den gleichen Materialien wie die erste strukturierte Metallschicht 14 der ersten Ausführungsform hergestellt sein. Mit anderen Worten kann der Träger 110 z. B. eine PCB mit strukturierten Metallschichten auf beiden Seiten darstellen.
Ähnlich der ersten Ausführungsform (1A bis 1F) kann das Strukturieren der ersten (oberen) und dritten (unteren) strukturierten Metallschichten 114, 115 erfolgen, indem unerwünschtes Metall zum Beispiel durch Ätzen oder andere Techniken entfernt wird, wobei nur die gewünschten Metallbahnen oder Kontaktflecke auf dem Träger 110 verbleiben. Alle gewöhnlichen subtraktiven Verfahren wie etwa Siebdruck, Fotogravur, PDB-Fräsen können verwendet werden. Weiterhin ist es auch möglich, additive Prozesse zum Strukturieren der oberen und unteren strukturierten Metallschichten 114, 115 zu verwenden. Additive Prozesse sind in der Regel Plattierungsprozesse, bei denen Kupfer oder anderes Metallmaterial in unmaskierten Bereichen auf die Isolierschicht 112 plattiert wird.
Wie in 2A gezeigt, können strukturierte Bereiche oder Bahnen 114a, 114c, 114d der oberen strukturierten Metallschicht 114 elektrisch oder thermisch mit strukturierten Bereichen oder Bahnen 115a, 115b, 115c, 115d der unteren strukturierten Metallschicht 115 verbunden werden. Elektrisch leitende Durchverbindungen oder Vias können durch herkömmliches Bohren, Laserbohren usw. und Durchplattieren der Löcher hergestellt werden, um die leitenden Durchverbindungen oder Vias herzustellen. Auf diese Weise werden die Bahnen 114a und 115a, 114c und 115c, 114d und 115d jeweils elektrisch zusammengeschaltet. Die Bahnen 114a und 115b sind nicht elektrisch zusammengeschaltet, sondern durch thermische Vias 117 thermisch gekoppelt. Thermische Vias 117 können durch jedes in der Technik bekannte angemessene Verfahren erzeugt werden. Thermische Vias 117 sind Löcher, die mit einem Material mit hoher Wärmeleitfähigkeit gefüllt sind, z. B. einem Metallmaterial. Das Metallmaterial in den thermischen Vias 117 ist jedoch von einer oder beiden der leitenden Bahnen 114a, 115b getrennt, um zu verhindern, dass diese Bahnen 114a, 115b elektrisch zusammengeschaltet werden.
Wie in 2B dargestellt, sind die Halbleiterchips 120_1, 120_2 und 120_3 an beiden Seiten des Trägers 110 angebracht. Der erste und zweite Halbleiterchip 120_1 und 120_2 können Leistungs-MOSFETs sein, und der dritte Halbleiterchip 120_3 kann ein Logik-IC sein. Der erste Halbleiterchip 120_1 ist an der Oberseite des Trägers 110 an der ersten strukturierten Metallschicht 114 angebracht, und der zweite Halbleiterchip 120_2 ist an der Unterseite des Trägers 110 gegenüber der Oberseite an der dritten strukturierten Metallschicht 115 angebracht. Beide Halbleiterchips 120_1 und 120_2 können vertikale Leistungsbauelemente sein. Somit kann beispielhaft ein Gateelektrodenpad 122 des ersten Halbleiterchips 120_1 elektrisch mit der Bahn 114a der oberen strukturierten Metallschicht 114 und ein Sourceelektrodenpad 124 des ersten Halbleiterchips 120_1 mit der Bahn 114c der oberen strukturierten Metallschicht 114 verbunden werden. Unter Bezugnahme auf den zweiten Halbleiterchip 120_2 kann ein Drainelektrodenpad 126 mit der Bahn 115c der unteren strukturierten Metallschicht 115 verbunden werden.
In jedem Fall wird der elektrische Kontakt zwischen den stukturierten Metallschichten 114, 115 und den Elektrodenpads 122, 124, 126 durch Bondschichten 128 bewerkstelligt. Die Bondschichten 128 entsprechen der Bondschicht 28 der ersten Ausführungsform. Somit ist die Dicke d der Bondschichten 128 auf die in Verbindung mit der ersten Ausführungsform beschriebenen Bereiche beschränkt. Weiterhin sind die Bondschichten 128 aus einem der in Verbindung mit der ersten Ausführungsform erwähnten Materialien hergestellt. Weiterhin wurden Verfahren zum Aufbringen des Materials der Bondschichten 128 im Kontext der ersten Ausführungsform beschrieben, und auf diese Beschreibung wird der Kürze halber Bezug genommen. Es ist anzumerken, dass die vorteilhaften Effekte des Verwendens von Bondschichten 128 mit kleiner Dicke in einem doppelseitigen System noch ausgeprägter sind, bei dem zwei Halbleiterchips 120_1 und 120_2 an gegenüberliegenden Stellen relativ zum Träger 110 angeordnet sind. Deshalb können Mehrschicht-PDBs mit einem hohen Grad an Koplanarität und Ebenheit und mit einer kleinen und konstanten Dicke über ihre seitlichen Abmessungen hinweg auf diese Weise hergestellt werden.
Wie in 2B dargestellt, kann der dritte Halbleiterchip 120_3 ein Logik-IC sein. Da der Logik-IC 120_3 kein vertikales Bauelement ist, wird die Bondschicht 128 nicht zum Bereitstellen einer elektrischen Verbindung zwischen dem dritten Halbleiterchip 120_3 und der unteren strukturierten Metallschicht 115 verwendet. Die Bondschicht 128 ist zwischen einer Metallbasisplatte 127 des dritten Halbleiterchip 120_3 und der Metallbahn 115b der unteren strukturierten Metallschicht 115 angeordnet und sorgt für eine effektive thermische Verbindung zwischen dem dritten Halbleiterchip 120_3 und der Metallbahn 115b. Wie in 2B gezeigt, wird die Wärmeableitung von dem dritten Halbleiterchip 120_3 durch mehrere thermische Vias 117 weiter unterstützt. Die thermischen Vias 117 arbeiten dahingehend, Wärme effizient durch den Träger 110 zu der Metallbahn 114a auf der anderen (oberen) Seite des Trägers 110 zu übertragen.
Wie in 2C dargestellt, wird eine erste Isolierschicht 130 dann auf der Oberseite des Trägers 110 aufgebracht, und eine zweite Isolierschicht 150 wird auf der Unterseite des Trägers 110 aufgebracht. Die erste und zweite Isolierschicht 130, 150 werden durch einen Laminierungsprozess aufgebracht. Die erste und zweite Isolierschicht 130, 150 können das gleiche Design aufweisen und können aus den gleichen Materialien hergestellt sein, wie oben für die erste Isolierschicht 30 der ersten Ausführungsform beschrieben. Weiterhin können die gleichen Prozesse wie oben für die erste Isolierschicht 30 beschrieben zum Fixieren der ersten und zweiten Isolierschicht 130, 150 an dem Träger 110 verwendet werden (z. B. einer doppelseitigen PCB). Wie in 2C gezeigt, werden die Halbleiterchips 120_1, 120_2 und 120_3 frei von Hohlräumen in das Material der ersten und zweiten Isolierschicht 130, 150 eingebettet und davon bedeckt. Das Polymermaterial der ersten und zweiten Isolierschicht 130, 150 füllt wegen seiner Plastizität während der Laminierung alle Spalte oder topologischen Strukturen auf beiden Seiten des Trägers 110.
Bei einem nachfolgenden Prozessschritt werden Öffnungen 132a, 132b, 132c, 132d und 132e in den äußeren Oberflächen der ersten und zweiten Isolierschicht 130, 150 ausgebildet, siehe 2D. Die Öffnungen 132a, 132b und 132c sind ähnlich den Öffnungen 32a, 32b bzw. 32c der ersten Ausführungsform, und auf die Beschreibung der ersten Ausführungsform wird Bezug genommen, um eine Wiederholung zu vermeiden. Die Öffnungen 132d werden in der ersten Isolierschicht 130 hergestellt, um mehrere Bereiche des Drainelektrodenpad 126 des ersten Halbleiterchips 120_1 zu exponieren. Öffnungen 132e werden in der zweiten Isolierschicht 150 hergestellt, um Elektrodenpads 129 des dritten Halbleiterchips 120_3 (Logik-IC) herzustellen.
Wie in 2E dargestellt, wird eine zweite strukturierte Metallschicht 140 auf der oberen Oberfläche der ersten Isolierschicht 130 und eine vierte strukturierte Metallschicht 160 auf der unteren Oberfläche der zweiten Isolierschicht 150 aufgetragen. Die zweite und vierte strukturierte Metallschicht 140, 160 können mit Hilfe eines beliebigen, in der Technik bekannten oder oben beschriebenen subtraktiven oder additiven Prozesses auf der ersten und zweiten Isolierschicht 130, 150 aufgebracht werden. Insbesondere kann jeder Standardprozess für die Fabrikation einer PCB verwendet werden. Beispielsweise können die erste und zweite Isolierschicht 130, 150 Schichten sein, die mit Metall beschichtet werden, bevor sie auf der Ober- und Unterseite des Trägers 110 aufgebracht werden.
Die Öffnungen 132a, 132b, 132c, 132d und 132e werden mit Metall gefüllt. In diesem Zusammenhang wird auf die entsprechende Beschreibung der ersten Ausführungsform Bezug genommen. Es ist anzumerken, dass das leitende Metall in den Öffnungen 132c und die elektrisch zusammen geschalteten Metallbahnen oder Kontaktflecke 114d und 115d der oberen und unteren strukturierten Metallschicht 140, 160 elektrisch zusammen geschaltet sind, um eine elektrisch leitende Durchverbindung zu bilden, die sich von einer Seite des Laminatelektronikbauelements 200 zu der anderen Seite davon erstreckt.
Die strukturierten Bereiche der zweiten und vierten strukturierten Metallschicht 140, 160 können externe Kontaktelemente bilden, die von außerhalb des laminierten Elektronikbauelements 200 zugänglich sein können und somit das Herstellen eines elektrischen Kontakts mit den Halbleiterchips 120_1, 120_2 und 120_3 gestatten können. Mit anderen Worten können die strukturierten Bereiche der zweiten und vierten strukturierten Metallschicht 140, 160 externe Anschlüsse des Laminatelektronikbauelements 200 bilden oder können Leiterbahnen bilden, die zu externen Anschlüssen des Laminatelektronikbauelements 200 führen.
Wie in 2E gezeigt, bilden die erste (obere) und dritte (untere) strukturierte Metallschicht 114, 115, die zweite strukturierte Metallschicht 140 und die vierte strukturierte Metallschicht 160 Teil einer Verdrahtung zum elektrischen Zusammenschalten des ersten, zweiten und dritten Halbleiterchips 120_1, 120_2 und 120_3. Insbesondere sind die Gateelektrodenpads 122 der Leistungs-MOSFETs 120_1 und 120_2 elektrisch mit Elektrodenpads 129 des Logik-IC 120_3 verbunden. Das Sourceelektrodenpad 124 des ”Low-Side”-Leistungs-MOSFET 120_1 (kalte Seite) ist elektrisch mit dem Drainelektrodenpad 126 des ”High-Side”-Leistungs-MOSFET 120_2 (heiße Seite) verbunden. Das Drainelektrodenpad 126 des ”Low-Side”-Leistungs-MOSFET 120_1 ist elektrisch über eine Druchverbindung mit einer Bahn oder einem Kontaktfleck 160a der vierten strukturierten Metallschicht 160 verbunden. Eine Bahn oder ein Kontaktfleck 160b der vierten strukturierten Metallschicht 160 ist elektrisch mit dem Sourceelektrodenpad 124 des ”High-Side”-Leistungs-MOSFET 120_2 verbunden. Somit können Bahnen oder Kontaktflecke 160a und 160b die E/A-Anschlüsse des Laminatelektronikbauelements 200 bilden, zwischen denen zwei Leistungs-MOSFETs 120_1, 120_2 in Reihe geschaltet sind und zwei Schalter implementieren, die von Logik-IC 120_3 gesteuert werden.
Das in 2E dargestellte Laminatelektronikbauelement 200 kann eine Halbbrückenschaltung darstellen. Die Ausdrücke ”Low-Side” (kalte Seite) und ”High-Side” (heiße Seite) beziehen sich auf diese bekannte Schaltungsanordnung. Es ist anzumerken, dass alle Halbleiterchips 120_1, 120_2, 120_3 vollständig in die erste und zweite Isolierschicht 130, 150 eingebettet und von diesen bedeckt sind. Mit anderen Worten kann die in 2E gezeigte Anordnung eine Mehrschichten-PCB mit vollständig eingebetteten Halbleiterchips 120_1, 120_2, 120_3 sein. Der Ausdruck ”Mehrschichten-PCB” wird hier verwendet, um sich auf eine PCB zu beziehen, die mindestens eine strukturierte Metallschicht 114, 115 innerhalb der PCB umfasst. Mit dieser Definition einer Mehrschichten-PCB (d. h. eine PCB mit mindestens einer internen strukturierten Metallschicht) können die Laminatelektronikbauelemente 100 und 200 der ersten bzw. der zweiten Ausführungsform als Mehrschichten-PCBs entworfen werden, die mindestens einen Halbleiterchip einbetten.
Bei einer Ausführungsform können die externen Metallbahnen der zweiten und/oder vierten strukturierten Metallschicht 140, 160 dazu verwendet werden, einen elektrischen Kontakt zu passiven Elementen wie etwa z. B. Kondensatoren, Induktionsspulen oder Widerständen herzustellen. Unter Bezugnahme auf 3 umfasst ein Laminatelektronikbauelement 300 gemäß einer dritten Ausführungsform einen Kondensator 170 (oder mindestens ein oder mehrere passive Elemente von anderen Arten), der an der zweiten strukturierten Metallschicht 140 angebracht ist. Selbstverständlich können passive Elemente auch an der vierten strukturierten Metallschicht 160 an der Unterseite des Laminatelektronikbauelements 300 oberflächenmontiert werden. Mit Ausnahme der zusätzlichen passiven Elemente ist das Laminatelektronikbauelement 300 dem Laminatelektronikbauelement 200 der zweiten Ausführungsform ähnlich, und der Kürze halber wird auf die obige Beschreibung Bezug genommen.
Ein Laminatelektronikbauelement 400 gemäß einer vierten Ausführungsform ist in 4 dargestellt. Das Laminatelektronikbauelement 400 kann zwei Halbleiterchips 120_1 und 120_3 umfassen. Der erste Halbleiterchip 120_1 kann ein Leistungs-MOSFET und der dritte Halbleiterchip 120_3 ein Logik-IC sein. Das Laminatelektronikbauelement 400 umfasst einen Träger 410. Der Träger 410 kann eine vorstrukturierte PCB mit einer Isolierschicht 412 und einer ersten strukturierten Metallschicht 414 sein. Die Isolierschicht 412 entspricht den Isolierschichten 12, 112 der ersten und zweiten Ausführungsform, und die erste strukturierte Metallschicht 414 entspricht der ersten strukturierten Metallschicht 14, 114 der ersten und zweiten Ausführungsform. Der Träger 410 kann mit Löchern versehen sein, die mit Metall gefüllt (z. B. plattiert) werden können, um elektrisch leitende Durchverbindungen oder Vias herzustellen.
Der erste Halbleiterchip 120_1 und der dritte Halbleiterchip 120_3 werden mit Hilfe einer Bondschicht 428 auf der ersten strukturierten Metallschicht 414 montiert. Die Bondschicht 428 ist hinsichtlich Design, Material und Abmessungen den Bondschichten 28, 128 der ersten bzw. zweiten Ausführungsform ähnlich. Zur Vermeidung einer Wiederholung wird auf die entsprechende Beschreibung der Bondschichten 28, 128 Bezug genommen.
Die Halbleiterchips 120_1 und 120_3 werden in eine erste Isolierschicht 430 eingebettet und von dieser bedeckt. Die erste Isolierschicht 430 entspricht den ersten Isolierschichten 30, 130 der ersten und zweiten Ausführungsform und wird auf die gleiche Weise wie oben unter Bezugnahme auf die Isolierschichten 30, 130 beschrieben aufgebracht. Weiterhin wird, wie aus 4 ersichtlich ist, die Verdrahtung des Laminatelektronikbauelements 400 durch eine zweite strukturierte Metallschicht 440 erreicht und wird somit auf ähnliche Weise wie oben unter Bezugnahme auf die zweite Ausführungsform beschrieben hergestellt (siehe die durch die vierte strukturierte Metallschicht 160 auf der zweiten Isolierschicht 150 vorgesehene Verdrahtung).
Bei allen oben erwähnten Ausführungsformen können die Dicken der verschiedenen isolierenden und leitenden Schichten einen großen Bereich abdecken. Beispielhaft und ohne Beschränkung hinsichtlich der Allgemeinheit können die strukturierten Metallschichten (Folien) 14, 114, 115, 140, 160 eine Dicke im Bereich zwischen 10 und 1000 μm aufweisen, die Isolierschicht 12, 112, 412 kann eine Dicke von etwa 200 bis 3000 μm aufweisen, und die erste und zweite Isolierschicht 30, 130, 150, 430 kann eine Dicke aufweisen, die nur wenig größer ist als die Summe der Dicke der strukturierten Metallschichten 14, 114, 115, der Dicke der Halbleiterchips 12, 120_1, 120_2, 120_3 und der Dicke d der Bondschicht 28, 128, 428 und kann beispielsweise nur 100 μm oder noch weniger betragen.
Ein weiteres Laminatelektronikbauelement 500 gemäß einer fünften Ausführungsform ist in 5 dargestellt. Ähnlich den Laminatelektronikbauelementen 200 und 300 der zweiten und dritten Ausführungsform implementiert das Laminatelektronikbauelement 500 eine Halbbrückenschaltung zum Beispiel eines DC-DC-Spannungswandlers. Das Laminatelektronikbauelement 500 umfasst einen Träger 510, der aus einer strukturierten Metalllage oder -platte 514 hergestellt ist, z. B. einem Systemträger. Der Träger 510 umfasst Metallplattengebiete 514a, 514b, 514c, die durch Abstände 512a, 512b voneinander getrennt sind. Bei einer in 5 nicht gezeigten Ausführungsform können die Abstände 512a, 512b mit einem isolierenden Polymermaterial gefüllt werden, z. B. einem Prepreg oder einem mit Partikeln verstärkten Material. Die strukturierte Metalllage oder -platte 514 kann eine ausreichende Dicke aufweisen, um starr zu sein. Somit unterscheidet sich der Träger 510 von den Trägern 10, 110, 410 der oben erwähnten Ausführungsformen dadurch, dass die Matallplatte 514 und die Gebiete 514a, 514b, 514c davon nicht signifikant dicker sind als die erste strukturierte Metallschicht 14, 114, 414. Deshalb besteht beim Träger 510 keine Notwendigkeit zum Verwenden einer durchgehenden Isolierschicht 12, 112, 412 als Stütze, um für die notwendige Starrheit oder Steifheit zu sorgen. Der Träger 510 ist keine PCB.
Die Halbleiterchips 120_1, 120_2 and 120_3 sind auf dem Träger 510 montiert. Wie bereits oben erläutert, sind die Halbleiterchips 120_1 und 120_2 vertikale Leistungs-MOSFETs, und der Halbleiterchip 120_3 ist ein Logik-IC zum Steuern der Gateelektrodenpads 122 der Halbleiterchips 120_1 und 120_2. Das Anbringen der Halbleiterchips 120_1, 120_2 und 120_3 erfolgt über eine Bondschicht 528 (entsprechend den Bondschichten 28, 128, 428) und wurde oben ausführlich beschrieben. Wie bei der zweiten und dritten Ausführungsform dient die Bondschicht 528 unter den Halbleiterchips 120_1 und 120_2 als eine elektrische Verbindung, wohingegen die Bondschicht 528 unter dem Halbleiterchip 120_3 lediglich als ein mechanisches Fixierungsmittel und ein Wärmeleiter dient.
Das Laminatelektronikbauelement 500 umfasst zwei auf den Träger 510 und die Halbleiterchips 120_1, 120_2, 120_3 laminierte Build-up-Isolierschichten 530, 550. Beide Isolierschichten 530, 550 können aus den gleichen Materialien hergestellt werden und können gemäß den gleichen Verfahren wie oben unter Bezugnahme auf die vorausgegangenen Ausführungsformen beschrieben verarbeitet werden. Ähnlich den Isolierschichten 30, 130, 150, 430 kann die erste Isolierschicht 530 ein Prepreg oder eine mit Partikeln verstärkte Harzschicht sein, die mit einer zweiten strukturierten Metallschicht 540 beschichtet ist (die den strukturierten Metallschichten 40, 140, 160, 440 entspricht – es wird auf die Beschreibung dieser Schichten Bezug genommen). Jedoch ist bei dieser Ausführungsform die zweite strukturierte Metallschicht 540 eine interne Metallschicht. Die zweite Isolierschicht 550 liegt über der zweiten strukturierten Metallschicht 540 und kann gleichermaßen durch ein Prepreg oder eine mit Partikeln verstärkte Harzschicht bereitgestellt werden. Sie bildet eine Stütze für eine dritte strukturierte Metallschicht 560, die externe Anschlüsse des Laminatelektronikbauelements 500 oder Leiterbahnen bilden kann, die zu externen Anschlüssen des Laminatelektronikbauelements 500 führen.
Ein weiteres Laminatelektronikbauelement 600 gemäß einer sechsten Ausführungsform ist in 6 dargestellt. Das Laminatelektronikbauelement 600 umfasst einen Träger 610, der aus einer strukturierten Metalllage oder -platte 614 hergestellt ist, z. B. einen Systemträger. Der Träger 610 umfasst Metallplattengebiete 614a, 614b, 614c, die durch Abstände voneinander getrennt sind, wobei die Abstände mit einem isolierenden Polymermaterial 612a, 612b gefüllt sind, z. B. einem Prepreg oder einem mit Partikeln verstärkten Harzschichtmaterial. Ähnlich der fünften Ausführungsform kann die strukturierte Metalllage oder -platte 614 eine ausreichende Dicke aufweisen, um starr zu sein. Zur Vermeidung einer Wiederholung wird auf die Beschreibung der Metalllage oder -platte 514 der fünften Ausführungsform Bezug genommen.
Die Halbleiterchips 620_1, 620_2 und 620_3 sind auf dem Träger 610 montiert. Der Halbleiterchip 620_1 ist ein Leistungs-MOSFET, und die Halbleiterchips 620_2 und 620_3 sind Logik-ICs. Bei dieser Ausführungsform sind alle Halbleiterchips 620_1, 620_2 und 620_3 keine vertikalen Bauelemente. Somit sind alle Elektrodenpads 629 der Logik-ICs 620_2, 620_3 und alle Elektrodenpads (Gatepad 622, Sourcepad 624 und Drainpad – in dieser Schnittansicht nicht sichtbar) des Leistungs-MOSFET 620_1 jeweils auf einer Hauptfläche der Halbleiterchips angeordnet.
Das Anbringen der Halbleiterchips 620_1, 620_2 und 620_3 wird über eine Bondschicht 628 bewerkstelligt. Die Bondschicht 628 entspricht den Bondschichten 28, 128, 428, 528 die oben ausführlich beschrieben wurden. Zur Vermeidung einer Wiederholung wird auf diese Beschreibung Bezug genommen.
Ähnlich dem Laminatelektronikbauelement 500 der fünften Ausführungsform umfasst das Laminatelektronikbauelement 600 zwei auf dem Träger 610 und die Halbleiterchips 620_1, 620_2, 620_3 laminierte Build-up-Isolierschichten 630, 650. Die Isolierschichten 630, 650 entsprechen den Schichten 530 und 550 der fünften Ausführungsform, und es wird auf deren Beschreibung oben Bezug genommen.
Die erste Isolierschicht 630 kann mit einer zweiten strukturierten Metallschicht 640 beschichtet sein (die den zweiten strukturierten Metallschichten 40, 140, 160, 440, 540 entspricht – es wird auf die Beschreibung dieser Schichten Bezug genommen). Ähnlich der zweiten strukturierten Metallschicht 540 ist die zweite strukturierte Metallschicht 640 eine interne Metallschicht. Die zweite Isolierschicht 650 liegt über der zweiten strukturierten Metallschicht 640 und bildet eine Stütze für eine dritte strukturierte Metallschicht 660, die externe Anschlüsse des Laminatelektronikbauelements 600 bilden kann oder Leiterbahnen bilden kann, die zu externen Anschlüssen des Laminatelektronikbauelements 600 führen.
Wenngleich ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der Erfindung bezüglich nur einer von mehreren Implementierungen offenbart sein mag, kann außerdem ein derartiges Merkmal oder ein derartiger Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie dies für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. Beispielsweise können die verschiedenen Träger 110 (z. B. doppelseitige PCB), 410 (z. B. einseitige PCB), 510 (z. B. Systemträger), 610 (z. B. mit Polymer gefüllter Systemträger) mit einer beliebigen Schaltungsanordnung oder einem Laminatschichtstapel kombiniert werden, die in den verschiedenen Ausführungsformen offenbart sind. Weiterhin sollen in dem Ausmaß, in dem die Ausdrücke ”enthalten”, ”haben”, ”mit” oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, solche Ausdrücke auf eine Weise ähnlich dem Ausdruck ”enthalten” einschließend sein. Weiterhin versteht sich, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder ganz integrierten Schaltungen oder Programmierungsmitteln implementiert sein können. Außerdem ist der Ausdruck ”beispielhaft” lediglich als ein Beispiel anstatt das Beste oder Optimale gemeint. Es ist auch zu verstehen, dass hierin dargestellte Merkmale und/oder Elemente mit bestimmten Abmessungen relativ zueinander zum Zweck der Vereinfachung und zum leichten Verständnis dargestellt worden sind und dass tatsächliche Abmessungen von den hierin dargestellten wesentlich differieren können.
Wenngleich hierin spezifische Ausführungsformen dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl alternativer und/oder äquivalenter Implementierungen für die gezeigten und beschriebenen spezifischen Ausführungsformen substituiert werden können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll alle Adaptationen oder Variationen der hierin erörterten spezifischen Ausführungsformen abdecken.

Claims

Laminatelektronikbauelement (100), umfassend: einen ersten Halbleiterchip (20), der eine erste Hauptfläche und eine zweite Hauptfläche gegenüber der ersten Hauptfläche definiert und mindestens ein Elektrodenpad (26) auf der ersten Hauptfläche aufweist; einen Träger (10), der eine erste Hauptoberfläche und eine zweite Hauptoberfläche gegenüber der ersten Hauptoberfläche definiert und der eine erste strukturierte Metallschicht (14) an der ersten Hauptoberfläche aufweist, wobei die erste strukturierte Metallschicht (14) über eine erste Bondschicht (28) aus einem leitenden Material an das Elektrodenpad (26) gebondet ist und die erste Bondschicht (28) eine Dicke von unter 10 μm aufweist; und eine erste Isolierschicht (30), die über der ersten Hauptoberfläche des Trägers (10) und dem ersten Halbleiterchip (20) liegt.
Laminatelektronikbauelement (100) nach Anspruch 1, wobei die erste Bondschicht (28) eine Dicke von unter 3 μm aufweist.
Laminatelektronikbauelement (100) nach Anspruch 1 oder Anspruch 2, wobei die erste Bondschicht (28) aus Diffusionslot hergestellt ist.
Laminatelektronikbauelement (100) nach Anspruch 1 oder Anspruch 2, wobei die erste Bondschicht (28) aus Metallpartikeln, die einander elektrisch kontaktieren, hergestellt ist.
Laminatelektronikbauelement (100) nach Anspruch 4, wobei die Metallpartikel in ein Polymermaterial gesintert und/oder eingebettet sind.
Laminatelektronikbauelement (100) nach einem der vorhergehenden Ansprüche, wobei die erste Isolierschicht (30) eine laminierte faserverstärkte wärmehärtende Harzschicht und/oder eine laminierte, mit Partikeln verstärkte wärmehärtende Harzschicht und/oder eine ungefüllte laminierte wärmehärtende Harzschicht und/oder eine gefüllte oder ungefüllte thermoplastische Harzschicht ist.
Laminatelektronikbauelement (100) nach einem der vorhergehenden Ansprüche, wobei der Träger (10) eine gedruckte Leiterplatte ist.
Laminatelektronikbauelement (100) nach einem der Ansprüche 1 bis 6, wobei der Träger (10) ein gedruckter Systemträger ist.
Laminatelektronikbauelement (100) nach einem der vorhergehenden Ansprüche, wobei der erste Halbleiterchip (20) mindestens ein Elektrodenpad (22) auf der zweiten Hauptfläche aufweist; eine zweite strukturierte Metallschicht (40) über der ersten Isolierschicht (30) liegt und sich mindestens eine erste Durchverbindung (32a) von der zweiten strukturierten Metallschicht (40) zu dem Elektrodenpad (22) auf der zweiten Hauptfläche des ersten Halbleiterchips (20) erstreckt.
Laminatelektronikbauelement (200) nach einem der vorhergehenden Ansprüchen, weiterhin umfassend: einen zweiten Halbleiterchip (120_2), der eine erste Hauptfläche und eine zweite Hauptfläche gegenüber der ersten Hauptfläche definiert, und der mindestens ein Elektrodenpad (126) auf der zweiten Hauptfläche aufweist; eine dritte strukturierte Metallschicht (115) auf der zweiten Hauptoberfläche des Trägers (110), die über eine zweite Bondschicht (128) aus einem leitenden Material an das Elektrodenpad (126) des zweiten Halbleiterchips (120_2) gebondet ist, wobei die zweite Bondschicht (128) eine Dicke von unter 10 μm, insbesondere unter 3 μm, aufweist.
Laminatelektronikbauelement (200) nach Anspruch 10, weiterhin umfassend: eine zweite Isolierschicht (150), die über der zweiten Hauptoberfläche des Trägers (110) und dem zweiten Halbleiterchip (120_2) liegt.
Laminatelektronikbauelement (200) nach Anspruch 11, wobei der zweite Halbleiterchip (120_2) mindestens ein Elektrodenpad (122) auf der ersten Hauptfläche aufweist; eine vierte strukturierte Metallschicht (160) über der zweiten Isolierschicht (150) liegt und sich mindestens eine zweite Durchverbindung (132a) von der vierten strukturierten Metallschicht (160) zu dem Elektrodenpad (122) auf der ersten Hauptfläche des zweiten Halbleiterchips (120_2) erstreckt.
Laminatelektronikbauelement (200) nach Anspruch 11 oder Anspruch 12, wobei die zweite Isolierschicht (150) eine laminierte faserverstärkte wärmehärtende Harzschicht, eine laminierte, mit Partikeln verstärkte wärmehärtende Harzschicht und/oder eine ungefüllte laminierte wärmehärtende Harzschicht und/oder eine gefüllte oder ungefüllte thermoplastische Harzschicht ist.
Laminatelektronikbauelement nach einem der vorhergehenden Ansprüche, wobei der erste Halbleiterchip (20, 120_1) ein Leistungstransistor ist.
Laminatelektronikbauelement nach einem der Ansprüche 10 bis 14, wobei der zweite Halbleiterchip (120_2) ein Leistungstransistor ist.
Gedruckte Mehrschichten-Leiterplatte (200) mit einem eingebetteten Chip (120_1), die folgendes umfasst: eine gedruckte Leiterplatte (110) mit einem dielektrischen Substrat (112) und einer ersten strukturierten Metallschicht (114), die auf einer ersten Hauptoberfläche des dielektrischen Substrats (112) angeordnet ist; einen ersten Halbleiterchip (120_1), der über eine erste Bondschicht (128), die aus Metallpartikeln, die einander elektrisch kontaktieren, oder Diffusionslot hergestellt ist, an die erste strukturierte Metallschicht (114) gebondet ist; und eine erste Isolierschicht (130), die über der ersten strukturierten Metallschicht (114) und dem ersten Halbleiterchip (120_1) liegt.
Gedruckte Mehrschichten-Leiterplatte (200) nach Anspruch 16, weiterhin umfassend: eine zweite strukturierte Metallschicht (115), die auf einer zweiten Hauptoberfläche des dielektrischen Substrats (112) gegenüber der ersten Hauptoberfläche angeordnet ist; einen zweiten Halbleiterchip (120_2), der über eine zweite Bondschicht (128), die aus Metallpartikeln, die einander elektrisch kontaktieren, oder Diffusionslot hergestellt ist, an die zweite strukturierte Metallschicht (115) gebondet ist; und eine zweite Isolierschicht (150), die über der zweiten strukturierten Metallschicht (115) und dem zweiten Halbleiterchip (120_2) liegt.
Gedruckte Mehrschichten-Leiterplatte (200) nach Anspruch 16 oder Anspruch 17, wobei der erste Halbleiterchip (120_1) ein vertikales Bauelement ist.
Gedruckte Mehrschichten-Leiterplatte (200) nach Anspruch 17 oder Anspruch 18, wobei der zweite Halbleiterchip (120_2) ein vertikales Bauelement ist.
Verfahren zum Herstellen eines Laminatelektronikbauelements (100), umfassend: Bereitstellen eines Trägers (10), der eine erste Hauptoberfläche und eine zweite Hauptoberfläche gegenüber der ersten Hauptoberfläche definiert und der eine erste strukturierte Metallschicht (14) an der ersten Hauptoberfläche aufweist; Bereitstellen eines ersten Halbleiterchips (20) mit mindestens einem Elektrodenpad (26) auf einer ersten Hauptfläche des ersten Halbleiterchips (20); Bonden der ersten strukturierten Metallschicht (14) an das Elektrodenpad (26) über eine erste Bondschicht (28) aus einem leitenden Material, wobei die erste Bondschicht (28) eine Dicke von kleiner als 10 μm, insbesondere kleiner als 3 μm, aufweist; und Ausbilden einer ersten Isolierschicht (30), die über der ersten Hauptoberfläche des Trägers (10) und dem ersten Halbleiterchip (20) liegt.
Verfahren nach Anspruch 20, weiterhin umfassend: Sputtern eines Diffusionslotmaterials auf das Elektrodenpad (26), um die erste Bondschicht (28) herzustellen.
Verfahren nach Anspruch 20, weiterhin umfassend: galvanisches Abscheiden von Diffusionslotmaterial auf das Elektrodenpad (26), um die erste Bondschicht (28) herzustellen.
Verfahren nach Anspruch 20, weiterhin umfassend: Drucken einer Paste, die in ein Polymermaterial eingebettete Metallpartikel umfasst, auf die erste strukturierte Metallschicht (14), um die erste Bondschicht (28) herzustellen.
Verfahren nach Anspruch 23, weiterhin umfassend: Erhitzen der Paste, was dazu führt, dass das Polymermaterial härtet oder dass das Polymermaterial verdampft und die Metallpartikel sintern.
Verfahren nach einem der Ansprüche 20 bis 24, umfassend: Ausbilden der ersten Isolierschicht (30) durch Laminieren einer faserverstärkten wärmehärtenden Harzschicht oder einer mit Partikel verstärkten wärmehärtenden Harzschicht oder einer ungefüllten laminierten wärmehärtenden Harzschicht oder einer gefüllten oder ungefüllten thermoplastischen Harzschicht auf die erste Hauptoberfläche des Trägers (10) und den ersten Halbleiterchip (20).
Verfahren nach einem der Ansprüche 20 bis 25, wobei der Träger (110) eine dritte strukturierte Metallschicht (115) auf der zweiten Hauptoberfläche aufweist, umfassend: Bereitstellen eines zweiten Halbleiterchips (120_2) mit mindestens einem Elektrodenpad (126) auf einer zweiten Hauptfläche des zweiten Halbleiterchips (120_2); Bonden der dritten strukturierten Metallschicht (115) an das Elektrodenpad (126) des zweiten Halbleiterchips (120_2) über eine zweite Bondschicht (128) aus einem leitenden Material, wobei die zweite Bondschicht (128) eine Dicke von unter 10 μm, insbesondere unter 3 μm, aufweist; und Ausbilden einer zweiten Isolierschicht (150), die über der zweiten Hauptoberfläche des Trägers (110) und dem zweiten Halbleiterchip (120_2) liegt.