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Die
Erfindung betrifft das Gebiet der Halbleitervorrichtungen und insbesondere
eine Halbleitervorrichtung, die von zwei Leistungsvorrichtungen,
die zwischen einem hohen Hauptleistungsquellenpotential und einem
tiefen Hauptleistungsquellenpotential in Reihe geschaltet sind,
eine Leistungsvorrichtung der Seite auf hohem Potential ansteuert
und steuert, und genauer eine Halbleitervorrichtung, die eine Störung
der Leistungsvorrichtungen verhindern kann.
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14 ist
ein Stromlaufplan, der eine Halbbrückenschaltung zeigt.
Die Leistungsvorrichtungen 101 und 102 wie etwa
ein IGBT (Isolierschicht-Bipolartransistor) sind zwischen dem positiven
Pol und dem negativen Pol (Massepotential GND) der Leistungsquelle
PS in einer Totempfahlschaltung geschaltet. Zu den Leistungsvorrichtungen 101 und 102 sind
Freilaufdioden D1 bzw. D2 umgekehrt parallelgeschaltet. Mit dem
Verbindungspunkt N1 der Leistungsvorrichtung 101 und der
Leistungsvorrichtung 102 ist eine Last (eine induktive
Last wie etwa ein Motor) 103 verbunden.
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Die
Leistungsvorrichtung 101 ist eine Vorrichtung, die das
Potential an dem Verbindungspunkt N1 mit der Leistungsvorrichtung 102 zu
einem Referenzpotential macht und zwischen dem Referenzpotential
und dem von der Leistungsquelle PS zugeführten Leistungsquellenpotential
eine Umschaltoperation ausführt, und wird eine Leistungsvorrichtung der
Seite auf hohem Potential genannt. Andererseits wird die Leistungsvorrichtung 102,
die das Massepotential zu einem Referenzpotential macht und eine Umschaltoperation
zwischen dem Referenzpotential und dem Potential des Verbindungspunkts
N1 ausführt, eine Leistungsvorrichtung der Seite auf tiefem Potential
genannt.
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Die
Leistungsvorrichtung 101 wird durch die Ansteuerschaltung
HD der Leistungsvorrichtung der Seite auf hohem Potential angesteuert
und die Leistungsvorrichtung 102 wird durch die Ansteuerschaltung
LD der Leistungsvorrichtung der Seite auf tiefem Potential angesteuert.
Der Ansteuerschaltung HD der Leistungsvorrichtung der Seite auf
hohem Potential werden eine Spannung VB der Anode der Leistungsquelle 104 der
Seite auf hohem Potential (schwebende Absolutspannung der Leistungsquelle der
Seite auf hohem Potential) und eine Spannung VS der Katode der Leistungsquelle 104 der
Seite auf hohem Potential (schwebende Versatzspannung der Leistungsquelle
der Seite auf hohem Potential) zugeführt. Die Ansteuerschaltung
HD der Leistungsvorrichtung der Seite auf hohem Potential gibt Ausgangssignale
HO an die Gate-Elektrode der Leistungsvorrichtung 102 aus.
Da die Ansteuerschaltung LD der Leistungsvorrichtung der Seite auf
tiefem Potential wenig Bezug zu der Erfindung hat, wird ihre Beschreibung
weggelassen.
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15 ist
ein Stromlaufplan, der eine Halbleitervorrichtung zeigt. Die Halbleitervorrichtung
ist eine Ansteuerschaltung der Leistungsvorrichtung der Seite auf
hohem Potential, die von den zwei Leistungsvorrichtungen, die zwischen
dem hohen Hauptleistungsquellenpotential und dem tiefen Hauptleistungsquellenpotential
in Reihe geschaltet sind, die Leistungsvorrichtung der Seite auf
hohem Potential ansteuert und steuert.
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Die
Eingangssignale HIN werden von einem extern bereitgestellten Mikrocomputer
oder dergleichen geliefert. Die Eingangssignale HIN haben "H (hohes
Potential)" (erster Zustand), was die Leitung einer Leistungsquelle
auf der Seite auf hohem Potential zeigt, und "L (tiefes Potential)"
(zweiter Zustand), was die Nichtleitung einer Leistungsvorrichtung
der Seite auf hohem Potential zeigt.
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Eine
Impulsgeneratorschaltung 11 erzeugt pulsierende Ein-Signale
(erste Impulssignale) und Aus-Signale (zweite Impulssignale), die
dem Pegelübergang der Eingangssignale HIN auf "H" bzw.
"L" entsprechen.
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Die
zwei Ausgänge der Impulsgeneratorschaltung 11 sind
mit Gate-Elektroden von N-Kanal-Feldeffekttransistoren mit hoher
Durchbruchspannung (im Folgenden als HNMOS-Transistoren bezeichnet) 12 bzw. 13 verbunden,
die Pegelschiebetransistoren sind. Ein-Signale werden an die Gate-Elektrode
des HNMOS-Transistors 12 geliefert und Aus-Signale werden
an die Gate-Elektrode des HNMOS-Transistors 13 gegeben.
Die Drain-Elektroden der HNMOS-Transistoren 12 und 13 sind
mit einem Ende jedes der Widerstände 14 bzw. 15 und
außerdem mit den Eingangsanschlüssen der Inverter 16 bzw. 17 verbunden.
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Eine
Pegelschiebeschaltung besteht aus den HNMOS-Transistoren 12 und 13,
aus den Widerständen 14 und 15 und aus
den Invertern 16 und 17. Die Pegelschiebeschaltung
verschiebt die Pegel der Ein-Signale und der Aus-Signale auf die
Seite auf hohem Potential, um erste bzw. zweite Impulssignale mit
Pegelverschiebung zu erhalten.
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Eine
SR-Flipflop-Schaltung 19 gibt die Ausgangssignale der Inverter 16 und 17 (erste
und zweite Impulssignale mit Pegelverschiebung) über eine Schutzschaltung 18 von
dem Setz-Eingangsanschluss S bzw. von dem Rücksetz-Eingangsanschluss
R ein. Die Schutzschaltung 18 ist hier eine Filterschaltung
zum Verhindern der Störung der SR-Flipflop-Schaltung 19 und
besteht aus einem Logikgatter.
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Der
Ausgangsanschluss Q der SR-Flipflop-Schaltung 19 ist mit
der Gate-Elektrode eines NMOS-Transistors 20 verbunden
und ist außerdem mit dem Eingang des Inverters 21 verbunden.
Der Ausgang des Inverters 21 ist mit der Gate-Elektrode eines
NMOS-Transistors 22 verbunden. Die Spannung des Verbindungspunkts
der NMOS-Transistoren 20 und 22 wird als ein Ausgangssignal
HO auf der Seite auf hohem Potential ausgegeben. Somit wird die
Leistungsvorrichtung 101 dadurch umgeschaltet, dass die
NMOS-Transistoren 20 und 22 komplementär
ein- und ausgeschaltet werden.
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Die
anderen Enden der Widerstände 14 und 15 sind
mit der Seite der Drain-Elektrode des NMOS-Transistors 20 verbunden,
wobei eine Spannung VB zugeführt wird. Die Source-Elektrode
des NMOS-Transistors 22 ist mit den Anoden der Dioden 23 und 24 und
mit dem in 14 gezeigten Verbindungspunkt
N1 verbunden, wobei eine Spannung VS zugeführt wird. Die
Katoden der Dioden 23 und 24 sind mit den Drain-Elektroden
der HNMOS-Transistoren 12 bzw. 13 verbunden.
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Nachfolgend
wird anhand des in 16 gezeigten Zeitablaufplans
der Betrieb einer Ansteuerschaltung einer Leistungsvorrichtung der
Seite auf hohem Potential beschrieben.
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Zunächst
erzeugt die Impulsgeneratorschaltung 11 Impuls-Ein-Signale,
die entsprechend dem Anstieg der Eingangssignale HIN auf "H (hohes
Potential)" übergehen. Durch die Ein-Signale wird der HNMOS-Transistor 12 eingeschaltet.
Zu diesem Zeitpunkt sind die Aus-Signale auf "L (tiefem Potential)" und
ist der HNMOS-Transistor 13 im Aus-Zustand.
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Dadurch
tritt in dem mit dem HNMOS-Widerstand 12 verbundenen Widerstand 14 ein
Spannungsabfall auf, wobei "L"-Signale in den Inverter 16 eingegeben
werden. Da andererseits in dem mit dem HNMOS-Transistor 13 verbundenen
Widerstand 15 kein Spannungsabfall auftritt, werden in
den Inverter 17 ununterbrochen "H"-Signale eingegeben.
Somit werden die Ausgangssignale von dem Inverter 16 zu Impulssignalen,
die auf "H" übergehen, während die Ausgangssignale
von dem Inverter 17 in dem "L"-Zustand gehalten werden.
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Daraufhin
gibt die Schutzschaltung 18, die Ausgangssignale von den
Invertern 16 und 17 empfangen hat, Impulssignale,
die entsprechend den Ausgangssignalen von dem Inverter 16 auf
"L" übergehen, an den Setz-Eingangsanschluss S der SR-Flipflop-Schaltung 19 aus.
Andererseits gibt die Schutzschaltung 18 an den Rücksetz-Eingangsanschluss
R der SR-Flipflop-Schaltung 19 "H"-Signale aus, die den
Ausgangssignalen von dem Inverter 17 entsprechen.
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Die
Impulsgeneratorschaltung 11 erzeugt Impuls-Aus-Signale,
die entsprechend dem Abfall der Eingangssignale HIN auf "H (hohes
Potential)" übergehen. In diesem Fall führt die
Schutzschaltung 18 ebenfalls dieselbe wie oben beschriebene
Operation aus und gibt an den Setz-Eingangsanschluss S der SR-Flipflop-Schaltung 19 "H"-Ausgangssignale, die
den Ausgangssignalen von dem Inverter 16 entsprechen, aus.
Andererseits gibt die Schutzschaltung 18 an den Rücksetz-Eingangsanschluss
R der SR-Flipflop-Schaltung 19 Impulssignale, die entsprechend
den Ausgangssignalen von dem Inverter 17 auf "L" übergehen,
aus.
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Im
Ergebnis geht der Ausgangsanschluss Q der SR-Flipflop-Schaltung 19 zu
dem Zeitpunkt, zu dem Ein-Signale gegeben werden, auf "H" und zu dem
Zeitpunkt, zu dem Aus-Signale gegeben werden, auf "L über.
Darüber hinaus werden die Ausgangssignale HO, die durch
komplementäres Ein- und Ausschalten der NMOS-Transistoren 20 und 22 erhalten
werden, ebenfalls zu gleichartigen Signalen.
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Ein
Problem, das hier entsteht, sind dv/dt-Übergangssignale,
die je nach dem Schaltzustand der aus den Leistungsvorrichtungen 101 und 102 zusammengesetzten
Halbbrücken-Leistungsvorrichtung auf der Leitung von dem
Verbindungspunkt N1 zu den Anoden der Dioden 23 und 24 erzeugt
werden.
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Falls
dv/dt-Übergangssignale erzeugt werden, fließt
ein durch das Produkt einer parasitären statischen Kapazität
zwischen den Drains und den Sources der HNMOS-Transistoren
12 und
13 und den
dv/dt-Übergangssignalen erhaltener dv/dt-Strom gleichzeitig
in die HNMOS-Transistoren
12 und
13. Dadurch wird
anstelle von Ein-Signalen und Aus-Signalen gleichzeitig ein fehlerhafter
Impuls durch die dv/dt-Übergangssignale gegeben. Die Schutzschaltung
18 ist
so gebildet, dass sie in diesem Fall die gleichzeitige Signaleingabe
in die SR-Flipflop-Schaltung
19 verhindert (siehe z. B.
JP9-200017 ).
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Wenn
die Ausgangssignale HO der Ansteuerschaltung HD der Leistungsvorrichtung
der Seite auf hohem Potential "H" sind, wird die Leistungsvorrichtung 101 eingeschaltet
und fließt der Strom 11 so, wie es in 14 gezeigt
ist. Wenn anschließend die Ausgangssignale HO der Ansteuerschaltung
HD der Leistungsvorrichtung der Seite auf hohem Potential von "H"
auf "L" übergehen und die Leistungsvorrichtung 101 von
"Ein" auf "Aus" umgeschaltet wird, wird eine Rückflussbetriebsart
hergestellt, in der der Strom 12 in die Freilauf diode D2
fließt. Zu dieser Zeit wird die Spannung VS durch die dv/dt-Übergangssignale
und die Induktivität der Verdrahtungen vorübergehend
kleiner als GND und erreicht eine negative Spannung.
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In
den Halbleitervorrichtungen werden gleichzeitig mit dem Umschalten
der Leistungsvorrichtung 101 Ein-Signale oder Aus-Signale
ausgegeben. Wenn die Spannung VS dagegen durch das Umschalten der
Leistungsvorrichtung 101 negativ wird, werden dadurch,
dass die Ein-Signale und die Aus-Signale einen unausgeglichenen
Zustand erzeugen, der HNMOS-Transistor 12 ausgeschaltet
und der HNMOS-Transistor 13 eingeschaltet. Somit wird ein
Unterschied der in die parasitären Dioden 25 und 26 der
HNMOS-Transistoren 12 und 13 fließenden Verzögerungsströme
verursacht. Dadurch werden fehlerhafte Ausgangssignale HO ausgegeben,
was die Störung der Leistungsvorrichtungen verursacht.
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Der
Erfindung liegt daher die Aufgabe zugrunde, eine Halbleitervorrichtung
zu schaffen, die die Störung einer Leistungsvorrichtung
verhindern kann.
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Diese
Aufgabe wird erfindungsgemäß gelöst durch
eine Halbleitervorrichtung nach Anspruch 1 bzw. 6. Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen
angegeben.
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Gemäß einem
Aspekt der Erfindung umfasst eine Halbleitervorrichtung zum Ansteuern
und Steuern einer Leistungsvorrichtung der Seite auf hohem Potential
von zwei Leistungsvorrichtungen, die zwischen einem hohen Hauptleistungsquellenpotential und
einem tiefen Hauptleistungsquellenpotential in Reihe geschaltet
sind: eine Impulsgeneratorschaltung zum Erzeugen erster und zweiter
Impulssignale entsprechend dem Pegelübergang auf einen
ersten und auf einen zweiten Zustand der Ein gangssignale mit einem
ersten Zustand, der die Leitung der Leistungsvorrichtung der Seite
auf hohem Potential zeigt, bzw. mit einem zweiten Zustand, der die
Nichtleitung der Leistungsvorrichtung der Seite auf hohem Potential
zeigt; eine Pegelschiebeschaltung zum Erhalten erster und zweiter
Impulssignale mit Pegelverschiebung durch Pegelverschiebung der
ersten und der zweiten Impulssignale auf die Seite auf hohem Potential;
eine SR-Flipflopschaltung, die die ersten Impulssignale mit Pegelverschiebung
von dem Setz-Eingangsanschluss und die zweiten Impulssignale mit
Pegelverschiebung von dem Rücksetz-Eingangsanschluss eingibt;
und eine Verzögerungsschaltung zum Verzögern der
Ausgabe der SR-Flipflop-Schaltung um wenigstens die Impulsbreite
der ersten und der zweiten Impulssignale.
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Gemäß der
Erfindung kann die Störung einer Leistungsvorrichtung verhindert
werden.
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Weitere
Merkmale und Zweckmäßigkeiten der Erfindung ergeben
sich aus der Beschreibung von Ausführungsformen der Erfindung
anhand der Figuren. Von den Figuren zeigen:
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1 einen
Stromlaufplan einer Halbleitervorrichtung gemäß der
ersten Ausführungsform der Erfindung.
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2 einen
Zeitablaufplan zur Veranschaulichung des Betriebs einer Halbleitervorrichtung
gemäß der ersten Ausführungsform der
Erfindung;
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3 einen
Stromlaufplan einer Halbleitervorrichtung gemäß der
zweiten Ausführungsform der Erfindung;
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4 einen
Zeitablaufplan zur Veranschaulichung des Betriebs einer Halbleitervorrichtung
gemäß der zweiten Ausführungsform der
Erfindung;
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5 einen
Stromlaufplan einer Halbleitervorrichtung gemäß der
dritten Ausführungsform der Erfindung;
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6 einen
Zeitablaufplan zur Veranschaulichung des Betriebs einer Halbleitervorrichtung
gemäß der dritten Ausführungsform der
Erfindung;
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7 einen
Stromlaufplan einer Halbleitervorrichtung gemäß der
vierten Ausführungsform der Erfindung;
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8 einen
Zeitablaufplan zur Veranschaulichung des Betriebs einer Halbleitervorrichtung
gemäß der vierten Ausführungsform der
Erfindung;
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9 einen
Stromlaufplan einer Halbleitervorrichtung gemäß der
fünften Ausführungsform der Erfindung;
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10 einen
Zeitablaufplan zur Veranschaulichung des Betriebs einer Halbleitervorrichtung
gemäß der fünften Ausführungsform
der Erfindung;
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11 einen
Stromlaufplan einer Halbleitervorrichtung gemäß der
sechsten Ausführungsform der Erfindung;
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12 einen
Stromlaufplan einer Halbleitervorrichtung gemäß der
siebenten Ausführungsform der Erfindung;
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13 einen
Stromlaufplan einer Halbleitervorrichtung gemäß der
achten Ausführungsform der Erfindung;
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14 einen
Stromlaufplan einer Halbbrückenschaltung;
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15 den
bereits erwähnten Stromlaufplan einer Halbleitervorrichtung;
und
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16 einen
Zeitablaufplan zur Veranschaulichung des Betriebs der Halbleitervorrichtung.
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Erste Ausführungsform
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1 ist
ein Stromlaufplan einer Halbleitervorrichtung gemäß der
ersten Ausführungsform der Erfindung. Die Halbleitervorrichtung
ist eine Ansteuerschaltung einer Leistungsvorrichtung der Seite
auf hohem Potential zum Ansteuern und Steuern einer Leistungsvorrichtung
der Seite auf hohem Potential von zwei Leistungsvorrichtungen, die
zwischen einem hohen Hauptleistungsquellenpotential und einem tiefen
Hauptleistungsquellenpotential in Reihe geschaltet sind.
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Die
Eingangssignale HIN werden von einem extern bereitgestellten Mikrocomputer
oder dergleichen gegeben. Die Eingangssignale HIN haben "H (hohes
Potential)" (erster Zustand), was die Leitung einer Leistungsquelle
auf der Seite auf hohem Potential zeigt, und "L (tiefes Potential)"
(zweiter Zustand), was die Nichtleitung einer Leistungsvorrichtung
der Seite auf hohem Potential zeigt.
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Eine
Impulsgeneratorschaltung 11 erzeugt pulsierende Ein-Signale
(erste Impulssignale) und Aus-Signale (zweite Impulssignale), die
dem Pegelübergang der Eingangssignale HIN auf "H" bzw.
"L" entsprechen.
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Die
zwei Ausgänge der Impulsgeneratorschaltung 11 sind
mit Gate-Elektroden von N-Kanal-Feldeffekttransistoren mit hoher
Durchbruchspannung (im Folgenden als HNMOS-Transistoren bezeichnet) 12 bzw. 13 verbunden,
die Pegelschiebetransistoren sind. Ein-Signale werden an die Gate-Elektrode
des HNMOS-Transistors 12 gegeben und Aus-Signale werden
an die Gate-Elektrode des HNMOS-Transistors 13 gegeben.
Die Drain- Elektroden der HNMOS-Transistoren 12 und 13 sind
mit einem Ende jedes der Widerstände 14 bzw. 15 und
außerdem mit den Eingangsanschlüssen der Inverter 16 bzw. 17 verbunden.
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Eine
Pegelschiebeschaltung besteht aus den HNMOS-Transistoren 12 und 13,
aus den Widerständen 14 und 15 und aus
den Invertern 16 und 17. Die Pegelschiebeschaltung
verschiebt die Pegel der Ein-Signale und der Aus-Signale auf die
Seite auf hohem Potential, um erste bzw. zweite Impulssignale mit
Pegelverschiebung zu erhalten.
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Eine
SR-Flipflop-Schaltung 19 gibt die Ausgangssignale der Inverter 16 und 17 (erste
und zweite Impulssignale mit Pegelverschiebung) über eine Schutzschaltung 18 von
dem Setz-Eingangsanschluss S bzw. von dem Rücksetz-Eingangsanschluss
R ein. Die Schutzschaltung 18 ist hier eine Filterschaltung
zum Verhindern der Störung der SR-Flipflop-Schaltung 19 und
ist aus NAND-Schaltungen 31 bis 33, aus Invertern 34 bis 38 und
aus NOR-Schaltungen 39 und 40 zusammengesetzt.
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Die
NOR-Schaltungen 41 geben die ersten und die zweiten Impulssignale
mit Pegelverschiebung ein und führen eine NOR-Operation
aus. Eine D-Flipflop-Schaltung 42 gibt die Ausgabe der NOR-Schaltung 40 von
dem Takteingang T ein und gibt die Ausgabe der SR-Flipflop-Schaltung 19 von dem
Dateneingang D ein. Eine Verzögerungsschaltung besteht
aus den NDR-Schaltungen 41 und aus der D-Flipflop-Schaltung 42.
Die Verzögerungsschaltung verzögert die Ausgabe
der SR-Flipflop-Schaltung 19 wenigstens um die Impulsbreite
der Ein-Signale und der Aus-Signale.
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Der
Ausgangsanschluss Q' der D-Flipflop-Schaltung 42 ist mit
der Gate-Elektrode eines NMOS-Transistors 20 verbunden
und ist außerdem mit dem Eingang des Inverters 21 verbunden.
Der Ausgang des Inverters 21 ist mit der Gate-Elektrode eines NMOS-Transistors 22 verbunden.
Die Spannung des Verbindungspunkts der NMOS-Transistoren 20 und 22 wird
als ein Ausgangssignal HO ausgegeben. Somit wird die Leistungsvorrichtung
der Seite auf hohem Potential durch komplementäres Ein-
und Ausschalten der NMOS-Transistoren 20 und 22 umgeschaltet.
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Die
anderen Enden der Widerstände 14 und 15 sind
mit der Seite der Drain-Elektrode des NMOS-Transistors 20 verbunden,
wobei eine Spannung VB zugeführt wird. Die Source-Elektrode
des NMOS-Transistors 22 ist mit den Anoden der Dioden 23 und 24 und
mit dem in 14 gezeigten Verbindungspunkt
N1 verbunden, wobei eine Spannung VS zugeführt wird. Die
Katoden der Dioden 23 und 24 sind mit den Drain-Elektroden
der NMOS-Transistoren 12 bzw. 13 verbunden.
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2 ist
ein Zeitablaufplan zur Veranschaulichung des Betriebs einer Halbleitervorrichtung
gemäß der ersten Ausführungsform der
Erfindung. Wie 2 zeigt, wird das Ausgangssignal
HO umgeschaltet, nachdem das Ein-Signal und das Aus-Signal ausgegeben
worden sind. Dadurch werden das Ein-Signal und das Aus-Signal nicht
ausgegeben, wenn die Spannung VS durch Umschalten der Leistungsvorrichtung
negativ wird. Somit kann die Störung der Leistungsvorrichtung
verhindert werden. Da die Ausgabe der SR-Flipflop-Schaltung 19 logisch verzögert
wird, ist außerdem die Elementschwankung verringert.
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Zweite Ausführungsform
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3 ist
ein Stromlaufplan einer Halbleitervorrichtung gemäß der
zweiten Ausführungsform der Erfindung; und 4 ist
ein Zeitablaufplan zur Veranschaulichung von deren Betrieb.
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In
der zweiten Ausführungsform besitzt die Halbleitervorrichtung
einen ersten Inverter 43, eine NAND-Schaltung 44,
einen zweiten Inverter 45 und eine ODER-Schaltung 46 als
eine Ver zögerungsschaltung. Die weiteren Strukturen sind
dieselben wie in der ersten Ausführungsform.
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Der
erste Inverter 43 invertiert die ersten Impulssignale mit
Pegelverschiebung. Die NAND-Schaltung 44 gibt die Ausgabe
des ersten Inverters 43 und die Ausgabe der SR-Flipflop-Schaltung 19 ein
und führt eine NAND-Operation aus. Der zweite Inverter 45 invertiert
die Ausgabe der NAND-Schaltung 44. Die ODER-Schaltung 45 gibt die
Ausgabe des zweiten Inverters 45 und die zweiten Impulssignale
mit Pegelverschiebung ein und führt eine ODER-Operation
aus.
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Diese
Konfiguration erzielt die gleiche Wirkung wie die erste Ausführungsform.
Darüber hinaus kann der Schaltungsmaßstab kleiner
als in der ersten Ausführungsform sein.
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Dritte Ausführungsform
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5 ist
ein Stromlaufplan einer Halbleitervorrichtung gemäß der
dritten Ausführungsform der Erfindung; und 6 ist
ein Zeitablaufplan zur Veranschaulichung von deren Betrieb.
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In
der dritten Ausführungsform besitzt die Halbleitervorrichtung
mehrere Inverter 47 und 48 als eine Verzögerungsschaltung.
Die weiteren Strukturen sind dieselben wie in der ersten Ausführungsform.
Durch diese Konfiguration kann die Störung der Leistungsvorrichtung
auf die gleiche Weise wie in der ersten Ausführungsform
verhindert werden. Außerdem kann durch die Anzahl der Inverter
leicht der Betrag der Verzögerung gesteuert werden.
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Vierte Ausführungsform
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7 ist
ein Stromlaufplan einer Halbleitervorrichtung gemäß der
vierten Ausführungsform der Erfindung und 8 ist
ein Zeitablaufplan zur Veranschaulichung von deren Betrieb.
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In
der vierten Ausführungsform besitzt die Halbleitervorrichtung
eine Konstantstromquelle 51, einen Kondensator 52,
einen Inverter 53, NMOS-Transistoren 54 bis 56 und
PMOS-Transistoren 57 bis 59 als eine Verzögerungsschaltung.
Die weiteren Strukturen sind dieselben wie in der ersten Ausführungsform.
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Die
Konstantstromquelle 51 lädt den Kondensator 52.
Die NMOS-Transistoren 54 bis 56 und die PMOS-Transistoren 57 bis 59,
die Schaltelemente sind, laden und entladen den Kondensator 52 entsprechend
der Ausgabe der SR-Flipflop-Schaltung 19. Der Inverter 53 invertiert
die in dem Kondensator 52 geladene Spannung und gibt sie
aus.
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Durch
diese Konfiguration kann die Störung der Leistungsvorrichtung
in der gleichen Weise wie in der ersten Ausführungsform
verhindert werden. Darüber hinaus kann der Betrag der Verzögerung
durch den Stromwert der Konstantstromquelle 51 oder durch
den Kapazitätswert des Kondensators 52 leicht gesteuert
werden.
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Fünfte Ausführungsform
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9 ist
ein Stromlaufplan einer Halbleitervorrichtung gemäß der
fünften Ausführungsform der Erfindung. In der
oben beschriebenen ersten bis vierten Ausführungsform ist
in der nachfolgenden Stufe der SR-Flipflop-Schaltung 19 eine
Verzögerungsschaltung vorgesehen. Dagegen ist in der fünften Ausführungsform
eine Verzögerungsschaltung zwischen einer Schutzschaltung 18 und
einer SR-Flipflop-Schaltung 19 vorge sehen. Die weiteren
Strukturen sind dieselben wie in der ersten Ausführungsform.
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Die
Inverter 61 bis 64 und der erste und der zweite
Kondensator 65 und 66 sind als Verzögerungsschaltungen
vorgesehen. Die Inverter 61 und 62 sind zwischen
dem Ausgang LFS einer Schutzschaltung 18 und dem Setz-Eingangsanschluss
S der SR-Flipflop-Schaltung 19 in Reihe geschaltet. Die
Inverter 63 und 64 sind zwischen dem Ausgang LFR
der Schutzschaltung 18 und dem Rücknetz-Eingangsanschluss
R der SR-Flipflop-Schaltung 19 in Reihe geschaltet. Ein
Ende des ersten Kondensators 65 ist mit dem Verbindungspunkt
des Inverters 61 und des Inverters 62 verbunden,
wobei erste Impulssignale mit Pegelverschiebung zugeführt
werden. Ein Ende des zweiten Kondensators 66 ist mit dem
Verbindungspunkt des Inverters 63 und des Inverters 64 verbunden,
wobei zweite Impulssignale mit Pegelverschiebung zugeführt
werden. Den anderen Enden des ersten und des zweiten Kondensators 65 und 66 wird
eine Spannung VS zugeführt.
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Die
Verzögerungsschaltung verzögert die ersten und
die zweiten Impulssignale mit Pegelverschiebung um wenigstens eine
Impulsbreite der Ein-Signale und der Aus-Signale, um erste und zweite
verzögerte Impulssignale zu erhalten. Genauer werden die
in dem ersten und in dem zweiten Kondensator 65 und 66 geladenen
Spannungen als erste und zweite verzögerte Impulssignale
ausgegeben. Die SR-Flipflop-Schaltung 19 gibt von dem Setz-Eingangsanschluss
S die ersten verzögerten Impulssignale aus und gibt von
dem Rücknetz-Eingangsanschluss R die zweiten verzögerten
Impulssignale aus.
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Der
Ausgangsanschluss Q der SR-Flipflop-Schaltung 19 ist mit
der Gate-Elektrode eines NMOS-Transistors 20 verbunden
und ist außerdem mit dem Eingang des Inverters 21 verbunden.
Der Ausgang des Inverters 21 ist mit der Gate-Elektrode eines NMOS-Transistors 22 verbunden.
Die Spannung des Verbindungspunkts der NMOS-Transistoren 20 und 22 wird
als ein Ausgangssignal HO auf der Seite auf hohem Potential ausgegeben.
Die Leistungsvorrichtung der Seite auf hohem Potential wird durch
komplementäres Ein- und Ausschalten der NMOS-Transistoren 20 und 22 umgeschaltet.
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10 ist
ein Zeitablaufplan zur Veranschaulichung des Betriebs einer Halbleitervorrichtung
gemäß der fünften Ausführungsform
der Erfindung. Wie 10 zeigt, wird das Ausgangssignal
HO umgeschaltet, nachdem das Ein-Signal und das Aus-Signal ausgegeben
worden sind. Dadurch werden das Ein-Signal und das Aus-Signal nicht
ausgegeben, wenn die Spannung VS durch Umschalten der Leistungsvorrichtung
negativ ist. Somit kann die Störung der Leistungsvorrichtung
verhindert werden. Außerdem können der Verzögerungsbetrag
des Ein-Signals und des Aus-Signals unabhängig gesteuert
werden. Darüber hinaus kann der Verzögerungsbetrag
leicht durch die Kapazitätswerte des ersten und des zweiten
Kondensators 65 und 66 gesteuert werden.
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Sechste Ausführungsform
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11 ist
ein Stromlaufplan einer Halbleitervorrichtung gemäß der
sechsten Ausführungsform der Erfindung. Der Zeitablaufplan
der Halbleitervorrichtung ist derselbe wie der für die
fünfte Ausführungsform.
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Die
sechste Ausführungsform ist mit mehreren ersten Invertern 71 und 72,
die zwischen dem Ausgang LFS der Schutzschaltung 18 und
dem Setz-Eingangsanschluss S der SR-Flipflop-Schaltung 19 in
Reihe geschaltet sind, und mit mehreren zweiten Invertern 73 und 74,
die zwischen dem Ausgang LFR der Schutzschaltung 18 und
dem Rücksetz-Eingangsanschluss R der SR-Flipflop-Schaltung 19 in
Reihe geschaltet sind, als eine Verzögerungs schaltung ausgestattet.
Die weiteren Strukturen sind dieselben wie in der fünften
Ausführungsform.
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Durch
diese Konfiguration kann die Störung einer Halbleitervorrichtung
in der gleichen Weise wie in der fünften Ausführungsform
verhindert werden und kann der Verzögerungsbetrag sowohl
der Ein-Signale als auch der Aus-Signale gesteuert werden. Darüber
hinaus kann der Verzögerungsbetrag der Signale durch die
Anzahl der Stufen des ersten und des zweiten Inverters leicht gesteuert
werden.
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Siebte Ausführungsform
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12 ist
ein Stromlaufplan einer Halbleitervorrichtung gemäß der
siebenten Ausführungsform der Erfindung. Der Zeitablaufplan
der Halbleitervorrichtung ist derselbe wie der für die
fünfte Ausführungsform.
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Die
siebente Ausführungsform hat eine erste und eine zweite
Konstantstromquelle 80 und 81, einen ersten und
einen zweiten Kondensator 82 und 83, Inverter 84 und 87 und
NMOS-Transistoren 88 und 99 (ein erstes und ein
zweites Schaltelement) als eine Verzögerungsschaltung.
Die weiteren Strukturen sind dieselben wie in der fünften
Ausführungsform.
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Die
erste und die zweite Konstantstromquelle 80 und 81 laden
den ersten und den zweiten Kondensator 82 bzw. 83 auf.
Die NMOS-Transistoren 88 und 89 laden und entladen
entsprechend den ersten und den zweiten Impulssignalen mit Pegelverschiebung
den ersten und den zweiten Kondensator 82 bzw. 83.
Die Inverter 86 und 87 invertieren die in dem ersten
und in dem zweiten Kondensator 82 bzw. 83 geladenen
Spannungen und geben die invertierten Spannungen als erste und zweite
verzögerte Impulssignale aus.
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Durch
diese Konfiguration kann die Störung einer Leistungsquelle
in der gleichen Weise wie in der fünften Ausführungsform
verhindert werden und kann der Verzögerungsbetrag jedes
der Ein-Signale und Aus-Signale gesteuert werden. Darüber
hinaus kann der Verzögerungsbetrag der Signale leicht durch
die Stromwerte der ersten und der zweiten Konstantstromquelle 80 und 81 und
durch die Kapazitätswerte des ersten und des zweiten Kondensators 82 und 83 gesteuert
werden.
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Achte Ausführungsform
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13 ist
ein Stromlaufplan einer Halbleitervorrichtung gemäß der
achten Ausführungsform der Erfindung. Der Zeitablaufplan
der Halbleitervorrichtung ist derselbe wie der für die
fünfte Ausführungsform.
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Die
achte Ausführungsform besitzt eine erste und eine zweite
Konstantstromquelle 90 und 91, einen ersten und
einen zweiten Kondensator 92 und 93, Inverter 94 bis 97 und
NMOS-Transistoren 98 und 99 (ein erstes und ein
zweites Schaltelement) als eine Verzögerungsschaltung.
Die weiteren Strukturen sind dieselben wie in der fünften
Ausführungsform.
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Die
erste und die zweite Konstantstromquelle 90 und 91 laden
den ersten und den zweiten Kondensator 92 bzw. 93 auf.
Die NMOS-Transistoren 98 und 99 laden und entladen
entsprechend den ersten und den zweiten Impulssignalen mit Pegelverschiebung
den ersten und den zweiten Kondensator 92 bzw. 93.
Die Inverter 96 und 97 invertieren die in dem ersten
und in dem zweiten Kondensator 92 bzw. 93 geladenen
Spannungen und geben die invertierten Spannungen als erste und zweite
verzögerte Impulssignale aus.
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Durch
diese Konfiguration kann die Störung einer Leistungsvorrichtung
in der gleichen Weise wie in der fünften Ausfüh rungsform
verhindert werden und kann der Verzögerungsbetrag sowohl
der Ein-Signale als auch der Aus-Signale gesteuert werden. Darüber
hinaus kann der Verzögerungsbetrag der Signale leicht durch
die Stromwerte der ersten und der zweiten Konstantstromquelle 90 und 91 und
durch die Kapazitätswerte des ersten und des zweiten Kondensators 92 und 93 gesteuert
werden.
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Offensichtlich
sind im Licht der obigen Lehren viele Änderungen und Abwandlungen
der Erfindung möglich. Somit kann die Erfindung im Umfang der
beigefügten Ansprüche selbstverständlich
auf andere Weise als speziell beschrieben verwirklicht werden.
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Die
gesamte Offenbarung der
JP2007-122767 einschließlich
der Beschreibung, der Ansprüche, der Zeichnung und der
Zusammenfassung, auf der die Priorität der vorliegenden
Anmeldung beruht, ist hiermit in ihrer Gesamtheit durch Literaturhinweis
eingefügt.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- - JP 9-200017 [0020]
- - JP 2007-122767 [0081]