JP5466545B2 - レベルシフト回路、および電力変換装置 - Google Patents
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Description
ところで上アームと下アームを備えた電力変換装置において、構成する上アームに用いるIGBTのエミッタは出力に接続されているため、上アームIGBTは主電源接地端子に対して電位的に浮動の状態で駆動される。例えば、上アームIGBTがオン状態では主電源と同じ高電圧が加わる。このため上アームIGBTを駆動するためには、制御回路であるマイコン(Microcomputer)の低電位から高電位に信号を伝える必要がある。このように低電位からの信号で電位的に浮動な上アームに対して駆動信号を送る手段としてレベルシフト回路を使うことが、図15に示す特許文献1に述べられている。
このパルスによりセット側の高耐圧n型MOSFETがオン(ON)し、電流が流れることによりセット側の抵抗両端に電圧が発生する。パルスフィルタの時定数よりワンショットパルス発生器で発生するパルスの時間を長くすれば、抵抗両端で発生した電圧によるパルスはパルスフィルタを通過し、RSフリップフロップをセットして出力がオンとなる。立下り時(入力=“H”→“L”)はリセット側のワンショットパルス発生器より短期間パルスが発生し(図15(b))、リセット側の抵抗両端に電圧が発生し、RSフリップフロップをリセットして出力がオフ(OFF)となる。
すなわち、本発明のレベルシフト回路は、低電圧直流電源を電源とする低電圧側回路から高電圧直流電源を電源とする高電圧側回路に制御信号を伝達するレベルシフト回路であって、前記低電圧直流電源を電源として、入力信号の立ち上がりと立下りでそれぞれセット信号パルスとリセット信号パルスとを生成するワンショットパルス発生器と、前記高電圧直流電源の低電位端子に第1端子を接続され、前記セット信号パルスを入力する第1の半導体スイッチング素子と、前記高電圧直流電源の低電位端子に第1端子を接続され、前記リセット信号パルスを入力する第2の半導体スイッチング素子と、前記高電圧直流電源の高電位端子と、前記第1の半導体スイッチング素子の第2端子との間に接続された第1の抵抗と、前記高電圧直流電源の高電位端子と、前記第2の半導体スイッチング素子の第2端子との間に接続された第2の抵抗と、前記第1の半導体スイッチング素子の第2端子と前記第1の抵抗の接続点を入力端子に接続した第1の時定数生成回路と、前記第2の半導体スイッチング素子の第2端子と前記第2の抵抗の接続点を入力端子に接続した第2の時定数生成回路と、前記第2の半導体スイッチング素子の第2端子と前記第2の抵抗の接続点を入力端子に接続した第3の時定数生成回路と、前記第1の半導体スイッチング素子の第2端子と前記第1の抵抗の接続点を入力端子に接続した第4の時定数生成回路と、前記高電圧直流電源を電源として、前記第1の時定数生成回路の出力端子と前記第2の時定数生成回路の出力端子とを、それぞれ第1入力端子と第2入力端子に接続し、かつセット信号を出力する第1の論理回路と、前記高電圧直流電源を電源として、前記第3の時定数生成回路の出力端子と前記第4の時定数生成回路の出力端子とを、それぞれ第1入力端子と第2入力端子に接続し、かつリセット信号を出力する第2の論理回路と、前記高電圧直流電源を電源として、前記第1の論理回路の出力のセット信号と、前記第2の論理回路の出力のリセット信号とを、それぞれ入力し、駆動信号を出力するフリップフロップ回路と、を備え、前記第1、第2、第3、第4の時定数生成回路のそれぞれは、立ち上がり時と立下り時とでは時定数が異なり、立ち下がり時もしくは立ち上がり時の時定数を定める抵抗手段と静電容量手段とを有し、前記第1、第3の時定数生成回路において非論理和回路が備えられ、かつ前記第2、第4の時定数生成回路において非論理積回路を有し、前記第1の時定数生成回路は、前記第2の時定数生成回路と比較して、入力信号の立ち下がり時では時定数が大きく、立ち上がり時では時定数が小さいこと、かつ、前記第3の時定数生成回路は、前記第4の時定数生成回路と比較して、入力信号の立ち下がり時では時定数が大きく、立ち上がり時では時定数が小さいことを特徴とする。
(レベルシフト回路の第1実施形態)
まず、図1を参照して、本発明のレベルシフト回路の第1実施形態の回路構成の概要を述べ、その後、より詳しい回路構成や、動作について説明をする。
図1に本発明のレベルシフト回路の第1実施形態の回路構成を示す。図1のレベルシフト回路11は、低電圧直流電源(不図示)と高電圧直流電源(VB)163とによって動作する。高電圧直流電源の一端は低電位端子である下アームアース160であり、他端は高電圧直流電源の高電位端子161である。なお、アースとしては前記した下アームアース160と異なる上アームアース162があり、前記した高電圧直流電源163は上アームアース162と高電圧直流電源の高電位端子161との間に高電圧の直流電源を供給している。下アームアース160と上アームアース162は共にアースではあるが、それぞれに帰属する回路が互いに影響が受け難いようにアースを分けている。
なお、以上の入力信号144、ワンショットパルス発生回路141、142、及び、インバータ回路143は低電圧直流電源によって駆動される信号と回路である。
また、ワンショットパルス発生回路141、142の具体的な回路構成は後記する。
セット側の高耐圧n型MOSFET101のドレインは抵抗111の一端に接続されている(接続点(B)181)。リセット側の高耐圧n型MOSFET102のドレインは抵抗112の一端に接続されている(接続点(E)182)。抵抗111及び抵抗112の他端は高電圧直流電源の高電位端子(A、D)161に接続されている。
なお、高耐圧n型MOSFET101と高耐圧n型MOSFET102は同一のデバイスで構成され、ほぼ同一の電気的特性を有している。
また、抵抗111と抵抗112は、ほぼ同一の抵抗値を有している。
時定数生成回路151と時定数生成回路153は同一の回路で構成され、ほぼ同一の特性を有している。時定数生成回路152と時定数生成回路154は同一の回路で構成され、ほぼ同一の特性を有している。
なお、時定数生成回路151、153及び、時定数生成回路152、154の具体的な回路構成は後記する。
第2の論理回路122はNAND回路124とインバータ回路126で構成されている。インバータ回路126の入力端子は前記した時定数生成回路153の出力端子が接続され、インバータ回路126の出力端子はNAND回路124の第1入力ゲートに接続されている。NAND回路124の第2入力ゲートには前記した時定数生成回路152出力端子が接続されている。
フリップフロップ回路130のリセット端子RLには、前記した第2の論理回路122の出力端子であるNAND回路124の出力端子が接続されている。なお、リセット端子RLは“L”で動作する。したがって、リセット端子RLに下付きのLを表示して表している。
フリップフロップ回路130の出力端子(Q)131には、高電圧側電源での出力信号が得られる。
前述したワンショットパルス発生装置140における、ワンショットパルス発生回路141の具体的な回路について、図2を参照して、以下に説明する。
図2において、ワンショットパルス発生回路141の入力端子206はNAND回路201の第1入力ゲートとインバータ回路203の入力端子に接続されている。インバータ回路203の出力端子はインバータ回路204の入力端子に接続されている。インバータ回路204の出力端子はインバータ回路205の入力端子に接続されている。インバータ回路205の出力端子はNAND回路201の第2入力ゲートに接続されている。NAND回路201の出力端子はインバータ回路202の入力端子に接続されている。インバータ回路202の出力端子207はワンショットパルス発生回路141の出力端子207となっている。
なお、直列に接続されたインバータ回路203、204、205の最初のインバータ回路203入力から最後のインバータ回路205の出力までの総計の遅延時間をtPWとする。
以上により、ワンショットパルス発生回路141は入力端子206の入力信号が“L”から“H”に変化するときのみ、その立ち上がり時点において、パルス幅tPWのパルスを発生する回路となっている。
前述した時定数生成回路151〜154の回路構成を図3に示す。ただし、時定数生成回路151(153)と時定数生成回路152(154)では、求める役目が異なるので、回路構成が異なる。時定数生成回路151(153)に用いる回路構成を図3(a)に示す。また、時定数生成回路152(154)に用いる回路構成を図3(b)に示す。これらについて、以下に順に説明する。
図3(a)は時定数生成回路151(153)に用いる回路構成である。図3(a)において、時定数生成回路151の入力端子316はNOR(非論理和)回路311の第1入力ゲートと抵抗313の一端に接続されている。抵抗313の他端はコンデンサ314の一端とNOR回路311の第2入力ゲートに接続されている。NOR回路311の出力端子はインバータ回路312の入力端子に接続されている。インバータ回路312の出力端子は時定数生成回路151の出力端子317となっている。
なお、コンデンサ314の他端はアース(下アームアース160(図1))に接続されている。
なお、「殆ど遅延時間無しに」、あるいは「直ちに伝達する」という意味は、時定数生成回路151に遅延時間を生成するために備えた抵抗313とコンデンサ314によるRC(CR)回路の時定数t1に比較すれば、充分に無視できるほどの短い時間であるということである。
図3(b)は時定数生成回路152(154)に用いる回路構成である。図3(b)において、時定数生成回路152の入力端子326はNAND回路321の第1入力ゲートと抵抗323の一端に接続されている。抵抗323の他端はコンデンサ324の一端とNAND回路321の第2入力ゲートに接続されている。NAND回路321の出力端子はインバータ回路322の入力端子に接続されている。インバータ回路322の出力端子は時定数生成回路152の出力端子327となっている。
なお、コンデンサ324の他端はアース(下アームアース160(図1))に接続されている。
なお、「殆ど遅延時間無しに」、あるいは「直ちに伝達する」という意味は、時定数生成回路152に遅延時間を生成するために備えた抵抗323とコンデンサ324によるRC(CR)回路の時定数t2に比較すれば、充分に無視できるほどの短い時間であるということである。
前述したフリップフロップ回路130の具体的な回路構成について、図5を参照して、以下に説明する。
図5において、NAND回路511の出力端子はNAND回路512の第1入力ゲートに接続されている。NAND回路512の出力端子はNAND回路511の第2入力ゲートに接続されている。NAND回路511の第1入力ゲートはRS型のフリップフロップ回路としてのセット端子(SL)515となっている。NAND回路512の第2入力ゲートはRSフリップフロップとしてのリセット端子(RL)516となっている。NAND回路511の出力端子はフリップフロップ回路130の出力端子(Q)514となっている。なお、セット端子(SL)515とリセット端子(RL)516は“L”信号によって動作する。したがって、セット端子(SL)515とリセット端子(RL)516の記号にはLが下付けで添えて表現している。
第1実施形態の動作について説明する。まず、レベルシフト回路11としての通常動作について述べる。
図1において、通常動作の場合、レベルシフト回路11の入力信号144が“L”から“H”になるとワンショットパルス発生器140の中のワンショットパルス回路141の出力にパルス幅tPWの“H”のパルスが発生する。これにより、セット側の高耐圧n型MOSFET101が正のパルスの区間だけ、オンし、抵抗111に電圧降下が発生する。つまり接続点181の電圧が下がり“L”の状態となる。
なお、NAND回路511の出力514はNAND回路512の第1入力ゲートに入力しているので、出力514は“L”により、NAND回路512の出力を“H”に保つ。したがって、リセット端子(RL)516にはパルス状(パルス幅は概ねtPW)の“L”信号であって、そのパルスが消えて“H”に戻ったとしても、NAND回路512の出力は“H”に保たれる。よって、セット端子(SL)515が“H”である限りはNAND回路511の出力(Q)514は“L”に保たれる。
第1実施形態の動作については以上に説明した通りであるが、本発明はアームを備えたモータ駆動装置のレベルシフト回路を想定しているので、モータのリアクタンスの影響による電源電圧変動においても誤動作が起きないように対処するとさらによい。
次に、図1において、上下アームアース間(上アームアース162と下アームアース160との間)に電圧変化dV/dt(電源電圧変動)が発生した時の動作について説明する。電源電圧変動が発生した場合、高耐圧n型MOSFET101、102には寄生静電容量があるので、抵抗111及び抵抗112の両方に電圧降下が発生する。このときの回路動作について、図4A、図4Bを参照して説明する。
このとき、時定数生成回路151では前記したように“L”の変化においては、入力からt1を経過後に出力が動作し、“H”の変化においては、入力から直ちに出力が動作する。したがって、この電圧変化に対して、時定数生成回路151(153)t1を経過後に出力が動作する。また、時定数生成回路152は直ちに動作する。
図4Bにおいては、一度上昇した電源電圧が再び降下した場合を示している。電源電圧が上昇し、高電圧側回路のロジックの閾値VTHを超し、B−A間(B181−A161間)、及びE−D間(E182−D161間)の電位差があまり元に戻らない内に、電源電圧が急に戻った場合を示している。このときの、電源電圧(上下アームアース間電圧)と、B−A間、及びE−D間の電位差は図示した通りで、B−A間、及びE−D間の電位差は図4Aに比較して、早く戻ることにはなるが、それに対する、VLB、VLE、Vt1、Vt2の動作は図4Aの場合と本質的な差はない。したがって、高電圧側回路のロジックの閾値VTHを超すような電源電圧変動があったとしてもセット側、及びリセット側の信号においても誤動作を防止できる。
図6に本発明のレベルシフト回路の第2実施形態を示す。まず回路構成の概要について述べ、その後、動作について説明する。なお、第1実施形態と共通する要素には同じ符号を付して説明を適宜省略する。
図6のレベルシフト回路12は、低電圧直流電源(不図示)と高電圧直流電源(VB)163とによって動作する。高電圧直流電源の一端は低電位端子である下アームアース160であり、他端は高電圧直流電源の高電位端子161である。なお、アースとしては前記した下アームアース160と異なる上アームアース162があり、前記した高電圧直流電源163は上アームアース162と高電圧直流電源の高電位端子161に高電圧の直流電源を供給している。下アームアース160と上アームアース162は共にアースではあるが、それぞれに帰属する回路が互いに影響が受け難いようにアースを分けている。
なお、以上の入力信号144、ワンショットパルス発生回路141、142、及び、インバータ回路143は低電圧直流電源による信号と回路である。
リセット側の高耐圧n型MOSFET102のドレインは抵抗114の一端に接続されている(接続点(F)184)。抵抗114の他端は抵抗112の一端に接続されている(接続点(E)182)。抵抗112の他端は高電圧直流電源の高電位端子(D)161に接続されている。
また、抵抗111と抵抗112は、ほぼ同一の抵抗値を有している。また、抵抗113と抵抗114は、ほぼ同一の抵抗値を有している。
ツェナーダイオード172は高耐圧n型MOSFET102のドレインと抵抗114の一端を接続した接続点184と高電圧電源端子161との間に接続されている。
第2実施形態の動作について説明する。まず、レベルシフト回路12としての通常動作について図6を参照して述べる。
通常動作の場合、レベルシフト回路12の入力信号144が“L”から“H”になるとワンショットパルス発生器140の中のワンショットパルス回路141の出力にパルス幅tPWの“H”のパルスが発生する。これにより、セット側の高耐圧n型MOSFET101が正のパルスの区間だけ、オンし、抵抗111に電圧降下が発生する。つまり接続点181の電圧がさがり“L”の状態となる。この信号は第1の論理回路621の第1の入力であるインバータ回路125に入力する。インバータ回路125は“H”の信号をNAND回路123の第1入力ゲートに伝達する。
なお、フリップフロップ回路130の具体的な構造は前記したように、図5の回路図のNAND回路511とNAND回路512によるラッチ回路を構成している。したがって、フリップフロップ回路130の出力131は“H”を保持する。以上の動作の過程において、セット側の高耐圧n型MOSFET101はパルス状(パルス幅は概ねtPW)の信号によって動作するので、消費する電力が少ない。
次に、第2実施形態における電源電圧変動の際の動作について図6と図7を参照して説明する。
図6において、上下アームアース間(上アームアース162と下アームアース160との間)に電圧変化dV/dt(電源電圧変動)が発生した時の動作について説明する。電源電圧変動が発生した場合、高耐圧n型MOSFET101、102には寄生静電容量があるので、抵抗111及び抵抗112の両方に電圧降下が発生する。このときの回路動作について、図7を参照して説明する。
前記したように、電源電圧が上昇したままの場合にも高耐圧n型MOSFET101、102の寄生静電容量には、電圧変動に応じた電荷が蓄積されると電流はそれ以上流れなくなるので、やがてB−A間(B181−A161間)、及びE−D間(E182−D161間)の電位差は減少していく。この過程において、電圧降下が再びVTHより小さくなる。
以上により、電源電圧変動によるセット信号が出されることを防止している。
また、電源電圧変動において、電圧が上昇するのみならず、復帰する場合も効果があるが、動作、作用はほぼ同様であるので、詳細な説明は省略する。
図8に本発明のレベルシフト回路の第3実施形態を示す。まず回路構成の概要について述べ、その後、動作について説明する。
図8のレベルシフト回路13は、低電圧直流電源(不図示)と高電圧直流電源(VB)163とによって動作する。高電圧直流電源の一端は低電位端子である下アームアース160であり、他端は高電圧直流電源の高電位端子161である。なお、アースとしては前記した下アームアース160と異なる上アームアース162があり、前記した高電圧直流電源163は上アームアース162と高電圧直流電源の高電位端子161に高電圧の直流電源を供給している。下アームアース160と上アームアース162は共にアースではあるが、それぞれに帰属する回路が互いに影響が受け難いようにアースを分けている。
なお、以上の入力信号144、ワンショットパルス発生回路141、142、及び、インバータ回路143は低電圧直流電源による信号と回路である。
リセット側の高耐圧n型MOSFET102のドレインは抵抗114の一端に接続されている(接続点(F)184)。抵抗114の他端は抵抗112の一端に接続されている(接続点(E)182)。抵抗112の他端は高電圧直流電源の高電位端子(D)161に接続されている。
また、抵抗111と抵抗112は、ほぼ同一の抵抗値を有している。また、抵抗113と抵抗114は、ほぼ同一の抵抗値を有している。
第3実施形態の動作について説明する。まず、レベルシフト回路13としての通常動作について述べる。
通常動作の場合、レベルシフト回路13の入力信号144が“L”から“H”になるとワンショットパルス発生器140の中のワンショットパルス回路141の出力にパルス幅tPWの正(“H”)のパルスが発生する。これにより、セット側の高耐圧n型MOSFET101が正のパルスの区間だけ、オンし、抵抗111に電圧降下が発生する。
次に、本第3実施形態における電源電圧変動の際の動作について図8と図9を参照して説明する。
図9において、上下アームアース間(上アームアース162と下アームアース160との間)に電圧変化dV/dt(電源電圧変動)が発生した時の動作について説明する。電源電圧変動が発生した場合、図8における高耐圧n型MOSFET101、102には寄生静電容量があるので、抵抗111及び抵抗112の両方に電圧降下が発生する。このときの回路動作について、図9を参照して説明する。
このとき、前記ロジックの閾値であるVTHを超したか否かという観点から模式的に簡単に表現したのが、図9のVLB、VLEで表した項、及びVLC、VLFで表した項の波形である。つまり、電圧降下がVTHより少ない範囲ではVLB、VLE、VLC、VLFは“H”とし、電圧降下がVTHより大きい範囲ではVLB、VLE、VLC、VLFは“L”としている。
以上により、電源電圧変動によるセット信号が出されることを二重の対策で防止している。
また、電源電圧変動において、電圧が上昇するのみならず、復帰する場合も効果があるが、動作、作用はほぼ同様であるので、詳細な説明は省略する。
図10に本発明のレベルシフト回路の第4実施形態を示す。まず回路構成の概要について述べ、その後、動作について説明する。
図10のレベルシフト回路14は、低電圧直流電源(不図示)と高電圧直流電源(VB)163とによって動作する。高電圧直流電源の一端は低電位端子である下アームアース160であり、他端は高電圧直流電源の高電位端子161である。なお、アースとしては前記した下アームアース160と異なる上アームアース162があり、前記した高電圧直流電源163は、上アームアース162と高電圧直流電源の高電位端子161に高電圧の直流電源を供給している。下アームアース160と上アームアース162は共にアースではあるが、それぞれに帰属する回路が互いに影響が受け難いようにアースを分けている。
なお、以上の入力信号144、ワンショットパルス発生回路141、142、及び、インバータ回路143は低電圧直流電源による信号と回路である。
リセット側の高耐圧n型MOSFET102のドレインは抵抗114の一端に接続されている(接続点(F)184)。抵抗114の他端は抵抗112の一端に接続されている(接続点(E)182)。抵抗112の他端は高電圧直流電源の高電位端子(D)161に接続されている。
また、抵抗111と抵抗112は、ほぼ同一の抵抗値を有している。また、抵抗113と抵抗114は、ほぼ同一の抵抗値を有している。
また、第2の論理回路622の出力であり、かつNAND回路124の出力は抵抗とコンデンサからなるCR回路から構成されるフィルタ回路192に入力している。
ツェナーダイオード172は高耐圧n型MOSFET102のドレインと抵抗114の一端を接続した接続点184と高電圧電源端子161との間に接続されている。
以上、レベルシフト回路の実施形態について説明したが、レベルシフト回路を構成する個々の回路は、以上に限定されるものではない。
図2において、ワンショットパルス発生回路141の遅延素子として3個のインバータ回路203、204、205を3段に直列に接続した回路を示したが、インバータ回路は奇数段であればよく、1段あるいは5段以上の奇数個のインバータ回路を直列に接続した回路でもよい。また、抵抗とコンデンサからなるCR回路をインバータ回路203または、インバータ回路204またはインバータ回路205の出力端子に設けて遅延時間tPWを設定、もしくは付加してもよい。
また、このワンショットパルス発生回路141を構成するNAND回路201をNOR回路に置き換えたワンショットパルス発生回路を図1のワンショットパルス発生回路142の替わりに用いれば、図1におけるワンショットパルス発生装置140のなかのインバータ回路143を省略することもできる。
なお、インバータ回路の直列の段数は偶数であれば4段に限らず構成できる。
また、これらのインバータ回路333、334、335、336は遅延時間を設けるためのものである。したがって、MOSFETのチャネル長を他のものよりも長くして、駆動能力を低下させれば遅延時間は大きく設定できる。
また、直列の偶数段のインバータ回路と、抵抗とコンデンサによるCR回路を組み合わせてもよい。
なお、インバータ回路の直列の段数は偶数であれば4段に限らず構成できる。
また、これらのインバータ回路343、344、345、346は遅延時間を設けるためのものである。したがって、MOSFETのチャネル長を他のものよりも長くして、駆動能力を低下させれば遅延時間は大きく設定できる。
また、直列の偶数段のインバータ回路と、抵抗とコンデンサによるCR回路を組み合わせてもよい。
図12は図1のレベルシフト回路11において、第1、第2の論理回路121、122とフリップフロップ回路130を他の回路に置き換えたものである。図12において、第1の論理回路221はNOR回路223とインバータ回路225で構成されている。NOR回路223の第1入力ゲートが第1の論理回路221の第1入力端子である。インバータ回路225の入力端子が第1の論理回路221の第2入力端子である。インバータ回路225の出力端子はNOR回路223の第2入力ゲートに入力している。NOR回路223の出力端子が第1の論理回路221の出力端子となっている。
以上のように、第1、第2の論理回路は様々な回路で構成できる。ただし、図12の第1の論理回路221と第2の論理回路222の出力は“H”の信号で動作する構成となっている。
図13において、NOR回路521の出力端子はNOR回路522の第1入力ゲートに接続されている。NOR回路522の出力端子はNOR回路521の第2入力ゲートに接続されている。NOR回路521の第1入力ゲートはRSフリップフロップとしてのセット端子(SH)525となっている。NOR回路522の第2入力ゲートはRSフリップフロップとしてのリセット端子(RH)526となっている。NOR回路521の出力端子はインバータ回路523の入力端子に接続され、インバータ回路523の出力端子がフリップフロップ回路230の出力端子(Q)524となっている。なお、セット端子(SH)525とリセット端子(RH)526は“H”の信号によって動作する。したがって、セット端子(SH)525とリセット端子(RH)526の記号にはHが下付きで添えて表現している。
以上、フリップフロップ回路も様々に構成できる。
次に、以上のレベルシフト回路を備えた電力変換装置の実施形態について述べる。
図14は前記したレベルシフト回路11(図1)を用いて電力変換装置10を構成する回路を示すものである。IGBT92のエミッタ端子は下アームアース160に接続され、IGBT92のコレクタ端子はIGBT91のエミッタ端子に接続され、IGBT91のコレクタ端子は高電圧直流電源の高電位端子161に接続されている。IGBT92のゲート入力端子はレベルシフト回路11Bの出力端子に接続されている。IGBT91のゲート入力端子はレベルシフト回路11Aの出力端子に接続されている。IGBT92のコレクタ端子とIGBT91のエミッタ端子との接続点164が電力変換装置10の出力端子となっている。また、ツェナーダイオード93、94はそれぞれIGBT91、92のエミッタ端子とコレクタ端子に接続されている。
以上、図14においては、1対のアームを形成するIGBT91とIGBT92による電力変換装置であったが、3対のアームを形成する6個のIGBTと、6個のレベルシフト回路を用いれば、3相の電力変換装置も構成できる。
このマスクするタイミングに充分、余裕をとることにより、半導体プロセスにおける製造ばらつきが回路を構成する個々の素子にあったとしても、高電圧側の電源電圧変動dV/dtが発生時の誤信号がフリップフロップに伝わるのを防止できる。これにより、低消費電力で、製造ばらつきにも強く、電源電圧変動にも誤動作しないレベルシフト回路を提供することができる。
また、該レベルシフトを用いた電力変換装置を提供することができる。
11、11A、11B、12、13、14、15 レベルシフト回路
101 高耐圧n型MOSFET(第1の半導体スイッチング素子)
102 高耐圧n型MOSFET(第2の半導体スイッチング素子)
111 抵抗(第1の抵抗)
112 抵抗(第2の抵抗)
113 抵抗(第3の抵抗)
114 抵抗(第4の抵抗)
313、323 抵抗
121、221、621 論理回路(第1の論理回路)
122、222、622 論理回路(第2の論理回路)
123、124、201、321、341、511、512 NAND回路
125、126、143、202、203、204、205、225、226、312、322、332、333、334、335、336、342、343、344、345、346、523、623、624、625、626 インバータ回路
130、230 フリップフロップ回路
140 ワンショットパルス発生器
141、142 ワンショットパルス発生回路
151 時定数生成回路(第1の時定数生成回路)
152 時定数生成回路(第2の時定数生成回路)
153 時定数生成回路(第3の時定数生成回路)
154 時定数生成回路(第4の時定数生成回路)
160 下アームアース、高電圧直流電源の低電位端子
161 高電圧直流電源の高電位端子
162 上アームアース
163 高電圧直流電源(上アーム電源)
171、172、93、94 ツェナーダイオード
191 フィルタ回路(第1のフィルタ回路)
192 フィルタ回路(第2のフィルタ回路)
223、224、311、331、521、522 NOR回路
314、324 コンデンサ
91、92 IGBT
Claims (7)
- 低電圧直流電源を電源とする低電圧側回路から高電圧直流電源を電源とする高電圧側回路に制御信号を伝達するレベルシフト回路であって、
前記低電圧直流電源を電源として、入力信号の立ち上がりと立下りでそれぞれセット信号パルスとリセット信号パルスとを生成するワンショットパルス発生器と、
前記高電圧直流電源の低電位端子に第1端子を接続され、前記セット信号パルスを入力する第1の半導体スイッチング素子と、
前記高電圧直流電源の低電位端子に第1端子を接続され、前記リセット信号パルスを入力する第2の半導体スイッチング素子と、
前記高電圧直流電源の高電位端子と、前記第1の半導体スイッチング素子の第2端子との間に接続された第1の抵抗と、
前記高電圧直流電源の高電位端子と、前記第2の半導体スイッチング素子の第2端子との間に接続された第2の抵抗と、
前記第1の半導体スイッチング素子の第2端子と前記第1の抵抗の接続点を入力端子に接続した第1の時定数生成回路と、
前記第2の半導体スイッチング素子の第2端子と前記第2の抵抗の接続点を入力端子に接続した第2の時定数生成回路と、
前記第2の半導体スイッチング素子の第2端子と前記第2の抵抗の接続点を入力端子に接続した第3の時定数生成回路と、
前記第1の半導体スイッチング素子の第2端子と前記第1の抵抗の接続点を入力端子に接続した第4の時定数生成回路と、
前記高電圧直流電源を電源として、前記第1の時定数生成回路の出力端子と前記第2の時定数生成回路の出力端子とを、それぞれ第1入力端子と第2入力端子に接続し、かつセット信号を出力する第1の論理回路と、
前記高電圧直流電源を電源として、前記第3の時定数生成回路の出力端子と前記第4の時定数生成回路の出力端子とを、それぞれ第1入力端子と第2入力端子に接続し、かつリセット信号を出力する第2の論理回路と、
前記高電圧直流電源を電源として、前記第1の論理回路の出力のセット信号と、前記第2の論理回路の出力のリセット信号とを、それぞれ入力し、駆動信号を出力するフリップフロップ回路と、
を備え、
前記第1、第2、第3、第4の時定数生成回路のそれぞれは、立ち上がり時と立下り時とでは時定数が異なり、立ち下がり時もしくは立ち上がり時の時定数を定める抵抗手段と静電容量手段とを有し、前記第1、第3の時定数生成回路において非論理和回路が備えられ、かつ前記第2、第4の時定数生成回路において非論理積回路を有し、前記第1の時定数生成回路は、前記第2の時定数生成回路と比較して、入力信号の立ち下がり時では時定数が大きく、立ち上がり時では時定数が小さいこと、かつ、前記第3の時定数生成回路は、前記第4の時定数生成回路と比較して、入力信号の立ち下がり時では時定数が大きく、立ち上がり時では時定数が小さいことを特徴とするレベルシフト回路。 - 低電圧直流電源を電源とする低電圧側回路から高電圧直流電源を電源とする高電圧側回路に制御信号を伝達するレベルシフト回路であって、
前記低電圧直流電源を電源として、入力信号の立ち上がりと立下りでそれぞれセット信号パルスとリセット信号パルスとを生成するワンショットパルス発生器と、
前記高電圧直流電源の低電位端子に第1端子を接続され、前記セット信号パルスを入力する第1の半導体スイッチング素子と、
前記高電圧直流電源の低電位端子に第1端子を接続され、前記リセット信号パルスを入力する第2の半導体スイッチング素子と、
前記高電圧直流電源の高電位端子と、前記第1の半導体スイッチング素子の第2端子との間に接続された第1の抵抗と、
前記高電圧直流電源の高電位端子と、前記第2の半導体スイッチング素子の第2端子との間に接続された第2の抵抗と、
前記第1の半導体スイッチング素子の第2端子と前記第1の抵抗の接続点を入力端子に接続した第1の時定数生成回路と、
前記第2の半導体スイッチング素子の第2端子と前記第2の抵抗の接続点を入力端子に接続した第2の時定数生成回路と、
前記第2の半導体スイッチング素子の第2端子と前記第2の抵抗の接続点を入力端子に接続した第3の時定数生成回路と、
前記第1の半導体スイッチング素子の第2端子と前記第1の抵抗の接続点を入力端子に接続した第4の時定数生成回路と、
前記高電圧直流電源を電源として、前記第1の時定数生成回路の出力端子と前記第2の時定数生成回路の出力端子とを、それぞれ第1入力端子と第2入力端子に接続し、かつセット信号を出力する第1の論理回路と、
前記高電圧直流電源を電源として、前記第3の時定数生成回路の出力端子と前記第4の時定数生成回路の出力端子とを、それぞれ第1入力端子と第2入力端子に接続し、かつリセット信号を出力する第2の論理回路と、
前記高電圧直流電源を電源として、前記第1の論理回路の出力のセット信号と、前記第2の論理回路の出力のリセット信号とを、それぞれ入力し、駆動信号を出力するフリップフロップ回路と、
を備え、
前記第1、第2、第3、第4の時定数生成回路のそれぞれは、立ち上がり時と立下り時とでは時定数が異なり、
前記第1、第3の時定数生成回路において、非論理和回路と、立ち下がり時の時定数を定める直列に4段以上の偶数個のインバータ回路とを有し、前記第2、第4の時定数生成回路において、非論理積回路と、立ち上がり時の時定数を定める直列に4段以上の偶数個のインバータ回路とを有し、前記第1の時定数生成回路は、前記第2の時定数生成回路と比較して、入力信号の立ち下がり時では時定数が大きく、立ち上がり時では時定数が小さいこと、かつ、前記第3の時定数生成回路は、前記第4の時定数生成回路と比較して、入力信号の立ち下がり時では時定数が大きく、立ち上がり時では時定数が小さいことを特徴とするレベルシフト回路。 - 低電圧直流電源を電源とする低電圧側回路から高電圧直流電源を電源とする高電圧側回路に制御信号を伝達するレベルシフト回路であって、
前記低電圧直流電源を電源として、入力信号の立ち上がりと立下りでそれぞれセット信号パルスとリセット信号パルスとを生成するワンショットパルス発生器と、
前記高電圧直流電源の低電位端子に第1端子を接続され、前記セット信号パルスを入力する第1の半導体スイッチング素子と、
前記高電圧直流電源の低電位端子に第1端子を接続され、前記リセット信号パルスを入力する第2の半導体スイッチング素子と、
前記高電圧直流電源の高電位端子に一端を接続された第1の抵抗と、
前記高電圧直流電源の高電位端子に一端を接続された第2の抵抗と、
前記第1の抵抗の他端と、前記第1の半導体スイッチング素子の第2端子との間に接続された第3の抵抗と、
前記第2の抵抗の他端と、前記第2の半導体スイッチング素子の第2端子との間に接続された第4の抵抗と、
前記第1の抵抗と前記第3の抵抗の接続点を入力端子に接続した第1の時定数生成回路と、
前記第2の半導体スイッチング素子の第2端子と前記第4の抵抗の接続点を入力端子に接続した第2の時定数生成回路と、
前記第2の抵抗と前記第4の抵抗の接続点を入力端子に接続した第3の時定数生成回路と、
前記第1の半導体スイッチング素子の第2端子と前記第3の抵抗の接続点を入力端子に接続した第4の時定数生成回路と、
前記高電圧直流電源を電源として、前記第1の時定数生成回路の出力端子と前記第2の時定数生成回路の出力端子とを、それぞれ第1入力端子と第2入力端子に接続し、かつセット信号を出力する第1の論理回路と、
前記高電圧直流電源を電源として、前記第3の時定数生成回路の出力端子と前記第4の時定数生成回路の出力端子とを、それぞれ第1入力端子と第2入力端子に接続し、かつリセット信号を出力する第2の論理回路と、
前記高電圧直流電源を電源として、前記第1の論理回路の出力のセット信号と、前記第2の論理回路の出力のリセット信号とを、それぞれ入力し、駆動信号を出力するフリップフロップ回路と、
を備え、
前記第1、第2、第3、第4の時定数生成回路のそれぞれは、立ち上がり時と立下り時とでは時定数が異なり、立ち下がり時もしくは立ち上がり時の時定数を定める抵抗手段と静電容量手段とを有し、前記第1、第3の時定数生成回路において非論理和回路が備えられ、かつ前記第2、第4の時定数生成回路において非論理積回路を有し、前記第1の時定数生成回路は、前記第2の時定数生成回路と比較して、入力信号の立ち下がり時では時定数が大きく、立ち上がり時では時定数が小さいこと、かつ、前記第3の時定数生成回路は、前記第4の時定数生成回路と比較して、入力信号の立ち下がり時では時定数が大きく、立ち上がり時では時定数が小さいことを特徴とするレベルシフト回路。 - 低電圧直流電源を電源とする低電圧側回路から高電圧直流電源を電源とする高電圧側回路に制御信号を伝達するレベルシフト回路であって、
前記低電圧直流電源を電源として、入力信号の立ち上がりと立下りでそれぞれセット信号パルスとリセット信号パルスとを生成するワンショットパルス発生器と、
前記高電圧直流電源の低電位端子に第1端子を接続され、前記セット信号パルスを入力する第1の半導体スイッチング素子と、
前記高電圧直流電源の低電位端子に第1端子を接続され、前記リセット信号パルスを入力する第2の半導体スイッチング素子と、
前記高電圧直流電源の高電位端子に一端を接続された第1の抵抗と、
前記高電圧直流電源の高電位端子に一端を接続された第2の抵抗と、
前記第1の抵抗の他端と、前記第1の半導体スイッチング素子の第2端子との間に接続された第3の抵抗と、
前記第2の抵抗の他端と、前記第2の半導体スイッチング素子の第2端子との間に接続された第4の抵抗と、
前記第1の抵抗と前記第3の抵抗の接続点を入力端子に接続した第1の時定数生成回路と、
前記第2の半導体スイッチング素子の第2端子と前記第4の抵抗の接続点を入力端子に接続した第2の時定数生成回路と、
前記第2の抵抗と前記第4の抵抗の接続点を入力端子に接続した第3の時定数生成回路と、
前記第1の半導体スイッチング素子の第2端子と前記第3の抵抗の接続点を入力端子に接続した第4の時定数生成回路と、
前記高電圧直流電源を電源として、前記第1の時定数生成回路の出力端子と前記第2の時定数生成回路の出力端子とを、それぞれ第1入力端子と第2入力端子に接続し、かつセット信号を出力する第1の論理回路と、
前記高電圧直流電源を電源として、前記第3の時定数生成回路の出力端子と前記第4の時定数生成回路の出力端子とを、それぞれ第1入力端子と第2入力端子に接続し、かつリセット信号を出力する第2の論理回路と、
前記高電圧直流電源を電源として、前記第1の論理回路の出力のセット信号と、前記第2の論理回路の出力のリセット信号とを、それぞれ入力し、駆動信号を出力するフリップフロップ回路と、
を備え、
前記第1、第2、第3、第4の時定数生成回路のそれぞれは、立ち上がり時と立下り時とでは時定数が異なり、
前記第1、第3の時定数生成回路において、非論理和回路と、立ち下がり時の時定数を定める直列に4段以上の偶数個のインバータ回路とを有し、前記第2、第4の時定数生成回路において、非論理積回路と、立ち上がり時の時定数を定める直列に4段以上の偶数個のインバータ回路とを有し、前記第1の時定数生成回路は、前記第2の時定数生成回路と比較して、入力信号の立ち下がり時では時定数が大きく、立ち上がり時では時定数が小さいこと、かつ、前記第3の時定数生成回路は、前記第4の時定数生成回路と比較して、入力信号の立ち下がり時では時定数が大きく、立ち上がり時では時定数が小さいことを特徴とするレベルシフト回路。 - 前記第1、第2の半導体スイッチング素子は該半導体スイッチング素子を形成する基板が他の回路と切り離され独立した半導体素子であることを特徴とする請求項1乃至請求項4のいずれか一項に記載のレベルシフト回路。
- 前記第1、第2の半導体スイッチング素子はMOSFETであり、前記半導体スイッチング素子の第1端子はMOSFETのソースであり、前記半導体スイッチング素子の第2端子はMOSFETのドレインであることを特徴とする請求項1乃至請求項5のいずれか一項に記載のレベルシフト回路。
- レベルシフト回路を備えた電力変換装置において、
さらにアームを構成するIGBTを備え、
該IGBTが、請求項1乃至請求項6のいずれか一項に記載の前記レベルシフト回路によって駆動されることを特徴とする電力変換装置。
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