DE102007031966A1 - Struktur eines Bildsensormoduls und Herstellungsverfahren für ein Wafer-Level-Package - Google Patents

Struktur eines Bildsensormoduls und Herstellungsverfahren für ein Wafer-Level-Package Download PDF

Info

Publication number
DE102007031966A1
DE102007031966A1 DE102007031966A DE102007031966A DE102007031966A1 DE 102007031966 A1 DE102007031966 A1 DE 102007031966A1 DE 102007031966 A DE102007031966 A DE 102007031966A DE 102007031966 A DE102007031966 A DE 102007031966A DE 102007031966 A1 DE102007031966 A1 DE 102007031966A1
Authority
DE
Germany
Prior art keywords
chip
image sensor
conductive contact
layer
contact layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102007031966A
Other languages
English (en)
Inventor
Wen-Kun Yang
Wen Pin Yang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Chip Engineering Technology Inc
Original Assignee
Advanced Chip Engineering Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Chip Engineering Technology Inc filed Critical Advanced Chip Engineering Technology Inc
Publication of DE102007031966A1 publication Critical patent/DE102007031966A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14685—Process for coatings or optical elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05023—Disposition the whole internal layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

Die vorliegende Erfindung offenbart ein Bildsensormodul und ein Verfahren zur Bildung eines Wafer-Level-Package. Das Bildsensormodul umfaßt eine Metalllegierungsgrundplatte, ein Wafer-Level-Package, einen Linsenhalter und flexible gedruckte Schaltungen (F.P.C.). Das Wafer-Level-Package verfügt über mehrere Bildsensor-Chips und mehrere Lotkugeln sind an der Metalllegierungsgrundplatte angebracht. Mehrere Linsen sind im Linsenhalter angeordnet und der Linsenhalter ist auf den Bildsensor-Chips angeordnet. Der Linsenhalter ist in den flexiblen gedruckten Schaltungen (F.P.C.) angeordnet und die flexiblen gedruckten Schaltungen (F.P.C.) haben mehrere Lötverbindungen, die in Verbindung mit den Lotkugeln stehen, für eine unkomplizierte Überrmittlung von Signalen der Bildsensor-Chips. Darüber hinaus können die Bildsensor-Chips beim Packaging mit passiven Bauteilen oder anderen Chips nebeneinanderliegend oder stapelförmig angeordnet werden.

Description

  • Diese Erfindung betrifft ein Bildsensormodul und insbesondere ein Bildsensormodul und eine Struktur und ein Herstellungsverfahren für ein Wafer-Level-Package, die die Kosten senken und die Ausbeute und Zuverlässigkeit erhöhen können.
  • Die Halbleitertechnologie entwickelt sich sehr schnell, und insbesondere die Halbleiter-Chips (Dice) tendieren zur Miniaturisierung. Die Anforderungen hinsichtlich der Funktionen der Halbleiter-Chips haben allerdings eine umgekehrte Tendenz zur Vielfältigkeit hin. Das heißt, die Halbleiter-Chips müssen mehr Ein-/Ausgabe-Pads auf einer kleineren Fläche haben, so daß sich die Pin-Dichte schnell erhöht. Dadurch wird die Kapselung (das Packaging) der Halbleiter-Chips schwieriger und die Ausbeute geringer.
  • Der Hauptzweck der Package-Struktur besteht darin, die Chips vor Beschädigungen von außen zu schützen. Darüber hinaus muß die Wärme, die von den Chips erzeugt wird, effizient über die Package-Struktur abgeleitet werden, um den Betrieb der Chips zu gewährleisten.
  • Die frühere Leadframe-Package-Technologie eignet sich für die fortgeschrittenen Halbleiter-Chips schon nicht mehr, weil die Pin-Dichte zu hoch ist. Folglich wurde eine neue Package-Technologie, das Ball Grid Array (BGA) entwickelt, um die Packaging-Anforderungen der die fortgeschrittenen Halbleiter-Chips zu befriedigen. Das BGA-Package hat den Vorteil, daß die kugelförmigen Pins einen kürzeren Abstand (pitch) haben als die des Leadframe-Package und die Pins schwer zu beschädigen oder zu verformen sind. Zudem ist der kürzere Signalübertragungsweg nützlich, um die Betriebsfrequenz zu erhöhen und den Anforderungen einer höheren Arbeitsleistung gerecht zu werden. Die meisten Package-Technologien teilen die Chips (Dice) auf einem Wafer in jeweilige Chips (Dice) auf und plazieren dann den jeweiligen Chip in ein Gehäuse und testen ihn. Mit einer anderen Package-Technologie namens Wafer-Level-Packaging (WLP) können die Chips auf einem Wafer mit Gehäuse versehen werden, bevor sie in die jeweiligen Chips aufgeteilt werden. Die WLP-Technologie hat einige Vorteile, wie beispielsweise kürzere Produktionszykluszeiten, geringere Kosten und die Tatsache, daß kein Unterfüllen oder Nachformen erforderlich ist.
  • Die Chips sind beispielsweise Bildsensor-Chips. Jetzt wird das Bildsensormodul mit Hilfe eines COB- oder LCC-Verfahrens gebildet. Der eine Nachteil des COB-Verfahrens ist die geringere Ausbeute beim Packaging-Verfahren wegen der Partikelverunreinigung der Meßfläche. Weitere Nachteile des LCC-Verfahrens sind höhere Packaging-Kosten aufgrund der Werkstoffe und eine geringere Ausbeute beim Packaging-Verfahren wegen der Partikelverunreinigung der Meßfläche. Darüber hinaus entwickelt das Unternehmen SHELL CASE auch Wafer-Level-Package-Technik, die von SHELL CASE eingehausten Bildsensor-Chips sind teurer, weil zwei Glasplatten und ein kompliziertes Verfahren erforderlich sind. Und die Transparenz ist schlecht, weil Epoxid verschleißt, und die potentielle Zuverlässigkeit kann sich verringern.
  • Daher wurde die vorliegende Erfindung im Hinblick auf die oben genannten Probleme beim Stand der Technik gemacht, und eine Aufgabe der vorliegenden Erfindung ist die Bereitstellung eines neuen Bildsensormoduls und einer Struktur und eines Herstellungsverfahrens für ein Wafer-Level-Package.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist die Bereitstellung eines Bildsensormoduls für eine unkomplizierte Endprüfung des Wafer-Level-Package.
  • Noch eine weitere Aufgabe der vorliegenden Erfindung ist eine Verringerung der Kosten der Package-Struktur.
  • Noch eine weitere Aufgabe der vorliegenden Erfindung ist die Erhöhung der Ausbeute der Package-Struktur.
  • Noch eine weitere Aufgabe der vorliegenden Erfindung ist die Bereitstellung eines dünneren Körpers des Bildsensorgehäuses und -moduls.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist die Bereitstellung einer Package-Struktur mit einer hohen Ausbeute und Zuverlässigkeit, die auch für die Halbleiterbranche und die LCD-Branche verwendet werden kann.
  • Wie erwähnt, bietet die vorliegende Erfindung ein Bildsensormodul und ein Herstellungsverfahren für ein Wafer-Level-Package. Das Bildsensormodul umfaßt eine Metalllegierungsgrundplatte, ein Wafer-Level-Package, einen Linsenhalter und flexible gedruckte Schaltungen (flexible printed circuit (F.P.C.))/Leiterplatte. Der Werkstoff der Metalllegierungsgrundplatte umfaßt Fe-Ni-Legierung, Fe-Ni-Co-Legierung, Cu-Fe-Legierung, Cu-Cr-Legierung, Cu-Ni-Si-Legierung, Cu-Sn-Legierung oder mit Fe-Ni-Legierung laminierte Glasfaserwerkstoffe. Das Wafer-Level-Package, das über mehrere Bildsensor-Chips und mehrere Lotkugeln oder Lotperlen verfügt, ist an der isolierenden Grundplatte befestigt. Mehrere Linsen sind im Linsenhalter angeordnet und der Linsenhalter ist auf dem Bildsensor-Chips (Dice) angeordnet. Der Linsenhalter ist in der flexiblen gedruckten Schaltung (F.P.C.) angeordnet und die flexible gedruckte Schaltung (F.P.C.) verfügt über mehrere Lötverbindungen, die mit den Lotkugeln in Verbindung stehen, um auf unkomplizierte Weise Signale des Bildsensor-Chips zu übermitteln. Darüber hinaus kann der Bildsensor-Chip mit passiven Bauteilen oder anderen Dice beim Packaging nebeneinanderliegend oder stapelförmig angeordnet werden.
  • Die vorliegende Erfindung bietet auch eine Wafer-Level-Package-Struktur. Die Package-Struktur umfaßt eine Metalllegierungsgrundplatte, einen ersten Chip und einen zweiten Chip, eine erste dielektrische Schicht, eine zweite dielektrische Schicht, eine leitende Kontaktschicht, eine Isolierschicht und Lotkugeln. Der erste Chip und der zweite Chip sind an der Metalllegierungsgrundplatte festgeklebt. Die erste dielektrische Schicht wird auf der Metalllegierungsgrundplatte gebildet und füllt einen Raum auf der Metalllegierungsgrundplatte aus, außer dort, wo sich der erste Chip und der zweite Chip befinden. Die zweite dielektrische Schicht wird auf dem zweiten Chip gebildet. Die leitende Kontaktschicht wird auf einem ersten Metall-Pad des ersten Chips und einem zweiten Metall-Pad des zweiten Chips gebildet, um das erste Metall-Pad und das zweite Metall-Pad zu bedecken, und die leitende Kontaktschicht hat eine elektrische Verbindung jeweils mit dem ersten Metall-Pad und dem zweiten Metall-Pad. Die Isolierschicht wird auf der leitenden Kontaktschicht gebildet und auf der Isolierschicht werden Öffnungen zur leitenden Kontaktschicht gebildet. Die Lotkugeln oder Lotperlen sind auf die Öffnungen geschweißt und haben jeweils eine elektrische Verbindung zur leitenden Kontaktschicht. Der erste Chip (Dice) ist ein DSP-Chip, ein aktiver Chip, ein passiver Chip, ein Unterstützungs-Chip, ein CPU-Chip oder ein Prozessor-Chip und der zweite Chip ist ein CMOS-Bildsensor-Chip. Der Bildsensor-Chip und der DSP-Chip, aktive Chip, passive Chip, Unterstützungs-Chip, CPU-Chip oder Prozessor-Chip werden beim Packaging nebeneinander angeordnet.
  • Die vorliegende Erfindung bietet auch eine Wafer-Level-Package-Struktur. Die Package-Struktur umfaßt eine Metalllegierungsgrundplatte, einen ersten Chip und einen zweiten Chip, eine erste dielektrische Schicht, eine zweite dielektrische Schicht, eine erste und zweite leitende Kontaktschicht, eine Isolierschicht und Lotkugeln. Der erste Chip ist an der Metalllegierungsgrundplatte festgeklebt. Die erste dielektrische Schicht wird auf der Metalllegierungsgrundplatte gebildet und füllt einen Raum auf der Metalllegierungsgrundplatte aus, außer dort, wo sich der erste Chip befindet. Die erste leitende Kontaktschicht wird auf einem ersten Metall-Pad des ersten Chips gebildet, um das erste Metall-Pad zu bedecken, und die erste leitende Kontaktschicht hat jeweils eine elektrische Verbindung zum ersten Metall-Pad. Der zweite Chip ist am ersten Chip festgeklebt. Die zweite dielektrische Schicht wird auf der ersten dielektrischen Schicht gebildet und füllt einen Raum aus, außer dort, wo sich der zweite Chip befindet, und auf der zweiten dielektrischen Schicht ist ein Via-Loch zur ersten leitenden Kontaktschicht gebildet. Die dritte dielektrische Schicht wird auf dem zweiten Chip gebildet. Die zweite leitende Kontaktschicht wird auf einem zweiten Metall-Pad des zweiten Chips gebildet und in besagtes Via-Loch gefüllt, um das zweite Metall-Pad zu bedecken, und die zweite leitende Kontaktschicht hat eine elektrische Verbindung zum zweiten Metall-Pad und zur ersten leitenden Kontaktschicht. Die Isolierschicht wird auf der zweiten leitenden Kontaktschicht gebildet und auf der Isolierschicht werden Öffnungen zur zweiten leitenden Kontaktschicht gebildet. Die Lotkugeln sind auf die Öffnungen geschweißt und haben jeweils eine elektrische Verbindung zur zweiten leitenden Kontaktschicht. Der erste Chip ist ein DSP-Chip, ein aktiver Chip, ein passiver Chip, ein Unterstützungs-Chip, ein CPU-Chip oder ein Prozessor-Chip und der zweite Chip ist ein CMOS-Bildsensor-Chip. Der Bildsensor-Chip und der DSP-Chip, aktive Chip, passive Chip, Unterstützungs-Chip, CPU-Chip oder Prozessor-Chip werden beim Packaging stapelförmig angeordnet.
  • Die vorliegende Erfindung bietet auch ein Wafer-Level-Package-Verfahren. Zuerst wird ein Fotolackmuster auf Metall-Pads von mehreren Chips (Dices) auf einem Wafer gebildet, um die Metall-Pads zu bedecken. Eine Siliziumdioxidschicht wird auf dem ersten Fotolackmuster und den mehreren Chips gebildet. Anschließend wird die Siliziumdioxidschicht ausgehärtet. Das erste Fotolackmuster wird entfernt. Die mehreren Chips auf dem Wafer werden gesägt, um einzelne Chips zu erhalten. Als Nächstes werden die guten Chips ausgewählt und an einer Metalllegierungsgrundplatte befestigt. Die Metalllegierungsgrundplatte wird ausgehärtet. Eine Werkstoffschicht wird auf der Metalllegierungsgrundplatte gebildet, um einen Raum neben den mehreren Chips auf der Metalllegierungsgrundplatte auszufüllen. Die Werkstoffschicht wird ausgehärtet. Eine zweite dielektrische Schicht wird auf der Werkstoffschicht und den Metall-Pads gebildet. Danach wird ein Teilbereich der zweiten dielektrischen Schicht auf den Metall-Pads geätzt, um erste Öffnungen auf den Metall-Pads zu bilden. Die zweite dielektrische Schicht wird ausgehärtet. Eine leitende Kontaktschicht wird auf den ersten Öffnungen gebildet, um jeweils eine elektrische Verbindung zu den Metall-Pads herzustellen. Eine zweite Fotolackschicht wird auf der leitenden Kontaktschicht gebildet. Anschließend wird ein Teilbereich der zweiten Fotolackschicht entfernt, um ein zweites Fotolackmuster zu bilden und die leitende Kontaktschicht freizulegen, um zweite Öffnungen zu bilden. Die leitenden Linien werden auf dem zweiten Fotolackmuster und den zweiten Öffnungen gebildet und jeweils mit der leitenden Kontaktschicht verbunden. Der Rest der zweiten Fotolackschicht wird entfernt. Daraufhin wird eine Isolierschicht auf den leitenden Linien und der zweiten dielektrischen Schicht gebildet. Ein Teilbereich der Isolierschicht auf den Stromleitungen wird entfernt, um dritte Öffnungen zu bilden. Die Isolierschicht wird ausgehärtet. Schließlich werden die Lotkugeln auf die dritten Öffnungen geschweißt.
  • 1 ist eine schematische Darstellung eines Bildsensormoduls gemäß der vorliegenden Erfindung;
  • 2 ist eine schematische Darstellung eines Gehäuses (package) mit einer Struktur mit Nebeneinanderanordnung gemäß der vorliegenden Erfindung;
  • 3 ist eine schematische Darstellung eines Gehäuses (package) mit einer Struktur mit stapelförmiger Anordnung gemäß der vorliegenden Erfindung.
  • 4A bis 4J sind schematische Darstellungen eines Herstellungsverfahrens für ein Wafer-Level-Package gemäß der vorliegenden Erfindung;
  • 5 ist eine schematische Darstellung einer Endprüfung eines Multi-CSP gemäß der vorliegenden Erfindung;
  • 6 ist eine schematische Darstellung einer Anwendung für die LCD-Branche gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Einige Ausführungsbeispiele der Erfindung werden nun ausführlicher beschrieben. Dennoch ist zu erkennen, daß die vorliegende Erfindung in einer breit gefächerten Reihe anderer Ausführungsformen neben den ausdrücklich beschriebenen angewandt werden kann, und der Umfang der vorliegenden Erfindung ist ausdrücklich nicht begrenzt, außer durch die Spezifikationen in den beigefügten Ansprüchen.
  • Außerdem sind die Bestandteile der verschiedenen Elemente nicht maßstabsgetreu abgebildet. Manche Abmessungen der jeweiligen Bestandteile sind vergrößert und bedeutungslose Teile sind nicht gezeichnet, um eine klarere Beschreibung und ein besseres Verständnis der vorliegenden Erfindung zu ermöglichen.
  • Das Packaging des Chips (die) der vorliegenden Erfindung kann mit passiven Bauteilen (Beispiel: Kondensatoren) oder mit anderen Chips nebeneinanderliegend oder stapelförmig erfolgen. Das IC-Gehäuse kann von der Halbleiterbranche und der LCD- und PCB-Branche fertiggestellt werden.
  • Wie bereits erwähnt, sieht die Erfindung ein Bildsensormodul vor, wie es in 1 abgebildet ist. Der Querschnitt der Wafer-Level-Package-Struktur der vorliegenden ist mit 101 bezeichnet. Das Bildsensormodul umfaßt eine Metalllegierungsgrundplatte 100, ein Wafer-Level-Package 101, einen Linsenhalter 102 und flexible gedruckte Schaltungen (F.P.C.) 103. Der Werkstoff der Metalllegierungsgrundplatte umfaßt beispielsweise: Fe-Ni-Legierung, Fe-Ni-Co-Legierung, Cu-Fe-Legierung, Cu-Cr-Legierung, Cu-Ni-Si-Legierung, Cu-Sn-Legierung oder mit Fe-Ni-Legierung laminierte Glasfaserwerkstoffe etc., wobei die Form der Grundplatte rund oder rechteckig sein kann. Die Fe-Ni-Legierung umfaßt beispielsweise ASTM F30 oder Legierung 42 (42Ni58Fe), wobei die Zusammensetzung der Fe-Ni-Legierung 42 % Ni und 58 % Fe enthält. Die Haupteigenschaften der Legierung 42 umfassen: CET zirka 4,0 ~ 4,7 (ppm/°C), Wärmeleitfähigkeit zirka 12 (W/m – °C), elektrischer Widerstand zirka 70 (μΩ – cm) und Fließ-Biegewechsel-Dauerfestigkeit (Yield bend fatigue strength) zirka 620 (MPa). Außerdem umfaßt die Fe-Ni-Co-Legierung ASTM F15 oder Kovar (29Ni17Co54Fe), wobei die Zusammensetzung der Fe-Ni-Co-Legierung 29 % Ni, 17 % Co und 54 % Fe umfaßt. Auf ähnliche Weise umfassen die Haupteigenschaften des Kovars: CET zirka 5,1 ~ 8,7 (ppm/°C), Wärmeleitfahigkeit zirka 40 (W/m – °C) und elektrischer Widerstand zirka 49 (μΩ – cm). Mit anderen Worten, die Metalllegierung der vorliegenden Erfindung kann als Anschluß/Anschlußrahmen (lead/leadframe) Legierungen verwendet werden. Speziallegierungen wie ASTM F30 oder Legierung 42 und ASTM F15 oder Kovar haben wegen ihren thermischen Ausdehnungskoeffizienten, die denen von Keramikwerkstoffen sehr nahe kom men, und ihrer guten Formbarkeit große Verbreitung gefunden. Legierung 42 und Kovar werden in der Regel zur Herstellung von Anschlüssen und Anschlußrahmen in keramischen Chip-Trägern verwendet. Wie oben erwähnt, passen die thermischen Ausdehnungskoeffizienten dieser beiden Werkstoffe gut zu denen von Silizium, die 2,3 ppm/°C betragen, und dem von Keramiksubstrat (3,4 bis 7,4 ppm/°C). Kovar und Legierung 42 verfügen außerdem über eine hohe Dauerfestigkeit. Legierung 42 hat eine Dauerfestigkeit von 620 MPa, während die meisten Kupferlegierungen nur 380–550 MPa aufweisen. Der Anschlußwerkstoff sollte elektrisch leitend sein, um als elektrischer Pfad für die Signale zu dienen. Außerdem sollte der Anschlußwerkstoff korrosionsfest sein, weil Korrosion den elektrischen Widerstand der Anschlüsse erhöht, zu elektrischen Defekten führt und schließlich auch zu mechanischem Versagen führen kann. Die Anschlußwerkstoffe für die vorliegende Erfindung können Fe-Ni-Legierung, Fe-Ni-Co-Legierung, Cu-Fe-Legierung, Cu-Cr-Legierung, Cu-Ni-Si-Legierung, Cu-Sn-Legierung oder mit Fe-Ni-Legierung laminierte Glasfaserwerkstoffe etc. umfassen.
  • Das Wafer-Level-Package 101 verfügt über mehrere Bildsensor-Chips (Dice) 104 und die Chips 105, zum Beispiel Chips für digitale Signalverarbeitung (DSP-Chips), die nebeneinander angeordnet sind. Es ist zu beachten, daß die Chips 105 optional angeordnet sind. Die Bildsensor-Chips 104 können CMOS-Bildsensor-Chips sein. Die Chips 105 sind ein DSP-Chip, ein aktiver Chip, ein passiver Chip, ein Unterstützungs-Chip, ein CPU-Chip oder ein Prozessor-Chip etc. Die Bildsensor-Chips 104 und die Chips 105 werden beim Packaging nebeneinander angeordnet. Im Wafer-Level-Package 101 sind die Bildsensor-Chips 104 und die Chips 105 mit einem unter UV-Licht aushärtenden und/oder wärmehärtenden Haftmittel 106 mit guter Wärmeleitfähigkeit an der Metalllegierungsgrundplatte 100 festgeklebt. Das Wafer-Level-Package 101 verfügt über mehrere Metalllotkugeln 107 als Mechanismus zur Signalübertragung. Die Metalllotkugeln 107 können Lotkugeln oder Lotperlen sein.
  • Eine dielektrische Schicht 108 wird auf der Metalllegierungsgrundplatte 100 gebildet und füllt einen Raum auf der Metalllegierungsgrundplatte 100 aus, außer dort, wo sich die Bildsensor- Chips 104 und die Chips 105 befinden. Der Werkstoff der dielektrischen Schicht 108 kann ein Werkstoff auf Silikonkautschukbasis sein.
  • Eine leitende Kontaktschicht 109 wird auf Metall-Pads 115 des Bildsensor-Chips 104 und Metall-Pads 116 des Chips 105 gebildet, um die Metall-Pads 115, 116 zu bedecken. Das heißt, die leitende Kontaktschicht 109 kann elektrisch mit den Metall-Pads 115 bzw. 116 verbunden werden. Der Werkstoff der leitenden Kontaktschicht 109 kann Ni, Cu, Au oder eine Kombination davon sein.
  • Darüber hinaus können die Bildsensor-Chips 104 mit einer Filmschicht 110 bedeckt werden. Der Werkstoff der Filmschicht 110 ist SiO2, Al2O3 oder eine Fluorpolymer-Filmschicht, die aufgeschleudert (sein-coated) wird, um als Schutzfilm zu dienen. Die Dicke der Filmschicht 110 wird kontrolliert und sollte vorzugsweise weniger als 0,2 μm (Mikrometer) betragen, so daß sie die Funktion der Bildsensor-Chips 104 nicht beeinträchtigen kann. Die Filmschicht 110 kann eine Filterschicht 111 (optionale Schicht) umfassen, zum Beispiel eine IR-Filterschicht, die auf der Filmschicht 110 gebildet wird, um als Filter zu dienen.
  • Eine Isolierschicht 112 wird auf der leitenden Kontaktschicht 109 gebildet, und die Isolierschicht 112 hat Öffnungen zur leitenden Kontaktschicht 109. Die Isolierschicht 112 sollte den Bildsensorbereich der Chips 104 nicht bedecken, um das Bild gut zu erfassen. Der Werkstoff der Isolierschicht 112 ist Epoxid, Harz, SINR, BCB, PI oder eine Kombination daraus.
  • Der Linsenhalter 102 ist auf den Bildsensor-Chips 104 angeordnet und die Linsen 113, 114 sind im Linsenhalter 102 plaziert. Der Linsenhalter 102 ist in den flexiblen gedruckten Schaltungen (F.P.C.) 103 plaziert und die flexiblen gedruckten Schaltungen (F.P.C.) 103 verfügen über mehrere Lötverbindungen 117, die sie mit den Lotkugeln 107 verbinden, um eine unkomplizierte Signalübertragung zu ermöglichen. Daher hat die Kombination aus Linsenhalter 102 und flexiblen gedruckten Schaltungen (F.P.C.) 103 der vorliegenden Erfindung die Funk tion einer Testkarte (Probe card) und kann, wie in 5 gezeigt, zur Endprüfung des Multi-CSP verwendet werden.
  • Wie zuvor erwähnt, bietet die vorliegende Erfindung auch eine Wafer-Level-Package-Struktur, wie sie in 2 abgebildet ist. Die Package-Struktur umfaßt eine Metalllegierungsgrundplatte 200, Bildsensor-Chips 201 und Chips 202, eine erste dielektrische Schicht 205, eine zweite dielektrische Schicht 207, leitende Kontaktschicht 206, Isolierschicht 209 und Lotkugeln 208. In einer Ausführungsform umfaßt der Werkstoff der Metalllegierungsgrundplatte 200 Fe-Ni-Legierung, Fe-Ni-Co-Legierung, Cu-Fe-Legierung, Cu-Cr-Legierung, Cu-Ni-Si-Legierung oder Cu-Sn-Legierung etc., wobei die Form der Grundplatte rund oder rechteckig sein kann. Die Bildsensor-Chips 201 und die Chips 202 sind beim Packaging nebeneinander angeordnet. Die Bildsensor-Chips 201 und die Chips 202 sind mit einem unter UV-Licht aushärtenden und/oder wärmehärtenden Haftmittel 203 mit guter Wärmeleitfähigkeit an der Metalllegierungsgrundplatte 200 festgeklebt. Die erste dielektrische Schicht 205 wird auf der Metalllegierungsgrundplatte 200 gebildet und füllt einen Raum auf der Metalllegierungsgrundplatte 200 aus, außer dort, wo sich die Bildsensor-Chips 201 und die Chips 202 befinden. Der Werkstoff der ersten dielektrischen Schicht 205 kann ein Werkstoff auf Silikonkautschukbasis sein.
  • Die zweite dielektrische Schicht 207 wird auf den Bildsensor-Chips 201 gebildet, um eine Aufnahmefläche der Bildsensor-Chips 201 zu bedecken. Der Werkstoff der zweiten dielektrischen Schicht 207 ist SiO2, Al2O3 oder eine Fluorpolymer-Filmschicht, um als Schutzfilm zu dienen. Außerdem kann eine Filterschicht auf der zweiten dielektrischen Schicht 207 gebildet werden, und die Filterschicht soll, zum Beispiel als IR-Filterschicht, als Filter dienen. Die zweite dielektrische Schicht 207 kann mit einem Wafer-level-Verfahren gebildet werden, bevor der Siliziumwafer in Chips zersägt wird.
  • Die leitende Kontaktschicht 206 wird auf Metall-Pads 210 der Bildsensor-Chips 201 und auf Metall-Pads 204 der Chips 202 gebildet, um die Metall-Pads 210, 204 zu bedecken. Das heißt, die leitende Kontaktschicht 206 kann elektrisch mit den Metall-Pads 210 bzw. 204 verbunden werden. Der Werkstoff der leitenden Kontaktschicht 206 kann Ni, Cu, Au oder eine Kombination davon sein. Die Metall-Pads 210, 204 sind zum Beispiel Al-Pads. Die Isolierschicht 209 wird auf der leitenden Kontaktschicht 206 gebildet und die Isolierschicht 209 hat Öffnungen zur leitenden Kontaktschicht 206. Der Werkstoff der Isolierschicht 209 ist Epoxid, Harz, SINR (Siloxanpolymer), BCB oder PI. Die Metalllotkugeln 208 werden durch ein Schweißverfahren auf den Öffnungen gebildet, so daß die Metalllotkugeln 208 jeweils elektrisch mit der leitenden Kontaktschicht 206 verbunden sind. Die Metalllotkugeln 208 können Lotkugeln oder Lotperlen 208 sein.
  • Die Chips 202 können ein DSP-Chip, ein aktiver Chip, ein passiver Chip, ein Unterstützungs-Chip, ein CPU-Chip oder ein Prozessor-Chip sein und die Bildsensor-Chips 201 sind CMOS-Bildsensor-Chips. Die Bildsensor-Chips 201 und die Chips 202 werden beim Packaging nebeneinander angeordnet.
  • Darüber hinaus bietet die vorliegende Erfindung auch eine andere Wafer-Level-Package-Struktur, wie sie in 3 abgebildet ist. In einer Ausführungsform werden die Chips beim Packaging stapelförmig angeordnet. Die Package-Struktur umfaßt eine Metalllegierungsgrundplatte 300, Bildsensor-Chips 301 und Chips 302, eine erste dielektrische Schicht 303, eine zweite dielektrische Schicht 304, eine dritte dielektrische Schicht 311, leitende Kontaktschicht 305a, 305b, eine Isolierschicht 306 und Lotkugeln 307. Der Werkstoff der Metalllegierungsgrundplatte 300 umfaßt beispielweise: Fe-Ni-Legierung, Fe-Ni-Co-Legierung, Cu-Fe-Legierung, Cu-Cr-Legierung, Cu-Ni-Si-Legierung, Cu-Sn-Legierung oder mit Fe-Ni Legierung laminierte Glasfaserwerkstoffe etc. Wie oben erwähnt, kann die Form der Grundplatte rund oder rechteckig sein. Die Bildsensor-Chips 301 und die Chips 302 sind beim Packaging stapelförmig angeordnet. Die Chips 302 sind mit einem unter UV-Licht aushärtenden und/oder wärmehärtenden Haftmittel 310a mit guter Wärmeleitfähigkeit an der Metalllegierungsgrundplatte 300 festgeklebt. Die erste dielektrische Schicht 303 wird auf der Metalllegierungsgrundplatte 300 gebildet und füllt einen Raum auf der Metalllegierungsgrundplatte 300 aus, außer dort, wo sich die Chips 302 befinden. Der Werkstoff der ersten dielektrischen Schicht 303 kann ein Werkstoff auf Silikonkautschukbasis sein.
  • Die leitende Kontaktschicht 305a wird auf den Metall-Pads 309 der Chips 302 gebildet, um die Metall-Pads 309 zu bedecken, um jeweils eine elektrische Verbindung zu den Metall-Pads 309 herzustellen. Die Bildsensor-Chips 301 sind mit einem unter UV-Licht aushärtenden und/oder wärmehärtenden Haftmittel 310b mit guter Wärmeleitfähigkeit an die Chips 302 festgeklebt. Die zweite dielektrische Schicht 304 wird auf der ersten dielektrischen Schicht 303 gebildet und füllt einen Raum aus, außer dort, wo sich die Bildsensor-Chips 301 befinden, und die zweite dielektrische Schicht 304 weist ein Via 312 zur leitenden Kontaktschicht 305a auf. Der Werkstoff der zweiten dielektrischen Schicht 304 ist Silikonkautschuk, PI, SINR, BCB etc.
  • Außerdem wird die dritte dielektrische Schicht 311 auf den Bildsensor-Chips 301 gebildet, um eine Meßfläche der Bildsensor-Chips 301 zu bedecken. Die dritte dielektrische Schicht 311 sollte aber die Funktion der Bildsensor-Chips 301 nicht beeinträchtigen. Der Werkstoff der dritten dielektrischen Schicht 311 ist SiO2, Al2O3 oder eine Fluorpolymer-Filmschicht, um als Schutzfilm zu dienen. Speziell kann eine Filterschicht auf der dritten dielektrischen Schicht 311 auf den Bildsensor-Chips 301 gebildet werden und die Filterschicht soll, zum Beispiel als IR-Filterschicht, als Filter dienen. Die zweite dielektrische Schicht 311 kann mit einem Wafer-level-Verfahren gebildet werden, bevor der Siliziumwafer in Chips zersägt wird.
  • Die leitende Kontaktschicht 305b wird auf Metall-Pads 308 der Bildsensor-Chips 301 gebildet und in das Via-Loch 312 gefüllt, um die Metall-Pads 308 zu bedecken. Das heißt, die leitende Kontaktschicht 305b ist elektrisch mit den Metall-Pads 308 und der leitenden Kontakt schicht 305a verbunden. Der Werkstoff der leitenden Kontaktschicht 305a, 305b kann Ni, Cu, Au oder eine Kombination davon sein. Die Metall-Pads 308, 309 sind zum Beispiel Al-Pads. Die Isolierschicht 306 wird auf der leitenden Kontaktschicht 305b gebildet und die Isolierschicht 306 hat Öffnungen zur leitenden Kontaktschicht 305b. Der Werkstoff der Isolierschicht 306 ist Epoxid, Harz, SINR, BCB, PI oder eine Kombination davon.
  • Die Metalllotkugeln 307 werden durch ein Schweißverfahren auf den Öffnungen gebildet, so daß die Metalllotkugeln 307 jeweils elektrisch mit der leitenden Kontaktschicht 305b verbunden sind. Die Metalllotkugeln 307 können Lotkugeln oder Lotperlen 307 sein.
  • Die Chips 302 können ein DSP-Chip, ein aktiver Chip, ein passiver Chip, ein Unterstützungs-Chip (Support die), ein CPU-Chip oder ein Prozessor-Chip sein und die Bildsensor-Chip 301 sind CMOS-Bildsensor-Chips. Die Bildsensor-Chips 301 und die Chips 302 sind stapelförmig angeordnet.
  • Die 4A bis 4J sind schematische Darstellungen eines Herstellungsverfahrens für Wafer-Level-Package gemäß der vorliegenden Erfindung.
  • Darüber hinaus bietet die vorliegende Erfindung ein Wafer-Level-Package-Verfahren. Zuerst wird ein erstes Fotolackmuster 402 auf Metall-Pads 401 von mehreren Chips 400 auf einem Wafer gebildet, um die Metall-Pads 401, wie in 4A abgebildet, zu bedecken. Eine erste dielektrische Schicht wird auf dem ersten Fotolackmuster 402 und den Chips 400 gebildet. Dann wird die erste dielektrische Schicht ausgehärtet. Das erste Fotolackmuster 402 wird entfernt, um eine dielektrische Schicht 403 zu bilden. Der Werkstoff der dielektrischen Schicht 403 ist aufgeschleudertes (sein coating) SiO2 (SOG), das als Schutzfilm dient. Wie in 4B abgebildet, werden die mehreren Chips 400 auf dem Wafer entlang der Sägelinie 404 gesägt, um einzelne Chips zu bilden. Speziell kann auf der dielektrischen Schicht 403 eine dün ne Filterschicht gebildet werden und die Filterschicht sollte, zum Beispiel als IR-Filterschicht, als Filter dienen, wie im Hinblick auf die obige Ausführungsform.
  • In einem Schritt namens Backlapping wird der verarbeitete Siliziumwafer nach Entfernung des ersten Fotolackmusters 402 auf eine Dicke von zirka 50–300 μm geläppt. Der verarbeitete Siliziumwafer mit der erwähnten Dicke ist leicht zu sägen, um die Chips 400 auf dem Wafer in die jeweiligen Chips aufzuteilen. Der Läppschritt kann ausgelassen werden, wenn der verarbeitete Siliziumwafer auch ohne Läppen nicht schwer zu sägen ist. Die Chips 400 umfassen mindestens zwei Chip-Typen.
  • Als Nächstes werden die aufgeteilten Chips geprüft, um Chips in Standardgüte 400 daraus auszuwählen. Die Chips in Standardgüte 400 werden aufgenommen und mit einem größeren Abstand zwischen zwei nebeneinanderliegenden Chips auf einer Metalllegierungsgrundplatte 405 abgesetzt und mit einem unter UV-Licht aushärtenden und/oder wärmehärtenden Haftmittel 406 mit guter Wärmeleitfähigkeit an der Metalllegierungsgrundplatte 405 festgeklebt. Die Metalllegierungsgrundplatte 405 wird, wie in 4C abgebildet, mit UV-Licht oder Wärme ausgehärtet. Das Haftmittel 406 ist Überzug auf der Metalllegierungsgrundplatte 405 und die Dicke des Haftmittels 406 beträgt vorzugsweise 20–60 μm. Auf ähnliche Weise umfaßt der Werkstoff der Metalllegierungsgrundplatte 405: Fe-Ni-Legierung, Fe-Ni-Co-Legierung, Cu-Fe-Legierung, Cu-Cr-Legierung, Cu-Ni-Si-Legierung, Cu-Sn-Legierung oder mit Fe-Ni-Legierung laminierte Glasfaserwerkstoffe etc., wobei die Form der Grundplatte rund oder rechteckig sein kann.
  • Die Chips 400 verfügen an der Oberseite über Ein-/Ausgabe-Pads 401. Das Haftmittel 406 der vorliegenden Erfindung ist vorzugsweise ein Werkstoff mit guter Wärmeleitfähigkeit, so daß die Probleme (wie beispielsweise Spannung), die sich aus dem Temperaturunterschied zwischen den Chips 400 und der Metalllegierungsgrundplatte 405 ergeben, vermieden werden können.
  • Eine Werkstoffschicht 407 wird auf der Metalllegierungsgrundplatte 405 gebildet, um den Raum um den Chip 400 und die umgebenden Chips 400 zu füllen, und die Oberfläche der Werkstoffschicht 407 und die Oberfläche des Chips 400 befinden sich auf derselben Höhe, wie in 4D abgebildet. Der Werkstoff der Werkstoffschicht 407 kann ein unter UV-Licht aushärtender oder wärmehärtender Werkstoff sein. Anschließend wird die Werkstoffschicht 407 durch UV-Licht oder Wärme ausgehärtet. Die Werkstoffschicht 407 kann mit Hilfe eines Siebdruckverfahrens oder eines fotolithografischen Verfahrens gebildet werden. Die Werkstoffschicht 407 dient als Pufferschicht, um durch die Temperatur und aus anderen Gründen entstehende Spannung zu verringern. Die Werkstoffschicht 407 kann ein UV- und/oder warmehärtender Werkstoff wie Silikonkautschuk, Epoxid, Harz, BCB, SINR, PI und so weiter sein.
  • Eine zweite dielektrische Schicht 409 wird als Überzug auf die Werkstoffschicht 407 und Metall-Pads 401 aufgebracht. Der Werkstoff der zweiten dielektrischen Schicht kann SINR, BCB, PI, Epoxid etc. sein.
  • Anschließend wird die Teilfläche der zweiten dielektrischen Schicht auf den Metall-Pads 401 entfernt, indem eine Fotomaske benutzt wird, um erste Öffnungen 408 zu den Metall-Pads 401 zu bilden, und dann wird die dielektrische Schicht 409 mit UV-Licht oder Wärme ausgehärtet, wie in 4E abgebildet. Als Nächstes kann gegebenenfalls Plasmaätzen (RIE) verwendet werden, um die Oberfläche der Metall-Pads 401 zu reinigen, um sicherzustellen, daß keine Rückstände auf den Metall-Pads 401 verbleiben.
  • Die leitende Kontaktschicht 410 wird an den ersten Öffnungen 408 gebildet, um jeweils eine elektrische Verbindung zu den Metall-Pads 401 herzustellen, wie in 4F abgebildet. Der bevorzugte Werkstoff der leitenden Kontaktschicht 410 ist Ti, Cu oder eine Kombination davon. Die leitende Kontaktschicht 410 kann durch ein physikalisches Verfahren, ein chemi sches Verfahren oder eine Kombination davon gebildet werden, zum Beispiel: CVD, PVD, Sputtern und Elektroplattieren.
  • Eine zweite Fotolackschicht wird auf der leitenden Kontaktschicht 410 gebildet. Und anschließend wird ein Teilbereich der zweiten Fotolackschicht belichtet und entwickelt, wobei eine Fotomaske benutzt wird, um ein zweites Fotolackmuster 411 zu bilden und die leitende Kontaktschicht 410 zu belichten und zweite Öffnungen 412 zu bilden, wie in 4G abgebildet.
  • Anschließend werden im Elektroplattierverfahren an den zweiten Öffnungen 412 leitende Linien 413 gebildet, um jeweils eine Verbindung mit der leitenden Kontaktschicht 413 herzustellen, wie in 4H abgebildet. Der Werkstoff der Stromleitungen 413 ist vorzugsweise Cu, Ni, Au oder eine Kombination davon. Die Stromleitungen 413 werden Redistribution Lager (RDL) genannt.
  • Die verbleibende zweite Fotolackschicht 411 wird entfernt. Eine Isolierschicht wird auf den Stromleitungen 413 und der dielektrischen Schicht 409 gebildet. Ein Teilbereich der Isolierschicht wird entfernt, um eine Isolierschicht 414 und dritte Öffnungen 415 an den Stromleitungen 413 zu bilden, wie in 4I abgebildet. Die Isolierschicht kann durch ein Aufschleuderverfahren (Sein coating) oder ein Siebdruckverfahren gebildet werden.
  • Die vorliegende Erfindung kann gegebenenfalls einen Schritt umfassen, in dem auf der Rückseite der Metalllegierungsgrundplatte 405 eine Epoxidschicht (nicht abgebildet) gebildet wird.
  • Die Isolierschicht 414 wird ausgehärtet. Die UBM (nicht abgebildet) und Lotkugeln 416 werden auf den dritten Öffnungen 415 gebildet, wie in 4J abgebildet. Die Lotkugeln 416 können mit Hilfe eines Siebdruckverfahrens auf die dritten Öffnungen 415 plaziert werden und die Lotkugeln 416 mit Hilfe des IR-Reflow-Verfahrens mit den Oberflächen der Stromleitungen 413 verbunden werden.
  • Schließlich wird die Metalllegierungsgrundplatte 405 entlang der Sägelinie 417 zersägt, um einzelne IC-Gehäuse voneinander zu trennen.
  • Daher können das Bildsensormodul und das Wafer-Level-Package der vorliegenden Erfindung die Kosten der Package-Struktur senken und die Ausbeute der Package-Struktur erhöhen. Darüber hinaus kann die Package-Größe der vorliegenden Erfindung leicht für Prüfanlagen, Package-Anlagen etc. angepaßt werden.
  • Darüber hinaus kann die vorliegende Erfindung für das Packaging von Halbleiterbauteilen und für ein IC-Packaging von LCD/PCB-Bauteilen angewandt werden. 6 ist eine schematische Darstellung einer Anwendung für die LCD-Branche gemäß einer Ausführungsform der vorliegenden Erfindung. Die Panel-Scale-Packages (PSPs) 601 werden auf einer Grundplatte 600 gebildet.
  • Die in der vorliegenden Beschreibung, in den Zeichnungen sowie in den Ansprüchen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebigen Kombinationen für die Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen wesentlich sein.
    • 42
    Legierung
    100
    Metalllegierungsplatte
    101
    Wafer-Level-Package
    102
    Linsenhalter
    103
    flexible Schaltung
    104
    Bildsensor-Chip
    105
    Chip
    106
    Haftmittel
    107
    Metalllotkugel
    109
    Kontaktsschicht
    110
    Filmschicht
    111
    Filterschicht
    112
    Isolierschicht
    115, 116
    Metall-Pads
    200
    Metalllegierungsgrundplatte
    201
    Bildsensor-Chip
    202
    Chip
    203
    Haftmittel
    205
    dielektrische Schicht
    206
    Kontaktschicht
    207
    dielektrische Schicht
    208
    Lotkugel
    209
    Isolierschicht
    210
    Metall-Pads
    300
    Metalllegierungsgrundplatte
    301
    Bildsensor-Chip
    302
    Chip
    303
    dielektrische Schicht
    304
    dielektrische Schicht
    305a, 305b
    leitende Kontaktschicht
    306
    Isolierschicht
    307
    Metalllotkugel
    310a, 310b
    Haftmittel
    308, 309
    Metall-Pads
    311
    dielektrische Schicht
    312
    Via-Loch
    400
    Chip
    401
    Metall-Pads
    402
    Fotolackmuster
    403
    dielektrische Schicht
    404
    Sägelinie
    405
    Metalllegierungsgrundplatte
    406
    Haftmittel
    407
    Werkstoffschicht
    408
    erste Öffnung
    409
    dielektrische Schicht
    410
    Kontaktschicht
    411
    Fotolackmuster
    412
    zweite Öffnung
    413
    Kontaktschicht
    414
    Isolierschicht
    415
    dritte Öffnung
    416
    Lotkugel
    417
    Sägelinie

Claims (10)

  1. Bildsensormodul, umfassend: eine Metalllegierungsgrundplatte, wobei der Werkstoff dieser Metalllegierungsgrundplatte umfasst: Fe-Ni-Legierung, Fe-Ni-Co-Legierung, Cu-Fe-Legierung, Cu-Cr-Legierung, Cu-Ni-Si-Legierung, Cu-Sn-Legierung oder mit Fe-Ni-Legierung laminierte Glasfaserwerkstoffe; einen Bildsensor-Chip mit mehreren Lotkugeln, die mit der Metalllegierungsgrundplatte verbunden sind; einen Schutzfilm, der auf dem Mikrolinsenbereich des Bildsensor-Chips gebildet ist; einen Linsenhalter mit mehreren Linsen, die auf dem Bildsensor-Chip angeordnet sind und flexible gedruckte Schaltungen (F.P.C.) mit mehreren leitenden Lötverbindungen, die mit besagten Lotkugeln zur Übermittlung von Signalen des Bildsensor-Chips verbunden sind, wobei besagter Linsenhalter in den flexiblen gedruckten Schaltungen angeordnet ist.
  2. Modul nach Anspruch 1, dadurch gekennzeichnet, daß das Bildsensormodul einen zweiten Chip umfaßt, der beim Packaging mit besagtem Bildsensor-Chip entweder nebeneinanderliegend oder stapelförmig angeordnet ist.
  3. Modul nach Anspruch 2, dadurch gekennzeichnet, daß besagter zweiter Chip ein DSP-Chip, ein aktiver Chip, ein passiver Chip, ein Unterstützungs-Chip, ein CPU-Chip oder ein Prozessor-Chip ist.
  4. Modul nach Anspruch 2, ferner umfassend: eine erste dielektrische Schicht, die auf besagter Metalllegierungsgrundplatte gebildet ist und einen Raum auf besagter Metalllegierungsgrundplatte ausfüllt, außer dort, wo sich der besagte Bildsensor-Chip und der zweite Chip befinden; eine zweite dielektrische Schicht, die auf besagtem zweiten Chip gebildet ist; eine leitende Kontaktschicht, die auf einem ersten Metall-Pad des Bildsensor-Chips und einem zweiten Metall-Pad des zweiten Chip gebildet ist, um das erste Metall-Pad und zweite Metall-Pad zu bedecken, wobei die leitende Kontaktschicht jeweils eine elektrische Verbindung zu dem ersten Metall-Pad und zweiten Metall-Pad hat; eine Isolierschicht, die auf der leitenden Kontaktschicht gebildet ist und Öffnungen zu dieser leitenden Kontaktschicht hat und UBM und Lotkugeln (oder Lotperlen), die auf diese Öffnungen geschweißt sind und jeweils eine elektrische Verbindung zur leitenden Kontaktschicht haben.
  5. Modul nach Anspruch 4, dadurch gekennzeichnet, daß der Werkstoff der ersten dielektrischen Schicht Silikonkautschuk ist.
  6. Modul nach Anspruch 4, dadurch gekennzeichnet, daß der Werkstoff der zweiten dielektrischen Schicht Epoxid, SINR (Siloxanpolymer), BCB oder PI ist.
  7. Modul nach Anspruch 4, dadurch gekennzeichnet, daß der Werkstoff der Isolierschicht Epoxid, Harz, Silikonkautschuk, SINR, BCB, PI oder eine Kombination daraus ist.
  8. Modul nach Anspruch 2, ferner umfassend: eine erste dielektrische Schicht, die auf besagter Metalllegierungsgundplatte gebildet ist und einen Raum auf besagter Metalllegierungsgrundplatte ausfüllt, außer dort, wo sich der zweite Chip befindet; eine erste leitende Kontaktschicht, die auf einem ersten Metall-Pad des zweiten Chips gebildet ist, um besagtes erstes Metall-Pad vollständig zu bedecken, wobei die erste leitende Kontaktschicht eine elektrische Verbindung zu besagtem ersten Metall-Pad herstellt; einen Bildsensor-Chip, der auf den zweiten Chip gestapelt und an diesem befestigt ist; eine zweite dielektrische Schicht, die auf der besagten ersten dielektrischen Schicht gebildet ist und einen Raum ausfüllt, außer dort, wo sich der Bildsensor-Chip befindet, wobei auf der zweiten dielektrischen Schicht ein Via-Loch zur ersten leitenden Kontaktschicht gebildet ist; eine dritte dielektrische Schicht, die auf besagtem Bildsensor-Chip gebildet ist; eine zweite leitende Kontaktschicht, die auf einem zweiten Metall-Pad von besagtem Bildsensor-Chip gebildet ist und in besagtes Via-Loch gefüllt ist, um besagtes zweites Metall-Pad zu bedecken, wobei besagte zweite leitende Kontaktschicht eine elektrische Verbindung mit besagtem zweiten Metall-Pad und besagter ersten leitenden Schicht hat; eine Isolierschicht, die auf der zweiten leitenden Kontaktschicht gebildet ist, wobei die Isolierschicht Öffnungen zur zweiten leitenden Kontaktschicht hat, und Lotkugeln, die auf besagte Öffnungen geschweißt sind und jeweils eine elektrische Verbindung zur zweiten leitenden Kontaktschicht haben.
  9. Modul nach Anspruch 8, dadurch gekennzeichnet, daß der Werkstoff der ersten dielektrischen Schicht Silikonkautschuk ist.
  10. Modul nach Anspruch 8 dadurch gekennzeichnet, daß der Werkstoff der zweiten dielektrischen Schicht Polyimid (PI), BT, SINR (Siloxanpolymer), Epoxid oder Silikonkautschuk ist.
DE102007031966A 2006-07-19 2007-07-10 Struktur eines Bildsensormoduls und Herstellungsverfahren für ein Wafer-Level-Package Ceased DE102007031966A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/488,653 US7498646B2 (en) 2006-07-19 2006-07-19 Structure of image sensor module and a method for manufacturing of wafer level package
US11/488,653 2006-07-19

Publications (1)

Publication Number Publication Date
DE102007031966A1 true DE102007031966A1 (de) 2008-01-31

Family

ID=38859602

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102007031966A Ceased DE102007031966A1 (de) 2006-07-19 2007-07-10 Struktur eines Bildsensormoduls und Herstellungsverfahren für ein Wafer-Level-Package

Country Status (7)

Country Link
US (2) US7498646B2 (de)
JP (1) JP2008042899A (de)
KR (1) KR20080008255A (de)
CN (1) CN101110438A (de)
DE (1) DE102007031966A1 (de)
SG (1) SG139625A1 (de)
TW (1) TW200807702A (de)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7569422B2 (en) 2006-08-11 2009-08-04 Megica Corporation Chip package and method for fabricating the same
US7459729B2 (en) * 2006-12-29 2008-12-02 Advanced Chip Engineering Technology, Inc. Semiconductor image device package with die receiving through-hole and method of the same
US8232633B2 (en) * 2008-09-25 2012-07-31 King Dragon International Inc. Image sensor package with dual substrates and the method of the same
US7795573B2 (en) * 2008-11-17 2010-09-14 Teledyne Scientific & Imaging, Llc Detector with mounting hub to isolate temperature induced strain and method of fabricating the same
KR101003678B1 (ko) * 2008-12-03 2010-12-23 삼성전기주식회사 웨이퍼 레벨 패키지와 그 제조방법 및 칩 재활용방법
US8896743B2 (en) 2011-06-08 2014-11-25 Omnivision Technologies, Inc. Enclosure for image capture systems with focusing capabilities
US8878976B2 (en) 2011-06-08 2014-11-04 Omnivision Technologies, Inc. Image capture systems with focusing capabilities
CN102339269B (zh) * 2011-09-09 2017-10-27 北京大学深圳研究生院 一种适用于wlp封装形式的可重构算子阵列结构
US9117682B2 (en) * 2011-10-11 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging semiconductor devices and structures thereof
CN103107103A (zh) * 2011-11-11 2013-05-15 北京大学深圳研究生院 一种基于wlp封装形式的可重构算子阵列结构的规模扩展方法
TWI489600B (zh) * 2011-12-28 2015-06-21 Xintec Inc 半導體堆疊結構及其製法
US8951841B2 (en) * 2012-03-20 2015-02-10 Infineon Technologies Ag Clip frame semiconductor packages and methods of formation thereof
CN102623477A (zh) * 2012-04-20 2012-08-01 苏州晶方半导体股份有限公司 影像传感模组、封装结构及其封装方法
CN102842530B (zh) * 2012-08-15 2014-11-19 电子科技大学 厚膜材料电子元器件及制备方法
JP2014045142A (ja) * 2012-08-28 2014-03-13 Sony Corp 半導体装置及び半導体装置の製造方法
EP2965356A1 (de) 2013-03-08 2016-01-13 Northrop Grumman Systems Corporation Wellenleiter und halbleitergehäuse
US9106819B1 (en) * 2013-10-14 2015-08-11 Google Inc. Camera module with compact X-Y form factor
US9679936B2 (en) * 2014-02-27 2017-06-13 Semiconductor Components Industries, Llc Imaging systems with through-oxide via connections
JP6293918B2 (ja) 2014-03-12 2018-03-14 インテル コーポレイション 受動マイクロ電子デバイスをパッケージ本体内部に配置したマイクロ電子パッケージ
CN103904094B (zh) * 2014-04-01 2017-06-20 苏州晶方半导体科技股份有限公司 影像传感器封装结构及其封装方法
CN103956371A (zh) * 2014-05-20 2014-07-30 苏州晶方半导体科技股份有限公司 影像传感器模组及其形成方法
US9960135B2 (en) * 2015-03-23 2018-05-01 Texas Instruments Incorporated Metal bond pad with cobalt interconnect layer and solder thereon
CN107277309B (zh) * 2016-04-08 2020-06-05 台湾东电化股份有限公司 摄像模块
CN106252346A (zh) * 2016-09-20 2016-12-21 苏州科阳光电科技有限公司 指纹传感器模组及其制作方法
JP2018078274A (ja) 2016-11-10 2018-05-17 サムソン エレクトロ−メカニックス カンパニーリミテッド． イメージセンサー装置及びそれを含むイメージセンサーモジュール
KR102041663B1 (ko) * 2016-11-10 2019-11-07 삼성전기주식회사 이미지 센서 장치 및 이를 포함하는 이미지 센서 모듈
CN107818311B (zh) * 2017-11-14 2021-11-02 北京思比科微电子技术股份有限公司 一种光学指纹传感器的封装方法
KR20190088812A (ko) 2018-01-19 2019-07-29 삼성전자주식회사 팬-아웃 센서 패키지
US10861895B2 (en) 2018-11-20 2020-12-08 Ningbo Semiconductor International Corporation Image capturing assembly and packaging method thereof, lens module and electronic device
CN111199985B (zh) * 2018-11-20 2023-04-18 中芯集成电路（宁波）有限公司 摄像组件及其封装方法、镜头模组、电子设备
CN111370332B (zh) * 2018-12-26 2023-04-18 中芯集成电路（宁波）有限公司 摄像组件的封装方法
CN113745202A (zh) * 2021-06-04 2021-12-03 荣耀终端有限公司 封装模组及其制作方法、电子设备

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1081411A (en) * 1975-12-24 1980-07-15 Philipp W.H. Schuessler Method for hermetically sealing an electronic circuit package
JPH05251717A (ja) * 1992-03-04 1993-09-28 Hitachi Ltd 半導体パッケージおよび半導体モジュール
EP0661916B1 (de) * 1993-07-06 2000-05-17 Kabushiki Kaisha Toshiba Wärmeleitende platte
US6320257B1 (en) * 1994-09-27 2001-11-20 Foster-Miller, Inc. Chip packaging technique
JP3368451B2 (ja) * 1995-03-17 2003-01-20 富士通株式会社 回路基板の製造方法と回路検査装置
TW460717B (en) * 1999-03-30 2001-10-21 Toppan Printing Co Ltd Optical wiring layer, optoelectric wiring substrate mounted substrate, and methods for manufacturing the same
US6627864B1 (en) * 1999-11-22 2003-09-30 Amkor Technology, Inc. Thin image sensor package
US6483101B1 (en) * 1999-12-08 2002-11-19 Amkor Technology, Inc. Molded image sensor package having lens holder
US6483030B1 (en) * 1999-12-08 2002-11-19 Amkor Technology, Inc. Snap lid image sensor package
JP2001203913A (ja) * 2000-01-21 2001-07-27 Sony Corp 撮像装置、カメラモジュール及びカメラシステム
US6396116B1 (en) * 2000-02-25 2002-05-28 Agilent Technologies, Inc. Integrated circuit packaging for optical sensor devices
JP2001358997A (ja) * 2000-06-12 2001-12-26 Mitsubishi Electric Corp 半導体装置
JP4405062B2 (ja) * 2000-06-16 2010-01-27 株式会社ルネサステクノロジ 固体撮像装置
US6528857B1 (en) * 2000-11-13 2003-03-04 Amkor Technology, Inc. Chip size image sensor bumped package
US6342406B1 (en) * 2000-11-15 2002-01-29 Amkor Technology, Inc. Flip chip on glass image sensor package fabrication method
US6686588B1 (en) * 2001-01-16 2004-02-03 Amkor Technology, Inc. Optical module with lens integral holder
US6635941B2 (en) * 2001-03-21 2003-10-21 Canon Kabushiki Kaisha Structure of semiconductor device with improved reliability
JP2004104078A (ja) * 2002-06-28 2004-04-02 Sanyo Electric Co Ltd カメラモジュールおよびその製造方法
US20040038442A1 (en) * 2002-08-26 2004-02-26 Kinsman Larry D. Optically interactive device packages and methods of assembly
FR2851374B1 (fr) * 2003-02-18 2005-12-16 St Microelectronics Sa Boitier-semi-conducteur a puce de circuits integres portee par les pattes de connexion electrique
SG137651A1 (en) * 2003-03-14 2007-12-28 Micron Technology Inc Microelectronic devices and methods for packaging microelectronic devices
EP1471730A1 (de) * 2003-03-31 2004-10-27 Dialog Semiconductor GmbH Miniaturkameramodul
US6972480B2 (en) * 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
WO2005004195A2 (en) * 2003-07-03 2005-01-13 Shellcase Ltd. Method and apparatus for packaging integrated circuit devices
US6934065B2 (en) * 2003-09-18 2005-08-23 Micron Technology, Inc. Microelectronic devices and methods for packaging microelectronic devices
US20050067681A1 (en) * 2003-09-26 2005-03-31 Tessera, Inc. Package having integral lens and wafer-scale fabrication method therefor
TWI296154B (en) * 2004-01-27 2008-04-21 Casio Computer Co Ltd Optical sensor module
KR100609012B1 (ko) * 2004-02-11 2006-08-03 삼성전자주식회사 배선기판 및 이를 이용한 고체 촬상용 반도체 장치
US7632713B2 (en) * 2004-04-27 2009-12-15 Aptina Imaging Corporation Methods of packaging microelectronic imaging devices
US7061106B2 (en) * 2004-04-28 2006-06-13 Advanced Chip Engineering Technology Inc. Structure of image sensor module and a method for manufacturing of wafer level package
US7368695B2 (en) * 2004-05-03 2008-05-06 Tessera, Inc. Image sensor package and fabrication method
US7768574B2 (en) * 2004-05-04 2010-08-03 Tessera, Inc. Compact lens turret assembly
US20050258518A1 (en) * 2004-05-24 2005-11-24 Advanced Semiconductor Engineering Inc. Image sensor package module with a leadless leadframe between chips
US20050275750A1 (en) * 2004-06-09 2005-12-15 Salman Akram Wafer-level packaged microelectronic imagers and processes for wafer-level packaging
US7498647B2 (en) * 2004-06-10 2009-03-03 Micron Technology, Inc. Packaged microelectronic imagers and methods of packaging microelectronic imagers
TWI250655B (en) * 2004-08-03 2006-03-01 Ind Tech Res Inst Wafer level package structure of image sensor and method for making the same
US7364934B2 (en) * 2004-08-10 2008-04-29 Micron Technology, Inc. Microelectronic imaging units and methods of manufacturing microelectronic imaging units
US7235431B2 (en) * 2004-09-02 2007-06-26 Micron Technology, Inc. Methods for packaging a plurality of semiconductor dice using a flowable dielectric material
KR100664316B1 (ko) * 2004-12-23 2007-01-04 삼성전자주식회사 이미지 센서 패키지, 고체촬상장치 및 그 제조방법
JP2006339291A (ja) * 2005-05-31 2006-12-14 Fujifilm Holdings Corp 中空パッケージとこれを用いた半導体装置及び固体撮像装置
CN100561282C (zh) * 2005-09-09 2009-11-18 鸿富锦精密工业（深圳）有限公司 数码相机模组
US20070138586A1 (en) * 2005-12-16 2007-06-21 Hsin Chung H Image sensor module package
US20070159543A1 (en) * 2005-12-22 2007-07-12 Hsin Chung H Simplified image sensor module package
US7423335B2 (en) * 2006-12-29 2008-09-09 Advanced Chip Engineering Technology Inc. Sensor module package structure and method of the same

Also Published As

Publication number Publication date
SG139625A1 (en) 2008-02-29
US20080017941A1 (en) 2008-01-24
KR20080008255A (ko) 2008-01-23
TW200807702A (en) 2008-02-01
JP2008042899A (ja) 2008-02-21
CN101110438A (zh) 2008-01-23
US20080020511A1 (en) 2008-01-24
US7498646B2 (en) 2009-03-03

Similar Documents

Publication Publication Date Title
DE102007031966A1 (de) Struktur eines Bildsensormoduls und Herstellungsverfahren für ein Wafer-Level-Package
DE102004064028B4 (de) Verfahren zum Herstellen eines Waferebenenpakets
DE102005059224B4 (de) SiC-Halbleitervorrichtung und Herstellungsverfahren dafür
DE102013101192B4 (de) Halbleitergehäuse
DE69834561T2 (de) Halbleiteranordnung und herstellungsverfahren dafür
DE102007055403A1 (de) Wafer-Level-Package mit Chipaufnahmehohlraum und Verfahren desselben
DE102007059159A1 (de) Bildsensor-Baugruppe und Verfahren diese zu bilden
DE102004033057A1 (de) Wafer-Level-Package-Struktur vom Fan-Out-Typ und Verfahren zur Herstellung derselben
DE102008032395B4 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102008005607A1 (de) Bildsensormodul und Verfahren desselben
DE102011056315B4 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102008003156A1 (de) Mehrchip-Packung und Verfahren zu ihrer Ausbildung
DE102007059181A1 (de) Struktur und Verfahren für WL-CSP mit Metalldeckschicht
DE102008016324A1 (de) Halbleiterbausteinpackung mit einem Chip aufnehmendem Durchgangsloch und doppelseitigen Aufbauschichten auf beiden Oberflächenseiten für WLP und ein Verfahren dazu
DE102008013180A1 (de) Struktur einer Halbleiterbausteinpackung und deren Verfahren
DE102014113698A1 (de) Kontaktstelle für Halbleitervorrichtung
DE102011016361A1 (de) Wafer-Level-Chip-Scale-Package-Vorrichtung mit Kontakthöcker-Einheiten, die so konfiguriert sind, dass sie durch mechanische Spannung bedingte Ausfälle vermindern
DE102008008906A1 (de) Halbleiterpackage mit mehreren Dies und ein Verfahren zu dessen Herstellung
DE102008010004A1 (de) Multi-Chip-Packung mit reduzierter Struktur und Verfahren zur Herstellung derselben
DE102008014323A1 (de) Bildsensormodul mit einer Packageeinbauausnehmung und Verfahren zu deren Herstellung
DE102008007694A1 (de) Bildsensorpackage auf Waferebene mit Die-Aufnahmeausnehmung und Verfahren zu deren Herstellung
DE102008014736A1 (de) Halbleiterbausteinpackung mit Multi-Chips in einer Seite-an-Seite-Anordnung und das dazugehörige Verfahren
DE102011000836A1 (de) Bauelement mit einem eingekapselten Halbleiterchip und Herstellungsverfahren
DE10311368A1 (de) Verfahren zum Vermeiden einer Back-End-Umverdrahtung in Ball-Grid-Array-Gehäusen und daraus hergestellte Anordnung
DE102008010098A1 (de) Halbleiterpackage mit einer ein Die aufnehmenden durchgehenden Ausnehmung und einer Verbindungsbohrung und ein Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection