DE102008008906A1 - Halbleiterpackage mit mehreren Dies und ein Verfahren zu dessen Herstellung - Google Patents

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bonding
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Wen-Kun Yang
Diann-Fang Hukuo Township Lin
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Advanced Chip Engineering Technology Inc
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Advanced Chip Engineering Technology Inc
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Abstract

Eine Struktur eines Halbleiterpackages mit: einem Substrat mit wenigstens einer ein Die aufnehmenden durchgehenden Ausnehmung, einer verbindenden durchgehenden Ausnehmungsstruktur und ersten Kontaktanschlüssen an einer oberen Fläche und zweiten Kontaktanschlüssen an einer unteren Fläche des Substrats; wenigstens einem ersten Die mit Bondinganschlüssen, die in der das Die aufnehmenden durchgehenden Ausnehmung angeordnet sind; einem ersten Klebematerial, das unter dem Die angeordnet ist; einem zweiten Klebematerial, das in den Spalt zwischen dem Die und den Seitenwänden der das Die aufnehmenden durchgehenden Ausnehmung des Substrats eingefüllt ist; einem ersten Bondingdraht, der ausgebildet ist zum Koppeln der ersten Bondinganschlüsse und der ersten Kontaktanschlüsse; wenigstens einem zweiten Die mit zweiten Bondinganschlüssen, die auf dem ersten Die angeordnet sind; einem zweiten Bondingdraht, der ausgebildet ist zum Koppeln der zweiten Bondinganschlüsse und der ersten Kontaktanschlüsse; einem an das Die angebrachten Material, das unter dem zweiten Die angebracht ist, und einer dielektrischen Schicht, die auf dem Bondingdraht, dem Die und dem Substrat ausgebildet ist.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die Erfindung betrifft die Struktur eines Halbleiterpackages, und insbesondere die Struktur eines Halbleiterpackages mit mehreren Chips und ein Verfahren zu deren Herstellung, wobei die Struktur die Packagegrösse reduzieren und den Ertrag und die Zuverlässigkeit verbessern kann.
  • 2. Beschreibung des Standes der Technik
  • In den vergangenen Jahren stellt die Herstellungsindustrie für Hochtechnologieelektronik elektronische Produkte her, die mit mehr integrierten Merkmalen versehen und anwenderfreundlich sind. Die schnelle Entwicklung der Halbleitertechnologie hat zu einem schnellen Fortschritt der Reduktion in der Grösse von Halbleiterpackages, die Verwendung von vielen Pins, die Verwendung von kleinen Abständen und die Minimierung der elektronischen Komponenten und dergleichen geführt. Der Zweck und die Vorteile des Packages auf der Wafer-Ebene schließt die Verringerung der Produktionskosten, die Verringerung des Effekts, der durch eine parasitäre Kapazität und eine parasitäre Induktivität verursacht wird durch kürze konduktive Leitungswege unter Erreichen eines besseren SNR (d. h. Signal-zu-Rausch-Verhältnisses).
  • Da die üblichen Packagetechnologien auf einen Wafer angeordnete Dies in jeweilige Einzeldies teilen muss, und sodann das jeweilige Die packagen muss, sind diese Techniken bei der Herstellung zeitaufwendig. Da die Chip-Packagetechnik hochgradig durch die Entwicklung der integrierten Schaltungen beeinflußt ist und damit der Größe der Elektronik entscheidend geworden ist, ist dies bei der Packagetechnik auch der Fall. Aus den oben genannten Gründen geht der Trend der Packagetechnik hin zu einem Ball Grid Array (BGA), Flip-Chip Ball Grid Array (FC-BGA), Chip Scale Package (CSP) oder einem Wafer Level Package (WLP). Unter "Wafer Level Package" wird verstanden, dass das gesamte Package mit all seinen Verbindungen auf dem Wafer, als auch dem anderen Verarbeitungsschritt vor der Trennung (schneiden) in Chips (Dies) ausgeführt wird. Im allgemeinen werden nach der Vervollständigung aller Montagevorgängen oder Packaging-Vorgängen einzelne Halbleiterpackages von einem Wafer, der eine Vielzahl von Halbleiterdies hat, getrennt. Das Wafer Level Package hat extrem kleine Erstreckungen kombiniert mit extrem guten elektrischen Eigenschaften.
  • Bei dem Herstellungsverfahren ist das Wafer Level Chip Scale Package (WLCSP) eine fortschrittliche Packaging-Technologie, durch die die Dies hergestellt, auf dem Wafer getestet und sodann zur Montage in einer Oberflächenbefestigungslinie durch Schneiden vereinzelt werden. Da die Wafer Level Package Technik den gesamten Wafer als ein Objekt verwendet, nicht also ein einzelnes Chip oder Die, vor dem Ausbilden eines Schneidvorgangs, muss das Packagen und das Testen abgeschlossen sein. Weiter ist die WLP eine derart fortgeschrittene Technik, dass das Verfahren des Drahtbondings, der Die-Befestigung und das Unterfüllen wegfallen können. Durch Verwenden der WLP-Technik können die Kosten und die Herstellungszeit reduziert werden, diese gegebene Struktur des WLP kann auf dem Die gleich sein. Die Technik kann daher die Anforderung zur Miniaturisierung von elektrischen Bauelementen entsprechen. Weiter hat die WLCSP einen Vorteil, dass es möglich ist, die Redistributionsschaltung direkt auf das Die unter Verwendung des Umfangsbereichs des Dies als Bondingpunkte aufzudrucken. Dies wird durch Redistributieren eines Bereichsfeldes auf dem Substrat des Dies erreicht, das vollständig den gesamten Bereich des Dies verwenden kann. Die Bondingpunkte sind auf der Redistributionsschaltung durch Formen von Flip-Chip-Punkten angeordnet, sodass die Bodenseite des Dies direkt mit der gedruckten Schaltkarte (PCB) mit minimal beabstandeten Bondingpunkten verbunden ist.
  • Obwohl WLCSP den Signalwegabstand erheblich reduzieren kann, ist es sehr schwierig, alle Bondingpunkte auf der Die-Fläche zu entsprechen, wenn die Integration des Dies und der internen Komponenten größer wird. Die Anzahl der Pins auf dem Die nimmt zu, wenn die Integration größer wird, sodass die Redistribution von Pins in einem Bereichsfeld schwierig zu erreichen ist. Auch wenn die Redistribution von Pins erfolgreich ist, wird der Abstand zwischen den Pins zu klein sein, um den Abstand einer gedruckten Schaltkarte (PCB) zu entsprechen. D. h., ein solches Verfahren und eine Struktur nach dem Stand der Technik werden unter Problemen des Ertrags und der Zuverlässigkeit leiden aufgrund der erheblichen Größe des Packages. Der weitere Nachteil der vorbekannten Verfahrens sind höhere Kosten und Zeitverbrauch zur Herstellung.
  • Die WLP-Technik ist eine fortschrittliche Packagingtechnologie, durch die die Dies auf dem Wafer hergestellt und getestet werden, und das Wafer wird sodann durch Teilen zur Montage in einer Oberflächenbefestigungslinie vereinzelt. Da die Wafer Level Package-Technik den gesamten Wafer als einen Gegenstand verwendet, nicht also einen einzelnen Chip oder ein einzelnes Die, muss das Packaging und Testen vor dem Trennvorgang ausgeführt werden, das WLP ist weiter eine derart fortgeschrittene Technik, dass das Verfahren des Drahtbondings, der Die-Befestigung und die Unterfüllung wegfallen können. Unter Verwendung der WLP-Technik können die Kosten und die Herstellungszeit reduziert werden, und diese gegebene Struktur des WLP kann für das Die gleich sein, die Technik kann daher die Anforderungen der Miniaturisierung von elektronischen Bauelementen entsprechen.
  • Trotz der oben genannten Vorteile der WLP-Technik sind noch einige Probleme gegeben, die die Akzeptanz der WLP-Technik beeinflussen. Beispielsweise wird der Unterschied des Koeffizienten der thermischen Ausdehnung (CTE) zwischen den Materialien einer Struktur eines WLP und der Motherboard (PCB) ein anderer kritischer Faktor, der zu einer mechanischen Instabilität der Struktur führen kann. Ein Packageschema, das in der US Patent-Nr. 6,271,469 offenbart ist, leidet unter den Problemen der Fehlanpassung der CTE. Dies liegt daran, dass die vorbekannte Technik ein Silizium-Die verwendet, das von einer Großverbindung eingekapselt wird. Wie bekannt, ist der CTE vom Siliziummaterial 2, 3, der CTE der des Materials der Gussverbindung beträgt etwa 20–80. Die Anordnung verursacht während des Vorgangs der Ort des Chips verschoben wird aufgrund der Aushärtungstemperatur der Verbindung und der dielektrischen Schichtmaterialien höher sind und die Verbindungsanschlüsse verschoben werden, was Probleme mit dem Ertrag und der Qualität bedeutet. Es ist schwierig, während des Temperaturzykluses zu dem ursprünglichen Ort zurück zu kehren (dies liegt daran, dass die Epoxyharzeigenschaften bei dem Aushärten der Temperatur nahe/über dem Tg liegt). Dies bedeutet, dass das Package mit der vorbekannten Struktur nicht groß ausgebildet werden kann und höhere Herstellungskosten verursacht werden.
  • Weiter schließen einige Techniken die Verwendung eines Dies ein, das direkt auf der oberen Fläche des Substrats ausgebildet ist. Wie bekannt, werden die Anschlüsse des Halbleiterdies durch einen Redistributionsvorgang redistributiert einschließlich einer Redistributionsschicht (RDL) in einer Mehrzahl von metallischen Anschlüssen in einem Bereichsfeldtyp. Die Aufbauschichten werden die Größe des Packages erhöhen. Die Dicke des Packages wird somit zunehmen. Dies steht in Konflikt mit der Forderung nach einer Reduzierung der Größe eines Chips.
  • Weiter leidet die vorbekannte Technik an der Kompliziertheit des Vorgangs zum Bilden des Packages vom "Panel"-Typ. Es erfordert ein Formwerkzeug zur Einkapselung und zur Injektion des Gussmaterials. Es ist schwierig, die Fläche des Dies und der Verbindung auf einem bestimmten Pegel zu steuern aufgrund eines Schrumpfens nach dem Aushärten der Verbindung, der CMP-Prozess kann es erforderlich machen, eine unebene Fläche zu polieren. Die Kosten werden daher erhöht sein.
  • Im Hinblick auf das Vorgenannte schafft die vorliegende Erfindung eine neue Struktur mit mehreren Chips und ein Verfahren für ein Panel Scale Package (PSP) zum Überwinden der obigen Nachteile.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung wird anhand bevorzugter Ausführungsbeispiele beschrieben. Es versteht sich jedoch, dass die vorliegende Erfindung auch in anderen Ausführungsformen verwirklicht kann neben denen, die hier eingehend beschrieben sind. Der Schutzbereich der Erfindung ist nicht durch diese Ausführungsbeispiele begrenzt, der Schutzbereich ergibt sich vielmehr aus den nachfolgenden Ansprüchen.
  • Es ist eine Aufgabe der vorliegenden Erfindung einer Struktur eines Halbleiterpackages und ein Verfahren zu deren Herstellung zu schaffen, die eine neue Struktur eines super dünnen Packages schafft.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Struktur eines Halbleiterpackages und ein Verfahren zu deren Herstellung zu schaffen, die eine bessere, Zuverlässigkeit haben aufgrund desselben thermischen Expansionskoeffizienten (CTE) des Substrats und des PCB.
  • Es eine weitere Aufgabe der vorliegenden Erfindung, eine Struktur eines Halbleiterpackages und ein Verfahren zu deren Herstellung zu schaffen, die ein einfaches Verfahren zum Bilden eines Halbleiterpackages schaffen.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung eine Struktur eines Halbleiterpackages und ein Verfahren zu deren Herstellung zu schaffen, bei denen die Kosten geringer und die Ausbeute höher sind.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist die Erschaffung einer Struktur eines Halbleiterpackages und ein Verfahren zu deren Herstellung, die eine gute Lösung für eine Einheit mit einer geringen Pinzahl schaffen.
  • Die vorliegende Erfindung schafft eine Struktur mit einem Substrat mit wenigstens einer ein Die aufnehmenden durchgehenden Ausnehmung, einer verbindenden durchgehenden Ausnehmungsstruktur und ersten Kontaktanschlüssen an einer oberen Fläche und zweiten Kontaktanschlüssen an einer unteren Fläche des Substrats; wenigstens einem ersten Die mit Bondinganschlüssen, die in der das Die aufnehmenden durchgehenden Ausnehmung angeordnet sind; einem ersten Klebematerial, das unter dem Die angeordnet ist; einem zweiten Klebematerial, das in den Spalt zwischen dem Die und den Seitenwänden der das Die aufnehmenden durchgehenden Ausnehmung des Substrats eingefüllt ist; einem ersten Bondingdraht, der ausgebildet ist zum Koppeln der Bondinganschlüsse und der ersten Kontaktanschlüsse; wenigstens einem zweiten Die mit zweiten Bondinganschlüssen, die auf dem ersten Die angeordnet sind; einem zweiten Bondingdraht, der ausgebildet ist zum Koppeln der zweiten Bondingan schlüsse und der ersten Kontaktanschlüsse; und einer dielektrische Schicht, die auf dem Bondingdraht, dem Die und dem Substrat ausgebildet ist.
  • Die vorliegende Erfindung schafft ein Verfahren zum Bilden eines Halbleiterpackages mit:
    Schaffen eines Substrats mit einer wenigstens einen Die aufnehmenden durchgehenden Ausnehmung, einer eine Verbindung herstellende durchgehenden Ausnehmungsstruktur und ersten Kontaktanschlüssen auf einer oberen Fläche und zweiten Kontaktanschlüssen auf einer unteren Fläche des Substrats; Redistributieren der herzustellenden wenigstens eines Dies mit Bondinganschlüssen auf einem Die-Redistributionswerkzeug mit dem gewünschten Abstand durch ein Pick-and-Place Feinjustierungssystem; Anbringen des Substrats an das Die-Redistributionswerkzeug; Aufbringen eines ersten Klebmaterials auf die Rückseite des Dies; Füllen eines zweiten Klebematerials in den Raum zwischen dem Rand des Dies und der das Die aufnehmenden durchgehenden Ausnehmung des Substrats; Trennen der Packagestrutkur von dem das Die redistributierenden Werkzeug; Bilden eines ersten Bondingdrahts zum Verbinden der ersten Bondinganschlüsse und der ersten Kontaktanschlüsse; Drucken einer dielektrischen Schicht auf eine aktive Fläche des ersten und des zweiten Dies und die obere Fläche des Substrats; und Befestigen der Packagestruktur auf einem Band zum Sägen in einzelne Dies zu deren Vereinzelung.
  • Die vorliegende Erfindung schafft ein Verfahren zum Herstellen Ein Verfahren zum Bilden eines Halbleiterpackages mit: Herstellen eines Substrats mit einer wenigstens ein Die aufnehmenden durchgehenden Ausnehmung, einer eine Verbindung herstellende durchgehenden Ausnehmungsstruktur und ersten Kontaktkissen auf einer oberen Fläche und zweiten Kontaktkissen auf einer unteren Fläche des Substrats; Bonden des Substrats an ein Die-Redistributionswerkzeug; Redistributieren des wenigstens ersten herzustellenden Dies mit ersten Bondinganschlüssen an dem Redistributionswerkzeug mit einem gewünschten Abstand durch ein Pick-and-Place Feinjustierungssystem; Anordnen wenigstens eines zweiten Dies mit zweiten Kontaktanschlüssen auf dem ersten Die, Bilden eines zweiten Bondingdrahts zum Verbinden der zweiten Kontaktanschlüsse und der ersten Kontaktanschlüsse, Formen einer dielektrischen Schicht auf der aktiven Fläche des ersten und des zweiten Dies und der oberen Fläche des Substrats und Füllen in den Spalt zwischen dem Rand des Dies und der Seitenwand, der das Die aufnehmenden durchgehenden Ausnehmung des Substrats; Trennen der Packagestruktur von dem Redistributionswerkzeug; und Befestigen der Packagestruktur auf einem Band zum Sägen in einzelne Dies für deren Vereinzelung.
  • KURZE ERLÄUTERUNG DER ZEICHNUNGEN
  • Die angehenden Aspekte und viele Vorteile der Erfindung ergeben sich deutlicher unter Bezugnahme auf die nachfolgend eingehende Beschreibung in Verbindung mit den beiliegenden Zeichnungen:
  • 1 zeigt ein Querschnittsdiagramm einer Struktur eines Halbleiterpackages nach einem Ausführungsbeispiel der Erfindung;
  • 2a zeigt ein Querschnittsdiagramm einer Struktur eines Halbleiterpackages nach einem anderen Ausführungsbeispiel der Erfindung;
  • 2b zeigt ein Querschnittsdiagramm einer Struktur eines Halbleiterpackages nach einem anderen Ausführungsbeispiel der Erfindung;
  • 3 zeigt ein Querschnittsdiagramm einer Struktur eines Halbleiterpackages nach einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 4 zeigt eine Bodenansicht einer Struktur eines Halbleiterpackages nach der vorliegenden Erfindung;
  • 5 zeigt eine Draufsicht auf eine Struktur eines Halbleiterpackages nach einem Ausführungsbeispiel der Erfindung;
  • 6a–6d zeigen Querschnittsdiagramme eines Verfahrens zum Bilden eines Halbleiterpackages nach einem Ausführungsbeispiel der vorliegenden Erfindung; und
  • 7a–7g zeigen Querschnittsdarstellungen eines Verfahrens zum Bilden eines Halbleiterpackages nach einem weiteren Ausführungsbeispiel der vorliegenden Erfindung.
  • BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS
  • In der folgenden Beschreibung werden eine Anzahl spezifischer Einzelheiten dargestellt, um ein vollständiges Verständnis der Ausführungsbeispiele der Erfindung zu ermöglichen. In der jetzt folgenden Beschreibung erfolgt die Beschreibung lediglich zum Zwecke der Darstellung bevorzugter Ausführungsbeispiele der vorliegenden Erfindung und nicht zu deren Beschränkung. Der Fachmann wird jedoch erkennen, dass die Erfindung ohne eines oder mehrere bestimmter Einzelheiten oder mit anderen Verfahren, Bauelementen, Materialien usw. verwirklicht werden kann.
  • Es wird auf 1 Bezug genommen, die eine Querschnittsdarstellung einer Struktur eines Halbleiterpackages 100 nach einem Ausführungsbeispiel der Erfindung wiedergibt. Das Package 100 weist ein Substrat 102, ein erstes Die 104, eine Die-Aufnahmeausnehmung 105, ein erstes Klebematerial 106, ein zweites Klebematerial 107, erste Bondinganschlüsse 108, eine metallische oder leitfähige Schicht 110, einen ersten Bondingdraht 112, erste Kontaktanschlüsse 113, eine eine Verbindung herstellende durchgehende Ausnehmungsstruktur 114, zweite Kontaktanschlüsse 115, ein zweites Die 122, zweite Kontaktanschlüsse 126, ein an das Die angebrachtres Band 124, einen zweiten Bondingdraht 128, eine dielektrische Schicht 118 und eine Mehrzahl von leitfähigen Lötpunkten 120 auf.
  • In 1 hat das Substrat 102 eine Die aufnehmenden Ausnehmung 105, das in diesem ausgebildet ist zur Aufnahme des ersten Dies 104. Die das Die aufnehmenden Ausnehmung 105 ist von der oberen Fläche des Substrats 102 durch das Substrat 102 zu der unteren Fläche ausgebildet. Die durchgehenden Ausnehmung 105 ist in dem Substrat 102 vorgeformt. Das erste Klebematerial 106 ist unter die untere Fläche des ersten Dies 104 aufgebracht, wodurch das erste Die 104 versiegelt wird. Das zweite Klebematerial 107 ist ebenfalls in dem Raum zwischen dem Rand des Dies 104 und den Seitenwänden der Die aufnehmenden durchgehenden Ausnehmungen 105 eingefüllt. Es kann dasselbe Material sowohl für das erste Klebematerial 106 als auch das zweite Klebematerial 107 verwendet werden.
  • Das Substrat 102 weist weiter die eine Verbindung herstellende durchgehenden Ausnehmungsstrukturen 114, die darin ausgebildet sind, auf. Die ersten Kontaktanschlüsse 113 und die zweiten Kontaktanschlüsse 115 (für ein organisches Substrat) sind jeweils auf der oberen Fläche und der unteren Fläche der eine Verbindung herstellende durchgehenden Ausnehmungsstruktur 114 und einen Teil der oberen Fläche und der unteren Fläche des Substrats 102 ausgebildet. Das leitfähige Material wird in die eine Verbindung herstellende durchgehenden Ausnehmungsstruktur 114 zur elektrischen Verbindung eingefüllt, dies wird bei dem Herstellen des Substrats 102 durchgeführt.
  • Optional wird eine metallische oder leitfähige Schicht 110 an die Seitenwand der das Die aufnehmdenden durchgehenden Ausnehmung 105 eingebracht, d. h. die metallische Schicht 110 wird zwischen dem ersten Die 104 ausgebildet, das zweite Klebematerial 107 und das Substrat 102 umgebend. Es kann die Klebestärke verbessern, wenn zwischen dem Rand und der Seitenwand der das Die aufnehmenden Ausnehmung 105 des Substrats 102 dieselben Klebematerialien verwendet werden, insbesondere bei Klebematerialien vom Gummityp.
  • Das erste Die 104 ist in der das Die aufnehmenden durchgehenden Ausnehmung 105 auf dem Substrat 102 angeordnet. Wie bekannt, sind Bondinganschlüsse 108 in der oberen Fläche des ersten Dies 104 ausgebildet. Ein Verbindungsdraht 112 ist zum Koppeln an die Bondinganschlüsse 108 und den ersten Kontaktanschlüssen 113 ausgebildet.
  • Die vorliegende Erfindung weist weiter ein zweites Die 122 auf, das auf einem an das Die angebrachten Band 124 ausgebildet ist und dann auf die aktive Fläche des erstens Dies 104 aufgebracht wird. Mit anderen Worten wird das zweite Die 122 auf das erste Die 104 aufgebracht unter Freilassen der ersten Kontaktanschlüsse 108 zur elektrischen Verbindung. Das zweite Die 122 hat eine Mehrzahl von zweiten Kontaktanschlüssen 126, die auf der oberen Fläche des zweiten Dies 122 ausgebildet sind. Ein zweiter Bondingdraht 128 ist ausgebildet zum Koppeln an die zweiten Kontaktanschlüsse 126 und die ersten Kontaktanschlüsse 113. Nachfolgend wird eine dielektrische Schicht 118 ausgebildet zum Abdecken des ersten Bondingdrahts 112, des zweiten Bondingdrahts 128, der oberen Fläche des ersten Dies 104 und des zweiten Dies 122 und des Substrats 102.
  • Sodann wird in einer Mehrzahl von leitfähigen Lötpunkten 120 ausgebildet und mit den zweiten Kontaktanschlüssen 115 gekoppelt durch Aufdrucken der Lötpaste auf die Fläche, gefolgt durch Ausführen eines Rückflussvorganges zum Rückfließen der Lötpaste. Entsprechend können das erste Die 104 und das zweite Die 122 elektrische mit den leitfähigen Punkten 120 verbunden werden über die durchgehende Ausnehmungsstruktur 114, den ersten Bondingdraht 112 und den zweiten Bondingdraht 128.
  • Die dielektrische Schicht 118 wird zum Schützen des Packages vor einer von außen einwirkenden Kraft, die das Package beschädigen könnte verwendet. Die metallische Schicht 110 und das zweite Klebematerial 107 wirken als Bufferbereiche, die etwaige thermische, mechanische Spannungen zwischen dem ersten Die 104 und dem Substrat 102 während eines Temperaturzyklusses absorbieren, da das zweite Klebematerial 107 eine elastische Eigenschaft hat. Die vorgenannte Struktur bildet ein Package vom LGA-Typ (Umfangstyp).
  • Bei einem Ausführungsbeispiel weist das Material des Substrats 102 Epoxy vom Typ FR5, FR4 oder BT (Bismaleimide traizine epoxy) auf. Das Material des Substrats 102 kann weiter Metall, Legierung, Glas, Silizium, Keramik oder eine gedruckte Schaltkarte (PCB) sein. Die Legierung weist weiter Legierung 42 (42% Ni–58% Fe) oder Kovar (29% Ni–17% Co-54% Fe). Weiter besteht das Legierungsmaterial vorzugsweise aus der Legierung 42, die eine Nickel-Eisen-Legierung ist, dessen Expansionskoeffizient es geeignet macht zur Verbindung von Siliziumchips in elektrischen Miniaturschaltungen, das aus 42% Nickel und 58% Eisen besteht. Das Legierungsmetall kann weiter aus Kovar bestehen, das aus 29% Nickel, 17% Kobalt und 54% Eisen besteht.
  • Vorzugsweise ist das Material des Substrats 102 organisches Material, wie Epoxy vom Typ FR5, BT, PCB mit definierten durchgehenden Ausnehmungen oder Cu-Metall mit einem vorgeätzten Schaltkreis. Vorzugsweise ist der Koeffizient der thermischen Ausdehnung (CTE) derselbe, wie derjenige des Motherboards (PCB), die vorliegende Erfindung kann sodann eine bessere Zuverlässigkeit schaffen aufgrund des übereinstimmenden CTE des Substrats 102 mit dem CTE des PCB (oder Motherboard). Vorzugsweise ist das organische Substrat mit einer hohen Glasübergangstemperatur (Tg) vom Epoxy-Typ FR5 oder BT-(Bisaleimidtriazine) Typ. Das Cu-Metall (CTE etwa 16) kann ebenfalls verwendet werden. Glas, Keramik und Silizium können als Substrat verwendet werden. Das zweite Klebematerial 107 besteht aus elastischen Silikongummimaterialien.
  • Bei dem Ausführungsbeispiel sind das Material des ersten Klebematerials 106 und des zweiten Klebematerials 107 vom ultravioletten Licht (UV) aushärtenden Typ und vom thermisch aushärtenden Typ, einem Epoxy-Material oder vom Gummityp. Das erste Klebematerial 106 kann weiter in dem metallischen Material eingeschlossen sein. Weiter weist das Material der dielektrischen Schicht 118 eine flüssige Verbindung, ein Harz, ein Silikongummi auf und kann Benzocyclobuten (BCB), ein Siloxanpolymer (SINR) oder Polyimid (PI) sein.
  • Bei einem Ausführungsbeispiel ist das Material, ohne darauf beschränkt zu sein, ein elastisches Material. Das an das Die angebrachte Band 124 hat Abstandskügelchen im Inneren, die als Puffer wirken, die eine thermische Spannung zwischen dem ersten Die 104 und dem zweiten Die 122 während des Temperaturzyklus und dem UV-Härten absorbieren.
  • Es wird jetzt auf 2a Bezug genommen, die eine Querschnittsdarstellung einer Struktur eines Halbleiterpackages 200 nach einem anderen Ausführungsbeispiel der Erfindung ist. Das Substrat 202 weist eine verbindende durchgehende Ausnehmungsstruktur 214 auf, die auf vier Seiten des Substrats ausgebildet ist, d. h., die eine Verbindung herstellende durchgehenden Ausnehmungsstruktur 214 ist jeweils ausgebildet an den beiden Seiten des Substrats 202 (möglicherweise vier Stirnseiten). Die ersten Kontaktanschlüsse 213 und die zweiten Kontaktanschlüsse 215 sind jeweils auf der oberen Fläche und auf der unteren Fläche der eine Verbindung herstellende durchgehenden Ausnehmungsstruktur 214 ausgebildet und einen Teil der oberen Fläche und der unteren Fläche des Substrats 202. Das leitfähige Material wird in die eine Verbindung herstellende durchgehende Ausnehmungsstruktur 214 zur elektrischen Verbindung eingeführt.
  • Weiter weist die Packagestruktur 200 einen zweiten Die 222 auf, der eine Mehrzahl von zweiten Kontaktanschlüssen 226 hat, die auf der oberen Fläche des zweiten Dies 222 ausgebildet sind. Der zweite Die 222 ist auf einem an dem Die angebrachten Band 224 ausgebildet, gefolgt durch Anordnen des zweiten Dies 222 auf die aktive Fläche des ersten Dies 204. Mit anderen Worten wird das zweite Die 222 auf das erste Die 204 angeordnet unter Freilassen der ersten Kontaktanschlüsse 208 zur elektrischen Verbindung. Ein zweiter Bondingdraht 218 ist ausgebildet zum Koppeln der zweiten Kontaktanschlüsse 226 und der ersten Kontaktanschlüsse 213. Sodann werden eine Mehrzahl von leitfähigen Lötpunkten 220 mit den zweiten Kontaktanschlüssen 215 gekoppelt. Entsprechend können die ersten Kontaktanschlüsse 208, die in dem ersten Die 204 ausgebildet sind und die zweiten Kontaktanschlüsse 226, die in dem zweiten Die 222 ausgebildet sind, elektrisch mit den Lötpunkten 220 durch die durchge hende Verbindungsausnehmungsstruktur 214, den ersten Bondingdraht 212 und den zweiten Bondingdraht 228 verbunden werden.
  • Optional wird eine metallische oder eine leitfähige Schicht 210 an der Seitenwand der ein Die aufnehmenden durchgehenden Ausnehmung 205 beschichtet, insbesondere wird eine metallische Schicht 210 zwischen dem ersten Die 204, umgeben von dem zweiten Klebematerial 207 und dem Substrat 202 ausgebildet.
  • Weiter sind verschiedene Elemente in dem Package 200 ähnlich zu den Elementen in dem Package 100, wie es in den 1 und 2 gezeigt ist, es wird daher auf eine eingehende Beschreibung verzichtet.
  • 2b zeigt eine Querschnittsdarstellung einer Struktur eines Halbleiterpackages 200 nach der vorliegenden Erfindung. Die ersten Kontaktanschlüsse 213 sind über die eine Verbindung herstellende durchgehenden Ausnehmungsstruktur 214 ausgebildet. Die eine Verbindung herstellende durchgehenden Ausnehmungsstruktur 214 ist entlang der Ritzlinie 230 angeordnet. Mit anderen Worten hat jedes Package nach dem Sägen eine hälftig durchgehende Ausnehmungsstruktur 214. Es kann die Qualität der Lötverbindung während des SMT-Vorgangs verbessern, und kann den Fussabdruck verringern. Entsprechend kann die Struktur der hälftigen durchgehenden Ausnehmungsstruktur 214 an der Seitenwand der das Die aufnehmenden durchgehenden Ausnehmung 205 angeordnet sein (dies ist in den Zeichnungen nicht wiedergegeben), es kann die leitfähige Schicht 210 ersetzen. Optional wird die obige durchgehende Ausnehmungsstrukur auch Verbindungsgraben bezeichnet.
  • Es wird auf 3 Bezug genommen, die eine Querschnittsdarstellung einer Struktur eines Halbleiterpackages 200 nach der vorliegenden Erfindung wiedergibt. Ein alternatives Ausführungsbeispiel ergibt sich aus 3, eine Packagestruktur 200 kann ohne die leitfähigen Lötpunkte 220 auf den zweiten Anschlusselementen 215 ausgebildet sein. Die anderen Teile entsprechen den in 1, es wird daher auf eine eingehende Beschreibung verzichtet.
  • Vorzugsweise ist die Dicke a zwischen der Fläche der Schicht 118 auf der oberen Fläche des Substrats etwa 118–218 μm. Die Dicke b von der oberen Fläche des Substrats 102 ist etwa 100–150 μm. Entsprechend kann die vorliegende Erfindung eine super dünne Struktur bilden mit einer Dicke weniger als 500 μm, und die Packagegröße ist ungefähr die Die-Größe zuzüglich 0,5 mm oder 1 mm pro Seite zur Bildung eines Chip Scale Packages (CSP) unter Verwendung des üblichen Vorgangs einer gedruckten Schaltkarte.
  • Es wird jetzt auf 4 Bezug genommen, die eine Bodenansicht einer Struktur des Halbleiterpackages 100 nach der vorliegenden Erfindung zeigt. Die Rückseite des Packages 100 weist das Substrat 102 (die Lotmaskenschicht ist in den Zeichnungen nicht gezeigt) und die zweite Klebeschicht 107, die darin ausgebildet ist, und die zweite Klebeschicht (107), die darin ausgebildet ist, und von einer Mehrzahl von zweiten Kontaktanschlüssen 115 umgeben wird, auf. Das Package 100 weist eine Metallschicht 150 auf, die durch Metallsputtern und/oder Elektroplattieren auf die Rückseite des ersten Dies 104 aufgebracht ist, und das erste Klebematerial 106 ersetzt, was zum Vergrößern der thermischen Leitfähigkeit, wie dies in dem gestrichelten Bereich dargestellt ist, führen kann. Die innere gestrichelte Linie ist ein gekennzeichneter Bereich, der den Bereich des zweiten Dies 122 angibt. Die Metallschicht 150 kann eine Lotverbindung mit der gedruckten Schaltkarte (PCB) durch Lötpaste sein, es kann die Wärme abstrahlen, die von dem Die erzeugt wird, durch das Kupfermetall der gedruckten Schaltkarte.
  • Es wird jetzt auf 5 Bezug genommen. Diese zeigt eine Draufsicht auf eine Struktur des Halbleiterpackages 100 nach der vorlegenden Erfindung. Die obere Seite des Packages 100 weist das Substrat 102 und ein erstes Die 104, das auf dem ersten Klebematerial 106 ausgebildet ist, auf. Eine Mehrzahl von ersten Kontaktanschlüssen 113 ist um die Randbereiche des Substrats 102 herum ausgebildet. Die ersten Bondingdrähte 112 sind zum Koppeln der Bondinganschlüsse 108 und der ersten Kontaktanschlüsse 113 ausgebildet. Weiter ist ein zweites Die auf dem ersten Die unter Freilassen der ersten Bondinganschlüsse 108 ausgebildet. Die zweiten Bondingdrähte 128 koppeln die zweiten Bondinganschlüsse 126 und die ersten Kontaktanschlüsse 113, Es ist zu beachten, dass die ersten Bondingdrähte 112 und die zweiten Bondingdrähte 128 nach Bildung der dielektrischen Schicht 118 unsichtbar sind.
  • Ansonsten kann das Package 100 auch bei einer höheren Anzahl von Pins verwendet werden. Das Ausführungsbeispiel ist ähnlich dem in 5 gezeigt, auf eine eingehende Beschreibung wird daher verzichtet. Entsprechend kann der Umfangstyp nach der vorliegenden Erfindung eine gute Lösung für Einrichtungen mit einer geringen Pinzahl schaffen.
  • Entsprechend einem Aspekt der vorliegenden Erfindung schafft die vorliegende Erfindung weiter ein Verfahren zum Bilden eines Halbleiterpackages 100 mit mehrere Chips wie dem ersten Die 104 und dem zweiten Die 122. Es wird auf 6a–6d Bezug genommen, die Querschnittsdarstellungen eines Verfahrens zum Bilden eines Halbleiterpackages 100 wiedergeben. Die Schritte sind wie folgt, und die folgenden Schritte können sich auch auf 7a–7f beziehen, da diese ähnlich sind.
  • Zunächst wird das Substrat 102 mit den ein Die aufnehmenden durchgehenden Ausnehmungen 105, der eine Verbindung herstellende durchgehenden Ausnehmungsstruktur 114 und den ersten Kontaktanschlüssen 113 auf einer oberen Fläche und den zweiten Kontaktanschlüssen 115 an einer unteren Fläche des Substrats 102 geschaffen, die die ein Die aufnehmenden durchgehenden Ausnehmungen 105 und die eine Verbindung herstellende durchgehenden Ausnehmungsstruktur 114 und die ersten Kontaktanschlüsse 113 und die zweiten Kontaktanschlüsse 115 in dem Substrat 102 ausgebildet sind, wie in 6a gezeigt. Das erwünschte erste Die 104 mit ersten Bondinganschlüssen 108 wird auf einem Redistributionswerkzeug 300 redistributiert mit dem gewünschten Abstand durch ein Pick-and-Place Feinjustierungssystem, wie dies in 6b gezeigt ist. Das Substrat 102 bondet mit dem Die-Redistributionswerkzeug 300, d. h., die aktive Fläche des Dies 104 haftet an dem Redistributionswerkzeug 300, das mit aufgedruckten Kleber versehen ist (nicht gezeigt). Nachdem das zweite Adhäsionsmaterial 107 in den Raum zwischen dem ersten Die 104 und dem ersten Klebematerial 106 auf der Rückseite des ersten Dies 104 eingefüllt ist, werden das erste und das zweite Klebematerial 106 und 107 bei dieser Anwendung ausgehärtet, das erste Klebematerial 106 und das zweite Klebematerial 107 können dasselbe Material sein. Sodann wird die Packagestruktur von dem Die-Redistributionswerkzeug 300 getrennt.
  • Nach dem Reinigen der Oberfläche der Bondinganschlüsse 108 und der ersten Kontaktanschlüsse 113 (der gemusterte Kleber kann auf der Fläche der ersten Bondinganschlüsse 108 und der ersten Kontaktanschlüsse 113 verbleiben), wird der erste Bondingdraht 112 ausgebildet zum Verbinden der Bondinganschlüsse 108 an die ersten Kontaktanschlüsse 113, wie in 6c gezeigt. Nachfolgend wird ein zweites Die 204 auf dem an dem Die angebrachten Band 214 ausgebildet, gefolgt durch Anordnen des Dies 204 auf dem ersten Die 202. Das zweite Die bedeckt die ersten Bondingsanschlüsse 108 nicht, so dass die ersten Kontaktanschlüsse für eine elektrische Verbindung frei liegen. Auf dem zweiten Die sind zweite Bondinganschlüsse 126 ausgebildet. Sodann wird der zweite Bondingdraht 128 an die zweiten Bondinganschlüsse 126 und die ersten Kontaktanschlüsse 113 gekoppelt.
  • Die dielektrische Schicht 118 wird beschichtet (oder geformt oder gedruckt oder abgelagert) und auf der aktiven Fläche des Dies 104 auf der oberen Fläche des Substrats 102 ausgehärtet, um den Bondingdraht 112, das erste Die 104, den zweiten Bondungdraht 128, das zweite Die 122 und das Substrat 102 zu schützen, wie in 6d gezeigt. Die Kontaktanschlüsse auf den zweiten Kontaktanschlüssen 115 werden durch Aufdrucken der Silberpaste (oder des Kügelchens) gebildet. Sodann wird eine Mehrzahl von leitfähigen Lötpunkten 120 durch ein IR-Reflow-Verfahren ausgebildet und mit den zweiten Kontaktanschlüssen 115 gekoppelt. Nachfolgend wird die Packagestruktur auf einem Band 302 montiert, um diese in einzelne Dies zur Vereinzelung zu sägen.
  • Optional wird die metallische oder leitfähige Schicht 110 an der Seitenwand der das Die aufnehmenden durchgehenden Ausnehmung 105 des Substrats 102 ausgebildet, und das Metall wird während der Herstellung des Substrats vorgeformt. Ein metallischer Film (oder eine Schicht) kann auf die Rückseite des Dies 104 als erstes Klebematerial 106 zum besseren thermischen Management aufgesputtert oder plattiert werden.
  • Nach einem weiteren Aspekt der vorliegenden Erfindung schafft die vorliegende Erfindung weiter ein anderes Verfahren zum Bilden eines Halbleiterpackages 200 mit den das Die aufnehmenden durchgehenden Ausnehmungen 205 und der eine Verbindung herstellende durchgehenden Ausnehmungsstruktur 214. Es wird auf 7a–7h Bezug genommen, die Querschnittsdarstellungen eines Verfahrens zum Bilden eines Halbleiterpackages 200 nach der vorliegenden Erfindung zeigen.
  • Die Schritte zum Bilden des Packages 200 weist das Schaffen eines Substrats 202 mit das Die aufnehmende durchgehenden Ausnehmungen 205, der eine Verbindung herstellenden durchgehenden Ausnehmungsstruktur 215 und den ersten Kontaktanschlüssen 213 auf einer oberen Seite und zweiten Kontaktanschlüssen 215 auf einer unteren Seite des Substrats 202 auf. Das Substrat 202 bondet an das Die-Redistributionswerkzeug 300, wie in 7a gezeigt. Mit anderen Worten, die aktive Fläche (für Lotverbindungen) des Substrats 202 haftet an dem Redistributionswerkzeug 300, das mit einem gemusterten Kleber (nicht gezeigt) bedruckt ist. Das gewünschte erste Die 204 hat Bondinganschlüsse 208, die auf der oberen Fläche des ersten Dies 204 ausgebildet sind und das erste Klebematerial 206 (optional – es kann das Klebeband sein) ist auf der Rückseite des Dies 204 angebracht, wie in 7b gezeigt. Das erste Die 204 wird auf das Redistributionswerkzeug 300 mit einem gewünschten Abstand von einem Pick-and-Place Feinjustierungssystem redistributiert. Sodann wird der Bondingdraht 212 ausgebildet zum Verbinden der Bondinganschlüsse 208 mit den ersten Kontaktanschlüssen 213, wie in 7c gezeigt.
  • Nachfolgend wird das zweite Die 222 auf dem an dem Die angebrachten Klebeband 224 ausgebildet und sodann auf dem ersten Die 204 ausgebildet unter Freilassen der ersten Kontaktanschlüsse 208, wie in 7d gezeigt. Der zweite Die 222 ist mit den zweiten Kontaktanschlüssen 226 versehen, ausgebildet in dem zweiten Die 222. Sodann wird ein erstes Klebematerial 206 und das an dem Die angebrachte Klebeband 224 ausgehärtet. Der zweite Bondingdraht 228 ist ausgebildet zum Koppeln der zweiten Kontaktanschlüsse 226 und der ersten Kontaktanschlüsse 213, wie in 7e gezeigt.
  • Sodann wird die dielektrische Schicht 218 auf der aktiven Fläche des ersten Dies 204, des zweiten Dies 222 und der oberen Fläche des Substrats 202 ausgebildet, um die ersten Bondingdrähte 212 und die zweiten Bondingdrähte 208 vollständig abzudecken und den Spalt zwischen dem Rand und der Seitenwand der das Die aufnehmenden durchgehenden Ausnehmung 205 zu füllen als zweites Klebematerial 207, wie in 7f gezeigt. Die dielektrische Schicht 218 wird ausgehärtet. Nachdem die Packagestruktur von dem Die-Redistributionswerkzeug 300 abgelöst ist, werden die Rückseite des Substrats 202 und das erste Klebematerial 206 gereinigt, wie in 7g gezeigt.
  • Alternativ sind die Kontaktanschlüsse auf den zweiten Kontaktanschlüssen 215 durch Aufdrucken der Lotpaste (oder eines Kügelchens) ausgebildet. Optional sind die Mehrzahl von leitfähigen Lötpunkten 220 ausgebildet und mit den zweiten Kontaktanschlüssen 215 gekoppelt. Nachfolgend wird die Packagestruktur 200 auf einem Band 302 für die Vereinzelung montiert.
  • Bei einem Ausführungsbeispiel wird ein übliches Sägeblatt 232 verwendet während des Vereinzelungsvorgangs. Das Blatt 232 ist mit der Ritzlinie 230 ausgerichtet, um die Dies in einzelne Dies während des Vereinzelungvorgangs zu trennen, wie dies in 7h gezeigt ist.
  • Optional wird die metallische oder leitfähige Schicht 210 an der Seitenwand der das Die aufnehmenden durchgehenden Ausnehmung 205 des Substrats 202 ausgebildet, sie wird, wie oben erwähnt, vorgeformt. Ein weiterer Prozess der Herstellung des ersten Klebematerials 206 erfolgt unter Verwendung der Schritte einschließlich des Sputterns eines Keimmetalls, ein Mustern, eines Elektroplattierens (Cu), eines PR-Strippings, eines metallischen Nassätzungsprozessors usw. zur Erreichung der Metallschicht 150.
  • Bei einem Ausführungsbeispiel werden der Schritt des Bildens der leitfähigen Lötpunkte 120 und 220 durch ein Infrarot (IR) Reflow-Verfahren ausgeführt.
  • Es ist zu beachten, dass das Material und die Anordnung der Struktur, wie sie dargestellt sind, beschreiben, nicht aber die vorliegende Erfindung begrenzend sind. Das Material und die Anordnung der Struktur können entsprechend den Anforderungen verschiedener Anwendungsfälle modifiziert werden.
  • Nach einem Aspekt der vorliegenden Erfindung schafft die vorliegende Erfindung eine Struktur einer Halbleitereinrichtung mit einer eine Die aufnehmenden durchgehenden Ausnehmung und einer eine Verbindung herstellende durchgehenden Ausnehmungsstruktur, die eine Struktur schafft eines super dünnen Packages mit einer Dicke von weniger als 500 μm und einer Packagegröße, die wenig größer als die Die-Größe ist. Weiter schafft die vorliegende Erfindung eine gute Lösung für eine Einheit mit einer geringen Pinanzahl aufgrund des Umfangstyps. Die vorliegende Erfindung schafft ein einfaches Verfahren zum Bilden eines Halbleiterpackages, das die Zuverlässigkeit und den Ertrag verbessern kann. Weiter schafft die vorliegende Erfindung eine neue Struktur, die mehrere Chips hat und daher auch die Größe der Chippackagestruktur verringern kann und die Kosten verringern kann aufgrund der geringen Materialkosten und des einfachen Vorgangs. Es werden daher eine super dünne Chippackagestruktur in einem Verfahren zu deren Herstellung offenbart durch die vorliegende Erfindung, dies schafft unerwarteten Effekt gegenüber der Technik und löst die Probleme des Standes der Technik. Das Verfahren kann in der Wafer- oder Panelindustrie verwendet werden und kann auch angewendet und modifiziert werden auf andere ähnliche Anwendungen.
  • Es versteht sich für den Fachmann, dass die vorgenannten Ausführungsbeispiele der vorliegenden Erfindung für die vorliegende Erfindung lediglich illustrativ sind, die vorliegende Erfindung also nicht einschränken. Nach der Beschreibung der Erfindung in Verbindung mit einem bevorzugten Ausführungsbeispiel ergeben sich Modifikationen für den Fachmann von selbst. Die Erfindung ist daher nicht begrenzt auf die dargestellten Ausführungsbeispiele. Die Erfindung soll verschiedene Abwandlungen und ähnliche Anordnungen einschließlich solcher innerhalb des Grundgedankens und des Schutzbereichs der beiliegenden Ansprüche einschließen, der Schutzbereich sollte breitestmöglich interpretiert werden, sodass alle Modifikationen und ähnliche Strukturen erfasst werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - US 6271469 [0007]

Claims (10)

  1. Eine Struktur eines Halbleiterpackages mit: einem Substrat mit wenigstens einer ein Die aufnehmenden durchgehenden Ausnehmung, einer verbindenden durchgehenden Ausnehmungsstruktur und ersten Kontaktanschlüssen an einer oberen Fläche und zweiten Kontaktanschlüssen an einer unteren Fläche des Substrats; wenigstens einem ersten Die mit Bondinganschlüssen, die in der das Die aufnehmenden durchgehenden Ausnehmung angeordnet sind; einem ersten Klebematerial, das unter dem Die angeordnet ist; einem zweiten Klebematerial, das in den Spalt zwischen dem Die und den Seitenwänden der das Die aufnehmenden durchgehenden Ausnehmung des Substrats eingefüllt ist; einem ersten Bondingdraht, der ausgebildet ist zum Koppeln der ersten Bondinganschlüsse und der ersten Kontaktanschlüsse; wenigstens einem zweiten Die mit zweiten Bondinganschlüssen, die auf dem ersten Die angeordnet sind; einem zweiten Bondingdraht, der ausgebildet ist zum Koppeln der zweiten Bondinganschlüsse und der ersten Kontaktanschlüsse; einem an das Die angebrachten Material, das unter dem zweiten Die angebracht ist, und einer dielektrische Schicht, die auf dem Bondingdraht, dem Die und dem Substrat ausgebildet ist.
  2. Die Struktur von Anspruch 1, weiter mit einer Mehrzahl von leitfähigen Lötpunkten, die mit den zweiten Kontaktanschlüssen gekoppelt sind.
  3. Die Struktur nach Anspruch 1, wobei die durchgehende Ausnehmungsstruktur an der Seite des Substrats ausgebildet ist.
  4. Ein Verfahren zum Bilden eines Halbleiterpackages mit: Schaffen eines Substrats mit einer wenigstens einen Die aufnehmenden durchgehenden Ausnehmung, einer eine Verbindung herstellende durchgehenden Ausnehmungsstruktur und ersten Kontaktanschlüssen auf einer oberen Fläche und zweiten Kontaktanschlüssen auf einer unteren Fläche des Substrats; Redistributieren der herzustellenden wenigstens eines Dies mit Bondinganschlüssen auf einem Die-Redistributionswerkzeug mit dem gewünschten Abstand durch ein Pick-and-Place Feinjustierungssystem; Anbringen des Substrats an das Die-Redistributionswerkzeug; Aufbringen eines ersten Klebmaterials auf die Rückseite des Dies; Füllen eines zweiten Klebematerials in den Raum zwischen dem Rand des Dies und der das Die aufnehmenden durchgehenden Ausnehmung des Substrats; Trennen der Packagestrutur von dem das Die redistributierenden Werkzeug; Bilden eines ersten Bondingdrahts zum Verbinden der ersten Bondinganschlüsse und der ersten Kontaktanschlüsse; Anordnen wenigstens eines zweiten Dies, der zweite Bondinganschlüsse hat, mit den ersten Kontaktanschlüssen, Bilden eines zweiten Bondingdrahts zum Verbinden der zweiten Bondinganschlüsse und der ersten Kontaktanschlüsse, Drucken einer dielektrischen Schicht auf eine aktive Fläche des ersten und des zweiten Dies und die obere Fläche des Substrats; und Befestigen der Packagestruktur auf einem Band zum Sägen in einzelne Dies zu deren Vereinzelung.
  5. Das Verfahren nach Anspruch 4, weiter mit den Schritten des Lötens einer Mehrzahl von Lötpunkten auf die Anschlüsse.
  6. Das Verfahren nach Anspruch 4, weiter mit einem an das Die angebrachten Band, das unter dem zweiten Die angebracht ist.
  7. Ein Verfahren zum Bilden eines Halbleiterpackages mit: Herstellen eines Substrats mit einer wenigstens ein Die aufnehmenden durchgehenden Ausnehmung, einer eine Verbindung herstellende durchgehenden Ausnehmungsstruktur und ersten Kontaktkissen auf einer oberen Fläche und zweiten Kontaktkissen auf einer unteren Fläche des Substrats; Bonden des Substrats an ein Die-Redistributionswerkzeug; Redistributieren des wenigstens ersten herzustellenden Dies mit ersten Bondinganschlüssen an dem Redistributionswerkzeug mit einem gewünschten Abstand durch ein Pick-and-Place Feinjustierungssystem; Anordnen wenigstens eines zweiten Dies mit zweiten Kontaktanschlüssen auf dem ersten Die, Bilden eines zweiten Bondingdrahts zum Verbinden der zweiten Bondinganschlüsse und der ersten Kontaktanschlüsse, Formen einer dielektrischen Schicht auf der aktiven Fläche des ersten und des zweiten Dies und der oberen Fläche des Substrats und Füllen in den Spalt zwischen dem Rand des Dies und der Seitenwand, der das Die aufnehmenden durchgehenden Ausnehmung des Substrats; Trennen der Packagestruktur von dem Redistributionswerkzeug; und Befestigen der Packagestruktur auf einem Band zum Sägen in einzelne Dies für deren Vereinzelung.
  8. Das Verfahren nach Anspruch 7, weiter mit dem Schritt des Lötens einer Mehrzahl von leitfähigen Lötpunkten auf den zweiten Kontaktanschlüssen.
  9. Verfahren nach Anspruch 7, weiter mit dem Schritt des Anhaftens der Rückseite des ersten Dies auf dem Redistributionswerkzeug, auf das ein gemusterter Klebstoffe aufgedruckt ist.
  10. Verfahren nach Anspruch 7, weiter mit einem an das Die angebrachtes Klebeband, das auf der Rückseite des zweiten Dies angebracht ist.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10261321B2 (en) 2005-11-08 2019-04-16 Lumus Ltd. Polarizing optical system
TWI313943B (en) * 2006-10-24 2009-08-21 Chipmos Technologies Inc Light emitting chip package and manufacturing thereof
US7994622B2 (en) 2007-04-16 2011-08-09 Tessera, Inc. Microelectronic packages having cavities for receiving microelectric elements
US7960210B2 (en) * 2007-04-23 2011-06-14 Cufer Asset Ltd. L.L.C. Ultra-thin chip packaging
TWI364793B (en) * 2007-05-08 2012-05-21 Mutual Pak Technology Co Ltd Package structure for integrated circuit device and method of the same
US20090032946A1 (en) * 2007-08-01 2009-02-05 Soo Gil Park Integrated circuit
TWI360207B (en) 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
JP2010192680A (ja) * 2009-02-18 2010-09-02 Elpida Memory Inc 半導体装置
FR2946795B1 (fr) * 2009-06-12 2011-07-22 3D Plus Procede de positionnement des puces lors de la fabrication d'une plaque reconstituee
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8320134B2 (en) 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
US8799845B2 (en) * 2010-02-16 2014-08-05 Deca Technologies Inc. Adaptive patterning for panelized packaging
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8222726B2 (en) * 2010-03-29 2012-07-17 Advanced Semiconductor Engineering, Inc. Semiconductor device package having a jumper chip and method of fabricating the same
US8274149B2 (en) * 2010-03-29 2012-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package having a buffer structure and method of fabricating the same
CN102315203A (zh) * 2010-07-08 2012-01-11 环鸿科技股份有限公司 芯片与基材的组装结构
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8487426B2 (en) 2011-03-15 2013-07-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with embedded die and manufacturing methods thereof
US9209046B2 (en) * 2013-10-02 2015-12-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US10297575B2 (en) * 2016-05-06 2019-05-21 Amkor Technology, Inc. Semiconductor device utilizing an adhesive to attach an upper package to a lower die
US10267988B2 (en) 2017-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Photonic package and method forming same
CN107342265B (zh) * 2017-07-21 2019-08-30 华进半导体封装先导技术研发中心有限公司 扇出型封装结构及其制造方法
CN107342264B (zh) * 2017-07-21 2019-09-17 华进半导体封装先导技术研发中心有限公司 扇出型封装结构及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271469B1 (en) 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6853064B2 (en) * 2003-05-12 2005-02-08 Micron Technology, Inc. Semiconductor component having stacked, encapsulated dice
EP1673807B1 (de) * 2003-10-10 2019-12-11 Taiwan Semiconductor Manufacturing Co., Ltd. Elektronisches bauteil
US20070145548A1 (en) * 2003-12-22 2007-06-28 Amkor Technology, Inc. Stack-type semiconductor package and manufacturing method thereof
US7288835B2 (en) * 2006-03-17 2007-10-30 Stats Chippac Ltd. Integrated circuit package-in-package system

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271469B1 (en) 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package

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Publication number Publication date
SG145644A1 (en) 2008-09-29
CN101246882A (zh) 2008-08-20
US20080274593A1 (en) 2008-11-06
US20080197474A1 (en) 2008-08-21
JP2008211207A (ja) 2008-09-11
TW200836311A (en) 2008-09-01
KR20080076854A (ko) 2008-08-20
US7763494B2 (en) 2010-07-27

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