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Bereich der
Erfindung
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Die
vorliegende Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung,
und speziell auf einen internen Signalgenerator zur Verwendung in
einer Halbleiterspeichereinrichtung, um den Stromverbrauch zu reduzieren.
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Halbleiterspeichereinrichtungen
empfangen typischerweise einen externen Spaltenbefehl, wie z.B.
einen externen Lesebefehl oder einen externen Schreibbefehl, nachdem
ein aktiver Befehl eingegeben ist, und es werden dann Operationen
in Antwort auf den aktiven Befehl ausgeführt. Nachfolgend wird eine
Verzögerung
zwischen einer Eingabe des aktiven Befehls und einer Eingabe des
externen Spaltenbefehls als tRCD bezeichnet. Eine Adresseneingabe mit
dem externen Spaltenbefehl wird nach dem tRCD eingegeben. Jedoch
ist es für
eine Halbleiterspeichereinrichtung, wie z.B. einem DDR2 SDRAM, möglich, den
Eingabezeitablauf des externen Spaltenbefehls sogar vor dem tRCD
einzustellen. Die Halbleiterspeichereinrichtung hält die externe
Spaltenbefehlseingabe vor dem tRCD für eine vorher festgelegte Zeit und
erzeugt einen internen Spaltenbefehl, wie z.B. einen internen Lesebefehl
oder einen internen Schreibbefehl, entsprechend dem externen Spaltenbefehl, nachdem
tRCD von dem Zeitablauf des aktiven Befehls durchläuft. Die
vorher festgelegte Zeit zwischen einer Eingabe des externen Spaltenbefehls
und der Erzeugung des internen Spaltenbefehls wird als eine additive
Latenzzeit (AL) bezeichnet. Eine externe Adresseingabe mit dem externen
Spaltenbefehl wird auch für
die additive Latenzzeit (AL) gehalten, und dann wird eine interne
Adresse, welche der externen Adresse entspricht, erzeugt.
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1 ist ein Zeitablaufdiagramm
für eine
Leseoperation einer Halbleiterspeichereinrichtung.
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Um
eine Leseoperation auszuführen,
erzeugt eine Halbleiterspeichereinrichtung, wie z.B, ein DDR2 SDRAM,
eine interne Leseadresse RD-IADD und einen internen Lesebefehl IRD,
nachdem die additive Latenzzeit AL von dem Eingangszeitablauf eines
externen Lesebefehls RD und einer externen Adresse EXT_ADDR durchläuft. Nach
einer vorher festgelegten Zeit von der Erzeugung des internen Lesebefehls
IRD und der internen Leseadresse RD-IADD beginnt die Halbleiterspeichereinrichtung gültige Daten
DO bis D3 zu lesen. Die vorher festgelegte Zeit zwischen der Erzeugung
des internen Lesebefehls IRD und der internen Adresse RD_IADD und
der Start der Leseoperation wird als Spaltenadressen-Strobe- bzw.
Aktivierungssignal-(CAS)-Latenzzeit CL bezeichnet. Die Halbleiterspeichereinrichtung
beginnt die Leseoperation nach der additiven Latenzzeit AL und der
CAS-Latenzzeit CL
von dem Eingabezeitablauf des Lesebefehls und der Adresse durchzuführen. Ein
Wert, welcher durch Addieren der CAS-Latenzzeit CL zu der additiven
Latenzzeit AL erhalten wird, wird als eine Leselatenzzeit RL bezeichnet.
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2 ist ein Zeitablaufdiagramm
für eine Schreiboperation
der Halbleiterspeichereinrichtung.
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Im
Falle einer Schreiboperation erzeugt die Halbleiterspeichereinrichtung
einen internen Schreibbefehl IWT und eine interne Schreibadresse WT_IADD
und führt
die Schreiboperation nach einer Schreiblatenzzeit WL von einem Eingabezeitablauf eines
Schreibbefehls WT und einer externen Adresse EXT-ADDR aus. Die Schreiblatenzzeit
WL ist um einen Takt kleiner als die Leselatenzzeit RL. D.h., WL =
RL – 1
= (AL + CL) – 1.
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3 ist ein Blockschaltbild
eines herkömmlichen
internen Signalgenerators einer Halbleiterspeichereinrichtung.
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Der
interne Signalgenerator kann allgemein benutzt werden, um eine interne
Adresse und einen internen Befehl zu erzeugen. D.h., der interne
Signalgenerator ist jeweils für
jedes Bit der externen Adresse EXT_ADDR, für die Lese- und Schreibbefehle
und für
eine Bankadresse vorgesehen. In 3 wird
der interne Signalgenerator zum Erzeugen einer internen Spaltenadresse
benutzt.
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Der
interne Signalgenerator beinhaltet eine Leseadressen-Erzeugungseinheit 10,
eine Schreibadressen-Erzeugungseinheit 20 und eine Ausgabeeinheit 30.
Die Leseadressen-Erzeugungseinheit 10 verzögert eine
externe Adresse EXT_ADDR in Antwort auf ein Taktsignal CLK und gibt
eine interne Leseadresse RD_IADD aus, welche einer additiven Latenzzeit
der Halbleiterspeichereinrichtung entspricht. Die Schreibadressen-Erzeugungseinheit 20 verzögert die
interne Leseadresse RD_IADD in Antwort auf das Taktsignal CLK und
gibt eine interne Schreibadresse WT_IADD aus, welche einer Schreiblatenzzeit
der Halbleiterspeichereinrichtung entspricht. Die Ausgabeeinheit 30 selektiert
die interne Leseadresse RD_IADD oder die interne Schreibadresse WT_IADD
in Antwort auf ein Schreibzustandssignal WTS, um dadurch eine interne
Spaltenadresse CA auszugeben. Das Schreibzustandssignal WTS ist während einer
Schreiboperation aktiv.
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Die
Leseadressen-Erzeugungseinheit 10 beinhaltet eine additive
Latenzzeit-Verzögerungseinheit 12 und
eine erste Auswahleinheit 14. Die additive Latenzzeit-Verzögerungseinheit 12 erzeugt
eine Vielzahl von additiven Adressen durch Verzögern der externen Adresse EXT-ADDR
in Antwort auf das Taktsignal CLK. Die erste Auswahleinheit 14 selektiert
eine der additiven Adressen entsprechend der additiven Latenzzeit
der Halbleiterspeichereinrichtung und gibt die selektierte als die
interne Leseadresse RD_IADD aus. Die Schreibadressen-Erzeugungseinheit 20 beinhaltet
eine CAS-Latenzzeit-Verzögerungseinheit 22 und
eine zweite Auswahleinheit 24. Die CAS-Latenzzeit-Verzögerungseinheit 22 erzeugt
eine Vielzahl von CAS-Adressen, indem die interne Leseadresse RD_IADD
in Antwort auf das Taktsignal verzögert wird. Die zweite Auswahleinheit 24 selektiert
eine der CAS-Adressen entsprechend zu der CAS-Latenzzeit der Halbleiterspeichereinrichtung
und gibt die ausgewählte
als die interne Schreibadresse WT_IADD aus.
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Die
additive Latenzzeit-Verzögerungseinheit 12 beinhaltet
eine Vielzahl von Flipflops, welche miteinander in Reihe verbunden
sind. Die CAS-Latenzzeit-Verzögerungseinheit 22 beinhaltet
auch eine Vielzahl von Flipflops, welche miteinander in Reihe verbunden
sind. Die Anzahl der Flipflops, welche in der aktiven Latenzzeit-Verzögerungseinheit 12 und der
CAS-Latenzzeit-Verzögerungseinheit 22 beinhaltet
sind, entspricht einer maximalen additiven Latenzzeit und einer
maximalen CAS-Latenzzeit. Wenn die maximale additive Latenzzeit
sechs Takte lang ist und die maximale CAS-Latenzzeit sieben Takte
lang ist, beinhaltet ein interner Signalgenerator dreizehn Flipflops.
Wie vorher erwähnt,
da der interne Signalgenerator für
jedes Bit der externen Adresse EXT_ADDR, die Lese- und Schreibbefehle
und die Bankadresse vorgesehen ist, sind Hunderte von Flipflops
für die
Halbleiterspeichereinrichtung erforderlich. Entsprechend verbraucht
die Halbleiterspeichereinrichtung einen großen Strombetrag, und die Abmessungen
der Speichereinrichtung sind größer. Außerdem,
falls die additive Latenzzeit und die CAS-Latenzzeit, welche von der Halbleiterspeichereinrichtung
eingestellt ist, unterschiedlich von der maximalen additiven Latenzzeit
und der maximalen CAS-Latenzzeit sind, ist es nicht notwendig, dass
jeder Flipflop, welcher in der additiven Latenzzeit-Verzögerungseinheit 12 und
der CAS-Latenzzeit-Verzögerungseinheit 22 enthalten
ist, eine Latch- bzw. "Klinke"-Operation ungeachtet der additiven Latenzzeit und
der CAS-Latenzzeit
ausführt.
Damit verursacht der interne Signalgenerator, welcher in 3 gezeigt wird, einen nicht
notwendigen Stromverbrauch.
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Zusammenfassung
der Erfindung
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Eine
Halbleiterspeichereinrichtung bzw. ein Halbleiterbauelement beinhaltet
einen internen Signalgenerator, um den Stromverbrauch und die Chip-Abmessungen
zu reduzieren.
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Entsprechend
einem Gesichtspunkt der vorliegenden Erfindung beinhaltet ein Halbleiterspeicherbauelement
eine Pipe-Latch- bzw.
-Klinke-Einheit, welche eine Vielzahl von Pipe-Latchen besitzt,
wobei jeder davon eine externe Adresse in Antwort auf eine Aktivierung
eines externen Befehls verklinkt und eine interne Adresse in Antwort
auf eine Aktivierung eines internen Befehls entsprechend dem externen
Befehl ausgibt. Eine Pipe-Latch-Steuereinheit
ist so aufgebaut, dass sie die Pipe-Latch-Einheit so steuert, dass sie die Vielzahl
der Pipe-Latche sequenziell freigibt. Eine Ausgabe-Treibereinheit
ist so konfiguriert, dass sie selektiv die interne Adresse oder
die externe Adresse ausgibt. Der interne Befehl wird nach einer
vorher festgelegten Latenzzeit von einer Aktivierung des entsprechenden externen
Befehls ab aktiviert.
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Entsprechend
einem anderen Gesichtspunkt der vorliegenden Erfindung wird ein
Verfahren zum Erzeugen einer internen Adresse für die Verwendung in einem Halbleiterspeicherbauelement
geliefert, welches beinhaltet: Latchen einer externen Adresse in einem
Pipe-Latch in Antwort auf eine Eingabe eines externen Befehls; Erzeugen
eines internen Befehls durch Verzögern des externen Befehls entsprechend einer
vorher eingestellten Latenzzeit und Ausgeben der gelatchten bzw.
geklinkten externen Adresse als die interne Adresse in Antwort auf
ein Aktivieren des internen Befehls.
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Kurze Beschreibung
der Zeichnungen
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Die
obigen und andere Aufgaben und Merkmale der vorliegenden Erfindung
werden aus der folgenden Beschreibung der bevorzugten Ausführungsformen
offensichtlich, welche in Zusammenhang mit den beigefügten Zeichnungen
gegeben werden, in welchen:
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1 ein
Zeitablaufdiagramm für
eine Leseoperation eines Halbleiterspeicherbauelements ist;
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2 ein
Zeitablaufdiagramm für
eine Schreiboperation des Halbleiterspeicherbauelements ist;
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3 ein
Blockschaltbild eines herkömmlichen
internen Signalgenerators zur Verwendung in einem Halbleiterspeicherbauelement
ist;
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4 ein
Blockschaltbild eines internen Signalgenerators für die Verwendung
in einem Halbleiterspeicherbauelement entsprechend einer Ausführungsform
der vorliegenden Erfindung ist;
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5 ein
Blockschaltbild einer Pipe-Latch-Steuereinheit ist, welche in 4 gezeigt wird;
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6A ein
schematisches Schaltbild einer Initialisiereinheit ist, welche in 5 entsprechend einer
Ausführungsform
der vorliegenden Erfindung gezeigt wird;
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6B ein
schematisches Schaltbild einer Initialisiereinheit ist, welche in 5 entsprechend einer
anderen Ausführungsform
der vorliegenden Erfindung gezeigt wird;
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6C ein
schematisches Schaltbild einer Initialisiereinheit ist, welche in 5 entsprechend einer
noch weiteren Ausführungsform
der vorliegenden Erfindung gezeigt wird;
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7 ein
schematisches Schaltbild einer PI-Treibersignal-Erzeugungseinheit ist, welche in 5 gezeigt
wird;
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8 ein
schematisches Schaltbild einer PO-Treibersignal-Erzeugungseinheit ist, welche in 5 gezeigt
wird;
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9 ein
Blockschaltbild einer PI-Verschiebeeinheit ist, welche in 5 gezeigt
wird;
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10 ein
internes Schaltbild eines Reset-Flipflops ist, welcher in 9 gezeigt
wird;
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11 ein
internes Schaltbild eines Einstell-Flipflops ist, welcher in 9 gezeigt
wird;
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12 ein
internes Schaltbild einer PI-Treibereinheit ist, welche in 5 gezeigt
wird;
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13 ein
Blockschaltbild einer PO-Verschiebeeinheit ist, welche in 5 gezeigt
wird;
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14 ein
internes Schaltbild einer PO-Treibereinheit ist, welche in 5 gezeigt
wird;
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15 ein
Diagramm von Wellenformen für die
Operation einer PI-Signal-Erzeugungseinheit ist, welche in 5 gezeigt
wird;
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16 ein
Diagramm von Wellenformen für die
Operation einer PO-Signalerzeugungseinheit ist, welche in 5 gezeigt
wird;
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17 ein
schematisches Schaltbild eines ersten Pipe-Latch ist, welcher in 4 gezeigt
wird; und
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18 ein
schematisches Schaltbild einer Ausgabe-Treibereinheit ist, welche
in 4 gezeigt wird.
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Detaillierte
Beschreibung der Erfindung
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Nachfolgend
wird ein Halbleiterspeicherbauelement entsprechend der vorliegenden
Erfindung im Detail mit Bezug auf die beigefügten Zeichnungen beschrieben.
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4 ist
ein Blockschaltbild eines internen Signalgenerators für die Verwendung
in einem Halbleiterspeicherbauelement entsprechend einer Ausführungsform
der vorliegenden Erfindung.
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Der
interne Signalgenerator beinhaltet eine Pipe-Latch-Steuereinheit 100,
eine Pipe-Latch-Einheit 200 und eine Ausgabe-Treiber-Einheit 300.
Die Pipe-Latch-Steuereinheit 100 gibt sequenziell ein Pipe-Eingabesignal
PI<0:N> bei jeder Eingabe
eines externen Lesebefehls EXT_RD oder eines externen Schreibbefehls
EXT_WT frei. Die Pipe-Latch-Steuereinheit 100 gibt auch
sequenziell ein Pipe-Ausgangssignal PO<0:N> bei
jeder Eingabe eines internen Lesebefehls INT_RD oder eines internen
Schreibbefehls INT_WT frei. Die Pipe-Latch-Einheit 200 beinhaltet
eine Vielzahl von Pipe-Latchen bzw. -Klinken, z.B. eine erste Pipe-Latch 210,
von denen jede eine externe Adresse EXT_ADDR in Antwort auf ein
entsprechendes Pipe-Eingangssignal PI<0:N> latcht und
die gelatchte Adresse als eine interne Adresse INT_ADDR in Antwort
auf ein entsprechendes Pipe-Ausgangssignal PO<0:N> ausgibt.
Die Ausgabetreibereinheit 300 gibt selektiv entweder die
interne Adresse INT_ADDR oder die externe Adresse EXT_ADDR in Antwort
auf ein null-additives Latenzzeitsignal AL<0> und
ein Schreibzustandssignal WTS aus. Das Null-Additive-Latenzzeitsignal
AL<0> ist aktiv, wenn eine
additive Latenzzeit des Halbleiterspeicherbauelements auf null Takte
eingestellt ist. Das Schreibstartsignal WTS ist während einer Schreiboperation
aktiv.
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Der
interne Signalgenerator beinhaltet ferner eine erste und eine zweite
Verzögerungseinheit 400 und 500.
Die erste Verzögerungseinheit 400 verzögert den
externen Lesebefehl EXT_RD und gibt den internen Lesebefehl INT_RD
entsprechend zu der additiven Latenzzeit des Halbleiterspeicherbauelements
aus. Die zweite Verzögerungseinheit 500 verzögert den
externen Schreibbefehl EXT_WT und gibt den internen Schreibbefehl
INT_WT entsprechend der Schreiblatenzzeit des Halbleiterspeicherbauelements
aus. In einer Ausführungsform
der vorliegenden Erfindung können
die erste und die zweite Verzögerungseinheit 400 und 500 jeweils
mit Schaltungen implementiert sein, welche ähnlich der Adressen-Lese-Erzeugungseinheit 10 und
der Adresse-Schreibe-Erzeugungseinheit 20 sind.
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5 ist
ein Blockschaltbild der Pipe-Latch-Steuereinheit 100, welche
in 4 gezeigt wird.
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Die
Pipe-Latch-Steuereinheit 100 beinhaltet eine Initialisiereinheit 110,
eine Pipe-Hinein- bzw. Eingangs-(PI)-Treibersignal-Erzeugungseinheit 120, eine
Pipe-Ausgangs-(PO)-Treibersignal-Erzeugungseinheit 130,
eine Pipe-Eingangs-(PI-Signalerzeugungseinheit 140 und
eine Pipe-Ausgangs-(PO)-Signalerzeugungseinheit 150.
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Die
Initialisiereinheit 110 erzeugt ein Reset-Signal RST zum
Initialisieren der PI-Signal-Erzeugungseinheit 140 und
der PO-Signal-Erzeugungseinheit 150 in
Antwort auf das null-additive Latenzzeitsignal AL<0>, das Schreibzustandssignal WTS
und ein Anfangs-Reset-Signal ST_FL. Das Anfangs-Reset-Signal ST_FL
setzt die PI-Signal-Erzeugungseinheit 140 und die PO-Signal-Erzeugungseinheit 150 bei
der Anfangsoperationszeit des Halbleiterspeicherbauelements zurück, um nach
einer zuverlässigen
Operation zu suchen. Die PI-Treibersignal-Erzeugungseinheit 120 gibt
ein Pipe-Eingangs-(PI-)Treibersignal ERW frei, wenn der externe Lesebefehl
EXT_RD oder der externe Schreibbefehl EXT_WT aktiv ist. Die PO-Treibersignal-Erzeugungseinheit 130 gibt
ein Pipe-Ausgangs-(PO-)Treibersignal IRW frei, wenn der interne
Lesebefehl INT_RD oder der interne Schreibbefehl INT_WT aktiv ist.
Die PI-Signal-Erzeugungseinheit 140 aktiviert eines der Pipe-Eingangs-Signale
PI<0:N> entsprechend dem PI-Treibersignal
ERW. Die PO-Signal-Erzeugungseinheit 150 aktiviert eines
der Pipe-Ausgangs-Signale PO<0:N> entsprechend dem PO-Treibersignal IRW.
D.h., die PI-Signal- Erzeugungseinheit 140 gibt das
Pipe-Eingangs-Signal PI<0:N> bei jeder Eingabe des
externen Lesebefehls EXT_RD oder des externen Schreibbefehls EXT_WT,
eines nach dem anderen, aus. In ähnlicher
Weise gibt die PO-Signal-Erzeugungseinheit 150 das Pipe-Ausgangs-Signal PO<0:N> bei jeder Eingabe
des internen Lesebefehls INT_RD oder des internen Schreibbefehls INT_WT,
eines nach dem anderen, aus.
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Die
PI-Signal-Erzeugungseinheit 140 beinhaltet eine Pipe-Eingangs-(PI)-Verschiebeeinheit 142 und
eine Pipe-Eingangs-(PI)-Treibereinheit 144. Die
PI-Verschiebeeinheit 142 erzeugt sequenziell eine Vielzahl
von Pipe-Eingangs-(PI)-Verzögerungssignalen
P<0:N> in Synchronisation
mit dem PI-Treiber-signal ERW. Mit anderen Worten, die PI-Verzögerungssignale
P<0:N> werden eines nach
dem anderen bei jeder Eingabe des externen Lesebefehls EXT_RD oder
des externen Schreibbefehls EXT_WT ausgegeben. Die PI-Treibereinheit 144,
welche die PI-Verzögerungssignale
P<0:N> und das PI-Treibersignal
ERW empfängt,
treibt sequenziell das Pipe-Eingangs-Signal PI<0:N>.
Die PO-Signal-Erzeugungseinheit 150 beinhaltet
eine Pipe-Ausgangs-(PO)-Verschiebeeinheit 152 und
eine Pipe-Ausgangs-(PO)-Treibereinheit 154.
Die PO-Verschiebeeinheit 152 erzeugt sequenziell eine Vielzahl von
Pipe-Ausgangs-(PO)-Verzögerungssignalen
in Synchronisation mit dem PO-Treibersignal IRW. Mit anderen Worten,
die PO-Verzögerungssignale
werden eines nach dem anderen bei jeder Eingabe des internen Lesebefehls
INT_RD oder des internen Schreibbefehls INT_WT ausgegeben. Die PO-Treibereinheit 159,
welche die PO-Verzögerungssignale und
das PO-Treibersignal IRW empfängt,
treibt sequenziell das Pipe-Ausgangs-Signal
PO<0:N>.
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6A ist
ein schematisches Schaltbild der Initialisiereinheit, welche in 5 entsprechend
einer Ausführungsform
der vorliegenden Erfindung gezeigt wird.
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Die
Initialisiereinheit 110a, welche mit zwei Invertern bzw.
Umkehrschaltungen I1 und I2 ausgestattet ist, gibt das Anfangs-Reset-Signal
ST_FL als das Reset-Signal RST aus. Die Initialisiereinheit 110 gibt
das Reset-Signal RST frei, wenn das Anfangs -Reset-Signal ST_FL
aktiv ist.
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6B ist
ein schematisches Schaltbild der Initialisiereinheit, welche in 5 entsprechend
einer anderen Ausführungsform
der vorliegenden Erfindung gezeigt wird.
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Die
Initialisiereinheit 110b beinhaltet einen dritten Inverter
I3, ein erstes UND-Gate AD1 und ein erstes ODER-Gate OR1. Der dritte
Inverter I3 invertiert das Schreibzustandssignal WTS. Das erste UND-Gate-AD1
kombiniert logisch das invertierte Schreibzustandssignal WTS und
das Null-Additive-Latenzzeitsignal AL<0>.
Das erste ODER-Gate OR1 kombiniert logisch ein Ausgangssignal des
ersten UND-Gates AD1 und des ersten Anfangs-Reset-Signals ST_FL.
Die Initialisiereinheit 110b gibt das Reset-Signal RST
frei, wenn das Null-Additive-Latenzzeitsignal
AL<0> aktiv ist und das
Schreibzustandssignal inaktiv ist. Die Initialisiereinheit 110b gibt
das Reset-Signal
RST frei, wenn das Anfangs-Reset-Signal aktiv ist. D.h., das Reset-Signal RST,
welches von der Initialisiereinheit 110b ausgegeben wird,
ist aktiv, wenn die Additive-Latenzzeit des
Halbleiterspeicherbauelements null Takte besitzt, und das Halbleiterspeicherbauelement
führt die Leseoperation
durch.
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6C ist
ein schematisches Schaltbild der Initialisiereinheit, welche in 5 entsprechend
einer noch weiteren Ausführungsform
der vorliegenden Erfindung gezeigt wird.
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Die
Initialisiereinheit 110 beinhaltet einen vierten Inverter
I4, ein zweites UND-Gate AD2 und ein zweites ODER-Gate OR2. Der
vierte Inverter I4 invertiert das Schreibzustandssignal WTS. Das
zweite UND-Gate AD2 kombiniert logisch das invertierte Schreibzustandssignal
WTS, das Null-Additive-Latenzzeitsignal AL<0> und
ein Testmodussignal TS_MD. Das Testmodussignal TS MD ist während eines
Testmodus aktiv. Das zweite ODER-Gate OR2 kombiniert logisch ein
Ausgangssignal des zweiten UND-Gates
AD2 und des Anfangs-Reset-Signals ST_FL. Die Initialisiereinheit 110c gibt
das Reset-Signal RST frei, wenn das Testmodussignal TS_MD aktiv
ist, das Null-Additive-Latenzzeitsignal
AL<0> aktiv ist und das
Schreibzustandssignal WTS inaktiv ist.
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7 ist
ein schematisches Schaltbild der PI-Treibersignal-Erzeugungseinheit 120,
welche in 5 gezeigt wird.
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Die
PI-Treibersignal-Erzeugungseinheit 120 beinhaltet ein drittes
ODER-Gate OR3, welches logisch den externen Lesebefehl EXT_RD und
den externen Schreibbefehl EXXT_WT kombiniert. Die PI-Treibersignal-Erzeugungseinheit 120 gibt
das PI-Treibersignal ERW frei, wenn der externe Lesebefehl EXT_RD
aktiv ist oder der externe Schreibbefehl EXT_WT aktiv ist.
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8 ist
ein schematisches Schaltbild der PO-Treibersignal-Erzeugungseinheit 130,
welche in 5 gezeigt wird.
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Die
PO-Treibersignal-Erzeugungseinheit 130 beinhaltet ein viertes
ODER-Gate OR4, welches logisch den internen Lesebefehl INT_RD und
den internen Schreibbefehl INT_WT kombiniert. Die PO-Treibersignal-Erzeugungseinheit 130 gibt
das PO-Treibersignal IRW frei, wenn der interne Lesebefehl INT_RD
aktiv ist oder der interne Schreibbefehl INT-WT aktiv ist.
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9 ist
ein Blockschaltbild der PI-Verschiebeeinheit 142, welche
in 5 gezeigt wird.
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Die
PI-Verschiebeeinheit 142 beinhaltet eine Vielzahl von Reset-Flipflops,
z.B. 142a, und einen Einstell-Flipflop 142d. Die
Reset-Flipflops sind seriell miteinander verbunden und geben die
PI-Verzögerungssignale
P<0:N> aus. Jeder Reset-Flipflop, z.B. 142a, überträgt ein Eingangssignal,
welches über
einen Eingangsanschluss D eingegeben wurde, an den nächsten Reset-Flipflop über einen
ersten Ausgangsanschluss Q in Synchronisation mit dem PI-Treibersignal
ERW. Ein zweites Ausgangssignal jedes Reset-Flipflops, z.B. 142a,
wird über
einen zweiten Ausgangsanschluss/Q als das PI-Verzögerungssignal,
z.B. P<0>, ausgegeben. Ein erstes
Ausgangssignal eines Reset-Flipflops 142b wird
an einen Eingangsanschluss D des letzten Flipflops 142c und
an einen Eingangsanschluss D des Einstell-Flipflops 142d übertragen.
Ein erstes Ausgangssignal des Einstell-Flipflops 142d wird
an den ersten Reset-Flipflop 142a über einen Eingangsanschluss
D desselben ausgegeben. Die Reset-Flipflops setzen die ersten und
die zweiten Ausgangssignale desselben in Antwort auf das Reset-Signal
RST zurück.
Der Einstell-Flipflop 142d stellt die ersten und zweiten Ausgangssignale
desselben in Antwort auf das Reset-Signal RST ein.
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10 ist
ein internes Schaltbild des Reset-Flipflops, welcher in 9 gezeigt
wird.
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Der
Reset-Flipflop beinhaltet zwei Übertragungs-Gates
TG1 und TG2, zwei Latche bzw. Klinken 1 und 2 und
einen siebten Inverter I7. Das erste Übertragungs-Gate TG1 überträgt ein Eingangssignal,
welches über
den Eingangsanschluss D in Antwort auf das PI-Treibersignal ERW
mit einem logischen niedrigen Pegel eingegeben wurde. Der erste Latch 1 klinkt
ein Ausgangssignal des ersten Übertragungs-Gates
TG1. Der erste Latch 1 gibt ein Ausgangssignal mit einem
logisch hohen Pegel aus, wenn das Reset-Signal RST aktiv ist. Wenn
das Reset-Signal RST inaktiv ist, klinkt der erste Latch 1 und gibt
das Ausgangssignal des ersten Übertragungs-Gates
TG1 aus. Der siebte Inverter I7 invertiert ein Ausgangssignal des
ersten Latch 1 und gibt das PI-Verzögerungssignal P<0:N> über den zweiten Anschluss/Q
aus. Das zweite Übertragungs-Gate TG2 überträgt das Ausgangssignal
des ersten Latch 1 in Antwort auf das PI-Treibersignal ERW
mit einem logisch hohen Pegel. Der zweite Latch 2 gibt
ein Ausgangssignal mit einem logisch niedrigen Pegel aus, wenn das
Reset-Signal RST aktiv ist. Wenn das Reset-Signal RST inaktiv ist,
klinkt der zweite Latch 2 und gibt ein Ausgangssignal des
zweiten Übertragungs-Gates
TG2 über
den ersten Ausgangsanschluss Q aus.
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Der
erste Latch 1 beinhaltet zwei Inverter I5 und I6 und ein
erstes NAND- bzw. NICHT-UND-Gate ND1. Der fünfte Inverter I5 invertiert
das Reset-Signal RST. Das erste NAND-Gate ND1 kombiniert logisch ein
Ausgangssignal des fünften
Inverters I5 und das Ausgangssignal des ersten Übertragungs-Gates TG1. Der
sechste Inverter I6 invertiert ein Ausgangssignal des ersten NAND-Gates
ND1. Ein Ausgangsanschluss des sechsten Inverters I6 ist mit einem Ausgangsanschluss
des ersten Übertragungs-Gates TG1 verbunden.
Der zweite Latch 2 beinhaltet ein erstes NOR- bzw. NICHT-ODER-Gate
NR1 und einen achten Inverter I8. DAS erste NOR-Gate NR1 kombiniert
logisch das Reset-Signal RST und ein Ausgangssignal des zweiten Übertragungs-Gates TG2.
Der achte Inverter I8 invertiert ein Ausgangssignal des ersten NOR-Gates
NR1. Ein Ausgangsanschluss des achten Inverters I8 ist mit einem
Ausgangsanschluss des zweiten Übertragungs-Gates TG2
verbunden.
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Der
Reset-Flipflop, welcher in 10 gezeigt
wird, setzt jeweils die ersten und zweiten Ausgangssignale, welche
durch die ersten und zweiten Ausgangsanschlüsse Q und/Q ausgegeben werden, auf
einen logisch niedrigen Pegel zurück, wenn das Reset-Signal RST aktiv
ist. Wenn das Reset-Signal RST inaktiv ist, gibt der Reset-Flipflop
das Eingangssignal, welches über
den Eingangsanschluss D eingegeben wurde, als das PI-Verzögerungssignal P<0:N> über den zweiten Eingangsanschluss/Q
aus, wenn das PI-Treibersignal ERW einen logisch niedrigen Pegel
besitzt. Wenn das Reset-Signal RST inaktiv ist und das PI-Treibersignal ERW
einen logisch hohen Pegel besitzt, gibt der Reset-Flipflop das Eingangssignal über den
ersten Ausgangsanschluss Q aus.
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11 ist
ein internes Schaltbild des Einstell-Flipflops, welcher in 9 gezeigt
wird.
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Der
Einstell-Flipflop beinhaltet zwei Übertragungs-Gates TG3 und TG4,
zwei Latche 3 und 4 und einen zehnten Inverter
I10. Das dritte Übertragungs-Gate
TG3 überträgt ein Eingangssignal,
welches über
einen Eingangsanschluss D eingegeben wurde, wenn das PI-Treibersignal
ERW einen logisch niedrigen Pegel besitzt. Der dritte Latch 3 gibt
ein Ausgangssignal mit logisch niedrigem Pegel aus, wenn das Reset-Signal
RST aktiv ist. Wenn das Reset-Signal RST inaktiv ist, klinkt der
dritte Latch 3 und gibt ein Ausgangssignal des dritten Übertragungs-Gates
TG3 aus. Der zehnte Inverter I10 invertiert ein Ausgangssignal des dritten
Latch 3. Ein Ausgangssignal des zehnten Inverters I10 wird über einen
zweiten Ausgangsanschluss/Q ausgegeben. Das vierte Übertragungs-Gate
TG4 überträgt das Ausgangssignal
des dritten Latch 3 in Antwort auf das PI-Treibersignal
mit einem logisch hohen Pegel. Der vierte Latch 4 gibt
ein Ausgangssignal mit einem logisch niedrigen Pegel aus, wenn das
Reset-Signal RST
aktiv ist. Wenn das Reset-Signal RST inaktiv ist, klinkt der vierte
Latch 4 und gibt ein Ausgangssignal des vierten Übertragungs-Gates
TG4 über
einen ersten Ausgangsanschluss Q aus.
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Der
dritte Latch 3 beinhaltet ein zweites NOR-Gate NR2 und
einen neunten Inverter I9. Das zweite NOR-Gate NR2 kombiniert logisch
das Reset-Signal RST und das Ausgangssignal des dritten Übertragungs-Gates
TG3. Der neunte Inverter I9 invertiert ein Ausgangssignal des zweiten
NOR-Gates NR2. Ein Ausgangsanschluss des neunten Inverters I9 ist
an einen Ausgangsanschluss des dritten Übertragungs-Gates TG3 angeschlossen.
Der vierte Latch 4 beinhaltet ein zweites NAND-Gate ND2
und zwei Inverter I11 und I12. Der elfte Inverter I11 invertiert
das Reset-Signal RST. Das zweite NAND-Gate ND2 kombiniert logisch
ein Ausgangssignal des elften Inverters I11 und das Ausgangssignal
des vierten Übertragungs-Gates
TG4. Der zwölfte
Inverter I12 invertiert ein Ausgangssignal des vierten Übertragungs-Gates
TG4. Ein Ausgangsanschluss des zwölften Inverters I12 ist mit
einem Ausgangsanschluss des vierten Übertragungs-Gates TG4 verbunden.
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Der
Einstell-Flipflop, welcher in 11 gezeigt
wird, stellt ein erstes und ein zweites Ausgangssignal, welches
jeweils durch die ersten und zweiten Ausgangsanschlüsse Q und/Q
ausgegeben wird, auf einen logisch hohen Pegel ein, wenn das Reset-Signal
RST aktiv ist. Wenn das Reset-Signal RST inaktiv ist, gibt der Einstell-Flipflop
das Eingangssignal, welches über
den Eingangsanschluss D durch den zweiten Ausgangsanschluss/Q eingegeben
ist, ein, wenn das PI-Treibersignal ERW einen logisch niedrigen Pegel
besitzt. Wenn das Reset-Signal RST inaktiv ist und das PI-Treibersignal
ERW einen logisch hohen Pegel besitzt, gibt der Einstell-Flipflop
das Eingabesignal über
den ersten Ausgangsanschluss Q aus.
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12 ist
ein internes Schaltbild der PI-Treibereinheit 144, welche
in 5 gezeigt wird.
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Die
PI-Treibereinheit 144 beinhaltet eine Vielzahl von Treibern.
Jeder Treiber empfängt
ein entsprechendes PI-Verzögerungssignal
P<0:N> und kombiniert logisch
das entsprechende PI-Verzögerungssignal
P<0:N> und das PI-Treiber-Freigabesignal
ERW, um das Pipe-Eingangs-Signal PI<0:N> auszugeben.
Beispielsweise beinhaltet der erste Treiber, welcher das erste PI-Verzögerungssignal P<0> empfängt, ein
drittes UND-Gate AD3. Das dritte UND-Gate AD3 kombiniert logisch
das erste PI-Verzögerungssignal
P<0> und das PI-Treibersignal ERW
und gibt das erste Pipe-Eingangs-Signal PI<0> aus.
Die anderen Treiber besitzen einen ähnlichen Aufbau wie der erste
Treiber.
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13 ist
ein Blockschaltbild der PO-Verschiebeeinheit 152, welche
in 5 gezeigt wird.
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Die
PO-Verschiebeeinheit 542 hat eine Schaltung ähnlich zu
der PI-Verschiebeeinheit 142, welche in 9 gezeigt
wird, außer,
dass jeder Reset-Flipflop und Einstell-Flipflop eine Operation in Synchronisation
mit dem PO-Treibersignal IRW ausführt. Die Reset-Flipflops und
der Einstell-Flipflop besitzen jeweils eine Schaltung ähnlich zu
den Reset-Flipflops und dem Einstell-Flipflop, welche in 10 und 11 gezeigt
werden.
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14 ist
ein internes Schaltbild der PO-Treibereinheit 154, welche
in 5 gezeigt wird.
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Die
PO-Treibereinheit 154 beinhaltet eine Vielzahl von Puffern.
Jeder Puffer puffert ein entsprechendes PO-Verzögerungssignal P'<0:N>,
welches von der PO-Verschiebeeinheit 152 ausgegeben wird und
als das Pipe-Ausgangs-Signal P) PO<0:N> ausgegeben wird.
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15 ist
ein Diagramm von Wellenformen für
den Betrieb der PI-Signal-Erzeugungseinheit 140, welche
in 5 gezeigt wird.
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Wenn
das Reset-Signal RST aktiv ist, setzen die Reset-Flipflops in der PI-Signal-Erzeugungseinheit 140 ihre
ersten und zweiten Ausgangssignale mit logisch niedrigem Pegel zurück. Der
Einstell-Flipflop stellt sein erstes und zweites Ausgangssignal
mit logisch hohem Pegel ein.
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Wenn
das Reset-Signal RST inaktiv ist, überträgt der erste Reset-Flipflop 142a ein
Eingangssignal von dem Einstell-Flipflop 142d und gibt
das erste PI-Verzögerungssignal
P<0> mit einem logisch
hohen Pegel durch den zweiten Ausgangsanschluss/Q in Antwort auf
das PI-Treibersignal ERW mit logisch niedrigem Pegel aus. Wenn das
PI-Treibersignal ERW den logisch hohen Pegel besitzt, gibt der erste Reset-Flipflop 142a das
erste Ausgangssignal mit logisch hohem Pegel über den ersten Ausgangsanschluss
Q aus. Dann, wenn das PI-Treibersignal ERW den logisch niedrigen
Pegel besitzt, überträgt der zweite
Reset-Flipflop ein
Eingangssignal, welches über
einen Eingangsanschluss D eingegeben ist, d.h. das erste Ausgangssignal
des ersten Reset-Flipflops 142a, und gibt das zweite PI-Verzöge rungssignal
P<1> über den zweiten Ausgangsanschluss/Q
aus. Wenn das PI-Treibersignal ERW den logisch hohen Pegel besitzt,
gibt der zweite Reset-Flipflop das erste Ausgangssignal mit einem
logisch hohen Pegel aus. Wie oben beschrieben, gibt die PI-Verschiebeeinheit 142 sequenziell
die PI-Verzögerungssignale
P<0:N> in Antwort auf eine
Deaktivierung des Treibersignals ERW aus. Die Treiber in der PI-Treibereinheit 144 geben
die PI-Verzögerungssignale
P<0:N> als das Pipe-Eingangs-Signal PI<0:N> während einer Aktivierung des
PI-Treibersignals
ERW aus. Deshalb besitzt das Pipe-Eingangs-Signal PI<0:N> die
gleiche Pulsbreite wie das PI-Treibersignal ERW.
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16 ist
ein Diagramm von Wellenformen für
den Betrieb der PO-Signal-Erzeugungseinheit 150, welche
in 5 gezeigt wird.
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Wenn
das Reset-Signal RST inaktiv ist, überträgt der erste Reset-Flipflop
ein Eingangssignal von dem Einstell-Flipflop und gibt das erste
PO-Verzögerungssignal
mit einem logisch hohen Pegel über
den zweiten Ausgangsanschluss/Q in Antwort auf das PO-Treibersignal
IRW mit logisch niedrigem Pegel aus. Wenn das PO-Treibersignal IRW
den logisch hohen Pegel besitzt, gibt der erste Reset-Flipflop das erste
Ausgangssignal mit logisch hohem Pegel über den ersten Ausgangsanschluss
Q aus. Dann, wenn das PO-Treibersignal IRW den logisch niedrigen
Pegel besitzt, überträgt der zweite
Reset-Flipflop ein Eingangssignal, welches über einen Eingangsanschluss
D eingegeben ist, d.h. das erste Ausgangssignal des ersten Reset-Flipflops,
und gibt das zweite PO-Verzögerungssignal über den
zweiten Ausgangsanschluss Q aus. Wenn das PO-Treibersignal IRW den
logisch hohen Pegel besitzt, gibt der zweite Reset-Flipflop das
erste Ausgangssignal mit einem logisch hohen Pegel aus. Wie oben
be schrieben, gibt die PO-Verschiebeeinheit 152 sequenziell
die PO-Verzögerungssignale
in Antwort auf eine Deaktivierung des PO-Treibersignals IRW frei.
Die Treiber in der PO-Treibereinheit 154 geben die PO-Verzögerungssignale
als das Pipe-Ausgangs-Signal PO<0:N> aus. Das Pipe-Ausgangs-Signal
PO<0:N> hat die gleiche Pulsbreite
wie das PO-Verzögerungssignal.
D.h., das Pipe-Ausgangs-Signal PO<0:N> ist ab einem Eingangs-Zeitablauf eines
entsprechenden internen Befehls und bis zu einem Eingangszeitablauf
des nächsten
internen Befehls aktiv.
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17 ist
ein schematisches Schaltbild des ersten Pipe-Latch 210,
welcher in 4 gezeigt wird.
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Der
erste Pipe-Latch 210 beinhaltet einen dreizehnten Inverter
I13, zwei Übertragungs-Gates TG5
und TG6 und einen erste Latch-Einheit 212. Der dreizehnte
Inverter I13 invertiert die externe Adresse EXT_ADDR. Das fünfte Übertragungs-Gate
TG5 überträgt ein Ausgangssignal
des dreizehnten Inverters I13 in Antwort auf das erste Pipe-Eingangs-Signal
PI<0:N> mit einem logisch
hohen Pegel. Die erste Latch-Einheit 212 klinkt einen Ausgang
des ersten Übertragungs-Gates
TG5. Das sechste Übertragungs-Gate
TG6 überträgt ein Ausgangssignal
der ersten Latch-Einheit 212 als die interne Adresse INT_ADDR
in Antwort auf das erste Pipe-Ausgangs-Signal PO<0> mit
einem logisch hohen Pegel. D.h., die erste Adressen-Latch-Einheit 210 klinkt
die externe Adresse EXT_ADDR in Antwort auf eine Aktivierung des
ersten Pipe-Eingangs-Signals PI<0> und gibt die interne
Adresse INT_ADDR in Antwort auf das Aktivieren des ersten Pipe-Ausgangs-Signals PO<0> aus. Die anderen Pipe-Latche,
welche in der Pipe-Latch-Einheit 200 beinhaltet sind, welche
in
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4 gezeigt
wird, besitzen den gleichen Aufbau, welcher in 17 gezeigt
wird, und führen entsprechend
eine ähnliche
Operation durch.
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Der
interne Signalgenerator der vorliegenden Erfindung beinhaltet eine
Vielzahl von Pipe-Latchen, z.B. 210. Deshalb wird jedes
Bit der externen Adresse EXT_ADDR in unterschiedlichen Pipe-Latchen
geklinkt. Die Anzahl von Pipe-Latchen, welche in der Pipe-Latch-Einheit 200 beinhaltet
sind, wird durch die Schreib-Latenzzeit WL und eine CAS-zu-CAS-Verzögerung (nachfolgend
als tCCD bezeichnet) des Halbleiterspeicherbauelements bestimmt.
Die Anzahl der Pipe-Latche ist nämlich WL/tCCD.
tCCD bedeutet die Minimalzeit zwischen dem Eingabezeitablauf von
zwei externen Befehlen, welche kontinuierlich eingegeben werden.
Mit anderen Worten, der interne Signalgenerator beinhaltet so viele
Pipe-Latche wie externe Adressen EXT_ADDR, welche während der
maximalen Latenzzeit eingegeben werden, welche erforderlich ist,
um eine Operation entsprechend einem externen Befehl EXT_ADDR durchzuführen. Beispielsweise
beträgt
tCCD eines DDR2 SCRAM zwei Takte. Wenn die maximale additive Latenzzeit
sechs Takte ist und die maximale CAS-Latenzzeit sieben Takte ist,
ist die maximale Schreiblatenzzeit WL des DDR2 SDRAM dreizehn Takte.
In diesem Fall beinhaltet der DR2 SDRAM sieben Nummern von Pipe-Latchen.
Verglichen mit der herkömmlichen
Einrichtung bzw. Bauelement, welches in 3 gezeigt
wird, beinhaltet der interne Signalgenerator, welcher in 4 gezeigt
wird, die gleiche Anzahl von Flipflops, wenn die maximale additive Latenzzeit
und die maximale CAS-Latenzzeit
die gleiche ist, und deshalb ist es möglich, mit Hilfe der vorliegenden
Erfindung die Chip-Abmessungen zu reduzieren.
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18 ist
ein schematisches Schaltbild der Ausgangstreibereinheit 300,
welche in 4 gezeigt wird.
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Die
Ausgangstreibereinheit 300 beinhaltet eine zweite Latch-Einheit 320,
eine Auswahlsignal-Erzeugungseinheit 340, eine Auswahleinheit 360 und
einen Ausgangstreiber 380. Die zweite Latch-Einheit 320 klinkt
die interne Adresse INT_ADDR. Die Auswahlsignal-Erzeugungseinheit 340 erzeugt
ein Auswahlsignal, basierend auf dem Null-Additiven-Latenzzeitsignal
AL<0> und dem Schreibzustandssignal
WTS. Die Auswahleinheit 360 wählt entweder die interne Adresse
INT_ADDR, welche in der zweiten Latch-Einheit 320 geklinkt
ist oder die externe Adresse EXT_ADDR in Antwort auf das Auswahlsignal
aus. Der Ausgangstreiber 380 gibt ein Ausgangssignal der
Auswahleinheit als die Spaltenadresse CA aus. Die Auswahlsignal-Erzeugungseinheit 340 beinhaltet
einen vierzehnten Inverter I14 zum Invertieren des Schreibzustandssignals
WTS, und ein drittes UND-Gate AD3 kombiniert logisch ein Ausgangssignal
des vierzehnten Inverters I14 mit dem Null-Additiven-Latenzzeitsignal
AL<0>. Die Auswahleinheit 360 beinhaltet
zwei Übertragungs-Gates TG7
und TG8. Das siebte Übertragungs-Gate
TG7 überträgt die externe
Adresse EXT_ADDR, wenn das Auswahlsignal den logisch hohen Pegel
besitzt. Das achte Übertragungs-Gate
TG8 überträgt die interne Adresse
INT_ADDR, wenn das Auswahlsignal den logisch niedrigen Pegel besitzt.
Der Ausgangstreiber 380 beinhaltet zwei Inverter I15 und
I16, welche seriell miteinander verbunden sind.
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Die
Auswahlsignal-Erzeugungseinheit 340 gibt das Auswahlsignal
mit einem logisch hohen Pegel aus, wenn das Null-Additive-Latenzzeitsignal AL<0> aktiv ist und das
Schreibzustandssignal WTS inaktiv ist. Anderenfalls besitzt das
Auswahlsignal einen logisch niedrigen Pegel. Die Auswahleinheit 360 selektiert
die externe Adresse EXT_ADDR, wenn das Auswahlsignal den logisch
hohen Pegel besitzt. Wenn das Auswahlsignal den logisch niedrigen
Pegel besitzt, wählt
die Auswahleinheit 360 die internen Adresse-INT_ADDR-Latche
in der zweiten Latch-Einheit 320 aus. Die Ausgabe-Treibereinheit 300 gibt
nämlich
die externe Adresse EXT_ADDR als die Spaltenadresse CA aus, wenn
die Additive-Latenzzeit
des Halbleiterspeicherbauelements null Takte besitzt, und das Halbleiterspeicherbauelement führt die
Leseoperation durch. Anderenfalls gibt der Ausgangstreiber die interne
Adresse INT_ADDR als Spaltenadresse aus.
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Wie
oben beschrieben, klinkt die vorliegende Erfindung die externe Adresse
EXT_ADDR während einer
vorher festgelegten Latenzzeit, anstatt die externe Adresse EXT_ADDR
zu verschieben, um die interne Adresse INT_ADDR auszugeben. D.h.,
die vorliegende Erfindung klinkt die externe Adresse EXT_ADDR, welche
mit dem externen Lesebefehl oder dem externen Schreibbefehl eingegeben
ist, und gibt die geklinkte externe Adresse EXT_ADDR als die interne
Adresse INT_ADDR in Antwort auf eine Aktivierung des internen Lesebefehls
oder des internen Schreibbefehls aus. Als Ergebnis reduziert die
vorliegende Erfindung die Anzahl von Flipflops, und entsprechend
ist es möglich,
den Stromverbrauch zu reduzieren.
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Die
vorliegende Anmeldung enthält
einen Gegenstand, welcher sich auf die koreanische Patentanmeldung
Nr. 2005-090891 und Nr. 2005-134002 bezieht, eingereicht am Koreanischen Patentamt
jeweils am 29. September 2005 und am 29. Dezember 2005, deren gesamter
Inhalt hier als Referenz eingefügt
ist.
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Während die
vorliegende Erfindung mit Bezug auf spezielle Ausführungsformen
beschrieben wurde, wird für
Fachleute offensichtlich sein, dass verschiedene Veränderungen
und Modifikationen durchgeführt
werden können,
ohne vom Geist und Umfang der Erfindung abzuweichen, wie sie in
den folgenden Ansprüchen
definiert sind.