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Technisches Gebiet
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Die Erfindung betrifft allgemein integrierte Schaltungen, einen Signalflankendetektor, ein Verfahren zum Betrieb einer integrierten Schaltung und ein Verfahren zum Betrieb eines Signalflankendetektors.
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Hintergrund
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Bei der Entwicklung von integrierten Schaltungen, wie zum Beispiel eine SRAM-Speicherschaltung (SRAM: „Static Random Access Memory”, Statischer Wahlzugriffspeicher), bei welchen interne Operationen mit einem intern oder extern erzeugten Eingangssignal synchronisiert sind, zum Beispiel einem Taktsignal oder einem nicht periodischen anderen Eingangssignal, ist es häufig notwendig, eine Signalleitung, wie zum Beispiel eine WLEN-Signalleitung (WLEN: „Word Line Enable”, Wortleitungsaktivierung) oder eine BLEN-Signalleitung (BLEN: „Bit Line Enable”, Bitleitungsaktivierung) für eine kurze Zeitspanne in einen hohen Logikzustand zu versetzen, um den internen Betrieb zu ermöglichen. Allgemein wird nach der kurzen Zeitspanne die Signalleitung in einen niedrigen Logikzustand zurückgebracht, um den Vorgang durch ein Signal, wie zum Beispiel ein intern oder extern erzeugtes Freigabesignal („CLEAR”), zu beenden. Bei der Aktivierung von internen Operationen eines Bauteils ist es wichtig, dass das Signal auf der Signalleitung ausreichend lang ist, um seine normale Signalisierungsfunktion sicherzustellen, jedoch nicht unnötig lang, so dass der Gesamtbauteilbetrieb verlangsamt wird. Die Bauteilgeschwindigkeit, wie zum Beispiel eine Speicherzykluszeit, ist häufig ein sorgfältig beobachtetes Leistungsmaß für die Marktakzeptanz eines Produkts. Die Bauteilgeschwindigkeit erfährt daher während einer Produktentwicklungsphase eine wesentliche Aufmerksamkeit. Es ist somit wichtig, ein Signal auf einer solchen Signalleitung mit einer minimalen zulässigen Pulsdauer zu erzeugen.
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Eine Signalleitung, wie zum Beispiel eine WLEN- oder BLEN-Signalleitung, ist häufig mit einer umfangreichen Gruppe von Schaltungsknoten gekoppelt, jeder mit einer Kapazität, welche unbekannt oder erheblich variabel über Herstellungsserien für ein Produkt sein kann. Außerdem werden solche Signalleitungen allgemein von einem Signalspeicher („Latch”) in einem hohen Logikzustand oder einem niedrigen Logikzustand gehalten, zum Beispiel durch einen Signalspeicher, welcher ausgebildet ist mit einem Paar von überkreuz verbundenen Invertern, wobei der Ausgang eines Inverters dem Eingang des anderen verbunden ist. Mit solchen Invertern ausgebildete Signalspeicher erfordern eine erhebliche Ansteuerungsenergie, um von einem Logikzustand in den anderen überführt zu werden. Daher kann die minimale Größe des Ansteuerungssignals und seine Dauer, um den Zustand eines Signalspeichers und der damit verbundenen Schaltungsknoten zu ändern, ebenfalls über Herstellungsserien erheblich variabel sein und sogar über einen Bereich von Bauteilbetriebstemperaturen erheblich variabel sein. Es besteht somit ein Bedarf für einen verbesserten Prozess und ein Verfahren zur Erzeugung eines Signals auf einer Signalleitung in Reaktion auf einen Flankenübergang eines Eingangssignals, welche solche Defizite bewältigen können. Eine Aufgabe der vorliegenden Erfindung ist, diesem Bedarf gerecht zu werden.
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Aus „The Charge-Transfer Feedback-Controlled Split-Path CMOS Buffer”, Cheng, K.-H, et al., IEEE Transactions on Circuits and Systems-II: Analog and Digital Signal Processing, März 1999, Vol. 46, Nr. 3, S. 346–348 ist eine CMOS-Buffer-Schaltung mit Rückkopplung an eine Logikschaltung bekannt.
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Die
US 4,614,883 beschreibt eine Schaltung zur Erzeugung eines Pulses in Reaktion auf einen Adressübergang, wobei eine NOR-Gatter verwendet wird, um die Erzeugung des Pulses zu veranlassen. Eine Verzögerungsschaltung gewährleistet eine Beendigung des Pulses.
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Aus der
DE 10 2004 002 411 ist eine Treiberschaltung mit einer Pegelumsetzfunktion bekannt. Die Schaltung beinhaltet einen Rückkopplungspfad an einen Eingang einer Logikvorrichtung.
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Aus der
US 6,346,823 B1 ist ein Pulsgenerator zur Bereitstellung eines Pulssignals mit einer konstanten Pulsbreite bekannt. Bei dem Pulsgenerator ist eine Rückkopplung über eine Verzögerungseinheit an eine Logikschaltung vorgesehen.
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Aus der
US 6,043,698 ist ein Spannungspegelumsetzer bekannt, welcher an seinem Ausgang ein SR-Flip-Flop umfasst. Ausgangssignale des S-R-Flip-Flops sind Logikelementen am Eingang des Spannungspegelumsetzers zugeführt.
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Zusammenfassung der Erfindung
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Die vorliegende Erfindung bietet eine integrierte Schaltung gemäß Anspruch 1, ein Verfahren gemäß Anspruch 8 und eine digitale Speichervorrichtung gemäß Anspruch 15. Die abhängigen Ansprüche definieren bevorzugte und vorteilhafte Ausführungsformen der Erfindung.
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In Übereinstimmung mit einem Ausführungsbeispiel der Erfindung wird eine integrierte Schaltung bereitgestellt. Die integrierte Schaltung beinhaltet einen Flankenübergangsdetektor zum Erzeugen eines Ausgangssignals an einem Ausgangsschaltungsknoten in Reaktion auf ein Eingangssignal, welches an einen Eingangsschaltungsknoten gekoppelt ist. Der Flankenübergangsdetektor beinhaltet ein mit dem Ausgangsschaltungsknoten gekoppeltes Schaltmittel. Bei dem Schaltmittel kann es sich insbesondere um einen Schalter handeln, welcher z. B. einen PMOS-Schalter umfasst. Der Flankenübergangsdetektor beinhaltet ferner eine Logikvorrichtung mit einem ersten Eingang, welcher mit dem Eingangsschaltungsknoten gekoppelt ist, und einem Ausgang, welcher mit einem Steueranschluss gekoppelt ist, um das Schaltmittel zum Leiten zu aktivieren, wodurch in Reaktion auf das Eingangssignal ein Übergang des Ausgangssignals von einem ersten Logikpegel zu einem zweiten Logikpegel bewirkt wird. Von dem Ausgangsschaltungsknoten zu einem zweiten Eingang der Logikvorrichtung ist ein Rückkopplungspfad vorgesehen, um die Leitfähigkeit des Schalters zu deaktivieren, wenn das Ausgangssignal den Übergang von dem ersten Logikpegel zu dem zweiten Logikpegel abschließt. Der Rückkopplungspfad zu dem zweiten Eingang der Logikvorrichtung beinhaltet ein S-R-Flip-Flop. Das S-R-Flip-Flop wird durch ein zweites Eingangssignal des Flankenübergangsdetektors zurückgesetzt, welches an einen Rücksetzen-Eingang des S-R-Flip-Flops gekoppelt ist.
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Bei einem Ausführungsbeispiel wird das Schaltmittel in Reaktion auf eine ansteigende Flanke zum Leiten aktiviert. Bei einem Ausführungsbeispiel der Erfindung ist das Schaltmittel ein PMOS-Schalter. Bei einem weiteren Ausführungsbeispiel wird das Schaltmittel durch ein zweites Eingangssignal selektiv zum Leiten aktiviert, welches z. B. ein Chipauswahlsignal darstellen kann. Bei einem weiteren Ausführungsbeispiel ist das zweite Eingangssignal ein logisches Inverses des Chipauswahlsignals. Bei einem weiteren Ausführungsbeispiel wird das Schaltmittel durch eine abfallende Flanke des zweiten Eingangssignals selektiv zum Leiten aktiviert. Bei einem weiteren Ausführungsbeispiel ist ein drittes Eingangssignal, welches ein Freigabesignal darstellen kann, an einen Steueranschluss eines zweiten Schaltmittels gekoppelt, um das Ausgangssignal auf den ersten Logikpegel zurückzusetzen. Bei einem weiteren Ausführungsbeispiel wird das Ausgangssignal in Reaktion auf eine ansteigende Flanke des dritten Eingangssignals auf den ersten Logikpegel zurückgesetzt.
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Ein weiteres Ausführungsbeispiel der Erfindung stellt ein Verfahren zum Betreiben einer integrierten Schaltung bereit, welche einen Flankenübergangsdetektor beinhaltet. Bei dem Verfahren erzeugt der Flankenübergangsdetektor in Reaktion auf ein an einem Eingangsschaltungsknoten des Flankenübergangsdetektors empfangenes Eingangssignal ein Ausgangssignal an einem Ausgangsschaltungsknoten des Flankenübergangsdetektors. Bei einem Ausführungsbeispiel beinhaltet das Verfahren ein Anlegen des empfangenen Eingangssignals an eine Logikvorrichtung. Das Verfahren beinhaltet ferner ein Anlegen der Ausgabe der Logikvorrichtung an einen Steueranschluss eines Schaltermittels, welcher mit dem Ausgangsschaltungsknoten gekoppelt ist. Das Verfahren beinhaltet ferner ein Aktivieren des Schaltmittels zum Leiten durch die Logikvorrichtung in Reaktion auf das Eingangssignal, wobei dadurch bewirkt wird, dass das Ausgangssignal in Reaktion auf das Eingangssignal einen Übergang von einem ersten Logikpegel auf einen zweiten Logikpegel macht. Das Verfahren beinhaltet ferner ein Deaktivieren des Leitens des Schaltmittels über einen Rückkopplungspfad von dem Ausgangsschaltungsknoten zu einem zweiten Eingang der Logikvorrichtung, wenn das Ausgangssignal den Übergang von dem ersten Logikpegel zu dem zweiten Logikpegel abschließt. Das Verfahren beinhaltet ferner ein Deaktivieren des Leitens des Schaltmittels durch ein Signal in dem Rückkopplungspfad, welches an einen Setzen-Eingang eines S-R-Flip-Flops gekoppelt ist, wobei der Ausgang des S-R-Flip-Flops mit dem zweiten Eingang der Logikvorrichtung gekoppelt ist. Weiterhin beinhaltet das Verfahren ein Anlegen einer abfallenden Flanke eines zweiten Eingangssignals des Flankenübergangsdetektors an einen Rücksetzen-Eingang des S-R-Flip-Flops, um das S-R-Flip-Flop zurückzusetzen.
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Bei einem Ausführungsbeispiel des Verfahrens wird das Schaltmittel in Reaktion auf eine ansteigende Flanke des Eingangssignals zum Leiten aktiviert. Bei einem weiteren Ausführungsbeispiel wird das Schaltmittel in Reaktion auf eine abgesenkte Spannung an dem Steueranschluss aktiviert. Bei einem weiteren Ausführungsbeispiel wird das Schaltmittel von der Logikvorrichtung in Reaktion auf ein zweites Eingangssignal selektiv aktiviert, vorzugsweise durch eine abfallende Flanke des zweiten Eingangssignals. Bei einem weiteren Ausführungsbeispiel wird das Ausgangssignal auf den ersten Logikpegel zurückgesetzt mit einem zweiten Schaltmittel, welches durch ein drittes Eingangssignal gesteuert ist, vorzugsweise in Reaktion auf eine ansteigende Flanke des dritten Eingangssignals.
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Ein weiteres Ausführungsbeispiel der Erfindung stellt eine digitale Speichervorrichtung bereit, welche eine Anordnung von Speicherzellen und einen mit der Anordnung von Speicherzellen gekoppelten Decoder beinhaltet. Die digitale Speichervorrichtung beinhaltet ferner eine Steuerschaltung, welche mit dem Decoder gekoppelt ist, um ein Steuersignal an einen Steuerschaltungsknoten des Decoders bereitzustellen, welches einen Betrieb des Decoders aktiviert. Bei einem Ausführungsbeispiel beinhaltet die Steuerschaltung ein Schaltmittel, welches mit dem Steuerschaltungsknoten des Decoders gekoppelt ist, und eine Logikvorrichtung mit einem ersten Eingang, welcher mit einem Steuersignalschaltungsknoten gekoppelt ist, und einem Ausgang, welcher mit einem Steueranschluss des Schaltmittels gekoppelt ist, um das Schaltmittel zum Leiten zu aktivieren, wodurch in Reaktion auf ein Signal an dem Steuersignalschaltungsknoten ein Übergang des Steuersignals von einem ersten Logikpegel auf einen zweiten Logikpegel bewirkt wird. Die Steuerschaltung beinhaltet ferner einen Rückkopplungspfad von dem Steuerschaltungsknoten zu einem zweiten Eingang der Logikvorrichtung, um die Leitfähigkeit des Schaltmittels zu deaktiveren, wenn das Steuersignal den Übergang von dem ersten Logikpegel auf den zweiten Logikpegel abschließt. Bei einem weiteren Ausführungsbeispiel wird das Schaltmittels in Reaktion auf eine ansteigende Flanke eines Signals an dem Steuersignalschaltungsknoten zum Leiten aktiviert. Der Rückkopplungspfad zu dem zweiten Eingang der Logikvorrichtung beinhaltet ein S-R-Flip-Flop. Das S-R-Flip-Flop wird durch ein zweites Eingangssignal der Steuerschaltung zurückgesetzt, welches an einen Rücksetzen-Eingang des S-R-Flip-Flops gekoppelt ist.
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Bei einem weiteren Ausführungsbeispiel ist die digitale Speichervorrichtung eine SRAM-Speichervorrichtung. Bei einem weiteren Ausführungsbeispiel beinhaltet die Steuerschaltung ferner einen Inverter in dem Rückkopplungspfad. Bei einem weiteren Ausführungsbeispiel beinhaltet die Steuerschaltung ferner eine zweite Logikvorrichtung in dem Rückkopplungspfad, welche mit einem zweiten Steuersignalschaltungsknoten gekoppelt ist. Bei einem weiteren bevorzugten Ausführungsbeispiel beinhaltet die Steuerschaltung ferner ein zweites Schaltmittel mit einem gesteuerten Anschluss, welcher mit dem Steuerschaltungsknoten gekoppelt ist, wobei das zweite Schaltmittel einen mit einem dritten Steuersignalschaltungsknoten gekoppelten Steueranschluss aufweist, wobei ein Signal an dem dritten Steuersignalschaltungsknoten bewirkt, dass das zweite Schaltmittel leitet, um den Ausgangsschaltungsknoten von dem zweiten Logikpegel auf den ersten Logikpegel zu überführen.
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Kurzbeschreibung der Zeichnungen
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In den Figuren bezeichnen in den verschiedenen Ansichten identische Bezugszeichen allgemein dieselben Komponententeile. In der nachfolgenden Beschreibung werden verschiedene Ausführungsbeispiele der Erfindung mit Bezugnahme auf die folgenden Zeichnungen beschrieben, in welchen:
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1 eine Abfolge von Eingangssignalen, welche an einen Flankenübergangsdetektor angelegt sind, und ein resultierendes Ausgangssignal bei einem Ausführungsbeispiel der Erfindung veranschaulicht;
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2 einen beispielhaften Schaltungsaufbau für einen in Übereinstimmung mit den Prinzipien der Erfindung aufgebauten Flankenübergangsdetektor veranschaulicht;
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3 einen gemäß den Prinzipien der Erfindung aufgebauten Flankenübergangsdetektor zur Ansteuerung von mehreren Ausgangssignalleitungen veranschaulicht;
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4 bis 10 eine beispielhafte Abfolge von Logikoperationen eines in Übereinstimmung mit den Prinzipien der Erfindung aufgebauten Flankenübergangsdetektors veranschaulichen;
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11 eine in Übereinstimmung mit den Prinzipien der Erfindung aufgebaute beispielhafte Schaltungsstruktur veranschaulicht, welche ein Setzen-Rücksetzen-Flip-Flop in einen bekannten Anfangszustand setzt; und
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12 einen vereinfachten Aufbau einer Speichervorrichtung veranschaulicht, welche einen in Übereinstimmung mit den Prinzipien der Erfindung aufgebauten Flankenübergangsdetektor beinhaltet.
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Detaillierte Beschreibung von Ausführungsbeispielen
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Ein wichtiger Zweig der Halbleitertechnologie ist die Entwicklung von Speicherzellen oder Speicherbauteilen, welche aus einer oder mehreren Speicherzellen zusammengesetzt sind, wie zum Beispiel die Entwicklung von Elementen zur Speicherung von Daten, allgemein in Form von binären Informationseinheiten, d. h. Bits („Binary Digits”). Die „Zykluszeit”, d. h. die Zeit zwischen dem Beginn eines Lese-/Schreibvorgangs und dem Beginn eines weiteren Lese-/Schreibvorgangs, wie zum Beispiel in einem SRAM-Speicherbauteil durchgeführt, ist ein wichtiger Designparameter, welcher die Anwendbarkeit eines bestimmten Speicherbauteils in einem Hochleistungsdigitalsystem beeinflusst. Es wird allgemein ein erheblicher Designaufwand betrieben, um die Zykluszeit eines Speicherbauteils zu minimieren. Ein Parameter, welcher die minimale Zykluszeit beeinflusst, ist die Geschwindigkeit, mit welcher ein Ausgangssignal, wie zum Beispiel ein Wortleitungsaktivierungssignal (WLEN, „Wordline Enable”) oder ein Bitleitungsaktivierungssignal (BLEN, „Bitline Enable”) eines SRAM-Speicherbauteils, in Reaktion auf ein Eingangssignal gesetzt wird, insbesondere in Reaktion auf die ansteigende Flanke eines Eingangssignals, und dann durch ein CLEAR-Signal in seinen Ruhezustand zurückgebracht werden kann. Es ist bei solchen Designs wichtig, die Zeit zu minimieren, für welche das Ausgangssignal gesetzt ist, so dass das Ausgangssignal vorzugsweise so bald wie möglich deaktiviert werden kann. Zu diesem Zweck ist bei einem Ausführungsbeispiel der Erfindung eine logisch niedrige Pulsbreitendauer eines Signals zur Ansteuerung eines ein Ausgangssignal erzeugenden PMOS-Ausgangsschalters selbstregulierend, wobei eine Rückkopplungsschleife eingesetzt wird, um ein internes Ansteuerungssignal des PMOS-Ausgangsschalters zu deaktivieren, wenn das Ausgangssignal einen Übergang zu einem gewünschten Logikpegel ausreichend abgeschlossen hat.
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Die Erfindung wird nun mit Bezug auf ein Ausführungsbeispiel beschrieben, nämlich eine Schaltung zur Erzeugung eines Aktivierungssignals. Es versteht sich jedoch, dass die Erfindung nicht auf diese spezielle Implementierung, wie zum Beispiel ein SRAM-Speicherbauteil beschränkt ist. Andere Signale können in anderen Zusammenhängen erzeugt werden und die hierin beschriebenen erfindungsgemäßen Konzepte verwendet werden.
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Sich nun 1 zuwendend veranschaulicht ein Zeitablaufdiagramm eine Abfolge von Eingangssignalen, ein CSB-Signal (CSB: „Chip Select Bar”, Chip-Auswahl), ein CLK-Signal (CLK: „Clock”, Takt) und ein CLEAR-Signal (CLEAR: Freigabe), welche bei einem Ausführungsbeispiel der Erfindung an einen Flankenübergangsdetektor angelegt werden. Das CLK-Eingangssignal kann ein allgemeines Aktivierungssignal für ein Bauteil sein und ist nicht notwendig darauf beschränkt, die periodische Ausgabe eines Taktgenerators zu sein. Das CSB-Eingangssignal stellt ein Auswahlsignal für ein Speicherbauteil dar, welches das spezielle Speicherbauteil auswählt, dessen interne Operationen durch das Ausgangssignal aktiviert werden. Das CSB-Eingangssignal arbeitet mit einer invertierten Logik, bei welcher ein Übergang zu einem niedrigen Logikzustand, ohne Einschränkung, eine Bauteilaktivierung signalisiert. Es ist bei der Verbesserung der Reaktionszeit der Schaltung wichtig, dass die Einrichtzeit des CSB-Eingangssignals ebenfalls minimiert wird. Zu diesem Zweck ist die interne Einrichtzeit des CSB-Eingangssignals, welche die Zeit darstellt, nachdem das CSB-Eingangssignal einen Übergang zu einem niedrigen Logikzustand macht, bis ein Eingangssignalflankenübergang empfangen wird, vorteilhafterweise unabhängig von der logisch niedrigen Pulsbreitendauer des Signals zur Ansteuerung des das Ausgangssignal erzeugenden PMOS-Ausgangsschalters.
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Während der Pulsperiode, wenn das CSB-Eingangssignal im niedrigen Logikzustand ist, geht wie in der Figur dargestellt das CLK-Eingangssignal für eine kurze Zeitspanne in einen hohen Logikzustand über. Die ansteigende Flanke des CLK-Eingangssignals signalisiert dem Flankenübergangsdetektor, ein Ausgangssignal, wie zum Beispiel ein WLEN-Signal oder ein BLEN-Signal, in einen hohen Logikzustand übergehen zu lassen. Es ist erwünscht, dass das WLEN-Ausgangssignal oder BLEN-Ausgangssignal in Reaktion auf das CLK-Eingangssignal vorteilhafterweise schnell in einen hohen Logikzustand übergeht, und dass ein Ansteuerungsprozess innerhalb des Flankenübergangsdetektors schnell deaktiviert wird, so dass das Ausgangssignal in Reaktion darauf, dass ein CLEAR-Eingangssignal, welches intern erzeugt sein kann, in einen hohen Logikzustand übergeht, in einen niedrigen Logikzustand zurückgebracht werden kann. Auf diese Weise kann bei einem Ausführungsbeispiel der Erfindung der Bedarf für einen konservativ überdimensionierten Ansteuerungsprozess für die Ausgangssignalleitung vermieden werden, welcher andernfalls ein minimales Zeitintervall, während welchem ein CLEAR-Signal nicht angelegt werden kann, verlängern würde. Der Bedarf, einen Kompromiss zu schaffen zwischen einer längeren Pulsbreite zur Ansteuerung eines Schaltmittels, wie zum Beispiel ein PMOS-Schalter, und einer längeren Einrichtzeit für das CSB-Eingangssignal kann dadurch vermieden werden. Das Ergebnis ist eine kürzere Einrichtzeit für das CSB-Eingangssignal mit einer ausreichend langen logisch niedrigen Pulsbreite zur Ansteuerung eines PMOS-Gatters.
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Sich nun 2 zuwendend ist ein beispielhafter Logikaufbau für einen Flankenübergangsdetektor in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung dargestellt, bei welchem ein Ausgangssignal, wie zum Beispiel ein BLEN-Signal, eine Last mit unbekannten Eigenschaften ansteuert. Der Ansteuerungsprozess für das Ausgangssignal ist vorteilhafterweise für eine minimale Zeitspanne in Betrieb, indem das Ausgangssignal an die Ansteuerungslogik zurückgekoppelt wird, um den Ansteuerungsprozess zu deaktivieren, sobald das Ausgangssignal in einen gewünschten Logikzustand überführt wurde.
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Die Last für das Ausgangssignal beinhaltet wie in 2 dargestellt einen Signalspeicher 202. Der Signalspeicher 202 ist mit Invertern 213 und 214 ausgebildet, wobei der Ausgang jedes Inverters mit dem Eingang des anderen gekoppelt ist. Der Signalspeicher 202 ist entweder in dem einen oder dem anderen von zwei Logikzuständen stabil, wobei der Ausgang eines Inverters auf einem hohen Signalpegel ist und der Ausgang des anderen Inverters auf einem niedrigen Signalpegel ist. Ein Überführen des Signalspeichers in den anderen Zustand erfordert, dass der Ausgang des Inverters 213 in den anderen Zustand gezwungen wird, wie zum Beispiel durch das BLEN-Signal.
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Der Flankenübergangsdetektor ist mit einem CLK-Eingangssignal, einem CSB-Eingangssignal und einem CLEAR-Eingangssignal gekoppelt, welche in ihrem Ablauf wie zuvor oben beschrieben gesteuert sind, um das BLEN-Ausgangssignal zu steuern. Ein CLKB-Eingangssignal ist das logische Inverse des CLK-Eingangssignals. Der Flankenübergangsdetektor ist bei diesem Ausführungsbeispiel aufgebaut mit NOR-Gattern 205, 206 und 209, NAND-Gattern 207, 208 und 224, einem Inverter 222 und dem Totem-Pole-Ausgangstreiber, welcher mit einem PMOS-Schalter 212 und einem NMOS-Schalter 211 ausgebildet ist. Der Totem-Pole-Ausgangstreiber ist gekoppelt mit einer Eingangs-Bias-Spannungsquelle VDD, wie zum Beispiel einer 1,8 V-Quelle, und VSS, welches die lokale Schaltungsmasse darstellt. Die Ausgänge der NOR-Gatter 206 und 209 sind mit einem Eingang des jeweils anderen Gatters gekoppelt, so dass ein S-R-Flip-Flop 201 (S-R: „Set-Reset”, Setzen-Rücksetzen) gebildet wird.
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Bei einigen Anwendungen eines Flankenübergangsdetektors werden mehrere Ausgangssignalleitungen, wie zum Beispiel eine BLEN-Signalleitung und eine WLEN-Signalleitung, durch einen gemeinsamen Satz von Eingangssignalen, wie zum Beispiel ein CSB-Signal, ein CLK-Signal, ein CLKB-Signal und ein CLEAR-Signal gesteuert. Bei solchen Anwendungen kann eine gemeinsame Logikstruktur verwendet werden, um mehrere Ausgangssignale zu steuern, indem jedes Ausgangssignal an die gemeinsame Logikstruktur zurückgekoppelt wird.
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Sich nun 3 zuwendend ist ein Flankenübergangsdetektor gemäß einem Ausführungsbeispiel der Erfindung, welcher mehrere Ausgangssignalleitungen ansteuert, mit einer Ausgangsansteuerungsschaltung gekoppelt, welche einen PMOS-Schalter 212, einen NMOS-Schalter 211 und einen Ausgangssignalspeicher 202 umfasst. Bei diesem Ausführungsbeispiel wird der zuvor beschriebene Logikaufbau beibehalten, mit Ausnahme des NAND-Gatters 223, welches den zuvor mit Bezug auf 2 beschriebenen Inverter 222 ersetzt. Die in dem von der gestrichelten Linie 301 umschlossenen Bereich dargestellte Struktur kann repliziert werden, um die separaten Ausgangssginalleitungen anzusteuern, wie zum Beispiel eine WLEN-Signalleitung und eine BLEN-Signalleitung. Eine replizierte Struktur kann ein WLEN-Ausgangssignal (in der Figur nicht als separates Ausgangssignal dargestellt) bereitstellen, welches an einen Eingang des NAND-Gatters 223 gekoppelt ist. Auf diese Weise wird der Ausgang des NAND-Gatters 223 im logischen Zustand „1” gehalten, bis alle Ausgangssignale in den logischen Zustand „1” überführt wurden, zu welchem Zeitpunkt die Ausgabe des NAND-Gatters 223 in den logischen Zustand „0” übergeht, was mittels der dazwischen gekoppelten Logik das Ansteuerungssignal an den PMOS-Schalter 212 deaktiviert.
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Die Arbeitsweise eines Flankenübergangsdetektors gemäß einem Ausführungsbeispiel der Erfindung ist wie nachfolgend mit Bezug auf 4–10 beschrieben, wobei ein BLEN-Ausgangssignal erzeugt wird in Reaktion auf eine Abfolge von CSB-, CLK- und CLEAR-Eingangssignalen, wie zuvor mit Bezug auf 1 beschrieben, und einem CLKB-Eingangssignal, dem logischen Inversen des CLK-Eingangssignals. Sich zunächst 4 zuwendend ist bei Inbetriebsetzung der Ausgang des NOR-Gatters 206 auf einem hohen Pegel, d. h. ist im Logikzustand „1”, und der Ausgang des NOR-Gatters 209 ist auf einem niedrigen Pegel, d. h. ist im Logikzustand „0”. Wenn bei einem Inbetriebsetzungszustand des Systems der Ausgang des NOR-Gatters 209 auf einem hohen Pegel wäre, dann würde die Logikschleife, welche die NAND-Gatter 224 und 208 umfasst, das NOR-Gatter 209 zurücksetzen, so dass sein Ausgang auf einem niedrigen Pegel ist, wie in 4 veranschaulicht. In einem Anfangszustand vor Erfassen der abfallenden Flanke des CSB-Signals ist das CLK-Signal im Logikzustand „0”, das CSB-Signal ist im Logikzustand „1” und das logisch inverse CLKB-Signal ist im Logikzustand „1”. Beide Eingänge des NAND-Gatters 207 sind auf einem niedrigen Pegel, der Ausgang des NAND-Gatters 207 ist im Logikzustand „1”, und das BLEN-Ausgangssignal ist auf einem niedrigen Pegel. Das CLEAR-Eingangssignal ist zu diesem Zeitpunkt im Logikzustand „0”.
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Sich nun 5 zuwendend geht das CSB-Eingangssignal in den Logikzustand „0” über, was den Ausgang des NOR-Gatters 205 in den Logikzustand „1” zwingt, was wiederum den Ausgang 221 des mit den Gattern 206 und 209 ausgebildeten S-R-Signalspeichers 201 in den Logikzustand „1” setzt. Der Ausgang des NAND-Gatters 207 verbleibt im Logikzustand „1”. Das BLEN-Ausgangssignal bleibt zu diesem Zeitpunkt im Logikzustand „0”.
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Sich nun 6 zuwendend geht das CLK-Eingangssignal in den Logikzustand „1” über, und seine ansteigende Vorderflanke wird von dem NOR-Gatter 205 erfasst, was seinen Ausgang in den Logikzustand „0” bringt, was wiederum keine unmittelbare Auswirkung hat. Jedoch bewirkt der Übergang des CLK-Eingangssignals auch, dass der Ausgang des NAND-Gatters 207 in den Logikzustand „0” übergeht, d. h. auf einen niedrigen Pegel geht, was den PMOS-Schalter 212 aktiviert, was wiederum bewirkt, dass das BLEN-Ausgangssignal in den Logikzustand „1” gezogen wird.
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Sich nun 7 zuwendend ist das BLEN-Ausgangssignal nun im Logikzustand „1”. Als Ergebnis geht der Ausgang des NAND-Gatters 223 in den Logikzustand „0” über, der Ausgang des NAND-Gatters 208 geht in den Logikzustand „1” uber, und der Ausgang des NOR-Gatters 209 geht in den Logikzustand „0” über. Dies führt dazu, dass der Ausgang des NAND-Gatters 207 in den Logikzustand „1” übergeht, d. h. auf einen hohen Pegel geht, was die Leitfähigkeit des PMOS-Schalters 212 deaktiviert. Der mit den Invertern 213 und 214 ausgebildete Signalspeicher hält das BLEN-Ausgangssignal im Logikzustand „1”, wobei es nicht auf die Leitfähigkeit des PMOS-Schalters 212 ankommt.
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Sich nun 8 zuwendend geht das CSB-Eingangssignal in den Logikzustand „1” über, ohne eine unmittelbare Auswirkung auf den Ausgang des NOR-Gatters 205.
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Sich nun 9 zuwendend geht das CLK-Eingangssignal in den Logikzustand „0” über, und sein Inverses, das CLKB-Signal, geht in den Logikzustand „1” über. Diese Logikübergänge haben zu diesem Zeitpunkt keine Auswirkung auf den Ausgang des NOR-Gatters 205 oder des NAND-Gatters 224. Auf ähnliche Weise hat der Übergang des CLK-Eingangssignals in den Logikzustand „0” zu diesem Zeitpunkt keine Auswirkung auf den Ausgang des NAND-Gatters 207.
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Sich nun 10 zuwendend geht das CLEAR-Eingangssignal in den Logikzustand „1” über, was den NMOS-Schalter 211 zum Leiten aktiviert, wodurch bewirkt wird, dass das BLEN-Ausgangssignal ohne Beeinflussung durch die Leitfähigkeit des PMOS-Schalters 212 in den Logikzustand „0” übergeht. Entsprechend geht der Ausgang des NAND-Gatters 223 in den Logikzustand „1” über und der Ausgang des NAND-Gatters 208 geht in den Logikzustand „0” über. Der Ausgang des NOR-Gatters 209 bleibt unbeeinflusst.
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Auf diese Weise kann das BLEN-Ausgangssignal in einem kurzen Intervall wie durch das CLEAR-Eingangssignal gefordert ohne Beeinflussung durch den Rest der Logik auf einen niedrigen Logikpegel gesetzt werden.
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Ein weiteres Ausführungsbeispiel eines Flankenübergangsdetektors, welcher gemäß einem Ausführungsbeispiel der Erfindung aufgebaut ist, ist in 11 veranschaulicht. Bei diesem Ausführungsbeispiel, welches im Aufbau ähnlich ist zu demjenigen, welches in 2–10 dargestellt wurde, wurde das NAND-Gatter 207 durch eine funktional äquivalente Struktur ersetzt, welche Inverter 237 und 238 und einen zweiten PMOS-Schalter 239 enthält. Wenn das CLK-Eingangssignal in einen hohen Logikzustand übergeht, wird somit der PMOS-Schalter 212 durch einen an sein Gate gekoppelten logisch niedrigen Signalpegel zum Leiten aktiviert. Auf ähnliche Weise wird der zweite PMOS-Schalter 239 durch den Inverter 238 zum Leiten aktiviert, wenn der Ausgang 221 des NOR-Gatters 209 in einen hohen Logikzustand übergeht. Beide gleichzeitig leitenden PMOS-Schalter ziehen das BLEN-Ausgangssignal (und das WLEN-Ausgangssignal) in einen hohen Logikzustand, wodurch die Logikfunktion des zuvor oben beschriebenen NAND-Gatters 207 ausgeführt wird. Die verbleibenden Elemente von 11 sind ähnlich zu denjenigen, welche mit Bezug auf 2–10 beschrieben wurden, und auf eine wiederholte Beschreibung wird verzichtet.
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Sich nun 12 zuwendend ist eine vereinfachte Struktur einer Speichervorrichtung 1200 dargestellt, welches beispielsweise, ohne Einschränkung, ein SRAM-Speicherbauteil sein kann, als eine beispielhafte Anwendung eines Flankenübergangsdetektors gemäß einem Ausführungsbeispiels der Erfindung. Die Speichervorrichtung kann eine eigenständige Vorrichtung sein, d. h. eine integrierte Schaltung, deren primäre Funktion die Datenspeicherung ist, oder kann eine eingebettete (Embedded-)Vorrichtung sein, wie zum Beispiel eine Speichervorrichtung, welche innerhalb der Struktur einer integrierten Schaltung mit einer allgemeineren Funktion, wie zum Beispiel ein Mikroprozessor, enthalten ist. Die Speichervorrichtung beinhaltet Speicherzellen MC11, MC12, ..., MC32. Bei einem typischen Ausführungsbeispiel ist jede Speicherzelle, wie durch die innerhalb der gestrichelten Linie 1202 eingeschlossene Struktur veranschaulicht, mit einem Paar von über Kreuz gekoppelten Invertern 1206 und 1207 ausgebildet. Jede Speicherzelle beinhaltet Zugriffstransistoren 1203 und 1204, welche über eine Schaltauswahlleitung 1205 gesteuert sind.
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Der Zugriff auf eine Speicherzelle erfolgt über einen Reihendecoder 1210 und einen Spaltendecoder 1212 in Reaktion auf eine Zeilenadresse und eine Spaltenadresse, welche aus einer Speicherzellenadresse abgeleitet sind, wobei eine Adressierungsstruktur (nicht dargestellt) verwendet wird, welche einen in der Technik bekannten Schaltungsaufbau einsetzt. Der Betrieb des Zeilendecoders 1210, welcher eine Wortleitung auswählt, wie zum Beispiel die Wortleitung WL1, und des Spaltendecoders 1211, welcher eine Spalte auswählt, wie zum Beispiel die Spaltenauswahlleitung CSL1, werden aktiviert durch WLEN-Signale bzw. BLEN-Signale, welche wie zuvor beschrieben von einem Flankenübergangsdetektor 1201 in Reaktion auf CLK-, CSB- und CLEAR-Signale erzeugt werden. Daten werden in einer ausgewählten Speicherzelle von einem Leitungstreiber/Leseverstärker 1212 in Reaktion auf Eingangsdaten auf der I/O-Datenleitung gespeichert. Alternativ werden Daten aus einer ausgewählten Speicherzelle von dem Leitungstreiber/Leseverstärker 1212 ausgelesen und zur Ausgabe an eine externe Vorrichtung (nicht dargestellt) auf die I/O Datenleitung gekoppelt. Somit ist ein Signalflankenübergangsdetektor in eine Speichervorrichtung eingebaut, um in Reaktion auf sein Ausgangssignal einen Lese- oder Schreibvorgang zu aktivieren. Der Flankenübergangsdetektor aktiviert ein daraus hervorgehendes Ausgangssignal für eine minimale praktikable Zeitspanne, abhängig von realisierten Eigenschaften einer daran gekoppelten Last, wodurch ein Hochgeschwindigkeitsbetrieb der Speichervorrichtung ermöglicht wird.
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Es wurde somit ein Flankenübergangsdetektor beschrieben, welcher ein Schaltmittel beinhaltet, um ein Ausgangssignal an einem Ausgangsschaltungsknoten von einem ersten Logikpegel auf einen zweiten Logikpegel zu überführen. Ein Rückkopplungspfad ist von dem Ausgangsschaltungsknoten zu einem Eingang einer Logikvorrichtung vorgesehen, um die Leitfähigkeit des Schaltmittels zu deaktivieren, wenn das Ausgangssignal den Übergang von dem ersten Logikpegel auf den zweiten Logikpegel abschließt.
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Obwohl der Flankenübergangsdetektor zur Anwendung bei einer Speichervorrichtung beschrieben wurde, versteht es sich, dass andere Anwendungen eines Flankenübergangsdetektors innerhalb des breiten Umfangs der Erfindung in Betracht kommen, welche nicht auf Speichervorrichtungen beschränkt sein müssen.
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In Übereinstimmung mit Ausführungsbeispielen der Erfindung wird somit eine integrierte Schaltung bereitgestellt. Die integrierte Schaltung beinhaltet einen Flankenübergangsdetektor zum Erzeugen eines Ausgangssignals an einem Ausgangsschaltungsknoten des Flankenübergangsdetektors in Reaktion auf ein Eingangssignal, welches an einen Eingangsschaltungsknoten des Flankenübergangsdetektors gekoppelt ist. Der Flankenübergangsdetektor beinhaltet ein Schaltmittel, welches an den Ausgangsschaltungsknoten gekoppelt ist. Der Flankenübergangsdetektor beinhaltet ferner eine Logikvorrichtung mit einem ersten Eingang, welcher mit dem Eingangsschaltungsknoten gekoppelt ist, und einem Ausgang, welcher mit einem Steuerausgang des Schaltmittels gekoppelt ist, um das Schaltmittel zum Leiten zu aktivieren, wodurch in Reaktion auf das Eingangssignal ein Übergang des Ausgangssignals von einem ersten Logikpegel auf einen zweiten Logikpegel bewirkt wird. Der Flankenübergangsdetektor beinhaltet ferner einen Rückkopplungspfad von dem Ausgangsschaltungsknoten zu einem zweiten Eingang der Logikvorrichtung, wobei der Rückkopplungspfad die Leitfähigkeit des Schaltermittels deaktiviert, wenn das Ausgangssignal den Übergang von dem ersten Logikpegel zu dem zweiten Logikpegel abschließt.
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Obwohl die Erfindung vorwiegend im Zusammenhang mit speziellen Ausführungsbeispielen beschrieben wurde, versteht es sich für diejenigen mit Kenntnissen der Technik, dass verschiedene Änderungen bezüglich ihrer Konfiguration und ihrer Details durchgeführt werden können, ohne vom Wesen und Umfang der Erfindung abzuweichen, wie sie in den nachfolgenden Ansprüchen definiert sind. Zum Beispiel, und ohne Einschränkung, kommt innerhalb des Umfangs der Erfindung sowohl ein Detektor für abfallende Flanken als auch ein Detektor für ansteigende Flanken in Betracht. Der Umfang der Erfindung ist daher durch die beigefügten Ansprüche bestimmt, und es ist beabsichtigt, dass alle Abänderungen, welche innerhalb des Bedeutungsbereichs und des Äquivalenzbereichs der Ansprüche liegen, von den Ansprüchen umfasst sind.
