JP4419074B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4419074B2 JP4419074B2 JP2004330456A JP2004330456A JP4419074B2 JP 4419074 B2 JP4419074 B2 JP 4419074B2 JP 2004330456 A JP2004330456 A JP 2004330456A JP 2004330456 A JP2004330456 A JP 2004330456A JP 4419074 B2 JP4419074 B2 JP 4419074B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- command
- output
- signal
- command signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 36
- 230000003111 delayed effect Effects 0.000 claims description 9
- 230000001960 triggered effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 17
- 239000000654 additive Substances 0.000 description 6
- 230000000996 additive effect Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/107—Serial-parallel conversion of data or prefetch
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
Description
前記内部ライトコマンド信号は、ライトレイテンシ制御回路によって、前記外部ライトコマンド信号の入力のタイミングから所定のクロックサイクルだけ遅らせたタイミングで出力される第1のフラグ信号をトリガーとして発行され、前記内部リードコマンド信号は、リードレイテンシ制御回路によって、前記外部リードコマンド信号の入力のタイミングから所定のクロックサイクルだけ遅らせたタイミングで出力される第2のフラグ信号をトリガーとして発行され、前記第1のフラグ信号と前記第2のフラグ信号が同じクロックサイクルのタイミングで出力されたことを検出したときに前記コマンド発行回路からクリアコマンドを発行し、前記クリアコマンドにより前記入力アドレスポインタ回路及び出力アドレスポインタ回路のポインタを初期値にリセットすることで、前記アドレスラッチ回路のポインタ指定を正常に復帰させることを特徴とする。
外部端子から前記半導体記憶装置に外部ライトコマンド信号が入力された場合に、前記外部ライトコマンド信号は前記コマンド発行回路に入力され、前記ライトレイテンシ制御回路によって前記外部ライトコマンド信号の入力のタイミングから所定のクロックサイクルだけ遅らせたタイミングで出力される第1のフラグ信号に基づいて、前記コマンド発行回路から内部ライトコマンド信号を発行し、外部端子から前記半導体記憶装置に外部リードコマンド信号が入力された場合に、前記外部リードコマンド信号は前記コマンド発行回路に入力され、前記リードレイテンシ制御回路によって前記外部リードコマンド信号の入力のタイミングから所定のクロックサイクルだけ遅らせたタイミングで出力される第2のフラグ信号に基づいて、前記コマンド発行回路から内部リードコマンド信号を発行し、前記入力アドレスポインタ回路は、前記外部ライトコマンド信号および前記外部リードコマンド信号の前記コマンド発行回路への入力回数をカウントしてポインタ出力の数値設定を行い、前記出力アドレスポインタ回路は、前記内部部ライトコマンド信号および前記内部リードコマンド信号の前記コマンド発行回路からの発行回数をカウントしてポインタ出力の数値設定を行い、前記アドレスラッチ回路部は、前記外部ライトコマンド信号または前記外部リードコマンド信号が前記コマンド発行回路に入力された際には、前記入力アドレスポインタ回路のポインタ出力により指定された前記アドレスラッチ回路に、入力された前記外部ライトコマンドまたは前記外部リードコマンド信号に対応したアドレス信号をラッチし、前記内部ライトコマンド信号または前記内部リードコマンド信号が前記コマンド発行回路から発行された際には、前記出力アドレスポインタ回路のポインタ出力により指定された前記アドレスラッチ回路から、発行された前記内部ライトコマンド信号または前記内部リードコマンド信号に対応するアドレス信号を出力し、前記第1のフラグ信号と前記第2のフラグ信号が同じクロックサイクルのタイミングで出力されたことを検出した場合には、前記コマンド発行回路からクリアコマンドを発行し、前記クリアコマンドにより前記入力アドレスポインタ回路及び出力アドレスポインタ回路のポインタ出力の数値を共に初期値にリセットすることで、前記アドレスラッチ回路のポインタ指定を正常に復帰させることを特徴とする。
20 コマンド発行回路
30 ライトレイテンシ制御回路
40 リードレイテンシ制御回路
50 入力コマンドカウント回路(入力アドレスポインタ回路)
60 出力コマンドカウント回路(出力アドレスポインタ回路)
70 カラムアドレスラッチ回路
110 入力バッファ
120 コマンド発行回路
130 カラムアドレスラッチ回路
140 YS(カラム選択)ラッチ回路
200 レベルセンス型Dラッチ回路
201 出力反転タイプのレベルセンス型Dラッチ回路
202 リセット端子付レベルセンス型Dラッチ回路
210 出力反転タイプのセット端子付エッジトリガ型Dフリップフロップ回路
211 リセット端子付エッジトリガ型Dフリップフロップ回路
212 出力反転タイプのリセット端子付エッジトリガ型Dフリップフロップ回路
Claims (6)
- クロック信号に同期して動作する半導体記憶装置において、
外部から入力される外部ライトコマンド信号に応じて内部ライトコマンド信号を発行し、外部から入力される外部リードコマンド信号に応じて内部リードコマンド信号を発行するコマンド発行回路と、
前記外部ライトコマンド信号および前記外部リードコマンド信号の前記コマンド発行回路への入力回数に応じてカウントを行う入力アドレスポインタ回路と、
前記内部ライトコマンド信号および前記内部リードコマンド信号の前記コマンド発行回路からの発行回数に応じてカウントを行う出力アドレスポインタ回路と、
前記入力アドレスポインタ回路からのポインタにより指定されたラッチ回路にアドレス信号をラッチし、前記出力アドレスポインタ回路からのポインタにより指定された前記ラッチ回路にラッチされているアドレス信号を出力するアドレスラッチ回路と、を備え、
前記内部ライトコマンド信号は、ライトレイテンシ制御回路によって、前記外部ライトコマンド信号の入力のタイミングから所定のクロックサイクルだけ遅らせたタイミングで出力される第1のフラグ信号をトリガーとして発行され、
前記内部リードコマンド信号は、リードレイテンシ制御回路によって、前記外部リードコマンド信号の入力のタイミングから所定のクロックサイクルだけ遅らせたタイミングで出力される第2のフラグ信号をトリガーとして発行され、
前記第1のフラグ信号と前記第2のフラグ信号が同じクロックサイクルのタイミングで出力されたことを検出したときに前記コマンド発行回路からクリアコマンドを発行し、前記クリアコマンドにより前記入力アドレスポインタ回路及び出力アドレスポインタ回路のポインタを初期値にリセットすることで、前記アドレスラッチ回路のポインタ指定を正常に復帰させることを特徴とする半導体記憶装置。 - 前記クリアコマンドが発行された場合に、前記ライトレイテンシ制御回路内で保持されている前記外部ライトコマンド信号および前記リードレイテンシ制御回路内で保持されている前記外部リードコマンド信号が共にリセットされることを特徴とする請求項1に記載の半導体記憶装置。
- クロック信号に同期して動作する半導体記憶装置において、
制御信号の発行を行うコマンド発行回路と、
複数のアドレスをラッチするためのアドレスラッチ回路および入力アドレスポインタ回路および出力アドレスポインタ回路を含むアドレスラッチ回路部と、
ライトレイテンシ制御回路と、
リードレイテンシ制御回路と、を備え、
外部端子から前記半導体記憶装置に外部ライトコマンド信号が入力された場合に、前記外部ライトコマンド信号は前記コマンド発行回路に入力され、前記ライトレイテンシ制御回路によって前記外部ライトコマンド信号の入力のタイミングから所定のクロックサイクルだけ遅らせたタイミングで出力される第1のフラグ信号に基づいて、前記コマンド発行回路から内部ライトコマンド信号を発行し、
外部端子から前記半導体記憶装置に外部リードコマンド信号が入力された場合に、前記外部リードコマンド信号は前記コマンド発行回路に入力され、前記リードレイテンシ制御回路によって前記外部リードコマンド信号の入力のタイミングから所定のクロックサイクルだけ遅らせたタイミングで出力される第2のフラグ信号に基づいて、前記コマンド発行回路から内部リードコマンド信号を発行し、
前記入力アドレスポインタ回路は、前記外部ライトコマンド信号および前記外部リードコマンド信号の前記コマンド発行回路への入力回数をカウントしてポインタ出力の数値設定を行い、
前記出力アドレスポインタ回路は、前記内部部ライトコマンド信号および前記内部リードコマンド信号の前記コマンド発行回路からの発行回数をカウントしてポインタ出力の数値設定を行い、
前記アドレスラッチ回路部は、前記外部ライトコマンド信号または前記外部リードコマンド信号が前記コマンド発行回路に入力された際には、前記入力アドレスポインタ回路のポインタ出力により指定された前記アドレスラッチ回路に、入力された前記外部ライトコマンドまたは前記外部リードコマンド信号に対応したアドレス信号をラッチし、前記内部ライトコマンド信号または前記内部リードコマンド信号が前記コマンド発行回路から発行された際には、前記出力アドレスポインタ回路のポインタ出力により指定された前記アドレスラッチ回路から、発行された前記内部ライトコマンド信号または前記内部リードコマンド信号に対応するアドレス信号を出力し、
前記第1のフラグ信号と前記第2のフラグ信号が同じクロックサイクルのタイミングで出力されたことを検出した場合には、前記コマンド発行回路からクリアコマンドを発行し、前記クリアコマンドにより前記入力アドレスポインタ回路及び出力アドレスポインタ回路のポインタ出力の数値を共に初期値にリセットすることで、前記アドレスラッチ回路のポインタ指定を正常に復帰させることを特徴とする半導体記憶装置。 - 前記外部ライトコマンド信号は対応する前記内部ライトコマンド信号が発行されるまでの間、前記ライトレイテンシ制御回路内で保持され、
前記外部リードコマンド信号は対応する前記内部リードコマンド信号が発行されるまでの間、前記リードレイテンシ制御回路内で保持され、
前記クリアコマンドが発行された場合には、前記ライトレイテンシ制御回路内で保持されている前記外部ライトコマンド信号および前記リードレイテンシ制御回路内で保持されている前記外部リードコマンド信号は共にリセットされることを特徴とする請求項3に記載の半導体記憶装置。 - 前記入力アドレスポインタ回路および前記出力アドレスポインタ回路は、それぞれリセット端子付エッジトリガ型のDフリップフロップ回路を含み、
前記クリアコマンドの発行に基づいて、前記Dフリップフロップ回路のリセット端子にリセット信号を入力することで、前記入力アドレスポインタ回路が保持しているポインタ出力および前記出力アドレスポインタ回路が保持しているポインタ出力を初期値にリセットすることを特徴とする請求項4に記載の半導体記憶装置。 - 請求項1乃至請求項5のいずれか1項に記載の半導体記憶装置において、前記半導体記憶装置はDDR2−DRAMであることを特徴とする半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004330456A JP4419074B2 (ja) | 2004-11-15 | 2004-11-15 | 半導体記憶装置 |
US11/271,816 US20060104150A1 (en) | 2004-11-15 | 2005-11-14 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004330456A JP4419074B2 (ja) | 2004-11-15 | 2004-11-15 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006139879A JP2006139879A (ja) | 2006-06-01 |
JP4419074B2 true JP4419074B2 (ja) | 2010-02-24 |
Family
ID=36386112
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004330456A Expired - Fee Related JP4419074B2 (ja) | 2004-11-15 | 2004-11-15 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20060104150A1 (ja) |
JP (1) | JP4419074B2 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100753081B1 (ko) * | 2005-09-29 | 2007-08-31 | 주식회사 하이닉스반도체 | 내부 어드레스 생성장치를 구비하는 반도체메모리소자 |
US8483005B2 (en) | 2005-09-29 | 2013-07-09 | Hynix Semiconductor Inc. | Internal signal generator for use in semiconductor memory device |
US7609584B2 (en) * | 2005-11-19 | 2009-10-27 | Samsung Electronics Co., Ltd. | Latency control circuit and method thereof and an auto-precharge control circuit and method thereof |
KR100753421B1 (ko) * | 2006-06-19 | 2007-08-31 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 어드레스 래치 회로 |
JP4400601B2 (ja) | 2006-08-21 | 2010-01-20 | エルピーダメモリ株式会社 | レイテンシカウンタ |
JP5666077B2 (ja) * | 2007-07-04 | 2015-02-12 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | アドレスカウンタ及びこれを有する半導体記憶装置、並びに、データ処理システム |
JP5420827B2 (ja) * | 2007-07-04 | 2014-02-19 | ピーエスフォー ルクスコ エスエイアールエル | アドレスカウンタ及びこれを有する半導体記憶装置、並びに、データ処理システム |
DE102008043921A1 (de) * | 2008-11-20 | 2010-05-27 | Robert Bosch Gmbh | Vorrichtung für elektrische Zellenspannungsmessungen |
JP5595240B2 (ja) * | 2010-11-17 | 2014-09-24 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
KR102160607B1 (ko) * | 2014-04-02 | 2020-09-29 | 에스케이하이닉스 주식회사 | 반도체 메모리 및 그의 구동 방법 |
KR102647421B1 (ko) * | 2016-10-06 | 2024-03-14 | 에스케이하이닉스 주식회사 | 반도체장치 |
US10607671B2 (en) * | 2018-02-17 | 2020-03-31 | Micron Technology, Inc. | Timing circuit for command path in a memory device |
KR20210104499A (ko) * | 2020-02-17 | 2021-08-25 | 에스케이하이닉스 주식회사 | 셀프라이트방법 및 이를 이용한 반도체장치 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
US5666516A (en) * | 1993-12-16 | 1997-09-09 | International Business Machines Corporation | Protected programmable memory cartridge having selective access circuitry |
US6374323B1 (en) * | 1998-11-16 | 2002-04-16 | Infineon Technologies Ag | Computer memory conflict avoidance using page registers |
US7178005B1 (en) * | 2004-06-30 | 2007-02-13 | Sun Microsystems, Inc. | Efficient implementation of timers in a multithreaded processor |
-
2004
- 2004-11-15 JP JP2004330456A patent/JP4419074B2/ja not_active Expired - Fee Related
-
2005
- 2005-11-14 US US11/271,816 patent/US20060104150A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20060104150A1 (en) | 2006-05-18 |
JP2006139879A (ja) | 2006-06-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10762945B2 (en) | Memory device and refresh method for PSRAM | |
US20060104150A1 (en) | Semiconductor memory device | |
US5784332A (en) | Clock frequency detector for a synchronous memory device | |
JP3566429B2 (ja) | 同期型半導体記憶装置 | |
KR100963702B1 (ko) | 명령 신호 및 동작 상태에 기초하여 명령을 디코딩하기위한 시스템 및 방법 | |
US6327175B1 (en) | Method and apparatus for controlling a memory array with a programmable register | |
US7610455B2 (en) | Technique to read special mode register | |
US8611176B2 (en) | Counter circuit, latency counter, semiconductor memory device including the same, and data processing system | |
US6175905B1 (en) | Method and system for bypassing pipelines in a pipelined memory command generator | |
US7898900B2 (en) | Latency counter, semiconductor memory device including the same, and data processing system | |
KR100399672B1 (ko) | 메모리소자,컴퓨터시스템,데이터전송방법,및비동기메모리소자변형방법 | |
US7085192B2 (en) | Semiconductor integrated circuit device | |
US6256240B1 (en) | Semiconductor memory circuit | |
JP2002513496A (ja) | メモリ装置コマンド信号生成器 | |
US7397727B2 (en) | Write burst stop function in low power DDR sDRAM | |
JP4266436B2 (ja) | 半導体記憶装置 | |
JP4759717B2 (ja) | 同期型不揮発性メモリおよびメモリシステム | |
JP2004253123A (ja) | (n/2)ステージを有するアドレスバッファ | |
US6934216B2 (en) | Semiconductor memory device | |
US7755969B2 (en) | Address receiving circuit for a semiconductor apparatus | |
US20120008423A1 (en) | Setting circuit and integrated circuit including the same | |
US6751130B2 (en) | Integrated memory device, method of operating an integrated memory, and memory system having a plurality of integrated memories | |
JP7507289B2 (ja) | 疑似スタティックランダムアクセスメモリ | |
JP2001243772A (ja) | ダイナミック・ランダム・アクセス・メモリ(dram) | |
CN116230047A (zh) | 虚拟静态随机存取存储器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090304 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090501 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091104 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091118 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121211 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121211 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131211 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |