DE102005049987A1 - Datenausgabepuffer und Halbleiterspeicherbauelement - Google Patents

Datenausgabepuffer und Halbleiterspeicherbauelement Download PDF

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Abstract

Die Erfindung bezieht sich auf einen Datenausgabepuffer, der einer Pufferausgabeleitung (EDIO) Daten zur Verfügung stellt, die von einer Puffereingabeleitung (IDIO) empfangen werden, und ein zugehöriges Halbleiterspeicherbauelement. DOLLAR A Erfindungsgemäß sind eine Verzögerungssteuereinheit (100), die dafür eingerichtet ist, in Reaktion auf ein empfangenes Referenzsteuersignal (RCON) ein Pufferfreigabesignal (BEN) zu erzeugen, das in einem aktivierten Zustand bleibt, wenn eine Periodendauer des Referenzsteuersignals (RCON) kürzer als eine Referenzperiodendauer ist, und eine Puffereinheit (200) vorhanden, die dafür eingerichtet ist, der Pufferausgabeleitung (EDIO) die Daten der Puffereingabeleitung (IDIO) zur Verfügung zu stellen, wobei die Puffereinheit (200) die Datenbereitstellung für die Pufferausgabeleitung (EDIO) in Reaktion auf eine Deaktivierung des Pufferfreigabesignals (BEN) blockiert. DOLLAR A Verwendung z. B. für Halbleiterspeicherbauelemente vom Flash-Typ.

Description

  • Die Erfindung betrifft einen Datenausgabepuffer nach dem Oberbegriff des Anspruchs 1 und ein zugehöriges Halbleiterspeicherbauelement.
  • Ein Datenausgabepuffer gibt Daten z.B. aus einem inneren Bereich eines Halbleiterchips nach außen aus. Gewöhnlich wird ein Ausgabeanschluss des Datenausgabepuffers als Datenausgabetreiber bezeichnet. Mit dem Ansteigen der Betriebsgeschwindigkeit eines Halbleiterspeicherbauelements arbeitet der Datenausgabepuffer in einem korrespondierenden Betriebsmodus.
  • Allgemein können die Datenausgabemodi eines Halbleiterspeicherbauelements in einen normalen Ausgabemodus und einen erweiterten Datenausgabemodus (EDO-Modus) klassifiziert werden. Der normale Ausgabemodus entspricht einem in 1 dargestellten Betriebsmodus, bei dem in Reaktion auf ein Referenzsteuersignal RCON Daten einer Puffereingabeleitung IDIO im Inneren eines Chips an eine Pufferausgabeleitung EDIO außerhalb des Chips ausgegeben werden. Während des normalen Ausgabemodus beginnt die Datenbereitstellung vom Chipinne ren nach außen in Reaktion auf eine führende Flanke des Referenzsteuersignals RCON. Hingegen wird die Datenbereitstellung vom Chipinneren nach außen in Reaktion auf eine hintere Flanke des Referenzsteuersignals RCON blockiert. Entsprechend weist der normale Ausgabemodus den Vorteil auf, dass die Pufferausgabeleitung EDIO vorgeladen oder für andere Zwecke verwendet werden kann, während die Datenbereitstellung zum Chipäußeren blockiert ist. Hierbei kann der normale Ausgabemodus für den Fall effektiv genutzt werden, in welchem eine Betriebsperiode des Halbleiterspeicherbauelements relativ lang ist, d.h. für den Fall eines Betriebsmodus mit einer niedrigen Frequenz.
  • Im Gegensatz dazu entspricht der EDO-Modus, wie in 2 gezeigt, einem Betriebsmodus, welcher unabhängig vom Zustand des Referenzsteuersignals RCON Daten der Puffereingabeleitung IDIO im Inneren des Chips an die Pufferausgabeleitung EDIO außerhalb des Chips ausgibt. Das bedeutet, dass während des EDO-Modus Daten für die Pufferausgabeleitung EDIO bereitgestellt werden, sobald die Daten von der Puffereingabeleitung IDIO im Chipinneren empfangen werden. Dieser EDO-Modus kann für den Fall effektiv genutzt werden, in welchem eine Betriebsperiode des Halbleiterspeicherbauelements relativ kurz ist, d.h. für den Fall eines Betriebsmodus mit einer hohen Frequenz.
  • 3 zeigt ein Blockdiagramm eines herkömmlichen Datenausgabepuffers, bei dem der Betriebsmodus durch ein zusätzlich bereitgestelltes Modusauswahlsignal MSEL bestimmt wird. Entsprechend ist bei diesem herkömmlichen Datenausgabepuffer eine Struktur zum Empfangen des Modusauswahlsignals MSEL und zum Umschalten des Betriebsmodus basierend auf dem Modusauswahlsignal MSEL erforderlich, was den Aufbau einer zugehörigen Schaltung komplizierter macht. Zudem ist in einem Halbleiterspeicherbauelement mit dem herkömmlichen Datenausgabepuffer gemäß 3 eine separate Schaltung zum Erzeugen des Modusauswahlsignals MSEL erforderlich.
    •
  • Es ist Aufgabe der Erfindung, einen Datenausgabepuffer und ein Halbleiterspeicherbauelement anzugeben, deren Betriebsmodus ohne ein separates Modusauswahlsignal gesteuert werden kann.
  • Die Erfindung löst diese Aufgabe durch einen Datenausgabepuffer mit den Merkmalen des Patentanspruchs 1 und durch ein Halbleiterspeicherbauelement mit den Merkmalen des Patentanspruchs 8.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
    •
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:
  • 1 ein Zeitablaufdiagramm einer Datenausgabe eines herkömmlichen Datenausgabepuffers während eines normalen Ausgabemodus,
  • 2 ein Zeitablaufdiagramm einer Datenausgabe eines herkömmlichen Datenausgabepuffers während eines EDO-Modus,
  • 3 ein Blockdiagramm eines herkömmlichen Datenausgabepuffers,
  • 4 ein Blockdiagramm eines erfindungsgemäßen Datenausgabepuffers,
  • 5 ein detailliertes Schaltbild einer Ausführungsform einer Verzögerungssteuereinheit aus 4,
  • 6 ein Zeitablaufdiagramm von wesentlichen Signalen der Verzögerungssteuereinheit gemäß 5,
  • 7 ein Zeitablaufdiagramm eines Datenausgabevorgangs im Datenpuffer gemäß 4 und
  • 8 ein Blockdiagramm eines Halbleiterspeicherbauelements mit dem Datenausgabepuffer gemäß 4.
  • Nachfolgend werden exemplarische Ausführungsformen der Erfindung anhand der zugehörigen Zeichnungen näher erläutert, in denen gleiche Bezugszeichen Elemente bzw. Komponenten bezeichnen, die gleiche bzw. analoge Funktionen ausführen.
  • 4 zeigt im Blockdiagramm einen Datenausgabepuffer 10, der eine Steuerung so ausführt, dass Daten einer Puffereingabeleitung IDIO innerhalb eines Chips einer Pufferausgabeleitung EDIO außerhalb des Chips zur Verfügung gestellt werden.
  • Wie aus 4 ersichtlich ist, umfasst der Datenausgabepuffer 10 eine Verzögerungssteuereinheit 100 und eine Puffereinheit 200. Die Verzögerungssteuereinheit 100 erzeugt ein Pufferfreigabesignal BEN korrespondierend mit einem empfangenen Referenzsteuersignal RCON. Hierbei bleibt das Pufferfreigabesignal BEN in einem aktivierten Zustand, hier in einem logisch hohen Zustand „H", wenn eine Periodendauer des Referenzsteuersignals RCON kürzer als eine vorbestimmte Referenzperiodendauer ist.
  • Das Pufferfreigabesignal BEN wird vorzugsweise in Reaktion auf eine führende Flanke des Referenzsteuersignals RCON aktiviert. Zudem wird das Pufferfreigabesignal BEN verzögert in Reaktion auf eine hintere Flanke des Referenzsteuersignals RCON deaktiviert. Ist die Periodendauer des Referenzsteuersignals RCON jedoch kürzer als die vorbestimmte Referenzperiodendauer, dann ist die Deaktivierung des Pufferfreigabesignals BEN blockiert.
  • 5 zeigt ein detailliertes Schaltbild einer Ausführungsform der Verzögerungssteuerschaltung 100 aus 4. Wie aus 5 ersichtlich ist, umfasst die Verzögerungssteuereinheit 100 in diesem Beispiel ein unidirektionales Verzögerungsmittel 110 und ein Logikbetriebsmittel 130.
  • Das unidirektionale Verzögerungsmittel 110 erzeugt ein Ausgabehilfssignal XOS in Reaktion auf die führende Flanke eines Eingabehilfssignals XIS, welches mit dem Referenzsteuersignal RCON verknüpft ist. Zusätzlich reagiert die hintere Flanke des Ausgabehilfssignals XOS verzögert auf die hintere Flanke des Eingabehilfssignals XIS.
  • Im gezeigten Beispiel entspricht das Eingabehilfssignal XIS dem invertierten Referenzsteuersignal RCON. Entsprechend ist die führende Flanke des Eingabehilfssignals XIS eine abfallende Flanke und wird in Reaktion auf die führende Flanke des Referenzsteuersignals RCON erzeugt, hier in Reaktion auf eine ansteigende Flanke des Referenzsteuersignals RCON.
  • Das unidirektionale Verzögerungsmittel 110 umfasst ein unidirektionales Verzögerungselement 111 und ein Zwischenspeicherelement 113. Das unidirektionale Verzögerungselement 111 erzeugt in Reaktion auf die führende Flanke des Eingabehilfssignals XIS ein Vorbereitungssignal XPRE. Hierbei reagiert eine hintere Flanke des Vorbereitungssignals XPRE verzögert auf die hintere Flanke des Eingabehilfssignals XIS. Das Zwischenspeicherelement 113 puffert das Vorbereitungssignal XPRE und erzeugt das Ausgabehilfssignal XOS.
  • Das logische Betriebsmittel 130 führt eine UND-Verknüpfung des Eingabehilfssignals XIS und des Ausgabehilfssignals XOS aus und erzeugt das Pufferfreigabesignal BEN. Im gezeigten Beispiel ist das logische Betriebsmittel 130 als NAND-Gatter implementiert.
  • 6 zeigt ein Zeitablaufdiagramm von wesentlichen Signalen der Verzögerungssteuerschaltung 100 gemäß 5, welches deutlich macht, dass die Deaktivierung des Pufferfreigabesignals BEN blockiert ist, wenn die Periodendauer des Referenzsteuersignals RCON kürzer als eine bestimme Referenzperiodendauer ist. In 6 bezeichnet T1 ein Zeitintervall für den Fall, in welchem die Periodendauer des Referenzsteuersignals RCON länger als die Referenzperiodendauer ist, und T2 bezeichnet ein Zeitintervall, in welchem die Periodendauer des Referenzsteuersignals RCON kürzer als die Referenzperiodendauer ist.
  • Unter Bezugnahme auf 5 und 6 werden nun die Funktionsweise und die Wirkung der Verzögerungssteuereinheit 100 beschrieben. Zuerst wird die Funktionsweise während des Zeitintervalls T1 beschrieben. Das Eingabehilfssignal XIS resultiert aus einer Invertierung des Referenzsteuersignals RCON. Ein Übergang des Vorbereitungssignals XPRE auf hohen logischen Pegel „H" erfolgt in Reaktion auf einen Übergang des Eingabehilfssignals XIS auf einen logisch niedrigen Pegel „L", wobei dieser Übergang seinerseits in Reaktion auf die führende Flanke des Referenzsteuersignals RCON erfolgt. Der Übergang des Vorbereitungssignals XPRE erfolgt auf den logisch niedrigen Pegel „L" verzögert in Reaktion auf den Übergang des Eingabehilfssignals XIS auf den logisch hohen Pegel „H", und dieser Übergang erfolgt seinerseits in Reaktion auf die hintere Flanke des Referenzsteuersignals RCON. Das bedeutet, dass das Vorbereitungssignal XPRE auf den niedrigen logischen Pegel „L" in Reaktion auf den Übergang des Eingabehilfssignals XIS auf den hohen logischen Pegel „H" wechselt, aber erst nach Ablauf einer be stimmten Verzögerungszeitspanne. Zudem entspricht das Ausgabehilfssignal XOS dem invertierten Vorbereitungssignal XPRE.
  • Daraus resultiert, dass während des Zeitintervalls T1 das Pufferfreigabesignal BEN auf den hohen logischen Pegel „H" in Reaktion auf den Übergang des Referenzsteuersignals RCON auf den hohen logischen Pegel „H" aktiviert wird und verzögert auf den niedrigen logischen Pegel „L" in Reaktion auf den Übergang des Referenzsteuersignals RCON auf den niedrigen logischen Pegel „L" deaktiviert wird. Entsprechend tritt während des Zeitintervalls T1 eine Periodendauer t11 auf, in welcher das Pufferfreigabesignal BEN deaktiviert ist.
  • Nachfolgend wird die Funktionsweise während des Zeitintervalls T2 beschrieben. Bevor das Vorbereitungssignal XPRE verzögert in Reaktion auf den Übergang des Eingabezusatzsignals XIS auf den hohen logischen Pegel „H" einen Übergang auf den logisch niedrigen Pegel „L" ausführt, wechselt das Eingabehilfssignals XIS auf den niedrigen Pegel „L" zurück. Entsprechend wechselt das Vorbereitungssignal XPRE nicht auf den logisch niedrigen Pegel „L". Daraus resultiert, dass das Pufferfreigabesignal BEN ebenfalls nicht auf den logisch niedrigen Pegel „L" wechselt und auf dem aktivierten hohen logischen Pegel „H" bleibt.
  • Wie weiter aus 4 ersichtlich ist, stellt die Puffereinheit 200 der Pufferausgabeleitung EDIO Daten von der Puffereingabeleitung IDIO zur Verfügung, während das Pufferfreigabesignal BEN im aktivierten Zustand mit dem hohen logischen Pegel „H" ist. Des Weiteren wird die Bereitstellung von Daten auf der Pufferausgabeleitung EDIO in Reaktion auf die Deaktivierung des Pufferfreigabesignals BEN auf den niedrigen logischen Pegel „L" blockiert.
  • In vorteilhafter Weise stellt die Puffereinheit 200 der Pufferausgabeleitung EDIO Daten zur Verfügung, welche durch eine UND-Verknüpfung des Pufferfreigabesignals BEN mit den Daten auf der Puffereingabeleitung IDIO erzeugt werden. Insbesondere kann die Puffereinheit 200 als UND-Gatter ausgeführt sein, welches eine UND-Verknüpfung des Pufferfreigabesignals BEN und der Daten auf der Puffereingabeleitung IDIO ausführt und das Ergebnis der UND-Verknüpfung der Pufferausgabeleitung EDIO zur Verfügung stellt.
  • 7 zeigt ein Zeitablaufdiagramm eines Dateneingabevorgangs in den Datenpuffer 10 gemäß 4. Wie oben ausgeführt ist, tritt im Fall eines Zeitintervalls T1', während dem die Periodendauer des Referenzsteuersignals RCON länger als die vorgegebene Referenzperiodendauer ist, ein Bereich t11' auf, während dem das Pufferfreigabesignal BEN auf den niedrigen Pegel „L" deaktiviert ist.
  • Entsprechend beginnt während des Zeitintervalls T1' die Datenbereitstellung aus dem Chipinneren nach außen in Reaktion auf eine führende Flanke des Referenzsteuersignals RCON. Des Weiteren wird die Datenbereitstellung vom Chipinneren nach außen in Reaktion auf eine hintere Flanke des Referenzsteuersignals RCON blockiert. Das bedeutet, dass während des Zeitintervalls T1' der Datenausgabepuffer 10 im normalen Ausgabemodus arbeitet, in dem er in Reaktion auf das Referenzsteuersignal RCON Daten der Puffereingabeleitung IDIO im Chipinneren an die Pufferausgabeleitung EDIO außerhalb des Chips ausgibt. Im Zeitintervall T1' kann die Pufferausgabeleitung EDIO außerhalb des Chips während der Periodendauer t11' vorgeladen oder für andere Zwecke verwendet werden, solange die Datenbereitstellung an die Außenseite des Chips im blockierten Zustand ist.
  • Im Gegensatz dazu bleibt im Fall eines Zeitintervalls T2', während dem die Periodendauer des Referenzsteuersignals RCON kürzer als die vorgegebene Referenzperiodendauer ist, das Pufferfreigabesignal BEN im aktivierten Zustand mit hohem logischem Pegel „H". Entsprechend ar beitet der Datenausgabepuffer 10 während des Zeitintervalls T2' im EDO-Modus, welcher unabhängig vom Zustand des Referenzsteuersignals RCON der Pufferausgabeleitung EDIO außerhalb des Chips Daten zur Verfügung stellt, sobald die Daten von der Puffereingabeleitung IDIO im Chipinneren empfangen werden.
  • Im Datenausgabepuffer 10 wechselt der jeweils aktuelle Betriebsmodus gemäß der Periodendauer bzw. der Frequenz des Referenzsteuersignals RCON, ohne dass ein Modusauswahlsignal zur Verfügung gestellt wird. In anderen Worten ausgedrückt, der Datenausgabepuffer 10 arbeitet im normalen Ausgabemodus, wenn die Betriebsperiodendauer lang ist, d.h. wenn der Datenausgabepuffer 10 mit einer niedrigen Frequenz betrieben wird, während er im EDO-Modus arbeitet, wenn die Betriebsperiodendauer kurz ist, d.h. wenn er mit einer hohen Frequenz betrieben wird. Entsprechend kann der Datenausgabepuffer mit einem im Vergleich zum herkömmlichen Datenausgabepuffer deutlich einfacheren Aufbau implementiert werden.
  • Hierbei kann der Datenausgabepuffer 10 in vorteilhafter Weise z.B. in einem in 8 dargestellten Halbleiterspeicherbauelement verwendet werden, das außer dem Datenausgabepuffer 10 ein Speicherfeld 20, einen X-Decoder 30 und einen Y-Decoder 40 beinhaltet.
  • Das Speicherfeld 20 umfasst eine Mehrzahl von Speicherzellen, welche in einer aus Zeilen und Spalten gebildeten Matrix angeordnet sind. Der X-Decoder 30 decodiert jeweils eine bestimmte Zeilenadresse XADD und wählt eine Zeile des Speicherfelds 20 aus. Der Y-Decoder 40 decodiert jeweils eine bestimmte Spaltenadresse YADD und wählt eine Spalte des Speicherfelds 20 aus.
  • Der Datenausgabepuffer 10 steuert die Daten auf der Puffereingabeleitung IDIO, welche aus den durch den X-Decoder 30 und den Y-Decoder 40 spezifizierten Speicherzellen des Speicherfelds 20 gelesen werden, und stellt die Daten der Pufferausgabeleitung EDIO zur Verfügung. Des Weiteren kann im Datenausgabepuffer 10 die Datenbereitstellung der Pufferausgabeleitung EDIO von der Puffereingabeleitung IDIO in Reaktion auf das oben beschriebene Referenzsteuersignal RCON blockiert werden, wobei die Blockierung der Datenbereitstellung verhindert wird, wenn die Periodendauer des Referenzsteuersignals RCON kürzer als eine voreingestellte Referenzperiodendauer ist.
  • Vorzugsweise ist das Halbleiterspeicherbauelement gemäß 8 als Flashspeicher ausgeführt und umfasst einen Seitenpuffer 50. Der Seitenpuffer 50 puffert Daten, welche vom Speicherfeld 20 gelesen werden. Des Weiteren können die vom Seitenpuffer 50 zwischengespeicherten Daten in Reaktion auf ein Zeilenauswahlsignal YSEL, welches vom Y-Decoder 40 bereitgestellt wird, dem Datenausgabepuffer 10 zur Verfügung gestellt werden.
  • Das Halbleiterspeicherbauelement gemäß 8 umfasst den Datenausgabepuffer 10, dessen Betriebsmodus abhängig von der Frequenz selbsttätig umschaltet. Entsprechend erfordert das Halbleiterspeicherbauelement keine zusätzliche Schaltung zum Erzeugen eines Modusauswahlsignals, welches den EDO-Modus oder den normalen Ausgabemodus auswählt. Entsprechend kann der Aufbau des Halbleiterspeicherbauelements einfach gehalten werden.
  • Im oben beschriebenen Datenausgabepuffer wechselt der Betriebsmodus abhängig von der Periodendauer des Referenzsteuersignals RCON, auch wenn kein zusätzliches Modusauswahlsignal zur Verfügung gestellt wird, d.h. der Datenausgabepuffer arbeitet im normalen Ausgabemodus, wenn die Betriebsperiodendauer des Referenzsteuersignals RCON lang ist, und im EDO-Modus, wenn die Betriebsperiodendauer des Referenzsteuersignals RCON kurz ist. Entsprechend kann der Da tenausgabepuffer mit einem im Vergleich zum herkömmlichen Datenausgabepuffer deutlich einfacheren Aufbau implementiert werden.
  • Des Weiteren erfordert das Halbleiterspeicherbauelement, welches den oben beschriebenen Datenausgabepuffer umfasst, keine zusätzliche Schaltung zum Erzeugen eines Modusauswahlsignals, welches den EDO-Modus oder den normalen Ausgabemodus auswählt. Entsprechend kann das Halbleiterspeicherbauelement mit einem vergleichsweise einfachen Aufbau implementiert werden.

Claims (10)

  1. Datenausgabepuffer, der einer Pufferausgabeleitung (EDIO) Daten zur Verfügung stellt, die von einer Puffereingabeleitung (IDIO) empfangen werden, gekennzeichnet durch – eine Verzögerungssteuereinheit (100), die dafür eingerichtet ist, in Reaktion auf ein empfangenes Referenzsteuersignal (RCON) ein Pufferfreigabesignal (BEN) zu erzeugen, das in einem aktivierten Zustand bleibt, wenn eine Periodendauer des Referenzsteuersignals (RCON) kürzer als eine Referenzperiodendauer ist, und – eine Puffereinheit (200), die dafür eingerichtet ist, der Pufferausgabeleitung (EDIO) die Daten der Puffereingabeleitung (IDIO) zur Verfügung zu stellen und die Datenbereitstellung für die Pufferausgabeleitung (EDIO) in Reaktion auf eine Deaktivierung des Pufferfreigabesignals (BEN) zu blockieren.
  2. Datenausgabepuffer nach Anspruch 1, dadurch gekennzeichnet, dass das Pufferfreigabesignal (BEN) in Reaktion auf eine führende Flanke des Referenzsteuersignals (RCON) aktiviert und in Reaktion auf eine hintere Flanke des Referenzsteuersignals (RCON) deaktiviert wird, wobei die Deaktivierung des Pufferfreigabesignals (BEN) blockiert ist, wenn die Periodendauer des Referenzsteuersignals (RCON) kürzer als die Referenzperiodendauer ist.
  3. Datenausgabepuffer nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Verzögerungssteuereinheit (100) folgende Komponenten umfasst: – ein unidirektionales Verzögerungsmittel (110) zum Erzeugen eines Ausgabehilfssignals (XOS) in Reaktion auf eine führende Flanke eines Eingabehilfssignals (XIS), das vom Referenzsteuersignal (RCON) erzeugt wird, wobei eine nachfolgende Flanke des Ausgabehilfssignals (XOS) verzögert auf eine hintere Flanke des Eingabehilfssignals (XIS) reagiert, und – ein Logikbetriebsmittel (130) zum Erzeugen des Pufferfreigabesignals (BEN) aus einer logischen Verknüpfung des Eingabehilfssignals (XIS) und des Ausgabehilfssignals (XOS).
  4. Datenausgabepuffer nach Anspruch 3, dadurch gekennzeichnet, dass das unidirektionale Verzögerungsmittel (110) folgende Komponenten umfasst: – ein unidirektionales Verzögerungselement (111), das dafür eingerichtet ist, ein Vorbereitungssignal (XPRE) in Reaktion auf eine führende Flanke des Eingabehilfssignals (XIS) zu erzeugen, wobei eine hintere Flanke des Vorbereitungssignals (XPRE) verzögert auf eine hintere Flanke des Eingabehilfssignals (XIS) reagiert, und – ein Zwischenspeicherelement (113) zum Zwischenspeichern des Vorbereitungssignals (XPRE).
  5. Datenausgabepuffer nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Puffereinheit (200) dafür eingerichtet ist, der Pufferausgabeleitung (EDIO) in Reaktion auf das aktivierte Pufferfreigabesignal (BEN) die Daten der Puffereingabeleitung (IDIO) zur Verfügung zu stellen, wobei das Pufferfreigabesignal (BEN) in Reaktion auf einen Übergang des Referenzsteuersignals (RCON) auf einen ersten logischen Pegel in den aktivierten Zustand wechselt, wenn eine Periodendauer des Referenzsteuersignals (RCON) länger als eine Referenzperiodendauer ist, und verzögert in Reaktion auf einen Übergang des Referenzsteuersignals (RCON) auf einen zweiten logischen Pegel in den deaktivierten Zustand wechselt.
  6. Datenausgabepuffer nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Puffereinheit (200) dafür eingerichtet ist, eine UND-Verknüpfung des Pufferfreigabesignals (BEN) und der Daten auf der Puffereingabeleitung (IDIO) durchzuführen und eine Ausgabe der UND-Verknüpfung der Pufferausgabeleitung (EDIO) zur Verfügung zu stellen.
  7. Datenausgabepuffer nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, dass das Ausgabehilfssignal (XOS) in Reaktion auf eine erste Flanke des Eingabehilfssignals (XIS), welches vom Referenzsteuersignal (RCON) erzeugt wird, auf einen ersten logischen Pegel wechselt, und verzögert in Reaktion auf eine zweite Flanke des Eingabehilfssignals (XIS) auf einen anderen, zweiten logischen Pegel wechselt.
  8. Halbleiterspeicherbauelement mit – einem Speicherfeld (20), das ein Mehrzahl von in einer Matrix aus Zeilen und Spalten angeordneten Speicherzellen umfasst, – einem X-Decoder (30) zum Decodieren einer bestimmten Zeilenadresse und zum Auswählen einer Zeile des Speicherfelds (20) und – einem Y-Decoder (40) zum Decodieren einer bestimmten Spaltenadresse und zum Auswählen einer Spalte des Speicherfelds (20), gekennzeichnet durch – einen Datenausgabepuffer (10), der dafür eingerichtet ist, Daten einer Puffereingabeleitung (IDIO), die aus einer vom X-Decoder (30) und vom Y-Decoder (40) spezifizierten Speicherzelle des Speicherfelds (20) ausgelesen werden, einer Pufferausgabeleitung (EDIO) zur Verfügung zu stellen, wobei die Datenbereitstellung von der Puffereingabeleitung (IDIO) zu der Pufferausgabeleitung (EDIO) in Reaktion auf ein Referenzsteuersignal (RCON) blockierbar ist und die Blockierung verhinderbar ist, wenn eine Periodendauer des Referenzsteuersignals (RCON) kürzer als eine Referenzperiodendauer ist.
  9. Halbleiterspeicherbauelement nach Anspruch 8, dadurch gekennzeichnet, dass der Datenausgabepuffer (10) ein solcher nach einem der Ansprüche 1 bis 7 ist.
  10. Halbleiterspeicherbauelement nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass das Halbleiterspeicherbauelement als Flashspeicher ausgeführt ist.
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