JP2004086991A - 不揮発性記憶装置 - Google Patents
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Abstract
【解決手段】不揮発性メモリ(3)は2ビット以上の情報を格納可能にされ、不揮発性メモリセルから読み出した情報を1ビット情報として出力する第1読み出しと、読み出した情報を2ビット情報として出力する第2読み出しとが可能である。コントローラ(2)は、不揮発性メモリから第1情報を読み出すときは第1読み出しを行い、第2情報を読み出すときは第2読み出しを行う。第1読み出しは第2読み出しに比べて読み出し速度を高速化できる。第1読み出し対象領域に対する書き込みでは閾値電圧を上限の閾値電圧分布の電圧と下限の閾値電圧分布の電圧とから選ばれた一方の電圧として、第1情報のリテンションエラー耐性を向上する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、不揮発性メモリとコントローラとを有する不揮発性記憶装置に関し、例えば不揮発性メモリとしてフラッシュメモリを備えたメモリカードに適用して有効な技術に関する。
【0002】
【従来の技術】
不揮発性メモリとして1個の不揮発性メモリセルに2ビット情報を記憶可能なものがある。特開平10−106276号公報には、メモリセルに2ビット情報と1ビット情報を記憶可能な不揮発性メモリセルについて記載がある。これによれば、1個の不揮発性メモリセルに2ビット情報を記憶する場合にはそれぞれの閾値電圧分布が狭くなるので、閾値電圧を設定するときパルス電圧の印加毎に変化される不揮発性メモリセルの閾値電圧の変化量を相対的に小さくする高精度書き込みモードを持ち、1個の不揮発性メモリセルに1ビット情報を記憶する場合には閾値電圧を設定するときパルス電圧の印加毎に変化される不揮発性メモリセルの閾値電圧の変化量を相対的に大きくする粗い書き込みモードを持つ。パルス電圧の印加回数は粗い書き込みモードの方が少ないので、粗い書き込みモードを用いるときには書き込みベリファイ回数が少なくなり、これにより全体として書き込み動作が高速化される。記憶密度若しくは記憶容量を優先させる場合には高精度書き込みモードを用いて1個の不揮発性メモリセルに2ビット情報を記憶する。或いは、後から1ビット情報を2ビット情報に直して不揮発性メモリセルに記憶させる。そのほかに、多値情報を記憶可能にした不揮発性メモリとしてWO98/01861の再公表特許公報の記載がある。
【0003】
【発明が解決しようとする課題】
本願発明者はコントローラとフラッシュメモリを搭載したメモリカードについて検討した。例えば、メモリカードに搭載されるフラッシュメモリはユーザデータ領域、代替領域及び代替先登録テーブル領域等に分けられ、各領域は夫々固有の物理ブロックアドレスが割当てられてブロック分割され、各ブロック(セクタ)はデータ部とデータ部の有効性等を示す管理情報部に分けられる。ホスト装置からアクセス要求があると、コントローラはアクセス対象の物理ブロックアドレスに配置された管理情報部の管理情報をリードして、対応するデータ部の有効性を判定し、有効であればそのデータ部をアクセスし、無効であれば代替先登録テーブル領域から代替先の物理ブロックアドレスを取得し、同じくそのアドレスのデータ部の有効性を判定し、有効であればそのデータ部をアクセスする。斯様に、メモリカードに対するアクセスの高速化には前記フラッシュメモリの管理情報読出し時間を短縮させることが必要になる。
【0004】
このとき、不揮発性メモリセルに4値で情報記憶を行なっている場合、読み出しでは記憶情報の判定レベルを順次代えてメモリセル当り2ビットの情報を取得するようにされる。この読み出し処理は不揮発性メモリセルに2値で情報記憶を行なっている場合の読み出しに比べて時間がかかる。例えば、多値フラッシュメモリでは、リード時のファースト・アクセス時間(読み出しコマンド入力後、最初のデータが読み出せるまでの時間)が2値フラッシュメモリに比べ非常に大きくなる。
【0005】
これにより、ホスト装置からのリード/ライトに対して、アクセスするフラッシュメモリのブロックを検索する(良/不良のチェック)ために、まず管理情報を読み出す。多値フラッシュメモリでは、この管理情報を読み出すときのファースト・アクセス時間が長いので、アクセスするブロックの良/不良をチェックするための時間が長くなる。これにより、リード/ライト速度の性能向上が妨げられる。
【0006】
更に本発明者は、経年変化などによるデータ化け(リテンションエラーなど)の発生について検討した。不揮発性メモリセルの閾値電圧の相違によって情報を記憶する場合、複数種類の閾値電圧分布が接近している場合には経年変化などによりデータ化けを生ずる可能性が高くなる。不揮発性メモリセルの特性を変えることなく情報記憶に用いる閾値電圧分布を離間させることができれば、所要のデータ領域に対して経年変化などによるリテンションエラー耐性の向上に役立つことが本発明者によって見出された。
【0007】
更に本発明者は、フラッシュメモリへのデータ書込み時に書き込みエラーが発生した場合について検討した。この場合には代替先を検索するために不揮発性メモリセルに対するリード動作を行なわなければならならず、書き込みデータが一時的に保持されているデータバッファに、リードされたデータを一時的に保持しなければならないとすると、予め書き込みデータをコントローラのバッファに退避してから代替先の検索を行なわなければならなくなる。この場合、コントローラのバッファは該書き込みデータが待避されることを考慮して、該書き込みデータの書き込みが完了するまで次のデータの格納を行わないようにするか、若しくは該書き込みデータの待避用の領域をさらに有するかのどちらかでなくてはならず、前者の場合はホストから見た書き込みレートの低下、後者の場合はデータバッファサイズの増加によるコスト上昇を生じることとなる。
【0008】
本発明の目的は、不揮発性メモリとコントローラを搭載した不揮発性記憶装置においてリード/ライト速度の性能を向上させることができる不揮発性記憶装置を提供することにある。
【0009】
本発明の別の目的は、不揮発性メモリとコントローラを搭載した不揮発性記憶装置において、所要の記憶領域に対して経年変化などによるリテンションエラー耐性を向上させることができる不揮発性記憶装置を提供することにある。
【0010】
本発明の更に別の目的は、不揮発性メモリとコントローラを搭載した不揮発性記憶装置において、不揮発性メモリへのデータ書込み時に書き込みエラーが発生した場合に代替先を検索するために不揮発性メモリセルに対するリード動作を行うとき不揮発性メモリのデータバッファに保持されている書き込みデータを退避することを要しない不揮発性記憶装置を提供することにある。
【0011】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【0012】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0013】
〔1〕本発明に係る不揮発性記憶装置は、不揮発性メモリとコントローラとを有する。前記不揮発性メモリは複数の不揮発性メモリセルを有し、それぞれの不揮発性メモリセルは4種類以上の情報記憶状態のうちの一種類に含まれる情報記憶状態、例えば4種類以上の閾値電圧分布のうち1の分布に含まれる閾値電圧に設定可能にされ、前記閾値電圧が設定された前記不揮発性メモリセルから読み出した情報をm(mは1以上の整数)ビット例えば1ビット情報として出力する第1読み出しと、前記閾値電圧が設定された前記不揮発性メモリセルから読み出した情報をn(nはmよりも大きい整数)ビット例えば2ビット情報として出力する第2読み出しとが可能である。前記コントローラは、前記不揮発性メモリから第1情報を読み出すときは第1読み出しを行い、前記不揮発性メモリから第2情報を読み出すときは第2読み出しを行う。
【0014】
上記した手段によれば、4種類以上の閾値電圧分布のうち1の分布に含まれる閾値電圧が設定された前記不揮発性メモリセルから読み出した情報を1ビット情報として出力する第1読み出しは、前記不揮発性メモリセルから読み出した情報を2ビット情報として出力する第2読み出しに比べ、不揮発性メモリセルの閾値電圧判定動作回数が少なくなり、その分だけ読み出し動作を高速化できる。第2読み出し対象とされる第2情報をデータ部の情報とし、第1読み出し対象とされる第1情報を前記データ部の管理情報とすれば、ホスト装置からのリード/ライト時の管理情報リード時間を短縮でき、ホスト装置によるメモリカードのような不揮発性記憶装置のリード/ライトの高速化が可能となる。
【0015】
前記不揮発性メモリは、例えば、前記不揮発性メモリセルに前記第1情報を格納するとき、当該不揮発性メモリセルの閾値電圧を、上限の閾値電圧分布の電圧と下限の閾値電圧分布の電圧とから選ばれた一方の電圧とする。第1読み出しでは、上限の閾値電圧分布と下限の閾値電圧分布との間の電圧を用いてその不揮発性メモリセルの閾値電圧を判定すればよい。これによれば、情報記憶に用いる閾値電圧分布の間に情報記憶に直接用いない閾値電圧分布領域が介在されることになり、第1情報の記憶領域などのような所要の記憶領域に対して、経年変化などによるリテンションエラー耐性を向上させることができる。これにより、そのような所要の記憶領域に重要データを格納することで、情報記憶の信頼性を向上することができる。
【0016】
本発明の具体的な態様として、前記不揮発性メモリは、前記第2読み出しで複数の不揮発性メモリセルからそれぞれ2ビット情報として読み出された第2情報を保持してコントローラに供給可能にすると共に、前記コントローラから供給された第2情報を保持して2ビット毎に1個の不揮発性メモリセルを4種類の閾値電圧分布のうち1の分布に含まれる閾値電圧に設定可能とするメモリバッファ部を有し、前記第1読み出しで複数の不揮発性メモリセルからそれぞれ1ビット情報として読み出された第1情報は前記メモリバッファ部を迂回して前記コントローラに出力する。
【0017】
これによれば、1ビット情報としてリードするときは、不揮発性メモリ内のメモリバッファ部を使用しない。したがって、不揮発性メモリへのデータ書込み時に書き込みエラーが発生した場合、不揮発性メモリのメモリバッファ部に書き込みデータを保持したまま、1ビット情報としてのリード動作で代替先を検索することが可能になる。これにより、書き込みデータをメモリバッファ部からコントローラのバッファ部に退避する処理を行なう必要がなく、書き込みエラー発生時に代替領域を検索する処理を迅速に行なうことができ、しかも、コントローラのバッファ容量を抑えることができる。
【0018】
〔2〕本発明の更に詳細な態様による不揮発性記憶装置は、不揮発性メモリとコントローラとを有する。前記不揮発性メモリは複数の不揮発性メモリセルを有し、それぞれの不揮発性メモリセルはn(nは2以上の整数)ビット例えば2ビット以上の情報を格納可能であり、前記不揮発性メモリセルから読み出した情報をm(mはnよりも小さい整数)ビット例えば1ビット情報として出力する第1読み出しと、前記不揮発性メモリセルから読み出した情報を2ビット情報として出力する第2読み出しとが可能である。前記コントローラは、前記不揮発性メモリから第1情報を読み出すときは第1読み出しを行い、前記不揮発性メモリから第2情報を読み出すときは第2読み出しを行う。上記した手段によれば、前記不揮発性メモリセルから読み出した情報を1ビット情報として出力する第1読み出しは、前記不揮発性メモリセルから読み出した情報を2ビット情報として出力する第2読み出しに比べ、不揮発性メモリセルの記憶情報判定動作回数が少なくなり、その分だけ読み出し動作を高速化できる。第2読み出し対象とされる第2情報をデータ部の情報とし、第1読み出し対象とされる第1情報を前記データ部の管理情報とすれば、ホスト装置からのリード/ライト時の管理情報リード時間を短縮でき、ホスト装置によるメモリカードのような不揮発性記憶装置のリード/ライトの高速化が可能となる。
【0019】
前記第1情報は、例えば前記第2情報の格納領域に対する有効性を示す有効性管理情報を含む。
【0020】
前記コントローラは、例えば外部からの指示に従って不揮発性メモリを動作させるとき、第1読み出しを行って不揮発性メモリから読み出した有効性管理情報に基づいて前記第2情報の格納領域に対する有効性を判定し、有効であることを判別したとき、第2読み出しを行って不揮発性メモリから第2情報を読み出す。
【0021】
更にこのとき、前記コントローラは、第1読み出しを行って不揮発性メモリから読み出した有効性管理情報に基づいて前記第2情報の格納領域に対する有効性を判定し、無効であることを判別したとき、前記第2情報の格納領域に対する代替領域に対して第1読み出しを行って不揮発性メモリから読み出した有効性管理情報に基づいて前記第2情報の格納領域に対する有効性を判定し、有効であるとき第2読み出しを行って当該代替領域から第2情報を読み出す。
【0022】
本発明の具体的な態様として、前記不揮発性メモリセルは、格納すべき情報に応じた4種類以上の閾値電圧分布のうち1の分布に含まれる閾値電圧を有する。前記不揮発性メモリは、前記不揮発性メモリセルに前記第1情報を格納するとき、当該不揮発性メモリセルの閾値電圧を、前記閾値電圧分布の間の所定の電圧を境界として、前記所定の電圧よりも高い電圧の閾値電圧分布の何れか又は前記所定の電圧よりも低い電圧の閾値電圧分布の何れかのどちらかに含まれる閾値電圧とすることで、前記第1読み出しにおいて前記所定の電圧と不揮発性メモリセルの閾値電圧との高低の比較により、1ビット情報としての読み出しを行う。
【0023】
望ましい態様として、前記第1情報が格納された不揮発性メモリセルの閾値電圧は、上限の閾値電圧分布の電圧と下限の閾値電圧分布の電圧から選ばれた一方の電圧である。上述したように、第1情報の記憶領域などのような所要の記憶領域に対して経年変化などによるリテンションエラー耐性を向上させることができる。
【0024】
本発明の更に別の具体的な態様として、前記コントローラは、前記第2読み出しで不揮発性メモリから読み出された第2情報を外部に出力可能であり、また、前記コントローラは外部から入力された前記第2情報を不揮発性メモリに供給可能である。このとき前記不揮発性メモリは、前記第2読み出しで読み出された第2情報をコントローラに供給する前に一時的に格納可能であって、且つ、前記コントローラから供給された第2情報を前記不揮発性メモリセルに格納する前に一時的に格納可能なメモリバッファ部を有する。
【0025】
前記不揮発性メモリは、前記第1読み出しで第1情報を読み出すとき前記メモリバッファ部を迂回して第1情報を出力する。上述した如く、書き込みエラー発生時に代替領域を検索する処理を迅速に行なうことができ、しかも、コントローラのバッファ容量を抑えることができる。
【0026】
本発明の更に別の具体的な態様として、前記コントローラは、外部から供給された第2情報を一時的に保持すると共に、不揮発性メモリから読み出されて供給された第2情報を一時的に保持するコントローラバッファ部を有する。前記コントローラは、コントローラバッファ部からメモリバッファ部にデータを供給した後、メモリバッファ部のデータを不揮発性メモリセルに格納させ、これに並行してコントローラバッファ部に外部からの別のデータを入力可能とする。書き込み動作の高速化に資することができる。
【0027】
【発明の実施の形態】
図1には本発明の一例に係るメモリカードが示される。メモリカード1はコントローラ2と不揮発性メモリ例えばフラッシュメモリ3がカード基板4に搭載され、カード基板の表面が図示を省略するケーシングや樹脂で封止されて構成される。コントローラ2はホストインタフェース回路10、CPU11、フラッシュインタフェース回路12、ECC回路13、コントローラバッファ部14及びバッファインタフェース回路15を有する。
【0028】
前記ホストインタフェース回路10は、図示を省略するホスト装置が発行するコマンドを受け付け、そのコマンドなどをCPU11に通知したり、CPU11の設定に従って、ホスト装置とコントローラバッファ部14との間のデータ転送を制御する。前記ホストインタフェース回路10とホスト装置との間のデータのリード/ライトのプロトコルは、ATA(AT Attachment)、SCSI(Small Computer System Interface)、その他のメモリカード専用インタフェース等、所定プロトコルであればよい。
【0029】
前記CPU11は、図示を省略するホスト装置が発行したコマンドの解析、アクセスするフラッシュメモリ3のアドレス計算、ホストインタフェース回路10に対するホスト間データ転送の設定、フラッシュインタフェース回路12に対するフラッシュ間データ転送の設定等を行なう。
【0030】
前記フラッシュインタフェース回路12は、CPU11の指示に従って、コントローラバッファ部14とフラッシュメモリ3間のデータ転送を制御する。
【0031】
ECC回路13は、フラッシュメモリ3へのライト時に、エラー訂正符号を生成してライトデータに付加する。また、フラッシュメモリ3からのリード時にエラー訂正符号を用いてエラー検出を行う。リード時にエラーが発生した場合には、エラー訂正を行う。
【0032】
コントローラバッファ部14はフラッシュメモリ3とホスト装置間のデータバッファとして機能され、ホスト装置からフラッシュメモリ3への書込みデータを一時的に保持し、またフラッシュメモリ3からホスト装置への出力データを一時的に保持する。コントローラバッファ部14は例えばSRAM(Static Random Access Memory)によって構成される。バッファインタフェース回路15はコントローラバッファ部14のリード/ライトを制御する。コントローラバッファ部14はコントローラ2と別チップで構成してもよい。コントローラ2とフラッシュメモリ3とを1チップで構成してもよい。
【0033】
前記フラッシュメモリ3は、メモリバッファ部20、センスラッチ回路21、メモリアレイ(フラッシュセルアレイ)22、制御回路23、セレクタ24、及び入出力回路25等から構成される。メモリバッファ部20は例えばSRAMによって構成される。図示はしないが、メモリバッファ部20、センスラッチ回路21、及びメモリアレイ22を一つのメモリバンクとするとき、複数のメモリバンクを備えてもよい。
【0034】
メモリアレイ22には代表的に示された不揮発性メモリセルMCが多数マトリクス配置される。前記不揮発性メモリセルMCは、特に制限されないが、公知のフローティングゲート型トランジスタ1個で1個のメモリセルを構成する。例えば不揮発性メモリセルは、ウェル領域に形成されたソース及びドレインと、ソースとドレインとの間のチャンネル領域にトンネル酸化膜を介して形成されたフローティングゲート、そしてフローティングゲートに層間絶縁膜を介して重ねられたコントロールゲートによって構成される。コントロールゲートは代表的に示されたワード線WLに、ドレインは代表的に示されたビット線BLに、ソースは代表的に示されたソース線SLに接続される。ビット線BLの一端にはスタティックラッチ回路で構成されるセンスランチSLが接続される。センスラッチ回路21はビット線毎に配置されたセンスラッチSLのアレイを含んでいる。
【0035】
前不揮発性メモリセルMCの情報記憶は、前記フローティングゲートに蓄えられた電荷量に応じてメモリセルの閾値電圧が変化することを利用する。前記不揮発性メモリセルMCは、例えば前記フローティングゲートに電子が注入されると閾値電圧が上昇し、また、前記フローティングゲートから電子を引き抜くと閾値電圧が低下する。閾値電圧の設定は前記ワード線、ソース線、ビット線、基板への電圧印加状態の制御で行なわれる。その制御手法は公知であるからここでは詳細な説明は省略する。
【0036】
前記不揮発性メモリセルMCは、特に制限されないが、図2に例示されるように、4種類の閾値電圧分布のうち1の分布に含まれる閾値電圧に設定可能にされる。例えば、この例では不揮発性メモリセルは1個で2ビットの情報記憶を行うことができ、記憶情報の“01,00,10,11”データに対応する4種類のメモリ閾値電圧分布が決められている。すなわち、一つのメモリセルの情報記憶状態は、第4閾値電圧(Vth4)状態としての消去状態(“11”)、第1閾値電圧(Vth1)状態としての第1の書き込み状態(“10”)、第2閾値電圧(Vth2)状態としての第2の書き込み状態(“00”)、第3閾値電圧(Vth3)状態としての第3の書き込み状態(“01”)の中から選ばれる。特に制限されないが、閾値電圧は、Vth4<Vth1<Vth2<Vth3の関係を有する。全部で4通りの情報記憶状態は、2ビットのデータによって決定される状態とされる。
【0037】
上記メモリ閾値分布を得るには、特に制限されないが、最初不揮発性メモリセルを前記消去状態とする。書き込み状態を得る場合には、閾値電圧を上げるために必要な高電圧パルス等をワード線等に逐次印加していく。高電圧パルスの印加毎或は数回印加毎に、第1書き込み状態のベリファイ電圧を用いた読み出しを行なって第1書き込み状態への到達を検証する。第2書き込み状態を要する場合には第2書き込み状態のベリファイ電圧を用いて同様の検証を行ない、第3書き込み状態を要する場合には第3書き込み状態のベリファイ電圧を用いて同様の検証を行なう。
【0038】
高電圧パルス印加によって書き込み対象とされるメモリセルのビット線は例えば0V、書き込み非選択のビット線には書き込み抑止電圧1Vが印加される。ビット線に0Vの書き込み選択電圧を印加するか、1Vの書き込み抑止電圧を印加するかは、センスラッチSLがラッチする書き込み制御情報の論理値で決定される。例えばセンスラッチSLのラッチデータが論理値“1”で書き込み非選択、論理値“0”で書き込み選択となるように制御される。書き込み動作時にセンスラッチSLに“1”または“0”の何れをセットするかは、書き込みを行なうべき書き込み閾値電圧状態に応じて制御回路23がメモリバッファ部20上の書き込みデータに従って決定する。例えば図3に例示されるように、1バイト(8ビット)の書込みデータD8〜D1=11001001に着目すると、D8D4=11の2ビット、D7D3=10の2ビット、D6D2=00の2ビット、D5D1=01の2ビットを一単位として夫々に対応する不揮発性メモリセルの閾値電圧を決定する。D8D4=11にされる不揮発性メモリセルに応ずるセンスラッチSLは書き込み非選択の“1”にされる。D7D3=10にされる不揮発性メモリセルに応ずるセンスラッチSLは前記第1書き込み状態が得られるまで書き込み選択の“0”にされる。D6D2=00にされる不揮発性メモリセルに応ずるセンスラッチSLは前記第2書き込み状態が得られるまで書き込み選択の“0”にされる。D5D1=01にされる不揮発性メモリセルに応ずるセンスラッチSLは前記第3書き込み状態が得られるまで書き込み選択の“0”にされる。この制御は制御回路23及びセンスラッチ回路21がメモリバッファ部20の書込みデータに基づいて行なう。書き込み処理や消去処理に必要な高電圧の生成や、アクセスアドレスの生成は前記制御部23が行なう。
【0039】
前記閾値電圧が設定された不揮発性メモリセルの記憶情報の読み出しは、閾値電圧が図2の4種類の閾値電圧分布の何れに属するかを判定して、不揮発性メモリセルからの読み出し情報を2ビット情報として出力する第2読み出しと、最上位の閾値電圧分布である第3の書き込み状態(“01”)又は最下位の閾値電圧分布である消去状態(“11”)の何れであるかを判定して、不揮発性メモリセルからの読み出し情報を1ビット情報として出力する第1読み出しとが可能にされる。4種類の閾値電圧分布を判定する場合、図2の例に従えば、最初読み出しワード線電圧をVr1として、2ビットの上位側1ビットの0,1を決定し、上位側1ビットが0のときは読み出しワード線電圧をVr2として、2ビットの下位側1ビットの0,1を決定する。上位側1ビットが1のときは読み出しワード線電圧をVr3として、2ビットの下位側1ビットの0,1を決定する。このようにして2ビットの記憶情報に対して最初に上位側1ビットが決定されると、当該上位側1ビットはセンスラッチSLからメモリバッファ部20の対応する記憶素子に退避され、次の下位側1ビットの判定結果がセンスラッチSLに得られる。この下位側1ビットの判定結果も同じくセンスラッチSLからメモリバッファ部20の対応する記憶素子に転送され、メモリバッファ部20からその読み出し情報がコントローラ2に出力される。
【0040】
不揮発性メモリセルからの読み出し情報を1ビット情報として出力する第1読み出しの場合には、図2の例に従えば、読み出しワード線電圧を例えばVr3として、当該記憶情報の0,1の判定結果がセンスラッチSLにラッチされる。センスラッチSLにラッチされた判定値は読み出そうとする記憶情報そのものであるからメモリバッファ部20への退避を要せず、セレクタ24を介して入出力回路25からコントローラ2に供給することが可能になる。
【0041】
前記フラッシュメモリアレイ22に対する消去、書き込み及び読み出しの制御は、コントローラ2から与えられるコマンドに基づいて前記制御部23が行なう。コマンドには動作を指示するコマンドコード、アクセス対象を指示するためのアクセスアドレス、書込み動作の指示に付随する書込みデータなどを含んでいる。
【0042】
特に制限されないが、前記コマンドによって指示されるメモリ動作は、外部からメモリバッファ部20へ書き込みデータを転送する動作、メモリバッファ部20が保有する書込みデータをメモリアレイ22の不揮発性メモリセルに書き込む動作、第2読み出しのために不揮発性メモリセルからデータを読み出してメモリバッファ部20に保持させる、メモリバッファ部20に保持されているデータを外部に出力する第2出力動作、第1読み出しのために不揮発性メモリセルからデータを読み出して外部に出力する第1出力動作等とされる。各動作におけるアクセス対象アドレスはコマンドで指示されるが、アクセス単位が大きい場合にはアクセス単位の先頭アドレスが与えられ、後続アドレスを制御回路23内部のアドレスカウンタで自動生成すればよい。尚、フラッシュメモリ3のその他の詳細な構成については本出願人による先のPCT/JP02/03417の国際出願に記載が有る。
【0043】
図4にはメモリカード1のフラッシュメモリ3に対するライト動作の一例が示される。図4において、第2読み出し対象データは、ホスト装置がメモリカード1に書き込むデータである。また、第1読み出し対象データは、ホスト装置がメモリカード1に書き込むデータをコントローラ2が管理するためのデータである。ホスト装置からコントローラバッファ部14に例えば書き込みデータ“1010_0101_0101_1010”が転送される。転送された書込みデータは、ここでは第2読み出し対象データである。書き込みデータが第2読み出し対象データであるとき、コントローラ2はそのまま書き込みデータ“1010_0101_0101_1010”をメモリバッファ部20に供給する。次にコントローラ2はフラッシュメモリ3に、メモリバッファ部20の書込みデータによってメモリアレイ22の記憶情報を書換える指示を与える。これにより書き換え対象の不揮発性メモリセルには、上述の如く、書込みデータにしたがって2ビットを一単位に4種類の閾値電圧分布のうちの1の分布に含まれる閾値電圧が設定される。次に、コントローラ2が、ホスト装置がメモリカード1に書き込むデータを管理するために、“1010_0101”を第1読み出し対象データとしてフラッシュメモリ3に書き込む場合について説明する。第1読み出し対象データ“1010_0101”は、CPU11がコントローラバッファ部14に書き込んだデータである。書き込みデータが第1読み出し対象データでるとき、コントローラ2は、書込みデータを4ビット毎に区切り、その下位側に4ビットのマスクデータ“1111”を付加し、これを書き込みデータ“1010_1111_0101_1111”としてメモリバッファ部20に供給する。次にコントローラ2はフラッシュメモリ3に、メモリバッファ部20の書込みデータによってメモリアレイ22の記憶情報を書換える指示を与える。これにより書き換え対象の不揮発性メモリセルには、上述の如く、書込みデータにしたがって2ビットを一単位に4種類の閾値電圧分布のうちの1の分布に含まれる閾値電圧が設定される。書込みデータの4ビット毎にその下位側に4ビットのマスクデータ“1111”が付加されることにより、2ビットを一単位に、4種類の閾値電圧分布のうち最上位の閾値電圧分布である第3の書き込み状態(“01”)又は最下位の閾値電圧分布である消去状態(“11”)の分布に含まれる閾値電圧が設定される。
【0044】
このように、第1読み出し対象データを書き込むときは、4種類の閾値電圧分布のうち、“11”(消去状態とされる最上位レベルの閾値電圧分布)と“01”(書き上げ状態となる最下位レベルの閾値電圧分布)を使用する。これにより、第1読み出し対象データは、ディスターブやリテンションによって、不揮発性メモリセルの閾値電圧が変化しても、閾値電圧が隣の分布に移動するだけならば、データ化けを生ぜず、情報記憶の信頼性が向上する。
【0045】
図5にはメモリカード1のフラッシュメモリ3に対するリード動作の一例が示される。ホスト装置がメモリカード1からデータを読み出すとき、コントローラ2は、第1読み出しによって、ホスト装置が読み出すデータの管理データをフラッシュメモリ3から読み出し、その後、コントローラ2は、第2読み出しによって、ホスト装置が読み出すデータをフラッシュメモリ3から読み出す。第1読み出しの場合にはコントローラ2はコマンドにて制御回路23に第1読み出しを指示する。この場合、例えば読み出し対象メモリセルの記憶情報が“1010_1111_0101_1111”のとき、前記第1読み出しの場合の1回の閾値電圧判定動作によって、センスラッチSLに読み出しデータ“1010_0101”を得ることができる。センスラッチSLに得られた読み出しデータ“1010_0101”はセレクタ24で選択されたメモリバッファ部20の迂回経路を介してコントローラバッファ部14に転送され、CPU11によって読み出される。第2読み出しの場合にはコントローラ2はコマンドにて制御回路23に第2読み出しを指示する。この場合、例えば読み出し対象メモリセルの記憶情報が“1010_0101_0101_1010”のとき、前記第2読み出しの場合の2回に分けた閾値電圧判定動作の結果がメモリバッファ部20に得られ、メモリバッファ部20に格納されたリードデータがコントローラバッファ部14に転送され、その記憶情報はそのままデータ“1010_0101_0101_1010”としてホスト装置に出力される。図5においてPA1は第1読み出しの読み出し経路、PA2は第2読み出しの読み出し経路を意味する。
【0046】
図6にはメモリアレイ22のデータ領域の構成が例示される。ここに示す例はファイル構造を実現する場合である。特に制限されないが、セクタデータは512バイトのデータである。各セクタデータに対してECCコードが付加されている。2個のセクタデータに対して、一つの管理情報を持つ。一つのブロックBLKは、2個のセクタデータ領域(データ部)とデータ部の管理情報を格納する管理領域から構成される。特に制限されないが、消去または書き込みはブロック単位で行なわれる。すなわち、一つのブロックに含まれる複数個の不揮発性メモリセルはソース線が共通化され、またワード線が共通化されている。この例では、消去と書き込み単位が同一であるが、消去単位が書き込み単位よりも大きい場合もある。
【0047】
PBAは物理ブロックアドレス(Physical Block Address)である。この例のフラッシュメモリは、128個のブロックから構成されている。PBAの0〜99はユーザデータ領域30である。これはホスト装置がライトしたデータを書き込む領域である。PBAの100〜125は代替領域31である。これは不良となったブロックを代替する場所である。PBAが126のブロック(システムデータ領域)32にはシステムデータを格納する。システムデータは、例えば、メモリカードのID又はメモリカード固有のID番号等の情報である。PBAが127のブロックは、代替領域に代替されたブロックの情報がテーブルとして格納されている領域(代替先登録テーブル)33である。この例では、ユーザデータ領域が100ブロック(PBA=0〜99)あるので、代替先登録テーブルは各ブロックに1バイトづつ代替先指定領域を割当てて合計100バイトで構成される。例えば、図7に例示されるように、順次先頭からPBA1の代替先指定領域、PBA2の代替先指定領域のように順番に割当てられる。代替不要の場合には255のコード番号が格納される。図7の例ではPBA=1とPBA=50が不良であるので、代替先登録テーブルのPBA=1の個所にはコード番号100が格納され、PBA=50の個所にはコード番号101が格納されている。つまり、PBA=1はPBA=100に、PBA=50はPBA=101に代替されていることを示している。
【0048】
管理情報は、図8に例示されるように、良ブロック(正常にメモリ動作可能なブロック)であることを示す良コード(固定値)、ブロックを識別するための識別コード、ホストの論理ブロックアドレス(Logical Block Address:LBA)、その他の情報、そしてECCから構成されている。良コード以外のデータの場合は、そのブロックは不良であることを示しており、他のデータは無効となる。前記識別コードは、ブロックがユーザデータブロック、代替ブロック、空きブロック、システムブロック、代替先登録テーブルブロックの何れであるかを示している。
【0049】
図6のメモリアレイにおいて、第1読み出し対象とされる領域は、管理情報領域、システムデータ領域とされる。この第1読み出し対象とされる領域に格納される情報が第1情報である。その他の領域は第2読み出し対象領域とされる。第2読み出し対象とされる領域に格納される情報が第2情報である。管理情報領域を第1読み出し対象領域とすることによりファースト・アクセスの高速化に資する。システムデータ領域を第1読み出し対象領域とすることによりメモリカードが動作する上で非常に重要なデータが格納されるという性質上、そのような重要データの情報記憶の信頼性向上に資する。
【0050】
図9にはホスト・リードの指示に応答するメモリカード1のリード動作のフローチャートが例示される。ホスト装置によるデータのリード動作(ホスト・リード)が指示されると、コントローラ2は、ホスト装置からの論理ブロックアドレスをフラッシュメモリ3の物理ブロックアドレスに変換し(S1)、その物理ブロックアドレスの管理情報をフラッシュメモリ3から読み出す(S2)。この読み出しは前記第1読み出しとされる。コントローラ2は管理情報の良コードをチェックし(S3)、良コードでなければ、代替先登録テーブルをリードし(S4)、其れによって示される代替先PBAの管理情報をリードし(S5)、その管理情報をチェックする(S6)。この時の管理情報のリードは第1読み出しで行なわれる。これによっても良コードを得られないときはエラー終了とされる。S6のチェック結果が良コードであれば、今度は管理情報が保有するLBAをチェックし(S7)、正常であれば代替先のPBAからデータを読み出す(S8,S9)。この読み出しデータの出力は第2読み出しで行なわれる。コントローラ2は読み出しデータに対してECCチェックを行ない(S10)、訂正不可能なエラーがあればエラー終了、訂正不能なエラーが無ければ、コントローラ2はホスト装置にコントローラバッファ部14からの読み出しレディー状態を通知し(S11)、ホスト装置による読み出し完了を待ち(S12)、読み出し完了後、ホスト装置が必要な全部のデータ読み出しを終了したかを判別し(S13)、終了していれば正常終了され、全読み出し終了していなければステップS1に戻って次のデータをフラッシュメモリ3から読み出す操作を再開する。
【0051】
ホスト・リードにおいて管理情報リードは必ず発生するので、管理情報リード時間を第1読み出しによって短縮することができ、これによってホスト・リードの高速化が可能になる。
【0052】
図10及図11にはホスト・ライトの指示に応答するメモリカード1のライト動作のフローチャートが例示される。ホスト装置によるデータのライト動作(ホスト・ライト)が指示されると、コントローラ2は、ホスト装置から供給される書き込みデータをコントローラバッファ部14に格納する(S21)。次に、ホスト装置からの論理ブロックアドレスをフラッシュメモリ3の物理ブロックアドレスに変換し(S22)、その物理ブロックアドレスの管理情報をフラッシュメモリ3から読み出す(S23)。この読み出しは前記第1読み出しとされる。コントローラ2は管理情報の良コードをチェックし(S24)、良コードでなければ、代替先登録テーブルをリードし(S25)、其れによって示される代替先PBAの管理情報をリードし(S26)、その管理情報をチェックする(S27)。この時の管理情報のリードは第1読み出しで行なわれる。これによっても良コードを得られないときはエラー終了とされる。S27のチェック結果が良コードであれば、今度は管理情報が保有するLBAをチェックし(S28)、正常であれば代替先のPBAの消去処理を行なう(S29,S30)。消去結果が判定され(S31)、消去エラーを生じた場合には代替先検索処理R1が行なわれ、代替先の有無が判別される(S21)。代替先が無ければエラー終了とされる。代替先がある場合、S31で消去正常終了が判別されたときは、ホスト装置からの書き込みデータの供給が終了するのを待って(S33)、コントローラバッファ部14からフラッシュメモリ3のメモリバッファ部20への書き込みデータの転送が行なわれる(S34,S35)。データ転送終了後、フラッシュメモリ3のメモリバッファ部20からPBAへのデータ書き込みが行なわれる(S36)。書き込み終了が判別され(S37)、書き込み結果が判別される(S38)。書き込みエラーがある場合には代替処理(R2)が行なわれ、代替結果が判別され(S39)、代替を行なうことができないならばエラー終了し、代替可能であったなら、ホスト装置が要求する全データのライト終了が判別される(S40)。全データのライトが終了されたときは正常終了され、全データのライトが終了されていなければステップS22の戻って残りの書き込みを継続する。
【0053】
ホスト・ライトにおいて管理情報リードは必ず発生するので、管理情報リード時間を第1読み出しによって短縮することができ、これによってホスト・ライトの高速化が可能になる。
【0054】
図12にはフラッシュメモリ3のリード動作タイミングが例示される。I/Oxはアドレス入力、データ入出力、及びコマンド入力に兼用される外部入出力端子、CLEはコマンドラッチイネーブル信号、ALEはアドレスラッチイネーブル信号ALE、CEbはチップイネーブル信号、REbはリードイネーブル信号、WEbはライトイネーブル信号、R/Bbはレディー・ビジー信号であり、前記入出力回路25を介してコントローラ2とインタフェースされる。チップイネーブル信号CEbはフラッシュメモリ2にチップ選択状態を示し、リードイネーブル信号REbは外部入出力端子I/Oxからのリード動作を指示し、ライトイネーブル信号WEbは外部入出力端子I/Oxからのライト動作を指示する。コマンドラッチイネーブル信号CLEは外部から外部入出力端子I/Oxにコマンドが供給されることを意味し、アドレスラッチイネーブル信号ALEは外部から外部入出力端子I/Oxにアドレス信号が供給されることを意味する。レディー・ビジー信号R/Bbはフラッシュメモリアレイ22に対して消去、書き込み、または読み出し動作中であること(ビジー状態)をローレベルによって示す。00hはアドレス設定コマンドコード、CAはカラムアドレス、RAはロウアドレス、30hは第2読み出しによるリード開始コマンドコードである。リード開始コマンドコード30hが供給されると、メモリアレイからのデータDoutの読み出し動作が開始される。第1読み出しによるリード開始コマンドコードは31hとされる。
【0055】
図13にはフラッシュメモリ3のライト動作タイミングが例示される。80hはアドレス設定コマンドコード、CAはカラムアドレス、RAはロウアドレス、Dinは書込みデータ、40hは書き込み開始コマンドコードである。書き込み開始コマンドコード40hが供給されると、メモリアレイ22にデータDinが書き込まれる。フラッシュメモリ3においてフラッシュ書き込み動作は第1読み出し対象領域と第2読み出し対象領域とで変わりない。第1読み出し対象領域に対する書き込みでは、コントローラ2側で、書込みデータに対する前記マスクデータの付加が完了されている。
【0056】
図14には前記代替検索処理R1の一例が示される。先ず、検索パラメータiに代替領域の先頭アドレスを代入し(S50)、パラメータiの代入値をアドレスとして、対応する代替領域の管理情報を第1読み出しで読み出す(S51)。読み出した管理情報からそのブロックが空きブロックかを前記識別コードに基づいて判別し(S52)、空きであれば代替先有りを応答する(S53)。空きブロックがなければ、パラメータiを+1し(S54)、そのiの値で示されるアドレスが代替領域の範囲であるかを判別し(S55)、範囲外となっていれば代替先無しを応答する(S56)。範囲外でなければステップS51に戻って検索を続ける。
【0057】
代替先検索処理における管理情報の読み出しは第1読み出しで行なわれる。図5の径路PA1で読み出しデータの出力が行なわれる。したがってその管理情報読み出しではフラッシュメモリ3のメモリバッファ部20は利用されず、代替先検索処理の前にメモリバッファ部20に先に格納されている書き込みデータは破壊されずにそのまま残る。したがって、代替先を検索するために、メモリバッファ部内の書込みデータをコントローラ2のコントローラバッファ部14に退避することを要しない。
【0058】
図15には前記代替処理R2の一例が示される。先ず、前記代替先検索処理R1の後、代替先があるかの判別が行なわれる(S60)。代替先有りとは図14の代替先有りの応答(S53)が得られることであり、代替先無しとは図14の代替先無しの応答(S56)が得られることである。代替先無しであればエラー応答が返される(S67)。代替先が有れば、当該代替先である空きブロックにメモリバッファ内のデータを書き込む処理が行なわれる(S61,S62)。書き込み処理の前に当該空きブロックは消去処理されている。書き込み処理の結果が判別される(S63)。書き込み処理が正常終了されていれば、代替先登録テーブルが更新され(S64)、正常終了の応答(正常応答)が返される。書き込みエラーが有った場合には、その書き込みエラーに対して前記代替処理R2が行なわれる。
【0059】
上記代替処理R2より明らかなように、代替先検索処理R1にて代替先を検索した後、フラッシュメモリ3のメモリバッファ部20に格納されているデータを、代替先に書き込む事ができる(S61)。要するに、代替処理R2では、コントローラ2のコントローラバッファ部14から書き込みデータを再度転送してもらう必要がない。
【0060】
図16にはホスト装置がメモリカード1にデータを書き込むホスト・ライトのタイミングが例示される。ホスト装置はコントローラ2に書き込みを指示し、セクタ単位ので書込みデータを転送する。第16図ではホスト装置がセクタ0、セクタ1の書き込みデータをコントローラ2に転送し(Th0a,Th0b)、コントローラ2のコントローラバッファ部14に格納される。このとき、コントローラ2はホスト装置からの書き込み指示に応答して予めフラッシュメモリ3に対しセクタ0,1の対応ブロックの検索処理(Sf0)と検索されたブロックに対する消去処理(Ef0)を実行させる。コントローラバッファ部14に格納されたセクタ0、セクタ1の書き込みデータはコントローラ2からフラッシュメモリ3に転送され(Tc0a、Tc0b)、フラッシュメモリ3のメモリバッファ部20に格納される。この後、フラッシュメモリ3は、前記検索処理と消去処理を経たブロックにメモリバッファ部20に格納されたセクタ0,1のデータを書き込み処理する(Wf0)。この書き込み処理(Wf0)に並行してホスト装置はコントローラ2に次のセクタ2,3の書込みデータを転送する(Th1a,Th1b)。フラッシュメモリ3の書き込み処理中にはコントローラバッファ部14は当該書き込みに利用されずに空いているからである。フラッシュメモリ3において前記書き込み処理(Wf0)が終了した後、コントローラバッファ部14に格納されたセクタ2、セクタ3の書き込みデータはコントローラ2からフラッシュメモリ3に転送され(Tc1a、Tc1b)、フラッシュメモリ3のメモリバッファ部20に格納される。この転送に並行して、コントローラ2は予めフラッシュメモリ3に対しセクタ2,3の対応ブロックの検索処理(Sf1)と検索されたブロックに対する消去処理(Ef1)を実行させる。この後、フラッシュメモリ3は、前記検索処理と消去処理を経たブロックにメモリバッファ部20に格納されたセクタ2,3のデータを書き込み処理する。
【0061】
図16のホスト・ライトタイミングより明らかなように、フラッシュメモリの不揮発性メモリセルに書込みデータを書き込み処理中に、ホスト装置からコントローラ2のコントローラバッファ部14に次の書込みデータの転送を並行して行なうことが可能である。前述のようにフラッシュメモリ3で書込みエラーが発生しても、代替検索処理によってメモリバッファ部20の書き込みデータが破壊されないから、コントローラバッファ部14の容量を増加させること無く、上記書き込み処理と次書込みデータの転送処理とを並行させることができる。
【0062】
以上説明したメモリカード1によれば以下の作用効果を得る。
【0063】
〔1〕フラッシュメモリ3は、不揮発性メモリセルMCに4種類の閾値電圧分布のうち1の分布に含まれる閾値電圧を設定可能にされ、前記閾値電圧が設定された不揮発性メモリセルMCから読み出した情報を1ビット情報として出力する第1読み出しと、前記閾値電圧が設定された前記不揮発性メモリセルMCから読み出した情報を2ビット情報として出力する第2読み出しとが可能にされる。コントローラ2は、前記フラッシュメモリ3から第1情報例えば前記管理情報又はシステムデータ領域の記憶情報を読み出すときは前記第1読み出しを行い、前記不揮発性メモリから第2情報例えばセクタデータや代替先登録テーブルを読み出すときは第2読み出しを行う。4種類の閾値電圧分布のうち1の分布に含まれる閾値電圧が設定された前記不揮発性メモリセルMCから読み出した情報を1ビット情報として出力する第1読み出しは、前記不揮発性メモリセルMCから読み出した情報を2ビット情報として出力する第2読み出しに比べ、不揮発性メモリセルMCの閾値電圧判定動作回数が少なくなり、その分だけ読み出し動作を高速化できる。第2読み出し対象とされる第2情報はデータ部のセクタデータ等とされ、第1読み出し対象とされる第1情報は管理情報等とされるとき、ホスト装置からのリード/ライト時の管理情報リード時間を短縮でき、ホスト装置によるメモリカード1のリード/ライトの高速化が可能となる。
【0064】
〔2〕前記フラッシュメモリ3は、前記不揮発性メモリセルMCに前記第1情報を格納するとき、当該不揮発性メモリセルMCの閾値電圧を、上限の前記閾値電圧分布(“01”領域)の電圧と下限の閾値電圧分布(“11”領域)の電圧とから選ばれた一方の電圧とする。したがって、情報記憶に用いる閾値電圧分布の間に情報記憶に直接用いない閾値電圧分布領域が介在されることになり、第1情報の記憶領域とされるシステムデータ領域に対して経年変化などによるリテンションエラー耐性を向上させることができる。これにより、システムデータ領域等における情報記憶の信頼性を向上することができる。
【0065】
〔3〕フラッシュメモリ3は不揮発性メモリセルMCに対する書き込み処理及び第2読み出しに利用されるメモリバッファ部20を有し、第1読み出しで複数の不揮発性メモリセルからそれぞれ1ビット情報として読み出された管理情報などの第1情報は前記メモリバッファ部20を迂回して前記コントローラ2に出力する。2ビット情報としてリードするときは、フラッシュメモリ3内のメモリバッファ部20を使用しない。したがって、フラッシュメモリ3へのデータ書込み時に書き込みエラーが発生した場合、フラッシュメモリ3のメモリバッファ部20に書き込みデータを保持したまま、1ビット情報としてのリード動作で代替先を検索することが可能になる。これにより、書き込みデータをメモリバッファ部20からコントローラ2のバッファ14に退避する処理を行なう必要がなく、書き込みエラー発生時に代替領域を検索する処理を迅速に行なうことができ、しかも、コントローラ2のバッファ14の容量を抑えることができる。
【0066】
〔4〕上記より、フラッシュメモリ3を搭載したメモリカード1のデータ転送高速化及び信頼性向上を実現することができる。
【0067】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0068】
例えばフラッシュメモリは、4値データをリードするときに用いるメモリバッファ20にSRAMを用いるが、これに限定されず、メモリバッファ部はスタティックラッチを複数段並列させたラッチ回路で構成してもよい。
【0069】
この例の不揮発性メモリは4値データを格納することができるが、4値以上の多値データを格納する不揮発性メモリを搭載するメモリカードであってもよい。メモリカードに搭載するフラッシュメモリの数は1個に限定されず複数個であってもよい。
【0070】
また、多値フラッシュメモリの記憶形式は記憶情報の値に応じて順次閾値電圧を相違させる場合に限定されず、メモリセルにおいて電荷を保持する場所を局所的に変更して多値で情報記憶を行なう電荷トラップ膜(窒化シリコン膜)を利用するメモリセル構造を採用してもよい。更に不揮発性メモリセルとして高誘電体メモリセル等のその他の記憶形式を採用する事も可能である。また、不揮発性メモリセルに対する書込みデータと保持情報との関係も図3に限定されず適宜変更可能である。
【0071】
また本発明はアドレス/データ両方がマルチプレクスされてI/O端子に入力されるものだけではなく、アドレスを入力するためのアドレス端子を有するものであってもよい。アドレス端子から入力されたアドレスに従ってバッファメモリへのアクセス又はフラッシュメモリアレイへのアクセスのいずれかを指定するコマンドを有するようにしても良い。
【0072】
また、第1情報と第2情報の具体的な種類は上記説明に限定されず、不揮発性記憶装置の種類などに応じて適宜変可能である。本発明をICカード用マイクロコンピュータに適用する場合、ICカードのユーザID情報等を第1情報として処理してもよい。
【0073】
本発明は、フラッシュメモリカード、マイクロコンピュータ若しくはシステムLSIなどに広く適用することができる。本発明はPDA(Personal Digital Assistants)や携帯電話機のストレージ媒体等に利用することができる。
【0074】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【0075】
不揮発性メモリとコントローラを搭載した不揮発性記憶装置においてリード/ライト速度の性能を向上させることができる。
【0076】
不揮発性メモリとコントローラを搭載した不揮発性記憶装置において、所要の記憶領域に対して経年変化などによるリテンションエラー耐性を向上させることができる。
【0077】
不揮発性メモリとコントローラを搭載した不揮発性記憶装置において、不揮発性メモリへのデータ書込み時に書き込みエラーが発生した場合に代替先を検索するために不揮発性メモリセルに対するリード動作を行うとき不揮発性メモリのデータバッファに保持されている書き込みデータの退避を不要にすることができる。
【図面の簡単な説明】
【図1】本発明の一例に係るメモリカードを示すブロック図である。
【図2】不揮発性メモリセルが採り得る4種類の閾値電圧分布の説明図である。
【図3】不揮発性メモリセルに対する書込みデータと保持情報との関係を例示する説明図である。
【図4】メモリカードのフラッシュメモリに対するライト動作を例示する説明図である。
【図5】メモリカードのフラッシュメモリに対するリード動作を例示する説明図である。
【図6】フラッシュメモリのメモリアレイにおける管理情報領域などの記憶領域の構成を例示する説明図である。
【図7】代替先登録テーブルの詳細を例示する説明図である。
【図8】管理情報の詳細を例示する説明図である。
【図9】ホスト・リードの指示に応答するメモリカードのリード動作を例示するフローチャートである。
【図10】ホスト・ライトの指示に応答するメモリカードのライト動作の前半を例示するフローチャートである。
【図11】ホスト・ライトの指示に応答するメモリカードのライト動作の後半を例示するフローチャートである。
【図12】フラッシュメモリのリード動作タイミングを例示するタイミングチャートである。
【図13】フラッシュメモリのライト動作タイミングを例示するタイミングチャートである。
【図14】代替検索処理の詳細を例示するフローチャートである。
【図15】代替処理の詳細を例示するフローチャートである。
【図16】ホスト装置がメモリカードにデータを書き込むホスト・ライトのタイミングを例示するタイミングチャートである。
【符号の説明】
1 メモリカード
2 コントローラ
3 フラッシュメモリ
4 カード基板
11 CPU
14 コントローラバッファ部
20 メモリバッファ部
21 センスラッチ回路
22 メモリアレイ
23 制御回路
24 セレクタ
Claims (17)
- 不揮発性メモリとコントローラとを有し、
前記不揮発性メモリは複数の不揮発性メモリセルを有し、それぞれの不揮発性メモリセルはn(nは2以上の整数)ビット以上の情報を格納可能であり、前記不揮発性メモリセルから読み出した情報をm(mはnより小さい整数)ビット情報として出力する第1読み出しと、前記不揮発性メモリセルから読み出した情報をnビット情報として出力する第2読み出しとが可能であり、
前記コントローラは、前記不揮発性メモリから第1情報を読み出すときは第1読み出しを行い、前記不揮発性メモリから第2情報を読み出すときは第2読み出しを行うことを特徴とする不揮発性記憶装置。 - 前記第1情報は前記第2情報の格納領域に対する有効性を示す有効性管理情報であることを特徴とする請求項1記載の不揮発性記憶装置。
- 前記コントローラは、外部からの指示に従って不揮発性メモリを動作させるとき、第1読み出しを行って不揮発性メモリから読み出した有効性管理情報に基づいて前記第2情報の格納領域に対する有効性を判定し、有効であることを判別したとき、第2読み出しを行って不揮発性メモリから第2情報を読み出すことを特徴とする請求項2記載の不揮発性記憶装置。
- 前記コントローラは、第1読み出しを行って不揮発性メモリから読み出した有効性管理情報に基づいて前記第2情報の格納領域に対する有効性を判定し、無効であることを判別したとき、前記第2情報の格納領域に対する代替領域に対して第1読み出しを行って不揮発性メモリから読み出した有効性管理情報に基づいて前記第2情報の格納領域に対する有効性を判定し、有効であるとき第2読み出しを行って当該代替領域から第2情報を読み出すことを特徴とする請求項3記載の不揮発性記憶装置。
- 前記不揮発性メモリセルは、格納すべき情報に応じた4種類以上の閾値電圧分布のうち1の分布に含まれる閾値電圧を有し、
前記不揮発性メモリは、前記不揮発性メモリセルに前記第1情報を格納するとき、当該不揮発性メモリセルの閾値電圧を、前記閾値電圧分布の間の所定の電圧を境界として、前記所定の電圧よりも高い電圧の閾値電圧分布の何れか又は前記所定の電圧よりも低い電圧の閾値電圧分布の何れかのどちらかに含まれる閾値電圧とすることで、前記第1読み出しにおいて前記所定の電圧と不揮発性メモリセルの閾値電圧との高低の比較により、mビット情報としての読み出しを行うことを特徴とする請求項1記載の不揮発性記憶装置。 - 前記第1情報が格納された不揮発性メモリセルの閾値電圧は、上限の閾値電圧分布の電圧と下限の閾値電圧分布の電圧から選ばれた一方の電圧であることを特徴とする請求項5記載の不揮発性記憶装置。
- 前記コントローラは、前記第2読み出しで不揮発性メモリから読み出された第2情報を外部に出力可能であり、また、前記コントローラは外部から入力された前記第2情報を不揮発性メモリに供給可能であり、
前記不揮発性メモリは、前記第2読み出しで読み出された第2情報をコントローラに供給する前に一時的に格納可能であって、且つ、前記コントローラから供給された第2情報を前記不揮発性メモリセルに格納する前に一時的に格納可能なメモリバッファ部を有することを特徴とする請求項1記載の不揮発性記憶装置。 - 前記不揮発性メモリは、前記第1読み出しで第1情報を読み出すとき前記メモリバッファ部を迂回して第1情報を出力することを特徴とする請求項7記載の不揮発性記憶装置。
- 前記第1情報は前記第2情報の格納領域に対する有効性を示す有効性管理情報を含むことを特徴とする請求項8記載の不揮発性記憶装置。
- 前記コントローラは、外部からの指示に従って不揮発性メモリを動作させるとき、第1読み出しを行って不揮発性メモリから読み出した有効性管理情報に基づいて前記第2情報の格納領域に対する有効性を判定し、有効であることを判別したとき、前記メモリバッファ部の第2情報をメモリセルに書き込むことを特徴とする請求項9記載の不揮発性記憶装置。
- 前記コントローラは、第1読み出しを行って不揮発性メモリから読み出した有効性管理情報に基づいて前記第2情報の格納領域に対する有効性を判定し、無効であることを判別したとき、前記第2情報の格納領域に対する代替領域に対して第1読み出しを行って不揮発性メモリから読み出した有効性管理情報に基づいて前記第2情報の格納領域に対する有効性を判定し、有効であるとき当該代替領域のメモリセルにメモリバッファ部の第2情報を書き込むことを特徴とする請求項10記載の不揮発性記憶装置。
- 前記コントローラは、外部から供給された第2情報を一時的に保持すると共に、不揮発性メモリから読み出されて供給された第2情報を一時的に保持するコントローラバッファ部を有することを特徴とする請求項7記載の不揮発性記憶装置。
- 前記コントローラは、コントローラバッファ部からメモリバッファ部にデータを供給した後、メモリバッファ部のデータを不揮発性メモリセルに格納させ、これに並行してコントローラバッファ部に外部からの別のデータを入力可能とすることを特徴とする請求項12記載の不揮発性記憶装置。
- 不揮発性メモリとコントローラとを有し、
前記不揮発性メモリは複数の不揮発性メモリセルを有し、それぞれの不揮発性メモリセルは4種類以上の情報記憶状態のうちの一種類に含まれる情報記憶状態に設定可能にされ、前記一種類の情報記憶状態が設定された前記不揮発性メモリセルから読み出した情報をm(mは1以上の整数)ビット情報として出力する第1読み出しと、前記一種類の情報記憶状態が設定された前記不揮発性メモリセルから読み出した情報をn(nはmよりも大きい整数)ビット情報として出力する第2読み出しとが可能であり、
前記コントローラは、前記不揮発性メモリから第1情報を読み出すときは第1読み出しを行い、前記不揮発性メモリから第2情報を読み出すときは第2読み出しを行うことを特徴とする不揮発性記憶装置。 - 前記4種類以上の情報記憶状態のうちの一種類に含まれる情報記憶状態は、不揮発性メモリセルの4種類以上の閾値電圧分布のうち1の分布に含まれる閾値電圧状態であることを特徴とする請求項14記載の不揮発性記憶装置。
- 前記不揮発性メモリは、前記不揮発性メモリセルに前記第1情報を格納するとき、当該不揮発性メモリセルの閾値電圧を、上限の前記閾値電圧分布の電圧と下限の閾値電圧分布の電圧とから選ばれた一方の電圧とすることを特徴とする請求項15記載の不揮発性記憶装置。
- 前記不揮発性メモリは、前記第2読み出しで複数の不揮発性メモリセルからそれぞれnビット情報として読み出された第2情報を保持してコントローラに供給可能にすると共に、前記コントローラから供給された第2情報を保持してnビット毎に1個の不揮発性メモリセルを4種類の閾値電圧分布のうち1の分布に含まれる閾値電圧に設定可能とするメモリバッファ部を有し、
前記第1読み出しで複数の不揮発性メモリセルからそれぞれmビット情報として読み出された第1情報は前記メモリバッファ部を迂回して前記コントローラに出力することを特徴とする請求項16記載の不揮発性記憶装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002246774A JP2004086991A (ja) | 2002-08-27 | 2002-08-27 | 不揮発性記憶装置 |
TW092120711A TW200405349A (en) | 2002-08-27 | 2003-07-29 | Nonvolatile memory device |
US10/633,582 US20040042269A1 (en) | 2002-08-27 | 2003-08-05 | Nonvolatile memory apparatus |
KR1020030058145A KR20040023508A (ko) | 2002-08-27 | 2003-08-22 | 불휘발성 기억장치 |
CNA03154987XA CN1487530A (zh) | 2002-08-27 | 2003-08-26 | 非易失性存储装置 |
US11/581,690 US20070035998A1 (en) | 2002-08-27 | 2006-10-17 | Nonvolatile memory apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002246774A JP2004086991A (ja) | 2002-08-27 | 2002-08-27 | 不揮発性記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004086991A true JP2004086991A (ja) | 2004-03-18 |
Family
ID=31972436
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002246774A Pending JP2004086991A (ja) | 2002-08-27 | 2002-08-27 | 不揮発性記憶装置 |
Country Status (5)
Country | Link |
---|---|
US (2) | US20040042269A1 (ja) |
JP (1) | JP2004086991A (ja) |
KR (1) | KR20040023508A (ja) |
CN (1) | CN1487530A (ja) |
TW (1) | TW200405349A (ja) |
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- 2003-08-05 US US10/633,582 patent/US20040042269A1/en not_active Abandoned
- 2003-08-22 KR KR1020030058145A patent/KR20040023508A/ko not_active Application Discontinuation
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Publication number | Publication date |
---|---|
TW200405349A (en) | 2004-04-01 |
KR20040023508A (ko) | 2004-03-18 |
US20070035998A1 (en) | 2007-02-15 |
US20040042269A1 (en) | 2004-03-04 |
CN1487530A (zh) | 2004-04-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041215 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050315 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070524 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070612 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071016 |