-
Die Erfindung betrifft ein Halbleiter-Bauelement mit einer Test-Schnittstellen-Einrichtung, ein Verfahren zum Betreiben eines Halbleiter-Bauelements, und ein Halbleiter-Bauelement mit einem Gehäuse.
-
Solche Halbleiter-Bauelemente können mehrere zehn Millionen Transistoren und ein Softwareprogramm von mehreren MB Größe enthalten. Insbesondere können die Bauelemente (z. B. Mikrocontroller oder Mikroprozessorsysteme) mindestens eine zentrale Steuer- bzw. Recheneinheit, sogenannte Central Processing Units bzw. CPU „Cores”, aufweisen. Diese können mit mindestens einer Speicher-Einrichtung zur Speicherung eines Softwareprogramms oder zu verarbeitender Daten, beispielsweise einem Programm- oder Datenspeicher verbunden sein. Halbleiter-Bauelemente, beispielsweise integrierte (analoge bzw. digitale) Rechenschaltkreise, insbesondere Mikroprozessoren, werden während und nach der Herstellung umfangreichen Tests unterzogen. Tests werden zum einen von den Herstellern der Bauelemente durchgeführt, um defekte Bauelemente zu erkennen und gegebenenfalls bei der Herstellung entsprechend eingreifen zu können, oder um das auf dem Halbleiter-Bauelement gespeicherte Software-Programm zu prüfen und zu testen. Zum anderen testen die Anwender derartige Halbleiter-Bauelemente diese auf ihre genaue Funktionalität. Aus dem Stand der Technik sind mehrere Hard- und Softwaresysteme zur Simulation und Emulation solcher Halbleiter-Bauelemente bekannt, mit denen Halbleiter-Bauelemente auf Fehler und ihre Funktionalität hin getestet werden können. Bei der Prüfung eines Halbleiter-Bauelements werden Test-Schnittstellen-Einrichtungen in der Hauptsache dazu benutzt, die Funktionalität der Software des Halbleiter-Bauelements in Zusammenspiel mit seiner Umgebung zu testen bzw. zu evaluieren. Dazu weisen Halbleiter-Bauelemente häufig ein – im IEEE Standard 1149 definiertes – JTAG (Joint Test Action Group) Modul zur Durchführung eines – standardisierten – Testverfahrens auf. Gemäß diesem Standard wird jeder Ein- und jeder Ausgangspin innerhalb des Halbleiter-Bauelements mit einer einfachen Zusatzschaltung, einer sogenannten Boundary Scan Cell (BSC) versehen, mit der ein Zustand an einem Pin gelesen oder gesetzt werden kann, so dass die von dem Halbleiter-Bauelement zu verarbeitenden Signale nicht tatsächlich an die Pins angelegt werden müssen, sondern über das JTAG Modul an den Pins signalisiert werden können. Gemäß dem o. g. Standard weist ein – auf dem entsprechenden Halbleiter-Bauelement vorgesehenes – JTAG-Modul einen Test-Zugriffs-Port (TAP bzw. Test Access Port) auf, welcher mit vier oder – optional – fünf Test-Pins verbunden ist, mit deren Hilfe ein Test-Takt-Signal TCK (TCK = Test Clock), ein Test-Modus-Auswahl-Signal TMS (TMS = Test Mode Select), ein Daten-Eingabe-Signal TDI (TDI = Test Data In), ein Daten-Ausgabe-Signal TDO (TDO = Test Data Out), und – optional – ein Test-Rücksetz-Signal TRST (TRST = Test Reset) in das zu testende Bauelement eingegebenen/von diesem ausgegeben werden können. Nachteilig ist, dass herkömmliche Bauelemente mit JTAG-Modul eine relativ hohe Zahl – zusätzlicher – Pins aufweisen (nämlich die o. g. vier bis fünf JTAG-Test-Pins). Deshalb ist vorgeschlagen worden, JTAG-Test-Pins und herkömmliche Funktions-Pins zu „multiplexen”, so dass ein- und derselbe Pin – abhängig davon, ob das entsprechende Bauelement in einem Test-Modus, oder einem normalen Arbeits-Modus betrieben wird – entweder als JTAG-Test-Pin, oder als Funktions-Pin verwendet werden kann. Von Nachteil ist dabei, dass die Funktion des – im Test-Modus als JTAG-Test-Pin genutzten – Funktions-Pins selbst nicht oder nur mit großem Aufwand getestet werden kann. Allgemein ist es beständiges Ziel der Entwicklung, die Anzahl der Pins eines Halbleiter-Bauelements auf diejenigen zu beschränken, die für den normalen Betrieb notwendig sind, wobei gleichzeitig eine Möglichkeit gegeben sein muss, ein solches Bauelement in einem Testmodus mit zugeleiteten Testdaten zu testen.
-
Die Druckschrift Tietze, U.; Schenk, Ch.: Halbleiterschaltungstechnik, 8. Auflage, 1986, beschreibt auf den Seiten 617–621 und 635–637 Grundlagen des Testens eines Mikroprozessors mittels der JTAG Testschnittstelle. Die Druckschrift
US 5,434,804 beschreibt einen Aufbau mit einem Mikroprozessor, der über die fünf im JTAG Standard definierten Leitungen mit einem externen JTAG Controller bzw. ICE Monitor verbunden ist. Über diese Verbindung werden dem Mikroprozessor JTAG Testsignale und ICE-Signale zugeleitet, wobei zur Übermittlung der ICE-Signale die JTAG Leitungen verwendet werden. In der Druckschrift IEEE Standard Test Access Port and Boundary-Scan Architecture, IEEE Standard 1149.1a, 1993 ist beschrieben, wie ein Mikroprozessor mit Hilfe einer JTAG Testschnittstelle getestet werden kann. In der Druckschrift Infineon, TC1796 User's Manual, Volume 1: System Units und Volume 2: Peripheral Units, Juni 2005 ist offenbart, dass zu Testzwecken an einen Testaufbau für einen Microcontroller ein externer Taktgenerator angeschlossen werden kann.
-
Die Erfindung hat zur Aufgabe, ein neuartiges Halbleiter-Bauelement mit einer Test-Schnittstellen-Einrichtung, sowie ein neuartiges Verfahren zum Betreiben eines Halbleiter-Bauelements, und ein neuartiges Halbleiter-Bauelement mit einem Gehäuse zur Verfügung zu stellen.
-
Sie erreicht dieses und weitere Ziele durch den Gegenstand der unabhängigen Ansprüche. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
-
Gemäß einem Aspekt der Erfindung wird ein Verfahren zum Betreiben eines Halbleiter-Bauelements vorgeschlagen, wobei dem Halbleiter-Bauelement in einem Testbetriebsmodus über einen ersten Pin ein mit einer Testumgebung synchronisiertes Arbeitstaktsignal und über mindestens einen zweiten Pin Testdaten zugeleitet werden, welches dadurch gekennzeichnet ist, dass das Arbeitstaktsignal gleichzeitig als Testdatentaktsignal verwendet wird. Ein nur für die Übertragung von Testdaten vorgesehenes Taktsignal, wie es beispielsweise nach dem JTAG Standard als TCK vorgesehen ist, kann damit entfallen, so dass damit die Anzahl der Pins verringert wird.
-
Dadurch kann die Zahl von Pins, insbesondere Test-Pins gering gehalten werden, und dennoch steht für die Zuleitung von Testdaten ein Taktsignal zur Verfügung.
-
Im Folgenden wird die Erfindung anhand von Ausführungsbeispielen und den Figuren näher erläutert. Es zeigen:
-
1: eine schematische Darstellung eines Halbleiter-Bauelements mit einer Test-Schnittstellen-Einrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
-
2: eine schematische Darstellung des Halbleiter-Bauelements, bei dem die Funktionalität eines Pins in Abhängigkeit des Betriebsmodus geschaltet ist;
-
3: eine schematische Darstellung eines Halbleiter-Bauelements gemäß einem zweiten Aspekt der Erfindung;
-
4: eine schematische Darstellung des Halbleiter-Bauelements nach dem zweiten Aspekt der Erfindung, bei dem die Funktionalität eines Pins in Abhängigkeit vom Betriebsmodus geschaltet ist; und
-
5: eine schematische Darstellung eines Halbleiter-Chips gemäß einem weiteren Aspekt der Erfindung.
-
1 zeigt ein Halbleiter-Bauelement 1, das einen ersten Pin 2 und einen zweiten Pin 3 aufweist. Ein solches Halbleiter-Bauelement kann beispielsweise ein Mikroprozessor 1 sein, der eine zentrale Recheneinheit sowie Speicher aufweist. Im normalen Betrieb, wenn also der Mikroprozessor 1 produktiv betrieben und nicht getestet wird, dienen der erste Pin 2 (Oszi1) und der zweite Pin 3 (Oszi2) zum Anschluss eines Schwingquarzes 4, der zur Generierung eines Taktes für den Mikroprozessor 1 notwendig ist.
-
Die Test-Schnittstellen-Einrichtung des Mikroprozessors 1, die einen Austausch von Testdaten mit dem Mikroprozessor 1 vorsieht, kann ansonsten beliebig ausgestaltet sein und ist hier nicht näher dargestellt.
-
Derartige Test-Schnittstellen-Einrichtungen werden sowohl von den Herstellern wie auch von den Anwendern in der Hauptsache zur Prüfung und zum Test des Zusammenspiels zwischen der Software des Mikroprozessors und seiner Umgebung genutzt. Das Aufdecken von Fehlern in der Mikroprozessor-Hardware ist dabei nur ein Randeffekt.
-
Weiterhin weisen derartige Mikroprozessoren üblicherweise eine Testschnittstelle auf, beispielsweise nach dem oben erwähnten JTAG Standard, über die dem Mikroprozessor 1 Daten zugeleitet werden können, die von dem Mikroprozessor 1 zu verarbeiten sind. Der JTAG Standard beschreibt hierzu zwei Datenleitungen und eine zusätzliche Leitung für einen Datentakt.
-
Gemäß einem ersten Aspekt wird nun der Arbeitstakt, der mit der Testumgebung synchronisiert ist, nicht nur als Arbeitstakt, sondern auch als Datentakt für die Zuleitung bzw. den Datenaustausch von Testdaten verwendet.
-
Der Mikroprozessor ist dazu intern so ausgestaltet und eingerichtet, dass im Testbetriebsmodus das zugeleitete Arbeitstaktsignal gleichzeitig als Datentaktsignal für den Datenaustausch von Testdaten mit der Testumgebung verwendet wird.
-
Auf diese Weise kann die im JTAG Standard beschriebene Leitung zur Zuleitung eines Datentaktes entfallen.
-
2 zeigt eine schematische Darstellung der inneren Anschlüsse des Mikroprozessors 1. Das sogenannte Package 7 beinhaltet den eigentlichen Chip 8 des Mikroprozessors 1 und dient diesem gewissermaßen als Gehäuse, welches Anschlusspins aufweist. Die Anschlusspins, beispielsweise die im Normalbetriebsmodus für die Verbindung mit dem Schwingquarz 4 vorgesehenen, sind mit Kontaktpunkten 9, den sogenannten Pads 9, des Chips 8 verbunden, gebondet. Der im Testbetriebsmodus zur Zuleitung des Taktsignals vorgesehene Anschlusspin 3 des Packages 7 ist hier auf das Pad 9b gebondet. Es kann nun innerhalb des Chips 8 vorgesehen sein, dass mittels eines Multiplexers oder Schalters 10 und in Abhängigkeit vom Betriebsmodus die Belegung des Pads 9b verschieden ist. Beispielsweise kann über den hier nur schematisch angedeuteten Multiplexer im Testbetriebsmodus die Belegung des Pads 9b so geschaltet sein, dass das Taktsignal auch als Testdatentaktsignal – wie dargestellt – verwendet wird. Dazu ist das auf das Pad 9b geleitete Signal mittels des geschlossenen Multiplexers/Schalters 10 auf eine entsprechende Leitung 11 geschaltet.
-
Im Normalbetriebsmodus ist der Multiplexer/Schalter 10 so geschaltet, dass das auf dem Pin und damit auf dem damit gebondeten Pad anliegende Signal nur als Arbeitstaktsignal oder, falls ein Schwingquarz 4 mit diesem Pin/Pad verbunden ist, zur Generierung eines Arbeitstaktsignals verwendet wird.
-
Alternativ – und hier nicht dargestellt – könnte der Chip 8 auch so ausgestaltet sein, dass er ein erstes Anschlusspad, welches mit dem Schwingquarz 4 zu verbinden ist, und ein zweites Anschlusspad aufweist, welches zur Zuleitung des Datentaktsignals dient. Ein solcher Chip 8 könnte in zwei Packages mit unterschiedlichen Bondings angeboten werden, nämlich einmal für den Normalbetriebsmodus und alternativ eine Variante für den Testbetriebsmodus.
-
In der Package Variante für den Normalbetriebsmodus ist der Pin des Packages 7 mit dem Pad des Chips 8 verbunden, welches für die Ansteuerung des Schwingquarzes 4 vorgesehen ist. In der Variante für den Testbetriebsmodus ist derselbe Pin des Packages 7 mit demjenigen Pad des Chips 8 verbunden, über das dem Chip 8 das Taktsignal zugeleitet wird, welches dann als Arbeitstaktsignal und als Taktsignal für den Austausch von Testdaten mit der Testumgebung genutzt wird.
-
3 zeigt eine schematische Darstellung eines Mikroprozessors 1 gemäß einem weiteren Aspekt der Erfindung.
-
Der Mikroprozessor 1 sei auch hier in eine – hier nicht dargestellte – Testumgebung eingebunden, die diesen mit Versorgungsspannung und Signalen versorgt, die zur Durchführung von Tests notwendig sind. Über einen der Anschlusspins 2, 3, die im Normalbetriebsmodus für die Verbindung zu einem hier gestrichelt dargestellten Schwingquarz 4 dienen, wird dem Mikroprozessor 1 ein Arbeitstaktsignal, welches in dem Taktsignalgenerator 5 erzeugt wird, zugeleitet.
-
Der im Normalbetrieb für die Verbindung zu dem Schwingquarz 4 vorgesehene zweite Pin, hier der Pin 2, ist bei Einbindung in die Testumgebung für die Erzeugung eines Taktsignals nicht notwendig, da dem Mikroprozessor 1 das Arbeitstaktsignal bereits zugeleitet wird.
-
Über diesen Pin 2 werden dem Mikroprozessor 1 nun die im Rahmen der Tests zu verarbeitenden Daten zugeleitet. In der 2 ist dies durch den Pfeil und die symbolisch dargestellten digitalen Daten 6 dargestellt. Der Pin 2 erhält damit im Testbetriebsmodus die Funktion einer Datenzuleitung.
-
Im Vergleich zu dem oben beschriebenen JTAG Testverfahren, der für die Übertragung von Daten von der Testumgebung zu dem Mikroprozessor 1 eine Leitung und für die Übertragung in entgegengesetzter Richtung eine zweite Leitung vorsieht, steht bei diesem Verfahren damit nur eine Datenleitung zur Übermittlung der Testdaten an den Mikroprozessor 1 zur Verfügung. Aus dem Stand der Technik sind jedoch Transferprotokolle zur Übertragung von Daten mittels einer Signal- und einer Taktleitung hinreichend bekannt.
-
Der Mikroprozessor 1 ist hierzu so ausgestaltet, dass dieser im Testbetriebsmodus über einen der beiden Oszillatorpins 2, 3 sowohl Daten entgegennehmen als auch senden kann, die Testumgebung also Testdaten in den Mikroprozessor schreiben und von diesem lesen bzw. empfangen kann. Im Testbetriebsmodus können somit zwischen dem Mikroprozessor 1 und der Testumgebung Daten in beide Richtungen ausgetauscht werden.
-
4 zeigt hierzu eine schematische Darstellung des Chips 8 des Halbleiter-Bauelements 1 in dem Package 7, bei dem der Pin 2 des Packages 7 auf das Pad 9a des Chips 8 gebondet ist. Innerhalb des Chips 8 kann nun ein Schalter oder Multiplexer 12 vorgesehen sein, der in Abhängigkeit vom Betriebsmodus das Pad 9a mit der Leitung 13 oder der Leitung 14 verbindet. Die Leitung 13 dient dabei zur Belegung des Pads 9a im Normalbetriebsmodus mit dem für den Schwingquarz vorgesehenen Signal. Leitung 14 dient als Datenleitung im Testbetriebsmodus, so dass die Verbindung des Pins 2 in Abhängigkeit vom Betriebsmodus geschaltet werden kann.
-
Ebenso wie bei der Leitung für das Taktsignal können alternativ hierzu Varianten des Mikroprozessors 1 vorgesehen sein, die jeweils entweder für den Testbetriebsmodus oder für den Normalbetriebsmodus erstellt werden, wobei der in dem Mikroprozessor 1 verwendete Chip 8 gleich bleibt. Dazu kann für die Leitungen 13 und 14 jeweils ein Pad 9 vorgesehen sein. In der Variante des Mikroprozessors für den Normalbetriebsmodus ist dann die Leitung 13 zur Verbindung mit dem Schwingquarz 4 mit dem Pin verbunden, in der Variante für den Testbetriebsmodus wäre die Leitung 13 für die Datenübermittlung mit dem entsprechenden Pin verbunden.
-
5 zeigt einen Halbleiter-Chip 8 nach einem weiteren Aspekt der Erfindung. Der Halbleiter-Chip 8 weist hierbei die Kontaktpads 9a und 9a' und die Kontaktpads 9b und 9b' auf. Die mit dem Kontaktpad 9a abgehende Leitung 15 sei hier für die Verbindung mit dem externen Schwingquarz 4 (zur Stimulation) vorgesehen, die Leitung 16 sei für den Empfang von Testdaten vorgesehen. Das Kontaktpad 9b ist hier für die Verbindung mit dem Schwingquarz 4 und das Kontaktpad 9b' ist zur Entgegennahme eines dem Halbleiter-Bauelement von außen zugeführten Taktsignals vorgesehen.
-
Die dargestellten Verbindungen des Pins 2 zu dem Kontaktpad 9a und des Pins 3 zu dem Kontaktpad 9b zeigen eine Variante, ein sogenanntes Packaging des Halbleiter-Chips 8, welches für den Normalbetrieb vorgesehen ist. Die Verbindungen, das sogenannte Bonding, sind in dieser Variante so gestaltet, dass über die Pins 2 und 3 ein Schwingquarz 4 anzuschließen ist.
-
In einer hiervon abweichenden und für den Testbetrieb vorgesehenen – hier nicht dargestellten – Variante ist der Pin 2 mit dem Kontaktpad 9a' und der Pin 3 mit dem Kontaktpad 9b' verbunden. In dieser für den Testbetrieb vorgesehenen Variante sind dem Mikroprozessor 1 über den Pin 2 die Testdaten und über den Pin 3 das Taktsignal zuzuleiten, welches von dem Halbleiter-Chip 8 sowohl als Arbeitstaktsignal als auch als Testdatentaktsignal genutzt wird.
-
Die nicht mit einem Pin verbundenen Kontaktpads bleiben in den jeweiligen Packaging Varianten jeweils ohne Funktion und sind auf ein vorbestimmtes Potential festgelegt.
-
Der Halbleiter-Chip 8 ermöglicht in dieser Ausgestaltung, dass zum einen eine Packaging Variante für den Normalbetrieb, zum anderen eine Packaging Variante für den Testbetrieb erstellt werden kann, die sich nur durch die Verbindungen, also das Bonding, von den Pins 2, 3 zu den Kontaktpads 9a, 9a' bzw. 9b, 9b' unterscheiden.
-
Die oben beschriebenen Verwendungen der Oszillatorpins 2, 3 eines Mikroprozessors 1 im Testbetriebsmodus können auch miteinander kombiniert werden. In diesem Falle können im Testbetriebsmodus Testdaten zu dem Mikroprozessor 1 übertragen werden, ohne dass hierfür Pins am Gehäuse des Mikroprozessors bereitzustellen sind, die im Normalbetriebsmodus ungenutzt sind.
-
Bezugszeichenliste
-
- 1
- Halbleiter-Bauelement
- 2
- Pin Oszi1
- 3
- Pin Oszi2
- 4
- Schwingquarz
- 5
- Taktgenerator
- 6
- Daten
- 7
- Package
- 8
- Chip
- 9
- Pad
- 9b
- Pad
- 10
- Multiplexer, Schalter
- 11
- Leitung
- 12
- Multiplexer
- 13
- Leitung
- 14
- Leitung
- 15
- Leitung
- 16
- Leitung
- 17
- Leitung
- 18
- Leitung
